KR20230057639A - Ar, vr 기기용 고해상도 초박형 led 디스플레이 및 이의 제조방법 - Google Patents
Ar, vr 기기용 고해상도 초박형 led 디스플레이 및 이의 제조방법 Download PDFInfo
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Abstract
본 발명은 고해상도 초박형 LED 디스플레이 및 이의 제조방법에 관한 것으로서, 초박형 LED 소자를 도입함으로서, 매우 높은 분해능 및 광학적 특성을 가지는 디스플레이 및 이를 매우 낮은 불량률로 제조할 수 있는 제조방법에 관한 발명에 관한 것이다.
Description
본 발명은 증강현실(AR) 및 가상현실(VR) 기기에 적용되는 디스플레이에 관한 것으로서, 디스플레이의 LED 소자를 초박형 LED를 적용하여 높은 분해능을 확보한 고해상도 초박형 LED 디스플레이 및 이를 제조하는 방법에 관한 것이다.
증강현실(AR), 가상현실(VR) 기술은 현실 세계와 가상 이미지를 동시에 보여주거나, 가상현실을 보여주는 기술로서, 현실 세계에 가상 물체를 겹쳐서(Overlap) 보여주는 기술이다. 현실세계의 물체와 실시간으로 겹쳐지는 가상의 이미지가 매우 높은 사실감을 갖는 경우, 착용자는 현실세계의 이미지와 가상으로 구현된 이미지를 구별하기 어려운 정도까지 이를 수 있으며, 이를 지향하는 기술을 혼합현실(Mixed Reality, MR)이라고도 한다. 증강현실기술은 현실환경과 가상환경을 융합하는 복합형 가상현실 시스템(Hybrid VR system)으로서, 현재 여러 나라에서 연구 및 개발이 활발하게 진행되고 있다.
AR, VR 기술은 컴퓨터 그래픽 등으로 만들어진 가상 이미지 등의 정보를 투영해주는 방식으로 구현된다. 가상 이미지는 현실환경의 특정 요소의 시각적 효과를 증강시키거나 현실세계에 관련된 정보를 표시해주는 역할을 한다. 이러한 증강현실 기술은 안경이나 헬멧과 같이 착용 가능한 기기(Wearable Device)에 탑재된 디스플레이 등에 적용된다. AR, VR 기기는 현재의 스마트폰의 모든 기능을 포함하는 것은 물론이며, 이에 더해서 착용자의 시각적 정보 인지 능력을 극대화하는 기능을 갖게 된다. 향후 모든 컴퓨팅 인터페이스가 AR, VR 디스플레이가 되리라는 전망을 가지고 주요 글로벌 업체들이 엄청난 규모의 투자를 하면서 개발을 진행하고 있다.
그런데, 종래 또는 현재 개발 중인 AR, VR 기기에 사용되는 디스플레이는 낮은 분해능을 가져서 해상도가 높지 않은 문제가 있다.
AR, VR 디스플레이로 사용하기 위해서 밝기, 반응속도, 분해능, 콘트라스등을 비교해 볼 때 기존의 LCD, LCoS, DLP 및 OLED에 비교해서 마이크로LED가 가장 효율적인 디스플레이로 알려져 있지만 마이크로 LED의 경우 고해상도 디스플레이 제조를 위해, 디스플레이의 분해능을 만족하기 위해서는 알려진 바에 의하면 1~5μm의 사이즈의 마이크로 LED가 필요하고, 이를 이용해서 서브픽셀을 제작하는데 있어서 마이크로 LED 전송시 공정 불량(픽셀 내 LED 소자 결손, 정렬 오류 등)에 의한 디스플레이 암점 발생하여 디스플레이 불량이 발생하는 문제가 있다(도 1의 A 참조).
현재 개발된 마이크로 LED의 종류는 매우 다양한데, 특히, 다양한 LED 중 마이크로 LED와 나노 LED는 우수한 색감과 높은 효율을 구현할 수 있고, 친환경적인 물질이므로 각종 광원, 디스플레이의 핵심 소재로 사용되고 있다. 이러한 시장상황에 맞춰서 최근에는 새로운 나노로드 LED 구조나 새로운 제조공정에 의하여 쉘이 코팅된 나노 케이블 LED를 개발하기 위한 연구가 진행되고 있다.
이러한 소재 분야의 연구에 맞춰서 최근에는 적색, 녹색, 청색 마이크로-LED를 활용한 디스플레이 TV까지 상용화되었다. 마이크로-LED를 활용한 디스플레이, 각종 광원은 고성능 특성과 이론적인 수명과 효율이 매우 길고 높은 장점을 가지나 한정된 영역의 소형화된 전극 상에 마이크로 LED를 일일이 낱개로 배치시켜야 하므로 마이크로-LED를 전극 상에 pick place 기술로 배치시켜 구현되는 전극 어셈블리는 높은 단가와 높은 공정 불량률, 낮은 생산성을 고려할 때 공정기술의 한계로 스마트폰에서 TV에 이르는 진정한 의미의 고해상도 상용 디스플레이나 다양한 크기, 형상, 밝기를 갖는 광원으로 제조하기 어려운 실정이다. 더불어 마이크로-LED 보다 작게 구현된 나노-LED를 마이크로-LED와 같은 pick and place 기술로 전극 상에 낱개로 일일이 배치시키는 것은 더욱 어려운 실정이다.
이러한 난점을 극복하기 위하여 본 발명자에 의한 등록특허공보 제10-1490758호는 전극 상에 나노로드형 LED가 혼합된 용액을 투하한 뒤 서로 다른 두 전극 사이에 전계(electric field)를 형성시켜 나노로드형 LED 소자들을 전극 상에 자기 정렬시키는 공법을 통해 제조된 초소형 LED 전극 어셈블리를 개시한다.
그러나, 개시된 기술은 전계를 통해서 LED 소자가 정렬됨에 따라서 필수적으로 LED 소자가 일방향으로 길게 형성된, 종횡비가 큰 로드형의 형상을 가져야 하는데, 이와 같이 종횡비가 큰 로드형의 LED 소자는 용매 내 빠르게 침강되기 쉬워서 LED 소자를 잉크화 시키기 어렵고, 이로 인해서 잉크젯 프린팅을 통해 대면적의 전극 어셈블리를 구현하기 쉽지 않다.
또한, 서로 다른 두 전극 상에 소자가 누워서 조립, 즉 소자 내 각 반도체층의 적층방향과 전극의 주면이 평행하게 조립됨에 따라서 광이 추출되는 면적이 적어 효율이 좋지 않은 문제가 있다. 이에 대해 구체적으로 설명하면, 나노로드형 LED 소자는 LED 웨이퍼를 나노패턴공정과 드라이에칭/??에칭을 혼합해서 top-down 방법으로 제조하거나 기판(기재) 위에 직접 bottom-up 방법으로 성장시키는 방법이 알려져 있다. 이러한 나노로드형 LED는 LED 장축이 적층방향 즉, p-GaN/InGaN 다중양자우물(MQW)/n-GaN, p-GaN/InGaN 다중양자우물(MQW)/n-GaN/InGaN 적층구조에서 각 층의 적층방향과 일치하므로 발광면적이 좁고, 발광면적이 좁기 때문에 상대적으로 표면결함이 효율 저하에 큰 영향을 미치며, 정자-정공의 재결합 속도를 최적화하기가 어려워서 발광효율이 원래 웨이퍼가 갖고 있던 효율보다 크게 낮아지는 문제가 있다.
나아가, 나노로드형 LED 소자를 발광시키기 위하여 형성된 서로 다른 두 전극을 동일평면 상에 형성시켜야 하므로 전극설계가 용이하지 않은 문제가 있다.
본 발명 발명자는 마이크로 LED로 제조된 디스플레이 낮은 분해능 및 픽셀 내 LED 소자 결손, 정렬 오류 등으로 인한 디스플레이 불량 문제점을 해결한 새로운 초박형 LED 전극 어셈블리를 개발하였으며, 이러한 초박형 LED 전극 어셈블리를 적용한 AR, VR 기기용 디스플레이 및 이의 제조방법을 제공하고자 한다.
상술한 과제를 해결하기 위한 본 발명의 고해상도 초박형 LED 디스플레이는 기재 상에 형성된 다수의 하부전극; 상기 하부전극 상에 형성된 복수개의 픽셀유닛(pixel unit); 상기 기재 및 복수개의 픽셀유닛 상부에 형성된 절연층; 및 상기 절연층 상에 형성된 다수의 상부전극;을 포함하는 초박형 LED 전극 어셈블리를 포함하며, 상기 복수개의 픽셀유닛 각각은 복수개의 초박형 LED 소자를 포함하는 서브-픽셀유닛(sub-pixel unit)를 포함한다.
본 발명의 바람직한 일실시예로서, 상기 서브-픽셀유닛은 3개 이상의 초박형 LED 소자를 포함하며, 상기 초박형 LED 소자는 초박형 청색 LED 소자, 초박형 녹색 LED 소자 및 초박형 적색 LED 소자 중에서 선택된 1종 이상을 포함할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 복수개의 픽셀유닛 각각은 3 ~ 4개의 서브-픽셀유닛을 포함하며, 상기 3 ~ 4개의 서브-픽셀유닛 각각은 3 ~ 30 개의 초박형 LED 소자를 포함할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 3 ~ 4개의 서브-픽셀유닛 각각은 원형, 직사각형 또는 정사각형일 수 있다.
본 발명의 바람직한 일실시예로서, 상기 3 ~ 4개의 서브-픽셀유닛 각각은 가로 및 세로의 길이비가 1 : 1.0 ~ 10.0일 수 있다.
본 발명의 바람직한 일실시예로서, 상기 복수개의 픽셀유닛 각각은 3개의 서브-픽셀유닛을 포함하며, 상기 3개의 서브-픽셀유닛은, 초박형 청색 LED 소자를 포함하는 제1서브-픽셀유닛; 초박형 적색 LED 소자를 포함하는 제2 서브-픽셀유닛; 및 초박형 적색 LED 소자를 포함하는 제3 서브-픽셀유닛;을 포함할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 3 ~ 4개의 서브-픽셀유닛은, 모두 초박형 청색 LED 소자를 포함할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 3 ~ 4개의 서브-픽셀유닛이 모두 초박형 청색 LED 소자를 포함하는 경우, 녹색 색변환층 및 적색 색변환층 중에서 선택된 1종 이상의 색변환층이, 상부전극 상부에 더 적층되어 있을 수 있다.
본 발명의 바람직한 일실시예로서, 상부전극과 색변환층 사이에 단파장 투과필터(SWPF) 및 장파장 투과필터(LWPF) 중에서 선택된 1종 이상의 투과필터가 더 형성되어 있을 수 있다.
본 발명의 바람직한 일실시예로서, 본 발명 고해상도 초박형 LED 디스플레이의 상기 서브-픽셀유닛을 구성하는 복수개의 초박형 LED 소자 각각은 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층이 적층되어 있을 수 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자의 제1도전성 반도체층이 하부전극 방향을 향하도록 서브-픽셀유닛 내 세워져 배치되어 있을 수 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자의 횡단면 형태는 원형, 타원형 및 다각형(삼각형, 사각형, 오각형, 육각형, 팔각형, 십각형, 사다리꼴형, 마름모형, 별형 등) 중에서 선택된 1종 이상의 형태를 포함할 수 있으며, 복수개의 초박형 LED 소자는 횡단면이 동일한 형태의 소자로 구성되거나, 횡단면이 서로 다른 형태의 소자로 혼합되어 구성될 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자는, 층들의 적층방향인 두께 2000 nm 이하이며, 상기 두께와 적층방향에 수직한 횡단면에서 장축의 길이 간 비가 1 : 0.5 ~ 1.5인 도트(Dot) 또는 1 : 1.5 ~ 5.0 인 디스크(Disc) LED 소자; 및 층들의 적층방향인 두께 100 ~ 2000 nm 및 수직한 횡단면에서 장축의 길이 100 ~ 6,000 nm이며, 상기 두께 및 상기 장축의 길이 간 비가 1 : 3 이상인 마이크로-나노핀(micor-nanofin) LED 소자; 중에서 선택된 1종 이상을 포함한다.
본 발명의 바람직한 일실시예로서, 상기 LED 전극 어셈블리는, 단수 또는 복수 개의 하부전극을 포함하는 하부 전극라인; 하부전극 상에 층들의 적층방향으로 세워져 배치되는 다수 개의 초박형 LED 소자; 및 상기 다수 개의 초박형 LED 소자 상에 배치되는, 단수 또는 복수 개의 하부전극을 포함하는 상부 전극라인;을 포함한다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자는 두께 방향 일 측 및 하부전극 내 초박형 LED 소자가 배치될 배치영역 중 어느 한 쪽 또는 양 쪽에는 초박형 LED 소자를 두께 방향으로 세워서 배치시키기 위한 배열유도층을 더 포함할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 배열유도층은 자성층, 전하층 또는 결합층일 수 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자는 최대면 면적이 서브-픽셀 면적의 1/3 이하일 수 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자의 제1도전성 반도체층은 n형 III-질화물 반도체층이고, 광활성층에서 재결합되는 전자와 전공의 수가 균형이 이루어지도록 광활성층에 인접하는 제1도전성 반도체층 일면에 대향하는 반대면 상에 전자지연층을 더 포함할 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 전자지연층은 도핑 농도가 상기 제1도전성 반도체층보다 낮은 III-질화물 반도체일 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자의 제2도전성 반도체층은 p형 III-질화물 반도체층이고, 광활성층에서 재결합되는 전자와 전공의 수가 균형이 이루어지도록 광활성층에 인접하는 제2도전성 반도체층 일면에 대향하는 반대면 상에 전자지연층을 더 포함할 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 전자지연층은 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, GaTe, SiC, ZnO, ZnMgO, SnO2, TiO2, In2O3, Ga2O3, Si, 폴리(파라-페닐렌 비닐렌)(poly(para-phenylene vinylene)) 및 이의 유도체, 폴리아닐린(polyaniline), 폴리(3-알킬티오펜)(poly(3-alkylthiophene)) 및 폴리(파라페닐렌)(poly(paraphenylene)) 중에서 선택된 1종 이상을 포함할 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자의 제1도전성 반도체층은 n형 III-질화물 반도체층이고, 제2도전성 반도체층은 p형 III-질화물 반도체층이며, 제2도전성 반도체층의 노출된 측면, 또는 제2도전성 반도체층 노출된 측면과 광활성층 적어도 일부의 노출된 측면을 둘러싸서 노출된 측면 표면쪽의 정공을 중심쪽으로 이동시키기 위한 정공푸싱피막; 및 상기 제1도전성 반도체층의 노출된 측면을 둘러싸서 노출된 측면 표면쪽의 전자를 중심쪽으로 이동시키기 위한 전자푸싱피막; 중 적어도 어느 하나의 피막을 더 포함할 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자는 상기 정공푸싱피막과 전자푸싱피막을 모두 포함하며, 상기 전자푸싱피막은 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층의 측면을 둘러싸는 최외피막으로 구비될 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 정공푸싱피막은 AlNX, ZrO2, MoO, Sc2O3, La2O3, MgO, Y2O3, Al2O3, Ga2O3, TiO2, ZnS, Ta2O5 및 n-MoS2 중에서 선택된 1종 이상을 포함할 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 전자푸싱피막은 Al2O3, HfO2, SiNx, SiO2, ZrO2, Sc2O3, AlNx 및 Ga2O3중에서 선택된 1종 이상을 포함할 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자가 마이크로-나노핀 LED 소자인 경우, 마이크로-나노핀 LED 소자는 제2도전성 반도체층 상부에 분극유도층이 더 적층되어 있을 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자가 마이크로-나노핀 LED 소자인 경우, 마이크로-나노핀 LED 소자의 제1도전성 반도체층 또는 분극유도층이 인접하는 적어도 2개의 하부전극과 접촉하도록 배치되어 있을 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 분극유도층은 마이크로-나노핀 LED 소자의 길이방향 양 단의 전기적 극성이 서로 상이하도록 구성될 수 있다.
본 발명의 바람직한 일실시예로서, 상기 분극유도층은 마이크로-나노핀 LED 소자의 길이 방향을 따라서 인접 배치되는 제1분극유도층과 제2분극유도층으로 이루어지며, 상기 제1분극유도층과 제2분극유도층은 전기적 극성이 서로 상이할 수 있다. 이때, 일예로 상기 제1분극유도층은 ITO이며, 제2분극유도층은 금속, 유전체 또는 반도체일 수 있다.
본 발명의 바람직한 일실시예로서 상기 마이크로-나노핀 LED 소자의 길이는 100 ~ 6000 ㎚이고, 두께는 100 ~ 2000 ㎚일 수 있다.
본 발명의 바람직한 일실시예로서, 마이크로-나노핀 LED 소자의 길이와 두께의 비는 3:1 이상일 수 있다.
본 발명의 바람직한 일실시예로서, 마이크로-나노핀 LED 소자의 제1도전성 반도체층 하부면은 소정의 너비와 두께를 갖는 돌출부가 소자의 길이 방향으로 형성되어 있을 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 돌출부의 너비는 마이크로-나노핀 LED 소자 너비 대비 50% 이하의 길이를 갖도록 형성될 수 있다.
본 발명의 바람직한 일실시예로서, 상기 마이크로-나노핀 LED 소자의 발광면적은 마이크로-나노핀 LED 소자 종단면 면적의 2배를 초과할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 초박형 LED 소자(도트, 디스크 또는 및/또는 마이크로-나노핀 타입의 LED 소자)의 제1 도전성 반도체층(n형 도전성 반도체층) 부분에 기공(pore)이 형성되어 있을 수 있다.
본 발명의 바람직한 일실시예로서, 상기 LED 전극 어셈블리는 유연 기재 상에 형성되어 있을 수도 있다.
본 발명의 바람직한 일실시예로서, 앞서 설명한 본 발명의 고해상도 초박형 LED 디스플레이는 450 ~ 3,000 PPI(pixel per inch)의 분해능을 가질 수 있다.
본 발명의 바람직한 일실시예로서, 앞서 설명한 본 발명의 고해상도 초박형 LED 디스플레이는 AR, VR 기기용 디스플레이 패널에 사용할 수 있다.
본 발명의 다른 목적은 초박형 LED 전극 어셈블리를 포함하는 고해상도 초박형 LED 디스플레이를 제조하는 방법에 관한 것으로서, 초박형 LED 전극 어셈블리는 (1) 하부 전극을 포함하는 하부 전극라인을 준비하는 단계; (2) 하부전극 상에 복수개의 픽셀유닛을 형성시키는 단계; 및 (3) 하부 전극에 조립된 초박형 LED 소자 일측에 대향하는 초박형 LED 소자의 반대측과 전기적으로 연결되도록 상부 전극을 포함하는 상부 전극라인을 형성시키는 단계;를 포함하는 공정을 수행하며 형성시켜서 제조할 수 있다.
(2) 단계와 (3) 단계 사이에 복수개의 픽셀유닛 각각 내 상기 초박형 LED 소자 주변을 절연체로 채워서 절연층을 형성시키는 단계;를 더 포함할 수도 있다.
본 발명의 바람직한 일실시예로서, (2) 단계의 상기 복수개의 픽셀유닛 각각은 복수개의 초박형 LED 소자를 포함하는 서브-픽셀유닛(sub-pixel unit)로 형성되며, 상기 서브-픽셀유닛은 복수개의 초박형 LED 소자를 잉크젯 프린팅법, 레이저 지원 전송 프린팅법, 스탬프 전송 프린팅법, 자기장 유도 프린팅법 및/또는 전기장 유도 프린팅법으로 하부전극 상에 프린팅(printing)을 수행하여 형성시킬 수 있다.
본 발명의 바람직한 일실시예로서, 상기 프린팅법이 레이저 지원 다수칩 전송 프린팅법인 경우, (1) 기재 상에 형성된 다수의 하부 전극을 준비하는 단계; 및 (2) 상기 하부 전극 상에 복수개의 픽셀유닛(pixel unit)을 레이저 지원 복수칩 전송 프린팅법으로 전사시켜 형성하는 단계;를 포함하는 공정을 수행할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 레이저 지원 다수칩 전송 프린팅법에 있어서, 상기 (2)단계는, 상기 복수개의 픽셀유닛 각각은 복수개의 초박형 LED 소자를 포함할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 레이저 지원 다수칩 전송 프린팅법에 있어서, 상기 (2)단계는, 마스크의 개구를 통해서 전사 필름(transfer film) 일면에 레이저를 조사하여 초박형 LED 소자를 하부전극 상에 전사시켜서 하부 전극 상에 복수개의 초박형 LED 소자를 포함하는 픽셀유닛을 형성시키며, 상기 전사 필름은 도너 필름(donor film) 및 상기 도너 필름 상부에 배열된 복수개의 초박형 LED 소자를 포함하고, 도너 필름의 하부 방향에서 레이저를 조사하여 전사를 수행할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 레이저 지원 다수칩 전송 프린팅법에 있어서, 상기 복수개의 초박형 LED 소자 각각은, 제2도전성 반도체층, 광활성층 및 제1도전성 반도체층이 적층되어 있으며, 상기 초박형 LED 소자의 제2도전성 반도체층 또는 제1도전성 반도체층이 도너 필름 방향을 향하도록 세워져 배치되어 있을 수 있다.
본 발명의 바람직한 일실시예로서, 상기 레이저 지원 다수칩 전송 프린팅법에 있어서, 상기 도너 필름은 PDMS 스탬프(Polydimethylsiloxane stamp) 필름, 동적 릴리스층(dynamic release layer)을 포함하는 폴리이미드 필름, 탄성 중합 마이크로구조 스탬프 필름 또는 형상 기억 고분자 필름(shape memory polymer film)을 포함할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 레이저 지원 다수칩 전송 프린팅법에 있어서, (2) 단계의 전사는, 상기 마스크는 복수개의 개구가 형성되어 있으며, 상기 복수개의 개구 각각을 통해서 레이저를 조사하여 개구당 3개 이상의 초박형 LED 소자를 동시에 하부전극 상에 전사시킬 수 있다.
본 발명의 바람직한 일실시예로서, 상기 프린팅법이 잉크젯 프링팅법이고, 초박형 LED 소자가 도트 또는 디스크 LED 소자인 경우, (2)단계는, (2-1) 초박형 LED 소자가 다수 개로 포함된 잉크 조성물을 상기 하부 전극 상에 처리하는 단계; 및 (2-2) 초박형 LED 소자를 두께 방향으로 세워서 하부 전극 상에 조립시키는 단계;를 수행할 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 (2-1) 단계에서 초박형 LED 소자의 두께 방향 일측 및 초박형 LED 소자가 배치될 하부 전극내 배치영역 상에는 자성층이 더 구비되며, 상기 (2-2)단계는 초박형 LED 소자를 상기 배치영역으로 이동시키고 두께 방향으로 세워져 배치되도록 하부 전극의 주면에 수직한 방향으로 자기장을 형성시켜서 초박형 LED 소자를 두께 방향으로 세워서 하부 전극 상에 조립시킬 수도 있다.
본 발명의 바람직한 일실시예로서, 상기 (2-1) 단계에서 초박형 LED 소자의 두께 방향 일측에는 양전하 또는 음전하를 띠는 제1전하층이 더 구비되고, 초박형 LED 소자가 배치될 하부 전극 내 배치영역 상에는 상기 제1전하층과 반대 전하를 띠는 제2전하층이 더 구비되며, 상기 (2-2) 단계는 초박형 LED 소자를 상기 배치영역으로 이동시키고 두께 방향으로 세워져 배치되도록 하부 전극의 주면에 수직한 방향으로 전기장을 형성시킬 수 있다.
본 발명의 바람직한 일실시예로서, 상기 (2-2) 단계는 초박형 LED 소자의 두께 방향 일측 및 초박형 LED 소자가 배치될 하부 전극 내 배치영역 간에 결합층을 매개로 한 화학결합을 통해서 초박형 LED 소자가 배치영역 상에 세워져 조립되며, 상기 결합층은 초박형 LED 소자의 두께 방향 일측 및 상기 배치영역 중 어느 한 쪽 또는 양 쪽에 구비될 수 있다.
본 발명의 바람직한 일실시예로서, 상기 프린팅법이 잉크젯 프링팅법이고, 초박형 LED 소자가 마이크로-나노핀 LED 소자인 경우, 상기 LED 전극 어셈블리는, (1) 소정의 간격을 두고 수평방향으로 이격된 다수 개의 하부전극을 포함하는 하부 전극라인 상에, 마이크로-나노핀 LED 소자가 다수 개로 포함된 잉크 조성물을 투입하는 단계; (2) 상기 하부 전극라인에 조립전압을 인가시켜 상기 용액 내 마이크로-나노핀 LED 소자의 제1도전성 반도체층 또는 분극유도층이 인접하는 적어도 2개의 하부전극과 접촉하도록 자기정렬시키는 단계, 및 (3) 자기정렬된 다수 개의 마이크로-나노핀 LED 소자 상에 상부 전극라인을 형성시키는 단계;를 포함하는 공정을 수행하여 제조할 수 있다.
본 발명의 바람직한 일실시예로서, 상기 (2) 단계는, (2-1) 상기 하부 전극라인에 조립전압을 인가시켜 상기 용액 내 마이크로-나노핀 LED 소자의 제1도전성 반도체층 또는 분극유도층이 인접하는 적어도 2개의 하부전극과 접촉하도록 자기정렬시키는 단계; (2-2) 적어도 2개의 하부전극과 접촉하는 각각의 마이크로-나노핀 LED 소자의 제1도전성 반도체층 또는 분극유도층의 측면과 상기 적어도 2개의 하부전극 간을 연결하는 통전용 금속층을 형성시키는 단계; 및 (2-3) 자기정렬된 다수 개의 마이크로-나노핀 LED 소자 상부면을 덮지 않도록 하여 하부 전극라인 상에 절연층을 형성시키는 단계;를 포함하는 공정을 수행할 수도 있다.
이하, 본 발명에서 사용한 용어에 대해 정의한다.
본 발명에 따른 구현예의 설명에 있어서, 각 층, 영역, 패턴 또는 기재, 각 층, 영역, 패턴들의 "위(on)", "상부", "상", "아래(under)", "하부", "하"에 형성되는 것으로 기재되는 경우에 있어, "위(on)", "상부", "상", "아래(under)", "하부", "하"는 "directly"와 "indirectly"의 의미를 모두 포함한다.
본 발명의 고해상도 초박형 LED 디스플레이에 적용되는 초박형 LED 소자는 소자의 발광면적을 증가시키면서도 표면에 노출된 광활성층 면적은 크게 줄여서 표면결함에 의한 효율 저하를 방지 또는 최소화할 수 있어서 품질이 우수한 전극 어셈블리의 구현이 가능하다. 나아가 사용된 LED 소자가 전자 및 정공 속도의 불균일에 따른 전자-정공 재결합 효율 저하 및 이로 인한 발광 효율 저하가 최소화되며, 전극 어셈블리를 보다 용이하게 구현할 수 있다.
이러한, 초박형 LED 소자를 이용하여 제조한 본 발명의 초박형 LED 디스플레이는 기존 마이크로 LED 등의 기존 LED 디스플레이 보다 두께 감소, 응답속도 향상, 칼라영역 향상, 시야각 증대, 휘도 증가 효과가 있으면서도, 서프-픽셀 제조시 발생하는 LED 소자 결손, 정렬 오류 등으로 인한 디스플레이 불량률을 감소시킬 수 있다.
도 1의 A 및 B 각각은 디스플레이 제조를 위한 LED 소자 전송시 공정 불량의 예를 나타낸 개략도이며, A는 기존 마이크로 LED 소자 사용하는 경우 발생하는 불량 예이고, B는 본 발명의 초박형 LED 소자를 하여 LED 소자 사용하는 경우 발생하는 불량 예이다.
도 2는 본 발명의 일 실시예에 의한 초박형 LED 소자(제1형, 도트형, 디스크형)를 이용한 초박형 LED 전극 어셈블리에 대한 도면으로, 도 1은 초박형 LED 전극 어셈블리의 평면도, 도 2는 도 1의 X-X' 경계선에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 사시도이다.
도 4는 도 3의 Y-Y' 경계선에 따른 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)에 구비될 수 있는 배열 유도층에 대한 여러 실시예에 대한 도면이다.
도 6은 LED 소자에서 전자와 정공의 균형을 설명하기 위한 모식도이다.
도 7은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 사시도이다.
도 8은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 단면도이다.
도 9 및 도 10은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 제조방법 1에 대한 모식도이다.
도 11은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 제조방법 2에 대한 모식도이다.
도 12는 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 일 제조방법에 대한 모식도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 초박형 LED 소자(제2형, 마이크로-나노핀형)를 이용한 초박형 LED 전극 어셈블리 제조방법의 일 단계의 여러 실시예를 도시한 모식도이다.
도 16 및 도 17는 본 발명의 일 실시예에 의한 마이크로-나노핀 LED 전극 어셈블리에 대한 도면으로, 도 16은 마이크로-나노핀 LED 전극 어셈블리의 평면도, 도 17는 도 16의 X-X' 경계선에 따른 단면도이다.
도 18 내지 도 20은 본 발명의 일 실시예에 포함되는 마이크로-나노핀 LED 소자의 사시도, 도 18의 X-X' 경계선에 따른 단면도, 도 18의 Y-Y' 경계선에 따른 단면도이다.
도 21a 및 21b는 각각 두께 방향으로 제1도전성 반도체층, 광활성층, 제2도전성 반도체층이 적층된 제1로드형 소자의 모식도와 길이 방향으로 제1도전성 반도체층, 광활성층, 제2도전성 반도체층이 적층된 제2로드형 소자의 모식도이다.
도 22은 본 발명의 일 실시예에 포함되는 마이크로-나노핀 LED 소자 제조공정 모식도이다.
도 23 및 24는 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형) 제조방법 중 특정 단계에서의 SEM 사진이다.
도 25는 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)에 대한 SEM 사진이다.
도 26은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 제조 과정에서 초박형 LED 소자를 제조한 뒤 남은 LED 웨이퍼에 대한 SEM 사진이다.
도 27은 초박형 LED 소자(제1형)와 로드형 LED 소자를 각각 아세톤에 분산시킨 잉크 조성물에서 시간별로 측정된 파장별 흡광도를 이용해서 380 ~ 780 nm 가시광 영역의 스펙트럼 면적을 정규화한 시간별 흡광도 그래프이다.
도 2는 본 발명의 일 실시예에 의한 초박형 LED 소자(제1형, 도트형, 디스크형)를 이용한 초박형 LED 전극 어셈블리에 대한 도면으로, 도 1은 초박형 LED 전극 어셈블리의 평면도, 도 2는 도 1의 X-X' 경계선에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 사시도이다.
도 4는 도 3의 Y-Y' 경계선에 따른 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)에 구비될 수 있는 배열 유도층에 대한 여러 실시예에 대한 도면이다.
도 6은 LED 소자에서 전자와 정공의 균형을 설명하기 위한 모식도이다.
도 7은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 사시도이다.
도 8은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 단면도이다.
도 9 및 도 10은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 제조방법 1에 대한 모식도이다.
도 11은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 제조방법 2에 대한 모식도이다.
도 12는 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 일 제조방법에 대한 모식도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 초박형 LED 소자(제2형, 마이크로-나노핀형)를 이용한 초박형 LED 전극 어셈블리 제조방법의 일 단계의 여러 실시예를 도시한 모식도이다.
도 16 및 도 17는 본 발명의 일 실시예에 의한 마이크로-나노핀 LED 전극 어셈블리에 대한 도면으로, 도 16은 마이크로-나노핀 LED 전극 어셈블리의 평면도, 도 17는 도 16의 X-X' 경계선에 따른 단면도이다.
도 18 내지 도 20은 본 발명의 일 실시예에 포함되는 마이크로-나노핀 LED 소자의 사시도, 도 18의 X-X' 경계선에 따른 단면도, 도 18의 Y-Y' 경계선에 따른 단면도이다.
도 21a 및 21b는 각각 두께 방향으로 제1도전성 반도체층, 광활성층, 제2도전성 반도체층이 적층된 제1로드형 소자의 모식도와 길이 방향으로 제1도전성 반도체층, 광활성층, 제2도전성 반도체층이 적층된 제2로드형 소자의 모식도이다.
도 22은 본 발명의 일 실시예에 포함되는 마이크로-나노핀 LED 소자 제조공정 모식도이다.
도 23 및 24는 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형) 제조방법 중 특정 단계에서의 SEM 사진이다.
도 25는 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)에 대한 SEM 사진이다.
도 26은 본 발명의 일 실시예에 사용되는 초박형 LED 소자(제1형)의 제조 과정에서 초박형 LED 소자를 제조한 뒤 남은 LED 웨이퍼에 대한 SEM 사진이다.
도 27은 초박형 LED 소자(제1형)와 로드형 LED 소자를 각각 아세톤에 분산시킨 잉크 조성물에서 시간별로 측정된 파장별 흡광도를 이용해서 380 ~ 780 nm 가시광 영역의 스펙트럼 면적을 정규화한 시간별 흡광도 그래프이다.
이하, 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1의 A에 개략도로 나타낸 바와 같이, 기존 마이크로 LED 소자로 제조한 디스플레이는 전극 LED 어셈블리 형성시 픽셀 당 1개 또는 적은 수의 마이크로 LED 소자를 포함하기 때문에, LED 소자 전송 누락(결손), 전극라인으로부터의 이탈(정렬오류) 등에 의해 암점이 발생하는 문제가 있었다. 하지만, 도 1의 B에 개략도로 나타낸 바와 같이 본 발명은 초박형 LED 소자를 이용하여 전극 LED 어셈블리를 제조함으로써, 1개의 픽셀 유닛 내 복수 개의 서프픽셀로 구성하고, 1개의 서브픽셀은 복수 개의 초박형 LED 소자로 구성되게 함으로써, LED 소자의 일부가 전송 누락되거나, 일부가 전극라인으로부터 이탈되더라도, 픽셀 유닛 내 결손 또는 정렬오류가 없는 LED 소자의 작동으로 인해 암점 등 발생하지 않아서 디스플레이 불량을 방지가 가능하다. 나아가, 높은 분해율(ppi)을 확보할 수 있는 고해상도 LED 디스플레이를 제공할 수 있는 발명이다.
이러한, 본 발명의 고해상도 초박형 LED 디스플레이는 초박형 LED 소자를 도입한 초박형 LED 전극 어셈블리를 포함한다.
상기 초박형 LED 전극 어셈블리는 도 2a에 개략도로 나타낸 바와 같이, 기재(400) 상에 형성된(구비된) 다수의 하부전극(310); 상기 하부전극 상에 형성된 복수개의 픽셀유닛(pixel unit); 상기 기재 및 복수개의 픽셀유닛 상부에 형성된 절연층(600); 및 상기 절연층 상에 형성된 다수의 상부전극(320);을 포함하는 초박형 LED 전극 어셈블리를 포함하며, 상기 복수개의 픽셀유닛 각각은 복수개의 초박형 LED 소자(100)를 포함하는 서브-픽셀유닛(sub-pixel unit)를 포함한다.
상기 서브-픽셀유닛은 3개 이상의 초박형 LED 소자를, 바람직하게는 3개 ~ 30개, 더욱 바람직하게는 10개 ~ 30개의 초박형 LED 소자를 포함하며, 상기 초박형 LED 소자는 초박형 청색 LED 소자, 초박형 녹색 LED 소자 및 초박형 적색 LED 소자 중에서 선택된 1종 이상의 LED 소자를 포함할 수 있다.
또한, 상기 복수개의 픽셀유닛 각각은 3 ~ 4개의 서브-픽셀유닛을 포함하며, 상기 3 ~ 4개의 서브-픽셀유닛 각각은 3개 이상, 바람직하게는 3개 ~ 30개, 더욱 바람직하게는 10개 ~ 30개의 초박형 LED 소자를 포함할 수 있다.
바람직한 일구현 예를 들면, 도 2b에 개략도로 나타낸 바와 같이, 픽셀유닛이 3개의 서브-픽셀유닛으로 구성되는 경우, 제1서프-픽셀유닛, 제2서브-픽셀유닛 및 제3서브-픽셀유닛으로 구성될 수 있다.
상기 2 ~ 3개의 서브-픽셀유닛 각각은 직사각형 또는 정사각형일 수 있으며, 직사각형인 경우, 상기 3 ~ 4개의 서브-픽셀유닛 각각은 가로 및 세로의 길이비가 1 : 1.0 ~ 10.0일 수 있다.
또한, 복수개의 픽셀유닛 각각은 초박형 청색 LED 소자를 포함하는 제1서브-픽셀유닛; 초박형 적색 LED 소자를 포함하는 제2 서브-픽셀유닛; 및 초박형 적색 LED 소자를 포함하는 제3 서브-픽셀유닛;을 포함할 수도 있다.
또한, 디스플레이가 칼라-바이-블루 타입 디스플레이인 경우, 복수개의 픽셀유닛 각각을 구성하는 2 ~ 3개의 상기 서브-픽셀유닛은 모두 초박형 청색 LED 소자를 포함할 수도 있으며, 이 경우, 녹색 색변환층 및 적색 색변환층 중에서 선택된 1종 이상의 색변환층이, 상부전극 상부에 더 적층되어 있을 수 있다.
상기 녹색 변환층은 통상적으로 컬러-바이 블루 방식에 사용될 수 있는 것이면 제한없이 사용될 수 있으며, 바람직한 일례를 들면, SrGa2S4:Eu, (Sr,Ca)3SiO5:Eu, (Sr,Ba,Ca)SiO4:Eu, Li2SrSiO4:Eu, Sr3SiO4:Ce,Li, β-SiALON:Eu, CaSc2O4:Ce, Ca3Sc2Si3O12:Ce, Caα-SiALON:Yb, Caα-SiALON:Eu, Liα-SiALON:Eu, Ta3Al5O12:Ce, Sr2Si5N8:Ce, SrSi2O2N2:Eu, BaSi2O2N2:Eu, Ba3Si6O12N2:Eu, γ-AlON:Mn 및 γ-AlON:Mn,Mg 중에서 선택된 어느 하나 이상의 형광체를 포함할 수 있으며, 이에 제한되는 것은 아니다.
상기 녹색 변환층은 통상적으로 컬러-바이 블루 방식에 사용될 수 있는 것이면 제한없이 사용될 수 있으며, 바람직한 또 다른 일례를 들면, InP/ZnSe/ZnS 양자점, InP/GaP/ZnS 양자점, ZnSe/ZnS 양자점, 및 CsPbBr3 나노입자, Cs3MnBr5 나노입자 중에서 선택된 어느 하나 이상의 양자점 또는 나노입자를 포함할 수 있으며, 이에 제한되는 것은 아니다.
상기 적색 변환층은 컬러-바이 블루 방식에 사용될 수 있는 것이면 제한없이 사용될 수 있으며, 바람직한 일례를 들면, (Sr,Ca)AlSiN3:Eu, CaAlSiN3:Eu, (Sr,Ca)S:Eu, CaSiN2:Ce, SrSiN2:Eu, Ba2Si5N8:Eu, CaS:Eu, CaS:Eu,Ce, SrS:Eu, SrS:Eu,Ce 및 Sr2Si5N8:Eu 중에서 선택된 어느 하나 이상의 형광체를 포함할 수 있으며, 이에 제한되는 것은 아니다. 또한, 상기 적색 변환층의 또 다른 일례를 들면, InP/ZnSe/ZnS 양자점, InP/GaP/ZnS 양자점, ZnSe/ZnS 양자점, 및 CsPb(Br,I)3 나노입자, CsMnBr3 나노입자 중에서 선택된 어느 하나 이상의 양자점 또는 나노입자를 포함할 수 있으며, 이에 제한되는 것은 아니다.
또한, 상기 상부전극과 색변환층 사이에 단파장 투과필터(SWPF) 및 장파장 투과필터(LWPF) 중에서 선택된 1종 이상의 투과필터가 더 형성되어 있을 수도 있다. 상기 단파장 투과필터은 고굴절/저굴절 재료의 박막을 반복시킨 다층막일 수 있으며, 바람직한 일례를 들면, [0.5SiO2/TiO2/0.5SiO2]m(m =반복층수, m은 7이상)일 수 있으며, 이에 한정되는 것은 아니다. 또한, 상기 장파장 투과필터는 고굴절/저굴절 재료의 박막을 반복시킨 다층막일 수 있으며, 바람직한 일례를 들면, [0.5TiO2/SiO2/0.5TiO2]m(m =반복층수, m은 7이상) 일 수 있다.
상기 서브-픽셀유닛을 구성하는 복수개의 초박형 LED 소자 각각은 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층이 적층된 LED 소자이며, 상기 초박형 LED 소자의 제1도전성 반도체층이 하부전극 방향을 향하도록 서브-픽셀유닛 내 세워져 배치되어 있을 수 있다.
상기 초박형 LED 소자의 횡단면 형태는 원형, 타원형 및 다각형(삼각형, 사각형, 오각형, 육각형, 팔각형, 십각형, 사다리꼴형, 마름모형, 별형 등) 중에서 선택된 1종 이상의 형태를 포함할 수 있으며, 복수개의 초박형 LED 소자는 횡단면이 동일한 형태의 소자로 구성되거나, 횡단면이 서로 다른 형태의 소자로 혼합되어 서브-픽셀유닛을 구성할 수도 있다.
또한, 상기 초박형 LED 소자는 도트(Dot)형 또는 디스크(Disc)형의 LED 소자(제1형)이거나, 또는 마이크로-나노핀(micor-nanofin) LED 소자(제2형)일 수도 있다.
본 발명에서 상기 초박형 LED 소자는 두께 방향 일 측 및 하부전극 내 초박형 LED 소자가 배치될 배치영역 중 어느 한 쪽 또는 양 쪽에는 초박형 LED 소자를 두께 방향으로 세워서 배치시키기 위한 배열유도층을 더 포함할 수도 있다.
그리고, 상기 배열유도층은 자성층, 전하층 또는 결합층일 수 있다.
또한, 상기 초박형 LED 소자는 최대면 면적이 서브-픽셀 면적의 1/3 이하 일 수 있으며, 바람직하게는 1/50 ~ 1/3, 더욱 바람직하게는 1/30 ~ 1/3일 수 있다.
상기 초박형 LED 소자의 제1도전성 반도체층은 n형 III-질화물 반도체층이고, 광활성층에서 재결합되는 전자와 전공의 수가 균형이 이루어지도록 광활성층에 인접하는 제1도전성 반도체층 일면에 대향하는 반대면 상에 전자지연층을 더 포함할 수도 있다.
또한, 상기 전자지연층은 도핑 농도가 상기 제1도전성 반도체층보다 낮은 III-질화물 반도체일 수도 있다.
또한, 상기 초박형 LED 소자의 제2도전성 반도체층은 p형 III-질화물 반도체층이고, 광활성층에서 재결합되는 전자와 전공의 수가 균형이 이루어지도록 광활성층에 인접하는 제2도전성 반도체층 일면에 대향하는 반대면 상에 전자지연층을 더 포함할 수도 있다.
또한, 상기 전자지연층은 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, GaTe, SiC, ZnO, ZnMgO, SnO2, TiO2, In2O3, Ga2O3, Si, 폴리(파라-페닐렌 비닐렌)(poly(para-phenylene vinylene)) 및 이의 유도체, 폴리아닐린(polyaniline), 폴리(3-알킬티오펜)(poly(3-alkylthiophene)) 및 폴리(파라페닐렌)(poly(paraphenylene)) 중에서 선택된 1종 이상을 포함할 수도 있다.
또한, 상기 초박형 LED 소자의 제1도전성 반도체층은 n형 III-질화물 반도체층이고, 제2도전성 반도체층은 p형 III-질화물 반도체층이며, 제2도전성 반도체층의 노출된 측면, 또는 제2도전성 반도체층 노출된 측면과 광활성층 적어도 일부의 노출된 측면을 둘러싸서 노출된 측면 표면쪽의 정공을 중심쪽으로 이동시키기 위한 정공푸싱피막; 및 상기 제1도전성 반도체층의 노출된 측면을 둘러싸서 노출된 측면 표면쪽의 전자를 중심쪽으로 이동시키기 위한 전자푸싱피막; 중 적어도 어느 하나의 피막을 더 포함할 수도 있다.
또한, 상기 초박형 LED 소자는 상기 정공푸싱피막과 전자푸싱피막을 모두 포함하며, 상기 전자푸싱피막은 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층의 측면을 둘러싸는 최외피막으로 구비될 수도 있다.
또한, 상기 정공푸싱피막은 AlNX, ZrO2, MoO, Sc2O3, La2O3, MgO, Y2O3, Al2O3, Ga2O3, TiO2, ZnS, Ta2O5 및 n-MoS2 중에서 선택된 1종 이상을 포함할 수도 있다.
또한, 상기 전자푸싱피막은 Al2O3, HfO2, SiNx, SiO2, ZrO2, Sc2O3, AlNx 및 Ga2O3중에서 선택된 1종 이상을 포함할 수도 있다.
상기 초박형 LED 전극 어셈블리에 있어서, 상기 기재는 유연(flexible) 기재인 것이 바람직하다.
또한, 상기 LED 전극 어셈블리는 봉지재로 봉지(encapsulation)될 수도 있다.
앞서 설명한 초박형 LED 전극어셈블리를 포함하는 고해상도 초박형 LED 디스플레이는, 초박형 LED 전극어셈블리는 (1) 하부 전극을 포함하는 하부 전극라인을 준비하는 단계; (2) 하부전극 상에 복수개의 픽셀유닛을 형성시키는 단계; 및 (3) 하부 전극에 조립된 초박형 LED 소자 일측에 대향하는 초박형 LED 소자의 반대측과 전기적으로 연결되도록 상부 전극을 포함하는 상부 전극라인을 형성시키는 단계;를 포함하는 공정을 수행하며 형성시켜서 제조할 수 있다.
(2) 단계와 (3) 단계 사이에 복수개의 픽셀유닛 각각 내 상기 초박형 LED 소자 주변을 절연체로 채워서 절연층을 형성시키는 단계;를 더 포함할 수도 있다.
(2) 단계의 상기 복수개의 픽셀유닛 각각은 복수개의 초박형 LED 소자를 포함하는 서브-픽셀유닛(sub-pixel unit)로 형성되며, 상기 서브-픽셀유닛은 복수개의 초박형 LED 소자를 잉크젯 프린팅법, 레이저 지원 다수칩 전송 프린팅법, 스탬프 전송 프린팅법, 자기장 유도 프린팅법 및/또는 전기장 유도 프린팅법으로 하부전극 상에 프린팅(printing)을 수행하여 형성시킬 수 있다.
상기 프린팅법 중 레이저 지원 다수칩 전송 프린팅법의 바람직한 일구현예를 설명하면, 다음과 같다.
본 발명의 초박형 LED 전극어셈블리는, (1) 기재 상에 형성된 다수의 하부 전극을 준비하는 단계; 및 (2) 상기 하부 전극 상에 복수개의 픽셀유닛(pixel unit)을 레이저 지원 복수칩 전송 프린팅법으로 전사시켜 형성하는 단계;를 포함하는 공정을 수행하여 제조할 수 있다.
또한, (2) 단계 수행 후, (3) 상기 초박형 LED 소자 주변을 절연체로 채워서 절연층을 형성시키는 단계; 및 (4) 하부 전극에 조립된 초박형 LED 소자 일측에 대향하는 초박형 LED 소자의 반대측과 전기적으로 연결되도록 상부 전극을 형성시키는 단계;를 포함하는 공정을 더 수행할 수도 있다.
(2) 단계의 상기 복수개의 픽셀유닛 각각은 복수개의 초박형 LED 소자를 포함하는 서브-픽셀유닛(sub-pixel unit)로 형성되며, 상기 서브-픽셀유닛은 복수개의 초박형 LED 소자를 레이저 지원 복수칩 전송 프린팅법으로 하부전극 상에 프린팅(printing)을 수행하여 형성시킬 수 있다.
좀 더 구체적으로 설명하면, 상기 레이저 지원 복수칩 전송 프린팅법은 복수 개의 개구가 형성된 마스크의 개구를 통해서 전사 필름(transfer film) 일면에 레이저를 조사하여 초박형 LED 소자를 하부전극 상에 전사시켜서 하부 전극 상에 복수개의 초박형 LED 소자를 포함하는 픽셀유닛을 형성시킬 수 있으며, 상기 전사 필름은 도너 필름(donor film) 및 상기 도너 필름 상부에 배열된 복수개의 초박형 LED 소자를 포함하고, 도너 필름의 하부 방향에서 레이저를 조사하여 전사를 수행할 수 있다.
그리고, 상기 복수개의 개구 각각을 통해서 레이저를 조사하여 개구당 3개 이상의 초박형 LED 소자를 동시에 하부전극 상에 전사시킬 수 있으며, 이는 마스크의 개구 크기 및 전사 필름의 도너 필름 상에 형성된 초박형 LED 소자의 배치, 개수 및/또는 LED 소자의 크기 등의 조절을 통해서 전사되는 초박형 LED 소자 양을 조절할 수 있다.
이때, 전사 필름은 도너 필름(donor film) 및 상기 도너 필름 상부에 배열된 복수개의 초박형 LED 소자를 포함하고, 도너 필름의 하부 방향에서 레이저를 조사하여 수행할 수 있다.
또한, 상기 복수개의 초박형 LED 소자 각각은, 제2도전성 반도체층, 광활성층 및 제1도전성 반도체층이 적층되어 있으며, 상기 전사 필름의 도너 필름 방향에서 레이저를 조사하여 초박형 LED 소자를 전사시키면, 초박형 LED 소자 내 층의 순서가 역전되어서, 하부전극 상에 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층 순으로 적층된 형태의 초박형 LED 소자를 형성 및 배치시킬 수게 된다.
이때, 레이저 지원 복수칩 전송 프린팅법은 다양한 방법으로 수행할 수 있으며, 앞서 설명한 바와 같이, 레이저 지원 복수칩 전송 프린팅법에 따라 전사 필름 내 도너 필름을 사용하는 것이 바람직하다.
상기 도너 필름은 PDMS 스탬프(Polydimethylsiloxane stamp) 필름, 동적 릴리스층(dynamic release layer)을 포함하는 폴리이미드 필름, 탄성 중합 마이크로구조 스탬프 필름 또는 형상 기억 고분자 필름(shape memory polymer film)을 포함할 수 있다.
상기 전사 필름을 이용하여 레이저 지원 복수칩 전송 프린팅법으로 하부 전극 상에 픽셀유닛(또는 서브-픽셀유닛)을 형성시킴으로서, 기존 잉크젯 프린팅법 등으로 픽셀유닛 형성시 높은 비율로 발생하는 픽셀유닛(또는 서브-픽셀유닛) 내 초박형 LED 소자의 pn 정션(junction)이 뒤집어지는 문제를 방지할 수 있다.
마스크의 동일한 개구에서 조사된 레이저를 통해 하부 전극 상에 동시에 전사된 복수개의 초박형 LED 소자는, 1개의 픽셀유닛(pixel unit)을 형성하거나 또는 1개의 서브-픽셀유닛(sub-pixel unit)을 형성하며, 상기 서브-픽셀유닛 2개 또는 3개가 1개의 픽셀유닛을 형성할 수 있다.
앞서 설명한 본 발명의 고해상도 초박형 LED 디스플레이는 450 ~ 3,000 PPI(pixel per inch)의 분해능을 가질 수 있으며, 바람직하게는 600 ~ 2,000 PPI, 더욱 바람직하게는 800 ~ 2,000 PPI의 분해능을 가질 수 있다. 도1 의 A에 나타낸 바와 같이, 기존 마이크로 1000 PPI 이하의 디스플레이를 제조할 때 조차 LED 소자의 결손, 정렬 오류 등으로 인해 암점이 발생하는 문제가 있으나, 도 1의 B에 개략도로 나타낸 바와 같이 본 발명은 1,000 ~ 3,000 PPI이상의 디스플레이 제조시에도, 서브-픽셀유닛 내 복수 개의 LED 소자를 포함하는 바, LED 소자 결손, 정렬 오류로 인한 암점 발생 등의 불량을 방지할 수 있다.
또한, 본 발명의 고해상도 초박형 LED 디스플레이는 100,000 cd/m2 이상의 휘도(brightness)를 가질 수 있으며, 0.1 ms 이하의 빠른 응답시간을 가지는 바, 다양한 디스플레이에 적용할 수 있으며, 바람직하게는 AR, VR 기기의 디스플레이에 적용할 수 있다.
이하, 상기 초박형-LED 전극 어셈블리를 상기 제1형 초박형 LED 소자(도트 또는 디스크 초박형 LED 소자)와 제2형 초박형 LED 소자(마이크로-나노핀 초박형 LED 소자)를 사용한 경우를 나누어서, 바람직한 일 구현예를 설명하면 다음과 같다.
[제1형(도트 또는 디스크) 초박형 LED 전극 소자 및 LED 전극 어셈블리]
제1형 초박형 LED 소자로 제조한 LED 전극 어셈블리를, 도 2a 및 도 2b를 참조하여 설명하면 다음과 같다.
본 발명의 일 실시예에 따른 초박형 LED 전극 어셈블리(1000)는 하부 전극(311,312)을 포함하는 하부 전극라인(310), 상기 하부 전극(311,312) 상에 배치된 다수 개의 초박형 LED 소자(101) 및 상기 초박형 LED 소자(101) 상부와 접촉하도록 배치되는 상부 전극(321,322)을 포함하는 상부 전극라인(320)을 포함하여 구현된다.
먼저, 각 구성의 구체적 설명에 앞서서 초박형 LED 소자를 발광시키기 위한 전극라인에 대해서 설명한다.
초박형 LED 전극 어셈블리(1000)는 초박형 LED 소자(101)를 사이에 두고 상부와 하부에 대향하여 배치되는 상부 전극라인(320)과 하부 전극라인(310)을 포함한다. 상기 상부 전극라인(320)과 하부 전극라인(310)은 수평방향으로 배열된 것이 아니기 때문에 초소형의 두께, 폭을 갖도록 구현된 2종의 전극을 한정된 면적의 평면 내에 수평방향으로 마이크로, 또는 나노 단위 간격을 갖도록 배치시키는 종래의 전계 유도에 의한 전극 어셈블리의 복잡한 전극라인을 탈피해 전극 설계를 매우 단순하게 할 수 있고, 보다 용이하게 구현할 수 있다.
특히, 도 2a 및 도 2b에 도시된 것과 같이 하부 전극라인(310)의 전극 설계와 무관하게 상부 전극라인(320)은 배치된 초박형 LED 소자(101)의 상부면에 전기적 접촉이 가능하도록 배설되면 되므로 전극의 설계나 구현이 매우 용이한 장점이 있다. 특히, 도 2는 상부 전극(321,322)이 독립된 것으로 도시했으나, 하나의 상부 전극만으로 배치된 모든 초박형 LED 소자의 상부면과 접촉하도록 구현할 수도 있어서 종래에 대비해 전극라인을 매우 단순화시켜 구현할 수 있는 이점이 있다.
또한, 상기 하부 전극라인(310) 및 상부 전극라인(320)은 각각 다수 개의 하부 전극(311,312)과 상부 전극(321,322)을 구비할 수 있으며, 이들의 개수, 간격, 배치형상 등은 구현하고자 하는 LED 전극 어셈블리의 크기 등을 고려해 적절히 변형될 수 있으므로 본 발명은 이에 대해서 특별히 한정하지 않는다.
또한, 상기 상부 전극라인(320)은 상기 하부 전극라인(310) 상에 실장된 초박형 LED 소자(101)의 상부와 전기적 접촉되도록 설계되는 경우 개수, 배치 형상 등에 제한은 없다. 다만 도 2a와 같이 만일 하부 전극라인(310)이 일 방향으로 나란하게 배열된 경우 상부 전극라인(320)은 상기 일방향에 수직이 되도록 배열될 수 있으며, 이러한 전극배치는 종래에 디스플레이 등에서 널리 사용된 전극배치로써 종래의 디스플레이 분야의 전극배치 및 제어 기술을 그대로 사용할 수 있는 이점이 있다.
또한, 상기 하부 전극라인(310) 및 상부 전극라인(320)은 통상적인 LED 전극 어셈블리에 사용되는 전극의 재질, 형상, 폭, 두께를 가질 수 있으며, 공지된 방법을 이용해 제조할 수 있으므로 본 발명은 구체적으로 이를 제한하지 않는다. 일예로 상기 하부 전극(311,312)과 상부 전극(321,322)은 각각 독립적으로 알루미늄, 크롬, 금, 은, 구리, 그래핀, ITO, AZO, 또는 이들의 합금 등일 수 있고, 폭은 0.1 ~ 50㎛, 두께는 0.1 ~ 100㎛ 수 있으나, 목적하는 LED 전극 어셈블리의 크기 등을 고려해 적절히 변경될 수 있다.
본 발명의 일 실시예에 의하면, 하부 전극(311,312) 상에는 초박형 LED 소자(101)가 배치될 배치영역(S1,S2,S3,S4)이 형성될 수 있다. 상기 배치영역(S1,S2,S3,S4)은 목적에 따라 매우 다양하게 설정될 수 있으며, 도 2a에 도시된 것과 같이 소정의 간격을 두고 배치영역 간에 이격해서 설정될 수 있고, 또는 도 2a에 도시된 것과 다르게 하부 전극(311,312) 상 전 영역이 배치영역이 될 수도 있다.
다음으로 상술한 하부 전극라인(310)과 상부 전극라인(320) 사이에 배치된 초박형 LED 소자(101)에 대해서 설명한다.
도 3 및 도 4를 참조하여 설명하면, 본 발명의 일 실시예에 의한 초박형 LED 소자(101)는 제1도전성 반도체층(10), 광활성층(20) 및 제2도전성 반도체층(30)을 포함하고, 이외에 제1도전성 반도체층(10) 하에 형성된 상부 전극층(60), 제2 도전성 반도체층(30) 상에 형성된 하부 전극층(40) 및 제2도전성 반도체층(30) 쪽의 최외측에 형성된 배열유도층(70)을 더 포함할 수 있다.
상술한 층들은 어느 일 방향으로 적층되는데, 도트 LED는 적층방향인 두께와 상기 적층방향에 수직한 횡단면에서 장축의 길이 간 비가 1: 0.5 ~ 1.5를 만족하고, 바람직하게는 1: 0.8 ~ 1.2, 보다 바람직하게는 1: 0.9 ~ 1.1을 만족할 수 있다.
또한, 디스크 LED는 적층방향인 두께와 상기 적층방향에 수직한 횡단면에서 장축의 길이 간 비가 또는 1 : 1.5 ~ 5.0 을 만족하고, 바람직하게는 1:1.5 ~ 3.0을 만족하며, 보다 바람직하게는 1 : 1.5 ~ 2.5를 만족할 수 있다. 이를 통해서 초박형 LED 소자를 잉크젯용 잉크로 구현 시 분산매 내 우수한 분산성을 발현하며 장시간 침전되지 않고 분산상태를 유지하기에 유리할 수 있다.
또한, 이러한 잉크화에 적합한 기하학적 구조로 인해서 분산상태를 유지시키기 위한 별도의 첨가제가 필요 없어서, 별도의 첨가제로 인한 하부 전극라인(310)이나 회로기판의 오염을 사전에 예방할 수 있는 이점이 있다. 나아가, 초박형 LED 소자를 함유한 잉크를 하부 전극라인(310) 상에 프린팅 시 종래 종횡비가 큰 나노로드형 LED 소자는 거의 대부분 소자가 누워서 전극 상에 위치하는데, 초박형 LED 소자는 전극 상에 누워서 배열될 확률을 감소시킬 수 있는 이점이 있다. 또한, 두께방향으로 전극 상에 조립 시 다수 개의 소자들이 조립되는 방향이 서로 다를 확률, 달리 말하면 p형 도전성 반도체층과 n형 도전성 반도체층의 방향이 서로 다른 방향으로 하부 전극 상에 조립될 확률을 감소시키므로 역방향 배열에 의한 전기적 리크를 줄일 수 있고, 이를 통해 수명을 향상 시킬 수 있는 이점이 있다. 여기서 상기 장축의 길이란, 횡단면 모양이 원일 경우 직경, 타원일 경우 장축의 길이, 다각형일 경우 가장 긴 변의 길이를 의미한다. 한편, 초박형 LED 소자의 횡단면이 두께방향으로 동일하지 않을 경우 상기 횡단면은 횡단면 중 가장 큰 면을 의미한다.
또한, 상기 횡단면에서 단축의 길이와 장축의 길이 간 비 역시 1: 0.5 ~ 1.5, 바람직하게는 1: 0.8 ~ 1.2, 보다 바람직하게는 1: 0.9 ~ 1.1을 만족할 수 있고, 이를 통해서 상술한 본 발명의 목적을 달성하기에 보다 유리할 수 있다. 만일 두께와 장축 길이 간 비율이 1:0.5 ~ 1.5를 만족하더라도 횡단면에서 단축 길이와 장축 길이 간 비율이 1: 0.5 ~ 1.5를 벗어날 경우 LED 소자가 장시간 분산매 상에 분산 상태를 유지하기 어려워 잉크화 되기 부적합할 수 있다. 또한, 이러한 잉크화에 부적합한 기하학적 구조를 갖는 LED 소자를 분산매에서 장시간 분산이 유지되게 하기 위해서는 첨가제를 더 함유해야 하며, 첨가제 사용으로 인한 구동전극이나 회로기판 상을 오염시키는 문제를 발생시킬 우려가 있다. 여기서 횡단면에서 단축의 길이란, 장축에 수직한 축의 길이 중 가장 긴 길이를 의미한다.
한편, 도 3에 도시된 초박형 LED 소자(101)는 층들의 적층방향에 수직한 횡단면의 크기가 동일한 것으로 도시했으나, 이에 제한되는 것은 아니며, 두께에 따라서 횡단면의 크기가 상이할 수 있다.
또한, 초박형 LED 소자(101)의 형상은 도 3에 도시된 것과 같이 원기둥일 수 있으나 이에 제한되는 것은 아니며, 육면체, 팔면체, 십면체 등 다면체뿐만 아니라, 별 모양의 면을 갖는 비정형의 형상도 무방함을 밝혀둔다.
본 발명의 일 실시예에 의하면, 초박형 LED 소자(101)는 잉크화 시 침강속도가 느려서 분산상태를 계속 유지할 수 있는 분산 유지성능이 우수함에 따라서 최대면 면적이 25㎛2 이하, 보다 바람직하게는 9㎛2 이하, 보다 더 바람직하게는 4㎛2 이하, 더욱 바람직하게는 0.1 ~ 2.5㎛2 일 수 있다. 여기서 최대면 면적이란 LED 소자를 투영한 면적 중 최대값을 의미한다. 만일 최대면 면적이 25㎛2을 초과 시 침강속도가 빨라 분산 유지 성능이 저하될 우려가 있고, 잉크로 제조되기에 적합하지 않거나, 잉크화 시키기 위해 별도의 첨가제를 더 함유시키거나 분산매를 특정한 것으로 사용해야 하는 제한이 있을 수 있다.
본 발명의 일 실시예에 의하면, 초박형 LED 소자(101)의 두께는 2.5㎛ 이하일 수 있고, 보다 바람직하게는 1.5㎛ 이하일 수 있으며, 이를 통해 잉크화 시 장시간 분산 상태를 유지하기에 더욱 적합할 수 있다.
다만, LED 소자의 경우 두께를 얇게 구현 시 전자와 정공 간에 결합이 이루어지는 위치가 광활성층(20)을 벗어나게 되어 발광효율이 저하될 수 있다. 특히, 대면적의 LED 웨이퍼를 식각해 초박형 LED 소자들을 구현하는 경우 제1도전성 반도체층, 광활성층, 제2도전성 반도체층의 두께는 LED 웨이퍼 상태에서 이미 결정되는데, 발광효율이 일정 수준을 달성하도록 이미 결정된 웨이퍼 내 각 층의 두께와 다르게 일부만 식각해 초박형 LED 소자를 구현하므로 이러한 문제는 필연적으로 발생할 수밖에 없다. 이러한 전자와 정공 간에 결합이 이루어지는 위치 변화는 도전성 반도체층을 이동하는 전자와 정공의 속도 차이에 기인한다. 예를 들어 n형 GaN인 도전성 반도체층에서 전자의 모빌리티는 200㎠/Vs인데 반하여 p형 GaN인 도전성 반도체층에서 정공의 모빌리티는 5㎠/Vs에 불과해 이와 같은 전자-정공 속도 불균형에 의해 p형 GaN인 도전성 반도체층의 두께와 n형 GaN인 도전성 반도체층의 두께에 따라서 전자와 정공이 결합하는 위치가 달라지고 광활성층을 벗어날 수 있다.
이를 도 6을 참조하여 설명하면, n형 GaN 도전성 반도체층(210), 광활성층(220) 및 p형 GaN 도전성 반도체층(230)이 적층된 직경이 약 600㎚인 LED 소자(200)에서 n형 GaN 도전성 반도체층(210)의 전자 모빌리티 및 p형 GaN인 도전성 반도체층(230) 의 정공 모빌리티를 고려해 광활성층(220) 내 지점(A2)에서 재결합되는 전자와 정공의 수가 균형이루도록 두께를 설계 시 n형 GaN 도전성 반도체층(210)의 두께(h)가 필연적으로 두꺼워야 하며, 이로 인해서 p형 GaN 도전성 반도체층(230)의 두께를 매우 얇게 구현하지 않는 이상 로드형의 LED 소자가 구현될 가능성이 매우 높다. 달리 말하면, 재결합되는 전자와 정공의 수가 균형을 이루는 위치가 광활성층(220)이 되도록 각 층의 두께가 설계된 LED 소자의 경우 두께 방향에 수직한 횡단면의 장축 길이가 작을수록 LED 소자의 두께와 횡단면 장축 길이 간 종횡비가 더욱 커질 수밖에 없고, 이로 인해 광활성층에서 재결합되는 정공과 전자의 수가 균형을 이루더라도 잉크로 구현하기에 부적절할 수 있다. 또한, 잉크로 구현하기에 적합하도록 n형 GaN 도전성 반도체층(210)의 두께를 얇게 구현 시 재결합되는 전자와 정공의 수가 균형을 이루는 위치가 p형 GaN 도전성 반도체층(230) 내 어느 지점(A3)에서 이루어질 수 있어서 발광효율이 저하될 수 있다.
이에 따라 본 발명의 일 실시예에 구비되는 초박형 LED 소자는 잉크로 구현되기에 적합한 기하학적 구조를 가지면서도 상기 광활성층에서 재결합되는 정공과 전자의 수가 균형이 이루어져서 발광효율의 저하를 방지하기 위해서 n형 도전성 반도체층 측에 인접해 전자지연층을 더 포함할 수 있다. 이를 도 7을 참조하여 설명하면, 제1도전성 반도체층이 n형 도전성 반도체이라고 할 때, 초박형 LED 소자(102)는 전자지연층(50)을 제1도전성 반도체층(10) 상에 구비할 수 있으며, 이를 통해 제1도전성 반도체층(10)의 두께를 얇게 구현해도 발광효율 감소를 방지할 수 있다. 또한, 얇아진 제1도전성 반도체층(10)의 두께는 전자가 제1도전성 반도체층(10)의 두께 방향으로 이동 중 표면 결함에 의해 포획될 확률을 감소시킴으로써 발광손실을 최소화시킬 수 있는 이점이 있다.
상기 전자지연층(50)은 일 예로 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, GaTe, SiC, ZnO, ZnMgO, SnO2, TiO2, In2O3, Ga2O3, Si, 폴리(파라-페닐렌 비닐렌)(poly(para-phenylene vinylene)) 및 이의 유도체, 폴리아닐린(polyaniline), 폴리(3-알킬티오펜)(poly(3-alkylthiophene)) 및 폴리(파라페닐렌)(poly(paraphenylene)) 중에서 선택된 1종 이상을 함유일 수 있다. 또한, 상기 전자지연층(50)의 두께는 1 ~ 100㎚일 수 있으나 이에 제한되는 것은 아니며, n형 도전성 반도체층의 재질, 전자지연층의 재질 등을 고려해 적절히 변경될 수 있다.
이하, 본 발명의 일 실시예에 의한 초박형 LED 소자(101,102) 각 층에 대해 구체적으로 설명한다.
제1도전성 반도체층(10) 및 제2도전성 반도체층(30) 중 어느 하나는 n형 반도체층이고, 다른 하나는 p형 반도체층일 수 있고, 상기 n형 반도체층 및 p형 반도체층은 발광다이오드에 채용되는 공지된 반도체층의 경우 제한 없이 사용될 수 있다. 일예로 상기 n형 반도체층과 p형 반도체층은 III-질화물 재료들로 지칭되는 III-V족 반도체들, 특히 갈륨, 알루미늄, 인듐 및 질소의 2원, 3원 및 4원 합금들을 포함할 수 있다.
일예로 제1도전성 반도체층(10)은 n형 반도체층일 수 있고, 이 경우 n형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 어느 하나 이상이 선택될 수 있으며, 제1 도전성 도펀트(예: Si, Ge, Sn 등)가 도핑될 수 있다. 본 발명의 바람직한 일구현예에 따르면 상기 제1도전성 반도체층(10)의 두께는 100 ~ 1,800㎚일 수 있으나 이에 제한되지 않으며, 제1도전성 반도체층(10)의 두께는 상기 제2 도전성 반도체층(30)의 두께 보다 같거나, 더 두꺼운 것이 바람직하다.
또한, 제2도전성 반도체층(30)은 p형 반도체층일 수 있으며, 이 경우 상기 p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 어느 하나 이상이 선택될 수 있으며, 제 2도전성 도펀트(예: Mg)가 도핑될 수 있다. 본 발명의 바람직한 일구현예에 따르면, 상기 제2 도전성 반도체층(30)의 두께는 50 ~ 150㎚일 수 있으나 이에 제한되지 않으며, 제2도전성 반도체층(30)의 두께는 상기 제1 도전성 반도체층(10)의 두께 보다 같거나, 더 얇은 것이 바람직하다.
또한, 상기 제1도전성 반도체층(10)과 제2도전성 반도체층(30) 사이에 위치하는 광활성층(20)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 광활성층(20)은 조명, 디스플레이 등에 사용되는 통상의 LED 소자에 포함되는 광활성층인 경우 제한 없이 사용될 수 있다. 상기 광활성층(20)의 위 및/또는 아래에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 도전성 도펀트가 도핑된 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 광활성층(20)으로 이용될 수 있다. 이러한 광활성층(20)은 소자에 전계를 인가하였을 때, 광활성층 위, 아래에 각각 위치하는 도전성 반도체층으로부터 광활성층으로 이동하는 전자와 정공이 광활성층에서 전자-정공 쌍의 결합이 발생하고 이로 인해 발광하게 된다. 본 발명의 바람직한 일실예에 따르면 상기 광활성층(20)의 두께는 50 ~ 200㎚일 수 있으나 이에 제한되지 않는다.
한편, 상술한 제1 도전성 반도체층(10) 하부에는 상부 전극층(60)이 구비될 수 있다. 또는, 제1도전성 반도체층(10)과 상부 전극층(60) 사이에 전자지연층(50)이 더 구비될 수 있다. 또한, 상술한 제2도전성 반도체층(30) 상부에는 하부 전극층(40)이 구비될 수 있다.
상기 하부 전극층(40) 및 상기 상부 전극층(60)은 통상의 LED 소자에 포함되는 전극층의 경우 제한 없이 사용될 수 있다. 상기 하부 전극층(40) 및 상기 상부 전극층(60)은 각각 독립적으로 Cr, Ti, Al, Au, Ni, ITO 및 이들의 산화물 또는 합금 중 1종으로 형성된 단독층, 또는 2종 이상이 혼합된 단독층, 또는 2종 이상의 재질 각각이 층을 이룬 복합층일 수 있다. 일예로 초박형 LED 소자(102)는 도 4에 도시된 것과 같이 제2도전성 반도체층(30) 상에 ITO전극층(40) 및 Ti/Au 복합층(41)이 적층된 하부 전극층(42)을 구비할 수 있다. 또한, 상기 하부 전극층(40) 및 상기 상부 전극층(60)은 각각 독립적으로 두께가 10 ~ 500㎚일 수 있으나 이에 제한되지 않는다.
또한, 초박형 LED 소자의 두께 방향 일 측 및 하부 전극(311,312) 내 초박형 LED 소자가 배치될 배치영역(S1,S2,S3,S4) 중 어느 한 쪽 또는 양 쪽에는 초박형 LED 소자를 두께방향으로 세워서 배치시키기 위한 배열유도층이 형성될 수 있다. 상기 배열유도층은 초박형 LED 소자(101)를 하부 전극(311,312) 상의 목적하는 영역, 예를들어 배치영역(S1,S2,S3,S4) 상으로 이동하도록 유도하고, 초박형 LED 소자(101)를 하부 전극(311,312) 상에 세워서 배열되도록 하는 역할을 수행한다. 상기 배열유도층은 초박형 LED 소자(101) 측에 형성되거나 및/또는 하부 전극(311,312) 상의 목적하는 영역, 예를 들어 배치영역(S1,S2,S3,S4) 상에 형성될 수 있다.
하부 전극(311,312) 상에만 배열유도층이 형성되는 경우에 대해서 설명하면, 이때의 배열유도층은 초박형 LED 소자(101)의 금속부분, 일예로 하부 전극층 및/또는 상부 전극층에 화학적으로 결합될 수 있는 결합층일 수 있다. 이때, 상기 결합층은 일예로 티올기가 외부로 노출되도록 형성된 층일 수 있다.
또한, 초박형 LED 소자(101) 상에 배열유도층이 형성되는 경우에 대해서 설명하면, 도 3 및 도 5a 내지 5c에 도시된 것과 같이 하부 전극층(40) 상에 배열유도층(70)을 더 포함할 수 있다. 상기 배열유도층(70)은 구체적인 유도 및 결합방식에 따라서 층의 재질이 달라질 수 있다. 예를 들어 배열유도층(70)은 양전하 또는 음전하를 띠는 전하층일 수 있고, 구체적으로 도 5a에 도시된 것과 같이 음전하를 띠는 전하층(71)일 수 있다. 상기 전하층(71)은 후술하는 전기영동 방식을 통해서 초박형 LED 소자가 하부 전극 상으로 유도되고 세워져 조립될 수 있다. 또는, 도 5b에 도시된 것과 같이 배열유도층은 결합층(72)일 수 있고, 결합층(72)에 노출된 작용기는 제1 전극 상에 구비된 다른 작용기와 화학결합을 이루거나, 금속 재질의 하부 전극 상에 화학적 결합, 일예로 흡착을 통해 결합될 수 있다. 또한, 상기 배열유도층(70)은 도 5c에 도시된 것과 같이 자성층(73)일 수 있으며, 자기장 하에서 자성층(73)이 하부 전극(311,312) 상에 조립될 수 있다.
한편, 초박형 LED 소자 상에 구비된 배열유도층(70)이 전하층(71)인 경우 하부 전극(311,312) 내 배치영역 상에는 초박형 LED 소자에 구비된 전하층(71)의 전하와 반대 전하를 띠는 전하층이 구비될 수 있고, 이를 통해서 초박형 LED 소자를 배치영역으로 보다 더 잘 유도하는 동시에 초박형 LED 소자를 더 잘 세워서 유도할 수 있는 이점이 있다. 상기 전하층은 양전하 또는 음전하를 띠면서 층 또는 피막을 형성하기에 적합한 재질로 형성된 경우 제한은 없다.
또한, 초박형 LED 소자 상에 구비된 배열유도층(70)이 자성층(73)인 경우에도 상기 하부 전극(311,312) 내 배치영역 상에는 자성층을 더 포함할 수 있으며, 이를 통해서 초박형 LED 소자를 배치영역으로 보다 더 잘 유도하는 동시에 초박형 LED 소자를 더 잘 세워서 유도할 수 있는 이점이 있다. 상기 자성층은 강자성체 또는 상자성체일 수 있다.
한편, 도 3 및 도 4에서는 배열유도층(70)의 위치가 하부 전극층(40) 상에 위치하도록 도시되었으나, 이에 제한되는 것은 아니며, 상부 전극층(60) 상에 위치하도록 배치될 수도 있다. 달리 말하면, 배열유도층(70)은 초박형 LED 소자의 두께 방향 어느 일측, 즉 최상부층 또는 최하부층이 되도록 초박형 LED 소자에 구비될 수 있다.
또한, 초박형 LED 소자(101)는 적층 방향에 평행한 면을 측면이라고 할 때 소자 측면을 둘러싸는 보호피막(80)을 더 포함할 수 있다. 상기 보호피막(80)은 제1도전성 반도체층(10), 광활성층(20) 및 제2도전성 반도체층(30)의 표면을 보호하는 기능을 수행한다. 또한, 후술하는 초박형 LED 소자의 일 제조방법과 같이 LED 웨이퍼를 두께방향으로 식각한 후, 다수 개의 LED 기둥을 분리하는 공정에서 제1도전성 반도체층(10)을 보호하는 역할을 수행할 수 있다.
상기 보호피막(80)은 일 예로 질화규소(Si3N4), 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화이트륨(Y2O3), 이산화티타늄(TiO2), 질화알루미늄(AlN) 및 질화갈륨(GaN) 중에서 선택된 어느 하나 이상을 포함할 수 있다. 상기 보호피막(5)의 두께는 5㎚ ~ 100㎚, 보다 바람직하게는 30㎚ ~ 100㎚일 수 있고, 이를 통해 후술하는 LED 기둥을 분리하는 공정에서 제1도전성 반도체층(10)을 보호하기에 유리할 수 있다.
한편, 도 8에 도시된 것과 같이 본 발명의 일 실시예에 의한 초박형 LED 소자(103)는 보호피막으로써의 보호기능 이외에 보다 향상된 발광효율을 가지기 위해서 제2도전성 반도체층(30)의 노출된 측면, 또는 제2도전성 반도체층(30) 노출된 측면과 광활성층(20) 적어도 일부의 노출된 측면을 둘러싸서 노출된 측면 표면쪽의 정공을 중심쪽으로 이동시키기 위한 정공푸싱피막(81)과, 제1도전성 반도체층(10)의 노출된 측면을 둘러싸서 노출된 측면 표면쪽의 전자를 중심쪽으로 이동시키기 위한 전자푸싱피막(82)으로 구성된 보호피막(80')을 구비할 수 있다.
제1도전성 반도체층(10)으로부터 광활성층(20)으로 이동되는 전하의 일부와, 제2도전성 반도체층(30)으로부터 광활성층(20)으로 이동되는 정공의 일부는 측면의 표면을 따라 이동할 수 있는데, 이 경우 표면에 존재하는 결함에 의해서 전자나 정공의 ??칭이 발생하하고, 이로 인해 발광효율이 저하될 우려가 있다. 이 경우 보호피막을 구비시키더라도, 보호피막의 구비 전 소자 표면에 발생된 결함에 의한 ??칭은 피할 수 없는 문제가 있다. 그러나 보호피막(80')을 정공푸싱피막(81)과 전자푸싱피막(82)으로 구성 시 전자와 정공을 소자 중심쪽 집중시켜 광활성층 방향으로 이동하게끔 유도함에 따라서 보호피막 형성 전 소자 표면에 결함이 있더라도 표면결함에 따른 발광효율 손실을 방지할 수 있는 이점이 있다.
상기 정공푸싱피막(81)은 일 예로 AlNX, ZrO2, MoO, Sc2O3, La2O3, MgO, Y2O3, Al2O3, Ga2O3, TiO2, ZnS, Ta2O5 및 n-MoS2로 이루어진 군에서 선택된 1종 이상을 포함할 수 있으며, 상기 전자푸싱피막(82)은 Al2O3, HfO2, SiNx, SiO2, ZrO2, Sc2O3, AlNx 및 Ga2O3로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.
또한, 도 8에 도시된 것과 같이 초박형 LED 소자가 정공푸싱피막(81)과 전자푸싱피막(82)을 모두 구비하는 경우, 전자푸싱피막(82)은 제1도전성 반도체층(10), 광활성층(20) 및 제2도전성 반도체층(30)의 측면을 둘러싸는 최외피막으로 구비될 수 있다.
또한, 상기 정공푸싱피막(81)과 전자푸싱피막(82)은 각각 독립적으로 두께가 1 ~ 50㎚일 수 있다.
한편, 상술한 초박형 LED 소자의 제1도전성 반도체층(10), 광활성층(20), 제2도전성 반도체층(30)은 초박형 LED 소자의 최소 구성 요소로 포함될 수 있고, 각 층의 위/아래에 다른 형광체층, 양자점층, 다른 활성층, 반도체층, 정공 블록층 및/또는 전극층을 더 포함할 수도 있음을 밝혀둔다.
상술한 초박형 LED 전극 어셈블리(1000)는 잉크젯 프린팅법으로 제조시, 후술하는 제조방법으로 제조될 수 있다. 구체적으로 (1) 하부 전극을 포함하는 하부 전극라인을 준비하는 단계; (2) 하부전극 상에 복수개의 픽셀유닛을 형성시키는 단계; 및 (3) 하부 전극에 조립된 초박형 LED 소자 일측에 대향하는 초박형 LED 소자의 반대측과 전기적으로 연결되도록 상부 전극을 포함하는 상부 전극라인을 형성시키는 단계;를 수행하여 제조할 수 있다.
그리고, 상기 (2) 단계는, (2-1) 초박형 LED 소자가 다수 개로 포함된 잉크 조성물을 상기 하부 전극 상에 처리하는 단계; 및 (2-2) 초박형 LED 소자를 두께 방향으로 세워서 하부 전극 상에 조립시키는 단계;를 수행할 수도 있다.
이하 제조방법의 설명에서 상술한 초박형 LED 전극 어셈블리(1000)에서 설명된 내용은 생략한다.
본 발명에 따른 (1) 단계로서, 하부 전극(311,312)을 포함하는 하부 전극라인(310)을 준비하는 단계를 수행한다.
상기 하부 전극(311,312)은 공지된 방법을 통해 공지된 다양한 전극패턴으로 구현될 수 있고, 본 발명은 이에 대해 특별히 한정하지 않는다. 일예로 도 1과 같이 다수 개의 하부 전극(311,312)이 소정의 간격을 두고 이격하여 나란하게 배열되는 패턴으로 구현될 수 있다. 상기 하부 전극(311,312)은 기재(또는 기판)(400) 상에 형성될 수 있으며, 상기 기재(400)은 일 예로 유리 기재, 수정 기재, 사파이어 기재, 플라스틱 기재 및 구부릴 수 있는 유연한 폴리머 필름 중 어느 하나가 사용될 수 있다. 다른 일 예로 상기 기재(400)는 투명할 수 있다. 다만, 열거된 종류에 한정되는 것은 아니며 통상적으로 전극을 형성시킬 수 있는 기재의 경우 어느 종류나 사용될 수 있다.
상기 기재(또는 기판)(400)의 면적은 제한이 없으며, 기재(400) 상에 형성되는 하부 전극(311,312)의 면적을 고려하여 변경할 수 있다. 또한, 기재(400)의 두께는 100㎛ 내지 1㎜일 수 있으나, 이에 제한되는 것은 아니다.
다음으로 본 발명에 따른 (2) 단계의 (2-1) 단계에서, 상기 초박형 LED 소자는 적층된 제1도전성 반도체층(10), 광활성층(20), 제2도전성 반도체층(30)을 포함하며, 적층방향인 두께와 적층방향에 수직한 횡단면에서 장축의 길이 간 비가 1 : 0.5 ~ 1.5 또는 1 : 1.5 ~ 5.0일 수 있다. 그리고, 상기 초박형 LED 소자(101)가 다수 개로 포함된 잉크 조성물을 상기 하부 전극(311,312) 상에 처리하는 단계를 수행한다.
상기 초박형 LED 소자(101)는 다수 개가 잉크화 된 잉크 조성물로 준비되며, 다수 개의 초박형 LED 소자(101)로 이루어진 초박형 LED 소자 집합체(100)는 도 9 및 도 10에 도시된 제조방법 1 또는 도 11에 도시된 제조방법 2를 통해 제조될 수 있다. 제조방법 1은 n형 III-질화물 반도체층이 도핑된 n형 III-질화물 반도체층일 때 유용하게 선택될 수 있으며, 만일 n형 III-질화물 반도체층이 도핑되지 않은 경우 제조방법 2가 유용할 수 있다.
제조방법 1과 제조방법 2는 LED 웨이퍼(100a)로부터 다수 개의 LED 구조물을 포함하는 웨이퍼(도 9의 100h, 도 11의 100h)를 제조하는 공정까지는 공통이며, 형성된 LED 구조물을 웨이퍼에서 분리하는 방법에서 차이가 있다. LED 웨이퍼(100a)로부터 다수 개의 LED 구조물을 포함하는 웨이퍼(도 9의 100h, 도 11의 100h)를 제조하는 공정까지는 제조방법 1을 통해 설명하기로 한다.
먼저 도 9를 참조하여 제조방법 1에 대해 설명한다.
제조방법 1은 (A) LED 웨이퍼(100a)를 준비하는 단계(도 9의 (a)), (B) 낱 개의 LED 구조물에서 층들이 적층되는 방향에 수직한 평면이 목적하는 모양과 크기를 갖도록 LED 웨이퍼(100a) 상부를 패터닝한 후(도 9의 (b), (c)), 제1도전성 반도체층(10) 적어도 일부 두께까지 수직방향으로 식각하여 다수 개의 LED 구조물을 형성시키는 단계(도 9의 (d) ~ (h)), (C) 다수 개의 LED 구조물 각각의 노출면을 둘러싸되, 인접하는 LED 구조물 사이의 제1부분 상부면은 외부에 노출되도록 보호피막을 형성시키는 단계(도 9의 (i) ~ (j)), (D) LED 웨이퍼를 전해액에 함침 후 전원의 어느 한 단자와 전기적 연결시키 전원의 나머지 단자를 상기 전해액에 함침된 전극에 전기적 연결시킨 뒤, 전원을 인가하여 상기 제1부분에 다수 개의 기공(pore)을 형성시키는 단계(도 9의 (k)) 및 (E) 상기 LED 웨이퍼에 초음파를 인가하여 다수 개의 기공이 형성된 제1부분으로부터 다수 개의 LED 구조물을 분리시키는 단계(도 9의 (o))를 포함할 수 있다.
(A) 단계에서 준비된 LED 웨이퍼(100a)는 상용화된 것으로서 입수 가능한 것은 제한 없이 사용될 수 있다. 일 예로 상기 LED 웨이퍼(100a)는 기재(1), 제1도전성 반도체층(10), 광활성층(20), 제2도전성 반도체층(30)을 최소한으로 포함하는 것일 수 있다. 이때, 상기 제1도전성 반도체층(10)은 n형 III-질화물 반도체층일 수 있고, 제2도전성 반도체층(30)은 p형 III-질화물 반도체층일 수 있다. 또한, 목적하는 두께가 되도록 n형 III-질화물 반도체층을 식각 후 LED 웨이퍼 상에서 식각되고 남은 LED 구조물을 (C) 내지 (E) 단계를 통해 분리시킬 수 있으므로 LED 웨이퍼 내 n형 III-질화물 반도체층의 두께 역시 제한이 없으며, 별도의 희생층 존재 유무는 웨이퍼의 선택 시 고려되지 않을 수 있다.
또한, 상기 LED 웨이퍼(100a) 내 각 층은 c-plane 결정구조를 가질 수 있다.
또한, 상기 LED 웨이퍼(100a)는 세정공정을 거친 것일 수 있고, 세정공정은 통상적인 웨이퍼의 세정용액과 세정공정을 적절히 채용할 수 있으므로 본 발명은 이에 대해 특별히 한정하지 않는다. 상기 세정용액은 일예로 이소프로필알코올, 아세톤 및 염산일 수 있으나 이에 제한되는 것은 아니다.
다음으로 (B) 단계 수행 전에 p형 III-질화물 반도체층인 제2도전성 반도체층(30) 상에 하부 전극층(40)을 형성시키는 단계를 수행할 수 있다. 상기 하부 전극층(40)은 반도체층 상에 전극을 형성하는 통상적인 방법을 통해 형성될 수 있으며, 일 예로 스퍼터링을 통한 증착으로 형성될 수 있다. 상기 하부 전극층(40)의 재질은 상술한 것과 같이 일예로 ITO일 수 있으며, 약 150㎚의 두께로 형성될 수 있다. 상기 하부 전극층(40)은 증착공정 후 급속 열처리(rapid thermal annealing) 공정을 더 거칠 수 있으며, 일예로 600℃에서 10분간 처리될 수 있으나 전극층의 두께, 재질 등을 고려하여 적절히 조정할 수 있으므로 본 발명은 이에 대해 특별히 한정하지 않는다.
다음으로 (B) 단계로써, 낱 개의 LED 구조물에서 층들이 적층되는 방향에 수직한 평면이 목적하는 모양과 크기를 갖도록 LED 웨이퍼 상부를 패터닝할 수 있다(도 9의 (b) ~ (c)). 구체적으로 하부 전극층(40) 상부면에 마스크 패턴층을 형성시킬 수 있으며, 상기 마스크 패턴층은 LED 웨이퍼 식각 시 사용되는 공지된 방법 및 재질로 형성될 수 있고, 패턴층의 패턴은 통상적인 포토리소그래피 공법이나 나노임프린팅 공법 등을 적절히 응용해 형성시킬 수 있다.
일 예로, 마스크 패턴층은 도 9의 (f)에 도시된 것과 같이 하부 전극층(40) 상에 소정의 패턴을 형성한 제1마스크층(2), 제2마스크층(3) 및 레진패턴층(4')의 적층체일 수 있다. 마스크 패턴층을 형성시키는 방법을 간략히 설명하면, 일 예로 하부 전극층(40) 상에 제1마스크층(2) 및 제2마스크층(3)을 증착을 통해 형성시키고, 레진패턴층(4')의 유래가 되는 레진층(4)을 제2마스크층(3) 상에 형성시킨 뒤(도 9의 (b), (c)), 레진층(4)의 잔류레진 부분(4a)을 RIE(reactive ion etching: 반응성 이온 에칭) 등과 같은 통상적인 방법으로 제거시킨 뒤(도 9의 (d)), 레진패턴층(4')의 패턴을 따라서 제2마스크층(3)과 제1마스크층(2) 각각을 순차적으로 식각(도 9의 (e), (f))시키는 것을 통해 형성될 수 있다. 이때, 제1마스크층(2)은 일예로 이산화규소로 형성될 수 있고, 제2마스크층(3)은 알루미늄, 니켈 등의 금속층일 수 있으며, 이들의 식각은 각각 RIE 및 ICP(inductively coupled plasma: 유도 결합 플라즈마)로 수행될 수 있다. 한편, 제1마스크층(2)의 식각 시 레진패턴층(4') 역시 제거될 수 있다(100f 참조).
또한, 레진패턴층(4')의 유래가 되는 레진층(4)은 나노임프린팅 공법을 통해 형성된 것일 수 있고, 목적하는 소정의 패턴 주형에 상응하는 몰드(를 제조한 뒤, 몰드에 레진을 처리해 레진층을 형성시킨 후, 이를 하부 전극층(40) 상에 제1마스크층(2)과 제2마스크층(3)이 형성된 웨이퍼 적층체(100b) 상에 레진층(4)이 위치하도록 레진층(4)을 전사한 뒤 몰드를 제거하는 것을 통해서 레진층(4)이 형성된 웨이퍼 적층체(100c)를 구현할 수 있다.
한편, 나노 임프린팅 공법을 통해 패턴을 형성하는 방법을 설명하였으나 이에 제한되는 것은 아니며, 패턴은 공지된 감광성 물질을 이용한 포토리소그래피를 통해서 형성되거나 또는 공지된 레이저 간섭 리소그래피, 전자빔 리소그래피 등을 통해서 형성될 수도 있다.
이후 도 9의 (g)에 도시된 것과 같이 하부 전극층(40) 상에 형성된 마스크 패턴층(2,3)의 패턴을 따라서 LED 웨이퍼(100f)의 면에 수직한 방향으로 n형 III-질화물 반도체층인 제1도전성 반도체층(10) 일부 두께까지 식각하여 LED 구조물이 형성된 LED 웨이퍼(100g) 를 제조할 수 있고, 이때 식각은 ICP와 같은 통상적인 건식식각법과 KOH/TAMH 습식에칭을 통해서 수행할 수 있다. 이러한 식각과정에서 마스크패턴층을 구성하는 Al인 제2마스크층(3)은 제거될 수 있으며, 이후 LED 웨이퍼(100g) 내 각각의 LED 구조물 하부 전극층(40) 상에 존재하는 마스크 패턴층을 구성하는 이산화규소인 제1마스크층(2)을 제거하는 것을 통해 다수 개의 LED 구조물이 형성된 LED 웨이퍼(100h)를 제조할 수 있다.
이후 (C) 단계로써, 다수 개의 LED 구조물이 형성된 LED 웨이퍼(100h)에서 다수 개의 LED 구조물 각각의 노출면을 소정의 두께로 둘러싸되, 인접하는 LED 구조물 사이의 제1부분(a) 상부면(S1)은 외부에 노출되도록 보호피막(80a)을 형성시키는 단계를 수행한다(도 9의 (i), (j)). 상기 보호피막(80a)은 후술하는 (D) 단계의 수행으로 인한 LED 구조물의 손상을 방지하기 위한 것이며, 이와 더불어 LED 웨이퍼에서 분리되는 LED 구조물의 측면에 계속 잔존 시 낱 개로 분리된 LED 구조물의 측면 표면을 외부의 자극으로부터 보호하는 기능까지 수행할 수 있다.
(C) 내지 (E) 단계에 대해서 도 10을 참조하여 설명하면, 상기 (C) 단계는 구체적으로 다수 개의 LED 구조물이 형성된 LED 웨이퍼(100h) 상에 보호피막 재료를 증착시켜서 다수 개의 LED 구조물 각각의 노출면을 소정의 두께로 보호피막(80a)이 둘러싸도록 형성시키는 단계(C-1 단계) 및 인접하는 LED 구조물 사이의 제1부분(a) 상부면(S1)에 증착된 보호피막을 제거하여 LED 구조물 사이의 제1부분(a) 상부면(S1)을 외부로 노출시키는 단계(C-2 단계)를 통해 수행될 수 있다.
상기 C-1 단계는 보호피막 재료를 다수 개의 LED 구조물이 형성된 LED 웨이퍼(100h) 상에 증착시키는 단계(도 10의 (a))이다. 이때 보호피막 재료는 후술하는 단계의 전해액에 화학적 침해 받지 않는 공지된 재료일 수 있고, 일 예로 상술한 보호피막(80)의 재질인 경우 제한 없이 사용할 수 있고, 일 예로 질화규소(Si3N4), 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화이트륨(Y2O3), 산화란타늄(La2O3), 산화스칸듐(Sc2O3) 및 이산화티타늄(TiO2), 질화알루미늄(AlN) 및 질화갈륨(GaN) 중에서 선택된 1종 이상을 포함할 수 있다. 또한, 보호피막 재료의 증착을 통해 형성된 보호피막(80a) 두께는 5 ~ 100㎚일 수 있고, 보다 바람직하게는 30 ~ 100㎚일 수 있다. 만일 보호피막(80a)의 두께가 5㎚ 미만일 경우 후술하는 (D) 단계의 전해액에 의한 LED 구조물의 침해를 방지하기 어려울 수 있고, 100㎚를 초과 시, 제조비용 증가, LED 구조물 사이가 연결되는 문제가 있을 수 있다.
다음으로 C-2 단계는, 인접하는 LED 구조물 사이의 제1부분(a) 상부면(S1)에 증착된 보호피막을 제거하여 LED 구조물 사이의 제1부분(a) 상부면(S1)을 외부로 노출시키는 단계이다(도 10의 (b)). C-1 단계의 수행으로 인해서 인접하는 LED 구조물 사이의 제1부분(a) 상부면(S1)에도 보호피막 재료가 증착되는데, 이로 인해 전해액이 n형 III-질화물 반도체인 제1도전성 반도체층(10)과 접촉하지 못하여 제1부분(a)에 목적하는 기공을 형성시키지 못할 수 있다. 이에 상기 제1부분(a)의 상부면(S1)에 피복된 보호피막 재료를 제거시켜 외부에 노출시키는 단계를 수행하며, 이때 보호피막 재료의 제거는 보호피막 재료를 고려해 공지된 건식 또는 습식 식각 방법을 통해 수행될 수 있다.
한편, 본 발명의 일 실시예에 의하면 (C) 단계에서 형성된 보호피막(80a)은 (C) 단계 수행으로 인한 LED 구조물의 손상을 방지하기 위한 임시 보호피막이며, (D) 단계와 (E) 단계 사이에 상기 임시 보호피막을 제거 후 LED 구조물의 측면을 둘러싸는 표면 보호피막을 형성시키는 단계를 더 포함할 수 있다. 즉 도 9에 도시된 것과 같이 (3) 단계에 보호피막(5')이 (4) 단계에서의 LED 구조물 손상 방지를 위한 임시 보호피막으로써만 구비되고(도 9의 (i) ~ (k)), (5) 단계 수행 전 제거된 뒤 LED 구조물 표면 손상을 방지하는 기능을 수행을 위한 표면 보호피막(80)이 LED 구조물의 측면을 피복하도록 형성될 수 있다(도 9의 (m)).
한편, 도 9에 도시된 것과 같은 일부 실시예는 보호피막을 두 번 형성시키는 번거로움이 있으나 제조되는 LED 구조물의 평면 형상, 크기, LED 구조물 간 간격을 고려해 선택될 수 있다. 또한, 후술하는 (D) 단계 수행 시 보호피막의 침해가 부분적으로 발생할 수 있는데, 침해가 발생한 보호피막을 최종 수득되는 낱 개의 LED 구조물에 남겨서 표면 보호피막으로 사용 시 표면 보호 기능을 적절히 수행하기 어려운 경우가 있을 수 있어서, (D) 단계를 수행한 보호피막을 제거 후 다시 보호피막을 구비시키는 것이 경우에 따라 유리할 수 있다.
이와 같은 도 9에 도시된 제조공정을 설명하면, 임시 보호피막 재료(5)를 다수 개의 LED 구조물이 형성된 LED 웨이퍼 상(100h)에 증착시킨 뒤(도 9의 (i)), 보호피막 재료(5)가 증착된 LED 웨이퍼(100i)의 인접하는 LED 구조물 사이 도핑된 n형 III-질화물 반도체층인 제1도전성 반도체층(10)의 제1부분(a) 상부면(S1) 상에 증착된 임시 보호피막 재료(5)를 식각시켜서 다수 개의 LED 구조물의 측면과 상부를 보호하는 임시 보호피막인 보호피막(5')을 형성시킬 수 있다. 이후 후술하는 (D) 단계(도 9의 (k))를 수행 후, 보호피막(5')을 식각을 통해 제거하고(도 9의 (l)), LED 구조물의 표면을 보호하기 위한 표면 보호피막로써 보호피막 재료를 LED 웨이퍼(100l) 상에 증착시킨 뒤, LED 구조물 각각의 상부에 형성된 보호피막 재료를 제거해 LED 구조물 측면을 둘러싸는 보호피막(80)을 형성시킬 수 있다(도 9의 (m)). 이때, LED 구조물 상부에 형성된 보호피막 재료뿐만 아니라 LED 웨이퍼(100m)의 인접하는 LED 구조물 사이인 도핑된 n형 III-질화물 반도체층인 제1도전성 반도체층(10)의 제1부분(a) 상부면(S1) 상에 증착된 보호피막 재료를 함께 제거시킬 수 있는데, 이를 통해 후술하는 (3) 단계에서 기포발생 용매가 제1부분(a) 상부면(S1)에 접촉 가능하고, 제1부분(a)에 형성된 기공(P)으로 초음파를 통해 발생된 기포가 침투할 수 있어서 기포를 통한 LED 구조물의 분리가 가능할 수 있다.
한편, 임시 보호피막 재료 및 표면 보호피막 재료는 상술한 보호피막의 재료 설명과 동일하며, 구현되는 피막 두께 역시 상술한 보호피막의 두께 범위로 구현될 수 있다.
다음으로 제조방법 1의 (D) 단계로써, LED 웨이퍼를 전해액에 함침 후 전원의 어느 한 단자와 전기적 연결시키 전원의 나머지 단자를 상기 전해액에 함침된 전극에 전기적 연결시킨 뒤, 전원을 인가하여 상기 제1부분에 다수 개의 기공을 형성시키는 단계를 수행한다.
구체적으로 도 10을 참조하여 설명하면, 보호피막(80a)이 형성된 LED 웨이퍼(100h2)를 전원의 어느 한 단자, 일예로 애노드에 전기적 연결시키고, 전원의 나머지 단자, 일예로 캐쏘드에 전해액에 함침된 전극을 전기적 연결시킨 뒤 전원을 인가해 도핑된 n형 III-질화물 반도체인 제1도전성 반도체층(10)의 제1부분(a)에 다수의 기공(P)이 형성된 LED 웨이퍼(100h3)를 제조할 수 있다. 이때, 기공(P)은 전해액에 직접 닿게 되는 도핑된 n형 III-질화물 반도체인 제1도전성 반도체층(10)의 제1부분(a)의 상부면(S1)부터 형성되기 시작해 두께 방향 및 다수 개의 LED 구조물 각각의 하부에 대응되는 제1부분(a) 쪽의 측면 방향으로 형성될 수 있다.
상기 (D) 단계에서 사용되는 전해액은 옥살산, 인산, 아황산, 황산, 탄산, 아세트산, 아염소산, 염소산, 브롬산, 아질산 및 질산으로 이루어진 군에서 선택된 1종 이상의 산소산을 포함할 수 있고, 보다 바람직하게는 옥살산을 사용할 수 있으며, 이를 통해서 제1도전성 반도체층의 손상을 최소화할 수 있는 이점이 있다. 또한, 상기 전극은 백금(Pt), 탄소(C), 니켈(Ni) 및 금(Au) 등을 사용할 수 있고, 일예로 백금 전극일 수 있다. 또한, (D) 단계는 ３V 이상의 전압이 전원으로 １분 ~ 24시간 동안 인가될 수 있는데, 이를 통해 다수 개의 LED 구조물 각각의 하부에 대응되는 제1부분(a) 쪽까지 기공(P) 형성이 원활할 수 있고, 이를 통해 (E) 단계를 통해 LED 구조물을 보다 용이하게 웨이퍼로부터 분리시킬 수 있다. 보다 바람직하게는 전압은 10V 이상일 수 있고, 더 바람직하게는 30 V 이하로 인가될 수 있다.
만일 ３V 미만으로 전압이 인가 시 전원의 인가 시간을 증가시키더라도 LED 구조물 각각의 하부에 대응되는 제1부분(a) 쪽에 기공 형성이 원활하지 못해 후술하는 (E) 단계를 통해 분리가 어렵거나, 분리되더라도 다수 개의 LED 구조물 각각의 분리된 일 단면의 형상이 상이할 수 있고 이로 인해 다수 개의 LED 구조물들이 균일한 특성을 발현하기 어려울 수 있다. 또한, 전압이 30V를 초과해 인가될 경우 도핑된 n형 III-질화물 반도체층의 제1부분(a)에 이어지는 LED 구조물의 하단부인 제2부분(b)까지 기공이 형성될 수 있고, 이로 인해서 발광 특성의 저하를 유발할 수 있다. 또한, 후술하는 (E) 단계에서 LED 구조물의 분리가 도핑된 n형 III-질화물 반도체층의 제1부분(a)과 제2부분(b) 사이의 경계지점에서 이루어지는 것이 바람직하나 제2부분(b) 쪽에 형성된 기공으로 인해서 상기 경계지점을 벗어나 제2부분(b) 쪽 어느 지점에서 분리가 일어날 수 있어서 초도 설계된 n형 반도체층 두께보다 얇은 두께의 n형 반도체층을 갖는 LED 구조물이 수득될 우려가 있다. 또한, 전원의 인가 시간 역시 전압의 세기에 따른 효과와 유사하게 인가 시간이 길어질 경우 기공이 목적하는 부분 이외의 제2부분(b)까지 형성될 우려가 있고, 반대로 인가 시간이 짧아질 경우 기공 형성이 원활하지 못해 LED 구조물의 분리가 어려울 수 있다.
(D) 단계 이후 후술하는 (E) 단계 전에 LED 구조물이 웨이퍼로부터 분리된 뒤 하부 전극층(40)쪽으로 전기적 연결이 가능하도록 보호피막(80a) 중 LED 구조물 각각의 상부면에 형성된 보호피막이 제거된 LED 웨이퍼(100h4)를 제조하는 단계를 더 수행할 수 있다. 또한, LED 구조물의 상부면에 형성된 보호피막만이 제거되므로 LED 구조물 측면에 형성된 보호피막(80)은 잔존하게 되어 LED 구조물의 측면을 외부로부터 보호하는 기능을 수행할 수 있다.
또한, (D) 단계 이후 후술하는 (E) 단계 전에 LED 구조물 하부 전극층(40) 상에 기타 층을 형성시키는 단계를 더 수행할 수 있으며, 상기 기타 층은 일예로 ITO층인 하부 전극층(40)에 하부 전극층 재료로 더 형성될 수 있는 Ti/Au 복합층, 또는 배열유도층(70)일 수 있다(도 9의 (n) 참조).
다음으로, 제조방법 1에 따른 (E) 단계로써 LED 웨이퍼(100h4)에 초음파를 인가하여 다수 개의 기공(P)이 형성된 제1부분(a)으로부터 다수 개의 LED 구조물을 분리시키는 단계를 수행한다. 이때 초음파는 기공이 형성된 LED 웨이퍼(100h4)에 직접적으로 가해지거나 또는 기공이 형성된 LED 웨이퍼(100h4)를 용매에 침지시켜서 초음파가 간접적으로 가해질 수 있다. 다만, 초음파 자체로 인한 물리적 외력을 이용해 제1부분(a)의 기공(P)을 붕괴시키는 방식은 기공의 붕괴가 원활하지 못하고, 붕괴가 원활하도록 과도하게 기공을 형성 시 LED 구조물의 제2부분(b)까지 기공이 형성될 우려가 있어서 LED 구조물의 품질을 저하시키는 부작용을 초래할 수 있다.
이에 본 발명이 일 실시예에 의하면, 상기 (E) 단계는 초음파 화학(sonochemistry)적인 방법을 이용해 수행될 수 있으며, 구체적으로 LED 웨이퍼(100h4)를 기포형성 용액(또는 용매)(76)에 침지시킨 후 상기 기포 형성 용액(또는 용매)(76)에 초음파를 인가하여 초음파 화학적인 메커니즘에 의해서 생성 및 성장된 기포가 기공에서 터질 때 발생하는 에너지를 통해 기공을 붕괴시켜서 다수 개의 LED 구조물을 분리시킬 수 있다. 이에 대해 구체적으로 설명하면 초음파는 음파의 진행방향으로 상대적으로 높은 압력 부분과 상대적으로 낮은 압력부분을 교호적으로 발생시키는데, 발생된 기포는 높은 압력 부분과 낮은 압력 부분을 통과하면서 압축과 팽창을 반복하면서 더욱 높은 온도와 압력을 갖는 기포로 성장하다가 붕괴하며, 붕괴 시 일예로 4000K 수준의 높은 온도와 1000 대기압 수준의 높은 압력을 발생시키는 국부적 핫 스팟이 되는데, 이와 같은 에너지를 이용해 LED 웨이퍼에 발생된 기공이 붕괴되어 LED 구조물이 웨이퍼로부터 분리될 수 있다. 결국 초음파는 기포 형성 용액(또는 용매)에 기포를 생성, 성장시키고, 발생된 기포를 제1부분(a)의 기공(P)으로 이동 및 침투시키는 기능을 수행할 뿐이며, 이후 기공(P)에 침투한 높은 온도와 압력을 갖는 불안정한 상태의 기포가 터질 때 발생하는 외력으로 기공(P)이 붕괴되는 기공 붕괴 메커니즘을 통해서 LED 웨이퍼로부터 다수 개의 LED 구조물을 용이하게 분리시킬 수 있고, 이를 통해 다수 개의 초박형 LED 소자(101')를 포함하는 LED 집합체(100')를 수득할 수 있다.
상기 기포형성 용액(또는 용매)(76)은 초음파가 인가되었을 때 기포를 발생시키고, 높은 압력과 온도를 갖도록 성장될 수 있는 용액(또는 용매)의 경우 제한 없이 사용될 수 있고, 바람직하게는 기포형성 용액(또는 용매)은 증기압력이 100mmHg(20℃) 이하, 다른 일예로 80mmHg(20℃) 이하, 60mmHg(20℃) 이하, 50mmHg(20℃) 이하, 40mmHg(20℃) 이하, 30mmHg(20℃) 이하, 20mmHg(20℃) 이하, 또는 10mmHg(20℃) 이하인 것을 사용할 수 있다. 만일 증기압력이 10０mmHg (20℃)를 초과하는 용매를 사용 시 짧은 시간 내 분리가 제대로 일어나지 않을 수 있어서 제조시간이 연장되고, 생산비용이 증가되는 우려가 있다. 이와 같은 물성을 만족하는 기포형성 용액(76)은 일예로 감마-부틸락톤, 프로필렌 글리콜 메틸 에테르 아세테이트, 메틸피롤리돈, 및 2－메톡시에탄올로 이루어진 군에서 선택된 1종 이상일 수 있다. 한편, 기포형성 용액(또는 용매)의 상온, 일예로 20℃에서의 증기압력이 100mmHg인 용액(또는 용매)을 사용할 수도 있으나, 이와 다르게 (E) 단계를 수행하는 조건을 조정해 상기 조건에서 기포형성 용액(또는 용매)의 증기압력이 10０mmHg 이하가 되도록 조절(일 예로 낮은 온도조건 등)해 (E) 단계를 수행할 수도 있음을 밝혀둔다. 이 경우 사용 가능한 용매의 종류 제한이 더 넓어질 수 있고, 일예로 물, 아세톤, 클로로포름, 알코올류와 같은 용매도 사용이 가능할 수 있다.
또한, (E) 단계에서 가해주는 초음파의 파장은 초음파 화학을 일으킬 수 있는 영역, 구체적으로 기포가 붕괴 시 높은 압력과 온도를 생성하는 국부적인 핫스팟이 되도록 기포를 성장 및 붕괴 시킬 수 있는 주파수로 가해질 수 있으며, 일예로 20 ㎑ ~ 2MHz일 수 있고, 가해주는 초음파의 인가 시간은 1분 ~ 24시간 일 수 있으며, 이를 통해 LED 웨이퍼로부터 LED 구조물을 분리하기에 용이할 수 있다. 만일 가해주는 초음파의 파장이 범위 안에 들어가더라도 세기가 적거나 인가 시간이 짧을 경우 LED 웨이퍼로부터 분리되지 않는 LED 구조물이 존재하거나 분리되지 않는 LED 구조물의 개수가 증가할 우려가 있다. 또한, 만일 가해주는 초음파의 세기가 크거나 인가 시간이 길 경우 LED 구조물이 손상될 우려가 있다.
상기 D)단계를 통한 기공 형성 및 E) 초음파 인가를 통해 분리된 다수 개의 LED 구조물 각각은, 제1 도전성 반도체층(n형 도전성 반도체층) 부분에 기공(pore)이 형성되어 있을 수 있다.
한편, 제1도전성 반도체층(10) 상에 상부 전극층(60)을 형성시키기 위해서 상술한 (E) 단계 수행 전, 제1도전성 반도체층(10) 상에 기타층, 예를 들어 상부 전극층(60)이나 전자지연층(미도시)을 형성시키기 위해 지지필름(9)을 LED 웨이퍼(100n) 상에 부착시키는 단계(도 9의 (o))를 더 수행할 수 있고, 이후 (E) 단계를 수행해 지지필름(9)이 부착된 상태로 다수개의 LED 구조물을 분리시킬 수 있다(도 9의 (p)). 이후 지지필름(9)이 부착된 상태로 다수개의 LED 구조물의 상부에 상부 전극층(60)을 증착 등의 공지된 방법을 통해서 형성시킨 뒤(도 9의 (q)), 지지필름을 제거 시 다수 개의 초박형 LED 소자(101) 집합체(100)를 수득할 수 있다.
다음으로 도 11을 참조하여 제조방법 2를 통한 초박형 LED 소자를 제조하는 방법에 대해서 설명한다.
상술한 것과 같이 LED 웨이퍼로부터 다수 개의 LED 구조물이 형성된 LED 웨이퍼(100h)를 형성시키는 것은 제조방법 1과 동일하다. 이후 다수 개의 LED 구조물이 형성된 LED 웨이퍼(100h)는 (ⅰ) 다수 개의 LED 구조물의 노출된 측면을 피복하도록 절연피막(8)을 형성시키는 단계(도 11의 (b)), (ⅱ) 인접하는 LED 구조물 사이의 제1도전성 반도체층(10) 상부면(S1)이 노출되도록 제1도전성 반도체층(10) 상부에 형성된 절연피막 일부를 제거시키는 단계(도 11의 (c)), (ⅲ) 노출된 제1도전성 반도체층 상부(S1)를 통해서 상기 제1도전성 반도체층(10)을 두께 방향으로 더 식각시켜서 절연피막(8')이 형성된 LED 기둥의 제1도전성 반도체층 하방으로 소정의 두께만큼 측면이 노출된 제1도전성 반도체층 부분을 형성시키는 단계(도 11의 (c)), (ⅳ) 측면이 노출된 상기 제1도전성 반도체층 부분을 양측면에서 중앙 쪽으로 식각시키는 단계(도 11의 (d)), (ⅴ) 상기 절연피막(8)을 제거시키는 단계(도 11의 (e)), (ⅵ) 다수 개의 LED 구조물 측면에 보호피막(80)을 형성시키는 단계(도 11의 (f)), (ⅶ) 다수 개의 LED 구조물 상부에 형성된 보호피막을 제거시켜서 하부 전극층(40)을 노출시키는 단계(도 11의 (g)), (ⅷ) 하부 전극층(40) 상에 배열유도층(70)을 형성시키는 단계(도 11의 (h)) 및 (ⅸ) 다수 개의 LED 구조물을 LED 웨이퍼로부터 분리시켜서 초박형 LED 소자(100")를 다수 개 포함하는 초박형 LED 집합체(100")를 제조하는 단계를 통해 수행될 수 있다. 한편, 상술한 제조방법 2는 LED 소자를 제조하는 공지된 방법을 적절히 이용해서 수행될 수 있으며, 이에 대한 구체적 설명은 본 발명의 발명자에 의한 출원번호 제2020-0050884호가 전체로써 본 발명의 참조로 삽입되며, 본 발명은 제조방법 2의 각 단계에 대한 구체적 설명은 생략한다.
이때, 단계 (ⅸ)에서 다수 개의 LED 구조물의 분리는 절단기구를 이용한 컷팅 또는 접착성 필름을 이용한 탈리일 수 있다.
한편, 도 8을 통해 상술한 것과 같이 보호피막으로써 발광효율을 향상시키는 정공푸싱피막(81)과 전자푸싱피막(82)으로 구성된 보호피막(80')이 형성될 수 있는데, 이의 제조방법에 대해서 도 12를 참조하여 설명한다.
상술한 도 9 내지 도 11과의 차이점은 수직방향으로 식각 시 n형 반도체인 제1도전성 반도체층(10) 일부까지 식각하지 않고, 제2도전성 반도체층(30), 또는 광활성층(20) 일부까지 또는 광활성층(20)까지만 1차로 식각하고(도 12의 (a)) 이후에 제1도전성 반도체층(10) 일부 두께까지 2차로 식각하며(도 12의 (c)), 피막재료를 증착하고, 다수 개의 LED 구조물 사이의 피막 재료를 제거하는 과정을 2회 수행하는 것(도 12의 (b), (d), (e))에 차이가 있다.
구체적으로 LED 웨이퍼를 수직방향으로 식각 시 n형 반도체인 제1도전성 반도체층(10) 일부까지 식각하지 않고, 제2도전성 반도체층(30), 또는 제2도전성 반도체층(30)과 광활성층(20) 일부 또는 광활성층(20)까지만 1차로 식각 후(도 12의 (a)), 정공푸싱피막 재료(81a)를 증착 후(도 12의 (b)) LED 구조물 사이에 형성된 정공푸싱피막 재료를 제거하는 공정을 수행한다. 이후 다시 제1도전성 반도체층(10) 소정의 두께까지 2차로 식각(도 12의 (c)) 하고, 이어서 정공푸싱피막(81b)이 형성된 LED 구조물 상에 전자푸싱피막 재료(82a)를 증착 후(도 12의 (d)) 다시 LED 구조물 사이(S1)에 형성된 전자푸싱피막 재료를 제거하는 공정(도 12의 (e))을 수행할 수 있다. 이후 상술한 도 9 내지 도 11에서 LED 구조물을 분리시키는 공정(도 9의 (k) 이하, 도 10의 (d) 이하), 또는 도 11에서 LED 구조물을 분리시키는 공정(도 11의 (d) 이하)을 수행하여 LED 웨이퍼로부터 초박형 LED 소자(103)를 분리시킬 수 있다.
상술한 방법을 통해 수득된 초박형 LED 소자(101,102,103)는 잉크 조성물로 구현될 수 있다. 상기 잉크 조성물은 공지된 잉크젯용 잉크 조성물에 구비되는 분산매, 기타 첨가제 등을 더 포함할 수 있고, 본 발명은 이에 대해 특별히 한정하지 않는다. 다만, 상술한 것과 같이 상기 초박형 LED 소자(101,102,103)는 두께와 적층방향에 수직한 횡단면의 장축길이가 상술한 특정한 비율을 만족함을 통해서 잉크화 시 침전이 지연되어 장시간 분산상태를 유지할 수 있는 이점이 있다. 또한, 잉크 조성물에 분산되는 초박형 LED 소자(101,102,103)의 농도, 잉크 조성물의 점도는 잉크 조성물을 프린팅하는 잉크젯 프린팅 장치에 적합하게 설계될 수 있으며, 본 발명은 이에 대해 특별히 한정하지 않는다. 또한, 상기 잉크젯 프린팅 장치는 초박형 LED 소자를 함유한 잉크 조성물을 하부 전극 상에 프린팅할 수 있는 장치로서, 압전방식 또는 정전방식 등 공지된 방식을 채용한 장치일 수 있어서 본 발명은 잉크젯 프린팅 장치 및 이를 이용해 하부 전극 상에 프린팅하는 구체적 방법에 대해 특별히 한정하지 않는다.
다음으로, 본 발명에 따른 (2-2) 단계로써, 하부 전극(311,312) 상에 처리, 예를 들어 잉크젯 프린팅 장치를 통해 프린팅된 초박형 LED 소자(101,102,103)를 두께방향으로 세워서 하부 전극(311,312) 상에 조립시키는 단계를 수행한다.
잉크 조성물에 분산된 다수 개의 초박형 LED 소자(101,102,103)는 하부 전극 상에 프린팅 후 초박형 LED 소자가 배치될 하부 전극 내 배치영역 상에 모든 초박형 LED 소자가 위치하지 않을 수 있다. 또한, 초박형 LED 소자(101,102,103)가 상기 배치영역 내 위치해도 모든 초박형 LED 소자가 하부 전극 상에 두께방향으로 세워져 배치되지 않을 수 있다.
이에 초박형 LED 전극 어셈블리(1000)에서 상술한 것과 같이 상기 초박형 LED 소자(101,102,103)가 의 두께 방향 일 측 및 하부 전극(311,312) 내 초박형 LED 소자가 배치될 배치영역 중 어느 한 쪽 또는 양 쪽에는 초박형 LED 소자(101,102,103)를 두께방향으로 세워서 배치시키기 위한 배열유도층(70) 더 포함할 수 있다.
구체적으로 도 13을 참조하여 설명하면, 상기 배열유도층(70)이 양전하 또는 음전하를 띠는 전하층(71)인 경우 초박형 LED 소자를 포함하는 잉크조성물을 프린팅한 후, 또는 프린팅과 함께, 또는 프린팅 전부터 전기영동 방식을 통해서 초박형 LED 소자(104)를 상기 배치영역으로 이동시키고 두께방향으로 세워져 배치되도록 하부 전극(311)의 주면에 수직한 방향으로 전기장을 형성시킬 수 있다. 또한, 초박형 LED 소자가 상기 배치영역으로 이동 및 세워져 배치되기 유리하도록 초박형 LED 소자에 구비된 전하층이 양전하 또는 음전하를 띠는 제1전하층이라고 할 때, 상기 하부 전극 내 배치영역 상에는 상기 제1전하층과 반대 전하를 띠는 제2전하층이 구비될 수 있다. 상기 제1전하층과 제2전하층의 두께는 일 예로 0.1 ~ 500㎚일 수 있으나, 전하를 띨 수 있을 정도로 두께가 형성되면 무방하므로, 본 발명은 이에 대해 특별히 한정하지 않는다.
또한, 전기영동 방식을 통해 초박형 LED 소자를 배치영역 내로 이동 및 세워져 배치시키기 위한 전기장의 세기 역시 잉크 조성물 내 초박형 LED 소자의 개수, 크기 등을 고려해 적절히 변경될 수 있으므로 본 발명은 이에 대해 특별히 한정하지 않는다.
또는 상기 배열유도층(70)이 결합층(72)인 경우를 도 14를 참조하여 설명하면, 상기 결합층(72)을 매개로 한 화학결합을 통해서 초박형 LED 소자(105)가 배치영역 상에 세워져 조립될 수 있다. 이때, 상기 결합층(72)은 초박형 LED 소자(105)의 두께방향 일측 및/또는 상기 배치영역 상에 구비될 수 있다.
또한, 상기 결합층은 일 예로, 티올기, 아민기, 카복실기, DNA 단일가닥(single strand) 등이 외부로 노출되도록 형성된 것일 수 있고, 구체적으로 아미노에탄싸이올(aminoethanethiol), 1,2-에탄다이싸이올(1,2-ethanedithiol), 1,4-부탄다이싸이올 (1,4-butanedithiol), 머켑토프로피오닉엑시드(3-mercaptopropionic acid), NH2 종결된 DNA 단일가닥 등의 화합물을 통해서 형성된 것일 수 있다. 또한, 상기 화학결합은 공유결합 또는 비공유결합일 수 있고, 일예로 티올기가 외부로 노출된 결합층의 경우 금속인 하부 전극과 비공유결합을 통해 결합될 수 있다. 또한, 아민기와 카복실기가 결합하여 아마이드(amide) 결합을 형성할 시 반응속도가 매우 느리기 때문에, 1-에틸-3-(3-디메틸아미노프로필) 카보디이미드(1-Ethyl-3-(3-Dimethylaminopropyl) Carbodiimide, EDC)를 첨가하여 카복실기를 활성 에스테르 중간체를 형성한 후 강한 친핵체인 1차 아민을 첨가하여 아마이드 결합을 빠르게 형성시킬 수 있다. 또한, EDC를 이용하여 에스테르 중간체를 안정화 시켜주기 위해 술포 N-하이드록시숙신이미드(sulfo N-Hydroxysuccinimide, NHS)를 사용하여 아마이드 결합이 안정하게 진행될 수 있게 사용할 수 있다. 또한, 상기 화학결합은 공유결합 또는 비공유결합일 수 있고, 일예로 티올기가 외부로 노출된 결합층의 경우 금속인 하부 전극과 비공유결합을 통해 결합될 수 있다. 또한, 상기 결합층은 초박형 LED 소자 측에 형성된 제1결합층과 하부 전극 측에 형성된 제2결합층을 포함할 수 있고, 제1결합층 내 제1링커와 제2결합층 내 제2링커 간 상보적 결합을 통해서 초박형 LED 소자가 하부 전극 상에 세워져 조립될 수 있다.
또는, 상기 배열유도층(70)이 자성층(73)인 경우를 도 15를 참조하여 설명하면, 자기력을 통해서 초박형 LED 소자(106)를 상기 배치영역으로 이동시키고 두께방향으로 세워져 배치되도록 초박형 LED 소자를 포함하는 잉크 조성물을 프린팅 한 후, 또는 프린팅과 함께, 또는 프린팅 전부터 하부 전극(311)의 주면에 수직한 방향으로 자기장을 형성시킬 수 있다. 또한, 초박형 LED 소자(106)가 상기 배치영역으로 이동 및 세워져 배치되기 유리하도록 상기 하부 전극 내 배치영역 상에도 자성층이 형성될 수 있다. 상기 자성층은 상자성체 또는 강자성체일 수 있다. 또한, 상기 자성층(73)의 두께는 일 예로 0.1 ~ 500㎚일 수 있으나, 본 발명은 이에 대해 특별히 한정하지 않는다.
이후, 하부 전극(311,312) 상에 세워져 배치된 초박형 LED 소자(104,105,106)를 하부 전극(311,312)에 고정 및 오믹(Ohmic) 접촉시키는 단계를 더 수행할 수 있다. 상기 고정 및 오믹 접촉은 일 예로 하부 전극과 초박형 LED 소자 간 계면을 급속 열처리(RTA, Rapid Thermal Annealing) 공정을 통해 수행될 수 있다. 또는 하부 전극(311,312) 내 배치영역 상에 낮은 융점을 갖는 고정층을 더 구비시킨 뒤, 배치영역 상에 초박형 LED 소자(104,105,106)가 세워져 배치된 후 열을 가해 상기 고정층을 용융 및 고화시킴으로써 초박형 LED 소자(104,105,106)를 하부 전극(311,312) 상에 단단히 고정시킬 수 있다. 상기 고정층은 일 예로 전기전자재료로 사용하는 통상적인 솔더 재질일 수 있다.
한편, 초박형 LED 소자(104,105,106)와 하부 전극(311,312) 간에 전기적 연결성을 개선시키기 위하여 (2-2) 단계 후, 통전용 금속층(500)을 형성시키는 단계를 더 수행할 수 있다. 상기 통전용 금속층(500)은 감광성 물질을 이용한 포토리소그래피 공정을 응용해 통전용 금속층이 증착될 라인을 패터닝한 후, 통전용 금속층을 증착시키거나, 또는 증착된 금속층을 패터닝한 후 식각시켜 제조할 수 있다. 당해 공정은 공지된 방법을 적절히 채용하여 수행할 수 있으며, 본 발명의 발명자에 의한 대한민국 특허출원 제10-2016-0181410호가 참조로 삽입될 수 있다.
또한, (2)단계와 (3)단계 공정 사이에 상부 전극라인(320)과 전기적 절연을 위하여 하부 전극라인(310) 상에 소정의 두께로 절연층(600)을 형성시키는 단계를 더 수행할 수 있다. 상기 절연층(600)은 공지된 절연재료의 증착을 통해 형성될 수 있고, 일예로 SiO2, SiNx와 같은 절연재료를 PECVD 공법을 통해 증착하거나, AlN, GaN와 같은 절연재료를 MOCVD 공법을 통해 증착하거나, Al2O, HfO2, ZrO2 등의 절연재료를 ALD 공법을 통해 증착시킬 수 있다. 한편, 상기 절연층(600)은 세워져 조립된 초박형 LED 소자(104,105,106)의 상부면을 덮지 않도록 형성됨이 바람직한데, 이를 위해서 초박형 LED 소자(104,105,106)의 상부면을 덮지 않는 두께만큼까지 증착을 통해 절연층을 형성시키거나 또는 초박형 LED 소자(104,105,106) 상부면을 덮는 두께까지 절연층을 증착시킨 뒤 초박형 LED 소자(104,105,106)의 상부면이 노출될 때까지 건식식각을 수행할 수도 있다.
다음으로 본 발명에 따른 (3) 단계로서, 하부 전극(311,312)과 전기적으로 연결된 초박형 LED 소자(104,105,106)의 일측에 대향하는 반대측과 전기적 연결되도록 상부 전극(321,322)을 포함하는 상부 전극라인(320)을 형성시키는 단계를 수행한다. 상기 상부 전극라인(320)은 공지된 포토리소그래피를 이용한 전극라인 패터닝 후 전극물질을 증착 또는 전극물질을 증착 후 건식 및/또는 습식 식각시켜서 구현할 수 있다. 이때 전극물질은 전기전자재료의 전극으로 사용되는 통상적인 전극물질일 수 있으며, 본 발명은 이에 대해 특별히 한정하지 않는다.
다음으로는, 마이크로-나노핀 초박형 LED 전극 소자 및 이를 이용한 LED 전극 어셈블리의 바람직한 일 구현예를 설명한다.
[제2형(마이크로-나노핀) 초박형 LED 전극 소자 및 LED 전극 어셈블리]
제2형 초박형 LED 소자로 제조한 LED 전극 어셈블리 내 서브-픽셀유닛을, 도 16 및 도 17을 참조하여 설명하면 다음과 같다. 도 16의 빈칸 부분은 LED 전극 어셈블리 내 1개의 픽셀유닛을 표시한 것이고, 상기 픽셀 유닛은 마이크로-나노핀 LED 전극 소자를 6개 포함하는 서브-픽셀 유닛이 3개(제1~ 제3 서브픽셀유닛)로 구성된 것을 개략도로 도시한 것이다.
본 발명의 일 실시예에 따른 마이크로-나노핀 LED 전극 어셈블리(1001)는 소정의 간격을 두고 수평방향으로 이격된 다수 개의 전극(211,212,213,214)을 포함하는 하부 전극라인(200), 상기 하부 전극라인(200) 상에 배치된 다수 개의 마이크로-나노핀 LED 소자(107) 및 상기 마이크로-나노핀 LED 소자(107) 상부와 접촉하도록 배치되는 상부 전극라인(300)을 포함하여 구현된다.
먼저, 각 구성의 구체적 설명에 앞서서 마이크로-나노핀 LED 소자를 자기정렬시키고 발광시키기 위한 전극라인에 대해서 설명한다.
마이크로-나노핀 LED 전극 어셈블리(1001)는 마이크로-나노핀 LED 소자(107)를 사이에 두고 상부와 하부에 대향하여 배치되는 상부 전극라인(300)과 하부 전극라인(200)을 포함한다. 상기 상부 전극라인(300)과 하부 전극라인(200)은 수평방향으로 배열된 것이 아니기 때문에 초소형의 두께, 폭을 갖도록 구현된 2종의 전극을 한정된 면적의 평면 내에 수평방향으로 마이크로, 또는 나노 단위 간격을 갖도록 배치시키는 종래의 전계 유도에 의한 전극 어셈블리의 복잡한 전극라인을 탈피해 전극 설계를 매우 단순하게 할 수 있고, 보다 용이하게 구현할 수 있다.
이에 대해 구체적으로 설명하면, 종래의 전계 유도를 통해서 소자가 자기정렬되어 구현된 전극 어셈블리 역시 수평방향으로 이격된 전극들을 조립 전극으로 사용해서 상기 조립 전극 상에 로드형의 초소형 LED 소자를 실장시키는데, 동일한 전극, 즉 조립전극을 그대로 구동전극으로 사용하는 반면에 본 발명의 일 실시예에 구비되는 상기 하부 전극라인(200)은 조립전극으로 기능하나, 하부 전극라인(200) 상에 제1도전성 반도체층 쪽의 면 또는 제2도전성 반도체층 쪽의 면만이 접촉하므로 하부 전극라인(200)만으로는 마이크로-나노핀 LED 소자(107)를 발광시킬 수 없는 점에서 종래의 전계 유도를 통한 전극 어셈블리와 구별된다. 이러한 구별점은 전극설계의 자유도, 전극설계의 용이성에서 현저한 차이를 유발한다.
즉, 조립전극과 구동전극을 동일한 전극으로 사용할 경우 한정된 영역의 평면 내 최대한 많은 개수로 로드형의 초소형 LED 소자를 실장시킬 수 있는 구조이면서 동시에 마이크로-나노 크기의 간격으로 서로 다른 전압이 인가되는 전극을 구현시켜야 하므로 전극구조의 설계나, 구현에 있어서 용이하지 않았다.
그러나, 본 발명에 포함되는 하부 전극라인(200)은 구동 시 동일한 종류의 전원(일예로 (+) 또는 (-) 전원)이 인가되므로 하부 전극라인(200) 내 하부전극(211,212,213,214) 간 전기적 쇼트의 우려가 적다.
또한, 종래에는 낱개의 로드형 초소형 LED 소자 양 단부가 각각 인접한 전극에 일대일 대응되어 접촉해야만 전기적 단락 없이 발광이 가능했다. 이에 따라서 만일 낱개의 로드형 초소형 LED 소자가 3개 또는 4개의 인접하는 전극에 걸쳐져 배치되는 경우 로드형 초소형 LED 소자의 광활성층이 전극과 필연적으로 접촉할 수밖에 없어서 쇼트가 발생함에 따라서 이를 방지하도록 고려하여 전극을 설계해야 하는 어려움이 있었다. 그러나 본 발명에 포함되는 마이크로-나노핀 LED 소자(107)는 제1도전성 반도체층 쪽 또는 제2도전성 반도체층 쪽의 면이 하부 전극라인과 접하기 때문에 여러 개의 인접하는 하부전극(211,212,213,214)에 걸쳐져 배치되어도 전기적 단락은 발생하지 않으며, 이로 인해 보다 용이하게 하부 전극라인(200)을 설계할 수 있는 이점이 있다.
또한, 상부 전극라인(300)은 도 16 에 도시된 것과 같이 배치된 마이크로-나노핀 LED 소자(107)의 상부면에 전기적 접촉이 가능하도록 배설되면 되므로 전극의 설계나 구현이 매우 용이한 장점이 있다. 특히, 도 16은 제1상부전극(301)과 제2상부전극(302)으로 상부 전극라인(300)이 나눠져서 구현되는 것으로 도시했으나, 하나의 상부전극만으로 배치된 모든 마이크로-나노핀 LED 소자의 상부면과 접촉하도록 구현할 수도 있어서 종래에 대비해 전극을 매우 단순화시켜 구현할 수 있는 이점이 있다.
상기 하부 전극라인(200)은 마이크로-나노핀 LED 소자(107)의 두께방향 상부면 또는 하부면이 접촉하도록 마이크로-나노핀 LED 소자(107)를 자가정렬 시키기 위한 조립 전극인 동시에, 후술하는 상부 전극라인(300)과 함께 마이크로-나노핀 LED 소자(107)를 발광 시키기 위해 구비되는 구동전극 중 하나로써 기능한다.
또한, 상기 하부 전극라인(200)은 소정의 간격을 두고 수평방향으로 이격된 다수 개의 하부전극(211,212,213,214)을 포함하여 구현된다. 상기 하부전극(211,212,213,214) 개수와 전극 간 간격은 조립전극으로써의 기능과, 소자의 길이 등을 고려해 적절히 설정된 개수 및 간격으로 전극(211,212,213,214)을 포함할 수 있다.
또한, 상기 하부 전극라인(200)에 포함된 다수 개의 하부전극(211,212,213,214)은 수평방향으로 이격된 배치라면 구체적인 전극 배치에 제한이 없으며, 일 예로 다수 개의 전극이 일방향으로 소정의 간격만큼 이격해서 나란하게 배치되는 구조를 가질 수 있다.
한편, 인접하는 전극 간(211,212)의 간격은 마이크로-나노핀 LED 소자(100)(107)의 길이보다 작을 수 있는데, 만일 마이크로-나노핀 LED 소자의 길이 보다 인접한 두 전극 간 간격이 같거나 넓을 경우 마이크로-나노핀 LED 소자가 인접하는 두 전극 사이에 끼워진 형태로 자기정렬 될 수 있고, 이 경우 전극 측면과 마이크로-나노핀 LED 소자의 측면에 노출된 광활성층 간의 접촉에 따른 전기적 단락이 발생할 우려가 커서 바람직하지 못하다.
또한, 상기 상부 전극라인(300)은 상기 하부 전극라인(200) 상에 실장된 마이크로-나노핀 LED 소자들(107)의 상부와 전기적 접촉되도록 설계되는 경우 개수, 배치, 형상 등에 제한은 없다. 다만, 도 16과 같이 만일 하부 전극라인(200)이 일 방향으로 나란하게 배열된 경우 상부 전극라인(300) 상기 일방향에 수직이 되도록 배열될 수 있으며, 이러한 전극배치는 종래에 디스플레이 등에서 널리 사용된 전극배치로써 종래의 디스플레이 분야의 전극배치 및 제어 기술을 그대로 사용할 수 있는 이점이 있다.
한편, 도 16은 제1상부전극(301)과 제2상부전극(302)만을 도시하여 이들을 포함하는 상부 전극라인(300)이 일부 소자만 덮도록 도시했으나, 이는 설명을 용이하게 하기 위해 생략한 것으로써, 마이크로-나노핀 LED 소자의 상부에 배치되는 도시되지 않은 상부 전극이 더 있음을 밝혀둔다.
상기 하부 전극라인(200) 및 상부 전극라인(300)은 통상적인 LED 전극 어셈블리에 사용되는 전극의 재질, 형상, 폭, 두께를 가질 수 있으며, 공지된 방법을 이용해 제조할 수 있으므로 본 발명은 구체적으로 이를 제한하지 않는다. 일예로 상기 전극은 알루미늄, 크롬, 금, 은, 구리, 그래핀, ITO, 또는 이들의 합금 등일 수 있고, 폭은 2 ~ 50㎛, 두께는 0.1 ~ 100㎛ 수 있으나, 목적하는 LED 전극 어셈블리의 크기 등을 고려해 적절히 변경될 수 있다.
다음으로 상술한 하부 전극라인(200)과 상부 전극라인(300) 사이에 배치된 마이크로-나노핀 LED 소자(107)에 대해서 설명한다.
도 17 내지 도 19를 참조하여 설명하면, 본 발명의 일 실시예에 의한 마이크로-나노핀 LED 소자(107)는 상호 수직하는 X, Y, Z축을 기준으로 X축 방향을 길이, Y축 방향을 너비, Z축 방향을 두께라고 할 때 길이가 장축이 되고, 두께가 단축이 되는 길이가 두께보다 큰 로드형의 소자이며, 두께방향으로 제1도전성 반도체층(10), 광활성층(20), 제2도전성 반도체층(30) 및 분극유도층(90)이 순차적으로 적층된 소자이다.
보다 구체적으로 마이크로-나노핀 LED 소자(107)는 길이와 너비로 이루어진X-Y 평면에서 소정의 모양을 가지며, 상기 평면에 수직한 방향이 두께 방향이 되고, 두께 방향으로 각 층이 적층된다. 이러한 구조의 마이크로-나노핀 LED 소자는 측면에 노출되는 부분의 광활성층(20) 두께를 얇게 하더라도 길이와 너비로 이루어진 평면으로 인해서 보다 넓은 발광면적을 확보할 수 있는 이점이 있다. 또한, 이로 인해 본 발명의 일 실시예에 의한 마이크로-나노핀 LED 소자(100)의 발광면적은 마이크로-나노핀 LED 소자 종단면 면적의 2배를 초과하는 넓은 발광면적을 가질 수 있다. 여기서 종단면이란 길이방향인 X축 방향에 평행한 단면으로서, 너비가 일정한 소자의 경우 상기 X-Y 평면일 수 있다.
구체적으로 도 20a 및 도 20b를 참조하여 설명하면, 도 20a에 도시된 제1 로드형 소자(1)와 도 20b에 도시된 제2 로드형 소자(1')는 모두 제1도전성 반도체층(10), 광활성층(20) 및 제2도전성 반도체층(30)이 적층된 구조를 가지며, 길이(ℓ)와 두께(m)가 동일하고, 광활성층의 두께(h) 역시 동일한 로드형의 소자이다. 다만, 제1 로드형 소자(1)는 두께방향으로 제1도전성 반도체층(10), 광활성층(20) 및 제2도전성 반도체층(30)이 적층된 반면에 제2 로드형 소자(1')는 길이방향으로 각 층이 적층된 것에 구조적으로 차이가 있다.
그러나, 두 소자(1,1')는 발광면적에 있어서 큰 차이가 있으며, 일예로, 길이(ℓ)를 4500㎚, 두께(m)를 600㎚, 광활성층(3) 두께(h)를 100㎚로 가정 시 발광면적에 해당하는 제1 로드형 소자(1)의 광활성층(3)의 겉넓이와 제2 로드형 소자(1')의 광활성층(3) 겉넓이 비는 6.42㎛2 : 0.75㎛2로 마이크로-나노핀 LED 소자(1)의 발광면적이 약 8.56배 더 크다. 또한, 전체 광활성층의 발광 면적에서 외부로 노출된 광활성층(20)의 표면적의 비율은 제1 로드형 소자(1)가 제2 로드형 소자(1')와 비슷하지만, 증가된 광활성층(20)의 노출되지 않은 표면적 절대값이 훨씬 커지므로 노출된 표면적의 엑시톤에 미치는 영향은 훨씬 줄어들게 되므로, 마이크로-나노핀 LED 소자(1)가 수평배열 로드형 소자(1')비해서 표면결함이 엑시톤에 미치는 영향이 수평배열 소자(1')가 훨씬 작아지므로 발광효율 및 휘도에 있어서 마이크로-나노핀 LED 소자(1)가 수평배열 로드형 소자(1')에 대비해 현저히 우수하다고 평가할 수 있다. 더불어 제2 로드형 소자(1')의 경우 두께 방향으로 도전성 반도체층과 광활성층이 적층된 웨이퍼를 두께 방향으로 식각해 구현되는데, 결국 긴 소자 길이는 웨이퍼 두께에 대응하고, 소자의 길이를 증가시키기 위해서는 식각되는 깊이의 증가가 불가피한데 식각 깊이가 클수록 소자 표면의 결함발생 가능성이 높아지고, 결국 제2 로드형 소자(1')는 노출된 광활성층의 면적이 제1 로드형 소자(1)에 대비해 작더라도 표면 결함 발생가능성이 더 커서 표면 결함에 발생가능성 증가에 따른 발광효율 저하까지 고려했을 때 종국적으로 제1 로드형 소자(1)가 발광효율 및 휘도에 있어서 월등히 우수할 수 있다.
나아가 제1도전성 반도체층(10)과 제2도전성반도체층(30) 중 어느 하나에서 주입된 정공과, 다른 하나에서 주입된 전자의 이동거리는 제1로드형 소자(1)가 제2로드형 소자(1')에 대비해 짧고, 이로 인해 전자 및/또는 정공 이동 중 벽면의 결함에 의해서 전자 및/또는 정공이 포획될 확률이 적어져 발광손실을 최소화할 수 있으며, 전자-정공 속도 불균형에 의한 발광손실 역시 최소화시키기에 유리할 수 있다. 또한, 제2로드형 소자(1')의 경우 원형 로드형 구조로 인한 강한 광 경로 거동이 발생하므로 전자-정공으로 생성된 광의 경로가 길이방향으로 공명을 하여 발광이 길이방향 양 끝단에서 발광하므로 소자가 누워서 배치되는 경우 강한 측면 발광 프로파일에 의해 전면 발광효율이 좋지 못한 반면에, 제1로드형 소자(1)의 경우 상부면과 하부면에서 발광하므로 우수한 전면 발광효율을 발현하는 이점이 있다.
본 발명의 마이크로-나노핀 LED 소자(107)는 상술한 제1 로드형 소자(1)와 같이 두께방향으로 도전성 반도체층(10,30)과 광활성층(20)을 적층시키고, 두께보다 길이를 더 길게 구현시킴으로써 보다 향상된 발광면적을 가짐과 동시에 노출되는 광활성층(20)의 면적이 다소 증가하더라도 두께가 길이보다 작은 로드형이기 때문에 식각되는 깊이가 얕아서 노출된 광활성층(20)의 표면에 결함이 발생할 가능성이 줄어들 수 있어서 결함에 따른 발광효율 감소를 최소화 또는 방지하기에 유리하다.
상기 평면은 도 17에서는 직사각형을 도시했으나, 이에 제한되는 것은 아니며, 마름모, 평행사변형, 사다리꼴 등 일반적인 사각형의 형상에서부터 타원형 등에 이르기까지 제한 없이 채용될 수 있음을 밝혀둔다.
본 발명의 일 실시예에 의한 마이크로-나노핀 LED 소자(107)는 길이와 너비가 마이크로 또는 나노 단위의 크기를 갖는데, 일예로 소자의 길이는 100 ~ 6000 ㎚일 수 있고, 너비는 100 ~ 3000㎚일 수 있다. 또한, 두께는 100 ~ 2000 ㎚일 수 있다. 상기 길이와 너비는 평면의 형상에 따라서 그 기준이 상이할 수 있고, 일예로 상기 평면이 마름모, 평행사변형일 경우 두 대각선 중 하나가 길이, 다른 하나가 너비일 수 있으며, 사다리꼴일 경우 높이, 윗변 및 밑변 중 긴 것이 길이, 긴 것에 수직한 짧은 것이 너비 일수 있다. 또는 상기 평면의 형상이 타원일 경우 타원의 장축이 길이, 단축이 너비일 수 있다.
이때, 마이크로-나노핀 LED 소자(100)의 두께와 길이의 비율은 1:3 이상, 보다 바람직하게는 1:6 이상으로 길이가 더 클 수 있으며, 이를 통해 전계를 통해 하부전극에 보다 용이하게 자기정렬 시킬 수 있는 이점이 있다. 만일 마이크로-나노핀 LED 소자(100)의 두께와 길이 비율이 1:3 미만으로 길이가 작아질 경우 전계를 통해서 소자를 전극 상에 자기정렬시키기 어려울 수 있고, 소자가 하부전극 상에서 고정이 되지 않아 공정 결함에 의해 생기는 전기적인 접촉 단락이 야기될 우려가 있다. 다만, 두께와 길이의 비율은 1: 15 이하일 수 있으며, 이를 통해 전계를 통해 자기정렬이 되는 돌림힘에 대한 최적화 등 본 발명의 목적을 달성하기에 유리할 수 있다.
또한, 상기 평면에서 너비와 길이의 비율 역시 바람직하게는 1:3 이상, 보다 바람직하게는 1:6 이상으로 길이가 더 클 수 있으며, 이를 통해 전계를 통해 하부 전극에 보다 용이하게 자기정렬 시킬 수 있는 이점이 있다. 다만, 너비와 길이의 비율은 1:15 이하일 수 있으며, 이를 통해 전계를 통해 자기정렬이 되는 돌림 힘에 대한 최적화에 유리할 수 있다.
또한, 상기 마이크로-나노핀 LED 소자(107)의 너비는 두께 보다 크거나 같을 수 있는데, 이를 통해 마이크로-나노핀 LED 소자가 전계를 이용해 하부 전극라인 상에 정렬될 때, 옆으로 누워서 정렬되는 것을 최소화 또는 방지할 수 있는 이점이 있다. 만일 마이크로-나노핀 LED 소자가 옆으로 누워서 정렬할 경우 일단과 타단이 인접한 두 하부전극(211/212,213/214) 에 각각 접촉하는 정렬 및 실장을 달성했다고 해도 전극에 소자 내 노출된 측면 광활성층이 접촉함에 따라서 발생하는 전기적 단락으로 인해서 소자가 발광되지 못할 우려가 있다.
또한, 상기 마이크로-나노핀 LED 소자(107)는 길이방향 양단의 크기가 상이한 소자일 수 있으며, 일예로 길이인 높이가 윗변과 밑변보다 큰 등변 사다리꼴인 사각의 평면을 갖는 로드형 소자일 수 있고, 윗변과 밑변의 길이 차이에 따라서 결과적으로 소자의 길이방향 양 단에 축적되는 양전하와 음전하의 차이가 발생할 수 있고, 이를 통해 전계에 의해 자기정렬이 보다 용이할 수 있는 이점이 있다.
또한, 상기 마이크로-나노핀 LED 소자(107)의 제1도전성 반도체층(10) 하부면은 소정의 폭과 두께를 갖는 돌출부(11)가 소자의 길이방향으로 형성될 수 있으며, 또는 돌출부가 형성되지 않을 수도 있다.
상기 돌출부(11)는 후술하는 제조방법에 대한 설명에서 구체적으로 설명하나, 두께방향으로 웨이퍼를 식각한 뒤, 식각된 LED 부분을 웨이퍼 상에서 떼어내기 위해서 식각된 LED 부분 하단부 양 측면에서부터 중앙부인 안쪽으로 수평방향으로 식각한 결과 생성될 수 있다. 상기 돌출부(11)는 마이크로-나노핀 LED 소자의 전면 발광 추출에 대한 개선 기능을 수행하는데 도움을 줄 수 있다. 또한, 상기 돌출부(11)는 마이크로-나노핀 LED 소자가 하부 전극라인 상에 자기정렬 시, 돌출부(11)가 형성된 소자 일면에 대향하는 반대면인 분극유도층(90)이 하부 전극라인(200) 상에 위치하도록 정렬을 제어하는데 도움을 줄 수 있다. 나아가 분극유도층이 하부 전극라인(200) 상에 위치하고, 돌출부(11)가 형성된 소자의 일면 상에는 상부 전극라인(300)이 형성되는데, 상기 돌출부(11)는 형성되는 상부 전극라인(300)과 접촉면적을 증가시킴에 따라서 상부 전극라인(300)과 마이크로-나노핀 LED 소자(100) 간의 기계적 결합력을 개선시키기에 유리할 수 있다.
이때, 상기 돌출부(11)의 너비는 마이크로-나노핀 LED 소자 너비의 50% 이하, 보다 바람직하게는 30% 이하로 형성될 수 있고, 이를 통해 LED 웨이퍼 상에 식각된 마이크로-나노핀 LED 소자 부분의 분리가 보다 용이할 수 있다. 만일 마이크로-나노핀 LED 소자 너비의 50%를 초과해서 돌출부가 형성되는 경우 LED 웨이퍼 상에서 식각된 마이크로-나노핀 LED 소자 부분의 분리가 용이하지 않을 수 있고, 목적한 부분이 아닌 부분에서 분리가 발생해 양산성이 저하될 수 있으며, 다수 개 생성된 마이크로-나노핀 LED 소자의 균일성이 저하될 우려가 있다. 한편, 돌출부(11)의 너비는 마이크로-나노핀 LED 소자 너비의 10% 이상으로 형성될 수 있다. 만일 돌출부의 너비가 마이크로-나노핀 LED 소자 너비의 10% 미만으로 형성될 경우 LED 웨이퍼 상에서 분리는 용이할 수 있으나, 후술하는 측면 식각 시(도 21(g), 도 21(i) 참조) 과도한 식각에 따라서 식각되지 않아야 할 제1도전성 반도체층의 일부까지 식각될 우려가 있으며, 상술한 돌출부(11)에 따른 효과를 발현하지 못할 수 있다. 또한 습식 식각 용액에 의해 소자가 손상될 우려가 있으며, 강한 염기성질을 가지는 고위험성 식각 용액 내에 분산되어 있는 마이크로-나노핀 LED 소자를 습식 식각 용액과 분리하여 세정해야 하는 문제가 발생할 수 있다. 한편, 상기 돌출부(11)의 두께는 제1도전성 반도체층 두께의 10 ~ 30%만큼의 두께를 가질 수 있으며, 이를 통해서 제1도전성 반도체층을 목적하는 두께 및 품질로 형성시킬 수 있으며, 상술한 돌출부(11)를 통한 효과를 발현하기에 보다 유리할 수 있다. 여기서 상기 제1도전성 반도체층의 두께란 돌출부가 형성되지 않은 제1도전성 반도체층 하부면을 기준으로 한 두께를 의미한다.
구체적인 일예로 상기 돌출부(11)의 너비는 50 ~ 300㎚, 두께는 50 ~ 900㎚ 일 수 있다.
이하, 마이크로-나노핀 LED 소자(107) 내 포함되는 각 층에 대해 설명한다.
마이크로-나노핀 LED 소자는 제1도전성 반도체층(10)과 제2도전성 반도체층(30)을 포함한다. 사용되는 도전성 반도체층은 조명, 디스플레이 등에 사용되는 통상의 LED 소자에 채용된 도전성 반도체층인 경우 제한 없이 사용될 수 있다. 본 발명의 바람직한 일 실시예에 따르면, 상기 제1도전성 반도체층(10) 및 제2도전성 반도체층(30) 중 어느 하나는 n형 반도체층을 적어도 하나 포함하고, 다른 도전성 반도체층은 p형 반도체층을 적어도 하나 포함할 수 있다.
상기 제1도전성 반도체층(10)이 n형 반도체층을 포함하는 경우 상기 n형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 어느 하나 이상이 선택될 수 있으며, 제1 도전성 도펀트(예: Si, Ge, Sn 등)가 도핑될 수 있다. 본 발명의 바람직한 일구현예에 따르면 상기 제1도전성 반도체층(10)의 두께는 1.5 ~ 5㎛일 수 있으나 이에 제한되지 않으며, 제1도전성 반도체층(10)의 두께는 상기 제2 도전성 반도체층(30)의 두께 보다 같거나, 더 두꺼운 것이 바람직하다.
상기 제2도전성 반도체층(30)이 p형 반도체층을 포함하는 경우 상기 p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 어느 하나 이상이 선택될 수 있으며, 제 2도전성 도펀트(예: Mg)가 도핑될 수 있다. 본 발명의 바람직한 일구현예에 따르면, 상기 제2 도전성 반도체층(30)의 두께는 0.01 ~ 0.30㎛일 수 있으나 이에 제한되지 않으며, 제2도전성 반도체층(30)의 두께는 상기 제1 도전성 반도체층(10)의 두께 보다 같거나, 더 얇은 것이 바람직하다.
본 발명의 일 실시예에 의하면, 상기 제1도전성 반도체층(10) 및 제2도전성 반도체층(30) 중 어느 하나는 p형 GaN 반도체층을 포함하고, 다른 하나는 n형 GaN 반도체층을 포함하며, 상기 p형 GaN 반도체층 두께는 10 ~ 350 ㎚, 상기 n형 GaN 반도체층 두께는 100 ~ 3000 ㎚일 수 있고, 이를 통해서 p형 GaN 반도체층으로 주입된 정공과 n형 GaN 반도체층으로 주입된 전자의 이동거리가 도 21b와 같이 길이방향으로 반도체층과 광활성층이 적층된 로드형 소자에 대비해 짧아지고, 이로 인해 이동 중 벽면의 결함에 의해서 전자 및/또는 정공이 포획될 확률이 적어져 발광손실을 최소화할 수 있으며, 전자-정공 속도 불균형에 의한 발광손실 역시 최소화시키기에 유리할 수 있다.
다음으로 상기 광활성층(20)은 제1도전성 반도체층(10) 상부에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 광활성층(20)은 조명, 디스플레이 등에 사용되는 통상의 LED 소자에 포함되는 광활성층인 경우 제한 없이 사용될 수 있다. 상기 광활성층(20)의 위 및/또는 아래에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 도전성 도펀트가 도핑된 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 광활성층(20)으로 이용될 수 있다. 이러한 광활성층(20)은 소자에 전계를 인가하였을 때, 광활성층 위, 아래에 각각 위치하는 도전성 반도체층으로부터 광활성층으로 이동하는 전자와 정공이 광활성층에서 전자-정공 쌍의 결합이 발생하고 이로 인해 발광하게 된다. 본 발명의 바람직한 일실예에 따르면 상기 광활성층(20)의 두께는 30 ~ 300 ㎚일 수 있으나 이에 제한되지 않는다.
다음으로 상술한 제2도전성 반도체층(30) 상에 형성되는 분극유도층(90)은 소자의 길이방향으로 양 단이 서로 상이한 전기적 극성을 갖도록 함으로써 전계에 의한 자기정렬을 보다 용이하게 하는 층인 동시에, 금속 등의 재질을 사용할 경우 도전성을 높여줘서 전극층으로써 기능을 겸할 수 있다.
또한, 상기 분극유도층(90)은 소자 길이방향을 따라서 일단측에 제1분극유도층(91)이 배치되며, 타단측에 제2분극유도층(92)이 배치될 수 있으며, 상기 제1분극유도층(91)과 제2분극유도층(92)은 전기적 극성이 서로 상이할 수 있다. 일예로 상기 제1분극유도층(91)은 ITO이며, 제2분극유도층(92) 금속, 유전체 또는 반도체일 수 있다. 또한, 상기 분극유도층(90)의 두께는 50 ~ 500㎚일 수 있으나 이에 제한되지 않는다. 상기 제1분극유도층(91)과 제2분극유도층(92)은 제2도전성 반도체층(30)의 상부면을 2등분 하여 동일한 면적으로 배치될 수 있으나 이에 제한되는 것은 아니며, 제1분극유도층(91)과 제2분극유도층(92) 중 어느 하나가 더 큰 면적으로 배치될 수도 있다.
상술한 제1도전형 반도체층(10), 광활성층(20), 제2도전성 반도체층(30) 및 분극유도층(90)은 LED소자의 최소 구성 요소로 포함될 수 있고, 각 층의 위/아래에 다른 형광체층, 활성층, 반도체층, 정공 블록층 및/또는 전극층을 더 포함할 수도 있다.
한편, 본 발명의 일 실시예에 의하면, 상기 광활성층(20)의 노출면을 피복하도록 상기 마이크로-나노핀 LED 소자의 측면 상에 형성된 보호피막(80)을 더 포함할 수 있다. 상기 보호피막(80)은 광활성층(20)의 노출면을 보호하기 위한 막으로서, 적어도 광활성층(20)의 노출면을 모두 피복하고, 일예로 마이크로-나노핀 LED 소자의 양 측면과, 전단면 및 후단면을 모두 피복할 수 있다. 상기 보호피막(80)은 바람직하게는 질화규소(Si3N4), 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화이트륨(Y2O3) 및 이산화티타늄(TiO2), 질화알루미늄(AlN) 및 질화갈륨(GaN) 중 어느 하나 이상을 포함할 수 있으며, 보다 바람직하게는 상기 성분으로 이루어지나 투명한 것일 수 있으며, 다만 이에 한정되지 않는다. 본 발명의 바람직한 일 실시예에 따르면 상기 보호피막(80)의 두께는 5nm ~ 100nm 일 수 있으나 이에 제한되지 않는다.
상술한 마이크로-나노핀 LED 소자(107)는 후술되는 제조방법으로 제조될 수 있으나, 이에 제한되는 것은 아니다. 구체적으로 마이크로-나노핀 LED 소자는 (A) 기재 상에 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층이 순차적으로 적층된 LED 웨이퍼를 준비하는 단계; (B) 상기 LED 웨이퍼의 제2도전성 반도체층 상에 전기적 극성이 서로 상이한 영역이 인접하도록 패터닝된 분극유도층을 형성시키는 단계; 및 (C) 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면을 가지며, 상기 평면에 수직인 두께가 상기 길이보다 작도록 LED 웨이퍼를 두께방향으로 식각하여 다수 개의 마이크로-나노핀 LED 기둥을 형성시키는 단계; 및 (D) 상기 다수 개의 마이크로-나노핀 LED 기둥을 상기 기재로부터 분리시키는 단계;를 포함하는 수행될 수 있다.
도 21을 참조하여 설명하면, 먼저 본 발명의 (A) 단계로서 기재(미도시) 상에 제1도전성 반도체층(10), 광활성층(20) 및 제2도전성 반도체층(30)이 순차적으로 적층된 LED 웨이퍼(51)를 준비하는 단계를 수행한다.
상기 LED 웨이퍼(51)에 구비되는 각 층에 대한 설명은 상술한 것과 같으므로 구체적인 설명은 생략하며, 설명되지 않은 부분을 중심으로 설명한다.
먼저 LED 웨이퍼(51) 내 상기 제1도전성 반도체(10)의 두께는 상술한 마이크로-나노핀 LED 소자(100)에서의 제1도전성 반도체층(10)의 두께보다 두꺼울 수 있다. 또한, 상기 LED 웨이퍼(51) 내 각 층은 c-plane 결정구조를 가질 수 있다.
상기 LED 웨이퍼(51)는 세정공정을 거친 것일 수 있고, 세정공정은 통상적인 웨이퍼의 세정용액과 세정공정을 적절히 채용할 수 있으므로 본 발명은 이에 대해 특별히 한정하지 않는다. 상기 세정용액은 일예로 이소프로필알코올, 아세톤 및 염산일 수 있으나 이에 제한되는 것은 아니다.
다음으로 본 발명의 (B) 단계로서, 도 21의 (b) 및 (c1)/(c2) 와 같이 상기 LED 웨이퍼(51)의 제2도전성 반도체층(30) 상에 분극유도층(90)을 형성시키는 단계를 수행한다. 상기 분극유도층(90) 구체적으로 상기 LED 웨이퍼의 제2도전성 반도체층 상에 전기적 극성이 서로 상이한 영역이 인접하도록 패터닝된 것일 수 있다. 더욱 구체적으로 상기 (B) 단계는 B-1) 도 22(b)와 같이 제2도전성 반도체층(30) 상에 제1분극유도층(91)을 형성시키는 단계, B-2) 상기 제1분극유도층(91)을 소정의 패턴을 따라서 두께방향으로 식각하는 단계 및 도 21(c1), 도 21(c2)와 같이 B-3) 식각된 음각의 부분에 제2분극유도층(92)을 형성시키는 단계를 포함하여 수행될 수 있다.
먼저 B-1) 단계로서, 제2도전성 반도체층(30) 상에 제1분극유도층(91)을 형성시키는 단계를 수행한다. 상기 제1분극유도층(91)은 반도체층 상에 형성되는 통상의 전극층일 수 있고, 일예로 Cr, Ti, Ni, Au, ITO 등일 수 있고, 바람직하게는 투명성 측면에서 ITO일 수 있다. 제1분극유도층(91)은 전극을 형성하는 통상적인 방법을 통해 형성될 수 있으며, 일 예로 스퍼터링을 통한 증착으로 형성될 수 있다. 일예로 ITO가 사용될 경우, 약 150㎚의 두께로 증착될 수 있고, 증착공정 후 급속 열처리(rapid thermal annealing) 공정을 더 거칠 수 있으며, 일예로 600℃에서 10분간 처리될 수 있으나 제1분극유도층(91)의 두께, 재질 등을 고려하여 적절히 조절할 수 있으므로 본 발명은 이에 대해 특별히 한정하지 않는다.
다음으로 B-2) 단계로서 상기 제1분극유도층(91)을 소정의 패턴을 따라서 두께방향으로 식각하는 단계를 수행한다. 당해 단계는 후술하는 제2분극유도층(92)이 형성될 지점을 마련하는 단계로서, 소자 내 제1분극유도층(91)과 제2분극유도층(92)의 면적비율, 배치 형태를 고려해서 상기 패턴이 형성될 수 있다. 일예로 상기 패턴은 도 22(d)에서 확인할 수 있듯이 제1분극유도층(91)과 제2분극유도층(92)이 나란하게 교호적으로 배치되도록 형성될 수 있다. 상기 패턴은 통상적인 포토리소그래피 공법이나 나노임프린팅 공법 등을 적절히 응용해 형성시킬 수 있으므로 본 발명은 이에 대한 구체적 설명은 생략한다.
상기 식각은 선택되는 제1분극유도층(91)의 재질을 고려해 적절한 공지된 식각방법을 채용하여 수행될 수 있다. 일예로 상기 제1분극유도층(91)이 ITO일 경우 습식식각을 통해 식각될 수 있다. 이때 식각되는 두께는 제2도전성 반도체층(30) 상부면까지 식각 즉, 두께방향으로 ITO가 모두 식각될 수 있으나 이에 제한되는 것은 아니다. 구체적으로 두께방향으로 ITO 일부만 식각되고, 식각된 음각의 부분에 제2분극유도층(92)이 형성될 수 있고, 이 경우 ITO인 제1분극유도층(91)과 제2분극유도층(92)이 적층된 2층 구조로 소자의 일단 상부층이 형성될 수도 있음을 밝혀둔다.
다음으로 B-3) 단계로서, 식각된 음각의 부분에 제2분극유도층(92)을 형성시키는 단계를 수행할 수 있다. 상기 제2분극유도층(92)은 선택된 제1분극유도층(91)과 전기적 극성이 상이한 재질이면서, 통상적인 LED에 사용되는 물질의 경우 제한 없이 사용할 수 있으며, 일 예로 금속, 유전체 또는 반도체일 수 있고, 구체적으로 니켈이나 크롬일 수 있다. 이들의 형성방법은 증착 등 재질에 맞춰 공지된 방법을 적절히 채용할 수 있어서 본 발명은 이에 대해 특별히 한정하지 않는다.
다음으로 본 발명의 (C) 단계로서, 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면을 가지며, 상기 평면에 수직인 두께가 상기 길이보다 작도록 LED 웨이퍼(51)를 두께방향으로 식각하여 다수 개의 마이크로-나노핀 LED 기둥(52)을 형성시키는 단계를 수행한다.
상기 (C) 단계는 구체적으로 3-1) 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 소정의 모양을 가지는 평면이도록 분극유도층(90) 상부면에 마스크 패턴층(61)을 형성시키는 단계(도 22(d)), C-2) 상기 패턴을 따라서 두께방향으로 제1도전성 반도체층(10) 일부 두께까지 식각하여 다수 개의 마이크로-나노핀 LED 기둥(52)을 형성시키는 단계(도 21(e)), C-3) 상기 마이크로-나노핀 LED 기둥(52)의 노출된 측면을 피복하도록 절연피막(62)을 형성시키는 단계(도 21(f)), C-4) 인접하는 마이크로-나노핀 LED 기둥(52) 사이의 제1도전성 반도체층(10) 상부면(도 21(f)의 A)이 노출되도록 제1도전성 반도체층(10) 상부에 형성된 절연피막(62) 일부를 제거시키는 단계(도 21(g)), C-5) 노출된 제1도전성 반도체층 상부(도 22(g)의 A)를 통해서 상기 제1도전성 반도체층(10)을 두께 방향으로 더 식각시켜서 절연피막(62)이 형성된 마이크로-나노핀 LED 기둥의 제1도전성 반도체층 하방으로 소정의 두께만큼 측면이 노출된 제1도전성 반도체층 부분(도 21(h)의 B)을 형성시키는 단계(도 21(h)), C-6) 측면이 노출된 상기 제1도전성 반도체층 부분(도 21(h)의 B)을 양측면에서 중앙쪽으로 식각시키는 단계(도 21(i)), 및 C-7) 분극유도층(90) 상부에 배치된 마스크 패턴층(61)과 측면을 피복하는 절연피막(62)을 제거시키는 단계(도 21(j))를 포함하여 수행될 수 있다.
먼저, C-1) 단계로서 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 소정의 모양을 가지는 평면이도록 분극유도층(90) 상부면에 마스크 패턴층(61)을 형성시키는 단계(도 21(d))를 수행한다.
상기 마스크 패턴층(61)은 구현되는 LED 소자의 목적하는 평면 형상이 되도록 패터닝된 층으로서 LED 웨이퍼 식각 시 사용되는 공지된 방법 및 재질로 형성될 수 있다. 상기 마스크 패턴층(61)은 일예로 SiO2 하드 마스크 패턴층일 수 있으며, 이를 형성시키는 방법을 간략히 설명하면, 분극유도층(90) 상에 패터닝되지 않은 SiO2 하드 마스크층을 형성하는 단계, 상기 SiO2 하드 마스크층 상에 금속층을 형성하는 단계, 상기 금속층 상에 소정의 패턴을 형성시키는 단계, 상기 패턴을 따라서 상기 금속층과 SiO2 하드 마스크층을 식각시키는 단계, 및 금속층을 제거하는 단계를 통해 형성될 수 있다.
상기 마스크층은 마스크 패턴층(61)의 유래가 되는 층으로써 일예로 SiO2는 증착을 통해서 형성될 수 있다. 상기 마스크층의 두께는 0.5 ~ 3㎛로 형성될 수 있으며, 일예로 1.2㎛로 형성될 수 있다. 또한, 상기 금속층은 일예로 알루미늄층일 수 있고, 상기 알루미늄층은 증착을 통해서 형성될 수 있다. 형성된 금속층 상에 형성되는 소정의 패턴은 마스크 패턴층의 패턴을 구현하기 위한 것으로써, 통상적인 방법으로 형성된 패턴일 수 있다. 일예로 상기 패턴은 감광성 물질을 이용한 포토리소그래피를 통해서 형성되거나 또는 공지된 나노 임프린팅 공법, 레이저 간섭 리소그래피, 전자빔 리소그래피 등을 통해서 형성된 패턴일 수 있다. 이후 형성된 패턴을 따라서 금속층과 SiO2 하드 마스크층을 식각시키는 단계를 수행하는데, 일예로 상기 금속층은 ICP(inductively coupled plasma: 유도 결합 플라즈마), SiO2 하드 마스크층이나 임플린팅된 폴리머층은 RIE(reactive ion etching: 반응성 이온 에칭)와 같은 건식식각법을 이용해 식각될 수 있다.
다음으로 식각된 SiO2 하드 마스크층 상부에 존재하는 금속층, 기타 감광성물질층 또는 임프린트 공법에 따라 남아 있는 폴리머층을 제거하는 단계를 수행할 수 있다. 상기 제거는 재질에 따라 통상적인 습식식각이나 건식 식각 방법을 통해서 수행할 수 있고, 본 발명은 이에 대한 구체적인 설명은 생략한다.
도 21(d)는 분극유도층(90) 상에 SiO2 하드 마스크층(61)이 패터닝된 평면도로서, 이후 C-2) 단계로 도 21(e)와 같이 상기 패턴을 따라서 LED 웨이퍼(51) 두께방향으로 제1도전성 반도체층(10) 일부 두께까지 식각하여 다수 개의 마이크로-나노핀 LED 기둥(52)을 형성시키는 단계를 수행할 수 있다. 상기 식각은 ICP와 같은 통상적인 건식식각법을 통해서 수행할 수 있다.
이후 C-3) 단계로 도 21(f)와 같이 상기 마이크로-나노핀 LED 기둥(52)의 노출된 측면을 피복하도록 절연피막(62)을 형성시키는 단계를 수행할 수 있다. 측면에 피복되는 절연피막(62)은 증착을 통해서 형성될 수 있고, 그 재질은 일예로 SiO2일 수 있으나 이에 제한되는 것은 아니다. 상기 절연피막(62)은 측면 마스크층으로 기능하며, 구체적으로 도 21(i)와 같이 마이크로-나노핀 LED 기둥(52)을 분리시키기 위해 제1도전성 반도체층 부분(B)을 식각하는 공정에서 마이크로-나노핀 LED 기둥(52) 측면을 잔존시키고, 식각공정에 따른 손상을 방지하는 기능을 수행한다. 상기 절연피막(62)은 두께가 100 ~ 600㎚일 수 있으나, 이에 제한되는 것은 아니다.
다음으로 C-4) 단계로서 도 21(g)와 같이 인접하는 마이크로-나노핀 LED 기둥(52) 사이의 제1도전성 반도체층(10) 상부면(도 21(g)의 A)이 노출되도록 제1도전성 반도체층(10) 상부에 형성된 절연피막(62) 일부를 제거시키는 단계를 수행할 수 있다. 상기 절연피막(62)의 제거는 재질을 고려해 적절한 에칭법을 통해 수행될 수 있고, 일예로 SiO2인 절연피막(62)은 RIE와 같은 건식식각을 통해서 제거될 수 있다.
다음으로 C-5) 단계로서, 도 21(h)와 같이 노출된 제1도전성 반도체층 상부(도 21(g)의 A)를 통해서 상기 제1도전성 반도체층(10)을 두께 방향으로 더 식각시켜서 절연피막(62)이 형성된 마이크로-나노핀 LED 기둥의 제1도전성 반도체층 하방으로 소정의 두께만큼 측면이 노출된 제1도전성 반도체층 부분(도 21(h)의 B)을 형성시키는 단계를 수행한다. 상술한 것과 같이 제1도전성 반도체층(10)의 노출된 부분(B)은 후술하는 단계에서 기재(기판)에 수평한 방향으로 측면 식각이 이루어지는 부분이다. 제1도전성 반도체층(10)을 두께방향으로 더 식각하는 공정은 일예로 ICP와 같은 건식식각법에 의할 수 있다.
이후 C-6) 단계로 도 21(i)와 같이 측면이 노출된 상기 제1도전성 반도체층 부분(도 21(h)의 B)을 기재에 수평한 방향으로 측면식각시키는 단계를 수행할 수 있다. 상기 측면식각은 습식에칭을 통해 수행될 수 있고, 일예로 상기 습식식각은 수산화테트라메틸암모늄(TMAH) 용액을 이용해 60 ~ 100℃의 온도로 수행될 수 있다.
이후 측면방향으로 이루어진 습식식각이 이루어진 뒤, C-7) 단계로 도 21(j)와 같이 분극유도층(90) 상부에 배치된 마스크 패턴층(61)과 측면을 피복하는 절연피막(62)을 제거시키는 단계를 수행할 수 있다. 상부에 배치된 마스크 패턴층(61)과 절연피막(62)의 재질은 모두 SiO2일 수 있으며, 습식식각을 통해 제거될 수 있다. 일예로 상기 습식식각은 BOE(Buffer oxide etchant)를 이용하여 수행될 수 있다.
본 발명의 일 실시예에 의하면, 상술한 (C) 단계와 (D) 단계 사이에 (E) 단계로서, 도 21(k)와 같이 다수 개의 마이크로-나노핀 LED 기둥 측면에 보호피막(80)을 형성시키는 단계를 더 수행할 수 있다. 상기 보호피막(80)은 일예로 증착을 통해서 형성될 수 있고, 두께는 10 ~ 100㎚, 일예로 90㎚로 형성될 수 있으며, 재질은 일예로 알루미나일 수 있다. 알루미나를 사용할 경우 상기 증착의 일예로 ALD(원자층 증착) 공법을 사용할 수 있다. 또한, 증착된 보호피막(80)을 다수 개의 마이크로-나노핀 LED 기둥측면에만 형성되게 하기 위해서 측면을 제외한 나머지 부분에 위치하는 보호피막(80)은 식각, 일예로 ICP를 통한 건식식각법으로 제거될 수 있다. 한편, 도 21(l)은 상기 보호피막(80)이 측면 전체를 둘러싸는 것과 같이 도시했으나, 측면에서 광활성층을 제외한 나머지 부분 전부 또는 일부에는 상기 보호피막(80)이 형성되지 않을 수 있음을 밝혀둔다.
다음으로 본 발명에 따른 (D) 단계로서, 도 21(m)과 같이 상기 다수 개의 마이크로-나노핀 LED 기둥(80)을 상기 기재로부터 분리시키는 단계를 수행한다. 상기 분리는 절단기구를 이용한 컷팅 또는 접착성 필름을 이용한 탈리일 수 있으며, 본 발명은 이에 대해 특별히 한정하지 않는다.
또한, 앞서 설명한 제2형(마이크로-나노핀) 초박형 LED 전극 소자 제조방법에 있어서, (D) 단계의 분리시키는 단계는, 제1형(도트 또는 디스크) 초박형 LED 전극 소자 제조와 같이, LED 웨이퍼를 전해액에 함침 후 전원의 어느 한 단자와 전기적 연결시키 전원의 나머지 단자를 상기 전해액에 함침된 전극에 전기적 연결시킨 뒤, 전원을 인가하여 상기 제1부분에 다수 개의 기공을 형성시키는 단계; 및 상기 LED 웨이퍼에 초음파를 인가하여 다수 개의 기공이 형성된 제1부분으로부터 다수 개의 LED 구조물을 분리시키는 단계;를 수행하여, 기재로부터 다수 개의 마이크로-나노핀 LED 기둥(80)을 수득할 수도 있다.
그리고, 다수 개의 마이크로-나노핀 LED 기둥 각각의 제1 도전성 반도체층(또는 n형 도전성 반도체층) 부분에 기공(pore)이 형성되어 있을 수 있다.
한편, 마이크로-나노핀 LED 소자(107)는 도 16에 도시된 것과 같이 하부 전극라인(200)의 인접하는 두 전극(211/212, 213/214) 상에 각 층이 적층된 두께방향의 일면 중 분극유도층 쪽의 소자 일면이 접촉하도록 배치될 수 있고, 하부 전극라인(200)에 접촉하는 소자 일면의 대향하는 반대면인 제1도전성 반도체층(10)은 상부 전극라인(300)과 접촉할 수 있다. 이때, 제1도전성 반도체층(10) 일면에 형성된 돌출부로 인해서 더 높은 확률로 분극유도층(90)이 하부 전극라인(200)과 접촉하도록 배치될 수 있다.
또한, 하부 전극라인(200)에서 단위 전극 면적 즉, 하부 전극라인(200) 상에 마이크로-나노핀 LED 소자를 배열시킨 뒤 마이크로-나노핀 LED 소자 상에 상부 전극라인(300)을 배치시켜서 독립적으로 구동시킬 수 있는 영역의 면적은 바람직하게는 1㎛2 내지 100 cm2 이고, 보다 더 바람직하게는 4㎛2 내지 100 mm2일 수 있으나, 단위 전극의 면적은 상기의 면적에 제한되는 것은 아니다.
본 발명의 일 실시예에 의하면, 도 16에 도시된 것과 같이 하부 전극라인(200) 상에 배치된 마이크로-나노핀 LED 소자(107) 간의 접촉 저항을 감소시키기 위하여 하부 전극 라인(200)과 접촉한 마이크로-나노핀 LED 소자(107)의 제 분극유도층(90)과 하부 전극라인(200) 간을 연결하는 통전용 금속층(500)을 더 포함할 수 있다. 상기 통전용 금속층은(500)은 은, 알루미늄, 금 등의 도전성 금속층일 수 있으며, 일예로 두께 약 10㎚로 형성될 수 있다.
또한, 하부 전극라인(200) 상에 자기정렬된 마이크로-나노핀 LED 소자(107)의 상부면에 해당하는 제1도전성 반도체층(10)과 전기적 접촉하는 상부 전극라인(300) 사이 공간에 절연층(600)을 더 포함할 수 있다. 상기 절연층(600)은 수직방향으로 대향하는 두 전극라인(200,300) 간의 전기적 접촉을 방지하며, 상부 전극라인(300)의 구현을 보다 용이하게 하는 기능을 수행한다.
상기 절연층(600)은 통상적인 절연기능을 수행하는 재질의 경우 제한 없이 사용할 수 있다. 바람직하게는 투명한 재질일 수 있으며, 일예로 SiO2, SiNx, Al2O, HfO2, ZrO2 등의 절연재료로 형성된 층일 수 있다.
상술한 본 발명의 일 실시예에 따른 마이크로-나노핀 LED 전극 어셈블리(1001)는 (1) 소정의 간격을 두고 수평방향으로 이격된 다수 개의 하부전극(211,212,213,214)을 포함하는 하부 전극라인(200) 상에, 마이크로-나노핀 LED 소자(107)가 다수 개로 포함된 잉크 조성물을 투입하는 단계; (2) 상기 하부 전극라인(200)에 조립전압을 인가시켜 상기 용액 내 마이크로-나노핀 LED 소자(107)의 상기 제1도전성 반도체층(10) 또는 분극유도층(90)이 인접하는 적어도 17개의 하부전극(211/212,213/214)과 접촉하도록 자기정렬 시키는 단계, 및 (3) 자기정렬된 다수 개의 마이크로-나노핀 LED 소자(107) 상에 상부 전극라인(300)을 형성시키는 단계;를 포함하는 공정을 수행하여 제조할 수 있다.
(1) 단계의 상기 마이크로-나노핀 LED 소자는 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면을 가지며, 상기 평면에 수직한 두께가 상기 길이보다 작은 로드형의 소자로서 두께방향으로 제1도전성 반도체층(10), 광활성층(20), 제2도전성 반도체층(30) 및 분극유도층(90)이 순차적으로 적층되어 있을 수 있다.
(1) 단계의 상기 다수 개의 마이크로-나노핀 LED 소자(107)를 포함하는 용액은 다수 개의 마이크로-나노핀 LED 소자(107)와 상기 소자를 분산 및 하부 전극라인의 전극 상에 상기 소자를 이동시키는 기능을 수행하는 용매를 포함할 수 있다. 이때 용액은 잉크 또는 페이스트 상일 수 있으며, 잉크젯을 이용하여 하부 전극라인(200) 상에 상기 용액을 투입시킬 수 있다. 한편 (1) 단계를 소자가 용매와 혼합된 용액 상으로 투입되는 것으로 설명했으나, 소자가 먼저 하부 전극라인 상에 투입된 후 용매가 투입되어 결과적으로 용액이 투입된 것과 동일한 경우 역시 포함됨을 밝혀둔다.
상기 용매는 아세톤, 물, 알코올 및 톨루엔으로 이루어진 군에서 선택된 어느 하나 이상일 수 있고, 보다 바람직하게는 아세톤일 수 있다. 다만, 용매의 종류는 상기의 기재에 제한되는 것은 아니며 마이크로-나노핀 LED 소자에 물리적, 화학적 영향을 미치지 않으면서 잘 증발할 수 있는 용매의 경우 어느 것이나 제한 없이사용될 수 있다. 바람직하게 마이크로-나노핀 LED 소자는 용매 100 중량부에 대해 0.001 내지 100 중량부로 투입될 수 있다. 만일 0.001 중량부 미만으로 투입될 경우 하부 전극에 연결되는 마이크로-나노핀 LED 소자의 수가 적어 마이크로-나노핀 LED 전극 어셈블리의 정상적 기능발휘가 어려울 수 있고, 이를 극복하기 위하여 여러 번 용액을 적가 해야 되는 문제점이 있을 수 있으며, 100 중량부를 초과하는 경우 마이크로-나노핀 LED 소자들 개개의 정렬이 방해를 받을 수 있는 문제점이 있을 수 있다.
다음으로 (2) 단계로서, 상기 하부 전극라인(200)에 조립전압을 인가시켜 상기 용액 내 마이크로-나노핀 LED 소자(107)의 상기 제1도전성 반도체층(10) 또는 분극유도층(90)이 인접하는 적어도 17개의 하부전극(211/212,213/214)과 접촉하도록 자기정렬 시키는 단계를 수행한다.
상기 (2) 단계는 마이크로-나노핀 LED 소자들이 인접한 하부전극(211/212, 213/214)의 전위차에 의해 형성된 전기장의 유도에 의해 마이크로-나노핀 LED 소자에 전하가 유도되고 마이크로-나노핀 LED 소자의 길이방향으로 소자의 중앙을 중심으로 양 끝단 쪽으로 갈수록 서로 다른 전하를 띠도록 유도하여 자기정렬시키는 단계로서, 하부전극라인의 다수 개의 하부전극 중 인접한 두 하부전극 중 어느 하나와 다른 하나 간, 또는 인접하는 2개 이상의 하부전극으로 이루어진 제1그룹과, 상기 제1그룹에 인접하며 인접하는 2개 이상의 하부전극으로 이루어진 제2그룹 간에는 전위차가 형성되도록 전원이 인가될 수 있다. 이때, 인가되는 조립전압의 세기, 종류 등은 본 발명의 발명자에 의한 대한민국 특허출원번호 제10-2013-41080912호, 제10-2016-0092737호, 제10-2016-0073572호 등이 참조로 삽입될 수 있다.
다음으로 본 발명의 (3) 단계로서 (3) 자기정렬된 다수 개의 마이크로-나노핀 LED 소자(107) 상에 상부 전극라인(300)을 형성시키는 단계를 수행한다. 상기 상부 전극라인(300)은 공지된 포토리소그래피를 이용한 전극라인 패터닝 후 전극물질을 증착 또는 전극물질을 증착 후 건식 및/또는 습식 식각시켜서 구현할 수 있다. 이때 전극물질은 상술한 하부 전극라인의 전극물질에 대한 설명과 동일하므로 이하 생략한다.
한편, 상술한 (2) 단계와 (3) 단계 사이에 (2-2) 하부 전극라인(200)과 접촉된 각각의 마이크로-나노핀 LED 소자(107)의 분극유도층(90)과 하부 전극라인(200)을 연결하는 통전용 금속층(500)을 형성시키는 단계 및 (2-3) 단계로서 자기정렬된 마이크로-나노핀 LED 소자(107) 상부면을 덮지 않도록 하여 하부 전극라인(200) 상에 절연층(600)을 형성시키는 단계를 더 포함할 수 있다.
상기 통전용 금속층(500)은 감광성 물질을 이용한 포토리소그래피 공정을 응용해 통전용 금속층이 증착될 라인을 패터닝한 후 통전용 금속층을 증착시키거나, 또는 증착된 금속층을 패터닝한 후 식각시켜 제조할 수 있다. 당해 공정은 공지된 방법을 적절히 채용하여 수행할 수 있으며, 본 발명의 발명자에 의한 대한민국 특허출원 제10-2016-41181910호가 참조로 삽입될 수 있다.
통전용 금속층(500)을 형성한 후 자기정렬된 마이크로-나노핀 LED 소자(107) 상부면을 덮지 않도록 하여 하부 전극라인(200) 상에 절연층(600)을 형성시키는 단계를 수행할 수 있다. 상기 절연층(600)은 공지된 절연재료의 증착을 통해 형성될 수 있고, 일예로 SiO2, SiNx와 같은 절연재료를 PECVD 공법을 통해 증착하거나, AlN, GaN와 같은 절연재료를 MOCVD 공법을 통해 증착하거나, Al2O, HfO2, ZrO2 등의 절연재료를 ALD 공법을 통해 증착시킬 수 있다. 한편, 상기 절연층(600)은 자기정렬된 마이크로-나노핀 LED 소자(107)의 상부면을 덮지 않는 수준으로 형성될 수 있는데, 이를 위해서 상부면을 덮지 않는 두께만큼 증착을 통해 절연층을 형성시키거나 또는 상부면을 덮도록 증착시킨 뒤 소자의 상부면이 노출될때까지 건식식각을 수행할 수도 있다.
이하, 실시예를 통하여 본 발명을 더욱 구체적으로 설명하기로 하지만, 하기 실시예가 본 발명의 범위를 제한하는 것은 아니며, 이는 본 발명의 이해를 돕기 위한 것으로 해석되어야 할 것이다.
[실시예]
준비예 1 : 제1형 초박형 LED 소자 제조
기재 상에 미도핑된 n형 III-질화물 반도체층, Si로 도핑된 n형 III-질화물 반도체층(두께 ４㎛), 광활성층(두께 0.45㎛) 및 p형 III-질화물 반도체층(두께 0.05㎛)이 순차적으로 적층된 통상의 LED 웨이퍼(Epistar)를 준비하였다.
준비된 LED 웨이퍼 상에 하부 전극층으로 ITO(두께 0.15㎛), 제1마스크층으로 SiO2(두께 1.2㎛), 제2마스크층으로 Al(두께 0.2㎛)을 순차적으로 증착한 뒤, 패턴이 전사된 SOG 레진층을 나노임프린트 장비를 사용해 제2마스크층 상에 전사시켰다.
이후 RIE 사용하여 SOG 레진층을 경화시키고, 레진층의 잔류레진 부분을 RIE를 통해 식각해 레진패턴층을 형성시켰다. 이후 패턴을 따라서 ICP를 이용해 제2마스크층을 식각하고, RIE를 이용해 제1마스크층을 식각했다. 이후 ICP를 이용해 하부 전극층, p형 III-질화물 반도체층, 광활성층을 식각한 뒤, 이어서 도핑된 n형 III-질화물 반도체층을 두께 0.78㎛까지 식각한 뒤 식각된 도핑된 n형 III-질화물 반도체층 측면이 층 면에 수직이 되도록 구현하기 위해서 KOH 습식 에칭을 통해 다수 개의 LED 구조물(직경 850㎚, 높이 850㎚)이 형성된 LED 웨이퍼를 제조했다.
이후 다수 개의 LED 구조물이 형성된 LED 웨이퍼 상에 SiNx 인 보호피막 재료를 증착하였고(도 23 SEM 사진 참조, LED 구조물 측면 기준 증착두께 52.5㎚, 72.5㎚), 이후 다수 개의 LED 구조물 사이에 형성된 보호피막 재료를 Reative ion etcher를 통해 제거시켜 도핑된 n형 III-질화물 반도체층 제1부분(a)의 상부면(S1)을 노출시켰다.
이후 임시 보호피막이 형성된 LED 웨이퍼를 0.3M 옥살산 수용액인 전해액에 함침 후 전원의 애노드 단자에 연결시키고, 전해액에 함침된 백금전극에 캐소드 단자를 연결시킨 뒤 10V 전압을 5분간 인가시켜서 도 24의 SEM 사진과 같이 도핑된 n형 III-질화물 반도체층 제1부분(a)의 표면으로부터 깊이 600㎚ 지점까지 다수의 기공을 형성시켰다. 이후 임시 보호피막을 RIE를 통해 제거시킨 뒤 Al2O3인 표면 보호피막을 LED 구조물 측면 기준 두께 50㎚로 LED 웨이퍼에 재증착했고, 다수 개의 LED 구조물 상부에 형성된 표면 보호피막과 도핑된 n형 III-질화물 반도체층 제1부분(a)의 표면(S1) 상부에 형성된 표면 보호피막을 ICP를 통해 제거시켜 도핑된 n형 III-질화물 반도체층 제1부분(a)의 상부면(S1)과 LED 구조물 상부면을 노출시켰다.
이후 LED 웨이퍼를 감마-부틸락톤인 기포형성 용액에 침지시킨 뒤 초음파를 40㎑ 주파수로 10분간 조사시켜서 생성된 기포를 이용해 도핑된 n형 III-질화물 반도체층에 형성된 기공을 붕괴시켜서 도 25의 SEM 사진과 같이 웨이퍼로부터 다수 개의 LED 구조물이 분리된, 초박형 LED 소자들이 포함된 초박형 LED 소자 집합체를 제조했다. 또한, 도 25와 같이 웨이퍼 상에는 분리되지 않은 LED 구조물이 존재하지 않는 것을 확인할 수 있다.
비교준비예 1 : 로드형 LED 소자
통상의 방법을 통해서 LED 웨이퍼로부터 직경이 650㎚이고, 높이가 4.2㎛인 실시예1과 동일한 적층구조를 가지는 로드형의 LED 소자 집합체를 제조했다.
[실험예 1]
준비예 1과 비교준비예 1을 통해 제조된 LED 소자 집합체를 각각 아세톤에 투입 후초음파를 100W 조건으로 조사해 분산시킨 뒤 15분 간격으로 2시간 동안 LED 소자의 분산상태를 흡광도를 측정해 확인했고, 측정된 결과를 이용해서 380 ~ 780 nm 가시광 영역의 스펙트럼 면적을 normalization 해서 도 26에 시간별 흡광도 그래프로 나타내었다.
도 26을 통해 확인할 수 있듯이, 준비예1에 따른 초박형 LED 소자가 비교준비예1에 따른 로드형 LED 소자에 대비해 아세톤 용매에서 장시간 분산유지성이 우수한 것을 알 수 있다.
실시예 1 : 초박형 LED 전극 어셈블리의 제조
준비예1에서 제조된 초박형 LED 소자와 동일방법으로 제조하되, LED 웨이퍼로부터 초음파를 통해서 분리시키기 전에 하부 전극층 상에 Ti/Au층(두께 10nm/100nm)을 전극층으로 더 형성시킨 뒤 Ti/Au 층 상에 1,2-에탄다이싸이올(1,2-ethanedithiol)을 처리해 티올기가 노출된 결합층을 형성시킨 초박형 LED 소자 집합체를 준비했다.
이후 초박형 LED 소자 집합체를 함유한 잉크 조성물에 하부 전극을 포함하는 하부 전극라인을 함침시켜서 일정시간 동안 하부 전극 상에 초박형 LED 소자를 세워서 조립시켰다. 이때 사용된 초박형 LED 소자는 직경 750nm, 높이 1.1㎛인 것을 사용했다.
이후 절연체 역할을 하기 위한 절연층으로써 SiO2를 1.4㎛ ~ 1.6㎛ 형성시킨 후, 초박형 LED 소자의 n-GaN을 300nm-400nm 노출시키기 위해 해당 두께만큼 형성된 절연층을 에칭한 뒤, 노출된 초박형 LED 소자 상부에 투명전극으로 사용되는 AZO 또는 ITO를 150nm 증착하여 초박형 LED 소자 상부에 상부 전극을 포함하는 상부 전극라인을 형성시켜서 가로, 세로 각각 0.3mm인 초박형 LED 전극 어셈블리를 제조했다.
상기 초박형 LED 전극 어셈블리는 1개의 픽셀유닛은 3개의 서브-픽셀 유닛으로 구성되었으며, 3개의 서브-픽셀 유닛은 초박형 청색 LED 소자를 포함하는 제1서브-픽셀유닛, 초박형 적색 LED 소자를 포함하는 제2 서브-픽셀유닛 및 초박형 적색 LED 소자를 포함하는 제3 서브-픽셀유닛으로 구성되었다.
그리고, 3개의 서브-픽셀유닛 각각은 6개의 초박형 LED 소자를 포함한다.
실험예 2
실시예1에서 제조된 초박형 LED 전극 어셈블리의 상부 전극라인과 하부 전극라인에 전원을 인가했고, 발광되는 약 1,000 PPI의 초박형 LED 전극 어셈블리를 제조하였으며, 픽셀 내 암점이 발생하지 않음을 확인할 수 있었다.
이상에서 본 발명의 바람직한 일 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있고, 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
10: 제1도전성 반도체층 20: 광활성층 30: 제2도전성 반도체층
40: 하부 전극층 60: 상부 전극층 80: 보호피막
90: 분극유도층 91: 제1분극유도층 92: 제2분극유도층
100, 101, 103, 104, 105, 106, 107: 초박형 LED 소자
200, 310: 하부 전극라인
211, 212, 213, 214, 311, 312: 하부 전극(또는 제1전극)
300, 320: 상부 전극라인
301, 302, 321, 322: 상부 전극(또는 제2전극)
400: 기재(또는 기판) 500: 통전용 금속층 600: 절연층
1000, 1001: 초박형 LED 전극 어셈블리
40: 하부 전극층 60: 상부 전극층 80: 보호피막
90: 분극유도층 91: 제1분극유도층 92: 제2분극유도층
100, 101, 103, 104, 105, 106, 107: 초박형 LED 소자
200, 310: 하부 전극라인
211, 212, 213, 214, 311, 312: 하부 전극(또는 제1전극)
300, 320: 상부 전극라인
301, 302, 321, 322: 상부 전극(또는 제2전극)
400: 기재(또는 기판) 500: 통전용 금속층 600: 절연층
1000, 1001: 초박형 LED 전극 어셈블리
Claims (19)
- 기재 상에 형성된 다수의 하부전극;
상기 하부전극 상에 형성된 복수개의 픽셀유닛(pixel unit);
상기 기재 및 복수개의 픽셀유닛 상부에 형성된 절연층; 및
상기 절연층 상에 형성된 다수의 상부전극;을 포함하는 초박형 LED 전극 어셈블리를 포함하며,
상기 복수개의 픽셀유닛 각각은 복수개의 초박형 LED 소자를 포함하는 서브-픽셀유닛(sub-pixel unit)를 포함하는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제1항에 있어서, 상기 서브-픽셀유닛은 3개 이상의 초박형 LED 소자를 포함하며,
상기 초박형 LED 소자는 초박형 청색 LED 소자, 초박형 녹색 LED 소자 및 초박형 적색 LED 소자 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제1항에 있어서, 상기 복수개의 픽셀유닛 각각은 3 ~ 4개의 서브-픽셀유닛을 포함하며,
상기 3 ~ 4개의 서브-픽셀유닛 각각은 3 ~ 30 개의 초박형 LED 소자를 포함하는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제3항에 있어서, 상기 3 ~ 4개의 서브-픽셀유닛 각각은 원형, 직사각형 또는 정사각형인 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제3항에 있어서, 상기 복수개의 픽셀유닛 각각은 3개의 서브-픽셀유닛을 포함하며, 상기 3개의 서브-픽셀유닛은,
초박형 청색 LED 소자를 포함하는 제1서브-픽셀유닛; 초박형 적색 LED 소자를 포함하는 제2 서브-픽셀유닛; 및 초박형 적색 LED 소자를 포함하는 제3 서브-픽셀유닛;을 포함하는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제3항에 있어서, 상기 3 ~ 4개의 상기 서브-픽셀유닛은,
모두 초박형 청색 LED 소자를 포함하는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제6항에 있어서, 녹색 색변환층 및 적색 색변환층 중에서 선택된 1종 이상의 색변환층이, 상부전극 상부에 더 적층되어 있는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제1항에 있어서, 상기 서브-픽셀유닛의 구성하는 복수개의 초박형 LED 소자 각각은 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층이 적층되어 있으며,
상기 초박형 LED 소자의 제1도전성 반도체층이 하부전극 방향을 향하도록 서브-픽셀유닛 내 세워져 배치되어 있는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제1항에 있어서, 상기 초박형 LED 소자는, 층들의 적층방향으로 두께 2000 nm 이하이며, 상기 두께와 적층방향에 수직한 횡단면에서 장축의 길이 간 비가 1 : 0.5 ~ 1.5인 도트(Dot) 또는 1 : 1.5 ~ 5.0 인 디스크(Disc) LED 소자; 및
층들의 적층방향으로 두께 100 ~ 2000 nm 및 수직한 횡단면에서 장축의 길이 100 ~ 6,000 nm이며, 상기 두께 및 상기 장축의 길이 간 비가 1 : 3 이상인 마이크로-나노핀(micor-nanofin) LED 소자; 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제9항에 있어서, 상기 초박형 LED 소자의 두께 방향 일 측 및 하부전극 내 초박형 LED 소자가 배치될 배치영역 중 어느 한 쪽 또는 양 쪽에는 초박형 LED 소자를 두께 방향으로 세워서 배치시키기 위한 배열유도층을 더 포함하며,
상기 배열유도층은 자성층, 전하층 또는 결합층인 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제8항에 있어서, 상기 초박형 LED 소자의 제1도전성 반도체층은 n형 III-질화물 반도체층이고,
광활성층에서 재결합되는 전자와 전공의 수가 균형이 이루어지도록 광활성층에 인접하는 제1도전성 반도체층 일면에 대향하는 반대면 상에 전자지연층을 더 포함하는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제11항에 있어서,
상기 제1도전성 반도체층은 도핑된 n형 III-질화물 반도체층이며,
상기 전자지연층은 도핑 농도가 상기 제1도전성 반도체층보다 낮은 III-질화물 반도체인 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제8항에 있어서, 상기 초박형 LED 소자의 제2도전성 반도체층은 p형 III-질화물 반도체층이고,
광활성층에서 재결합되는 전자와 전공의 수가 균형이 이루어지도록 광활성층에 인접하는 제2도전성 반도체층 일면에 대향하는 반대면 상에 전자지연층을 더 포함하는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제8항에 있어서, 상기 초박형 LED 소자의 제1도전성 반도체층은 n형 III-질화물 반도체층이고,
제2도전성 반도체층은 p형 III-질화물 반도체층이며,
제2도전성 반도체층의 노출된 측면, 또는 제2도전성 반도체층 노출된 측면과 광활성층 적어도 일부의 노출된 측면을 둘러싸서 노출된 측면 표면쪽의 정공을 중심쪽으로 이동시키기 위한 정공푸싱피막; 및
상기 제1도전성 반도체층의 노출된 측면을 둘러싸서 노출된 측면 표면쪽의 전자를 중심쪽으로 이동시키기 위한 전자푸싱피막; 중 적어도 어느 하나의 피막을 더 포함하는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제14항에 있어서, 상기 초박형 LED 소자는 상기 정공푸싱피막과 전자푸싱피막을 모두 포함하며, 상기 전자푸싱피막은 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층의 측면을 둘러싸는 최외피막으로 구비되는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제9항에 있어서, 상기 초박형 LED 소자가 마이크로-나노핀 LED 소자인 경우, 마이크로-나노핀 LED 소자는 제2도전성 반도체층 상부에 분극유도층이 더 적층되어 있는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제16항에 있어서, 상기 초박형 LED 소자가 마이크로-나노핀 LED 소자인 경우,
마이크로-나노핀 LED 소자의 제1도전성 반도체층 또는 분극유도층이 인접하는 적어도 2개의 하부전극과 접촉하도록 배치되는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 제1항 내지 제17항 중에서 선택된 어느 한 항에 있어서, 450 ~ 3,000 PPI(pixel per inch)의 분해능을 가지는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이.
- 초박형 LED 전극 어셈블리를 포함하는 고해상도 초박형 LED 디스플레이 제조에 있어서, 상기 초박형 LED 전극 어셈블리는,
(1) 하부 전극을 포함하는 하부 전극라인을 준비하는 단계;
(2) 하부전극 상에 복수개의 픽셀유닛을 형성시키는 단계;
(3) 복수개의 픽셀유닛 각각 내 상기 초박형 LED 소자 주변을 절연체로 채워서 절연층을 형성시키는 단계; 및
(4) 하부 전극에 조립된 초박형 LED 소자 일측에 대향하는 초박형 LED 소자의 반대측과 전기적으로 연결되도록 상부 전극을 포함하는 상부 전극라인을 형성시키는 단계;를 포함하는 공정을 수행하며,
상기 (2) 단계의 복수개의 픽셀유닛 각각은 복수개의 초박형 LED 소자를 포함하는 서브-픽셀유닛(sub-pixel unit)로 형성되며,
상기 서브-픽셀유닛은 복수개의 초박형 LED 소자를 잉크젯 프린팅법, 레이저 지원 전송 프린팅법, 스탬프 전송 프린팅법, 자기장 유도 프린팅법 또는 전기장 유도 프린팅법으로 하부전극 상에 프린팅(printing)을 수행하여 형성되는 것을 특징으로 하는 AR, VR 기기용 고해상도 초박형 LED 디스플레이의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210141625A KR102713725B1 (ko) | 2021-10-22 | Ar, vr 기기용 고해상도 초박형 led 디스플레이 및 이의 제조방법 | |
| TW111140035A TWI846102B (zh) | 2021-10-22 | 2022-10-21 | Ar、vr設備用高分辨率超薄led顯示器及其製造方法 |
| CN202211293521.1A CN116013951A (zh) | 2021-10-22 | 2022-10-21 | Ar、vr设备用高分辨率超薄led显示器及其制造方法 |
| US17/971,224 US20230130620A1 (en) | 2021-10-22 | 2022-10-21 | High-resolution ultra-thin led display for ar and vr devices and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210141625A KR102713725B1 (ko) | 2021-10-22 | Ar, vr 기기용 고해상도 초박형 led 디스플레이 및 이의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
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| KR102713725B1 KR102713725B1 (ko) | 2024-10-04 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101490758B1 (ko) | 2013-07-09 | 2015-02-06 | 피에스아이 주식회사 | 초소형 led 전극어셈블리 및 이의 제조방법 |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101490758B1 (ko) | 2013-07-09 | 2015-02-06 | 피에스아이 주식회사 | 초소형 led 전극어셈블리 및 이의 제조방법 |
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| CN116013951A (zh) | 2023-04-25 |
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