KR20230052696A - Cis 반도체 패키지의 제조방법 - Google Patents

Cis 반도체 패키지의 제조방법 Download PDF

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Abstract

CIS 반도체 패키지의 제조방법이 개시된다. 본 발명에 따른 CIS 반도체 패키지의 제조방법은, 캐리어 기판의 상면에 캐비티(cavity)를 구비하는 패턴부를 형성하는 패턴 형성단계와, 캐비티에 배치되는 포스트형 전극을 형성하는 전극 형성단계와, 캐비티에 반도체 칩을 실장하는 칩 실장단계와, 패턴부와 반도체 칩을 차폐하되 포스트형 전극과 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 형성하는 지지층 형성단계와, 포스트형 전극과 반도체 칩을 전기적으로 접속시키는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계와, 반도체 칩을 차폐하는 글라스를 재배선층에 부착하는 글라스 부착단계와, 캐리어 기판을 제거하는 백 그라인딩단계와, 포스트형 전극에 외부접속단자를 부착하는 단자 형성단계를 포함한다.

Description

CIS 반도체 패키지의 제조방법{Manufacturing method of CIS semiconductor package}
본 발명은, CIS 반도체 패키지의 제조방법에 관한 것에 관한 것으로서, 반도체 칩의 실장 정밀도를 높일 수 있는 CIS 반도체 패키지의 제조방법에 관한 것이다.
일반적으로, 웨이퍼는 반도체 칩이 되기까지 세 번의 변화 과정을 거친다. 덩어리 상태의 잉곳(Ingot)을 슬라이스해 웨이퍼로 만드는 것이 첫 번째 변화이고, 전공정을 통해 웨이퍼 전면에 트랜지스터가 새겨지는 것이 두 번째 변화이며, 마지막으로 패키징 공정에서 웨이퍼가 개별 반도체 칩으로 나뉨으로써 비로소 반도체 칩이 된다.
후공정에 해당하는 패키지 제조공정에서는 웨이퍼를 육면체 모양의 개별 칩으로 나누는 다이싱(Dicing) 작업을 진행된다. 이러한 웨이퍼의 개별칩화를 싱귤레이션(Singulation)이라고 하며, 웨이퍼 판을 하나하나의 직육면체로 만들기 위해 절단(Sawing)하는 것을 다이소잉(Die Sawing)이라고 한다.
한편, 다이소잉(Die Sawing)된 반도체 칩을 최종적으로 포장해주는 공정을 패키징 공정이라고 한다.
패키징 공정은 각종 전자 회로 및 배선이 적층되어 형성된 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화 및 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
최근의 반도체 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 반도체 패키지 기술은 반도체 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package), POP(Package on Package) 및 WLCSP(Wafer Level Chip Scale Package) 등과 같은 방식을 사용하는 추세이다.
여기서, WLCSP(Wafer Level Chip Scale Package)는 공정 단순화를 통한 비용 절감효과를 가져와 SIP(System in Package), POP(Package on Package)를 보다 더 효과적으로 구조화하기 위한 기술이다. 이러한 WLCSP에서 솔더볼이 반도체 칩에 바로 붙어 있는 구조를 팬 인(Fan-in) 구조라 하고, 일부 솔더볼이 반도체 칩 외곽에 있는 기판(substrate)에 부착된 경우를 팬 아웃(Fan-out) 구조라 한다.
한편 종래기술의 반도체 패키지의 제조방법은, 먼저 반도체 칩을 기판에 실장 후 절연막을 기판 상에 도포하여 반도체 칩을 절연막으로 밀봉하는 방식을 사용한다.
그런데, 페이스 업(face-up) 또는 페이스 다운(face-down) 방식으로 수행되는 종래기술에 따른 반도체 패키지의 제조방법에서 기판 상에 도포된 절연막의 평탄도(Passivation Flatness)가 일정하지 않고 반도체 칩의 측벽 부위에 공극(void)이 발생되어 실장 정밀도가 떨어지는 문제점이 있었다.
또한, 상술한 바와 같이 절연막의 평탄도(Passivation Flatness)의 불균형으로 일정하지 않아 재배선층에 굴곡 또는 단선이 발생되는 문제점이 있었다. 또한, 종래기술의 반도체 패키지의 제조방법은 구조 유연성이 떨어지고 조립 공정이 복잡한 문제점이 있었다.
대한민국 공개특허공보 제10-2014-0045461호, (2014.04.16.)
본 발명이 해결하고자 하는 과제는, 반도체 칩의 실장 정밀도를 높일 수 있으며 구조 유연성을 확보할 수 있고 조립 공정을 단순화시킬 수 있는 CIS 반도체 패키지의 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 캐리어 기판의 상면에 캐비티(cavity)를 구비하는 패턴부를 형성하는 패턴 형성단계; 상기 캐비티에 배치되는 포스트형 전극을 형성하는 전극 형성단계; 상기 캐비티에 반도체 칩을 실장하는 칩 실장단계; 상기 패턴부와 상기 반도체 칩을 차폐하되 상기 포스트형 전극과 상기 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 형성하는 지지층 형성단계; 상기 포스트형 전극과 상기 반도체 칩을 전기적으로 접속시키는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계; 상기 반도체 칩을 차폐하는 글라스를 상기 재배선층에 부착하는 글라스 부착단계; 상기 캐리어 기판을 제거하는 백 그라인딩단계; 및 상기 포스트형 전극에 외부접속단자를 부착하는 단자 형성단계를 포함하는 CIS 반도체 패키지의 제조방법이 제공될 수 있다.
상기 백 그라인딩단계에서는 상기 캐리어 기판이 절삭되어 상기 포스트형 전극의 하단부가 외부로 노출될 수 있다.
상기 단자 형성단계에서 상기 외부접속단자는 BGA(ball grid array) 또는 LGA(land grid array) 방식에 의해 형성될 수 있다.
상기 글라스 부착단계에서 상기 글라스는 에폭시(epoxy) 또는 자외선 에폭시(UV epoxy)에 의해 부착될 수 있다.
상기 재배선 형성단계 후 상기 글라스와 상기 반도체 칩 사이의 거리를 조절하기 위해 상기 재배선층의 상면에 보강부재(stiffener)를 배치하는 보강부재 형성단계를 더 포함할 수 있다.
상기 패턴 형성단계는, 상기 캐리어 기판의 상면에 제1 절연막을 도포하는 제1 절연막용 도포단계; 상기 캐비티를 형성하기 위해 상기 제1 절연막의 일부분을 빛에 노출시키는 제1 절연막용 노광단계; 및 상기 캐비티가 형성되도록 상기 제1 절연막을 현상(developing)하는 제1 절연막용 현상단계를 포함할 수 있다.
상기 패턴 형성단계는, 싱기 제1 절연막용 현상단계 후 상기 제1 절연막을 경화(curing)하는 제1 절연막용 경화단계를 포함할 수 있다.
상기 전극 형성단계는, 상기 캐리어 기판의 상면에 상기 패턴부를 차폐하는 포토레지스트를 도포하는 포토레지스트 도포단계; 상기 캐비티를 형성하기 위해 상기 포토레지스트의 일부분을 빛에 노출시키는 포토레지스트 노광단계; 상기 캐비티가 형성되도록 상기 포토레지스트를 현상(developing)하는 포토레지스트 현상단계; 상기 캐비티에 배치되는 상기 포스트형 전극을 도금(plating)을 이용하여 형성하는 도금단계; 및 상기 포토레지스트를 제거하는 포토레지스트 제거단계를 포함할 수 있다.
상기 전극 형성단계는, 상기 포스트형 전극의 노출된 표면을 에칭하는 씨드(seed) 에칭단계를 더 포함할 수 있다.
상기 지지층 형성단계는, 상기 패턴부의 상면에 제2 절연막을 도포하는 제2 절연막용 도포단계; 상기 노출공을 형성하기 위해 상기 제2 절연막의 일부분을 빛에 노출시키는 제2 절연막용 노광단계; 및 상기 노출공이 형성되도록 상기 제2 절연막을 현상(developing)하는 제2 절연막용 현상단계를 포함할 수 있다.
상기 지지층 형성단계는, 상기 제2 절연막용 현상단계 후 상기 제2 절연막을 경화(curing)하는 제2 절연막용 경화단계를 포함할 수 있다.
상기 반도체 칩은 광학(CMOS Image Sensor, CIS) 칩으로 이루어질 수 있다.
본 발명의 실시예들은, 캐리어 기판의 상면에 칩용 캐비티와 전극용 캐비티를 구비하는 패턴부를 형성하는 패턴 형성단계와, 전극용 캐비티에 배치되는 포스트형 전극을 형성하는 전극 형성단계와, 칩용 캐비티에 반도체 칩을 실장하는 칩 실장단계와, 패턴부와 반도체 칩을 차폐하되 포스트형 전극과 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 형성하는 지지층 형성단계와, 포스트형 전극과 반도체 칩을 전기적으로 접속시키는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계와, 반도체 칩을 차폐하는 글라스를 재배선층에 부착하는 글라스 부착단계와, 캐리어 기판을 제거하는 백 그라인딩단계와, 포스트형 전극에 외부접속단자를 부착하는 단자 형성단계를 구비함으로써, 반도체 칩의 실장 정밀도를 높일 수 있으며 구조 유연성을 확보할 수 있고 조립 공정을 단순화시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 CIS 반도체 패키지의 제조방법이 도시된 도면이다.
도 2는 도 1의 제조방법에 의해 제조된 CIS 반도체 패키지가 도시된 도면이다.
도 3은 도 1의 패턴 형성단계가 순차적으로 도시된 공정순서도이다.
도 4는 도 3의 패턴 형성단계에 의해 형성된 패턴부가 도시된 평면도이다.
도 5는 도 1의 전극 형성단계가 순차적으로 도시된 공정순서도이다.
도 6은 도 1의 지지층 형성단계와 재배선 형성단계가 순차적으로 도시된 공정순서도이다.
도 7은 도 1의 글라스 부착단계와 백 그라인딩단계와 단자 형성단계가 순차적으로 도시된 공정순서도이다.
도 8은 본 발명의 제2 실시예에 따른 CIS 반도체 패키지의 제조방법의 보강부재 형성단계가 도시된 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 다만, 본 발명을 설명함에 있어서 이미 공지된 기능 혹은 구성에 대한 설명은, 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 CIS 반도체 패키지의 제조방법이 도시된 도면이고, 도 2는 도 1의 제조방법에 의해 제조된 CIS 반도체 패키지가 도시된 도면이며, 도 3은 도 1의 패턴 형성단계가 순차적으로 도시된 공정순서도이고, 도 4는 도 3의 패턴 형성단계에 의해 형성된 패턴부가 도시된 평면도이며, 도 5는 도 1의 전극 형성단계가 순차적으로 도시된 공정순서도이고, 도 6은 도 1의 지지층 형성단계와 재배선 형성단계가 순차적으로 도시된 공정순서도이며, 도 7은 도 1의 글라스 부착단계와 백 그라인딩단계와 단자 형성단계가 순차적으로 도시된 공정순서도이다.
본 실시예에 따른 CIS 반도체 패키지의 제조방법은, 도 1 내지 도 7에 도시된 바와 같이, 캐리어 기판(110)의 상면에 캐비티(C)를 구비하는 패턴부(130)를 형성하는 패턴 형성단계(S110)와, 캐비티(C)에 배치되는 포스트형 전극(140)을 형성하는 전극 형성단계(S120)와, 캐비티(C)에 반도체 칩(120)을 실장하는 칩 실장단계(S130)와, 패턴부(130)와 반도체 칩(120)을 차폐하되 포스트형 전극(140)과 반도체 칩(120)의 적어도 일부분을 노출시키는 노출공(151)을 구비하는 지지층(150)을 형성하는 지지층 형성단계(S140)와, 포스트형 전극(140)과 반도체 칩(120)을 전기적으로 접속시키는 재배선층(RDL, Redistribution layer, 160)을 형성하는 재배선 형성단계(S150)와, 반도체 칩(120)을 차폐하는 글라스(170)를 재배선층(160)에 부착하는 글라스 부착단계(S160)와, 캐리어 기판(110)을 제거하는 백 그라인딩단계(S170)와, 포스트형 전극(140)에 외부접속단자(181, 182)를 부착하는 단자 형성단계(S180)를 포함한다.
패턴 형성단계(S110)에서는 캐리어 기판(110)의 상면에 캐비티(C)를 구비하는 패턴부(130)가 형성된다.
캐리어 기판(110)은 실리콘, 유리 또는 금속 재질로 마련된다. 패턴부(130)는 캐리어 기판(110)의 상면에 배치된다. 이러한 패턴부(130)는, 도 1 내지 도 7에 자세히 도시된 바와 같이, 캐리어 기판(110)에 지지되며 상호 이격되어 배치되어 캐비티(C)를 형성하는 다수개의 댐부(131)와, 댐부(131)에 대해 이격되어 배치되는 얼라인용 피두셜 마크(fiducial mark, 미도시)를 포함한다.
이러한 다수개의 이러한 댐부(131)들은 도 4에 도시된 바와 같이 규칙적인 사각 형상으로 마련되는데, 이에 본 발명의 권리범위가 한정되는 것은 아니며 댐부(131)은 불규칙적인 다양한 형상, 다양한 크기 및 다양한 개수로 형성될 수 있다. 또한,
이러한 댐부(131)들 사이에는 캐비티(C)가 배치된다. 본 실시예에서 캐비티 (C)는 그루브(groove)와 같은 형상으로 댐부(131)의 상면에 대해 함몰된 형상으로 마련된다. 캐비티(C)는, 도 2 내지 도 7에 자세히 도시된 바와 같이, 반도체 칩(120)이 배치되는 칩용 캐비티(C1)과, 칩용 캐비티(C1)와 연통되며 포스트형 전극(140)이 배치되는 전극용 캐비티(C2)를 포함한다. 즉, 캐비티(C)의 일부에 포스트형 전극(140)과 반도체 칩(120)이 배치될 수 있다.
칩용 캐비티(C1)와 전극용 캐비티(C2)가 상호 연통되는 것과 같이 본 실시예의 캐비티(C)는 서로 연통되어 수로와 같은 역할을 한다. 따라서, 후술할 지지층 형성단계(S140)에서 지지층(150)을 생성하는 후술할 제2 절연막(P2)이 수로와 같은 캐비티(C2)를 따라 원활하게 유동될 수 있다. 이렇게 제2 절연막(P2)이 캐비티(C)를 따라 원활하게 유동됨으로써, 지지층 형성단계(S140)에서 칩용 캐비티(C1)에 배치된 반도체 칩(120)은 제2 절연막(P2)에 충분히 잠길 수 있고, 이에 따라 반도체 칩(120)의 측벽 부위에 공극(void)이 발생되는 것이 방지된다.
또한, 지지층 형성단계(S140)에서 제2 절연막(P2)이 캐비티(C2)를 따라 원활하게 유동됨으로써, 제2 절연막(P2)의 유막이 균일한 평탄도(flatness)를 가질 수 있다. 여기서 제2 절연막(P2)의 유막은 제2 절연막(P2)이 경화된 후에는 지지층(150)의 상단부를 형성함으로써, 지지층(150)의 상단부가 균일한 평탄도(flatness)를 가질 수 있다.
피두셜 마크(미도시)는 캐리어 기판(110)에 반도체 칩(120)을 실장 시 반도체 칩(120)과 캐리어 기판(110)의 얼라인에 사용된다. 피두셜 마크(미도시)를 인식하는 감지센서(미도시)가 피두셜 마크(미도시)를 인식하여 캐리어 기판(110)의 위치를 인식한 후 반도체 칩(120)을 실장하는 기구(미도시)가 반도체 칩(120) 또는 캐리어 기판(110)을 이동시켜 반도체 칩(120)과 캐리어 기판(110)을 얼라인한다.
또한, 상술한 패턴부(130)는, 지지층(150)이 형성되기 전에 미리 형성되어 지지층(150)을 하부에서 지지함으로써, 지지층(150)을 안정적으로 지지하여 지지층(150)의 평탄도(flatness)를 균일하게 한다. 이렇게 균일한 평탄도(flatness)를 가지는 본 실시예의 지지층(150)은 지지층(150)의 상측에 배치되는 재배선층(160)에 굴곡 또는 단선이 발생되는 것을 방지한다.
본 실시예에 따른 패턴 형성단계(S110)는, 도 3에 자세히 도시된 바와 같이, 캐리어 기판(110)을 세정하는 세정단계(미도시)와, 캐리어 기판(110)의 상면에 제1 절연막(P1)을 도포하는 제1 절연막용 도포단계(도 3(a))와, 캐비티(C)를 형성하기 위해 제1 절연막(P1)의 일부분을 빛에 노출시키는 제1 절연막용 노광단계(미도시)와, 캐비티(C)가 형성되도록 제1 절연막(P1)을 현상(developing)하는 제1 절연막용 현상단계(도 3(b))와, 제1 절연막용 현상단계 후 제1 절연막(P1)을 경화(curing)하는 제1 절연막용 경화단계(미도시)를 포함한다.
제1 절연막용 도포단계(도 3(a))에서는 제1 절연막(P1)이 캐리어 기판(110)의 상면에 도포된다.
제1 절연막용 노광단계에서는 칩용 캐비티(C1)과 전극용 캐비티(C2)를 형성하기 위해 제1 절연막(P1)의 일부분이 빛(지외선)에 노출된다. 즉, 칩용 캐비티(C1)과 전극용 캐비티(C2)의 형상으로 형성된 절개공(미도시)이 마련된 마스크(미도시)로 빛(자외선)을 조사하여 절개공(미도시)을 통과한 빛(자외선)에 도포된 제1 절연막(P1)을 노출시킨다.
제1 절연막용 현상단계(도 3(b))에서는 빛(자외선)에 노출된 부분이 제거된다.
제1 절연막용 경화단계에서는 제1 절연막용 현상단계 후 현상되고 남은 제1 절연막(P1)이 경화(curing)된다. 이러한 제1 절연막용 경화단계에서는 제1 절연막용 현상단계 후 현상되고 남은 제1 절연막(P1)을 고온으로 열처리하여 경화(curing)시킨다. 이러한 제1 절연막용 경화단계를 거쳐 댐부(131)와 얼라인용 피두셜 마크(fiducial mark, 미도시)가 완성된다.
전극 형성단계(S120)에서는 전극용 캐비티(C2)에 배치되는 포스트형 전극(140)이 형성된다. 이러한 전극 형성단계(S120)는, 도 5에 자세히 도시된 바와 같이, 패턴부(130)와 캐리어 기판(110)을 세정하는 세정단계(미도시)와, 캐리어 기판(110)에 금속을 증착하는 스퍼터링 단계(미도시)와, 캐리어 기판(110)의 상면에 패턴부(130)를 차폐하는 포토레지스트(PR)를 도포하는 포토레지스트 도포단계(도 5(a))와, 전극용 캐비티(C2)를 형성하기 위해 포토레지스트(PR)의 일부분을 빛에 노출시키는 포토레지스트 노광단계(미도시)와, 전극용 캐비티(C2)가 형성되도록 포토레지스트(PR)를 현상(developing)하는 포토레지스트 현상단계(도 5(b))와, 전극용 캐비티(C2)에 배치되는 포스트형 전극(140)을 도금(plating)을 이용하여 형성하는 도금단계(도 5(c))와, 포토레지스트(PR)를 제거하는 포토레지스트 제거단계(도 5(d))와, 포스트형 전극(140)의 노출된 표면을 에칭하는 씨드(seed) 에칭단계(미도시)를 포함한다.
포토레지스트 도포단계에서는 캐리어 기판(110)의 상면에 패턴부(130)를 차폐하는 포토레지스트(PR)가 도포된다.
포토레지스트 노광단계에서는 전극용 캐비티(C2)를 형성하기 위해 포토레지스트(PR)의 일부분이 빛에 노출된다. 즉, 전극용 캐비티(C2)의 형상으로 형성된 절개공(미도시)이 마련된 마스크(미도시)로 빛(자외선)을 조사하여 절개공(미도시)을 통과한 빛(자외선)에 도포된 포토레지스트(PR)를 노출시킨다.
포토레지스트 현상단계에서는 빛(자외선)에 노출된 부분이 제거된다.
도금단계(도 5(c))에서는 전극용 캐비티(C2)에 배치되는 포스트형 전극(140)이 도금(plating)에 의해 형성된다.
포토레지스트 제거단계(도 5(d))에서는 남은 포토레지스트(PR)가 모두 제거된다. 본 실시예에 따른 포토레지스트 제거단계(도 5(d))에서는 플라즈마를 이용하여 제거하는 건식방식 또는 유기용매를 이용하여 제거하는 습식 방식이 사용될 수 있다.
씨드(seed) 에칭단계는 포스트형 전극(140)의 노출된 표면이 에칭된다. 이러한 씨드(seed) 에칭단계에서는 포스트형 전극(140)의 노출된 표면이 에칭되어 포스트형 전극(140)의 노출된 표면에 묻은 이물질이 제거된다.
칩 실장단계(S130)에서는 도 5(e)에 도시된 바와 같이 칩용 캐비티(C1)에 반도체 칩(120)이 실장된다. 본 실시예에서 반도체 칩(120)은 광학(CMOS Image Sensor, CIS) 칩으로 이루어진다.
지지층 형성단계(S140)에서는 패턴부(130)와 반도체 칩(120)을 차폐하되 포스트형 전극(140)과 반도체 칩(120)의 적어도 일부분을 노출시키는 노출공(151)을 구비하는 지지층(150)이 형성된다.
지지층 형성단계(S140)는, 도 6에 자세히 도시된 바와 같이, 패턴부(130)의 상면에 제2 절연막(P2)을 도포하는 제2 절연막용 도포단계(도 6(a))와, 노출공(151)을 형성하기 위해 제2 절연막(P2)의 일부분을 빛에 노출시키는 제2 절연막용 노광단계(미도시)와, 노출공(151)이 형성되도록 제2 절연막(P2)을 현상(developing)하는 제2 절연막용 현상단계(도 6(b))와, 제2 절연막용 현상단계 후 제2 절연막(P2)을 경화(curing)하는 제2 절연막용 경화단계(미도시)를 포함한다.
제2 절연막용 도포단계(도 6(a))에서는 제2 절연막(P2)이 패턴부(130)의 상면에 도포된다. 이러한 제2 절연막용 도포단계(도 6(a))에서 상술한 바와 같이 액체 상태의 제2 절연막(P2)이 칩 배치용 댐부(131)에 의해 칩용 캐비티(C1)에 수용됨으로써, 반도체 칩(120)이 제2 절연막(P2)에 충분히 잠겨 반도체 칩(120)의 측벽 부위에 공극(void)이 발생되는 것이 방지된다.
제2 절연막용 도포단계(도 6(a))에서 도포된 제2 절연막(P2)은 수로와 같은 기능을 하는 캐비티(C)를 따라 원활하게 유동됨으로써, 제2 절연막(P2)의 유막은 균일한 평탄도(flatness)를 가질 수 있다. 제2 절연막용 경화단계(미도시)에 의해 경화된 제2 절연막(P2)의 유막은 지지층(150)의 상단부에 해당됨으로써, 결과적으로 지지층(150)의 상단부가 균일한 평탄도(flatness)를 가질 수 있다.
제2 절연막용 노광단계에서는 노출공(151)을 형성하기 위해 제2 절연막(P2)의 일부분이 빛(지외선)에 노출된다.
즉, 노출공(151)의 형상으로 형성된 절개공(미도시)이 마련된 마스크(미도시)로 빛(자외선)을 조사하여 절개공(미도시)을 통과한 빛(자외선)에 도포된 제2 절연막(P2)을 노출시킨다.
제2 절연막용 현상단계(도 6(b))에서는 빛(자외선)에 노출된 부분이 제거된다.
제2 절연막용 경화단계에서는 제2 절연막용 현상단계 후 현상되고 남은 제2 절연막(P2)이 경화(curing)된다. 이러한 제2 절연막용 경화단계에서는 제2 절연막용 현상단계 후 현상되고 남은 제2 절연막(P2)을 고온으로 열처리하여 경화(curing)시킨다.
상술한 바와 같이 본 실시예의 지지층(150)을 형성하는 제2 절연막(P2)이 패턴부(130)의 상면에 도포됨으로써, 지지층(150)이 패턴부(130)의 상면에 안정적으로 지지되어 지지층(150)의 평탄도(flatness)를 균일하게 한다. 이렇게 균일한 평탄도(flatness)를 가지는 본 실시예의 지지층(150)은 지지층(150)의 상측에 배치되는 재배선층(160)에 굴곡 또는 단선이 발생되는 것을 방지한다.
재배선 형성단계(S150)에서는 도 6(c)에 도시된 바와 같이 지지층(150)에 지지되며 포스트형 전극(140)과 반도체 칩(120)에 전기적으로 접속되는 재배선층(160)이 형성된다. 이러한 재배선 형성단계(S150))에서 재배선 패턴(162)은 포스트형 전극(140)과 반도체 칩(120)에 전기적으로 접속에 전기적으로 접속된다.
재배선 형성단계(S150)는, 도 6(c)에 도시된 바와 같이, 지지층에 지지되며 포스트형 전극(140)과 반도체 칩(120)을 전기적으로 접속하는 재배선 본체층(161)을 형성하는 재배선 본체 형성단계와, 재배선 본체층(161)을 차폐하는 배선 보호층(162)을 형성하는 보호층 형성단계를 포함한다. 배선 보호층(162)은 절연재질로 마련된다.
글라스 부착단계(S160)에서는 도 7(a)에 도시된 바와 같이 반도체 칩(120)을 차폐하는 글라스(170)가 재배선층(160)에 부착된다. 이러한 글라스 부착단계(S160)에서 글라스(170)는 에폭시(epoxy) 또는 자외선 에폭시(UV epoxy)에 의해 배선 보호층(162)의 상면에 본딩된다.
백 그라인딩단계(S170)에서는 도 7(b)에 도시된 바와 같이 캐리어 기판(110)이 제거된다. 백 그라인딩단계(S170)에서는, 캐리어 기판(110)이 밑면에서부터 그라인딩된다. 그라인딩은 그라인딩 휠(Grinding Wheel) 또는 연마 CMP(Chemical Mechanical Polishing) 등에 의해 이루어질 수 있다.
단자 형성단계(S180)에서는, 도 7(b)에 도시된 바와 같이, 패턴부(130)에 외부접속단자(181, 182)가 형성된다. 이러한 단자 부착단계에서는 포스트형 전극(140)에 외부접속단자(181, 182)가 부착된다.
본 실시예에 따른 단자 형성단계(S180)에서 외부접속단자(181, 182)는, BGA(ball grid array) 또는 LGA(land grid array) 방식에 의해 형성될 수 있다. LGA(land grid array) 방식에 의해 랜드(181)가 형성되고(도 2(a) 참조), BGA(ball grid array)에 의해 볼(182)이 형성될 수 있다(도 2(b) 참조).
이와 같이 본 실시예에 따른 CIS 반도체 패키지의 제조방법은, 캐리어 기판(110)의 상면에 캐비티(C)를 구비하는 패턴부(130)를 형성하는 패턴 형성단계(S110)와, 캐비티(C)에 배치되는 포스트형 전극(140)을 형성하는 전극 형성단계(S120)와, 캐비티(C)에 반도체 칩(120)을 실장하는 칩 실장단계(S130)와, 패턴부(130)와 반도체 칩(120)을 차폐하되 포스트형 전극(140)과 반도체 칩(120)의 적어도 일부분을 노출시키는 노출공(151)을 구비하는 지지층(150)을 형성하는 지지층 형성단계(S140)와, 포스트형 전극(140)과 반도체 칩(120)을 전기적으로 접속시키는 재배선층(160)을 형성하는 재배선 형성단계(S150)와, 반도체 칩(120)을 차폐하는 글라스(170)를 재배선층(160)에 부착하는 글라스 부착단계(S160)와, 캐리어 기판(110)을 제거하는 백 그라인딩단계(S170)와, 포스트형 전극(140)에 외부접속단자(181, 182)를 부착하는 단자 형성단계(S180)를 구비함으로써, 반도체 칩(120)의 실장 정밀도를 높일 수 있으며 구조 유연성을 확보할 수 있고 조립 공정을 단순화시킬 수 있다.
도 8은 본 발명의 제2 실시예에 따른 CIS 반도체 패키지의 제조방법의 보강부재 형성단계가 도시된 도면이다.
이하에서는 본 발명의 제2 실시예를 설명한다. 본 실시예는 제1 실시예와 비교할 때에 보강부재 형성단계가 추가되는 점에서 차이가 있을 뿐, 다른 구성에 있어서는 도 1 내지 도 7의 제1 실시예의 구성과 동일하므로, 이하에서는 보강부재 형성단계에 대해서만 설명한다.
본 실시예에 따른 CIS 반도체 패키지의 제조방법은, 재배선 형성단계(S150) 후 글라스 부착단계(S160) 전에 글라스(170)와 반도체 칩(120) 사이의 거리를 조절하기 위해 재배선층(160)의 상면에 보강부재(stiffener, 290)를 배치하는 보강부재 형성단계를 포함한다.
보강부재(290)는 글라스(170)와 반도체 칩(120) 사이의 거리조건에 따라 적절한 두께를 가지도록 형성된다. 이러한 보강부재(290)는 에폭시에 의해 글라스(170)의 하면 및 재배선층(160)의 상면에 부착된다.
이와 같이 본 실시예에 따른 이와 같이 본 실시예에 따른 CIS 반도체 패키지의 제조방법은, 재배선층(160)과 글라스(170)의 사이에 보강부재(stiffener, 290)를 배치하는 보강부재 형성단계를 구비함으로써, 글라스(170)와 반도체 칩(120) 사이의 거리를 조절할 수 있는 이점이 있다.
이상 도면을 참조하여 본 실시예에 대해 상세히 설명하였지만 본 실시예의 권리범위가 전술한 도면 및 설명에 국한되지는 않는다.
이와 같이 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정예 또는 변형예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.
110: 캐리어 기판 120: 반도체 칩
130: 패턴부 131: 댐부
140: 포스트형 전극 150: 지지층
160: 재배선층 C: 캐비티

Claims (12)

  1. 캐리어 기판의 상면에 캐비티(cavity)를 구비하는 패턴부를 형성하는 패턴 형성단계;
    상기 캐비티에 배치되는 포스트형 전극을 형성하는 전극 형성단계;
    상기 캐비티에 반도체 칩을 실장하는 칩 실장단계;
    상기 패턴부와 상기 반도체 칩을 차폐하되 상기 포스트형 전극과 상기 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 형성하는 지지층 형성단계;
    상기 포스트형 전극과 상기 반도체 칩을 전기적으로 접속시키는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계;
    상기 반도체 칩을 차폐하는 글라스를 상기 재배선층에 부착하는 글라스 부착단계;
    상기 캐리어 기판을 제거하는 백 그라인딩단계; 및
    상기 포스트형 전극에 외부접속단자를 부착하는 단자 형성단계를 포함하는 CIS 반도체 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 백 그라인딩단계에서는 상기 캐리어 기판이 절삭되어 상기 포스트형 전극의 하단부가 외부로 노출되는 것을 특징으로 하는 CIS 반도체 패키지의 제조방법.
  3. 제1항에 있어서,
    상기 단자 형성단계에서 상기 외부접속단자는 BGA(ball grid array) 또는 LGA(land grid array) 방식에 의해 형성되는 것을 특징으로 하는 CIS 반도체 패키지의 제조방법.
  4. 제1항에 있어서,
    상기 글라스 부착단계에서 상기 글라스는 에폭시(epoxy) 또는 자외선 에폭시(UV epoxy)에 의해 부착되는 것을 특징으로 하는 CIS 반도체 패키지의 제조방법.
  5. 제1항에 있어서,
    상기 재배선 형성단계 후 상기 글라스와 상기 반도체 칩 사이의 거리를 조절하기 위해 상기 재배선층의 상면에 보강부재(stiffener)를 배치하는 보강부재 형성단계를 더 포함하는 CIS 반도체 패키지의 제조방법.
  6. 제1항에 있어서,
    상기 패턴 형성단계는,
    상기 캐리어 기판의 상면에 제1 절연막을 도포하는 제1 절연막용 도포단계;
    상기 캐비티를 형성하기 위해 상기 제1 절연막의 일부분을 빛에 노출시키는 제1 절연막용 노광단계; 및
    상기 캐비티가 형성되도록 상기 제1 절연막을 현상(developing)하는 제1 절연막용 현상단계를 포함하는 CIS 반도체 패키지의 제조방법.
  7. 제6항에 있어서,
    상기 패턴 형성단계는,
    싱기 제1 절연막용 현상단계 후 상기 제1 절연막을 경화(curing)하는 제1 절연막용 경화단계를 포함하는 CIS 반도체 패키지의 제조방법.
  8. 제1항에 있어서,
    상기 전극 형성단계는,
    상기 캐리어 기판의 상면에 상기 패턴부를 차폐하는 포토레지스트를 도포하는 포토레지스트 도포단계;
    상기 캐비티를 형성하기 위해 상기 포토레지스트의 일부분을 빛에 노출시키는 포토레지스트 노광단계;
    상기 캐비티가 형성되도록 상기 포토레지스트를 현상(developing)하는 포토레지스트 현상단계;
    상기 캐비티에 배치되는 상기 포스트형 전극을 도금(plating)을 이용하여 형성하는 도금단계; 및
    상기 포토레지스트를 제거하는 포토레지스트 제거단계를 포함하는 CIS 반도체 패키지의 제조방법.
  9. 제8항에 있어서,
    상기 전극 형성단계는,
    상기 포스트형 전극의 노출된 표면을 에칭하는 씨드(seed) 에칭단계를 더 포함하는 CIS 반도체 패키지의 제조방법.
  10. 제1항에 있어서,
    상기 지지층 형성단계는,
    상기 패턴부의 상면에 제2 절연막을 도포하는 제2 절연막용 도포단계;
    상기 노출공을 형성하기 위해 상기 제2 절연막의 일부분을 빛에 노출시키는 제2 절연막용 노광단계; 및
    상기 노출공이 형성되도록 상기 제2 절연막을 현상(developing)하는 제2 절연막용 현상단계를 포함하는 CIS 반도체 패키지의 제조방법.
  11. 제10항에 있어서,
    상기 지지층 형성단계는,
    상기 제2 절연막용 현상단계 후 상기 제2 절연막을 경화(curing)하는 제2 절연막용 경화단계를 포함하는 CIS 반도체 패키지의 제조방법.
  12. 제1항에 있어서,
    상기 반도체 칩은 광학(CMOS Image Sensor, CIS) 칩인 것을 특징으로 하는 CIS 반도체 패키지의 제조방법.
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