KR20230049270A - 3d resistive random access memory - Google Patents

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KR20230049270A
KR20230049270A KR1020210132173A KR20210132173A KR20230049270A KR 20230049270 A KR20230049270 A KR 20230049270A KR 1020210132173 A KR1020210132173 A KR 1020210132173A KR 20210132173 A KR20210132173 A KR 20210132173A KR 20230049270 A KR20230049270 A KR 20230049270A
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Abstract

Disclosed is a three-dimensional resistance change memory. According to an embodiment, the three-dimensional resistance change memory comprises: word lines extending in a horizontal direction on a substrate and arranged while being spaced apart from one another in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction, each of the vertical channel structures including a vertical channel pattern extending in the vertical direction, a resistance change pattern formed and extended by a resistance change material while being enveloped by the vertical channel pattern, and a bit line formed and extended while being enveloped by the resistance change pattern, the resistance change pattern constituting memory cells corresponding to the word lines. The three-dimensional resistance change memory performs memory operations using a voltage difference between each of the regions corresponding to the word lines among the resistance change pattern and the bit line. Therefore, provided is a three-dimensional resistance change memory, wherein a low-resistance region where current flows during memory operations is formed accurately on a target memory cell, thereby improving the accuracy of the memory operations.

Description

3차원 저항 변화 메모리{3D RESISTIVE RANDOM ACCESS MEMORY}3D resistance change memory {3D RESISTIVE RANDOM ACCESS MEMORY}

아래의 실시예들은 3차원 저항 변화 메모리에 관한 것으로, 보다 상세하게는 저항 변화 물질로 형성되는 저항 변화 패턴의 고저항 상태(reset 상태)와 저저항 상태(set 상태) 사이의 변화로 데이터의 저장을 구현하는 메모리에 대한 기술이다.The following embodiments relate to a three-dimensional resistance change memory, and more particularly, to store data as a change between a high resistance state (reset state) and a low resistance state (set state) of a resistance change pattern formed of a resistance change material. It is a technique for memory that implements.

저항 변화 메모리는, 저항 변화 물질로 형성되는 저항 변화 패턴의 고저항 상태(High Resistivity State; HRS)(reset 상태)와 저저항 상태(Low Resistivity State; LRS)(set 상태) 사이의 변화로 데이터의 저장을 구현하는 메모리이다.Resistance change memory is a change between a high resistance state (HRS) (reset state) and a low resistance state (LRS) (set state) of a resistance change pattern formed of a resistance change material. It is memory that implements the storage of data.

보다 상세하게, 저항 변화 메모리는 메모리 동작으로서, 이진 데이터 "1"을 기록하기 위해 고저항 상태의 저항 변화 패턴에 전도성 필라멘트를 형성하여 저항 변화 패턴을 저저항 상태로 전환하는 set 동작(프로그램 동작)과 이진 데이터 "0"을 기록하기 위한 블록 단위 소거의 reset 동작(소거 동작)을 수행할 수 있다.More specifically, the resistance change memory is a memory operation, which is a set operation (program operation) of converting the resistance change pattern to a low resistance state by forming a conductive filament in a resistance change pattern in a high resistance state in order to record binary data “1”. and a reset operation (erase operation) of block-by-block erase to record binary data “0”.

이와 같은 저항 변화 메모리는 집적도를 개선하고자, 기존의 3차원 저항 변화 메모리를 도시한 도 1 내지 2와 같은 3차원 구조를 적용하였다.In order to improve the degree of integration, such a resistance change memory adopts a three-dimensional structure as shown in FIGS. 1 and 2 of a conventional three-dimensional resistance change memory.

그러나 기존의 3차원 저항 변화 메모리는, 도 1에 도시된 바와 같이 수직 채널 구조체(110)의 상부에 위치하는 비트 라인(120)에 전압을 인가하여 프로그램 동작을 하기 때문에, 저항 변화 패턴(RCP) 내에서 프로그램 동작의 대상이 되는 대상 메모리 셀(130)과 인접 메모리 셀(140, 150) 사이의 전압 차를 통해 수직 방향으로의 전계를 형성하는 단점을 갖는다. 이에, 전류가 흐르는 저저항 영역(160)이 대상 메모리 셀(140)이 아닌 대상 메모리 셀(140)의 상하 위치에 형성되어, 메모리 동작의 정확도가 떨어지는 문제가 발생된다.However, as shown in FIG. 1 , the existing 3D resistance change memory performs a program operation by applying a voltage to the bit line 120 located above the vertical channel structure 110, so that the resistance change pattern (RCP) It has a disadvantage in that an electric field is formed in a vertical direction through a voltage difference between the target memory cell 130 and the adjacent memory cells 140 and 150, which are the target of the program operation within the memory cell 130. Accordingly, the low-resistance region 160 through which the current flows is formed above and below the target memory cell 140 , not the target memory cell 140 , resulting in a problem in which accuracy of memory operation is lowered.

마찬가지로, 기존의 3차원 저항 변화 메모리는, 도 2에 도시된 바와 같이 수직 채널 구조체(110)의 상부에 위치하는 비트 라인(120)에 전압을 인가하여 판독 동작을 수행하기 때문에, 저항 변화 패턴(RCP) 내에서 판독 동작의 대상이 되는 대상 메모리 셀(130)과 인접 메모리 셀(140, 150) 사이의 전압 차를 통해 저저항 영역(160)이 제대로 형성되지 못해, 전류가 흐르지 못해 메모리 동작의 정확도가 떨어지는 문제를 갖는다.Similarly, since the conventional 3-dimensional resistance change memory performs a read operation by applying a voltage to the bit line 120 positioned above the vertical channel structure 110 as shown in FIG. 2, the resistance change pattern ( The low-resistance region 160 is not properly formed through the voltage difference between the target memory cell 130, which is the target of the read operation, and the adjacent memory cells 140 and 150 within the RCP), so that current does not flow, resulting in poor memory operation. I have a problem with poor accuracy.

따라서, 설명된 단점 및 문제를 해결하기 위한 기술이 제안될 필요가 있다.Accordingly, a technique needs to be proposed to address the described disadvantages and problems.

일 실시예들은 메모리 동작의 정확도를 향상시키고자, 메모리 동작에서 전류가 흐르는 저저항 영역을 대상 메모리 셀에 정확히 형성하는 3차원 저항 변화 메모리를 제안한다.In order to improve the accuracy of a memory operation, one embodiment proposes a 3D resistance change memory that accurately forms a low-resistance region through which a current flows in a target memory cell during a memory operation.

보다 상세하게, 일 실시예들은 비트 라인을 저항 변화 패턴의 내부에 연장 형성하는 구조를 통해, 저항 변화 패턴 중 워드 라인들에 대응하는 영역들 각각과 비트 라인 사이의 전압 차를 이용하여 메모리 동작을 수행함으로써, 비트 라인으로부터 대상 메모리 셀로 향하는 전계를 형성하고, 저저항 영역을 저항 변화 패턴에서 대상 메모리 셀에 대응하는 영역에 형성하는 3차원 저항 변화 메모리를 제안한다.More specifically, in some embodiments, a memory operation is performed by using a voltage difference between regions corresponding to word lines of the resistance change pattern and the bit line through a structure in which a bit line extends inside the resistance change pattern. As a result, an electric field directed from a bit line to a target memory cell is formed, and a low-resistance region is formed in a region corresponding to the target memory cell in a resistance change pattern.

다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the technical problems to be solved by the present invention are not limited to the above problems, and can be variously expanded without departing from the technical spirit and scope of the present invention.

일 실시예에 따르면, 3차원 저항 변화 메모리는, 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴에 둘러싸인 채 저항 변화 물질로 연장 형성되는 저항 변화 패턴 및 상기 저항 변화 패턴에 둘러싸인 채 연장 형성되는 비트 라인을 포함하며, 상기 저항 변화 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하고, 상기 3차원 저항 변화 메모리는, 상기 저항 변화 패턴 중 상기 워드 라인들에 대응하는 영역들 각각과 상기 비트 라인 사이의 전압 차를 이용하여 메모리 동작을 수행하는 것을 특징으로 할 수 있다.According to one embodiment, a three-dimensional resistance change memory may include word lines extending in a horizontal direction on a substrate and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction, wherein each of the vertical channel structures extends from a resistance change material while being surrounded by a vertical channel pattern extending in the vertical direction and the vertical channel pattern. A resistance change pattern comprising a resistance change pattern and a bit line extending while being surrounded by the resistance change pattern, wherein the resistance change pattern constitutes memory cells corresponding to the word lines, wherein the three-dimensional resistance change memory comprises , A memory operation may be performed using a voltage difference between each of regions corresponding to the word lines and the bit line in the resistance change pattern.

일 측면에 따르면, 상기 3차원 저항 변화 메모리는, 상기 저항 변화 패턴 중 상기 워드 라인들에 대응하는 영역들 각각과 상기 비트 라인 사이의 전압 차를 이용하여 메모리 동작을 수행함에 응답하여, 상기 메모리 동작 시 상기 비트 라인으로부터 상기 메모리 셀들 중 상기 메모리 동작의 대상이 되는 대상 메모리 셀로 향하는 전계를 형성하는 것을 특징으로 할 수 있다.According to one aspect, the 3D resistance change memory performs the memory operation using a voltage difference between each of regions corresponding to the word lines and the bit line in the resistance change pattern, in response to performing the memory operation. An electric field directed from the bit line to a target memory cell, which is a target of the memory operation, among the memory cells may be formed.

다른 실시예에 따르면, 상기 3차원 저항 변화 메모리는, 상기 메모리 동작 시 상기 비트 라인으로부터 상기 대상 메모리 셀로 향하는 전계를 형성함에 따라, 상기 저항 변화 패턴에서 상기 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 영역에 전류가 흐르는 저저항 영역을 형성하는 것을 특징으로 할 수 있다.According to another embodiment, the 3D resistance change memory forms an electric field from the bit line to the target memory cell during the memory operation, so that the resistance change pattern corresponds to the target memory cell that is the target of the memory operation. It may be characterized in that a low-resistance region through which current flows is formed in the region to be formed.

일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴에 둘러싸인 채 저항 변화 물질로 연장 형성되는 저항 변화 패턴 및 상기 저항 변화 패턴에 둘러싸인 채 연장 형성되는 비트 라인을 포함하며, 상기 저항 변화 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 저항 변화 메모리의 메모리 동작 방법은, 상기 저항 변화 패턴 중 상기 워드 라인들에 대응하는 영역들 각각과 상기 비트 라인 사이의 전압 차를 발생시키는 단계; 및 상기 전압 차가 발생됨에 응답하여, 상기 비트 라인으로부터 상기 메모리 셀들 중 상기 메모리 동작의 대상이 되는 대상 메모리 셀로 향하는 전계를 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to one embodiment, word lines extending in a horizontal direction on a substrate and spaced apart in a vertical direction are arranged; and vertical channel structures penetrating the word lines and extending in the vertical direction, wherein each of the vertical channel structures extends from a resistance change material while being surrounded by a vertical channel pattern extending in the vertical direction and the vertical channel pattern. A memory operation of a 3-dimensional resistance change memory including a resistance change pattern and a bit line extending while being surrounded by the resistance change pattern, wherein the resistance change pattern constitutes memory cells corresponding to the word lines. The method may include generating a voltage difference between each of regions corresponding to the word lines of the resistance change pattern and the bit line; and forming an electric field directed from the bit line to a target memory cell, which is a target memory cell of the memory cells, in response to the voltage difference being generated.

일 측면에 따르면, 상기 형성하는 단계는, 상기 메모리 동작 시 상기 비트 라인으로부터 상기 대상 메모리 셀로 향하는 전계를 형성함에 따라, 상기 저항 변화 패턴에서 상기 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 영역에 전류가 흐르는 저저항 영역을 형성하는 단계인 것을 특징으로 할 수 있다.According to one aspect, the forming may include forming an electric field from the bit line to the target memory cell during the memory operation so that a region corresponding to the target memory cell to be subjected to the memory operation is formed in the resistance change pattern. It may be characterized in that it is a step of forming a low-resistance region through which current flows.

일 실시예들은 비트 라인을 저항 변화 패턴의 내부에 연장 형성하는 구조를 통해, 저항 변화 패턴 중 워드 라인들에 대응하는 영역들 각각과 비트 라인 사이의 전압 차를 이용하여 메모리 동작을 수행함으로써, 비트 라인으로부터 대상 메모리 셀로 향하는 전계를 형성하고, 저저항 영역을 저항 변화 패턴에서 대상 메모리 셀에 대응하는 영역에 형성하는 3차원 저항 변화 메모리를 제안할 수 있다.In one embodiment, a memory operation is performed by using a voltage difference between regions corresponding to word lines of the resistance change pattern and the bit line through a structure in which the bit line extends inside the resistance change pattern, A three-dimensional resistance change memory in which an electric field directed from a line to a target memory cell is formed and a low resistance region is formed in a region corresponding to the target memory cell in a resistance change pattern may be proposed.

따라서, 일 실시예들은 메모리 동작에서 전류가 흐르는 저저항 영역을 대상 메모리 셀에 정확히 형성함으로써, 메모리 동작의 정확도를 향상시키는 기술 효과를 달성할 수 있다.Accordingly, the embodiments may achieve a technical effect of improving accuracy of a memory operation by accurately forming a low-resistance region through which a current flows in a target memory cell during a memory operation.

다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the effects of the present invention are not limited to the above effects, and can be variously extended without departing from the technical spirit and scope of the present invention.

도 1은 기존의 3차원 저항 변화 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 2는 기존의 3차원 저항 변화 메모리의 판독 동작을 설명하기 위한 단면도이다.
도 3은 일 실시예에 따른 3차원 저항 변화 메모리의 어레이를 도시한 간략 회로도이다.
도 4는 일 실시예에 따른 3차원 저항 변화 메모리를 도시한 평면도이다.
도 5는 일 실시예에 따른 3차원 저항 변화 메모리를 도시한 단면도로서, 도 3을 A-A'선으로 자른 단면에 해당된다.
도 6은 다른 실시예에 따른 3차원 저항 변화 메모리를 도시한 단면도이다.
도 7은 또 다른 실시예에 따른 3차원 저항 변화 메모리를 도시한 단면도이다.
도 8은 일 실시예에 따른 3차원 저항 변화 메모리의 메모리 동작 방법을 도시한 플로우 차트이다.
도 9는 일 실시예에 따른 3차원 저항 변화 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 10은 일 실시예에 따른 3차원 저항 변화 메모리의 판독 동작을 설명하기 위한 단면도이다.
도 11은 실시예들에 따른 3차원 저항 변화 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.1 is a cross-sectional view for explaining a program operation of a conventional three-dimensional resistance change memory.
2 is a cross-sectional view illustrating a read operation of a conventional three-dimensional resistance change memory.
3 is a simplified circuit diagram illustrating an array of three-dimensional resistive change memories according to one embodiment.
4 is a plan view illustrating a 3D resistance change memory according to an exemplary embodiment.
FIG. 5 is a cross-sectional view illustrating a three-dimensional resistance change memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 3 taken along line A-A′.
6 is a cross-sectional view illustrating a 3D resistance change memory according to another embodiment.
7 is a cross-sectional view illustrating a 3D resistance change memory according to another embodiment.
8 is a flowchart illustrating a memory operation method of a 3D resistance change memory according to an exemplary embodiment.
9 is a cross-sectional view illustrating a program operation of a 3D resistance change memory according to an exemplary embodiment.
10 is a cross-sectional view illustrating a read operation of a 3D resistance change memory according to an exemplary embodiment.
11 is a perspective view schematically illustrating an electronic system including a 3D resistance change memory according to embodiments.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.

또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.In addition, terms used in this specification (terminology) are terms used to appropriately express preferred embodiments of the present invention, which may vary according to the intention of a viewer or operator or customs in the field to which the present invention belongs. Therefore, definitions of these terms will have to be made based on the content throughout this specification. For example, in this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. Also, as used herein, "comprises" and/or "comprising" means that a referenced component, step, operation, and/or element is one or more other components, steps, operations, and/or elements. The presence or addition of elements is not excluded. In addition, although terms such as first and second are used in this specification to describe various regions, directions, shapes, etc., these regions, directions, and shapes should not be limited by these terms. These terms are only used to distinguish one area, direction or shape from another area, direction or shape. Accordingly, a portion referred to as a first portion in one embodiment may be referred to as a second portion in another embodiment.

또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.Also, it should be understood that the various embodiments of the present invention are different from each other but are not necessarily mutually exclusive. For example, specific shapes, structures, and characteristics described herein may be implemented in one embodiment in another embodiment without departing from the spirit and scope of the present invention. In addition, it should be understood that the location, arrangement, or configuration of individual components in the scope of each embodiment presented may be changed without departing from the spirit and scope of the present invention.

이하, 도면들을 참조하여 실시예들에 따른 3차원 저항 변화 메모리, 이의 동작 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.Hereinafter, a three-dimensional resistance change memory according to embodiments, an operating method thereof, and an electronic system including the same will be described in detail with reference to the drawings.

도 3은 일 실시예에 따른 3차원 저항 변화 메모리의 어레이를 도시한 간략 회로도이다.3 is a simplified circuit diagram illustrating an array of three-dimensional resistive change memories according to one embodiment.

도 3을 참조하면, 일 실시예에 따른 3차원 저항 변화 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.Referring to FIG. 3 , the three-dimensional resistance variable memory array according to an embodiment includes a common source line CSL, a plurality of bit lines BL0, BL1, and BL2, and the common source line CSL and the bit lines ( A plurality of cell strings CSTR disposed between BL0 , BL1 , and BL2 may be included.

비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.The bit lines BL0 , BL1 , and BL2 may be two-dimensionally arranged while being spaced apart from each other along the first direction D1 while extending in the second direction D2 . Here, each of the first direction D1 , the second direction D2 , and the third direction D3 are orthogonal to each other and may form a rectangular coordinate system defined by X, Y, and Z axes.

비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.A plurality of cell strings CSTR may be connected in parallel to each of the bit lines BL0 , BL1 , and BL2 . The cell strings CSTR may be connected in common to the common source line CSL while being provided between the bit lines BL0 , BL1 , and BL2 and one common source line CSL. In this case, a plurality of common source lines CSL may be provided, and the plurality of common source lines CSL are spaced apart from each other along the second direction D2 while extending in the first direction D1 and have a two-dimensional can be arranged sequentially. The same voltage may be electrically applied to the plurality of common source lines CSL, but different voltages may be applied as each of the plurality of common source lines CSL is electrically independently controlled without being limited or limited thereto. there is.

이상 비트 라인들(BL0, BL1, BL2) 각각이 셀 스트링들(CSTR)에 대해 직교하는 수평 방향(예컨대, 제2 방향(D2))으로 형성되는 것으로 설명되었으나, 실질적으로는 셀 스트링들(CSTR)과 동일하게 제3 방향(D3)으로 연장 형성되는 제1 부분과, 제1 부분들을 연결하도록 수평 방향(제2 방향(D2))으로 연장 형성되는 제2 부분으로 구성될 수 있다. 제1 부분은 후술되는 일 실시예에 따른 3차원 저항 변화 메모리에서 저항 변화 패턴(RCP) 내에 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되는 비트 라인에 해당된다.Although it has been described that each of the bit lines BL0, BL1, and BL2 is formed in a horizontal direction (eg, the second direction D2) orthogonal to the cell strings CSTR, in practice, the cell strings CSTR ), it may be composed of a first part extending in the third direction D3 and a second part extending in the horizontal direction (second direction D2) to connect the first parts. The first portion corresponds to a bit line extending in a vertical direction (eg, a third direction D3) within the resistance change pattern RCP in the 3D resistance change memory according to an embodiment described later.

셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.The cell strings CSTR may be spaced apart from each other along the second direction D2 for each bit line while extending in the third direction D3 and may be arranged. According to an embodiment, each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL and first and second strings connected in series to bit lines BL0, BL1, and BL2. Select transistors SST1 and SST2, memory cell transistors MCT connected in series while being disposed between the ground select transistor GST and the first and second string select transistors SST1 and SST2, and an erase control transistor ECT ) can be configured. Also, each of the memory cell transistors MCT may include a data storage element.

일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.For example, each of the cell strings CSTR may include first and second string select transistors SST1 and SST2 connected in series, and the second string select transistor SST2 may include bit lines BL0 and BL1 , BL2). However, without being limited thereto, each of the cell strings CSTR may include one string select transistor. As another example, the ground select transistor GST in each of the cell strings CSTR may be composed of a plurality of MOS transistors connected in series similarly to the first and second string select transistors SST1 and SST2. .

하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.One cell string CSTR may include a plurality of memory cell transistors MCT having different distances from the common source lines CSL. That is, the memory cell transistors MCT may be connected in series while being disposed along the third direction D3 between the first string select transistor SST1 and the ground select transistor GST. The erase control transistor ECT may be connected between the ground select transistor GST and the common source lines CSL. Each of the cell strings CSTR is formed between the first string select transistor SST1 and the uppermost one of the memory cell transistors MCT and between the ground select transistor GST and the lowermost one of the memory cell transistors MCT. Dummy cell transistors DMC connected to each other may be further included.

실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.According to an embodiment, the first string select transistor SST1 may be controlled by the first string select lines SSL1-1, SSL1-2, and SSL1-3, and the second string select transistor SST2 may be It can be controlled by 2 string select lines (SSL2-1, SSL2-2, SSL2-3). The memory cell transistors MCT may be respectively controlled by a plurality of word lines WL0 - WLn, and the dummy cell transistors DMC may be respectively controlled by a dummy word line DWL. The ground select transistor GST may be controlled by the ground select lines GSL0 , GSL1 , and GSL2 , and the erase control transistor ECT may be controlled by the erase control line ECL. A plurality of erasure control transistors ECT may be provided. Common source lines CSL may be commonly connected to sources of erase control transistors ECT.

공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.Gate electrodes of the memory cell transistors MCT, which are provided at substantially the same distance from the common source lines CSL, may be connected in common to one of the word lines WL0 - WLn and DWL to be in an equipotential state. . However, without being limited thereto, even if the gate electrodes of the memory cell transistors MCT are provided at substantially the same level from the common source lines CSL, the gate electrodes provided in different rows or columns may be independently controlled. there is.

접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.Ground select lines (GSL0, GSL1, GSL2), first string select lines (SSL1-1, SSL1-2, SSL1-3) and second string select lines (SSL2-1, SSL2-2, SSL2-3) ) may extend along the first direction D1, be spaced apart from each other in the second direction D2, and be two-dimensionally arranged. ground selection lines GSL0, GSL1, and GSL2 provided at substantially the same level from the common source lines CSL, first string selection lines SSL1-1, SSL1-2, SSL1-3, and a second string The selection lines SSL2-1, SSL2-2, and SSL2-3 may be electrically separated from each other. Also, erase control transistors ECT of different cell strings CSTR may be controlled by a common erase control line ECL. The erase control transistors ECT may generate gate induced drain leakage (GIDL) during an erase operation of the memory cell array. In some embodiments, an erase voltage may be applied to the bit lines BL0 , BL1 , and BL2 and/or the common source lines CSL during an erase operation of the memory cell array, and the string select transistor SST and/or Alternatively, gate induced leakage current may be generated in the erasure control transistors ECT.

이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.The above-described string selection line SSL may be expressed as an upper selection line USL, and the ground selection line GSL may be expressed as a lower selection line.

도 4는 일 실시예에 따른 3차원 저항 변화 메모리를 도시한 평면도이고, 도 5는 일 실시예에 따른 3차원 저항 변화 메모리를 도시한 단면도이며, 도 6은 다른 실시예에 따른 3차원 저항 변화 메모리를 도시한 단면도이고, 도 7은 또 다른 실시예에 따른 3차원 저항 변화 메모리를 도시한 단면도이다.4 is a plan view illustrating a 3D resistance change memory according to an embodiment, FIG. 5 is a cross-sectional view showing a 3D resistance change memory according to an embodiment, and FIG. 6 is a 3D resistance change memory according to another embodiment. A cross-sectional view of a memory, and FIG. 7 is a cross-sectional view of a three-dimensional resistance change memory according to another embodiment.

이하, 선택된 워드 라인(sel WL)은 복수의 메모리 셀들 중 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 워드 라인(워드 라인들(WL0-WLn) 중 대상 메모리 셀에 대응하는 워드 라인)을 의미하며, 비선택된 워드 라인(unsel WL)은 대상 메모리 셀을 제외한 나머지 메모리 셀에 대응하는 워드 라인(워드 라인들(WL0-WLn) 중 나머지 메모리 셀에 대응하는 워드 라인)을 의미한다.Hereinafter, the selected word line sel WL means a word line (a word line corresponding to the target memory cell among word lines WL0 - WLn) corresponding to a target memory cell that is the target of a memory operation among a plurality of memory cells. The unselected word line (unsel WL) means a word line (a word line corresponding to the remaining memory cells among the word lines WL0 - WLn) corresponding to the memory cells other than the target memory cell.

도 4 내지 7을 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 특히 후술되지만, 프로그램 동작 시 선택된 워드 라인(sel WL)에 음의 값의 프로그램 전압이 인가되기 위해서, 기판(SUB)에는 제1 도전형 불순물(예컨대, N 타입의 불순물)이 도핑될 수 있다. 즉, 기판(SUB)은 N 타입으로 형성될 수 있다.4 to 7 , the substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate. Although described later, in order to apply a negative program voltage to the selected word line sel WL during a program operation, the substrate SUB may be doped with first conductivity-type impurities (eg, N-type impurities). That is, the substrate SUB may be formed of an N type.

기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.Stacked structures ST may be disposed on the substrate SUB. The stacked structures ST may be two-dimensionally disposed along the second direction D2 while extending in the first direction D1. In addition, the stacked structures ST may be spaced apart from each other in the second direction D2.

적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.Each of the stacked structures ST includes gate electrodes EL1 , EL2 , and EL3 alternately stacked in a vertical direction perpendicular to the upper surface of the substrate SUB (eg, in the third direction D3 ), and interlayer insulating films ILD. can include The stacked structures ST may have substantially flat upper surfaces. That is, top surfaces of the stacked structures ST may be parallel to the top surface of the substrate SUB. Hereinafter, the vertical direction means the third direction D3 or a direction opposite to the third direction D3.

다시 도 3을 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다. 일례로, 제1 게이트 전극들(EL1)은 소거 제어 라인(ECL) 및 접지 선택 라인들(GSL0, GSL1, GSL2)에 해당되고, 제2 게이트 전극들(EL2)은 워드 라인들(WL0-WLn, DWL)에 해당되며, 제3 게이트 전극들(EL3)은 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 해당될 수 있다.Referring back to FIG. 3 , each of the gate electrodes EL1 , EL2 , and EL3 includes an erase control line ECL, ground select lines GSL0 , GSL1 , and GSL2 sequentially stacked on the substrate SUB, and a word line. (WL0-WLn, DWL), one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) can be For example, the first gate electrodes EL1 correspond to the erase control line ECL and ground select lines GSL0 , GSL1 , and GSL2 , and the second gate electrodes EL2 correspond to word lines WL0 - WLn . , DWL), and the third gate electrodes EL3 include the first string select lines SSL1-1, SSL1-2 and SSL1-3 and the second string select lines SSL2-1 and SSL2-2. , SSL2-3).

게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.Each of the gate electrodes EL1 , EL2 , and EL3 may have substantially the same thickness in the third direction D3 while extending in the first direction D1 . Hereinafter, the thickness means the thickness in the third direction D3. Each of the gate electrodes EL1 , EL2 , and EL3 may be formed of a conductive material. For example, each of the gate electrodes EL1 , EL2 , EL3 may be a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.). Each of the gate electrodes EL1 , EL2 , and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal material described above.

보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 3에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 3에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 3에 도시된 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.More specifically, the gate electrodes EL1 , EL2 , and EL3 include a lowermost first gate electrode EL1 , an uppermost third gate electrode EL3 , and the first and third gate electrodes EL1 and EL3 . A plurality of second gate electrodes EL2 may be included therebetween. Although each of the first gate electrode EL1 and the third gate electrode EL3 is shown and described in the singular number, this is exemplary and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural. The first gate electrode EL1 may correspond to one of the ground selection lines GSL0 , GSL1 , and GLS2 shown in FIG. 3 . The second gate electrode EL2 may correspond to any one of the word lines WL0 - WLn and DWL shown in FIG. 3 . The third gate electrode EL3 includes any one of the first string select lines SSL1-1, SSL1-2 and SSL1-3 shown in FIG. 3 or the second string select lines SSL2-1 and SSL2-2. , SSL2-3).

도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.Although not shown, an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the lengths of the gate electrodes EL1 , EL2 , and EL3 of the stack structures ST in the first direction D1 may decrease as the distance from the substrate SUB increases. The third gate electrode EL3 may have the smallest length in the first direction D1 and the largest distance from the substrate SUB in the third direction D3. The first gate electrode EL1 may have the longest length in the first direction D1 and the shortest distance from the substrate SUB in the third direction D3. Due to the stepped structure, the thickness of each of the stacked structures ST may decrease as the distance from the outermost one of the vertical channel structures VS described later increases, and the gate electrodes EL1, Sidewalls of EL2 and EL3 may be spaced apart at regular intervals along the first direction D1 when viewed in plan.

층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.Each of the interlayer insulating layers ILD may have different thicknesses. For example, the lowermost and uppermost interlayer insulating layers ILD may have a smaller thickness than other interlayer insulating layers ILD. However, this is illustrative and not limited thereto, and the thickness of each of the interlayer insulating layers ILD may be different from each other according to the characteristics of the semiconductor device or all may be set to be the same. The interlayer insulating layers ILD may be formed of an insulating material to insulate between the gate electrodes EL1 , EL2 , and EL3 . For example, the interlayer insulating layers ILD may be formed of silicon oxide.

이상 적층 구조체들(ST) 각각에 층간 절연막들(ILD)이 포함되는 것으로 설명되었으나, 적층 구조체들(ST) 각각에는 층간 절연막들(ILD) 대신에 에어 갭들이 포함될 수 있다. 이러한 경우 에어 갭들은 층간 절연막들(ILD)과 마찬가지로 게이트 전극들(EL1, EL2, EL3)과 교번하며 배치되어 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 가능하게 할 수 있다.Although it has been described that interlayer insulating layers ILD are included in each of the stacked structures ST, air gaps may be included in each of the stacked structures ST instead of the interlayer insulating layers ILD. In this case, the air gaps may be alternately disposed with the gate electrodes EL1 , EL2 , and EL3 as in the interlayer insulating layer ILD to enable insulation between the gate electrodes EL1 , EL2 , and EL3 .

적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 3에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 도면에 도시된 바와 같이 수직 채널 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.A plurality of channel holes CH penetrating portions of the stacked structures ST and the substrate SUB may be provided. Vertical channel structures VS may be provided in the channel holes CH. The vertical channel structures VS are the plurality of cell strings CSTR shown in FIG. 3 , and may extend in the third direction D3 while being connected to the substrate SUB. The connection of the vertical channel structures VS with the substrate SUB may be achieved by partially burying a portion of each of the vertical channel structures VS in the substrate SUB, but is not limited thereto, and is not limited thereto, as shown in the drawings. As described above, the lower surfaces of the vertical channel structures VS may be in contact with the upper surface of the substrate SUB. When portions of each of the vertical channel structures VS are buried in the substrate SUB, lower surfaces of the vertical channel structures VS may be positioned at a lower level than the upper surface of the substrate SUB.

적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.A plurality of columns of vertical channel structures VS passing through any one of the stacked structures ST may be provided. For example, as shown in FIG. 4 , columns of two vertical channel structures VS may pass through one of the stacked structures ST. However, without being limited thereto, three or more columns of vertical channel structures VS may pass through one of the stacked structures ST. In a pair of adjacent columns, the vertical channel structures VS corresponding to one column may be shifted in the first direction D1 from the vertical channel structures VS corresponding to the other adjacent column. there is. When viewed from a plan view, the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1. However, without being limited thereto, the vertical channel structures VS may form an array arranged side by side in rows and columns.

수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 채널 홀들(CH)이 식각될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3. In the drawing, each of the vertical channel structures VS is shown as having a column shape having the same width at the top and bottom, but is not limited thereto, and is not limited thereto. It may have a shape in which the width to (D2) is increased. This is due to the limitation that, when the channel holes CH are etched, the widths in the first direction D1 and the second direction D2 decrease toward the opposite direction of the third direction D3. The upper surface of each of the vertical channel structures VS may have a circular shape, an elliptical shape, a rectangular shape, or a bar shape.

수직 채널 구조체들(VS) 각각은 수직 채널 패턴(VCP), 저항 변화 패턴(RCP) 및 비트 라인(BL)을 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 수직 채널 패턴(VCP) 및 저항 변화 패턴(RCP)은 하단이 오픈되거나(Opened) 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 이에, 저항 변화 패턴(RCP)은 수직 채널 패턴(VCP) 내의 공간의 내측벽을 덮으며 연장 형성될 수 있고, 비트 라인(BL)은 저항 변화 패턴(RCP) 내의 공간에 채워지며 연장 형성될 수 있다.Each of the vertical channel structures VS may include a vertical channel pattern VCP, a resistance change pattern RCP, and a bit line BL. In each of the vertical channel structures VS, the vertical channel pattern VCP and the resistance change pattern RCP may have a pipe shape or a macaroni shape with open or closed bottom ends. Thus, the resistance change pattern RCP may extend while covering the inner wall of the space within the vertical channel pattern VCP, and the bit line BL may extend and fill the space within the resistance change pattern RCP. there is.

수직 채널 패턴(VCP)은 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되어 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 저항 변화 패턴(RCP)과 접촉하며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다.The vertical channel pattern VCP extends in the vertical direction (eg, in the third direction D3), covers the inner wall of each of the channel holes CH, contacts the resistance change pattern RCP inwardly, and outwardly may contact sidewalls of the gate electrodes EL1 , EL2 , and EL3 .

이 때, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3)의 측벽들과 직접적으로 접촉되는 것에 제한되거나 한정되지 않고, 도면에 도시된 바와 같이 제1 유전막(DI1)을 통하여 접촉될 수 있다. 이러한 경우, 수직 채널 패턴(VCP)은 제1 유전막(DI1)의 내측벽을 덮으며 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성될 수 있다. 제1 유전막(DI1)으로는 HfO2, La2O3, ZrO2, CeO2, Pr2O3와 같은 High-k 물질 또는 SiO2 물질이 사용될 수 있다.At this time, the vertical channel pattern VCP is not limited or limited to being in direct contact with the sidewalls of the gate electrodes EL1 , EL2 , and EL3 , but is contacted through the first dielectric layer DI1 as shown in the drawing. It can be. In this case, the vertical channel pattern VCP may cover the inner wall of the first dielectric layer DI1 and extend in a vertical direction (eg, in the third direction D3 ). A high-k material such as HfO 2 , La 2 O 3 , ZrO 2 , CeO 2 , Pr 2 O 3 , or SiO 2 material may be used as the first dielectric layer DI1 .

이러한 수직 채널 패턴(VCP)은 저항 변화 패턴(RCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께 메모리 셀들을 구성할 수 있다.The vertical channel pattern VCP may constitute memory cells together with regions corresponding to the second gate electrodes EL2 of the resistance change pattern RCP.

수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 이에, 수직 채널 패턴(VCP)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다.A top surface of the vertical channel pattern VCP may be substantially coplanar with a top surface of the vertical semiconductor pattern VSP. Accordingly, a top surface of the vertical channel pattern VCP may be positioned at a higher level than a top surface of an uppermost one of the second gate electrodes EL2 .

수직 채널 패턴(VCP)은 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 저항 변화 메모리의 전기적 특성을 향상시킬 수 있다.The vertical channel pattern VCP may be formed of monocrystalline silicon or polysilicon to form a channel or to be boosted by an applied voltage. However, without being limited thereto, the vertical channel pattern VCP may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing leakage current. For example, the vertical channel pattern VCP may be formed of an oxide semiconductor material including at least one of In, Zn, and Ga having excellent leakage current characteristics, or a Group 4 semiconductor material. The vertical channel pattern VCP may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO. Accordingly, the vertical channel pattern VCP may block, suppress, or minimize leakage current to the gate electrodes EL1 , EL2 , and EL3 or the substrate SUB, and at least one of the gate electrodes EL1 , EL2 , and EL3 Any one transistor characteristic (eg, threshold voltage distribution and program/read speed) may be improved, and as a result, electrical characteristics of the 3D resistive memory may be improved.

특히, 수직 채널 패턴(VCP)은 전술된 바와 같이 기판(SUB)이 N 타입으로 형성됨에 따라(기판(SUB)에 N타입의 제1 불순물이 도핑됨에 따라), P 타입인 것을 특징으로 한다. 따라서, 수직 채널 패턴(VCP)은 PMOS의 구조를 갖게 되어 프로그램 동작 시 선택된 워드 라인(sel WL)에 음의 값의 프로그램 전압이 인가되도록 할 수 있다.In particular, as described above, the vertical channel pattern VCP is characterized in that the substrate SUB is formed of the N-type (as the substrate SUB is doped with the N-type first impurity), and thus is of the P-type. Accordingly, since the vertical channel pattern VCP has a PMOS structure, a negative program voltage may be applied to the selected word line sel WL during a program operation.

저항 변화 패턴(RCP)은 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되어 수직 채널 패턴(VCP)의 내측벽을 덮은 채, 내측으로는 비트 라인(BL)과 접촉할 수 있다.The resistance change pattern RCP may extend in a vertical direction (eg, in the third direction D3 ), cover the inner wall of the vertical channel pattern VCP, and contact the bit line BL to the inside.

이 때, 저항 변화 패턴(RCP)은 도 5에 도시된 바와 같이 외측으로 수직 채널 패턴(VCP)에 직접적으로 접촉되는 것에 제한되거나 한정되지 않고, 도 6에 도시된 바와 같이 제2 유전막(DI2)을 통하여 접촉될 수 있다. 이러한 경우, 저항 변화 패턴(RCP)은 제2 유전막(DI2)의 내측벽을 덮으며 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성될 수 있다.At this time, the resistance change pattern RCP is not limited or limited to directly contacting the vertical channel pattern VCP to the outside as shown in FIG. 5, and as shown in FIG. 6, the second dielectric layer DI2 can be contacted through In this case, the resistance change pattern RCP may cover the inner wall of the second dielectric layer DI2 and extend in a vertical direction (eg, in the third direction D3 ).

또한, 저항 변화 패턴(RCP)은 도 5 및 6에 도시된 바와 같이 내측으로 비트 라인(BL)에 직접적으로 접촉되는 것에 제한되거나 한정되지 않고, 도 7에 도시된 바와 같이 제3 유전막(DI3)을 통하여 접촉될 수 있다. 이러한 경우, 비트 라인(BL)은 저항 변화 패턴(RCP)의 내측벽을 덮으며 연장 형성되는 대신에, 제3 유전막(DI3)의 내측벽을 덮으며 연장 형성될 수 있다.In addition, as shown in FIGS. 5 and 6 , the resistance change pattern RCP is not limited or limited to being in direct contact with the bit line BL, and as shown in FIG. 7 , the third dielectric layer DI3 can be contacted through In this case, the bit line BL may extend and cover the inner wall of the third dielectric layer DI3 instead of covering the inner wall of the resistance change pattern RCP.

저항 변화 패턴(RCP)은 비트 라인(BL) 및 제2 게이트 전극들(EL2)을 통해 인가되는 전압들에 의한 전압 차에 따라 고저항 상태(reset 상태)와 저저항 상태(set 상태) 사이의 변화로 데이터의 저장을 구현하도록 저항 변화 물질로 형성됨으로써, 제2 게이트 전극들(EL2)에 대응하는 영역들로 메모리 동작(프로그램 동작, 소거 동작 및 판독 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 3에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다.The resistance change pattern RCP generates a voltage difference between a high resistance state (reset state) and a low resistance state (set state) according to a voltage difference caused by voltages applied through the bit line BL and the second gate electrodes EL2. Memory cells in which memory operations (program operations, erase operations, and read operations) are performed may be configured in regions corresponding to the second gate electrodes EL2 by being formed of a resistance change material to implement storage of data by change. there is. The memory cells correspond to the memory cell transistors MCT shown in FIG. 3 .

즉, 저항 변화 패턴(RCP)은 비트 라인(BL) 및 제2 게이트 전극들(EL2)을 통해 인가되는 전압들에 의한 전압 차에 따라 고저항 상태와 저저항 상태 사이에서 상태가 변화됨으로써, 저항 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타내는 3차원 저항 변화 메모리의 데이터 저장소 역할을 할 수 있다.That is, the resistance change pattern RCP is changed between a high-resistance state and a low-resistance state according to a voltage difference due to voltages applied through the bit line BL and the second gate electrodes EL2, so that resistance It can serve as a data storage for a three-dimensional resistance change memory that represents binary data values or multi-valued data values with state changes.

여기서, 저항 변화 패턴(RCP)을 형성하는 저항 변화 물질로는, Nb2O5, NiO, MgO, TiO2, ZrO2, CuO2와 같은 Binary metal oxide 물질, Nb:SrTiO3, Cr:SrTiO3, Cr:SrZrO3와 같은 Cubic perobskite oxide 물질, PrXCa1-XMnO3와 같은 Ferromagnetic 물질 또는 AlN, ZrN, CrN, FeN, Si3N4와 같은 Metal nitride 물질이 사용될 수 있다.Here, as the resistance change material forming the resistance change pattern (RCP), a binary metal oxide material such as Nb 2 O 5 , NiO, MgO, TiO 2 , ZrO 2 , CuO 2 , Nb:SrTiO 3 , Cr:SrTiO 3 , Cubic perobskite oxide materials such as Cr:SrZrO 3 , ferromagnetic materials such as PrXCa1-XMnO 3 , or metal nitride materials such as AlN, ZrN, CrN, FeN, and Si 3 N 4 may be used.

비트 라인(BL)은 저항 변화 패턴(RCP) 내의 공간에 채워지며 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성될 수 있다. 비트 라인(BL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 예를 들어, 비트 라인(BL)은 TiN, TaN 또는 BEOL metal로 형성될 수 있다. 보다 구체적인 예를 들면, 비트 라인(BL)은 boron, arsenic, phosphorus를 1018~1020cm-3 농도로 도핑한 highly doped poly Si로 형성될 수 있다.The bit line BL may fill a space within the resistance change pattern RCP and extend in a vertical direction (eg, the third direction D3 ). The bit line BL is a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum) ), Ru (ruthenium), Au (gold), etc.) or a conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.). For example, the bit line BL may be formed of TiN, TaN, or BEOL metal. For a more specific example, the bit line BL may be formed of highly doped poly Si doped with boron, arsenic, or phosphorus at a concentration of 10 18 to 10 20 cm −3 .

이 때, 비트 라인(BL)은 도 3에서의 복수의 비트 라인들(BL0, BL1, BL2) 각각의 제1 부분 중 어느 하나에 해당되는 것으로, 저항 변화 패턴(RCP)의 내측벽과 접촉함으로써 저항 변화 패턴(RCP)과 전기적으로 연결될 수 있다.At this time, the bit line BL corresponds to any one of the first portions of each of the plurality of bit lines BL0, BL1, and BL2 in FIG. 3, and contacts the inner wall of the resistance change pattern RCP. It may be electrically connected to the resistance change pattern RCP.

이처럼 비트 라인(BL)이 저항 변화 패턴(RCP) 내의 공간에 채워지며 연장 형성되는 구조를 통해, 3차원 저항 변화 메모리는 저항 변화 패턴(RCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들 각각과 비트 라인(BL) 사이의 전압 차를 이용하여 메모리 동작을 수행할 수 있다. 이에 대한 상세한 설명은 아래의 도 8 내지 10을 참조하여 기재한다.Through such a structure in which the bit line BL fills and extends the space within the resistance change pattern RCP, the 3D resistance change memory has a region corresponding to the second gate electrodes EL2 of the resistance change pattern RCP. A memory operation may be performed using a voltage difference between each of the s and the bit line BL. A detailed description thereof will be described with reference to FIGS. 8 to 10 below.

이와 같은 수직 구조체들(VS)은 도 3에 도시된 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.The vertical structures VS as described above include the erase control transistor ECT, the first and second string select transistors SST1 and SST2, the ground select transistor GST, and the memory cell transistors MCT shown in FIG. may correspond to channels of

도면에는 도시되지 않았지만, 서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, P 타입의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 3의 공통 소스 라인(CSL)에 해당할 수 있다.Although not shown in the drawing, an isolation trench TR extending in the first direction D1 may be provided between the stacked structures ST adjacent to each other. The common source region CSR may be provided inside the substrate SUB exposed by the isolation trench TR. The common source region CSR may extend in the first direction D1 within the substrate SUB. The common source region CSR may be formed of a semiconductor material doped with impurities of the second conductivity type (eg, P-type impurities). The common source region CSR may correspond to the common source line CSL of FIG. 3 .

공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.A common source plug CSP may be provided in the isolation trench TR. The common source plug CSP may be connected to the common source region CSR. A top surface of the common source plug CSP may be substantially coplanar with a top surface of each of the stacked structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD). The common source plug CSP may have a plate shape extending in the first and third directions D1 and D3. In this case, the common source plug CSP may have a shape in which a width in the second direction D2 increases toward the third direction D3.

공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.Insulation spacers SP may be interposed between the common source plug CSP and the stacked structures ST. Insulation spacers SP may be provided to face each other between adjacent stacked structures ST. For example, the insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.

도 8은 일 실시예에 따른 3차원 저항 변화 메모리의 메모리 동작 방법을 도시한 플로우 차트이고, 도 9는 일 실시예에 따른 3차원 저항 변화 메모리의 프로그램 동작을 설명하기 위한 단면도이며, 도 10은 일 실시예에 따른 3차원 저항 변화 메모리의 판독 동작을 설명하기 위한 단면도이다. 이하, 설명되는 메모리 동작 방법을 수행하는 주체는 도 3 내지 7에 도시된 구조의 3차원 저항 변화 메모리일 수 있다.8 is a flowchart illustrating a memory operation method of a 3D resistance change memory according to an exemplary embodiment, and FIG. 9 is a cross-sectional view illustrating a program operation of the 3D resistance change memory according to an exemplary embodiment. FIG. A cross-sectional view illustrating a read operation of the 3D resistance change memory according to an exemplary embodiment. A subject performing the memory operation method described below may be a 3D resistance change memory having a structure shown in FIGS. 3 to 7 .

도 8을 참조하면, 단계(S810)에서 3차원 저항 변화 메모리는, 저항 변화 패턴(RCP) 중 워드 라인들(WL0-WLn)에 대응하는 영역들 각각과 비트 라인(BL) 사이의 전압 차를 발생시킬 수 있다.Referring to FIG. 8 , in step S810, the 3D resistance change memory determines a voltage difference between regions corresponding to word lines WL0 to WLn of the resistance change pattern RCP and the bit line BL. can cause

예를 들어, 3차원 저항 변화 메모리는 프로그램 동작 시 도 9에 도시된 바와 같이 선택된 워드 라인(sel WL)에 음의 프로그램 전압(negative Vpgm; 예컨대, -4 내지 0V 사이의 값의 전압)을 인가하고, 비선택된 워드 라인들(unsel WLs) 각각에 양의 패스 전압(positive Vpass; 예컨대, 0 내지 2V 사이의 값의 전압)을 인가하며, 비트 라인(BL)에 제1 전압(V1; 예컨대, 0 내지 4V 사이의 값을 갖는 전압)을 인가함으로써, 저항 변화 패턴(RCP) 중 선택된 워드 라인(sel WL)에 대응하는 영역과 비트 라인(BL) 사이의 전압 차를 발생시킬 수 있다.For example, the 3D resistance variable memory applies a negative program voltage (eg, a voltage between -4 and 0V) to a selected word line sel WL during a program operation, as shown in FIG. 9 . A positive pass voltage (eg, a voltage between 0 and 2V) is applied to each of the unselected word lines (unsel WLs), and a first voltage (V 1 ) is applied to the bit line BL. ; For example, a voltage having a value between 0 and 4V) may be applied to generate a voltage difference between a region corresponding to the selected word line sel WL of the resistance change pattern RCP and the bit line BL. .

다른 예를 들면, 3차원 저항 변화 메모리는 판독 동작 시 도 10에 도시된 바와 같이 선택된 워드 라인(sel WL)에 음의 판독 전압(negative Vread; 예컨대, -2 내지 0V 사이의 값의 전압)을 인가하고, 비선택된 워드 라인들(unsel WLs) 각각에 양의 패스 전압(positive Vpass; 예컨대, 0 내지 2V 사이의 값의 전압)을 인가하며, 비트 라인(BL)에 제2 전압(V2; 예컨대, -2 내지 0V 사이의 값을 갖는 전압)을 인가함으로써, 저항 변화 패턴(RCP) 중 선택된 워드 라인(sel WL)에 대응하는 영역과 비트 라인(BL) 사이의 전압 차를 발생시킬 수 있다.As another example, the 3D resistance change memory has a negative read voltage (eg, a voltage between -2 and 0V) on the selected word line sel WL as shown in FIG. 10 during a read operation. is applied, a positive pass voltage (e.g., a voltage between 0 and 2V) is applied to each of the unselected word lines (unsel WLs), and a second voltage (V) is applied to the bit line (BL). 2 ; for example, a voltage having a value between -2 and 0V) is applied to generate a voltage difference between a region corresponding to the selected word line sel WL of the resistance change pattern RCP and the bit line BL. can

이에, 단계(S820)에서 3차원 저항 변화 메모리는, 단계(S810)에서 전압 차가 발생됨에 응답하여, 비트 라인(BL)으로부터 메모리 셀들 중 메모리 동작의 대상이 되는 대상 메모리 셀로 향하는 전계를 형성함으로써, 메모리 동작을 수행할 수 있다.Accordingly, in step S820, in response to the voltage difference occurring in step S810, the 3D resistance variable memory forms an electric field directed from the bit line BL to a target memory cell, which is a target memory cell among memory cells, memory operations can be performed.

보다 상세하게, 3차원 저항 변화 메모리는 비트 라인(BL)으로부터 대상 메모리 셀로 향하는 전계를 형성함에 따라, 저항 변화 패턴(RCP)에서 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 영역에 전류가 흐르는 저저항 영역을 형성함으로써, 메모리 동작을 수행할 수 있다.More specifically, in the 3D resistance change memory, as an electric field is formed from the bit line BL toward the target memory cell, current flows in a region corresponding to the target memory cell, which is a memory operation target, in the resistance change pattern RCP. By forming a low-resistance region, a memory operation can be performed.

예를 들어, 3차원 저항 변화 메모리는 프로그램 동작 시 도 9에 도시된 바와 같이, 그리고 판독 동작 시 도 10에 도시된 바와 같이, 대상 메모리 셀에 대응하는 영역에 저저항 영역(LRS; 910, 1010)을 형성할 수 있다.For example, as shown in FIG. 9 during a program operation and as shown in FIG. 10 during a read operation, the 3D resistance variable memory includes a low resistance region (LRS) 910 or 1010 in an area corresponding to a target memory cell. ) can be formed.

이처럼 일 실시예에 따른 3차원 저항 변화 메모리는, 메모리 동작 시 저항 변화 패턴(RCP) 내에서 대상 메모리 셀과 인접 메모리 셀 사이의 전압 차를 발생시켜 저저항 영역을 대상 메모리 셀에 대응하는 영역에 형성하지 못하는 기존 기술과 달리, 메모리 동작 시 저항 변화 패턴(RCP) 내에서 선택된 워드 라인에 대응하는 영역과 비트 라인(BL) 사이의 전압 차를 발생시킴으로써 저저항 영역(LRS; 910, 1010)을 대상 메모리 셀에 대응하는 영역에 정확히 형성할 수 있다.As described above, in the 3D resistance change memory according to an embodiment, a voltage difference between a target memory cell and an adjacent memory cell is generated in a resistance change pattern (RCP) during a memory operation so that a low resistance region is formed in a region corresponding to the target memory cell. Unlike the conventional technology that cannot form the low resistance regions (LRS) 910, 1010 by generating a voltage difference between the region corresponding to the word line selected within the resistance change pattern (RCP) and the bit line BL during memory operation. It can be accurately formed in a region corresponding to the target memory cell.

이에 따라, 일 실시예에 따른 3차원 저항 변화 메모리는, 기존 기술에서 수직 채널 구조체(VCP)가 연장 형성되는 수직 방향으로 가해지는 전계로 발생되는 핫 캐리어(Hot carrier)에 의한 채널 열화를 막을 수 있어, 메모리 동작의 정확도를 향상시키고 메모리 신뢰성을 개선할 수 있다.Accordingly, the 3D resistance variable memory according to an embodiment can prevent channel deterioration due to hot carriers generated by an electric field applied in a vertical direction in which a vertical channel structure (VCP) extends in the conventional technology. Therefore, it is possible to improve the accuracy of memory operation and improve memory reliability.

도 11은 실시예들에 따른 3차원 저항 변화 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.11 is a perspective view schematically illustrating an electronic system including a 3D resistance change memory according to example embodiments.

도 11을 참조하면, 실시예들에 따른 3차원 저항 변화 메모리를 포함하는 전자 시스템(1100)은 메인 기판(1101)과, 메인 기판(1101)에 실장되는 컨트롤러(1102), 하나 이상의 반도체 패키지(1103) 및 DRAM(1104)을 포함할 수 있다.Referring to FIG. 11 , an electronic system 1100 including a three-dimensional resistance change memory according to embodiments includes a main board 1101, a controller 1102 mounted on the main board 1101, and one or more semiconductor packages ( 1103) and DRAM 1104.

반도체 패키지(1103) 및 DRAM(1104)은 메인 기판(1101)에 제공되는 배선 패턴들(1105)에 의해 컨트롤러(1102)와 서로 연결될 수 있다.The semiconductor package 1103 and the DRAM 1104 may be connected to the controller 1102 through wiring patterns 1105 provided on the main board 1101 .

메인 기판(1101)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(1106)를 포함할 수 있다. 커넥터(1106)에서 복수의 핀들의 개수와 배치는, 전자 시스템(1100)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다.The main board 1101 may include a connector 1106 including a plurality of pins coupled to an external host. The number and arrangement of the plurality of pins in the connector 1106 may vary depending on the communication interface between the electronic system 1100 and an external host.

전자 시스템(1100)은, 예를 들어, USB(Universal Serial Bus), PCIExpress(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(1100)은 예를 들어, 커넥터(1106)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(1100)은 외부 호스트로부터 공급받는 전원을 컨트롤러(1102) 및 반도체 패키지(1103)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.The electronic system 1100 may, for example, use any one of interfaces such as Universal Serial Bus (USB), Peripheral Component Interconnect Express (PCIExpress), Serial Advanced Technology Attachment (SATA), and M-Phy for Universal Flash Storage (UFS). Depending on one, you can communicate with external hosts. The electronic system 1100 may operate by power supplied from an external host through, for example, a connector 1106 . The electronic system 1100 may further include a Power Management Integrated Circuit (PMIC) that distributes power supplied from an external host to the controller 1102 and the semiconductor package 1103 .

컨트롤러(1102)는 반도체 패키지(1103)에 데이터를 기록하거나, 반도체 패키지(1103)로부터 데이터를 읽어올 수 있으며, 전자 시스템(1100)의 동작 속도를 개선할 수 있다.The controller 1102 can write data to the semiconductor package 1103 or read data from the semiconductor package 1103 and can improve the operating speed of the electronic system 1100 .

DRAM(1104)은 데이터 저장 공간인 반도체 패키지(1103)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(1100)에 포함되는 DRAM(1104)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(1103)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(1100)에 DRAM(1104)이 포함되는 경우, 컨트롤러(1102)는 반도체 패키지(1103)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(1104)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.The DRAM 1104 may be a buffer memory for mitigating a speed difference between the semiconductor package 1103, which is a data storage space, and an external host. The DRAM 1104 included in the electronic system 1100 may also operate as a kind of cache memory, and may provide a space for temporarily storing data in a control operation for the semiconductor package 1103 . When the electronic system 1100 includes the DRAM 1104 , the controller 1102 may further include a DRAM controller for controlling the DRAM 1104 in addition to the NAND controller for controlling the semiconductor package 1103 .

반도체 패키지(1103)는 서로 이격된 제1 및 제2 반도체 패키지들(1103a, 1103b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(1103a, 1103b)은 각각 복수의 반도체 칩들(1120)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(1103a, 1103b) 각각은, 패키지 기판(1110), 패키지 기판(1110) 상의 반도체 칩들(1120), 반도체 칩들(1120) 각각의 하부면에 배치되는 접착층들(1130), 반도체 칩들(1120)과 패키지 기판(1110)을 전기적으로 연결하는 연결 구조체들(1140) 및 패키지 기판(1110) 상에서 반도체 칩들(1120) 및 연결 구조체들(1140)을 덮는 몰딩층(1150)을 포함할 수 있다.The semiconductor package 1103 may include first and second semiconductor packages 1103a and 1103b spaced apart from each other. Each of the first and second semiconductor packages 1103a and 1103b may be a semiconductor package including a plurality of semiconductor chips 1120 . Each of the first and second semiconductor packages 1103a and 1103b includes a package substrate 1110 , semiconductor chips 1120 on the package substrate 1110 , and adhesive layers 1130 disposed on a lower surface of each of the semiconductor chips 1120 . ), connection structures 1140 electrically connecting the semiconductor chips 1120 and the package substrate 1110 and a molding layer 1150 covering the semiconductor chips 1120 and the connection structures 1140 on the package substrate 1110 can include

패키지 기판(1110)은 패키지 상부 패드들(1111)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(81120)은 입출력 패드들(1121)을 포함할 수 있다. 반도체 칩들(1120) 각각은 도 3 내지 10을 참조하여 전술된 3차원 저항 변화 메모리(전술된 메모리 동작을 수행하는 3차원 저항 변화 메모리)를 포함할 수 있다. 보다 구체적으로, 반도체 칩들(1120) 각각은 게이트 적층 구조체들(1122) 및 메모리 채널 구조체들(1123)을 포함할 수 있다. 게이트 적층 구조체들(1122)은 상술한 적층 구조체들(ST)에 해당할 수 있고, 메모리 채널 구조체들(1123)은 상술한 수직 채널 구조체들(VS)에 해당할 수 있다.The package substrate 1110 may be a printed circuit board including package upper pads 1111 . Each of the semiconductor chips 81120 may include input/output pads 1121 . Each of the semiconductor chips 1120 may include the 3D resistance change memory (3D resistance change memory performing the above-described memory operation) described above with reference to FIGS. 3 to 10 . More specifically, each of the semiconductor chips 1120 may include gate stack structures 1122 and memory channel structures 1123 . The gate stack structures 1122 may correspond to the above-described stack structures ST, and the memory channel structures 1123 may correspond to the above-described vertical channel structures VS.

연결 구조체들(1140)은 예를 들어, 입출력 패드들(1121)과 패키지 상부 패드들(1111)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(1103a, 1103b)에서, 반도체 칩들(1120)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(1110)의 패키지 상부 패드들(1111)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(1103a, 1103b)에서, 반도체 칩들(1120)은 본딩 와이어 방식의 연결 구조체들(1140) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.The connection structures 1140 may be, for example, bonding wires electrically connecting the input/output pads 1121 and the package upper pads 1111 . Accordingly, in each of the first and second semiconductor packages 1103a and 1103b, the semiconductor chips 1120 may be electrically connected to each other using a bonding wire method, and the package upper pads 1111 of the package substrate 1110 and can be electrically connected. According to example embodiments, in each of the first and second semiconductor packages 1103a and 1103b, the semiconductor chips 1120 are connected to the through electrode (Through Silicon Via) instead of the bonding wire type connection structures 1140. may be electrically connected to each other.

도시된 바와 달리, 컨트롤러(1102)와 반도체 칩들(1120)은 하나의 패키지에 포함될 수도 있다. 메인 기판(1101)과 다른 별도의 인터포저 기판에 컨트롤러(1102)와 반도체 칩들(1120)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(1102)와 반도체 칩들(1120)이 서로 연결될 수도 있다.Unlike shown, the controller 1102 and the semiconductor chips 1120 may be included in one package. The controller 1102 and the semiconductor chips 1120 may be mounted on a separate interposer substrate different from the main substrate 1101, and the controller 1102 and the semiconductor chips 1120 may be connected to each other by wiring provided on the interposer substrate. there is.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.

Claims (5)

3차원 저항 변화 메모리에 있어서,
기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및
상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴에 둘러싸인 채 저항 변화 물질로 연장 형성되는 저항 변화 패턴 및 상기 저항 변화 패턴에 둘러싸인 채 연장 형성되는 비트 라인을 포함하며, 상기 저항 변화 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-
을 포함하고,
상기 3차원 저항 변화 메모리는,
상기 저항 변화 패턴 중 상기 워드 라인들에 대응하는 영역들 각각과 상기 비트 라인 사이의 전압 차를 이용하여 메모리 동작을 수행하는 것을 특징으로 하는 3차원 저항 변화 메모리.In the three-dimensional resistance change memory,
word lines extending in a horizontal direction on the substrate and spaced apart in a vertical direction; and
Vertical channel structures penetrating the word lines and extending in the vertical direction—each of the vertical channel structures extending in the vertical direction and formed of a resistance change material while being surrounded by the vertical channel pattern and the vertical channel pattern A resistance change pattern and a bit line extending while being surrounded by the resistance change pattern, wherein the resistance change pattern constitutes memory cells corresponding to the word lines.
including,
The three-dimensional resistance change memory,
The three-dimensional resistance change memory, characterized in that performing a memory operation using a voltage difference between each of the regions corresponding to the word lines of the resistance change pattern and the bit line. 제1항에 있어서,
상기 3차원 저항 변화 메모리는,
상기 저항 변화 패턴 중 상기 워드 라인들에 대응하는 영역들 각각과 상기 비트 라인 사이의 전압 차를 이용하여 메모리 동작을 수행함에 응답하여, 상기 메모리 동작 시 상기 비트 라인으로부터 상기 메모리 셀들 중 상기 메모리 동작의 대상이 되는 대상 메모리 셀로 향하는 전계를 형성하는 것을 특징으로 하는 3차원 저항 변화 메모리.According to claim 1,
The three-dimensional resistance change memory,
In response to performing a memory operation using a voltage difference between each of the regions corresponding to the word lines of the resistance change pattern and the bit line, the memory operation of the memory cells from the bit line during the memory operation. A three-dimensional resistance change memory characterized by forming an electric field directed to a target memory cell. 제2항에 있어서,
상기 3차원 저항 변화 메모리는,
상기 메모리 동작 시 상기 비트 라인으로부터 상기 대상 메모리 셀로 향하는 전계를 형성함에 따라, 상기 저항 변화 패턴에서 상기 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 영역에 전류가 흐르는 저저항 영역을 형성하는 것을 특징으로 하는 3차원 저항 변화 메모리.According to claim 2,
The three-dimensional resistance change memory,
As an electric field directed from the bit line to the target memory cell during the memory operation is formed, a low-resistance region in which a current flows is formed in a region corresponding to the target memory cell, which is a target of the memory operation, in the resistance change pattern. 3-dimensional resistance change memory. 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴에 둘러싸인 채 저항 변화 물질로 연장 형성되는 저항 변화 패턴 및 상기 저항 변화 패턴에 둘러싸인 채 연장 형성되는 비트 라인을 포함하며, 상기 저항 변화 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 저항 변화 메모리의 메모리 동작 방법에 있어서,
상기 저항 변화 패턴 중 상기 워드 라인들에 대응하는 영역들 각각과 상기 비트 라인 사이의 전압 차를 발생시키는 단계; 및
상기 전압 차가 발생됨에 응답하여, 상기 비트 라인으로부터 상기 메모리 셀들 중 상기 메모리 동작의 대상이 되는 대상 메모리 셀로 향하는 전계를 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 저항 변화 메모리의 메모리 동작 방법.word lines extending in a horizontal direction on the substrate and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction, wherein each of the vertical channel structures extends from a resistance change material while being surrounded by a vertical channel pattern extending in the vertical direction and the vertical channel pattern. A memory operation of a 3-dimensional resistance change memory including a resistance change pattern and a bit line extending while being surrounded by the resistance change pattern, wherein the resistance change pattern constitutes memory cells corresponding to the word lines. in the method,
generating a voltage difference between each of regions corresponding to the word lines of the resistance change pattern and the bit line; and
Forming an electric field directed from the bit line to a target memory cell to which the memory operation is performed, among the memory cells, in response to the voltage difference being generated.
A memory operation method of a three-dimensional resistance change memory comprising a. 제4항에 있어서,
상기 형성하는 단계는,
상기 메모리 동작 시 상기 비트 라인으로부터 상기 대상 메모리 셀로 향하는 전계를 형성함에 따라, 상기 저항 변화 패턴에서 상기 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 영역에 전류가 흐르는 저저항 영역을 형성하는 단계인 것을 특징으로 하는 3차원 저항 변화 메모리의 메모리 동작 방법.According to claim 4,
The forming step is
Forming a low-resistance region through which current flows in a region corresponding to a target memory cell, which is a target of the memory operation, in the resistance change pattern as an electric field is formed from the bit line to the target memory cell during the memory operation. A memory operation method of a three-dimensional resistance change memory, characterized in that.
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