KR20230049237A - Short-term flash memory device and array - Google Patents

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박준성
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Abstract

The present invention relates to short-term storage-type flash memory element and array, which enables a charge trap layer in contact with a body area where a channel is formed to be provided, has a faster PGM speed while lowering a power consumption than HEI of a NOR flash by enabling a program (PGM) and an erase (ERS) with only a gate line and a body line, and has a non-volatile property, thereby having an effect of realizing the short-term storage-type flash memory device and array.

Description

단기 저장형 플래시 메모리 소자 및 어레이{SHORT-TERM FLASH MEMORY DEVICE AND ARRAY}Short-term storage flash memory device and array {SHORT-TERM FLASH MEMORY DEVICE AND ARRAY}

본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 Storage Class Memory(SCM)를 이용한 단기 전하 저장형 플래시 메모리 소자 및 어레이에 관한 것이다.The present invention relates to a semiconductor memory, and more particularly, to a short-term charge storage type flash memory device and array using a storage class memory (SCM).

컴퓨터 등에 있어, 메모리 계층 구조(Memory Hierarchy)는 CPU가 메모리에 접근하는 속도와 필요에 따라 도 1과 같이 구분할 수 있다. In a computer or the like, a memory hierarchy may be classified as shown in FIG. 1 according to the speed at which a CPU accesses a memory and needs.

도 1의 메모리 계층 구조에서 CPU 레지스터(CPU Register)와 캐시 메모리(Cache memory)는 CPU 내부에 존재하므로 CPU에 빠르게 접근할 수 있지만, 상대적으로 적은 기억 용량을 가진다. 그에 반하여 주 기억 장치(Main Memory)와 하드 디스크(Hard Disk)는 CPU 외부에 존재하므로 상대적으로 CPU에 느리게 접근하지만, 큰 저장 용량을 가진다. In the memory hierarchical structure of FIG. 1 , since CPU registers and cache memories exist inside the CPU, the CPU can be quickly accessed, but have a relatively small memory capacity. In contrast, the main memory and hard disk exist outside the CPU, so they access the CPU relatively slowly, but have a large storage capacity.

주 기억 장치는 메모리 계층 위쪽에 속해 있으며 보조기억장치와는 다르게 CPU가 직접 접근하는 기억장치로서 보편적인 주 기억 장치로는 RAM(Random Access Memory)과 ROM(Read-Only Memory)이 있다. ROM은 저장된 데이터를 읽기만 하는 기억장치로서 전원이 공급되지 않아도 정보가 유지되는 비휘발성을(Non-Volatile) 갖는다. RAM은 임의의 주소가 주어질 때 어떤 작업이든 같은 시간 내 접근이 가능하다. 또한 전원 공급이 중단되면 저장된 정보가 모두 지워지는 휘발성(Volatile) 메모리이다. RAM은 SRAM(Static Random Access Memory)과 DRAM(Dynamic Random Access Memory)으로 구분된다. 이중 DRAM은 집적도가 높으며 전력 소비가 작아 대용량 메모리에 적합하여 주기억장치로 사용된다. SRAM의 경우 DRAM에 비해 회로가 복잡하고 전력 소모가 큰 반면 동작 속도가 빨라 캐시 메모리에 주로 사용된다.The main memory belongs to the upper part of the memory hierarchy and is a memory that is directly accessed by the CPU, unlike the secondary memory. ROM is a memory device that only reads stored data, and has non-volatile properties that retain information even when power is not supplied. RAM can be accessed in the same amount of time by any operation given an arbitrary address. In addition, it is a volatile memory that erases all stored information when the power supply is interrupted. RAM is divided into static random access memory (SRAM) and dynamic random access memory (DRAM). Among them, DRAM has a high degree of integration and low power consumption, so it is suitable for large-capacity memory and is used as a main memory device. In the case of SRAM, the circuit is more complicated than DRAM and power consumption is high, but it is mainly used for cache memory due to its high operating speed.

보조기억장치(Secondary memory)는 메모리 계층 구조에서 아래쪽에 속해 있으며, CPU와의 데이터 전달은 data bus를 통해 이루어져 접근시간이 오래 걸린다. 또한 특징으로는 데이터를 반영구적으로 저장할 수 있다. 보조기억장치는 HDD(Hard Disk Drive), SSD(Solid State Disk) 등이 있다. HDD는 자기장의 원리로 정보를 저장하며, 데이터 접근 속도가 빠르다. 다만 플래터(Platter)라 불리는 원판에 데이터를 저장하고 회전시켜 읽는 방식으로 SSD에 비해 느린 저장 속도를 가진다. SDD는 읽고 저장하는 속도가 HDD에 비해 상대적으로 빠르지만, HDD보다 용량 대비 높은 단가의 단점이 있다. 위와 같은 비휘발성 메모리 기술들이 현재 데이터 저장장치로 사용되고 있으며, data bus를 통하여 CPU에 접근을 하고 있으므로 느린 처리 속도를 가진다.Secondary memory belongs to the bottom of the memory hierarchy, and data transfer to and from the CPU takes place through the data bus, which takes a long time to access. Also, as a feature, data can be stored semi-permanently. Secondary storage devices include hard disk drives (HDDs) and solid state disks (SSDs). HDD stores information by the principle of magnetic field, and data access speed is fast. However, it has a slower storage speed than SSD because it stores data on discs called platters and rotates them to read them. SDD is relatively faster than HDD in reading and storing speed, but has the disadvantage of higher unit cost compared to HDD than HDD. The above non-volatile memory technologies are currently used as data storage devices, and have slow processing speed because they access the CPU through the data bus.

메모리 소자들의 대표적인 기능으로는 크게 집적도, 비휘발성, 속도로 나눌 수 있다. 종래의 메모리 소자인 DRAM과 플래시 메모리 소자는 이 3가지를 전부 가지지 못한다. 우선 플래시 메모리 소자는 직접도와 비휘발성은 뛰어나지만 속도 측면에서 느리며, DRAM은 속도 측면에서 빠르지만 비휘발성 특성을 갖지 못한다. 이에 따라 스토리지 클래스 메모리(Storage Class Memory, SCM)라는 새로운 기술이 개발되었다. 대표적인 SCM으로는 RRAM(Resistivity Random Access Memory), MRAM(Magnetoresistive Random Access Memory), PCM(Phase Change Memory) 등이 있다. SCM은 SDRAM(Synchronous Dynamic Random Access Memory)과 같이 바이트 단위로 랜덤 접근이 가능하며 플래시 메모리 소자처럼 데이터를 저장할 수 있는 메모리이다. 종래 RRAM은 미국특허 제8,724,369호와 같이 교차하는 두 개의 전극 라인 사이에 저항변화메모리층과 pn 다이오드가 연결된 구조를 갖거나, One transistor one resistor(1T1R) 구조를 갖는다.Representative functions of memory devices can be largely divided into integration, non-volatility, and speed. DRAM and flash memory devices, which are conventional memory devices, do not have all of these three. First of all, a flash memory device has excellent directivity and non-volatility but is slow in terms of speed, and DRAM is fast in terms of speed but does not have non-volatile characteristics. Accordingly, a new technology called Storage Class Memory (SCM) was developed. Typical SCMs include resistivity random access memory (RRAM), magnetoresistive random access memory (MRAM), and phase change memory (PCM). SCM is a memory capable of random access in byte units like SDRAM (Synchronous Dynamic Random Access Memory) and storing data like a flash memory device. Conventional RRAM has a structure in which a variable resistance memory layer and a pn diode are connected between two intersecting electrode lines, as in US Patent No. 8,724,369, or has a one transistor one resistor (1T1R) structure.

한편, NOR 플래시 어레이의 경우는 Common Source Line(CSL)을 사이에 두고 양측에 위치한 Drain Line(DL)과 병렬 연결되며 DL이 Gate Line(GL)에 수직하게 배치된 구조를 가져서 빠른 random access가 가능하다. 그런데, 종래 플래시 메모리 소자는 전하 저장층을 갖는 게이트 절연막이 게이트로부터 블로킹 산화막/전하트랩층/터널링 산화막(blocking layer/storage layer/tunneling layer)의 적층 구조를 가지고, 프로그램(PGM) 동작 시 hot electron injection(HEI)을 사용함으로써 높은 전력 소모의 단점이 있다(한국특허 제10-0640973호 참조). On the other hand, in the case of NOR flash array, it is connected in parallel with the Drain Line (DL) located on both sides with the Common Source Line (CSL) in between, and has a structure in which the DL is placed vertically to the Gate Line (GL), enabling fast random access. do. However, a conventional flash memory device has a stacked structure of a gate insulating film having a charge storage layer and a blocking oxide film/charge trapping layer/tunneling layer from the gate, and during a program (PGM) operation, hot electrons There is a disadvantage of high power consumption by using injection (HEI) (refer to Korean Patent No. 10-0640973).

NAND 플래시 어레이의 경우는 각 DL을 따라 직렬 연결되며 DL이 GL에 수직하게 배치된 구조를 가져서 PGM 동작 시 Fowler-Nordheim tunneling(FN tunneling) 사용으로, NOR 플래시 어레이에 비해 낮은 전력소모의 장점은 있지만, 읽는 속도가 느린 단점이 있다.In the case of a NAND flash array, it is serially connected along each DL and has a structure in which DLs are arranged perpendicular to the GL, so Fowler-Nordheim tunneling (FN tunneling) is used during PGM operation, which has the advantage of lower power consumption compared to the NOR flash array , has the disadvantage of slow reading speed.

이에 본 발명은 채널과 접하게 전하트랩층을 구비하고, GL과 Body Line(BL)만으로 PGM과 이레이즈(ERS)가 가능하게 함으로써, NOR 플래시의 HEI보다 전력소모를 낮추면서도 빠른 PGM 속도를 가지며, 비휘발성 특성을 갖는 단기 저장형 플래시 메모리 소자 및 어레이를 제공하고자 한다.Therefore, the present invention provides a charge trap layer in contact with the channel and enables PGM and erasure (ERS) only with GL and Body Line (BL), thereby lowering power consumption than NOR flash's HEI and having a faster PGM speed, It is intended to provide a short-term storage type flash memory device and array having non-volatile characteristics.

상기 목적을 달성하기 위하여, 본 발명에 의한 단기 저장형 플래시 메모리 소자는 반도체 기판의 바디 영역; 상기 바디 영역과 접하며 형성된 전하트랩층; 상기 전하트랩층 상에 블로킹 산화막을 사이에 두고 형성된 게이트; 상기 게이트 양측으로 상기 바디 영역 내에 구비된 소스 및 드레인 영역; 상기 바디 영역에 전원을 인가하는 BL; 및 상기 게이트에 전원을 인가하는 GL을 포함하고, 상기 BL과 상기 GL에 인가된 전원만으로 밴드 투 트랩 터널링(band to trap tunneling) 방식으로 상기 전하트랩층에 전하를 주입하거나 빼서 PGM이나 ERS 동작을 하도록 구비된 것을 특징으로 한다.In order to achieve the above object, a short-term storage type flash memory device according to the present invention includes a body region of a semiconductor substrate; a charge trap layer formed in contact with the body region; a gate formed on the charge trap layer with a blocking oxide layer interposed therebetween; source and drain regions provided in the body region on both sides of the gate; a BL to apply power to the body region; and a GL for applying power to the gate, wherein PGM or ERS operation is performed by injecting or subtracting charges from the charge trap layer in a band to trap tunneling method using only the power applied to the BL and the GL. It is characterized by being provided to do.

상기 전하트랩층은 실리콘 질화막(Si3N4)인 것을 본 발명에 의한 단기 저장형 플래시 메모리 소자의 다른 특징으로 한다.Another feature of the short-term storage type flash memory device according to the present invention is that the charge trap layer is a silicon nitride film (Si 3 N 4 ).

상기 블로킹 산화막은 알루미늄 산화막(Al2O3)이고, 상기 바디 영역은 P-, 상기 게이트는 N+로 각각 도핑되어 형성된 것을 본 발명에 의한 단기 저장형 플래시 메모리 소자의 다른 특징으로 한다.Another feature of the short-term storage type flash memory device according to the present invention is that the blocking oxide layer is an aluminum oxide layer (Al 2 O 3 ), the body region is doped with P-, and the gate is doped with N+.

본 발명에 의한 단기 저장형 플래시 메모리 어레이는 상술한 단기 저장형 플래시 메모리 소자를 상기 반도체 기판에 M행과 N열로 복수 개 형성하여 행렬 M x N의 플래시 메모리 어레이를 구성하되, 상기 바디 영역은 격리 절연막으로 상기 N열의 각 열을 따라 N개의 부분 바디 영역으로 나눠지고, 상기 BL은 상기 N개의 부분 바디 영역 각각에 전기적으로 연결된 N개의 BL으로, 상기 GL은 상기 M행의 각 행을 따라 배열된 N개의 게이트와 전기적으로 연결된 M개의 GL으로 각각 형성되고, 상기 N개의 부분 바디 영역 각각에는 M개의 소스 영역과 M개의 드레인 영역이 형성되고, 상기 N열의 각 열을 따라 상기 M개의 드레인 영역을 전기적으로 연결하는 N개의 DL이 상기 M개의 GL에 각각 수직하게 형성된 것을 특징으로 한다.In the short-term storage flash memory array according to the present invention, a plurality of short-term storage flash memory devices are formed in M rows and N columns on the semiconductor substrate to form a matrix M x N flash memory array, and the body area is isolated. Divided into N partial body regions along each of the N columns by an insulating film, the BLs are N BLs electrically connected to each of the N partial body regions, and the GLs are arranged along each of the M rows. It is formed of M GLs electrically connected to N gates, M source regions and M drain regions are formed in each of the N partial body regions, and the M drain regions are electrically connected along each of the N columns. It is characterized in that N DLs connected to are formed perpendicularly to the M GLs.

상기 복수 개의 단기 저장형 플래시 메모리 소자는 각각 상기 N개의 부분 바디 영역 각각에서 상기 M개의 GL과 같은 방향 또는 수직한 방향으로 채널이 형성되도록 배치된 것을 본 발명에 의한 단기 저장형 플래시 메모리 어레이의 다른 특징으로 한다.The plurality of short-term storage type flash memory devices are arranged so that channels are formed in the same direction as or perpendicular to the M GLs in each of the N partial body regions, in another aspect of the short-term storage type flash memory array according to the present invention. to be characterized

상기 N개의 부분 바디 영역은 각각 상기 M개의 소스 영역과 이웃한 위치에 M개의 바디 컨택 영역이 더 형성되고, 상기 N개의 BL은 각각 상기 M개의 바디 컨택 영역에 전기적으로 연결되고 상기 N개의 DL과 평행하게 형성된 것을 본 발명에 의한 단기 저장형 플래시 메모리 어레이의 다른 특징으로 한다. In each of the N partial body regions, M body contact regions are further formed adjacent to the M source regions, and the N BLs are electrically connected to the M body contact regions, respectively, and the N DLs and Being formed in parallel is another feature of the short-term storage type flash memory array according to the present invention.

상기 N개의 부분 바디 영역은 각각 공통 바디 컨택 영역이 더 형성되고, 상기 N개의 BL은 각각 상기 공통 바디 컨택 영역에 전기적으로 연결된 것을 본 발명에 의한 단기 저장형 플래시 메모리 어레이의 다른 특징으로 한다. Another feature of the short-term storage type flash memory array according to the present invention is that each of the N partial body regions further forms a common body contact region, and each of the N BLs is electrically connected to the common body contact region.

본 발명은 채널이 형성되는 바디 영역과 접하게 전하트랩층을 구비하고, GL과 BL만으로 PGM과 ERS가 가능하게 함으로써, NOR 플래시의 HEI보다 전력소모를 낮추면서도 빠른 PGM 속도를 가지며, 비휘발성 특성을 갖는 단기 저장형 플래시 메모리 소자 및 어레이를 구현할 수 있는 효과가 있다.The present invention provides a charge trap layer in contact with the body region where the channel is formed, and enables PGM and ERS only with GL and BL, thereby lowering power consumption than HEI of NOR flash, having a faster PGM speed, and non-volatile characteristics. There is an effect that can implement a short-term storage type flash memory device and array having.

도 1은 메모리 계층 구조를 보인 개념도이다.
도 2는 본 발명의 일 실시예에 의한 단기 저장형 플래시 메모리 소자 및 어레이의 구조 및 연결 관계를 보인 모형도이다.
도 3은 본 발명의 일 실시예에 의한 단기 저장형 플래시 메모리 소자의 구조 및 동작 방법을 보인 사시도이다.
도 4는 도 3의 정면도이다.
도 5는 본 발명의 일 실시예에 의한 단기 저장형 플래시 메모리 소자의 프로그램 동작 방법을 보인 에너지 밴드도이다.
도 6은 본 발명의 제 1 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이다.
도 7은 도 6의 레이아웃(layout)이다.
도 8은 도 6을 다른 각도로 본 사시도, 평면도 및 단면도이다.
도 9는 본 발명의 제 2 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이다.
도 10은 도 9의 레이아웃이다.
도 11은 도 9를 다른 각도로 본 사시도, 평면도 및 단면도이다.
도 12는 본 발명의 제 3 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이다.
도 13은 도 12의 레이아웃이다.
도 14는 도 12를 다른 각도로 본 사시도, 평면도 및 단면도이다.
도 15는 본 발명의 제 4 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이다.
도 16은 도 15의 레이아웃이다.
도 17은 도 15를 다른 각도로 본 사시도, 평면도 및 단면도이다.
도 18은 본 발명의 단기 저장형 플래시 메모리 어레이의 등가회로도이다.1 is a conceptual diagram showing a memory hierarchy structure.
2 is a model diagram showing the structure and connection relationship of a short-term storage type flash memory device and an array according to an embodiment of the present invention.
3 is a perspective view showing the structure and operation method of a short-term storage type flash memory device according to an embodiment of the present invention.
Figure 4 is a front view of Figure 3;
5 is an energy band diagram illustrating a program operation method of a short-term storage type flash memory device according to an embodiment of the present invention.
6 is a perspective view showing the structure of a short-term storage type flash memory array according to the first embodiment of the present invention.
FIG. 7 is a layout of FIG. 6 .
8 is a perspective view, a plan view, and a cross-sectional view of FIG. 6 viewed from another angle.
9 is a perspective view showing the structure of a short-term storage type flash memory array according to a second embodiment of the present invention.
FIG. 10 is the layout of FIG. 9 .
11 is a perspective view, a plan view, and a cross-sectional view of FIG. 9 viewed from another angle.
12 is a perspective view showing the structure of a short-term storage type flash memory array according to a third embodiment of the present invention.
Figure 13 is the layout of Figure 12;
14 is a perspective view, a plan view, and a cross-sectional view of FIG. 12 viewed from another angle.
15 is a perspective view showing the structure of a short-term storage type flash memory array according to a fourth embodiment of the present invention.
16 is the layout of FIG. 15;
17 is a perspective view, a plan view, and a cross-sectional view of FIG. 15 viewed from another angle.
18 is an equivalent circuit diagram of the short-term storage type flash memory array of the present invention.

이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명의 일 실시예에 의한 단기 저장형 플래시 메모리 소자는, 도 2에 예시된 바와 같이, 반도체 기판의 바디 영역(10); 상기 바디 영역과 접하며 형성된 전하트랩층(42); 상기 전하트랩층 상에 블로킹 산화막(44)을 사이에 두고 형성된 게이트(50); 상기 게이트 양측으로 상기 바디 영역 내에 구비된 소스 및 드레인 영역(20, 30); 상기 바디 영역(10)에 전원을 인가하는 BL(100); 및 상기 게이트(50)에 전원을 인가하는 GL(200)을 포함하고, 상기 BL(100)과 상기 GL(200)에 인가된 전원만으로 band to trap tunneling 방식으로 상기 전하트랩층(42)에 전하를 주입하거나 빼서 PGM이나 ERS 동작을 하도록 구비된다.As illustrated in FIG. 2 , a short-term storage type flash memory device according to an embodiment of the present invention includes a body region 10 of a semiconductor substrate; a charge trap layer 42 formed in contact with the body region; a gate 50 formed on the charge trap layer with a blocking oxide layer 44 therebetween; source and drain regions 20 and 30 provided in the body region on both sides of the gate; a BL (100) applying power to the body region (10); and a GL 200 for applying power to the gate 50, and using only power applied to the BL 100 and the GL 200 to charge the charge trap layer 42 in a band to trap tunneling method. It is provided to perform PGM or ERS operation by injecting or subtracting .

여기서, 상기 전하트랩층(42)은 도 5에 예시된 실리콘 질화막(Si3N4)과 같은 복수 개의 트랩을 갖는 물질층으로, 소스 영역(20)과 드레인 영역(30) 사이에 채널이 형성되는 바디 영역(10)과 접하며 형성되어, 게이트(50)와 바디 영역(10) 사이에 band to trap tunneling 방식으로 접한 채널이나 바디 영역(10)으로부터 직접 전하를 주입하거나 빼서 PGM이나 ERS 동작을 하도록 구비된다. 블로킹 산화막(44)과 함께 게이트 절연막(40)으로 구성될 수 있다.Here, the charge trap layer 42 is a material layer having a plurality of traps, such as the silicon nitride film (Si 3 N 4 ) illustrated in FIG. 5 , and a channel is formed between the source region 20 and the drain region 30 . It is formed in contact with the body region 10, and directly injects or subtracts charge from the channel or body region 10 in contact between the gate 50 and the body region 10 in a band to trap tunneling method to perform PGM or ERS operation are provided It may be composed of the gate insulating layer 40 together with the blocking oxide layer 44 .

그리고 상기 블로킹 산화막(44)은 알루미늄 산화막(Al2O3)과 같은 고유전율막이고, 상기 바디 영역(10)은 P-, 상기 게이트(50)는 N+로 각각 도핑되어 형성된 것일 수 있다. 이때, P-는 N+보다 불순물이 저농도로 도핑되고, N+와 도전형이 반대인 것을 말한다. The blocking oxide layer 44 may be a high dielectric constant layer such as an aluminum oxide layer (Al 2 O 3 ), and the body region 10 may be doped with P- and the gate 50 may be doped with N+. At this time, P- means that the impurity is doped at a lower concentration than N+, and the conductivity type is opposite to that of N+.

도 5는 바디 영역(10), 전하트랩층(42), 블로킹 산화막(44) 및 게이트(50)를 하나의 예시로 보이며 PGM 시의 동작관계를 보인 것이나, 각 물질에 한정되는 것은 아니다.FIG. 5 shows the body region 10, the charge trap layer 42, the blocking oxide layer 44, and the gate 50 as an example and shows the operational relationship during PGM, but is not limited to each material.

도 5는 PGM 동작 시의 에너지 밴드도로, 도 3에서와 같이 BL(100)을 통해 바디 영역(10)에 0 V, GL(200)을 통해 게이트(50)에 VPGM을 인가할 때의 모습이다. 전하트랩층(42)과 접한 바디 영역(10)은 접합면을 향해 에너지 밴드가 휘어지면서 생긴 홈으로 전하(전자)가 모여 채널이 형성되고, 채널에 있는 전하(전자)는 게이트(50)에 걸린 전압에 의해 전하트랩층(42)의 트랩으로 터널링되어 들어가면서 PGM하게 된다.5 is an energy band diagram during PGM operation, when 0 V is applied to the body region 10 through the BL (100) and V PGM is applied to the gate 50 through the GL (200) as shown in FIG. 3 am. In the body region 10 in contact with the charge trap layer 42, a channel is formed by gathering charges (electrons) in a groove formed as the energy band is bent toward the bonding surface, and the charges (electrons) in the channel are transferred to the gate 50. PGM is performed while being tunneled into the trap of the charge trap layer 42 by the applied voltage.

반대로 ERS 동작 시에는, 도 3에서와 같이 BL(100)을 통해 바디 영역(10)에 VERS, GL(200)을 통해 게이트(50)에 0 V을 인가하면 된다. 이 경우, 도 5의 에너지 밴드도에서 블로킹 산화막(45)과 전하트랩층(42)은 반대로 경사지고, 전하트랩층(42)과 접한 바디 영역(10)도 접합면에서 에너지 밴드가 아래로 휘어지면서 채널이 없어지게 되고, 전하트랩층(42)의 트랩에 있는 전하(전자)는 게이트(50)에 걸린 전압에 의해 바디 영역(10)으로 터널링되어 나오면서 ERS하게 된다.Conversely, during the ERS operation, as shown in FIG. 3 , V ERS is applied to the body region 10 through the BL 100 and 0 V is applied to the gate 50 through the GL 200 . In this case, in the energy band diagram of FIG. 5, the blocking oxide film 45 and the charge trap layer 42 are inclined in opposite directions, and the energy band of the body region 10 in contact with the charge trap layer 42 is also bent downward at the bonding surface. As the channel disappears, the charge (electron) in the trap of the charge trap layer 42 is tunneled to the body region 10 by the voltage applied to the gate 50 and performs ERS.

도 4는 도 3의 정면도로 도시된 것으로, 이에 의하면 BL(100)은 P- well인 바디 영역(10)에 전기적 접속을 위해 형성된 P+ 바디 컨택 영역(12)에 연결되고, 소스 영역(20)과 드레인 영역(30)은 N+로 도핑되어 형성되어. 각각 CSL(300)과 DL(400)에 연결되며, 전하트랩층(42)을 갖는 게이트 절연막(40) 상의 N+ 게이트(50)은 GL(200)에 연결된다.4 is a front view of FIG. 3, according to which the BL 100 is connected to the P+ body contact region 12 formed for electrical connection to the body region 10, which is a P-well, and the source region 20 The and drain regions 30 are formed by being doped with N+. The N+ gate 50 on the gate insulating film 40 having the charge trap layer 42 is connected to the GL 200.

상기와 같이, 채널이 형성되는 바디 영역(10)과 접하게 전하트랩층(42)을 구비하고, GL(200)과 BL(100)만으로 band to trap tunneling에 의한 PGM과 ERS가 가능하게 된다. 따라서, 종래 NOR 플래시의 HEI보다 전력소모를 낮추면서도 빠른 PGM 속도를 가지며, 전하트랩층(42)에 의한 비휘발성 특성을 갖는 단기 저장형 플래시 메모리 소자를 구현할 수 있게 된다.As described above, the charge trap layer 42 is provided in contact with the body region 10 where the channel is formed, and PGM and ERS by band to trap tunneling are possible only with the GL 200 and the BL 100. Therefore, it is possible to implement a short-term storage type flash memory device having lower power consumption than the HEI of the conventional NOR flash, high PGM speed, and non-volatile characteristics by the charge trap layer 42.

본 발명의 일 실시예에 의한 단기 저장형 플래시 메모리 어레이는, 도 2 및 도 6으로 참조되는 바와 같이, 상술한 단기 저장형 플래시 메모리 소자를 상기 반도체 기판에 M행과 N열로 복수 개 형성하여 행렬 M x N의 플래시 메모리 어레이를 구성한다.Referring to FIGS. 2 and 6 , a short-term storage type flash memory array according to an embodiment of the present invention is a matrix by forming a plurality of short-term storage type flash memory devices in M rows and N columns on the semiconductor substrate. Construct an M x N flash memory array.

여기서, 상기 바디 영역(10)은 격리 절연막(60)으로 상기 N열의 각 열을 따라 N개의 부분 바디 영역(11, 13)으로 나누어, N개의 BL(100)으로 구성한다. 즉, 상기 N개의 부분 바디 영역(11, 13) 각각에 전기적으로 연결된 N개의 BL(100)으로 한다.Here, the body region 10 is divided into N partial body regions 11 and 13 along each of the N columns with an isolation insulating film 60 to form N BLs 100 . That is, N BLs 100 are electrically connected to the N partial body regions 11 and 13, respectively.

상기 GL(200)은 BL(100)과 수직하게 상기 M행의 각 행을 따라 배열된 N개의 게이트(50)와 전기적으로 연결된 M개의 GL(200)으로 각각 형성된다.The GL 200 is formed of M GLs 200 electrically connected to N gates 50 arranged along each of the M rows perpendicular to the BL 100 .

상기 N개의 부분 바디 영역(11, 13) 각각에는 M개의 소스 영역(20)과 M개의 드레인 영역(30)이 형성되고, 상기 N열의 각 열을 따라 상기 M개의 드레인 영역을 전기적으로 연결하는 N개의 DL(400)이 상기 M개의 GL(200)에 각각 수직하게 형성된다.M source regions 20 and M drain regions 30 are formed in each of the N partial body regions 11 and 13, and N electrically connects the M drain regions along each of the N columns. The number of DLs 400 are formed perpendicularly to the M number of GLs 200, respectively.

상기 어레이의 각 실시예에서, 복수 개의 단기 저장형 플래시 메모리 소자는 각각 상기 N개의 부분 바디 영역(11, 13) 각각에서, 도 6 및 도 9와 같이, 상기 M개의 GL(200)과 같은 방향으로 채널이 형성되도록 배치될 수도 있고, 도 12 및 도 15와 같이, 상기 M의 GL(200)과 수직한 방향으로 채널이 형성되도록 배치될 수 있다.In each embodiment of the array, a plurality of short-term storage type flash memory elements are disposed in the same direction as the M GLs 200, as shown in FIGS. 6 and 9, respectively, in each of the N partial body regions 11 and 13. 12 and 15, the channel may be formed in a direction perpendicular to the M GL 200.

도 6은 본 발명의 제 1 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이고, 도 7은 도 6의 레이아웃(layout)이며, 도 8은 도 6을 다른 각도로 본 사시도, 평면도 및 단면도이다.6 is a perspective view showing the structure of a short-term storage type flash memory array according to the first embodiment of the present invention, FIG. 7 is a layout of FIG. 6, and FIG. 8 is a perspective view and plan view of FIG. 6 viewed from another angle. and a cross section.

도 6를 참조하면, 제 1 실시예에 의한 단기 저장형 플래시 메모리 어레이에서 각 소자의 소스 영역(20)과 드레인 영역(30)은 각 GL(200)과 같은 방향으로 형성되어, 각 소자의 채널이 GL(200)과 평행한 구조를 갖는다.Referring to FIG. 6, in the short-term storage type flash memory array according to the first embodiment, the source region 20 and drain region 30 of each element are formed in the same direction as each GL 200, so that the channel of each element It has a structure parallel to this GL (200).

또한, 상기 N개의 부분 바디 영역(11, 13)은 각 부분 바디 영역(11)(13) 즉, 각 열을 따라 각 소스 영역(20)과 이웃한 위치에 바디 컨택 영역(12)이 형성되어, 각 열을 따라 M개의 바디 컨택 영역이 더 형성될 수 있다. 이때, 상기 N개의 BL(100)은, 도 6과 같이, 각각 상기 M개의 바디 컨택 영역(12)에 전기적으로 연결되고 상기 N개의 DL(400)과 평행하게 형성될 수 있다.In addition, in each of the N partial body regions 11 and 13, a body contact region 12 is formed adjacent to each source region 20 along each of the partial body regions 11 and 13, that is, along each column. , M body contact regions may be further formed along each column. In this case, as shown in FIG. 6 , the N number of BLs 100 may be electrically connected to the M number of body contact regions 12 and formed in parallel with the N number of DLs 400 .

결국, 제 1 실시예에 의한 단기 저장형 플래시 메모리 어레이는 바디 컨택이 각 소자별로 이루어지게 되어, 후술하는 공통 바디 컨택보다 스피드 측면에서 유리한 장점이 있게 된다. 다만, 바디 컨택이 소자별로 존재하여 소자의 크기에서 단점이 있다. As a result, the short-term storage type flash memory array according to the first embodiment has an advantage in terms of speed compared to a common body contact, which will be described later, because the body contact is made for each element. However, since the body contact exists for each element, there is a disadvantage in the size of the element.

도 7은 제 1 실시예에 관한 도 6의 레이아웃이다. Cell feature size는 가로 8 F, 세로 3 F로 총 24 F2이다. Fig. 7 is the layout of Fig. 6 according to the first embodiment. The cell feature size is 8 F horizontally and 3 F vertically, for a total of 24 F 2 .

도 8은 도 6을 다른 각도로 본 사시도, 평면도 및 단면도이다. 먼저 도 8(c)의 AA'선 단면도를 살펴보면, 소자 마다 BL(100)에 컨택 되어 있음을 알 수 있다. 이어 도 8(d)의 BB'선 단면도를 살펴보면, DL(400) 방향의 소자들 사이에는 격리를 위하여 게이트 절연막(40)과 게이트(50)를 증착하기 전에 실리콘 산화물 등으로 열방향 격리 절연막(62)을 증착한 것을 알 수 있다. 열방향 격리 절연막(62)은 GL(200) 방향의 소자들 사이 격리를 위한 행방향 격리 절연막(60)보다 얕게 P-well인 바디 영역(10)에 형성된다.8 is a perspective view, a plan view, and a cross-sectional view of FIG. 6 viewed from another angle. First, looking at the cross-sectional view taken along line AA' in FIG. 8(c), it can be seen that each element is in contact with the BL (100). Next, looking at the BB′ line cross-sectional view of FIG. 8 (d), before depositing the gate insulating film 40 and the gate 50 for isolation between the elements in the DL (400) direction, a column direction isolation insulating film (such as silicon oxide) 62) was deposited. The column-direction isolation insulating layer 62 is formed in the P-well body region 10 to be shallower than the row-directional isolation insulating layer 60 for isolation between devices in the GL 200 direction.

도 9는 본 발명의 제 2 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이고, 도 10은 도 9의 레이아웃이며, 도 11은 도 9를 다른 각도로 본 사시도, 평면도 및 단면도이다.9 is a perspective view showing the structure of a short-term storage type flash memory array according to a second embodiment of the present invention, FIG. 10 is a layout of FIG. 9, and FIG. 11 is a perspective view, plan view, and cross-sectional view of FIG. 9 viewed from another angle. .

제 2 실시예는 제 1 실시예와 같이 각 소자의 소스 영역(20)과 드레인 영역(30)은 각 GL(200)과 같은 방향으로 형성되어, 각 소자의 채널이 GL(200)과 평행한 구조를 갖는다.In the second embodiment, as in the first embodiment, the source region 20 and the drain region 30 of each element are formed in the same direction as each GL 200, so that the channel of each element is parallel to the GL 200. have a structure

다만, 제 1 실시예와 달리, 상기 N개의 부분 바디 영역(11, 13)은 각각 P+ 공통 바디 컨택 영역(14)이 더 형성되고, 상기 N개의 BL(100)은 각각 상기 공통 바디 컨택 영역(14)에 전기적으로 연결된다. 즉, 공통 바디 컨택의 형태를 지닌다. 공통 바디 컨택 구조는 제 1 실시예의 각 소자별 BL 컨택과 비교하면 소자의 크기면에서 이점이 있으나, 스피드면에서 단점이 있어 trade off 관계가 있다. However, unlike the first embodiment, each of the N partial body regions 11 and 13 further includes a P+ common body contact region 14, and each of the N BLs 100 has the common body contact region ( 14) is electrically connected to That is, it has a form of common body contact. Compared with the BL contact for each device of the first embodiment, the common body contact structure has an advantage in terms of device size, but has a disadvantage in speed, resulting in a trade-off relationship.

도 10은 제 2 실시예에 관한 도 9의 레이아웃이다. Cell feature size는 가로 6 F, 세로 3 F로 총 18 F2이다. Fig. 10 is the layout of Fig. 9 according to the second embodiment. The cell feature size is 6 F horizontally and 3 F vertically, for a total of 18 F 2 .

도 11은 도 9를 다른 각도로 본 사시도, 평면도 및 단면도이다. 먼저 도 11(c)의 AA'선 단면도를 살펴보면, 각 소자의 채널이 GL(200)과 평행한 구조를 가지고 있음을 알 수 있다. 도 11(e)의 CC'선 단면도를 살펴보면, 각 소자별 BL 컨택이 존재하는 제 1 실시예와 달리, P+ 공통 바디 컨택 영역(14)을 통한 공통 바디 컨택임을 알 수 있다. 도 11(d)의 BB'선 단면도를 살펴보면, DL(400) 방향의 소자 사이에는 격리를 위하여 게이트 절연막(40)과 게이트(50)를 증착하기 전에 실리콘 산화물 등으로 열방향 격리 절연막(62)을 증착한 것을 알 수 있다. 11 is a perspective view, a plan view, and a cross-sectional view of FIG. 9 viewed from another angle. First, looking at the AA' line cross-sectional view of FIG. 11(c), it can be seen that the channel of each device has a structure parallel to the GL 200. Looking at the cross-sectional view taken along line CC′ of FIG. 11(e), it can be seen that unlike the first embodiment in which BL contacts exist for each element, the common body contact is through the P+ common body contact region 14. Looking at the cross-sectional view taken along the line BB' in FIG. 11 (d), before depositing the gate insulating film 40 and the gate 50 for isolation between the elements in the DL (400) direction, a column-directional isolation insulating film 62 made of silicon oxide or the like is formed. It can be seen that the deposited

도 12는 본 발명의 제 3 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이고, 도 13은 도 12의 레이아웃이며, 도 14는 도 12를 다른 각도로 본 사시도, 평면도 및 단면도이다.12 is a perspective view showing the structure of a short-term storage type flash memory array according to a third embodiment of the present invention, FIG. 13 is a layout of FIG. 12, and FIG. 14 is a perspective view, plan view, and cross-sectional view of FIG. 12 viewed from another angle. .

도 12를 참조하면, 제 3 실시예에 의한 단기 저장형 플래시 메모리 어레이에서 각 소자의 소스 영역(20)과 드레인 영역(30)은 각 GL(200)과 수직한 방향으로 형성되어, 각 소자의 채널이 GL(200)과 수직한 구조를 갖는다.Referring to FIG. 12, in the short-term storage type flash memory array according to the third embodiment, the source region 20 and drain region 30 of each element are formed in a direction perpendicular to each GL 200, so that each element The channel has a structure perpendicular to the GL (200).

또한, 상기 N개의 부분 바디 영역(11, 13)은 각 부분 바디 영역(11)(13) 즉, 각 열을 따라 각 소스 영역(20)과 이웃한 위치에 바디 컨택 영역(12)이 형성되어, 각 열을 따라 M개의 바디 컨택 영역이 더 형성될 수 있다. 이때, 상기 N개의 BL(100)은, 도 12와 같이, 각각 상기 M개의 바디 컨택 영역(12)에 전기적으로 연결되고 상기 N개의 DL(400)과 평행하게 형성될 수 있다.In addition, in each of the N partial body regions 11 and 13, a body contact region 12 is formed adjacent to each source region 20 along each of the partial body regions 11 and 13, that is, along each column. , M body contact regions may be further formed along each column. In this case, as shown in FIG. 12 , the N BLs 100 may be electrically connected to the M body contact regions 12 and formed in parallel with the N DLs 400 .

결국, 제 3 실시예에 의한 단기 저장형 플래시 메모리 어레이도 제 1 실시예와 같이 바디 컨택이 각 소자별로 이루어지게 되어, 공통 바디 컨택 보다 빠른 스피드를 가지지만, 소자의 크기가 크다는 점에서 trade off 관계가 있다.As a result, the short-term storage flash memory array according to the third embodiment has a higher speed than the common body contact because the body contact is made for each element like the first embodiment, but the size of the element is large. There is a relationship.

도 13은 제 3 실시예에 관한 도 12의 레이아웃이다. Cell feature size는 가로 6 F, 세로 6 F로 총 36 F2이다. Fig. 13 is the layout of Fig. 12 according to the third embodiment. The cell feature size is 6 F horizontally and 6 F vertically, for a total of 36 F 2 .

도 14는 도 12을 다른 각도로 본 사시도, 평면도 및 단면도이다. 먼저 도 14(c)의 AA'선 단면도를 살펴보면, 제 1, 2 실시예와 같이, 행방향으로 소자들 사이를 완전 격리하기 위한 행방향 격리 절연막(60)이 형성되어 있음을 알 수 있다. 도 14(d)의 BB'선 단면도를 살펴보면, 각 소자의 소스/드레인 영역(20, 30) 사이 채널이 GL(200)과 수직한 구조를 가지고 있고, DL(400) 방향 즉 열방향으로 소자들 사이의 격리를 위하여 열방향 격리 절연막(62)이 증착된 것을 알 수 있다. 도 14(e)의 CC'선 단면도를 살펴보면, 소자 마다 BL(100)에 컨택되어 있음을 알 수 있다. 14 is a perspective view, a plan view, and a cross-sectional view of FIG. 12 viewed from another angle. First, looking at the cross-sectional view along line AA' of FIG. 14(c), it can be seen that, like the first and second embodiments, a row direction isolation insulating film 60 is formed to completely isolate elements in the row direction. Looking at the BB′ line cross-sectional view of FIG. 14(d), the channel between the source/drain regions 20 and 30 of each device has a structure perpendicular to the GL 200, and the device It can be seen that a column direction isolation insulating film 62 is deposited for isolation between the cells. Looking at the cross-sectional view taken along line CC' in FIG. 14(e), it can be seen that each element is in contact with the BL 100.

도 15는 본 발명의 제 4 실시예에 의한 단기 저장형 플래시 메모리 어레이의 구조를 보인 사시도이고, 도 16은 도 15의 레이아웃이며, 도 17은 도 15를 다른 각도로 본 사시도, 평면도 및 단면도이다.15 is a perspective view showing the structure of a short-term storage type flash memory array according to a fourth embodiment of the present invention, FIG. 16 is a layout of FIG. 15, and FIG. 17 is a perspective view, plan view, and cross-sectional view of FIG. 15 viewed from another angle. .

제 4 실시예는 제 3 실시예와 같이 각 소자의 소스 영역(20)과 드레인 영역(30)은 각 GL(200)과 수직한 방향으로 형성되어, 각 소자의 채널이 GL(200)과 수직한 구조를 갖는다.In the fourth embodiment, as in the third embodiment, the source region 20 and the drain region 30 of each element are formed in a direction perpendicular to each GL 200, so that the channel of each element is perpendicular to the GL 200. have one structure.

다만, 제 3 실시예와 달리, 상기 N개의 부분 바디 영역(11, 13)은 각각 공통 바디 컨택 영역(14)이 더 형성되고, 상기 N개의 BL(100)은 각각 상기 공통 바디 컨택 영역(14)에 전기적으로 연결된다. 즉, 공통 바디 컨택의 형태를 지닌다. 공통 바디 컨택 구조는 제 3 실시예의 각 소자별 BL 컨택과 비교하면 소자의 크기면에서 이점이 있으나, 스피드면에서 단점이 있어 trade off 관계가 있다. However, unlike the third embodiment, each of the N partial body regions 11 and 13 further forms a common body contact region 14, and each of the N BLs 100 has a common body contact region 14 ) is electrically connected to That is, it has a form of common body contact. Compared to the BL contact for each device of the third embodiment, the common body contact structure has an advantage in terms of device size, but has a disadvantage in speed, resulting in a trade-off relationship.

도 16은 제 4 실시예에 관한 도 15의 레이아웃이다. Cell feature size는 가로 6 F, 세로 4.5 F로 27 F2이다. Fig. 16 is the layout of Fig. 15 according to the fourth embodiment. The cell feature size is 27 F 2 with a width of 6 F and a length of 4.5 F.

도 17은 도 15를 다른 각도로 본 사시도, 평면도 및 단면도이다. 먼저 도 17(c)의 AA'선 단면도를 살펴보면, 행방향으로 소자들 사이을 완전 격리하기 위한 행방향 격리 절연막(60)이 형성되어 있음을 알 수 있다. 도 17(d)의 BB'선 단면도를 살펴보면, 각 소자의 소스/드레인 영역(20, 30) 사이 채널이 GL(200)과 수직한 구조를 가지고 있고, DL(400) 방향 즉 열방향으로 소자들 사이의 격리를 위하여 열방향 격리 절연막(62)이 증착된 것을 알 수 있다.17 is a perspective view, a plan view, and a cross-sectional view of FIG. 15 viewed from another angle. First, looking at the cross-sectional view taken along line AA' of FIG. 17(c), it can be seen that a row direction isolation insulating layer 60 is formed to completely isolate elements in the row direction. Looking at the BB′ line cross-sectional view of FIG. 17(d), the channel between the source/drain regions 20 and 30 of each device has a structure perpendicular to the GL 200, and the device It can be seen that a column direction isolation insulating film 62 is deposited for isolation between the cells.

도 18은 본 발명의 단기 저장형 플래시 메모리 어레이의 등가회로도이다. 도 18에 의하면, 본 발명의 단기(short term) 저장형 플래시 메모리 어레이의 GL(200)과 BL(100)은 서로 수직한 형태를 가짐을 알 수 있다. 이와 같은 구조를 이용하기 때문에 PGM과 ERS 동작 시 위의 2 단자 즉, GL과 BL만을 이용하여 PGM, ERS 동작을 수행할 수 있다. 또한 본 발명의 단기 저장형 플래시 메모리 소자(원으로 표시된 Cell 소자)인 SCM 소자는 터널링 산화막이 없는 구조이며, PGM, ERS 동작은 band to trap tunneling 방식으로 수행된다. 이에 따라 PGM 동작은 GL에 높은 양의 전압(VPGM)을 인가하며, BL에는 0 V를 인가함으로써 수행할 수 있다. 마찬가지로 ERS 동작은 GL에 0 V를 인가하며, BL에는 높은 전압(VERS)을 인가함으로써 수행할 수 있다.18 is an equivalent circuit diagram of the short-term storage type flash memory array of the present invention. Referring to FIG. 18 , it can be seen that the GL 200 and BL 100 of the short term storage type flash memory array of the present invention have mutually perpendicular shapes. Since this structure is used, PGM and ERS operations can be performed using only the above two terminals, that is, GL and BL, during PGM and ERS operations. In addition, the SCM device, which is a short-term storage flash memory device (circled cell device) of the present invention, has a structure without a tunneling oxide film, and PGM and ERS operations are performed in a band to trap tunneling method. Accordingly, the PGM operation can be performed by applying a high positive voltage (V PGM ) to the GL and applying 0 V to the BL. Similarly, the ERS operation can be performed by applying 0 V to the GL and applying a high voltage (V ERS ) to the BL.

[표 1] <단기 저장형 플래시 메모리 어레이의 동작 방법>[Table 1] <Operation method of short-term storage type flash memory array>

Figure pat00001
Figure pat00001

위의 표 1는 본 발명의 단기 저장형 플래시 메모리 어레이의 동작 방법을 예시적으로 보여준다. 본 발명에서 읽기 동작 시 모든 BL과 CSL에는 0 V의 전압이 인가되고 선택된 DL과 GL에는 각 VDL,Read, VWL,Read의 읽기 전압을, 그 외 선택되지 않은 DL과 GL에는 0 V를 인가한다. 위와 같은 방법을 사용하면 개별 읽기 동작이 가능하다. PGM 동작의 경우 모든 DL과 CSL은 플로팅 시킨 후, 선택된 GL과 BL에는 각 VPGM과 0 V를 인가하고 선택되지 않는 GL과 BL에는 1/2 VPGM을 인가한다. ERS 동작도 PGM 동작과 같이 모든 DL과 CSL은 플로팅 시킨 후, 선택된 GL과 BL에는 각 0 V과 VERS를 인가하고 선택되지 않는 GL과 BL에는 1/2 VERS를 인가한다.Table 1 above exemplarily shows an operating method of the short-term storage type flash memory array of the present invention. In the present invention, during read operation, a voltage of 0 V is applied to all BLs and CSLs, read voltages of V DL,Read , V WL, and Read are applied to selected DLs and GLs, and 0 V is applied to other unselected DLs and GLs. authorize Using the above method, individual read operation is possible. In case of PGM operation, after all DLs and CSLs are floated, V PGM and 0 V are applied to the selected GLs and BLs, and 1/2 V PGM is applied to the unselected GLs and BLs. In ERS operation, as in PGM operation, after all DLs and CSLs are floated, 0 V and V ERS are applied to selected GLs and BLs, and 1/2 V ERS is applied to unselected GLs and BLs.

이상으로, 첨부된 도면을 중심으로 본 발명의 바람직한 실시예에 대하여 설명하였으나, 첨부된 도면은 본 발명을 이해하기 위한 예시에 불과하므로, 이에 제한되지 않는다.In the above, preferred embodiments of the present invention have been described with reference to the accompanying drawings, but the accompanying drawings are only examples for understanding the present invention, and thus are not limited thereto.

10: 바디 영역 11, 13: 부분 바디 영역
12: 바디 컨택 영역 14: 공통 바디 컨택 영역
20: 소스 영역 30: 드레인 영역
40: 게이트 절연막 42: 전하트랩층
44: 블로킹 산화막 50: 게이트
60: 열방향 격리 절연막 62: 행방향 격리 절연막
100: 바디 라인 200: 게이트 라인
300: 소스 라인 400: 드레인 라인 10: body area 11, 13: partial body area
12 body contact area 14 common body contact area
20: source region 30: drain region
40: gate insulating film 42: charge trap layer
44: blocking oxide film 50: gate
60: column direction isolation insulating film 62: row direction isolation insulating film
100: body line 200: gate line
300: source line 400: drain line

Claims (10)

반도체 기판의 바디 영역;
상기 바디 영역과 접하며 형성된 전하트랩층;
상기 전하트랩층 상에 블로킹 산화막을 사이에 두고 형성된 게이트;
상기 게이트 양측으로 상기 바디 영역 내에 구비된 소스 및 드레인 영역;
상기 바디 영역에 전원을 인가하는 body line(BL); 및
상기 게이트에 전원을 인가하는 gate line(GL)을 포함하고,
상기 BL과 상기 GL에 인가된 전원만으로 밴드 투 트랩 터널링(band to trap tunneling) 방식으로 상기 전하트랩층에 전하를 주입하거나 빼서 프로그램(PGM)이나 이레이즈(ERS) 동작을 하도록 구비된 것을 특징으로 하는 단기 저장형 플래시 메모리 소자.
a body region of the semiconductor substrate;
a charge trap layer formed in contact with the body region;
a gate formed on the charge trap layer with a blocking oxide layer interposed therebetween;
source and drain regions provided in the body region on both sides of the gate;
a body line (BL) for applying power to the body region; and
Including a gate line (GL) for applying power to the gate,
Characterized in that it is provided to perform a program (PGM) or erase (ERS) operation by injecting or subtracting charges from the charge trap layer in a band to trap tunneling method with only the power applied to the BL and the GL short-term storage flash memory device.
 제 1 항에 있어서,
상기 전하트랩층은 실리콘 질화막(Si3N4)인 것을 특징으로 하는 단기 저장형 플래시 메모리 소자.
According to claim 1,
The charge trap layer is a short-term storage type flash memory device, characterized in that the silicon nitride film (Si 3 N 4 ).
 제 2 항에 있어서,
상기 블로킹 산화막은 알루미늄 산화막(Al2O3)이고,
상기 바디 영역은 P-, 상기 게이트는 N+로 각각 도핑되어 형성된 것을 특징으로 하는 단기 저장형 플래시 메모리 소자.
According to claim 2,
The blocking oxide layer is an aluminum oxide layer (Al 2 O 3 ),
The short-term storage type flash memory device of claim 1 , wherein the body region is doped with P- and the gate is doped with N+.
 제 1 항 내지 제 3 항 중 어느 한 항의 단기 저장형 플래시 메모리 소자를 상기 반도체 기판에 M행과 N열로 복수 개 형성하여 행렬 M x N의 플래시 메모리 어레이를 구성하되,
상기 바디 영역은 격리 절연막으로 상기 N열의 각 열을 따라 N개의 부분 바디 영역으로 나눠지고,
상기 BL은 상기 N개의 부분 바디 영역 각각에 전기적으로 연결된 N개의 BL으로, 상기 GL은 상기 M행의 각 행을 따라 배열된 N개의 게이트와 전기적으로 연결된 M개의 GL으로 각각 형성되고,
상기 N개의 부분 바디 영역 각각에는 M개의 소스 영역과 M개의 드레인 영역이 형성되고, 상기 N열의 각 열을 따라 상기 M개의 드레인 영역을 전기적으로 연결하는 N개의 drain line(DL)이 상기 M개의 GL에 각각 수직하게 형성된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
Forming a plurality of short-term storage type flash memory devices according to any one of claims 1 to 3 in M rows and N columns on the semiconductor substrate to form a flash memory array of matrix M x N,
The body region is divided into N partial body regions along each of the N columns by an isolation insulating film;
The BL is formed of N BLs electrically connected to each of the N partial body regions, and the GL is formed of M GLs electrically connected to N gates arranged along each row of the M rows, respectively;
M source regions and M drain regions are formed in each of the N partial body regions, and N drain lines (DL) electrically connecting the M drain regions along each of the N columns are provided in the M GL A short-term storage type flash memory array, characterized in that formed perpendicularly to each.
 제 4 항에 있어서,
상기 복수 개의 단기 저장형 플래시 메모리 소자는 각각 상기 N개의 부분 바디 영역 각각에서 상기 M개의 GL과 같은 방향으로 채널이 형성되도록 배치된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
According to claim 4,
The plurality of short-term storage type flash memory elements are arranged so that channels are formed in the same direction as the M GLs in each of the N partial body regions.
 제 5 항에 있어서,
상기 N개의 부분 바디 영역은 각각 상기 M개의 소스 영역과 이웃한 위치에 M개의 바디 컨택 영역이 더 형성되고,
상기 N개의 BL은 각각 상기 M개의 바디 컨택 영역에 전기적으로 연결되고 상기 N개의 DL과 평행하게 형성된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
According to claim 5,
In each of the N partial body regions, M body contact regions are further formed adjacent to the M source regions,
The short-term storage type flash memory array of claim 1 , wherein each of the N BLs is electrically connected to the M body contact regions and is formed in parallel with the N DLs.
 제 5 항에 있어서,
상기 N개의 부분 바디 영역은 각각 공통 바디 컨택 영역이 더 형성되고,
상기 N개의 BL은 각각 상기 공통 바디 컨택 영역에 전기적으로 연결된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
According to claim 5,
In each of the N partial body regions, a common body contact region is further formed,
The short-term storage type flash memory array of claim 1 , wherein each of the N BLs is electrically connected to the common body contact region.
 제 4 항에 있어서,
상기 복수 개의 단기 저장형 플래시 메모리 소자는 각각 상기 N개의 부분 바디 영역 각각에서 상기 M개의 GL과 수직한 방향으로 채널이 형성되도록 배치된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
According to claim 4,
The short-term storage type flash memory array according to claim 1 , wherein the plurality of short-term storage type flash memory elements are arranged such that a channel is formed in a direction perpendicular to the M GLs in each of the N partial body regions.
 제 8 항에 있어서,
상기 N개의 부분 바디 영역은 각각 상기 M개의 소스 영역과 이웃한 위치에 M개의 바디 컨택 영역이 더 형성되고,
상기 N개의 BL은 각각 상기 M개의 바디 컨택 영역에 전기적으로 연결되고 상기 N개의 DL과 평행하게 형성된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.
According to claim 8,
In each of the N partial body regions, M body contact regions are further formed adjacent to the M source regions,
The short-term storage type flash memory array of claim 1 , wherein each of the N BLs is electrically connected to the M body contact regions and is formed in parallel with the N DLs.
 제 8 항에 있어서,
상기 N개의 부분 바디 영역은 각각 공통 바디 컨택 영역이 더 형성되고,
상기 N개의 BL은 각각 상기 공통 바디 컨택 영역에 전기적으로 연결된 것을 특징으로 하는 단기 저장형 플래시 메모리 어레이.According to claim 8,
In each of the N partial body regions, a common body contact region is further formed,
The short-term storage type flash memory array of claim 1 , wherein each of the N BLs is electrically connected to the common body contact region.
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