KR20230042242A - Chip resistor and chip resistor assembly - Google Patents

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KR20230042242A KR1020230034655A KR20230034655A KR20230042242A KR 20230042242 A KR20230042242 A KR 20230042242A KR 1020230034655 A KR1020230034655 A KR 1020230034655A KR 20230034655 A KR20230034655 A KR 20230034655A KR 20230042242 A KR20230042242 A KR 20230042242A
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Abstract

One embodiment of the present invention provides a chip resistor element which comprises: an insulating substrate which has first and second surfaces facing each other; a resistance layer which is disposed on the first surface; and first and second terminals which are disposed on the insulating substrate at both ends of the first surface in the longitudinal direction thereof, and are individually connected to the resistance layer, wherein the resistance layer includes a first region which connects the first and second terminals, and includes a glass material having a first softening point; and at least one second region which comes with the first region, is disposed to be separated from the first and second terminals, and includes a glass material having a second softening point lower than the first softening point.

Description

칩 저항 소자 및 칩 저항 소자 어셈블리{CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY}Chip resistive element and chip resistive element assembly {CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY}

본 발명은 칩 저항 소자 및 칩 저항 소자 어셈블리에 관한 것이다. The present invention relates to chip resistive elements and chip resistive element assemblies.

칩 저항 소자는 정밀 저항을 구현하기 위한 칩 부품으로서, 전자 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다. A chip resistor element is a chip component for realizing precision resistance, and serves to control current and drop voltage in an electronic circuit.

최근 전자기기가 점차 소형화 및 정밀화됨에 따라, 전자기기에 채용되는 전자회로의 크기도 점점 소형화되고 있으며, 칩 저항 소자의 크기도 점점 소형화되고 있다. 이와 같이 칩 저항 소자의 크기가 점점 소형화되고 있으나, 전자기기가 고성능화됨에 따라 칩 저항 소자에 인가되는 전류량은 오히려 증가되고 있다.Recently, as electronic devices are gradually miniaturized and refined, the size of electronic circuits used in electronic devices is gradually miniaturized, and the size of chip resistance elements is also gradually miniaturized. In this way, although the size of the chip resistance element is gradually being reduced, the amount of current applied to the chip resistance element is rather increased as the electronic equipment has improved in performance.

따라서, 점차 소형화되는 칩 저항 소자의 발열 성능을 향상시키기 위한 연구가 필요한 실정이다.Therefore, there is a need for research to improve the heating performance of chip resistors that are gradually being miniaturized.

한국공개특허 제10-2001-0014285호Korean Patent Publication No. 10-2001-0014285

본 발명의 일 실시형태의 목적은, 내전압 특성이 우수한 칩 저항 소자 및 그 어셈블리를 제공하는데 있다.An object of one embodiment of the present invention is to provide a chip resistance element and assembly having excellent withstand voltage characteristics.

본 발명의 일 실시예는 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판; 상기 제1 면에 배치되는 저항층; 및 상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 각각 연결되는 제1 및 제2 단자; 를 포함하고, 상기 저항층은 상기 제1 및 제2 단자를 연결하며 제1 연화점을 갖는 글래스 물질을 포함하는 제1 영역; 및 상기 제1 영역과 접하되 상기 제1 및 제2 단자와 이격하여 배치되며, 상기 제1 연화점보다 낮은 제2 연화점을 갖는 글래스 물질을 포함하는 적어도 하나의 제2 영역을 포함하는 것을 특징으로 하는 칩 저항 소자를 제공한다.One embodiment of the present invention is an insulating substrate having a first surface and a second surface facing each other; a resistance layer disposed on the first surface; and first and second terminals disposed on the insulating substrate at both ends of the first surface in the longitudinal direction and respectively connected to the resistance layer. wherein the resistance layer includes a first region connecting the first and second terminals and including a glass material having a first softening point; and at least one second region including a glass material having a second softening point lower than the first softening point and disposed in contact with the first region but spaced apart from the first and second terminals. A chip resistive element is provided.

본 발명의 일 실시예는 복수의 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며, 상기 칩 저항 소자는, 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판; 상기 제1 면에 배치되는 저항층; 및 상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 각각 연결되는 제1 및 제2 단자; 를 포함하고, 상기 저항층은 상기 제1 및 제2 단자를 연결하며 제1 연화점을 갖는 글래스 물질을 포함하는 제1 영역; 및 상기 제1 영역과 접하되 상기 제1 및 제2 단자와 이격하여 배치되며, 상기 제1 연화점보다 낮은 제2 연화점을 갖는 글래스 물질을 포함하는 적어도 하나의 제2 영역을 포함하는 것을 특징으로 하는 칩 저항 소자 어셈블리를 제공한다.One embodiment of the present invention is a printed circuit board having a plurality of electrode pads; and a chip resistance element disposed on the printed circuit board and electrically connected to the plurality of electrode pads, wherein the chip resistance element comprises: an insulating substrate having first and second surfaces facing each other; a resistance layer disposed on the first surface; and first and second terminals disposed on the insulating substrate at both ends of the first surface in the longitudinal direction and respectively connected to the resistance layer. wherein the resistance layer includes a first region connecting the first and second terminals and including a glass material having a first softening point; and at least one second region including a glass material having a second softening point lower than the first softening point and disposed in contact with the first region but spaced apart from the first and second terminals. A chip resistor element assembly is provided.

본 발명의 일 실시예에 의하면, 내전압 특성이 우수한 칩 저항 소자 및 칩 저항 소자 어셈블리를 제공할 수 있다.According to one embodiment of the present invention, it is possible to provide a chip resistor element and a chip resistor assembly having excellent withstand voltage characteristics.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various beneficial advantages and effects of the present invention are not limited to the above, and will be more easily understood in the process of describing specific embodiments of the present invention.

도 1은 본 발명의 일 실시예에 따른 저항 소자를 나타내는 사시도이다.
도 2는 도 1에 도시된 칩 저항 소자를 I 방향에서 바라본 평면도이다.
도 3은 도 1에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이다.
도 4는 도 2에서 저항체만을 도시한 도면이다.
도 5 및 도 6은 도 1의 칩 소장 소자의 변형예이다.
도 7 내지 도 11은 도 1의 칩 저항 소자의 주요 제조공정을 개략적으로 나타낸 평면도이다.
도 12는 본 발명의 일 실시예에 따른 칩 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이다.
도 13은 도 12에 도시된 칩 저항 소자 어셈블리의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.1 is a perspective view illustrating a resistance element according to an exemplary embodiment of the present invention.
FIG. 2 is a plan view of the chip resistance element shown in FIG. 1 viewed from an I direction.
FIG. 3 is a cross-sectional side view of the chip resistance element shown in FIG. 1 taken along line II-II'.
FIG. 4 is a diagram showing only the resistor in FIG. 2 .
5 and 6 are modified examples of the chip holding device of FIG. 1 .
7 to 11 are plan views schematically illustrating major manufacturing processes of the chip resistance device of FIG. 1 .
12 is a perspective view illustrating a chip resistance element assembly including a substrate on which a chip resistance element is mounted according to an exemplary embodiment.
FIG. 13 is a side cross-sectional view of the chip resistance element assembly shown in FIG. 12 taken along line III-III'.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 더하여 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In addition, the shapes and sizes of elements in the drawings may be exaggerated for clarity.

도 1은 본 발명의 일 실시예에 따른 저항 소자를 나타내는 사시도이고, 도 2는 도 1에 도시된 칩 저항 소자를 I 방향에서 바라본 평면도이다. 도 3은 도 1에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이고, 도 4는 도 2에서 저항체만을 도시한 도면이다. FIG. 1 is a perspective view illustrating a resistance element according to an exemplary embodiment, and FIG. 2 is a plan view of the chip resistance element shown in FIG. 1 viewed from an I direction. FIG. 3 is a cross-sectional side view of the chip resistance element shown in FIG. 1 taken along line II-II′, and FIG. 4 is a view showing only the resistor in FIG. 2 .

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 칩 저항 소자(100)는 절연 기판(110), 저항층(120), 저항 보호층(130) 및 제1 및 제2 단자(140, 150)를 포함할 수 있다. 1 to 3 , a chip resistance device 100 according to an embodiment of the present invention includes an insulating substrate 110, a resistance layer 120, a resistance protection layer 130, and first and second terminals ( 140, 150) may be included.

상기 절연 기판(110)은 서로 대향하는 제1 및 제2 면(A, B)를 가질 수 있으며, 제1 면(A)에 저항층(120)이 배치될 수 있다. 상기 절연 기판(110)은 소정의 두께(Th1)를 갖는 얇은 판형으로 형성될 수 있으며, 폭 방향(W)보다 길이 방향(L)으로 긴 형상일 수 있다. 상기 절연 기판(110)은 비교적 얇은 저항층(120)을 지지하며 저항 소자(100)의 강도를 확보할 수 있는 재질로 이루어질 수 있다. 상기 절연 기판(110)은 열전전도가 우수한 재질로 형성되어, 상기 칩 저항 소자(100)를 사용할 때에 저항층(120)에서 발생하는 열을 외부로 효과적으로 방출시킬 수 있다. 예를 들어, 상기 절연 기판(110)은 알루미나(Al2O3)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 절연 기판(110)은 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다. The insulating substrate 110 may have first and second surfaces A and B facing each other, and a resistive layer 120 may be disposed on the first surface A. The insulating substrate 110 may be formed in a thin plate shape having a predetermined thickness Th1 and may be longer in the longitudinal direction (L) than in the width direction (W). The insulating substrate 110 supports the relatively thin resistance layer 120 and may be made of a material capable of securing strength of the resistance element 100 . The insulating substrate 110 is formed of a material having excellent thermal conductivity, so that heat generated in the resistance layer 120 when the chip resistance element 100 is used can be effectively dissipated to the outside. For example, the insulating substrate 110 may be a ceramic or polymer substrate such as alumina (Al 2 O 3 ). In a specific example, the insulating substrate 110 may be an alumina substrate obtained by anodizing the surface of thin aluminum.

저항층(120)은 상기 절연 기판(110)의 제1 면(A)에 배치될 수 있다. 실시예에 따라서는 상기 저항층(120)은 절연 기판(110)의 제2 면(B)에 배치될 수도 있다. 상기 저항층(120)은 서로 이격된 제1 및 제2 단자(140, 150)의 사이를 연결하는 전기적 저항 요소로 사용될 수 있다. 상기 저항층(120)으로는 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다. 저항층(120)은 상기 절연 기판(110)의 표면에 상기 금속 또는 합금이나, 산화물과 같은 화합물이 혼합된 페이스트를 스크린 인쇄 등과 같은 방법을 통해 도포하고 소정의 온도에서 소성하여 형성할 수 있다. The resistive layer 120 may be disposed on the first surface A of the insulating substrate 110 . Depending on the embodiment, the resistive layer 120 may be disposed on the second surface (B) of the insulating substrate 110 . The resistance layer 120 may be used as an electrical resistance element connecting between the first and second terminals 140 and 150 spaced apart from each other. Various metals, alloys, or compounds such as oxides may be used as the resistive layer 120 . For example, at least one of a Cu-Ni-based alloy, a Ni-Cr-based alloy, a Ru oxide, a Si oxide, Mn, and a Mn-based alloy may be included. The resistive layer 120 may be formed by applying a paste in which a compound such as the metal, alloy, or oxide is mixed on the surface of the insulating substrate 110 through a method such as screen printing and firing at a predetermined temperature.

도 2 및 도 4에 도시된 바와 같이, 저항층(120)은 제1 영역(121)과 제2 영역(122)을 포함할 수 있다. 제1 영역(121)은 제1 및 제2 단자(140, 150)을 연결하도록 배치될 수 있으며, 제1 연화점(softening point)을 갖는 글래스(glass) 물질을 포함할 수 있다. 제1 연화점은 640℃ 내지 700℃의 온도일 수 있다. As shown in FIGS. 2 and 4 , the resistive layer 120 may include a first region 121 and a second region 122 . The first region 121 may be disposed to connect the first and second terminals 140 and 150 and may include a glass material having a first softening point. The first softening point may be at a temperature of 640°C to 700°C.

제2 영역(122)은 제1 영역(121)과 접하며, 제1 및 제2 단자(140, 150)와 이격되도록 배치될 수 있으며, 제1 연화점보다 낮은 제2 연화점을 갖는 글래스 물질을 포함할 수 있다. 제2 연화점은 530℃ 내지 640℃ 일 수 있다. 본 실시예의 경우, 하나의 제2 영역(122)이 저항층(120)의 일 측면에 배치되었으나, 이에 한정하는 것은 아니며, 복수개의 제2 영역(122)이 배치될 수도 있으며, 제2 영역(122)이 저항층(120)의 폭 방향의 중앙에 배치될 수도 있다. 실시예에 따라서는 제2 영역(122)의 일부 영역(122b)은 제1 영역(121)과 중첩되도록 배치될 수 있다.The second region 122 may be in contact with the first region 121, may be disposed to be spaced apart from the first and second terminals 140 and 150, and may include a glass material having a second softening point lower than the first softening point. can The second softening point may be 530°C to 640°C. In the present embodiment, one second region 122 is disposed on one side of the resistance layer 120, but is not limited thereto, and a plurality of second regions 122 may be disposed, and the second region ( 122) may be disposed at the center of the resistance layer 120 in the width direction. Depending on the embodiment, the partial area 122b of the second area 122 may be disposed to overlap the first area 121 .

제2 영역(122)은 절연 기판(110) 상에 제1 영역(121)을 형성하기 위한 페이스트를 스크린 인쇄 한 후, 제1 영역(121)과 접하도록 제2 영역(122)을 형성하기 위한 페이스트를 스크린 인쇄함으로써 형성할 수 있다. 이러한 제2 영역(122)은, 트리밍(trimming)을 통해 홈(T)을 형성하여 칩 저항 소자(100)의 저항값을 조절하는 영역으로서, 레이저 트리밍이 수행될 수 있도록 제1 영역(121)의 제1 연화점보다 낮은 제2 연화점을 가질 수 있다.The second region 122 is formed by screen-printing a paste for forming the first region 121 on the insulating substrate 110, and then forming the second region 122 to contact the first region 121. It can be formed by screen printing the paste. The second region 122 is a region in which a resistance value of the chip resistor element 100 is adjusted by forming a groove T through trimming. may have a second softening point lower than the first softening point of

이에 대해 자세하게 설명한다. 칩 저항 소자(100)의 저항층(120)은 트리밍에 의해 저항값이 결정될 수 있다. 트리밍이란 저항층(120)을 형성한 후에 목표로 하는 저항값을 얻기 위해서, 저항층(120)을 부분적으로 제거하는 공정을 일컫는다. 트리밍에는 다양한 미세 컷팅(cutting) 방법이 사용될 수 있으나, 본 실시예에서는 YAG 레이저(laser)를 이용하여 저항층(120)의 일 영역을 제거하는 레이저 트리밍이 적용될 수 있다. 레이저 트리밍에는 레이저에 의해 제거되는 트리밍 홈의 형상에 따라, L컷, D컷, P컷과 같은 다양한 트리밍 방법이 있으나, 본 실시예에서는 L컷 레이저 트리밍이 적용되는 경우를 예를 들어 도시하였다. 이러한, 레이저 트리밍은 레이저에 의해 저항층을 제거하는 과정에서 소성된 글래스 물질에 균열이 발생되어 저항값의 산포 및 노이즈 특성을 악화시킬 수 있으며, 이러한 균열은 소성되는 글래스 물질의 연화점이 높을수록 심해진다. 따라서, 최근에 칩 저항 소자(100)가 점점 고전압, 고출력화 됨에 따라, 내전압 특성이 우수한 연화점이 높은 고연화점 글래스가 포함된 저항체가 적용되고 있으나, 고연화점 글래스를 포함하는 저항층은 레이저 트리밍을 적용할 수 없는 한계가 있다. 그러므로, 고연화점 글래스가 포함된 저항체는 저항값의 편차를 정밀하게 조절할 수 없다.This will be explained in detail. A resistance value of the resistance layer 120 of the chip resistance element 100 may be determined by trimming. Trimming refers to a process of partially removing the resistive layer 120 in order to obtain a target resistance value after forming the resistive layer 120 . Although various fine cutting methods may be used for trimming, laser trimming in which a region of the resistive layer 120 is removed using a YAG laser may be applied in the present embodiment. Laser trimming includes various trimming methods such as L-cut, D-cut, and P-cut depending on the shape of the trimming groove removed by the laser. In laser trimming, cracks may occur in the fired glass material in the process of removing the resistive layer by a laser, which may deteriorate the distribution of resistance values and noise characteristics. Such cracks become more severe as the softening point of the fired glass material increases. lose Therefore, as the chip resistance element 100 has recently become increasingly high-voltage and high-output, resistors containing high-softening-point glass with excellent withstand voltage characteristics are being applied, but the resistance layer containing high-softening-point glass requires laser trimming. There are limitations that cannot be applied. Therefore, the resistor including the high softening point glass cannot precisely control the deviation of the resistance value.

본 실시예의 칩 저항 소자(100)는 하나의 저항층(120)에 고연화점 글래스가 포함된 제1 영역(121)과 저연화점 글래스가 포함된 제2 영역(122)을 배치하고, 제2 영역(122)에만 레이저 트리밍을 수행하므로, 고전압, 고출력을 만족하는 칩 저항 소자(100)를 제공하면서도, 레이저 트리밍을 통해 저항값을 정밀하게 조정할 수 있다. In the chip resistance element 100 of this embodiment, a first region 121 containing high softening point glass and a second region 122 containing low softening point glass are disposed on one resistive layer 120, and the second region Since laser trimming is performed only on 122, the resistance value can be precisely adjusted through laser trimming while providing the chip resistor 100 that satisfies high voltage and high output.

도 4를 참조하면, 제2 영역(122)의 폭(W1)은 제1 영역(121)의 폭(W2)의 30%이하로 배치될 수 있다. 제2 영역(122)의 폭(W1)이 제1 영역(121)의 폭(W2)의 30%를 초과하면, 고전압의 전류가 흐르는 제1 영역(121)이 충분하게 확보되지 않아 칩 저항 소자(100)의 내전압 특성이 나빠지는 문제점이 발생하는 것으로 조사되었다.Referring to FIG. 4 , the width W1 of the second region 122 may be less than 30% of the width W2 of the first region 121 . When the width W1 of the second region 122 exceeds 30% of the width W2 of the first region 121, the first region 121 through which the high voltage current flows is not sufficiently secured, and thus the chip resistance element (100) was investigated as having a problem that the withstand voltage characteristic deteriorated.

도 3에 도시된 바와 같이, 상기 제1 및 제2 단자(140, 150)는 상기 절연 기판(110)의 양 단부에 배치되어 상기 저항층(120)의 양 측에 연결될 수 있다. As shown in FIG. 3 , the first and second terminals 140 and 150 may be disposed on both ends of the insulating substrate 110 and connected to both sides of the resistance layer 120 .

상기 제1 및 제2 단자(140, 150)는 각각 상기 저항층(120) 상에 배치된 제1 및 제2 내부 전극(141, 151)과, 상기 제1 및 제2 내부 전극(141, 151)의 일 영역을 각각 덮는 제1 및 제2 외부 전극(142, 152)을 포함할 수 있다. 실시예에 따라서는 상기 제1 및 제2 내부 전극(141, 151)과 상기 제1 및 제2 외부 전극(142, 152)은 각각 다층으로 구성될 수도 있다.The first and second terminals 140 and 150 include first and second internal electrodes 141 and 151 respectively disposed on the resistive layer 120 and the first and second internal electrodes 141 and 151 ) may include first and second external electrodes 142 and 152 respectively covering one region. Depending on embodiments, the first and second internal electrodes 141 and 151 and the first and second external electrodes 142 and 152 may be configured in multiple layers, respectively.

상기 제1 및 제2 내부 전극(141, 151)은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 상기 제1 및 제2 내부 전극(141, 151)은 제1 및 제2 외부 전극(142, 152)을 위한 도금공정에 시드(seed)로서 작용할 수 있다. 예를 들어, 제1 및 제2 내부 전극(141, 151)은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다. 이에 제한되는 것은 아니나, 상기 제1 및 제2 외부 전극(142, 152)은 도금공정에 의해 형성될 수 있다. 상기 제1 및 제2 외부 전극(142, 152)은 니켈(Ni), 주석(Sn), 납(Pd), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 및 제2 외부 전극(142, 152)은 Ni 도금층과 Sn 도금층의 이중층을 가질 수 있다. Ni 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, Sn 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다. The first and second internal electrodes 141 and 151 may be formed using a printing process using a conductive paste (sintering after printing) or a deposition process. The first and second internal electrodes 141 and 151 may serve as seeds in a plating process for the first and second external electrodes 142 and 152 . For example, the first and second internal electrodes 141 and 151 may include at least one of silver (Ag), copper (Cu), nickel (Ni), and platinum (Pt). Although not limited thereto, the first and second external electrodes 142 and 152 may be formed by a plating process. The first and second external electrodes 142 and 152 may include at least one of nickel (Ni), tin (Sn), lead (Pd), and chromium (Cr). For example, the first and second external electrodes 142 and 152 may have a double layer of a Ni plating layer and a Sn plating layer. The Ni plating layer may prevent internal electrode components (eg, Ag) from being leached into the solder component during device mounting, and the Sn plating layer may be provided to facilitate bonding with the solder component during device mounting.

상기 저항층(120)의 표면에는 상기 저항층(120)이 외부로 노출되는 것을 방지하고 외부 충격으로부터 저항층(120)을 보호하기 위한 저항 보호층(130)이 배치될 수 있다.A resistance protection layer 130 may be disposed on a surface of the resistance layer 120 to prevent the resistance layer 120 from being exposed to the outside and to protect the resistance layer 120 from external impact.

상기 저항 보호층(130)은 제1 및 제2 내부 전극(141, 151)을 배치한 후, 소재 물질의 페이스트를 노출된 저항층(120)의 표면을 덮도록 스크린 인쇄와 같은 방법으로 도포하고, 건조하여 형성할 수 있다.The resistance protection layer 130 is formed by disposing the first and second internal electrodes 141 and 151, and then applying a material material paste to cover the exposed surface of the resistance layer 120 by a method such as screen printing. , can be formed by drying.

이러한 저항 보호층(130)은 다층으로 구성될 수 있다. 구체적으로, 상기 저항 보호층(130)은 제1 및 제2 저항 보호층(131, 132)을 포함할 수 있다.The resistance protection layer 130 may be composed of multiple layers. Specifically, the resistance protection layer 130 may include first and second resistance protection layers 131 and 132 .

도 3에 도시된 바와 같이, 상기 제1 저항 보호층(131)은 상기 저항층(120)을 직접 덮도록 배치될 수 있다. 상기 제1 저항 보호층(131)은 제2 영역(122)과 유사하게 제2 연화점을 갖는 글래스(glass)를 포함하는 재질로 형성될 수 있다. 따라서, 제1 저항 보호층(131)은 저항층(120)의 제2 영역(122)을 레이저 트리밍하는 과정에서, 제2 영역(122)이 레이저의 고열에 의해 변형되는 것을 효과적으로 방지할 수 있다. 상기 제1 저항 보호층(131)은 스크린 인쇄 등과 같은 방법에 의해 도포된 후 소정 온도에서 소성하여 형성할 수 있다. As shown in FIG. 3 , the first resistance protection layer 131 may be disposed to directly cover the resistance layer 120 . Similar to the second region 122 , the first resistance protection layer 131 may be formed of a material including glass having a second softening point. Therefore, the first resistance protection layer 131 can effectively prevent the second area 122 from being deformed by the high heat of the laser during laser trimming of the second area 122 of the resistive layer 120. . The first resistance protection layer 131 may be formed by being applied by a method such as screen printing and then fired at a predetermined temperature.

도 2 및 도 3에 도시된 바와 같이, 상기 제2 저항 보호층(132)은 상기 제1 저항 보호층(131)을 덮도록 배치될 수 있다. 상기 제2 저항 보호층(132)은 높은 열전도율을 갖는 물질로 이루어질 수 있다. 상기 제2 저항 보호층(132) 폴리머(polymer)에 Al2O3, AlN, BN, SiO2과 같은 열 전도성이 높은 물질을 혼합한 물질을 포함할 수 있다. As shown in FIGS. 2 and 3 , the second resistance protection layer 132 may be disposed to cover the first resistance protection layer 131 . The second resistance protection layer 132 may be made of a material having high thermal conductivity. The second resistance protection layer 132 may include a material in which a polymer with high thermal conductivity such as Al 2 O 3 , AlN, BN, or SiO 2 is mixed.

도 5 및 도 6은 도 1의 칩 저항 소자(100)의 저항체의 변형예로서, 도 5는 저항체(220)가 제1 영역(221) 및 제2 영역(222)을 포함하며, 제2 영역(222)에 레이저 트리밍에 의해 두개의 홈(T')이 형성된 D컷 레이저 트리밍이 적용된 예를 도시하고 있다. 앞서 설명한 일 실시예와 마찬가지로, 제2 영역(222)의 폭(W3)은 제1 영역(221)의 폭(W4)의 30%이하로 배치될 수 있다.5 and 6 are modified examples of the resistor of the chip resistance element 100 of FIG. 1. In FIG. 5, the resistor 220 includes a first region 221 and a second region 222, and the second region 222 shows an example in which D-cut laser trimming is applied in which two grooves T′ are formed by laser trimming. Similar to the aforementioned embodiment, the width W3 of the second region 222 may be less than 30% of the width W4 of the first region 221 .

도 6은 저항체(320)가 제1 영역(321) 및 두 개의 제2 영역(322)을 포함하며, 두 개의 제2 영역(322)은 각각 제1 영역(321)의 측면에 배치되고, 두 개의 제2 영역(322)은 각각 한 개의 트리밍된 홈(T'')이 형성된 P컷 레이저 트리밍이 적용된 예를 도시하고 있다. 앞서 설명한 실시예들와 유사하게, 제2 영역(322)의 폭의 합(W5+W6)은 제1 영역(321)의 폭(W7)의 30%이하로 배치될 수 있다.6 shows that the resistor 320 includes a first region 321 and two second regions 322, and the two second regions 322 are disposed on the side of the first region 321, respectively. Each of the two second regions 322 shows an example in which P-cut laser trimming is applied in which one trimmed groove T″ is formed. Similar to the above-described embodiments, the sum (W5+W6) of the widths of the second region 322 may be less than 30% of the width W7 of the first region 321.

다음으로, 도 7 내지 도 11을 참조하여 칩 저항 소자(100)의 제조공정에 대해 설명한다. 도 7 내지 도 11은 도 1의 칩 저항 소자의 주요 제조공정을 개략적으로 나타낸 평면도이다.Next, a manufacturing process of the chip resistance element 100 will be described with reference to FIGS. 7 to 11 . 7 to 11 are plan views schematically illustrating major manufacturing processes of the chip resistance device of FIG. 1 .

일 실시예에 의한 칩 저항 소자의 제조방법은, 절연 기판을 준비하고 제1 및 제2 전극을 형성하는 단계, 상기 절연 기판의 일면에 저항층의 제1 영역을 형성하는 단계, 저항층의 제2 영역을 형성하는 단계, 제1 보호층을 형성하고 레이저 트리밍을 수행하는 단계, 제2 보호층을 형성하는 단계, 및 제1 및 제2 단자를 형성하는 단계를 포함한다. 앞서 일 실시예의 칩 저항 소자와 동일한 내용은 생략한다.A method of manufacturing a chip resistance element according to an embodiment includes preparing an insulating substrate and forming first and second electrodes, forming a first region of a resistive layer on one surface of the insulating substrate, and forming a first region of the resistive layer on one surface of the insulating substrate. Forming two regions, forming a first protective layer and performing laser trimming, forming a second protective layer, and forming first and second terminals. The same content as the chip resistance element of the previous embodiment will be omitted.

먼저, 도 7에 도시된 바와 같이, 절연 기판(110)을 마련하고, 절연 기판(110) 상에 서로 이격되게 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(141, 151)을 형성한다.First, as shown in FIG. 7 , an insulating substrate 110 is prepared, and conductive paste is printed on the insulating substrate 110 to be spaced apart from each other to form first and second internal electrodes 141 and 151 .

다음으로, 도 8에 도시된 바와 같이, 절연 기판(110) 상에 제1 및 제2 내부 전극(141, 151)이 연결되도록, 소재 물질의 페이스트를 스크린 인쇄하고 건조하여 저항층의 제1 영역(121)을 형성할 수 있다. 이러한 소재 물질의 페이스트에는 고연화점 글래스 물질이 포함되어, 저항층의 제1 영역(121)이 고전압, 고출력을 만족하는 저항체로서 기능할 수 있다. 제1 영역(121)은 후속 공정에서 제2 영역을 형성하기 위한 만입된 영역(121a)을 가질 수 있다.Next, as shown in FIG. 8 , a paste of a material material is screen-printed and dried to connect the first and second internal electrodes 141 and 151 on the insulating substrate 110, and the first region of the resistive layer is dried. (121) can be formed. A high softening point glass material is included in the paste of the material material, so that the first region 121 of the resistance layer can function as a resistor that satisfies high voltage and high power. The first region 121 may have a recessed region 121a for forming a second region in a subsequent process.

다음으로, 도 9에 도시된 바와 같이, 제1 영역(121)과 접하도록 페이스트를 스크린 인쇄하여 제2 영역(122)을 형성할 수 있다. 실시예에 따라서는 제2 영역(122)은 제1 영역(121)과 중첩되는 영역(122b)을 갖도록 인쇄될 수 있다. 제2 영역(122)에 스크린 인쇄된 페이스트에는 제1 영역(121)의 고연화점 글래스 물질의 연화점 보다 낮은 저연화점 글래스 물질이 포함될 수 있다. 이러한 저연화점 글래스 물질은 고연화점 글래스 물질에 비해 레이저 트리밍 공정에서 조사되는 레이저에 의해 상대적으로 균열이 적게 발생하는 장점이 있다. 후속 공정에서 레이저 트리밍은 제2 영역(122) 중 제1 영역(121)과 중첩되는 영역(122b)을 제외한 영역(122a)에서 수행되도록 조정되어, 제1 영역(121)에서 레이저 트리밍이 수행되는 것을 방지할 수 있다. Next, as shown in FIG. 9 , the second region 122 may be formed by screen-printing the paste so as to contact the first region 121 . Depending on the embodiment, the second area 122 may be printed to have an area 122b overlapping the first area 121 . Paste screen-printed in the second region 122 may include a low softening point glass material lower than a softening point of the high softening point glass material in the first region 121 . Compared to glass materials with a low softening point, such a low softening point glass material has an advantage in that cracks are relatively less generated by laser irradiation in a laser trimming process. In a subsequent process, the laser trimming is adjusted to be performed in the area 122a of the second area 122, excluding the area 122b overlapping the first area 121, so that the laser trimming is performed in the first area 121. that can be prevented

다음으로, 도 10에 도시된 바와 같이, 저항층(120)을 덮도록 제1 저항 보호층(131)을 스크린 인쇄하고 레이저 트리밍을 수행하여 제1 저항 보호층(131) 및 제2 영역(122)을 관통하는 홈(T)을 형성할 수 있다. 레이저 트리밍은 제2 영역(122) 중 제1 영역(121)과 중첩된 영역(122b)을 제외한 영역(122a)에서만 수행되도록 조정될 수 있다.Next, as shown in FIG. 10 , a first resistance protection layer 131 is screen-printed to cover the resistive layer 120 and laser trimming is performed to form the first resistance protection layer 131 and the second region 122 . ) It is possible to form a groove (T) penetrating. Laser trimming may be adjusted to be performed only in the area 122a of the second area 122 excluding the area 122b overlapping the first area 121 .

다음으로, 도 11에 도시된 바와 같이, 폴리머(polymer)에 Al2O3, AlN, BN, SiO2과 같은 열 전도성이 높은 물질을 혼합한 물질을 포함하는 페이스트를 스크린 인쇄하여, 제1 저항 보호층(131)을 덮는 제2 저항 보호층(132)을 형성할 수 있다.Next, as shown in FIG. 11 , a paste containing a mixture of a polymer with a material having high thermal conductivity such as Al 2 O 3 , AlN, BN, or SiO 2 is screen-printed to form a first resistor. A second resistance protection layer 132 covering the protection layer 131 may be formed.

다음으로, 제1 및 제2 내부 전극(141, 151)을 시드층으로 하여, 도금층을 형성함으로써, 제1 및 제2 외부 전극(142, 152)을 형성하면, 도 2에 도시된 칩 저항 소자(100)가 제조된다.Next, when the first and second external electrodes 142 and 152 are formed by forming a plating layer using the first and second internal electrodes 141 and 151 as seed layers, the chip resistance element shown in FIG. 2 is obtained. (100) is produced.

도 12는 본 발명의 일 실시예에 따른 칩 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이고, 도 13은 도 12에 도시된 칩 저항 소자 어셈블리의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.12 is a perspective view showing a chip resistance element assembly having a substrate on which a chip resistance element is mounted according to an embodiment of the present invention, and FIG. 13 is a cutaway line III-III′ of the chip resistance element assembly shown in FIG. 12 This is a cross-sectional side view.

도 12 및 도 13을 참조하면, 본 실시예에 따른 칩 저항소자 어셈블리(1)는, 도 1에 도시된 칩 저항 소자(100)와 상기 칩 저항 소자(100)가 실장된 회로 기판(10)을 포함한다. 12 and 13, the chip resistance element assembly 1 according to the present embodiment includes the chip resistance element 100 shown in FIG. 1 and a circuit board 10 on which the chip resistance element 100 is mounted. includes

상기 회로 기판(10)은 소자 실장 영역에 제1 및 제2 전극 패드(11, 12)를 포함한다. 상기 제1 및 제2 전극 패드(11, 12)는 상기 회로 기판(10)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다. The circuit board 10 includes first and second electrode pads 11 and 12 in the device mounting area. The first and second electrode pads 11 and 12 are land patterns connected to circuit patterns implemented on the circuit board 10 and provided for device mounting.

도 12에 도시된 칩 저항 소자(100)는, 도 1에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다. The chip resistance element 100 shown in FIG. 12 can be understood as being similar to the chip resistance element 100 shown in FIG. 1 . In addition, components of this embodiment may be understood with reference to descriptions of the same or similar components of the chip resistance element 100 shown in FIG. 1 unless otherwise stated.

도 13에 도시된 바와 같이, 상기 칩 저항 소자(100)는 절연 기판(110), 상기 절연 기판의 일면에 배치되며 제1 영역(121)과 제2 영역(122)을 갖는 저항층(120), 상기 저항층(120)을 덮는 저항 보호층(130), 상기 저항층(120) 상에 이격되어 배치된 제1 및 제2 단자(140, 150)를 포함할 수 있다.As shown in FIG. 13 , the chip resistance element 100 includes an insulating substrate 110 and a resistance layer 120 disposed on one surface of the insulating substrate and having a first region 121 and a second region 122 , a resistance protection layer 130 covering the resistance layer 120 , and first and second terminals 140 and 150 disposed spaced apart from each other on the resistance layer 120 .

회로 기판(10)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적 회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.The circuit board 10 is a part where electronic circuits are formed, and integrated circuits (ICs) for specific operation or control of electronic devices are formed so that current supplied from a separate power source can flow.

이 경우, 회로 기판(10)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로 기판(10)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.In this case, the circuit board 10 may include various wiring lines or may further include other types of semiconductor devices such as transistors. In addition, the circuit board 10 may be configured in various ways as necessary, such as including a conductive layer or a dielectric layer.

제1 및 제2 전극 패드(11, 12)는 회로 기판(10) 상에 서로 이격되게 배치되는 것으로, 저항 소자의 제1 및 제2 단자(140, 150)와 각각 솔더(14)를 통해 접속될 수 있다. 본 실시예는, 저항층(120)의 열이 제2 저항 보호층(132)을 통해 제1 및 제2 단자(140, 150)로 방열되어, 칩 저항 소자의 전격 전력이 향상될 수 있는 효과가 있다.The first and second electrode pads 11 and 12 are spaced apart from each other on the circuit board 10 and connected to the first and second terminals 140 and 150 of the resistance element through solder 14, respectively. It can be. In this embodiment, the heat of the resistive layer 120 is dissipated to the first and second terminals 140 and 150 through the second resistive protective layer 132, so that the electric power of the chip resistive element can be improved. there is

칩 저항소자 어셈블리(1)는 제1 및 제2 전극 패드(11, 12)를 통해, 제1 및 제2 단자(140, 150)가 전기회로와 전기적으로 연결됨으로써, 제1 및 제2 단자(140, 150) 사이의 저항층(120)이 회로에 연결될 수 있다.In the chip resistance element assembly 1, the first and second terminals 140 and 150 are electrically connected to the electric circuit through the first and second electrode pads 11 and 12, so that the first and second terminals ( A resistive layer 120 between 140 and 150 may be connected to the circuit.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations are possible without departing from the technical details of the present invention described in the claims. It will be obvious to those skilled in the art.

10: 칩 저항 소자
110: 절연 기판
120: 저항체
121: 제1 영역
122: 제2 영역
130: 저항 보호층
131: 제1 저항 보호층
132: 제2 보호 저항층
140: 제1 단자
141: 제1 내부 전극
142: 제1 외부 전극
150: 제2 단자
151: 제2 내부 전극
152: 제2 외부 전극
1: 칩 저항 소자 어셈블리
T: 트리밍 영역10: chip resistor element
110: insulating substrate
120: resistor
121 first area
122 second area
130: resistance protective layer
131: first resistance protective layer
132: second protective resistive layer
140: first terminal
141: first internal electrode
142: first external electrode
150: second terminal
151: second internal electrode
152: second external electrode
1: chip resistor element assembly
T: trimming area

Claims (11)

서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판;
상기 제1 면에 배치되는 저항층; 및
상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 각각 연결되는 제1 및 제2 단자;를 포함하고,
상기 저항층은 상기 제1 및 제2 단자를 연결하며 제1 연화점을 갖는 글래스 물질을 포함하는 제1 영역; 및
상기 제1 영역과 접하되 상기 제1 및 제2 단자와 이격하여 배치되며, 상기 제1 연화점보다 낮은 제2 연화점을 갖는 글래스 물질을 포함하는 적어도 하나의 제2 영역;을 포함하며,
상기 저항층은 적어도 하나의 홈을 포함하고, 상기 적어도 하나의 홈은 상기 제2 영역 내에 배치되는 것을 특징으로 하는 칩 저항 소자.
an insulating substrate having first and second surfaces facing each other;
a resistance layer disposed on the first surface; and
First and second terminals disposed on the insulating substrate at both ends of the first surface in the longitudinal direction and connected to the resistance layer, respectively;
The resistance layer may include a first region connecting the first and second terminals and including a glass material having a first softening point; and
At least one second region including a glass material having a second softening point lower than the first softening point, disposed in contact with the first region but spaced apart from the first and second terminals;
The chip resistance element according to claim 1 , wherein the resistive layer includes at least one groove, and the at least one groove is disposed in the second region.
 제1항에 있어서,
상기 제1 연화점은 640℃ 내지 700℃ 인 것을 특징으로 하는 칩 저항 소자.
According to claim 1,
The first softening point is 640 ℃ to 700 ℃ chip resistance element, characterized in that.
 제1항에 있어서,
상기 제2 연화점은 530℃ 내지 640℃ 인 것을 특징으로 하는 칩 저항 소자.
According to claim 1,
The second softening point is a chip resistance element, characterized in that 530 ℃ to 640 ℃.
 제1항에 있어서,
상기 제2 영역의 폭은 상기 제1 영역의 폭의 30% 이하인 것을 특징으로 하는 칩 저항 소자.
According to claim 1,
The chip resistance element, characterized in that the width of the second region is 30% or less of the width of the first region.
 제1항에 있어서,
상기 제2 영역은 복수 개가 구비되며,
복수의 상기 제2 영역의 폭의 합은 상기 제1 영역의 폭의 30% 이하인 것을 특징으로 하는 칩 저항 소자.
According to claim 1,
The second area is provided with a plurality,
The chip resistance element according to claim 1 , wherein the sum of the widths of the plurality of second regions is 30% or less of the width of the first regions.
 제1항에 있어서,
상기 제2 영역은 레이저 트리밍되는 영역인 것을 특징으로 하는 칩 저항 소자.
According to claim 1,
The chip resistance element according to claim 1 , wherein the second area is a laser-trimmed area.
 제1항에 있어서,
상기 제1 및 제2 단자는 각각,
상기 절연 기판 상에 상기 제1 영역과 각각 접하도록 배치되는 제1 및 제2 내부 전극; 및
상기 제1 및 제2 내부 전극을 각각 덮는 제1 및 제2 외부 전극;을 포함하는 것을 특징으로 하는 칩 저항 소자.
According to claim 1,
The first and second terminals, respectively,
first and second internal electrodes disposed on the insulating substrate to contact the first region, respectively; and
and first and second external electrodes respectively covering the first and second internal electrodes.
 제1항에 있어서,
상기 제1 영역과 상기 제2 영역은 중첩된 영역을 갖는 것을 특징으로 하는 칩 저항 소자.
According to claim 1,
The chip resistance element according to claim 1 , wherein the first region and the second region have an overlapping region.
 제1항에 있어서,
상기 제1 및 제2 단자 사이에서 상기 저항층 상에 배치되는 저항 보호층을 더 포함하고,
상기 저항 보호층은,
상기 저항층과 접하며, 상기 제2 연화점을 갖는 글래스 물질을 포함하는 제1 저항 보호층; 및
상기 제1 저항 보호층을 덮는 제2 저항 보호층;을 포함하는 것을 특징으로 하는 칩 저항 소자.
According to claim 1,
Further comprising a resistance protection layer disposed on the resistance layer between the first and second terminals;
The resistance protection layer,
a first resistance protection layer contacting the resistance layer and including a glass material having the second softening point; and
and a second resistance protection layer covering the first resistance protection layer.
 제1항에 있어서,
상기 적어도 하나의 홈은 레이저 트리밍에 의해 형성된 것을 특징으로 하는 칩 저항 소자.
According to claim 1,
The chip resistance element, characterized in that the at least one groove is formed by laser trimming.
 복수의 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며,
상기 칩 저항 소자는,
서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판;
상기 제1 면에 배치되는 저항층; 및
상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 각각 연결되는 제1 및 제2 단자;를 포함하고,
상기 저항층은 상기 제1 및 제2 단자를 연결하며 제1 연화점을 갖는 글래스 물질을 포함하는 제1 영역; 및
상기 제1 영역과 접하되 상기 제1 및 제2 단자와 이격하여 배치되며, 상기 제1 연화점보다 낮은 제2 연화점을 갖는 글래스 물질을 포함하는 적어도 하나의 제2 영역;을 포함하며,
상기 저항층은 적어도 하나의 홈을 포함하고, 상기 적어도 하나의 홈은 상기 제2 영역 내에 배치되는 것을 특징으로 하는 칩 저항 소자 어셈블리.


A printed circuit board having a plurality of electrode pads; and
A chip resistance element disposed on the printed circuit board and electrically connected to the plurality of electrode pads;
The chip resistance element,
an insulating substrate having first and second surfaces facing each other;
a resistance layer disposed on the first surface; and
First and second terminals disposed on the insulating substrate at both ends of the first surface in the longitudinal direction and connected to the resistance layer, respectively;
The resistance layer may include a first region connecting the first and second terminals and including a glass material having a first softening point; and
At least one second region including a glass material having a second softening point lower than the first softening point, disposed in contact with the first region but spaced apart from the first and second terminals;
The chip resistance element assembly according to claim 1 , wherein the resistive layer includes at least one groove, and the at least one groove is disposed in the second region.
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