KR101843252B1 - Chip resistor and chip resistor assembly - Google Patents

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KR101843252B1
KR101843252B1 KR1020160041702A KR20160041702A KR101843252B1 KR 101843252 B1 KR101843252 B1 KR 101843252B1 KR 1020160041702 A KR1020160041702 A KR 1020160041702A KR 20160041702 A KR20160041702 A KR 20160041702A KR 101843252 B1 KR101843252 B1 KR 101843252B1
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Abstract

본 발명의 일 실시형태는, 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판; 상기 제1 면에 배치되는 저항층; 상기 제1 면의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 연결되는 제1 및 제2 단자; 및 상기 제1 및 제3 단자 사이와 상기 제2 및 제3 단자 사이에서 상기 저항층 상에 배치되는 저항 보호층을 더 포함하고, 상기 저항 보호층은, 상기 저항층과 접하는 제1 저항 보호층, 상기 제1 저항 보호층을 덮으며 열전도율이 1W/mK 이상인 물질로 이루어진 제2 저항 보호층, 및 상기 제2 저항 보호층을 덮는 제3 저항 보호층을 포함하는 것을 특징으로 하는 칩 저항 소자를 제공한다.An embodiment of the present invention is an insulating substrate comprising: an insulating substrate having a first surface and a second surface facing each other; A resistive layer disposed on the first surface; First and second terminals disposed on the insulating substrate at both ends of the first surface and connected to the resistance layer; And a resistance protection layer disposed on the resistance layer between the first and third terminals and between the second and third terminals, wherein the resistance protection layer comprises a first resistance protection layer A second resistance protection layer covering the first resistance protection layer and made of a material having a thermal conductivity of 1 W / mK or more, and a third resistance protection layer covering the second resistance protection layer. to provide.

Description

칩 저항 소자 및 칩 저항 소자 어셈블리{CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY}[0001] CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY [0002]

본 발명은 칩 저항 소자 및 칩 저항 소자 어셈블리에 관한 것이다.
The present invention relates to a chip resistive element and a chip resistive element assembly.

칩 저항 소자는 정밀 저항을 구현하기 위한 칩 부품으로서, 전자 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다. The chip resistive element is a chip component for realizing a precision resistor, which controls the current in the electronic circuit and serves to lower the voltage.

최근 전자기기가 점차 소형화 및 정밀화됨에 따라, 전자기기에 채용되는 전자회로의 크기도 점점 소형화되고 있으며, 칩 저항 소자의 크기도 점점 소형화되고 있다. 이와 같이 칩 저항 소자의 크기가 점점 소형화되고 있으나, 전자기기가 고성능화됨에 따라 칩 저항 소자에 인가되는 전류량은 오히려 증가되고 있다.As electronic devices have become smaller and more precise in recent years, the size of electronic circuits employed in electronic devices is becoming smaller and smaller, and the size of chip resistance devices is becoming smaller and smaller. As described above, the size of the chip resistive element is becoming smaller and smaller, but the amount of current applied to the chip resistive element is increasing as the performance of the electronic device is improved.

따라서, 점차 소형화되는 칩 저항 소자의 발열 성능을 향상시키기 위한 연구가 필요한 실정이다.
Therefore, there is a need for research to improve the heat generating performance of a chip resistance device which is gradually miniaturized.

한국공개특허 제10-2012-0055254호Korean Patent Laid-Open No. 10-2012-0055254

본 발명의 일 실시형태의 목적은, 소형화되더라도 발열 성능이 우수한 칩 저항 소자 및 그 어셈블리를 제공하는데 있다.
It is an object of one embodiment of the present invention to provide a chip resistance element and an assembly thereof that are excellent in heat generation performance even if they are miniaturized.

본 발명의 일 실시형태는 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판; 상기 제1 면에 배치되는 저항층; 상기 제1 면의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 연결되는 제1 및 제2 단자; 및 상기 제1 제2 단자 사이에서 상기 저항층 상에 배치되는 저항 보호층을 더 포함하고, 상기 저항 보호층은, 상기 저항층과 접하는 제1 저항 보호층, 상기 제1 저항 보호층을 덮으며 열전도율이 1W/mK 이상인 물질로 이루어진 제2 저항 보호층, 및 상기 제2 저항 보호층을 덮는 제3 저항 보호층을 포함하는 것을 특징으로 하는 칩 저항 소자를 제공한다.An embodiment of the present invention is an insulating substrate comprising: an insulating substrate having a first surface and a second surface facing each other; A resistive layer disposed on the first surface; First and second terminals disposed on the insulating substrate at both ends of the first surface and connected to the resistance layer; And a resistance protection layer disposed on the resistance layer between the first and second terminals, wherein the resistance protection layer includes a first resistance protection layer in contact with the resistance layer, A second resistance protection layer made of a material having a thermal conductivity of 1 W / mK or more, and a third resistance protection layer covering the second resistance protection layer.

일 예로, 상기 제1 및 제2 단자는 각각, 상기 저항층 상에 배치되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극을 각각 덮는 제1 및 제2 외부 전극을 포함할 수 있다.For example, the first and second terminals may include first and second internal electrodes disposed on the resistive layer, respectively; And first and second external electrodes respectively covering the first and second internal electrodes.

일 예로, 상기 제2 저항 보호층은 상기 제1 및 제2 내부 전극과 중첩된 영역을 가질 수 있다.For example, the second resistive protection layer may have a region overlapping the first and second internal electrodes.

일 예로, 상기 제1 저항 보호층은 글래스 물질을 포함할 수 있다.For example, the first resistive protection layer may include a glass material.

일 예로, 상기 제2 저항 보호층은 Al2O3, AlN, BN, SiO2 중 적어도 하나와 폴리머가 혼합된 물질을 포함할 수 있다.For example, the second resistive protection layer may include a material in which a polymer is mixed with at least one of Al 2 O 3 , AlN, BN, and SiO 2 .

일 예로, 상기 제2 및 제3 저항 보호층의 총 두께는 상기 절연 기판의 두께의 5 내지 30%일 수 있다.For example, the total thickness of the second and third resistance-protecting layers may be 5 to 30% of the thickness of the insulating substrate.

일 예로, 상기 제2 저항 보호층의 열 전도율은 상기 제1 및 제3 저항 보호층의 열 전도율 보다 높을 수 있다.For example, the thermal conductivity of the second resistive protection layer may be higher than the thermal conductivity of the first and third resistive protection layers.

일 예로, 상기 제3 저항 보호층의 표면 강도는 상기 제2 저항 보호층의 표면 강도 보다 높을 수 있다.
For example, the surface strength of the third resistive protection layer may be higher than the surface strength of the second resistive protection layer.

본 발명의 일 실시형태는 복수의 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며, 상기 칩 저항 소자는, 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판과, 상기 제1 면에 배치되는 저항층과, 상기 제1 면의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 연결되는 제1 및 제2 단자와, 상기 제1 및 제2 단자 사이에서 상기 저항층 상에 배치되는 저항 보호층을 더 포함하고, 상기 저항 보호층은, 상기 저항층과 접하는 제1 저항 보호층, 상기 제1 저항 보호층을 덮으며 열전도율이 1W/mK 이상인 물질로 이루어진 제2 저항 보호층, 및 상기 제2 저항 보호층을 덮는 제3 저항 보호층을 포함하는 것을 특징으로 하는 칩 저항 소자 어셈블리를 제공한다.
One embodiment of the present invention is a printed circuit board comprising: a printed circuit board having a plurality of electrode pads; And a chip resistive element disposed on the printed circuit board and electrically connected to the plurality of electrode pads, wherein the chip resistive element comprises: an insulating substrate having a first surface and a second surface facing each other; First and second terminals disposed on the insulating substrate at both ends of the first surface and connected to the resistance layer, and a second terminal connected between the first and second terminals on the resistance layer Wherein the resistance protection layer comprises a first resistance protection layer in contact with the resistance layer, a second resistance protection layer made of a material having a thermal conductivity of 1 W / mK or more and covering the first resistance protection layer, And a third resistance protection layer covering the second resistance protection layer.

본 발명의 일 실시형태에 의하면, 발열 성능이 향상된 칩 저항 소자 및 칩 저항 소자 어셈블리를 제공할 수 있다.According to an embodiment of the present invention, it is possible to provide a chip resistance element and a chip resistance element assembly with improved heat generation performance.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
The various and advantageous advantages and effects of the present invention are not limited to the above description, and can be more easily understood in the course of describing a specific embodiment of the present invention.

도 1은 본 발명의 일 실시 형태에 따른 저항 소자를 나타내는 사시도이다.
도 2는 도 1에 도시된 칩 저항 소자를 I 방향에서 바라본 평면도이다.
도 3은 도 1에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이다.
도 4는 도 3의 C부분의 확대도이다.
도 5는 본 발명의 일 실시형태에 따른 칩 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이다.
도 6은 도 5에 도시된 칩 저항 소자 어셈블리의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.1 is a perspective view showing a resistance element according to an embodiment of the present invention.
FIG. 2 is a plan view of the chip resistance element shown in FIG. 1 viewed from the direction I. FIG.
FIG. 3 is a cross-sectional side view of the chip resistive element shown in FIG. 1 taken along the line II-II '.
4 is an enlarged view of a portion C in Fig.
5 is a perspective view showing a chip resistor element assembly including a substrate on which a chip resistor element according to an embodiment of the present invention is mounted.
FIG. 6 is a cross-sectional side view of the chip resistor device assembly shown in FIG. 5, taken along line III-III 'of FIG.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 더하여 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. In addition, the shape and size of elements in the figures may be exaggerated for clarity.

도 1은 본 발명의 일 실시 형태에 따른 저항 소자를 나타내는 사시도이고, 도 2는 도 1에 도시된 칩 저항 소자를 I 방향에서 바라본 평면도이며, 도 3은 도 1에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이다.
FIG. 1 is a perspective view showing a resistance element according to an embodiment of the present invention, FIG. 2 is a plan view of the chip resistance element shown in FIG. 1 viewed from I direction, and FIG. 3 is a cross- Sectional view taken along the line " -II ".

도 1 및 도 3을 참조하면, 본 발명의 일 실시형태에 따른 칩 저항 소자(100)는 절연 기판(110), 저항층(120), 저항 보호층(130) 및 제1 및 제2 단자(140, 150)를 포함할 수 있다.
1 and 3, a chip resistive element 100 according to an embodiment of the present invention includes an insulating substrate 110, a resistance layer 120, a resistance protection layer 130, and first and second terminals 140, < / RTI > 150).

상기 절연 기판(110)은 서로 대향하는 제1 및 제2 면(A, B)를 가질 수 있으며, 제1 면(A)에 저항층(120)이 배치될 수 있다. 상기 절연 기판(110)은 소정의 두께(Th1)를 갖는 얇은 판형으로 형성될 수 있다. 상기 절연 기판(110)은 비교적 얇은 저항층(120)을 지지하며 저항 소자(100)의 강도를 확보할 수 있는 재질로 이루어질 수 있다. 상기 절연 기판(110)은 열전전도가 우수한 재질로 형성될 수 있다. 상기 절연 기판(110)은 사용시에 저항층(120)에서 생성된 열을 외부로 효과적으로 방출시킬 수 있다. 예를 들어, 상기 절연 기판(110)은 알루미나(Al2O3)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 절연 기판(110)은 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.
The insulating substrate 110 may have opposing first and second surfaces A and B and the resistance layer 120 may be disposed on the first surface A. [ The insulating substrate 110 may be formed in a thin plate shape having a predetermined thickness Th1. The insulating substrate 110 may be made of a material that supports the relatively thin resistive layer 120 and can secure the strength of the resistive element 100. The insulating substrate 110 may be formed of a material having excellent thermal conductivity. The insulating substrate 110 may effectively dissipate heat generated in the resistance layer 120 to the outside during use. For example, the insulating substrate 110 may be a ceramic or polymer substrate such as alumina (Al 2 O 3 ). In a specific example, the insulating substrate 110 may be an alumina substrate obtained by anodizing a surface of a thin plate of aluminum.

상기 저항층(120)은 상기 절연 기판(110)의 제1 면(A)에 배치될 수 있다. 실시 형태에 따라서는 상기 저항층(120)은 절연 기판(110)의 제2 면(B)에 배치될 수도 있다. 상기 저항층(120)은 서로 이격된 제1 및 제2 단자(140, 150)의 사이를 연결하는 전기적 저항 요소로 사용될 수 있다. 상기 저항층(120)으로는 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다. 상기 저항층(120)은 상기 절연 기판(110)의 표면에 상기 금속 또는 합금이나, 산화물과 같은 화합물이 혼합된 페이스트를 스크린 인쇄 등과 같은 방법을 통해 도포하고 소정의 온도에서 소성하여 형성할 수 있다.
The resistance layer 120 may be disposed on the first surface A of the insulating substrate 110. In some embodiments, the resistive layer 120 may be disposed on the second surface B of the insulating substrate 110. The resistance layer 120 may be used as an electrical resistance element connecting between the first and second terminals 140 and 150 which are spaced apart from each other. As the resistance layer 120, various metals, alloys, or compounds such as oxides may be used. For example, at least one of Cu-Ni alloy, Ni-Cr alloy, Ru oxide, Si oxide, Mn and Mn alloy. The resistive layer 120 may be formed by applying a paste containing a metal or a compound such as an alloy or oxide on the surface of the insulating substrate 110 through a method such as screen printing or the like and firing the paste at a predetermined temperature .

상기 저항층(120)은 트리밍(trimming)에 의해 저항값이 결정될 수 있다. 트리밍이란 상기 저항층(120)을 형성한 후에 목표로 하는 저항값을 얻기 위해서, 상기 저항층(120)을 부분적으로 제거하는 공정을 일컫는다. 트리밍에는 다양한 미세 컷팅(cutting) 방법이 사용될 수 있으나, 본 실시형태에서는 YAG 레이저(laser)를 이용하여 저항층(120)의 일 영역을 제거하는 레이저 트리밍이 적용될 수 있다.
The resistance value of the resistance layer 120 may be determined by trimming. Trimming refers to a process of partially removing the resistive layer 120 to obtain a desired resistance value after the resistive layer 120 is formed. Various trimming techniques can be used for trimming. In this embodiment, laser trimming that removes one region of the resistance layer 120 using a YAG laser may be applied.

도 3에 도시된 바와 같이, 상기 제1 및 제2 단자(140, 150)는 상기 절연 기판(110)의 양 단부에 배치되어 상기 저항층(120)의 양 측에 연결될 수 있다. As shown in FIG. 3, the first and second terminals 140 and 150 may be disposed at both ends of the insulating substrate 110 and connected to both sides of the resistance layer 120.

상기 제1 및 제2 단자(140, 150)는 각각 상기 저항층(120) 상에 배치된 제1 및 제2 내부 전극(141, 151)과, 상기 제1 및 제2 내부 전극(141, 151)의 일 영역을 각각 덮는 제1 및 제2 외부 전극(142, 152)을 포함할 수 있다. 실시 형태에 따라서는 상기 제1 및 제2 내부 전극(141, 151)과 상기 제1 및 제2 외부 전극(142, 152)은 각각 다층으로 구성될 수도 있다.
The first and second terminals 140 and 150 include first and second internal electrodes 141 and 151 disposed on the resistance layer 120 and first and second internal electrodes 141 and 151 The first and second external electrodes 142 and 152 may cover the first and second external electrodes 142 and 152, respectively. The first and second inner electrodes 141 and 151 and the first and second outer electrodes 142 and 152 may be formed in multiple layers.

상기 제1 및 제2 내부 전극(141, 151)은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 상기 제1 및 제2 내부 전극(141, 151)은 제1 및 제2 외부 전극(142, 152)을 위한 도금공정에 시드(seed)로서 작용할 수 있다. 예를 들어, 제1 및 제2 내부 전극(141, 151)은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다. 이에 제한되는 것은 아니나, 상기 제1 및 제2 외부 전극(142, 152)은 도금공정에 의해 형성될 수 있다. 상기 제1 및 제2 외부 전극(142, 152)은 니켈(Ni), 주석(Sn), 납(Pd), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 및 제2 외부 전극(142, 152)은 Ni 도금층과 Sn 도금층의 이중층을 가질 수 있다. Ni 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, Sn 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다.
The first and second internal electrodes 141 and 151 may be formed using a printing process using a conductive paste (firing after printing) or a deposition process. The first and second internal electrodes 141 and 151 may act as a seed in the plating process for the first and second external electrodes 142 and 152. For example, the first and second internal electrodes 141 and 151 may include at least one of silver (Ag), copper (Cu), nickel (Ni), and platinum (Pt). Although not limited thereto, the first and second external electrodes 142 and 152 may be formed by a plating process. The first and second external electrodes 142 and 152 may include at least one of nickel (Ni), tin (Sn), lead (Pd), and chrome (Cr). For example, the first and second external electrodes 142 and 152 may have a double layer of a Ni plating layer and a Sn plating layer. The Ni plating layer can prevent the component (e.g., Ag) of the internal electrode from being leached to the solder component when the device is mounted, and the Sn plating layer can be provided so as to facilitate bonding with the solder component at the time of device mounting.

상기 저항층(120)의 표면에는 상기 저항층(120)이 외부로 노출되는 것을 방지하고 외부 충격으로부터 보호하기 위한 저항 보호층(130)이 배치될 수 있다.A resistance protection layer 130 may be disposed on the surface of the resistance layer 120 to prevent the resistance layer 120 from being exposed to the outside and protect the resistance layer 120 from external impact.

상기 저항 보호층(130)은 제1 및 제2 내부 전극(141, 151)을 배치한 후, 소재 물질의 페이스트를 노출된 저항층(120)의 표면을 덮도록 스크린 프링팅과 같은 방법으로 도포하고, 건조하여 형성할 수 있다.After the first and second internal electrodes 141 and 151 are disposed, the resistive protection layer 130 is coated with a paste of the material to cover the exposed surface of the resistive layer 120 in a manner such as screen- And then dried.

이러한 저항 보호층(140)은 다층으로 구성될 수 있다. 구체적으로, 상기 저항 보호층(140)은 제1 내지 제3 저항 보호층(131, 132, 133)을 포함할 수 있다.The resistance protection layer 140 may have a multi-layer structure. Specifically, the resistance protection layer 140 may include first to third resistance protection layers 131, 132 and 133.

도 3에 도시된 바와 같이, 상기 제1 저항 보호층(131)은 상기 저항층(120)을 직접 덮도록 배치될 수 있다. 상기 제1 저항 보호층(131)은 글래스(glass)를 포함하는 재질로 형성될 수 있다. 따라서, 제1 저항 보호층(131)은 저항층(120)을 레이저 트리밍하는 과정에서, 저항층(120)이 레이저의 고열에 의해 변형되는 것을 효과적으로 방지할 수 있다. 상기 제1 저항 보호층(131)은 스크린 인쇄 등과 같은 방법에 의해 도포된 후 소정 온도에서 소성하여 형성할 수 있다.
As shown in FIG. 3, the first resistance protection layer 131 may be disposed to directly cover the resistance layer 120. The first resistance protection layer 131 may be formed of a material including glass. Accordingly, the first resistance protection layer 131 can effectively prevent the resistance layer 120 from being deformed due to the high heat of the laser during the laser trimming of the resistance layer 120. The first resistance protection layer 131 may be formed by a method such as screen printing or the like and then fired at a predetermined temperature.

도 2 및 도 3에 도시된 바와 같이, 상기 제2 저항 보호층(132)은 상기 제1 저항 보호층(131)을 덮도록 배치될 수 있다. 상기 제2 저항 보호층(132)은 1W/mk 이상의 높은 열전도율을 갖는 물질로 이루어질 수 있다. 상기 제2 저항 보호층(132) 폴리머(polymer)에 Al2O3, AlN, BN, SiO2과 같은 열 전도성이 높은 물질을 혼합한 물질을 포함할 수 있다. 또한, 제2 저항 보호층(132)은 후술하는 제2 저항 보호층(133) 보다 높은 열 전도율을 갖는 물질로 형성될 수 있다.
As shown in FIGS. 2 and 3, the second resistive protection layer 132 may be disposed to cover the first resistive protection layer 131. The second resistive protection layer 132 may be made of a material having a high thermal conductivity of 1 W / mk or more. The second resistive protection layer 132 may include a material obtained by mixing a high thermal conductivity material such as Al 2 O 3 , AlN, BN, or SiO 2 with a polymer. In addition, the second resistive protection layer 132 may be formed of a material having a higher thermal conductivity than the second resistive protection layer 133 described later.

도 4에 도시된 바와 같이, 상기 제2 저항 보호층(132)은 상기 제1 및 제2 내부 전극(141, 151)과 직접 접하는 영역(D)을 갖도록 배치될 수 있다. 따라서, 저항층(120)에 전류가 인가되어 발생하는 열을 상기 제1 및 제2 단자(140, 150)를 통해 신속하게 방열할 수 있다.
As shown in FIG. 4, the second resistance protection layer 132 may be disposed to have an area D directly contacting the first and second internal electrodes 141 and 151. Accordingly, the heat generated by applying the current to the resistance layer 120 can be rapidly dissipated through the first and second terminals 140 and 150.

상기 제3 저항 보호층(133)은 상기 제2 저항 보호층(132)을 덮도록 배치될 수 있다. 상기 제3 저항 보호층(133)은 상기 제2 저항 보호층(132)과 유사하게 폴리머로 형성될 수 있으나, 이에 한정하는 것은 아니다. 상기 제2 저항 보호층(132)은 열 전도성을 향상시키기 위해, 폴리머에 열 전도성 물질을 혼합하는 과정에서, 표면 강도 및 내산성이 저하될 수 있다. 상기 제3 저항 보호층(133)은 폴리머로 이루어져, 열 전도성 물질을 포함한 제2 저항 보호층(132)에 비해 더 높은 표면 강도 및 내산성을 가질 수 있다. 따라서, 저항층(120) 및 제2 저항 보호층(132)을 외부 충격으로부터 보호할 수 있다. 또한, 제1 및 제2 외부 전극(142, 152)을 형성하는 도금 공정에서 강산성인 도금액으로부터 저항층(120) 및 제2 저항 보호층(132)이 손상되는 것을 방지할 수 있다.
The third resistive protection layer 133 may be disposed to cover the second resistive protection layer 132. The third resistive protection layer 133 may be formed of a polymer similar to the second resistive protection layer 132, but is not limited thereto. In order to improve the thermal conductivity, the second resistive protection layer 132 may have reduced surface strength and acid resistance during the mixing of the thermally conductive material with the polymer. The third resistive protection layer 133 may be made of a polymer and may have a higher surface strength and acid resistance than the second resistive protection layer 132 including the thermally conductive material. Therefore, the resistive layer 120 and the second resistive protection layer 132 can be protected from external impacts. In addition, it is possible to prevent the resistive layer 120 and the second resistive protection layer 132 from being damaged from the plating solution which is strong acid in the plating process for forming the first and second external electrodes 142 and 152.

도 3 및 도 4를 참조하면, 상기 제2 및 제3 저항 보호층(132, 133)의 총 두께(Th2)는 절연 기판(110)의 두께(Th1)의 5 내지 30%의 두께로 형성될 수 있다. 제2 및 제3 저항 보호층(132, 133)의 총 두께(Th2)가 절연 기판(110)의 두께(Th1)의 5% 미만인 경우에는 저항층(120)에서 발생한 열을 방열하기에 충분한 열 용량이 확보되지 못하여 발열 성능이 저하되는 것을 조사되었으며, 제2 및 제3 저항 보호층(132, 133)의 총 두께(Th2)가 절연 기판(110)의 두께(Th1)의 30%를 초과하는 경우에는 보호층(130)의 두께가 과도하게 두꺼워져, 칩 저항 소자를 회로 기판에 실장할 때에, 칩 저항 소자가 기울어져 배치되는 불량이 발생하는 것으로 조사되었다.
3 and 4, the total thickness Th2 of the second and third resistance-protecting layers 132 and 133 is 5 to 30% of the thickness Th1 of the insulating substrate 110 . When the total thickness Th2 of the second and third resistance-protecting layers 132 and 133 is less than 5% of the thickness Th1 of the insulating substrate 110, heat sufficient to dissipate the heat generated in the resistance layer 120 When the total thickness Th2 of the second and third resistance protection layers 132 and 133 exceeds 30% of the thickness Th1 of the insulating substrate 110 The thickness of the protective layer 130 becomes excessively thick, and when the chip resistive element is mounted on the circuit board, the chip resistive element tends to be arranged to be defective.

아래의 표 1은, 본 실시 형태에 의한 칩 저항 소자와, 제2 저항 보호층을 생략한 비교군의 전격 전력을 칩 크기에 따라 각각 비교한 실험예이다. 동일한 칩 저항 소자 크기일 때, 본 실시 형태의 전격 전력이 비교군의 전격 전력에 비해 월등하게 향상된 것을 확인할 수 있다.Table 1 below shows an experimental example in which the electric power of the chip resistance device according to the present embodiment and the comparison group in which the second resistance protection layer is omitted are compared according to the chip size. It can be confirmed that the electric power of the present embodiment is significantly improved compared to the electric power of the comparison group when the chip resistance element size is the same.

칩코드Chip code 칩 크기(inch)Chip Size (inch) 비교군의 전격 전력(W)The electric power (W) 본 실시 형태의 전격 전력(W)The electric power (W) 10051005 0.4 ×0.20.4 x 0.2 0.0630.063 0.1000.100 16081608 0.6 ×0.30.6 x 0.3 0.1000.100 0.1250.125 20122012 0.8 ×0.50.8 x 0.5 0.1250.125 0.2500.250 32163216 1.2 ×0.61.2 x 0.6 0.2500.250 0.6670.667 50255025 2.0 ×1.02.0 x 1.0 0.6670.667 1.01.0

도 5는 본 발명의 일 실시형태에 따른 칩 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이고, 도 6은 도 5에 도시된 칩 저항 소자 어셈블리의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.
FIG. 5 is a perspective view showing a chip resistive element assembly having a substrate on which a chip resistive element according to an embodiment of the present invention is mounted, and FIG. 6 is a cross-sectional view taken along line III- Fig.

도 5 및 도 6을 참조하면, 본 실시형태에 따른 칩 저항소자 어셈블리(1000)는, 도 1에 도시된 칩 저항 소자(100)와 상기 칩 저항 소자(100)가 실장된 회로 기판(10)을 포함한다. 5 and 6, the chip resistor device assembly 1000 according to the present embodiment includes the chip resistor device 100 shown in FIG. 1 and the circuit board 10 on which the chip resistor device 100 is mounted. .

상기 회로 기판(10)은 소자 실장 영역에 제1 및 제2 전극 패드(11, 12)를 포함한다. 상기 제1 및 제2 전극 패드(11, 12)는 상기 회로 기판(10)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다.
The circuit board 10 includes first and second electrode pads 11 and 12 in an element mounting region. The first and second electrode pads 11 and 12 are land patterns connected to circuit patterns implemented on the circuit board 10 and provided for device mounting.

도 5에 도시된 칩 저항 소자(100)는, 도 1 내지 도 3에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
The chip resistive element 100 shown in Fig. 5 is understood to be similar to the chip resistive element 100 shown in Figs. 1 to 3. In addition, components of the present embodiment can be understood with reference to the description of the same or similar components of the chip resistor element 100 shown in Figs. 1 to 3, unless otherwise specified.

도 6에 도시된 바와 같이, 상기 칩 저항 소자(100)는 절연 기판(110), 상기 절연 기판의 일면에 배치되는 저항층(120), 상기 저항층(120)을 덮는 저항 보호층(130), 상기 저항층(120) 상에 이격되어 배치된 제1 및 제2 단자(140, 150)를 포함할 수 있다.
6, the chip resistive element 100 includes an insulating substrate 110, a resistive layer 120 disposed on one side of the insulating substrate, a resistive protection layer 130 covering the resistive layer 120, And first and second terminals 140 and 150 disposed on the resistive layer 120. The first and second terminals 140 and 150 may be spaced apart from each other.

회로 기판(10)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적 회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.
The circuit board 10 is a portion in which an electronic circuit is formed. An integrated circuit (IC) or the like for specific operation or control of the electronic device is formed and a current supplied from a separate power source can flow.

이 경우, 회로 기판(10)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로 기판(10)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.
In this case, the circuit board 10 may include various wiring lines or may further include other kinds of semiconductor elements such as transistors and the like. In addition, the circuit board 10 may include a conductive layer, or may include various layers such as a dielectric layer.

제1 및 제2 전극 패드(11, 12)는 회로 기판(10) 상에 서로 이격되게 배치되는 것으로, 저항 소자의 제1 및 제2 단자(140, 150)와 각각 솔더(14)를 통해 접속될 수 있다. 본 실시형태는, 저항층(120)의 열이 제2 저항 보호층(132)을 통해 제1 및 제2 단자(140, 150)로 방열되어, 칩 저항 소자의 전격 전력이 향상될 수 있는 효과가 있다.
The first and second electrode pads 11 and 12 are disposed on the circuit board 10 so as to be spaced apart from each other and connected to the first and second terminals 140 and 150 of the resistance element through the solder 14, . The present embodiment is advantageous in that the heat of the resistance layer 120 is dissipated to the first and second terminals 140 and 150 through the second resistance protection layer 132, .

칩 저항소자 어셈블리(1000)는 제1 및 제2 전극 패드(11, 12)를 통해, 제1 및 제2 단자(140, 150)가 전기회로와 전기적으로 연결됨으로써, 제1 및 제2 단자(140, 150) 사이의 저항층(120)이 회로에 연결될 수 있다.
The chip resistor device assembly 1000 is electrically connected to the first and second terminals 140 and 150 through the first and second electrode pads 11 and 12 so that the first and second terminals 140 and 150 are electrically connected to the first and second terminals 140 and 150, 140, 150 may be connected to the circuit.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, and that various changes and modifications may be made therein without departing from the scope of the invention. It will be obvious to those of ordinary skill in the art.

100: 칩 저항 소자
110: 절연 기판
120: 저항체
130: 저항 보호층
131: 제1 저항 보호층
132: 제2 보호 저항층
133: 제3 저항 보호층
140: 제1 단자
141: 제1 내부 전극
142: 제1 외부 전극
150: 제2 단자
151: 제2 내부 전극
152: 제2 외부 전극
1000: 칩 저항 소자 어셈블리100: chip resistance element
110: insulated substrate
120: Resistor
130: resistance protection layer
131: first resistance protection layer
132: second protective resistance layer
133: Third resistance protection layer
140: first terminal
141: first internal electrode
142: first outer electrode
150: second terminal
151: second internal electrode
152: second outer electrode
1000: Chip Resistor Device Assembly

Claims (9)

서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판;
상기 제1 면에 배치되는 저항층;
상기 제1 면의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 연결되는 제1 및 제2 단자; 및
상기 제1 및 제2 단자 사이에서 상기 저항층 상에 배치되는 저항 보호층을 더 포함하고,
상기 저항 보호층은,
상기 저항층과 접하는 제1 저항 보호층,
상기 제1 저항 보호층을 덮으며 열전도율이 1W/mK 이상인 물질로 이루어진 제2 저항 보호층, 및
상기 제2 저항 보호층을 덮는 제3 저항 보호층을 포함하고,
상기 제2 저항 보호층은 상기 제1 및 제2 단자와 직접 접하는 영역을 가지고, Al2O3, AlN, BN, SiO2 중 적어도 하나와 폴리머가 혼합된 물질을 포함하는 것을 특징으로 하는 칩 저항 소자.
An insulating substrate having a first surface and a second surface facing each other;
A resistive layer disposed on the first surface;
First and second terminals disposed on the insulating substrate at both ends of the first surface and connected to the resistance layer; And
Further comprising a resistive protection layer disposed on the resistive layer between the first and second terminals,
The resistance-
A first resistive protection layer in contact with the resistive layer,
A second resistive protection layer covering the first resistive protection layer and made of a material having a thermal conductivity of 1 W / mK or more,
And a third resistive protection layer covering the second resistive protection layer,
Wherein the second resistance protection layer comprises a material having a region in direct contact with the first and second terminals and a polymer mixed with at least one of Al 2 O 3 , AlN, BN, and SiO 2 , device.
제1항에 있어서,
상기 제1 및 제2 단자는 각각,
상기 저항층 상에 배치되는 제1 및 제2 내부 전극; 및
상기 제1 및 제2 내부 전극을 각각 덮는 제1 및 제2 외부 전극을 포함하는 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
The first and second terminals are respectively connected to the first and second terminals,
First and second internal electrodes disposed on the resistive layer; And
And first and second external electrodes covering the first and second internal electrodes, respectively.
제2항에 있어서,
상기 제2 저항 보호층은 상기 제1 및 제2 내부 전극과 중첩된 영역을 갖는 것을 특징으로 하는 칩 저항 소자.
3. The method of claim 2,
And the second resistive protection layer has a region overlapping the first and second internal electrodes.
제1항에 있어서,
상기 제1 저항 보호층은 글래스 물질을 포함하는 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
Wherein the first resistive protection layer comprises a glass material.
삭제delete 제1항에 있어서,
상기 제2 및 제3 저항 보호층의 총 두께는 상기 절연 기판의 두께의 5 내지 30%인 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
And the total thickness of the second and third resistance protection layers is 5 to 30% of the thickness of the insulating substrate.
제1항에 있어서,
상기 제2 저항 보호층의 열 전도율은 상기 제1 및 제3 저항 보호층의 열 전도율 보다 높은 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
And the thermal conductivity of the second resistive protection layer is higher than the thermal conductivity of the first and third resistive protection layers.
제1항에 있어서,
상기 제3 저항 보호층의 표면 강도는 상기 제2 저항 보호층의 표면 강도 보다 높은 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
Wherein a surface strength of the third resistive protection layer is higher than a surface strength of the second resistive protection layer.
복수의 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며,
상기 칩 저항 소자는,
서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판과, 상기 제1 면에 배치되는 저항층과, 상기 제1 면의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 연결되는 제1 및 제2 단자와, 상기 제1 및 제3 단자 사이와 상기 제2 및 제3 단자 사이에서 상기 저항층 상에 배치되는 저항 보호층을 더 포함하고, 상기 저항 보호층은, 상기 저항층과 접하는 제1 저항 보호층, 상기 제1 저항 보호층을 덮으며 열전도율이 1W/mK 이상인 물질로 이루어진 제2 저항 보호층, 및 상기 제2 저항 보호층을 덮는 제3 저항 보호층을 포함하고, 상기 제2 저항 보호층은 상기 제1 및 제2 단자와 직접 접하는 영역을 가지고, Al2O3, AlN, BN, SiO2 중 적어도 하나와 폴리머가 혼합된 물질을 포함하는 것을 특징으로 하는 칩 저항 소자 어셈블리.A printed circuit board having a plurality of electrode pads; And
And a chip resistive element disposed on the printed circuit board and electrically connected to the plurality of electrode pads,
The chip resistive element comprises:
1. A semiconductor device comprising: an insulating substrate having a first surface and a second surface facing each other; a resistance layer disposed on the first surface; a first insulating layer disposed on the insulating substrate at both ends of the first surface, And a resistive protection layer disposed on the resistive layer between the first and third terminals and between the second and third terminals, wherein the resistive protection layer comprises a resistive layer A first resistance protection layer, a second resistance protection layer covering the first resistance protection layer and made of a material having a thermal conductivity of 1 W / mK or more, and a third resistance protection layer covering the second resistance protection layer, And the second resistance protection layer includes a material having a region in direct contact with the first and second terminals and a polymer mixed with at least one of Al 2 O 3 , AlN, BN, and SiO 2 . .
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