KR20230042013A - 낮은 듀티 사이클에서 히스테리시스 전력 변환기 제어 최적화 - Google Patents

낮은 듀티 사이클에서 히스테리시스 전력 변환기 제어 최적화 Download PDF

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KR20230042013A
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제이슨 더블유. 로렌스
그래미 지. 맥케이
삭카라파니 발라고팔
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시러스 로직 인터내셔널 세미컨덕터 리미티드
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Abstract

전력 변환기와 연관된 전류를 제어하는 방법은 전류에 대한 피크 전류 임계값 레벨 및 전류에 대한 밸리 전류 임계값 레벨에 적어도 기초하여 전류를 제어하는 단계, 및 전력 변환기가 전력 변환기의 스위칭 상태에서 소비하는 지속 시간에 기초하여 전류를 추가로 제어하는 단계를 포함할 수 있다.

Description

낮은 듀티 사이클에서 히스테리시스 전력 변환기 제어 최적화
본 개시는 일반적으로 무선 전화기 및 미디어 플레이어와 같은 개인용 오디오 디바이스들을 포함하지만 이에 제한되지 않는 오디오 디바이스들을 위한 회로들에 관한 것이며, 보다 구체적으로는 출력 전압 임계값들을 사용하여 전력 변환기의 부하 전류 및 제어 전류를 예측하는 것에 관한 것이다.
모바일/셀룰러 전화들과 같은 무선 전화들, 코드리스 전화들, mp3 플레이어들, 및 기타 소비자 오디오 디바이스들을 포함하는 개인용 오디오 디바이스들이 널리 사용되고 있다. 이러한 개인용 오디오 디바이스들은 한 쌍의 헤드폰들 또는 하나 이상의 스피커들을 구동하기 위한 회로들을 포함할 수 있다. 이러한 회로는 종종 오디오 출력 신호를 헤드폰들 또는 스피커들로 보내기 위한 전력 증폭기를 포함하는 스피커 드라이버를 포함한다. 종종 전력 변환기는 스피커, 헤드폰, 또는 기타 트랜스듀서로 공급되는 신호를 증폭하기 위해 전력 증폭기에 공급 전압을 제공하는 데 사용될 수 있다. 스위칭 전력 변환기는 하나의 직류(DC) 전압 레벨에서 다른 DC 전압 레벨로 전원을 변환하는 전자 회로의 한 유형이다. 그러한 스위칭 DC-DC 변환기들의 예들은 부스트 변환기, 벅 변환기(buck converter), 벅-부스트 변환기, 인버팅 벅-부스트 변환기, 및 다른 유형들의 스위칭 DC-DC 변환기들을 포함하지만 이에 제한되지 않는다. 따라서, 전력 변환기를 사용하면, 배터리에 의해 제공되는 것과 같은 DC 전압이 전력 증폭기에 전력을 공급하는 데 사용되는 다른 DC 전압으로 변환될 수 있다.
전력 변환기는 디바이스의 하나 이상의 구성요소들에 공급 전압 레일들(supply voltage rails)을 제공하는 데 사용될 수 있다. 따라서, 시변 전류 및 전력 부하가 존재할 때 최소한의 리플로 전력 변환기의 출력 전압을 조절하는 것이 바람직할 수 있다.
본 개시의 교시들에 따르면, 전력 변환기의 출력 전압을 조정하기 위한 기존 접근 방식들과 연관된 하나 이상의 단점들 및 문제점들이 감소되거나 제거될 수 있다.
본 개시의 실시예들에 따라, 전력 변환기와 연관된 전류를 제어하는 방법은 전류에 대한 피크 전류 임계값 레벨 및 전류에 대한 밸리 전류 임계값 레벨에 적어도 기초하여 전류를 제어하는 단계, 및 전력 변환기가 전력 변환기의 스위칭 상태에서 소비하는 지속 시간에 기초하여 전류를 추가로 제어하는 단계를 포함할 수 있다.
본 개시의 이러한 이들 및 다른 실시예들에 따라, 전력 변환기와 연관된 전류를 제어하기 위한 제어 회로는 전류에 대한 피크 전류 임계값 레벨 및 전류에 대한 밸리 전류 임계값 레벨에 적어도 기초하여 전류를 제어하도록 구성된 임계값 기반 제어 회로, 및 전력 변환기가 전력 변환기의 스위칭 상태에서 소비하는 지속 시간에 기초하여 전류를 제어하도록 구성된 타이머 기반 제어 회로를 포함할 수 있다.
본 개시의 실시예들에 따라, 디바이스는 전력 변환기 및 전력 변환기와 연관된 전류를 제어하기 위한 제어 회로를 포함할 수 있다. 제어 회로는 전류에 대한 피크 전류 임계값 레벨 및 전류에 대한 밸리 전류 임계값 레벨에 적어도 기초하여 전류를 제어하도록 구성된 임계값 기반 제어 회로, 및 전력 변환기가 전력 변환기의 스위칭 상태에서 소비하는 지속 시간에 기초하여 전류를 제어하도록 구성된 타이머 기반 제어 회로를 포함할 수 있다.
본 개시의 기술적 이점들은 여기에 포함된 도면들, 설명 및 청구항들로서 이 기술분야의 숙련자에게는 손쉽게 이해될 수 있을 것이다. 상기 실시예들의 목적들 및 이점들은 적어도 청구 범위에서 특별 지적된 요소들, 특징들, 및 조합들에 의해 실현되고 달성될 것이다.
앞서 말한 일반적인 설명과 다음의 상세한 설명은 양쪽 모두는 예들이고 설명적인 것이며 본 개시에서 제시되는 청구범위를 제한하지 않는다는 것을 이해해야 한다.
본 발명의 실시예들과 그 이점들에 대한 더욱 완전한 이해는 수반된 도면들과 관련하여 취해진 다음의 설명을 참조함으로써 얻어 질 수 있으며, 여기에서 유사한 참조 번호들은 유사한 특징들을 나타낸다.
도 1은 본 개시의 실시예들에 따른 예시적인 모바일 디바이스를 도시한다.
도 2는 본 개시의 실시예들에 따른 모바일 디바이스 내부의 선택된 구성요소들의 블록도를 도시한다.
도 3a는 본 개시의 실시예들에 따라 바이패스 모드에서의 동작을 나타내는 다수의 동작 모드들을 갖는 예시적인 부스트 변환기의 선택된 구성요소들의 블록도를 도시한다.
도 3b는 본 개시의 실시예들에 따라 부스트 활성 모드에서의 동작을 나타내는 다수의 동작 모드들을 갖는 예시적인 부스트 변환기의 선택된 구성요소들의 블록도를 도시한다.
도 3c는 본 개시의 실시예들에 따라 부스트 비활성 모드에서의 동작을 나타내는 다수의 동작 모드들을 갖는 예시적인 부스트 변환기의 선택된 구성요소들의 블록도를 도시한다.
도 4는 본 개시의 실시예들에 따라 부스트 변환기의 위상(phase)을 통한 인덕터 전류 및 위상 대 시간의 스위치들의 제어 신호의 그래프를 도시한다.
도 5는 본 개시의 실시예들에 따른 부스트 변환기에 대한 예시적인 제어 회로의 선택된 구성요소들의 블록도를 도시한다.
도 6은 본 개시에 따라 시간에 대한 도 3a-3c의 부스트 변환기에 의해 생성된 공급 전압의 예시적인 그래프를 도시한다.
도 7은 본 개시에 따라 일정 시간 기간 동안 전력 변환기에 의해 생성된 공급 전압의 파형 및 동일한 시간 기간 동안 전력 변환기 내 인덕터 전류의 파형을 도시한다.
도 8은 본 개시의 실시예들에 따라 도 5에 도시된 전류 제어기의 외부 제어 루프 서브시스템의 선택된 구성요소들의 블록도를 도시한다.
도 9는 본 개시의 실시예들에 따라 부스트 변환기에 대한 외부 루프 제어의 예를 나타내는 예시적인 파형을 도시한다.
도 10은 본 개시의 실시예들에 따라 도 5에 도시된 전류 제어기의 내부 제어 루프 서브시스템의 선택된 구성요소들의 블록도를 도시한다.
도 11은 본 개시의 실시예들에 따라 부스트 변환기에 대한 내부 루프 제어의 예를 나타내는 예시적인 파형을 도시한다.
도 12는 본 개시의 실시예들에 따라 경부하(light-load) 시나리오들에서 부스트 변환기에 대한 내부 루프 제어의 예를 나타내는 예시적인 파형을 도시한다.
도 13은 본 개시의 실시예들에 따른 부스트 변환기에 대한 또다른 예시적인 제어 회로의 선택된 구성요소들의 블록도를 도시한다.
도 14는 본 개시의 실시예들에 따라 도 13에 도시된 전류 제어기의 내부 제어 루프 서브시스템의 선택된 구성요소들의 블록도를 도시한다.
도 15는 본 개시의 실시예들에 따라 도 13에 도시된 전류 제어기의 외부 제어 루프 서브시스템의 선택된 구성요소들의 블록도를 도시한다.
도 16은 본 개시의 실시예들에 따른 예시적인 피크/밸리 제어기의 선택된 구성요소들의 블록도를 도시한다.
도 17a는 본 개시의 실시예들에 따라 부스트 변환기의 전형적인 듀티 사이클들에 대한 부스트 변환기 인덕터 전류에 대한 예시적인 파형의 그래프를 도시한다.
도 17b는 본 개시의 실시예들에 따라 부스트 변환기의 매우 낮은 듀티 사이클들에 대한 부스트 변환기 인덕터 전류에 대한 예시적인 파형의 그래프를 도시한다.
도 18a는 본 개시의 실시예들에 따라 부스트 변환기의 출력 전류, 부스트 변환기 인덕터 전류, 및 부스트 변환기의 출력 전류의 단계에 응답하여 부스트 변환기의 전형적인 듀티 사이클에 대한 부스트 변환기의 출력 전압에 대한 예시적인 파형들의 그래프들을 도시한다.
도 18b는 본 개시의 실시예들에 따라 부스트 변환기의 출력 전류, 부스트 변환기 인덕터 전류, 및 부스트 변환기의 출력 전류의 단계에 응답하여 부스트 변환기의 매우 낮은 듀티 사이클에 대한 부스트 변환기의 출력 전압에 대한 예시적인 파형들의 그래프들을 도시한다.
도 19는 본 개시의 실시예들에 따라 도 16의 예시적인 피크/밸리 제어기에 비해 더 개선된 예시적인 피크/밸리 제어기의 선택된 구성요소들의 블록도를 도시한다.
도 20은 본 개시의 실시예들에 따라, 부스트 변환기의 출력 전류, 부스트 변환기 인덕터 전류, 타이머 카운터, 및 부스트 변환기의 출력 전류의 단계에 응답하여, 도 19에 도시된 예시적인 피크/밸리 제어기를 사용하는 부스트 변환기의 매우 낮은 듀티 사이클에 대한 타이머 출력 신호에 대한 예시적인 파형들의 그래프들을 도시한다.
도 21은 본 개시의 실시예들에 따라 도 16 및 도 19의 예시적인 피크/밸리 제어기들에 비해 더 개선된 예시적인 피크/밸리 제어기의 선택된 구성요소들의 블록도를 도시한다.
도 22는 본 개시의 실시예들에 따라 도 16, 도 20, 및 도 21의 예시적인 피크/밸리 제어기들에 비해 더 개선된 예시적인 피크/밸리 제어기의 선택된 구성요소들의 블록도를 도시한다.
도 1은 본 개시의 실시예들에 따른 예시적인 모바일 디바이스(1)를 도시한다. 도 1은 한 쌍의 이어버드 스피커들(8A 및 8B)의 형태로 헤드셋(3)에 결합된 모바일 디바이스(1)를 도시한다. 도 1에 도시된 헤드셋(3)은 단지 예일뿐이며, 모바일 디바이스(1)는 제한 없이, 헤드폰, 이어버드, 인-이어 이어폰(in-ear earphones), 및 외부 스피커를 포함하는 다양한 오디오 트랜스듀서들과 관련되어 사용될 수 있다는 것을 이해해야 한다. 플러그(4)는 모바일 디바이스(1)의 전기 단자에 헤드셋(3)을 연결할 수 있다. 모바일 디바이스(1)는 디스플레이를 사용자에게 제공하고 터치 스크린(2)을 사용하여 사용자 입력을 수신할 수 있거나, 또는 대안적으로, 표준 액정 디스플레이(LCD)가 모바일 디바이스(1)의 표면(face) 및/또는 측면들 상에 배치된 다양한 버튼들, 슬라이더들 및/또는 다이얼들과 결합될 수 있다.
도 2는 본 개시의 실시예들에 따라 모바일 디바이스(1)에 통합된 선택된 구성 요소들의 블록도를 도시한다. 도 2에 도시된 바와 같이, 모바일 디바이스(1)는 모바일 디바이스(1)의 복수의 다운스트림 구성요소들(18)에 대한 공급 전압(VSUPPLY)을 생성하기 위해 배터리 전압(VBAT)을 부스팅하도록 구성된 부스트 변환기(20)를 포함할 수 있다. 모바일 디바이스(1)의 다운스트림 구성요소들(18)은 제한 없이 프로세서들, 오디오 코더/디코더들, 증폭기들, 디스플레이 디바이스들 등을 포함하는 모바일 디바이스(1)의 임의의 적합한 기능 회로들 또는 디바이스들을 포함할 수 있다. 도 2에 도시된 바와 같이, 모바일 디바이스(1)는 또한 배터리(22)를 재충전하기 위한 배터리 충전기(16)를 포함할 수 있다.
모바일 디바이스(1)의 일부 실시예들에서, 부스트 변환기(20) 및 배터리 충전기(16)는 배터리(22)에 전기적으로 결합된 모바일 디바이스(1)의 구성요소들만을 포함할 수 있고, 부스트 변환기(20)는 배터리(22)와 모바일 디바이스(1)의 모든 다운스트림 구성요소들(18) 사이에서 전기적으로 인터페이스할 수 있다. 그러나, 모바일 디바이스(1)의 다른 실시예들에서, 일부 다운스트림 구성요소들(18)은 배터리(22)에 직접 전기적으로 결합될 수 있다.
도 3a는 본 개시의 실시예들에 따라 바이패스 모드에서의 동작을 나타내는 다수의 동작 모드들을 갖는 예시적인 부스트 변환기(20)의 선택된 구성요소들의 블록도를 도시한다. 도 3a에 도시된 바와 같이, 부스트 변환기(20)는 배터리(22), 복수의 유도성 부스트 위상들(24), 감지 커패시터(26), 감지 저항(28), 바이패스 스위치(30), 및 제어 회로(40)를 포함할 수 있다. 도 3a에 도시된 바와 같이, 각각의 유도성 부스트 위상(24)은 전력 인덕터(32), 충전 스위치(34), 정류 스위치(36), 및 출력 커패시터(38)를 포함할 수 있다.
도 3a-3c는 3개의 유도성 부스트 위상들(24)을 갖는 부스트 변환기(20)를 나타내지만, 부스트 변환기(20)의 실시예들은 임의의 적합한 수의 유도성 부스트 위상들(24)을 가질 수 있다. 일부 실시예들에서, 부스트 변환기(20)는 3개 이상의 유도성 부스트 위상들(24)을 포함할 수 있다. 다른 실시예들에서, 부스트 변환기(20)는 3개 미만의 위상들(예를 들어, 단상 또는 2상)을 포함할 수 있다.
부스트 변환기(20)는 부스트 변환기(20)에 의해 생성된 공급 전압(VSUPPLY)이 임계 최소 전압(VMIN)보다 클 때 바이패스 모드에서 동작할 수 있다. 일부 실시예들에서, 이러한 임계 최소 전압(VMIN)은 모니터링된 전류(예를 들어, 감지 저항기(28)를 통한 전류)의 함수일 수 있다. 일부 실시예들에서, 이러한 임계 최소 전압(VMIN)은 공급 전압(VSUPPLY)으로부터 공급되는 구성요소들로부터 원하는 헤드룸을 제공하기 위해 모니터링되는 전류의 변화에 따라 변할 수 있다. 제어 회로(40)는 공급 전압(VSUPPLY)을 감지하고 공급 전압(VSUPPLY)을 임계 최소 전압(VMIN)과 비교하도록 구성될 수 있다. 공급 전압(VSUPPLY)과 감지 커패시터(26) 양단의 전압(VDD_SENSE)이 임계 최소 전압(VMIN)보다 큰 경우, 제어 회로(40)는 바이패스 스위치(30) 및 하나 이상의 정류 스위치들(36)을 활성화(예를 들어, 인에이블, 폐쇄, 턴 온)하고 충전 스위치들(34)을 비활성화(예를 들어, 디스에이블, 개방, 턴 오프)할 수 있다. 그러한 바이패스 모드에서, 배터리(22)와 공급 전압(VSUPPLY) 사이의 경로의 총 유효 저항을 최소화하기 위해 정류 스위치들(36)의 저항들, 전력 인덕터들(32), 및 바이패스 스위치(30)가 결합할 수 있다.
도 3b는 본 개시의 실시예들에 따라 부스트 활성 모드에서의 동작을 나타내는 예시적인 부스트 변환기(20)의 선택된 구성요소들의 블록도를 도시한다. 부스트 활성 모드에서, 제어 회로(40)는, 공급 전압(VSUPPLY)을 임계 최소 전압(VMIN)보다 높게 유지하면서 프로그래밍된(또는 서보된(servoed)) 원하는 전류(예: 평균 전류)를 공급 전압(VSUPPLY)의 전기 노드에 제공하기 위해 전류(IBAT)를 전달하고 배터리 전압(VBAT)를 더 높은 공급 전압(VSUPPLY)으로 부스트하도록, 바이패스 스위치(30)를 비활성화(예를 들어, 디스에이블, 개방, 턴 오프)하고 (하기에 더 상세하게 기술되는 바와 같이) 유도성 부스트 위상(24)의 충전 스위치들(34)(예를 들어, 유도성 부스트 위상(24)의 충전 상태 동안) 및 정류 스위치들(36)(유도성 부스트 위상(24)의 전달 상태(transfer state) 동안)을 주기적으로 전환할 수 있다(적절한 제어 신호 P1, P- 1, P2, P- 2, P3 및 P- 3을 생성함으로써). 예를 들어, 제어 회로(40)는, 본 명세서에 그 전체가 참조로 포함되는 2020년 12월 11일에 출원된 미국 특허 출원 일련번호 17/119,517에 설명된 바와 같이 피크 전류와 밸리 전류 사이의 인덕터 전류 IL(예를 들어, IL1, IL2, IL3)을 유지하기 위해 부스트 활성 모드에서 동작할 수 있다. 부스트 활성 모드에서, 제어 회로(40)는 이하에서 더 상세히 설명되는 바와 같이, 피크 및 밸리 검출 동작에서 유도성 부스트 위상(24)을 동작시킴으로써 부스트 변환기(20)를 동작시킬 수 있다. 유도성 부스트 위상(24)의 충전 스위치들(34) 및 정류 스위치들(36)의 결과적인 스위칭 주파수는 감지 전압(VDD_SENSE), 공급 전압(VSUPPLY), 전력 인덕터(32A)의 인덕턴스, 및 프로그래밍된 리플 파라미터(예를 들어, 인덕터 전류(IL)에 대한 타겟 전류 리플의 구성)에 의해 결정될 수 있다.
도 3c는 본 개시의 실시예들에 따라 부스트 비활성 모드에서의 동작을 나타내는 부스트 변환기(20)의 선택된 구성요소들의 블록도를 도시한다. 부스트 변환기(20)는, 부스트 변환기(20)에 의해 생성된 공급 전압(VSUPPLY)이 히스테리시스 전압(VHYST)보다 높게 상승하고 감지 전압(VDD_SENSE)이 공급 전압(VSUPPLY) 미만으로 유지될 때, 부스트 비활성 모드에서 동작할 수 있다. 부스트 비활성 모드에서, 제어 회로(40)는 바이패스 스위치(30), 충전 스위치들(34), 및 정류 스위치들(36)을 비활성화(예를 들어, 디스에이블, 개방, 턴 오프)할 수 있다. 따라서, 감지 전압(VDD_SENSE)이 공급 전압(VSUPPLY) 미만으로 유지될 때, 제어 회로(40)는 공급 전압(VSUPPLY)으로부터 배터리(22)를 백파워링(backpower)하지 않기 위해 부스트 변환기(20)가 바이패스 모드에 진입하는 것을 방지한다. 또한, 공급 전압(VSUPPLY)이 임계 최소 전압(VMIN) 아래로 떨어지면, 제어 회로(40)는 임계 최소 전압(VMIN)과 히스테리시스 전압(VHYST) 사이에서 공급 전압(VSUPPLY)을 유지하기 위해 부스트 변환기(20)가 다시 부스트 활성 모드에 진입하게 할 수 있다.
전술한 바와 같이, 부스트 변환기(20)가 부스트 활성 모드에서 동작할 때, 제어 회로(40)는 전력 인덕터들(32A, 32B, 32C)을 통해 인덕터 전류들(IL1, IL2, IL3)의 히스테리시스 전류 제어를 각각 제공할 수 있다. 도 4는 본 개시의 실시예들에 따라 시간에 대한 인덕터 전류(IL1) 및 제어 신호(P1)의 예시적인 그래프를 도시한다. 도 4에 도시된 바와 같이, 제어 회로(40)는 유도성 부스트 위상(24A)의 제어 신호들(P1 및 P- 1)을 생성할 수 있으며, 그에 따라: (a) 인덕터 전류(IL1)가 밸리 전류 임계값(Ival1) 아래로 떨어질 때, 제어 회로(40)는 충전 스위치(34A)를 활성화하고 정류 스위치(36A)를 비활성화할 수 있으며; (b) 인덕터 전류(IL1)가 피크 전류 임계값(Ipk1)보다 높게 증가할 때, 제어 회로(40)는 충전 스위치(34A)를 비활성화하고 정류 스위치(36A)를 활성화할 수 있다. 따라서, 제어 회로(40)는 인덕터 전류(IL1)가 대략적인 밸리 전류 임계값(Ival1)과 대략적인 피크 전류 임계값(Ipk1) 사이에서 변화하도록 인덕터 전류(IL1)의 히스테리시스 제어를 제공할 수 있으며, 인덕터 전류(IL1)는 평균 전류(Iavg1) 및 리플 전류(Iripple)를 갖고, 그에 따라:
Figure pct00001
; 및
Figure pct00002
제어 회로(40)는 또한 인덕터 전류들(IL2 및 IL3)의 유사하거나 동일한 제어를 제공하기 위해 유도성 부스트 위상들(24B 및 24C)의 제어 신호들(P2, P- 2, P3 및 P- 3)을 생성할 수 있다.
도 5는 본 개시의 실시예들에 따라 제어 회로(40)의 선택된 구성요소들의 블록도를 도시한다. 도 5에 도시된 바와 같이, 제어 회로(40)는 복수의 비교기들(42A, 42B, 42C, 및 42D)를 포함할 수 있으며, 각각은 공급 전압(VSUPPLY)을 각각의 임계 전압(V1, V2, V3, 및 V4)과 비교하고 각각의 비교 신호들(C1, C2, C3, 및C4)을 생성하도록 구성된다.
비교 신호들(C1, C2, C3, 및 C4)에 기초하여, 제어 회로(40)의 부하 추정기(44)는 부스트 변환기(20)의 출력에서 보이는 부하를 추정하기 위해 내부 제어 루프를 구현할 수 있고, 이에 기초하여 배터리 전류(IBAT)에 대한 타겟 평균 전류(Iavg)를 생성할 수 있다. 내부 제어 루프는 인덕터 전류(IL)의 지속적인 제어를 제공한다고 말할 수 있다. 또한, 비교 신호들(C1, C2, 및 C4) 및 타겟 평균 전류(Iavg)에 기초하여, 제어 회로(40)의 전류 제어기(46)는 외부 제어 루프를 구현할 수 있다. 내부 제어 루프 및 외부 제어 루프 모두는 밸리 전류 임계값(Ival), 피크 전류 임계값(Ipk), 및 부스트 변환기(20)의 부스트 활성 모드를 선택적으로 활성화 또는 비활성화하기 위한 제어 신호(ENABLE)를 설정하는 데 사용될 수 있다. 동작 시, 내부 제어 루프는 부스트 변환기(20)의 효율을 최대화하고 전압(VSUPPLY)의 리플을 최소화할 수 있으며, 외부 제어 루프는 공급 전압(VSUPPLY)의 최대 리플을 제한할 수 있다. 밸리 전류 임계값(Ival) 및 피크 전류 임계값(Ipk)에 기초하여, 제어 회로(40)의 피크/밸리 제어기(48)는 부스트 변환기(20)를 제어하기 위한 제어 신호들을 생성할 수 있다.
도 6은 본 개시에 따른 공급 전압(VSUPPLY) 대 시간의 예시적인 그래프를 도시한다. 도 6에 도시된 바와 같이, 임계 전압들(V1, V2, V3, 및 V4)은 공급 전압(VSUPPLY)의 크기를 5개의 별개의 영역들(A, B, C, D, 및 E)로 나눌 수 있다. 도 6은 부하 추정기(44)가 5개의 별개의 영역들(A, B, C, D, 및 E) 각각에서 타겟 평균 전류(Iavg)을 조정할 수 있는 방법을 보여준다.
영역 A는 MAX 영역으로 지칭될 수 있다. 이 영역에서 공급 전압(VSUPPLY)은 임계 전압(V1)으로 표시되는 부족전압 임계값 미만이다. 따라서, 영역 A에서, 부하 추정기(44)는 공급 전압(VSUPPLY)의 강하를 최소화하기 위해 가능한 한 많은 인덕터 전류 IL(예를 들어, IL1, IL2, IL3)의 생성을 야기하기 위하여 타겟 평균 전류(Iavg)를 그의 최대값으로 설정할 수 있다.
영역 B는 INCREMENT 영역으로 지칭될 수 있다. 임계 전압들 V1과 V2 사이의 이러한 영역에서, 부하 추정기(44)는 공급 전압(VSUPPLY)을 증가시키기 위해 부스트 변환기(20)에 의해 전달되는 전류를 증가시키도록 타겟 평균 전류(Iavg)를 재귀적으로 증가시킬 수 있다. 부하 추정기(44)는 곱셈 재귀(예를 들어, Iavg(i+1) = Iavg(i) x a1, 여기서 a1 > 1), 가산 재귀(예를 들어, Iavg(i+1) = Iavg(i) + a2, 여기서 a2 > 0), 또는 다른 재귀적 접근 방식을 사용하여 타겟 평균 전류(Iavg)를 증가시킬 수 있다.
영역 C는 MEASURE 영역으로 지칭될 수 있으며, 여기서 VSUPPLY가 임계 전압들 V2와 V3 사이에 있다. 영역 C에서, 부하 추정기(44)는 공급 전압(VSUPPLY)이 임계 전압들(V2 및 V3)을 교차하는 데 걸리는 시간을 측정할 수 있고, 이에 따라 타겟 평균 전류(Iavg)를 업데이트할 수 있으며, 이는 아래에서 더 자세히 설명된다.
영역 D는 DECREMENT 영역으로 지칭될 수 있다. 임계 전압들 V3과 V4 사이의 이러한 영역에서, 부하 추정기(44)는 공급 전압(VSUPPLY)을 감소시키기 위해 부스트 변환기(20)에 의해 전달되는 전류를 감소시키도록 타겟 평균 전류(Iavg)를 재귀적으로 감소시킬 수 있다. 부하 추정기(44)는 곱셈 재귀(예를 들어, Iavg(i+1) = Iavg(i) x a1, 여기서 a1 < 1), 가산 재귀(예를 들어, Iavg(i+1) = Iavg(i)+ a2, 여기서 a2 < 0), 또는 다른 재귀적 접근 방식을 사용하여 타겟 평균 전류(Iavg)를 감소시킬 수 있다.
영역 E는 HOLD 영역으로 지칭될 수 있다. 임계 전압 V4보다 높은 이러한 영역에서, 부하 추정기(44)는 감소 타겟 평균 전류 Iavg(예를 들어, Iavg(i+1) = Iavg(i))의 값을 계속 갖고있거나 유지할 수 있다.
위에서 논의된 바와 같이, 영역 C에 있을 때, 부하 추정기(44)는 공급 전압(VSUPPLY)이 임계 전압들(V2 및 V3)을 교차하는 데 걸리는 시간을 측정하고 이러한 측정을 사용하여 타겟 평균 전류(Iavg)를 업데이트할 수 있다. 예시를 위해, 도 7을 참조하며, 여기서 일정 시간 기간 동안의 공급 전압(VSUPPLY)의 파형 및 동일한 시간 기간 동안의 인덕터 전류 IL(예를 들어, 인덕터 전류들 IL1, IL2, IL3 중 하나)의 파형을 도시한다. 도 7에 도시된 바와 같이, 부하 추정기(44)는 공급 전압(VSUPPLY)이 임계 전압 V2에서 임계 전압 V3으로 증가하는 데 걸리는 시간 Δt1을 측정할 수 있다. 임계 전압 V2에서 임계 전압 V3까지의 전압 변화를 시간 Δt1로 나누어 기울기 s1을 정의할 수 있다. 마찬가지로, 부하 추정기(44)는 공급 전압(VSUPPLY)이 임계 전압 V3에서 임계 전압 V2로 감소하는 데 걸리는 시간 Δt2를 측정할 수 있다. 임계 전압 V3에서 임계 전압 V2까지의 전압 변화를 시간 Δt2로 나누어 기울기 s2를 정의할 수 있다. 상승하는 공급 전압(VSUPPLY) 동안 개별 전력 인덕터(32)를 통한 평균 인덕터 전류(Iavg(i))는 상승 전류(IR)로 정의될 수 있으며, 하강하는 공급 전압(VSUPPLY) 동안 개별 전력 인덕터(32)를 통한 평균 인덕터 전류(Iavg(i))는 하강 전류(IF)로 정의된다.
공급 전압(VSUPPLY)에 결합된 출력 커패시터(38)에 대한 전하 균형 관계를 사용하여, 부하 추정기(44)는 배터리(22)로부터 인출된 타겟 평균 전류(Iavg)를 업데이트할 수 있다. 예를 들어, 상승 전류(IR)에 대한 측정을 사용하여 타겟 평균 전류(Iavg)는 다음에 따라 업데이트될 수 있다:
Figure pct00003
여기서
Figure pct00004
는 인덕터 전류 IL의 듀티 사이클을 뺀 것과 동일하고 Cout은 출력 커패시터(38)의 커패시턴스이다. 몫
Figure pct00005
은 알 수 없거나 불확실할 수 있지만 추정될 수 있다. 예를 들어, 일부 실시예들에서, 부하 추정기(44)는 고정된 값을 사용하여 몫
Figure pct00006
을 추정할 수 있다. 그러나, 입력 전압(예를 들어, 전압 VDD_SENSE)이 알려진 경우,
Figure pct00007
의 역수는 이러한 입력 전압으로 나눈 공급 전압(VSUPPLY)의 몫과 거의 같을 수 있다. 따라서, 타겟 평균 전류(Iavg)를 업데이트하기 위한 전술한 방정식이 쓰여질 수 있다:
Figure pct00008
그러나, 그러한 관계는 출력 커패시턴스(Cout)의 근사치 및 부스트 변환기(20)가 무손실이라는 가정으로 인해 불확실성을 가질 수 있다. 그러나, 이러한 불확실성은 방정식으로 주어진 바와 같은, 상승 전류(IR) 및 하강 전류(IF)에 대한 측정들을 모두 사용함으로써 제거될 수 있다.
Figure pct00009
임계 전압 V2에서 임계 전압 V3으로의 전압 증가가 임계 전압 V3에서 임계 전압 V2로의 전압 감소와 크기가 동일하다고 가정하면, 타겟 평균 전류(Iavg)를 업데이트하기 위한 전술한 방정식이 쓰여질 수 있다:
Figure pct00010
타겟 평균 전류(Iavg)를 업데이트하기 위한 위의 두 가지 접근 방식들 각각은 그 자신의 장점들과 단점들을 가질 수 있다. 예를 들어, 하나의 전류 측정에 기초한 업데이트는 크고 빠른 과도 상태를 검출하는 데 더 나을 수 있지만 듀티 사이클 및 출력 커패시턴스(Cout)에 대한 가정으로 인해 부정확할 수 있으며, 또한 전류의 측정 및 전압에서의 변화들이 정확하게 알려지는 것을 가정한다. 2개의 전류 측정들에 기초한 업데이트는 전류의 측정 및 전압에서의 변화들에서 오프셋들에 대해 더 강력할 수 있지만, 그러한 접근 방식들은 부스트 변환기(20)의 부하가 두 측정들 모두에 대해 고정되어 있다고 가정하며, 이는 특히 큰 과도 상태들이 존재하는 경우에는 그렇지 않을 수 있다. 따라서, 일부 실시예들에서, 하이브리드 접근 방식이 사용될 수 있으며, 여기에서 하나의 측정만이 이용가능하거나 또는 단일 측정이 이중 측정보다 단일 측정 방식의 불확실성의 대역보다 더 큰(또는 더 작은) 경우 단일 측정 접근 방식이 사용되고, 그렇지 않은 경우 이중 측정 접근 방식이 사용된다.
도 8은 본 개시의 실시예들에 따라 전류 제어기(46)의 외부 루프 제어 서브시스템(50)의 선택된 구성요소들의 블록도를 도시한다. 도 8에 도시된 바와 같이, 전류 제어기(46)는 논리 인버터들(logic inverters)(52A 및 52B), 셋-리셋 래치들(54A 및 54B), 및 멀티플렉서들(56A 및 56B)을 사용하여 구현될 수 있다.
논리 인버터(52A)는 비교 신호 C2를 반전시킬 수 있고, 셋-리셋 래치(54A)는 제어 신호(ENABLE)를 이력적으로 생성하여 제어 신호(ENABLE)가 공급 전압(VSUPPLY)이 임계 전압 V2 아래로 떨어질 때 어서트되고 공급 전압(VSUPPLY)이 임계 전압 V4 위로 상승할 때 디어서트되도록 할 수 있다. 제어 신호(ENABLE)가 디어서트되면, 제어 회로(40)는 충전 스위치들(34)을 디스에이블할 수 있고, 정류 스위치들(36) 및 부스트 변환기(20)는 부스트 비활성 모드에서 동작할 수 있다.
또한, 인버터(52B)는 비교 신호 C1을 반전시킬 수 있고, 셋-리셋 래치(54B)는 타겟 평균 전류(Iavg)에 대한 최대값이 제어 회로(40)에 의해 생성되어야 하는지 여부를 나타내는 제어 신호 MAX_ENABLE을 이력적으로 생성할 수 있다. 제어 신호 RESET_MAX의 수신은 제어 신호 MAX_ENABLE을 디어서트하여 피크 전류 임계값(Ipk) 및 밸리 전류 임계값(Ival)의 제어를 내부 제어 루프로 리턴할 수 있다. 멀티플렉서(56A)는 제어 신호 MAX_ENABLE, 피크 전류 임계값(Ipk)의 최대값 및 타겟 피크 전류 임계값(Ipk)(예를 들어, 부하 추정기(44)에 의해 계산된 타겟 평균 전류(Iavg)로부터 유도됨)에 기초하여 피크 전류 임계값(Ipk)을 생성할 수 있다. 유사하게, 멀티플렉서(56B)는 제어 신호 MAX_ENABLE, 밸리 전류 임계값(Ival)의 최대값 및 타겟 밸리 전류 임계값(Ival)(예를 들어, 부하 추정기(44)에 의해 계산된 타겟 평균 전류(Iavg)로부터 유도됨)에 기초하여 밸리 전류 임계값(Ival)을 생성할 수 있다.
전류 제어기(46)에 의한 외부 루프 제어를 추가로 예시하기 위해, 도 9를 참조한다. 도 9에 도시된 바와 같이, 파형의 영역 I에서, 공급 전압(VSUPPLY)은 임계 전압 V4를 초과하고, 부스트 변환기(20)는 셋-리셋 래치(54A)가 제어 신호 ENABLE을 디어서트되게 하여 부스트 변환기(20)가 높은 임피던스를 갖게 하기 때문에 부스트 비활성 모드에 놓일 수 있다. 따라서, 영역 I에서 부스트 변환기(20)의 부하는 공급 전압(VSUPPLY)의 감소를 야기할 수 있다.
공급 전압(VSUPPLY)이 임계 전압 V2 아래로 감소할 때, 셋-리셋 래치(54A)는 제어 신호(ENABLE)가 어서트되게 할 수 있고, 부스트 변환기(20)는 부스트 활성 모드에 진입할 수 있다. 도 9에 도시된 파형의 영역 II에서, 부하 추정기(44)는 사실상, 부하 추정기(44)에 의해 수행된 타겟 평균 전류(Iavg)의 추정을 통해 피크 전류 임계값(Ipk) 및 밸리 전류 임계값(Ival)을 제어할 수 있다. 그러나, 도 9에 도시된 특정 예에서, 부하 추정기(44)는 공급 전압(VSUPPLY)을 충분히 빠르게 "전환(turn around)"하지 못할 수 있고, 공급 전압(VSUPPLY)은 계속해서 감소할 수 있다.
따라서, 공급 전압(VSUPPLY)은 임계 전압 V1 아래로 감소할 수 있고, 그에 따라 셋-리셋 래치(54B)가 셋팅되도록 하고, 제어 신호 MAX_ENABLE을 어서트하고, 피크 전류(Ipk) 및 타겟 밸리 전류(Ival)를 도 9의 영역 III에서 그들의 최대값들(최대 피크 전류(Ipk-max) 및 최대 밸리 전류(Iavg-max))로 강제한다. 공급 전압(VSUPPLY)의 충분한 증가 후에, 셋-리셋 래치(54B)는 제어 신호 MAX_ENABLE을 리셋 및 디어서트할 수 있고, 부하 추정기(44)는 파형들의 영역 IV에 도시된 바와 같이 다시 제어를 회복할 수 있다. 공급 전압(VSUPPLY)이 다시 임계 전압 V4를 초과하여 더 증가하면, 셋-리셋 래치(54A)는 다시 제어 신호 ENABLE을 디어서트할 수 있으며, 부스트 변환기(20)가 부스트 비활성 모드에 진입하게 된다.
따라서, 전류 제어기(46)에 의해 구현된 외부 루프는 최대 전류와 높은 임피던스 상태 사이에서 부스트 변환기(20)를 토글할 수 있고, 부하 추정기(44)의 내부 루프 제어가 공급 전압(VSUPPLY)을 조절하지 못하는 경우라도 공급 전압(VSUPPLY)의 리플을 대략 임계 전압들 V1과 V4 사이로 제한할 수 있다.
도 10은 본 개시의 실시예들에 따라 전류 제어기(46)의 내부 제어 루프 서브시스템(60)의 선택된 구성요소들의 블록도를 도시한다. 도 11은 본 개시의 실시예들에 따라 부스트 변환기(20)에 대한 내부 루프 제어의 예들을 나타내는 예시적인 파형들을 도시한다.
도 10에 도시된 바와 같이, 내부 제어 루프 서브시스템(60)은 부하 추정기(44)에 의해 계산된 타겟 평균 전류(Iavg)를 수신할 수 있고, 이러한 타겟 평균 전류(Iavg)를 부스트 변환기(20)에 존재하는 유도성 부스트 위상(24)의 수 n으로 나누고, 양의 오프셋 +Δ 및 음의 오프셋 -Δ 각각을 오프셋 블록들(62A 및 62B)에 의한 타겟 평균 전류 Iavg/n에 대해 각각 적용할 수 있다. 오프셋 블록들(62A 및 62B)의 결과들은 포화 블록들(64A 및 64B)에 의해 최소값으로 각각 포화되어 상승 전류(IR) 및 하강 전류(IF)를 각각 생성할 수 있다. 가산기 블록들(68A 및 68B)은 각각의 상승 전류(IR) 및 하강 전류(IF)에 리플 전류(Iripple)의 절반을 더할 수 있고, 가산기 블록들(70A 및 70B)은 각각의 상승 전류(IR) 및 하강 전류(IF)로부터 리플 전류(Iripple)의 절반을 뺄 수 있다. 비교 신호들(C2 및 C3)에 기초하여, 래치(66)는 다음을 위해 멀티플렉서들(72A 및 72B)의 선택을 토글하기 위해 제어 신호 TOGGLE을 선택적으로 어서트 및 디어서트할 수 있다:
· 제어 신호 TOGGLE이 임계 전압 V2 아래로 감소하는 공급 전압(VSUPPLY)으로 인해 어서트되는 경우, 중간 피크 전류 임계값(Ipk') 및 중간 밸리 전류 임계값(Ival')을 생성하여 Ipk' = IR + Iripple/2 및 Ival' = IR - Iripple/2가 되도록 하고 평균 인덕터 전류는 상승 전류(IR)가 된다.
· 제어 신호 TOGGLE이 임계 전압 V3 위로 증가하는 공급 전압(VSUPPLY)으로 인해 디어서트되는 경우, 중간 피크 전류 임계값(Ipk') 및 중간 밸리 전류 임계값(Ival')을 생성하여 Ipk' = IF + Iripple/2 및 Ival' = IF - Iripple/2가 되도록 하고 평균 인덕터 전류는 하강 전류(IF)가 된다.
위의 도 8에 도시된 바와 같이, 중간 피크 전류 임계값(Ipk') 및 중간 밸리 전류 임계값(Ival')은 피크 전류 임계값(Ipk) 및 밸리 전류 임계값(Ival)을 생성하기 위해 외부 루프 제어 서브시스템(50)에 의해 사용될 수 있다.
따라서, 제어 신호 TOGGLE의 토글링은 도 11에 도시된 바와 같이 임계 전압 V2와 임계 전압 V3 사이에서 VSUPPLY의 조절을 유지할 수 있다. 예를 들어, 제어 신호 TOGGLE이 하이일 때, 위상 전류에 대한 평균은 상승 전류(IR)로 설정될 수 있다. 이 전류 값은 양의 오프셋 +Δ만큼 타겟 평균 전류(Iavg)로부터 오프셋되기 때문에, 공급 전압(VSUPPLY)이 상승하게 할 수 있다. 반면, 제어 신호 TOGGLE이 로우일 때, 위상 전류에 대한 평균은 하강 전류(IF)로 설정될 수 있다. 이 전류 값은 음의 오프셋 -Δ만큼 타겟 평균 전류(Iavg)로부터 오프셋되기 때문에, 공급 전압(VSUPPLY)이 하강할 수 있다.
때때로, 부스트 변환기(20)의 출력에서의 부하의 변화는 도 11의 시간 t0에 도시된 바와 같이 타겟 평균 전류(Iavg)의 변화를 초래할 수 있으며, 이 경우 부하 추정기(44)는 전술한 바와 같이 타겟 평균 전류(Iavg)를 수정할 수 있다.
도 12는 본 개시의 실시예들에 따라 경부하 시나리오들에서 부스트 변환기(20)에 대한 내부 루프 제어의 예들을 나타내는 예시적인 파형들을 도시한다. 경부하에 대해, 부하 추정기(44)에 의해 계산된 타겟 평균 전류(Iavg)는 포화 블록들(64A 및 64B)에 의해 적용된 최소 타겟 평균 전류(Iavg_min)보다 클 수 있다. 상승 전류(IR) 및 하강 전류(IF)가 이 시나리오에서 포화될 수 있기 때문에, 인덕터 전류(IL)는 부스트 변환기(20)의 정상 상태 동작에 필요한 것보다 클 수 있고, 공급 전압(VSUPPLY)이 도 12의 영역들 I 및 III에서 양의 기울기를 갖도록 강제한다. 공급 전압(VSUPPLY)이 임계 전압 V4 이상으로 교차할 때, 외부 루프 제어 서브시스템(50)으로부터의 셋-리셋 래치(54A)는 부스트 변환기(20)가 부스트 비활성 영역에 진입하게 할 수 있으며, 그에 따라 공급 전압(VSUPPLY)이 부스트 변환기(20)의 높은 임피던스 상태로 인해 도 12의 영역들 II 및 IV에서 음의 기울기를 갖도록 강제한다. 경부하 조건에서, 피크 전류 임계값(Ipk) 및 밸리 전류 임계값(Ival)에 대한 고정 포화 임계값들을 사용하여 부스트 활성 상태와 부스트 비활성 상태 사이에서 토글링하는 것은 전력 효율을 최대화할 수 있다.
제어 회로(40)의 간단한 구현에서, 제어 회로(40)는 피크 전류 임계값(Ipk), 밸리 전류 임계값(Ival), 제어 신호 ENABLE, 및 인에이블된 유도성 부스트 위상들(24)의 수 n에 대한 제어 파라미터들을 설정하는 디지털 제어 시스템으로 구현될 수 있다. 그러나, 그러한 디지털 구현 및 현재의 프로세싱 지연들에 활용될 수 있는 샘플 앤 홀드 회로로 인해, 비교기들(42)이 토글링할 때와 새로운 제어 파라미터들이 결정될 때 사이에 여러 클럭 사이클들의 지연이 일어날 수 있다. 이러한 지연은 부스트 변환기(20)에 의해 생성된 공급 전압(VSUPPLY)의 오버슈트 및 언더슈트에 기여할 수 있으며, 이는 공급 전압(VSUPPLY)에서 바람직하지 않은 리플 및 과도한 전압 강하를 초래할 수 있다. 제어 회로(40)의 완전한 디지털 구현에 의해 지원될 수 있는 것과 비교하여 공급 전압(VSUPPLY)에 대한 빠른 부하 과도 현상에 대해 더 빠른 응답을 갖는 것이 바람직할 수 있다.
도 13는 본 개시의 실시예들에 따라 제어 회로(40A)의 선택된 구성요소들의 블록도를 도시한다. 제어 회로(40A)는 기능적으로 및/또는 구조적으로 도 5에 도시된 제어 회로(40)와 많은 면에서 유사할 수 있으며, 주된 차이점은 전류 제어기(46A)가 디지털 계산 블록(82) 및 아날로그 회로(84)로 분할된다는 점이다. 아래에서 더 자세히 설명되는 바와 같이, 아날로그 회로(84)는 디지털 계산 블록(82)에 의해 생성된 제어 파라미터들에 대해 사전 시드된 값들을 사용함으로써 그리고 피크/밸리 제어기(48) 및 부스트 변환기(20)에 전달되는 제어 파라미터들을 생성하기 위해 아날로그 회로(84)에 의해 이러한 사전 시드된 값들 중에서 선택함으로써 완전한 디지털 구현에서 존재할 지연들을 최소화할 수 있다. 아날로그 회로(84)는 비교기들(42)에 의해 직접 구동되어 비교기들(42)이 토글링할 때 아날로그 회로(84)는 즉시 상태를 변경하고 피크 전류 임계값(Ipk), 밸리 전류 임계값(Ival), 제어 신호 ENABLE, 및 인에블되는 유도성 부스트 위상들(24)의 수 n에 대해 생성된 새로운 제어 파라미터들을 선택하도록 할 수 있다. 상태를 변경하고 제어 파라미터들을 업데이트하는 이러한 방식은 새롭고 업데이트된 제어 파라미터들에 대해 비교기들(42)로부터 저지연 경로(low-latency path)를 생성할 수 있다. 한편, 디지털 계산 블록(82)은 비교기들(42)의 출력들 및 그 내부 제어 알고리즘에 기초하여 사전 시드된 파라미터들을 계산하도록 구성될 수 있다.
도 14는 본 개시의 실시예들에 따라 전류 제어기(46A)의 내부 제어 루프 서브시스템(60A)의 선택된 구성요소들의 블록도를 도시한다. 내부 제어 루프 서브시스템(60A)은, 멀티플렉서들(72A, 72B)과 아날로그 상태 머신(80)의 일부가 아날로그 회로(84)에 의해 구현될 수 있고 내부 루프 제어 서브시스템(60A)의 다른 구성요소들이 디지털 계산 블록(82)에 의해 구현될 수 있다는 점을 제외하고는, 도 10에 도시된 내부 루프 제어 서브시스템(60)과 많은 점에서 기능적으로 및/또는 구조적으로 유사할 수 있다. 도 14에 도시된 바와 같이, 디지털 계산 블록(82)은 모든 비교 신호들(C1, C2, C3, 및 C4)에 기초하여 사전 시드된 값들을 생성할 수 있고, 아날로그 상태 머신(80)은 비교 신호들 C2 및 C3에 기초하여, 중간 피크 전류 임계값(Ipk') 및 중간 밸리 전류 임계값(Ival')을 생성하기 위해 멀티플렉서들(72A 및 72B)을 사용하여 그러한 사전 시드된 값들의 선택을 제어하도록 구성될 수 있다.
도 15은 본 개시의 실시예들에 따라 전류 제어기(46A)의 외부 루프 제어 서브시스템(50A)의 선택된 구성요소들의 블록도를 도시한다. 외부 루프 제어 서브시스템(50A)은, 멀티플렉서들(56A, 56B)과 아날로그 상태 머신(86)의 일부가 아날로그 회로(84)에 의해 구현될 수 있다는 점을 제외하고는, 도 8에 도시된 외부 루프 제어 서브시스템(50)과 많은 점에서 기능적으로 및/또는 구조적으로 유사할 수 있다. 도 15에 도시된 바와 같이, 아날로그 상태 머신(86)은 비교 신호 C1 및 디지털 계산 블록(82)에 의해 생성된 제어 신호 RESET_MAX에 기초하여, 한편으로는 최대 피크 전류 임계값(Ipk_max) 및 최대 밸리 전류 임계값(Ival_max)에 대한 사전 시드된 값들의 선택과 다른 한편으로는 내부 제어 루프 서브시스템(60A)에 의해 생성된 중간 피크 전류 임계값(Ipk') 및 중간 밸리 전류 임계값(Ival') 사이를 제어하도록 구성될 수 있다. 또한, 아날로그 상태 머신(86)은 비교 신호들 C2 및 C4에 기초하여 부스트 변환기(20)에 대한 신호 ENABLE를 제어하도록 구성될 수 있다.
다수의 유도성 부스트 위상들(24)을 갖는 부스트 변환기(20)에서, 모든 유도성 부스트 위상들(24)은 피크 전류 임계값(Ipk) 및 밸리 전류 임계값(Ival)에 대해 동일한 설정 포인트들을 사용할 수 있고, 룩업 테이블 또는 다른 적절한 접근 방식을 사용하여 얼마나 많은 유도성 부스트 위상들(24)이 타겟 평균 전류(Iavg)에 기초하여 활성화하는지를 결정할 수 있다. 또한, 이러한 룩업 테이블 또는 다른 적절한 접근 방식은 개별 유도성 부스트 위상(24)의 과도한 인에이블 및 디스에이블을 방지하기 위해 히스테리시스를 가질 수 있다. 또한, 이러한 룩업 테이블 또는 다른 룩업 테이블은 부스트 변환기(20)의 최대 전류 상태(예를 들어, 공급 전압 VSUPPLY < 임계 전압 V1)에서 얼마나 많은 유도성 부스트 위상들(24)이 인에이블되는지를 결정하는 데 사용될 수 있다.
전술한 논의는 부스트 변환기(20)의 전류 제어 및 전압 조정을 고려하지만, 벅 변환기들 및 벅-부스트 변환기들을 포함하되 이에 제한되지 않는 다른 유형들의 인덕터 기반 전력 변환기들에 유사하거나 동일한 접근 방식들이 적용될 수 있음을 이해해야 한다.
도 3a 내지 도 3c를 다시 참조하면, 각각의 유도성 부스트 위상들(24)의 각각의 전력 인덕터(32)는 각각의 인덕터 전류 IL(예를 들어, IL1, IL2 및 IL3)을 인출할 수 있다. 또한, 모든 유도성 부스트 위상들(24)은 위에서 설명한 바와 같이 피크 전류 임계값(Ipk) 및 밸리 전류 임계값(Ival)에 대해 동일한 설정 포인트들을 사용할 수 있기 때문에, 인덕터 전류들(IL1, IL2 및 IL3)은 각각의 유도성 부스트 위상(24)의 임피던스가 동일한 경우 모두 서로 위상이 같을 것으로 예상된다. 그러나, 실제 구현에서는, 각각의 유도성 부스트 위상(24)의 임피던스가 다르지만 그 값이 가까운 경우, 각각의 인덕터 전류들(IL1, IL2 및 IL3)은 천천히 서로의 위상 안팎으로 표류(drift)할 수 있다. 하지만, 각각의 인덕터 전류들(IL1, IL2 및 IL3) 중 2개 이상이 서로 동위상인 경우에는 상대적으로 긴 주기들이 존재할 수 있다.
도 16은 본 개시의 실시예들에 따른 피크/밸리 제어기(48A)의 선택된 구성요소들의 블록도를 도시한다. 일부 실시예들에서, 피크/밸리 제어기(48A)는 도 5에 도시된 피크/밸리 제어기(48)를 구현하는 데 사용될 수 있다. 도 16에 도시된 바와 같이, 피크/밸리 제어기(48A)는 비교기들(90A 및 90B) 및 래치(92)를 포함할 수 있다. 비교기(90A)는 인덕터 전류(IL)를 밸리 전류 임계값(Ival)과 비교하도록 구성될 수 있고, 비교기(90B)는 인덕터 전류(IL)를 피크 전류 임계값(Ipk)과 비교하도록 구성될 수 있다. 래치(92)(셋-리셋 래치 또는 다른 적합한 회로 또는 논리 디바이스로 구현될 수 있음)는 제어 신호들 Px(예를 들어, 제어 신호들 P1, P2, P3 등) 및 P- x(예를 들어, 제어 신호들 P- 1, P- 2, P- 3 등)를 생성할 수 있으며, 이들은 도 5에 도시된 바와 같이 부스트 변환기(20)의 스위치들을 제어하기 위한 것이다. 예를 들어, 인덕터 전류(IL)가 밸리 전류 임계값(Ival) 아래로 떨어질 때 래치(92)는 제어 신호 Px를 어서트하고 제어 신호 P- x를 디어서트하며, 인덕터 전류(IL)가 밸리 전류 임계값(Ival) 아래로 떨어질 때 래치(92)는 제어 신호 Px를 디어서트하고 제어 신호 P- x를 어서트한다.
전술한 히스테리시스 부스트 변환기(20)가 전력 변환기들에 대한 많은 기존 접근 방식들의 단점들을 극복하는 데 효과적일 수 있지만, 전술한 시스템들 및 방법들은 부스트 변환기(20)의 매우 낮은 듀티 사이클에 대한 결점들을 가질 수 있다. 이러한 잠재적인 결점들을 입증하기 위해, 도 17a는 본 개시의 실시예들에 따라 (예를 들어, 전압 VDD_SENSE에 대한 공급 전압(VSUPPLY)의 비율이 1보다 상당히 클 때) 부스트 변환기(20)의 전형적인 듀티 사이클에 대한 부스트 변환기 인덕터 전류(IL)의 예시적인 파형의 그래프를 도시하고, 도 17b는 본 개시의 실시예들에 따라 (예를 들어, 전압 VDD_SENSE에 대한 공급 전압(VSUPPLY)의 비율이 1에 접근할 때) 부스트 변환기(20)의 매우 낮은 듀티 사이클에 대한 부스트 변환기 인덕터 전류(IL)의 예시적인 파형의 그래프를 도시한다. 도 17a 및 도 17b에 도시된 바와 같이, 부스트 변환기(20)의 전달 상태(transfer state) 동안, 인덕터 전류(IL)의 (시간에 대한) 음의 기울기는 공급 전압(VSUPPLY)과 전압(VDD_SENSE) 사이의 차이에 의해 결정될 수 있으며, 공급 전압(VSUPPLY) 대 전압(VDD_SENSE)의 비율이 1에 접근하면 음의 기울기가 점점 얕아진다(예를 들어, 크기가 작아짐). 이러한 크기 감소 기울기는, 공급 전압(VSUPPLY) 대 전압(VDD_SENSE)의 비율이 1에 접근함에 따라 부스트 변환기(20)가 충전 상태에서 소비하는 시간이 감소하고 전달 상태에서 소비하는 시간이 증가하기 때문에, 부스트 변환기(20)의 듀티 사이클이 더 작아지게 되는(예를 들어, 제어 신호들(Px)의 듀티 사이클들이 더 작아지게 됨) 결과로서 발생하게 된다. 결과적으로, 전압(VDD_SENSE)의 일부 값들에 대해 인덕터 전류(IL)는 밸리 전류 임계값(Ival)으로 절대 감소하지 않을 수 있으므로 잠재적으로 무한한 전달 상태가 될 수 있으며 인덕터 전류(IL)가 피크 전류 임계값(Ipk)과 밸리 전류 임계값(Ival) 사이에서 정상 상태 값에 도달할 수 있게 하는 것이 가능하다.
감소된 듀티 사이클에 응답하여 이러한 증가된 전달 상태들은 특히 부스트 변환기(20)의 출력에서 고부하 시나리오 동안 공급 전압(VSUPPLY)의 바람직하지 않은 강하를 유발할 수 있다. 설명을 위해, 도 18a는 본 개시의 실시예들에 따라, 부스트 변환기(20)의 출력 전류 부하 전류(ILOAD), 부스트 변환기 인덕터 전류(IL), 및 부하 전류(ILOAD)의 단계에 응답하여 부스트 변환기(20)의 전형적인 듀티 사이클에 대한 부스트 변환기(20)에 의해 생성된 공급 전압(VSUPPLY)에 대한 예시적인 파형들의 그래프들을 도시한다. 도 18b는 본 개시의 실시예들에 따라, 부스트 변환기(20)의 출력 전류 부하 전류(ILOAD), 부스트 변환기 인덕터 전류(IL), 및 부하 전류(ILOAD)의 단계에 응답하여 부스트 변환기(20)의 매우 낮은 듀티 사이클에 대한 부스트 변환기(20)에 의해 생성된 공급 전압(VSUPPLY)에 대한 예시적인 파형들의 그래프들을 도시한다.
전술한 바와 같이, 부하 전류(ILOAD)의 증가는 부하 추정기(44)가 전류 제어기(46)와 협력하여 부하를 증가시켜 도 18a 및 도 18b 각각에 도시된 바와 같이 피크 전류 임계값(Ipk) 및 밸리 전류 임계값(Ival)을 증가시키게 할 수 있다. 그러한 증가는 전형적으로 공급 전압(VSUPPLY)의 전기 노드로 전달되는 평균 전류를 증가시키고, 그에 따라 도 18a에 도시된 바와 같이 공급 전압(VSUPPLY)의 조절을 유지한다. 그러나, 전압 VDD_SENSE에 대한 공급 전압(VSUPPLY)의 비율이 1에 접근함에 따라(또는 다른 방식으로 말하면, 전압 VDD_SENSE가 공급 전압(VSUPPLY)에 접근함에 따라), 부스트 변환기(20)의 듀티 사이클 감소는 도 18b에 도시된 시나리오로 이끌 수 있으며, 여기서 인덕터 전류(IL)는 결코 밸리 전류 임계값(Ival)으로 감소하지 않으며, 이는 인덕터 전류(IL)가 피크 전류 임계값(Ipk) 및 밸리 전류 임계값(Ival)에 의해 조절되는 것을 중단할 수 있다는 것을 의미한다. 그 결과, 공급 전압(VSUPPLY)의 전기 노드로 전달되는 평균 전류는 부하 전류(ILOAD)의 단계적 증가 동안 증가하지 않을 수 있으며, 이는 부스트 변환기(20)가 공급 전압(VSUPPLY)을 조절하는 것을 중단할 수 있음을 의미하고, 이는 공급 전압(VSUPPLY)의 바람직하지 않은 강하를 초래한다.
도 19는 본 개시의 실시예들에 따라 도 16의 피크/밸리 제어기(48A)에 비해 더 개선된 예시적인 피크/밸리 제어기(48B)의 선택된 구성요소들의 블록도를 도시한다. 일부 실시예들에서, 피크/밸리 제어기(48B)는 도 5에 도시된 피크/밸리 제어기(48)를 구현하는 데 사용될 수 있다. 또한, 도 19에 도시된 피크/밸리 제어기(48B)는 도 16에 도시된 피크/밸리 제어기(48A)와 많은 점에서 유사할 수 있고, 따라서 피크/밸리 제어기(48B)와 피크/밸리 제어기(48A) 사이의 특정 차이점들만이 아래에서 설명된다. 피크-밸리 제어기(48B)는 아날로그 회로, 디지털 회로, 또는 이들의 조합으로 구현될 수 있다.
도 20은 본 개시의 실시예들에 따라, 부스트 변환기(20)의 부하 전류(ILOAD), 부스트 변환기 인덕터 전류(IL), 타이머(94)에 의해 내부적으로 유지되는 카운터, 타이머(94)에 의해 생성된 강제 신호(FORCE), 및 부하 전류(ILOAD)의 단계에 응답하여 예시적인 피크/밸리 제어기(48B)를 사용하는 부스트 변환기(20)의 매우 낮은 듀티 사이클에 대한 제어 신호(Px)에 대한 예시적인 파형들의 그래프들을 도시한다.
피크/밸리 제어기(48B)와 피크/밸리 제어기(48A) 사이의 한 가지 차이점은 피크/밸리 제어기(48B)가 제어 신호(Px)가 어서트될 때(예를 들어, 제어 신호(Px)가 하이일 때) 리셋을 유지하도록 구성된 타이머(94)를 포함할 수 있다는 점이다. 제어 신호(Px)가 디어서트될 때(즉, 부스트 변환기(20)가 그의 전달 상태에 진입할 때), 타이머(94)는 전달 상태의 지속 기간을 타이밍하기 시작할 수 있다. 전달 상태가 미리 결정된 최대 지속 기간을 초과하면, 타이머(94)는 강제 신호(FORCE)를 어서트할 수 있다.
또한 도 19에 도시된 바와 같이, 피크/밸리 제어기(48B)는 강제 신호(FORCE)와 비교기(90A)의 출력의 논리 OR 연산을 수행하는 논리 OR 게이트(96)를 포함할 수 있다. 그 결과, 부스트 변환기(20)의 전달 상태의 시작 후에 인덕터 전류(IL)가 타이머(94)의 미리 결정된 최대 지속 기간 내에 밸리 전류 임계값(Ival)으로 감소하는 데 실패하면, 타이머(94)는 강제 신호(FORCE)를 어서트하여 전달 상태에 대한 종료를 강제하고 새로운 충전 상태를 시작할 수 있다. 따라서, 인덕터 전류(IL)가 밸리 전류 임계값(Ival)으로 감소하는 데 실패하더라도, 부스트 변환기(20)는 여전히 인덕터 전류(IL)를 주기적으로 증가시킬 수 있고, 따라서 인덕터 전류(IL)가 피크 전류 임계값(Ipk)에 주기적으로 도달하게 하여 인덕터 전류(IL)가 피크 전류 임계값(Ipk)에 의해 조절될 수 있고 부스트 변환기(20)가 전류 제어 및 공급 전압(VSUPPLY)의 조절을 유지하도록 허용한다.
피크/밸리 제어기(48B)의 하나의 잠재적인 단점은 피크/밸리 제어기(48B)의 일부 또는 모든 구성요소들의 디지털 구현에서 발생할 수 있다. 설명을 위해, 피크/밸리 제어기(48B)에서, 제어 신호(Px)는 0차 홀드 회로(zero-order-hold circuit)(예를 들어, 동기화기, 일련의 래치들 등)를 사용하여 이산 시간 신호로 변환될 수 있다. 그러한 디지털 구현에서, 제어 신호(Px)의 펄스 폭이 하나의 디지털 샘플링 기간보다 작다면, 피크/밸리 제어기(48B)를 구현하는 디지털 회로는 그러한 펄스를 검출하는 데 실패할 수 있다.
도 21은 본 개시의 실시예들에 따라 도 19의 피크/밸리 제어기(48B)에 비해 더 개선된 예시적인 피크/밸리 제어기(48C)의 선택된 구성요소들의 블록도를 도시한다. 일부 실시예들에서, 피크/밸리 제어기(48C)는 도 5에 도시된 피크/밸리 제어기(48)를 구현하는 데 사용될 수 있다. 또한, 도 21에 도시된 피크/밸리 제어기(48C)는 도 19에 도시된 피크/밸리 제어기(48B)와 많은 점에서 유사할 수 있고, 따라서 피크/밸리 제어기(48C)와 피크/밸리 제어기(48B) 사이의 특정 차이점들만이 아래에서 설명된다.
도 21에 도시된 바와 같이, 피크/밸리 제어기(48B)의 구성요소들에 더하여, 피크/밸리 제어기(48C)는 제2 셋-리셋 래치(98) 및 0차 홀드 회로(99)를 포함할 수 있다. 동작시, 셋-리셋 래치(98)의 셋 입력은 제어 신호(Px)를 수신할 수 있다. 제어 신호(Px)의 지속 시간이 짧더라도, 셋-리셋 래치(98)가 리셋될 때까지 셋-리셋 래치(98)는 그 출력 Q를 어서트할 수 있다. 일단 셋-리셋 래치(98)의 출력 Q가 어서트되면, 타이머(94)와 0차 홀드 회로(99)를 포함하는 디지털 서브시스템은 0차 홀드 회로(99)를 사용하여 다음 클록 사이클 동안 셋-리셋 래치(98)의 출력 Q를 측정할 수 있다. 0차 홀드 회로(99)의 샘플링된 출력은 타이머(94)를 리셋하기 위해 타이머(94)에 의해 수신될 수 있고, 그러한 샘플링된 출력은 또한 셋-리셋 래치(98)를 리셋하기 위한 확인 신호(ACK)의 역할을 하기 위해 셋-리셋 래치(98)의 리셋 입력에 의해 수신될 수 있다. 따라서, 제2 셋-리셋 래치(98) 및 0차 홀드 회로(99)를 포함하는 것은 타이머(94)가 제어 신호(Px)의 어떠한 펄스들도 놓치지 않도록 보장할 수 있다. 도 21에 도시된 실시예들에 대한 가능한 변형으로서, 일부 실시예들에서, 셋-리셋 래치(98)는 제어 신호(Px)가 하나의 디지털 클록 사이클보다 많은 사이클 동안 어서트된 상태로 유지되어야 하는 경우 그 출력의 불필요한 토글링을 방지하기 위해 셋-우세 래치(set-dominant latch)로서 구성될 수 있다.
피크/밸리 제어기(48C)의 하나의 잠재적인 단점은 하나 이상의 디지털 클록 신호들에 의해 강제 신호(FORCE) 및 확인 신호(ACK)를 지연시킬 수 있는 프로세싱 지연으로 인해 발생할 수 있다. 이러한 지연으로 인해, 제어 신호(Px)가 너무 오랫동안 어서트되어 피크 전류 임계값(Ipk)보다 훨씬 높은 인덕터 전류(IL)의 오버슈트를 잠재적으로 유발할 수 있다. 그러한 오버슈트는 인덕터 포화 및 부스트 변환기(20)의 회로 손상을 초래할 수 있다.
도 22는 본 개시의 실시예들에 따라 도 21의 피크/밸리 제어기(48C)에 비해 더 개선된 예시적인 피크/밸리 제어기(48D)의 선택된 구성요소들의 블록도를 도시한다. 일부 실시예들에서, 피크/밸리 제어기(48D)는 도 5에 도시된 피크/밸리 제어기(48)를 구현하는 데 사용될 수 있다. 또한, 도 22에 도시된 피크/밸리 제어기(48D)는 도 21에 도시된 피크/밸리 제어기(48C)와 많은 점에서 유사할 수 있고, 따라서 피크/밸리 제어기(48D)와 피크/밸리 제어기(48C) 사이의 특정 차이점들만이 아래에서 설명된다.
도 22에 도시된 바와 같이, 피크/밸리 제어기(48C)의 구성요소들에 더하여, 피크/밸리 제어기(48D)는 논리 AND 게이트(97)를 포함할 수 있다. 논리 AND 게이트(97)는 인버터(95)에 의해 논리적으로 반전된 셋-리셋 래치(98)의 상보 출력(Q)과 강제 신호(FORCE)의 논리 AND 연산을 수행할 수 있다. 그 결과, 논리 AND 게이트(97)는 피크/밸리 제어기(48D)를 구현하는 데 사용되는 임의의 디지털 회로의 디지털 프로세싱 지연으로 인해 발생할 수 있는 강제 신호(FORCE)의 어떠한 잘못된 어서트도 마스킹할 수 있다.
본 명세서에 사용된 바와 같이, 둘 이상의 요소들이 서로 "결합된” 것으로 언급될 때, 그러한 용어는 그러한 둘 이상의 요소들이 간접적으로 또는 직접적으로 또는 개재 요소들의 여부와 상관없이 적용 가능한 것으로서 전자 통신 또는 기계적 통신 상태에 있음을 나타낸다.
본 개시는 당업자가 이해할 수 있는 본 명세서의 예시적인 실시예에 대한 모든 변화, 대체, 변형, 변경, 및 수정을 망라한다. 유사하게, 바람직한 것으로서, 첨부된 청구범위는 당업자가 이해할 수 있는 본 명세서의 예시적인 실시예에 대한 모든 변화, 대체, 변형, 변경, 및 수정을 망라한다. 또한, 특정 기능을 수행하도록 적응되거나, 배열되거나, 할 수 있거나, 구성되거나, 할 수 있게 되거나, 동작 가능하거나, 또는 동작하는 장치 또는 시스템, 또는 장치 또는 시스템의 구성요소에 대한 첨부된 청구범위에서의 참조는, 그 장치, 시스템, 또는 구성성분이 적응되고, 배열되고, 할 수 있고, 구성되고, 할 수 있게 되고, 동작 가능하고, 동작하는 한, 그 장치, 시스템, 또는 구성성분, 또는 그 특정 기능이 활성화되거나, 턴 온되거나, 또는 잠금해제되는 것과는 무관하게 그 장치, 시스템, 또는 구성요소를 망라한다. 따라서, 수정들, 부가들, 또는 생략들이 본 개시의 범위로부터 벗어나지 않고 여기에서 설명된 시스템들, 장치들, 및 방법들에 대해 이루어질 수 있다. 예를 들어, 시스템들 및 장치들의 구성요소들은 통합되거나 또는 분리될 수 있다. 게다가, 여기에서 개시된 시스템들 및 장치들의 동작들은 더 많은, 더 적은, 또는 다른 구성요소들에 의해 수행될 수 있으며 설명된 방법들은 더 많은, 더 적은, 또는 다른 단계들을 포함할 수 있다. 부가적으로, 단계들은 임의의 적절한 순서로 수행될 수 있다. 본 문서에서 사용된 바와 같이, "각각"은 세트의 각각의 멤버 또는 세트의 서브세트의 각각의 멤버를 지칭한다.
대표적인 실시예들이 도면들에서 예시되고 아래에 설명되었지만, 본 개시의 원리들은 현재 알려져 있는지에 관계없이, 임의의 기술들을 사용하여 구현될 수 있다. 본 개시는 결코 도면들에 예시되고 상기 설명된 대표적인 구현예들 및 기술들에 제한되지 않아야 한다.
달리 구체적으로 주지되지 않는다면, 도면들에서 묘사된 부품들은 반드시 일정한 비율로 그려진 것은 아니다.
본 명세서에 나열된 모든 예들 및 조건부 표현은 독자가 본 개시 내용과 기술을 발전시키기 위해 발명자에 의해 기여된 개념을 이해하는 데 도움이 되도록 교수적인 목적으로 의도된 것이며, 그와 같이 특정하게 인용된 예들 및 조건들에 대한 제한은 없는 것으로 해석된다. 본 개시의 실시예들이 상세히 설명되었지만, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경이 이루어질 수 있음을 이해해야 한다.
특정 이점들이 위에서 열거되었지만, 다양한 실시예들은 열거된 이점들 중 일부, 또는 모두를 포함하거나, 또는 포함하지 않을 수 있다. 부가적으로, 다른 기술적 이점들은 앞서 말한 도면들 및 설명의 검토 후 이 기술분야의 통상의 기술자에게 쉽게 명백해질 것이다.
여기에 첨부된 청구항들을 해석하는 데 있어 본 출원에 대해 발행된 임의의 특허의 임의의 독자들 및 특허청을 돕기 위해, 출원인들은 단어들("~하기 위한 수단" 또는 "~하기 위한 단계")이 특정한 청구항에서 명시적으로 사용되지 않는다면 첨부된 청구항들 또는 청구항 요소들 중 어떠한 것도 35 U.S.C §112(f)를 적용하도록 의도하지 않는다는 것을 주목하길 원한다.

Claims (23)

  1. 전력 변환기와 연관된 전류를 제어하는 방법에 있어서:
    전류에 대한 피크 전류 임계값 레벨 및 전류에 대한 밸리 전류 임계값 레벨에 적어도 기초하여 전류를 제어하는 단계; 및
    전력 변환기가 전력 변환기의 스위칭 상태에서 소비하는 지속 시간에 기초하여 전류를 추가로 제어하는 단계를 포함하는, 전력 변환기와 연관된 전류를 제어하는 방법.
  2. 제1항에 있어서, 전류가 증가하는 충전 상태와 전류가 감소하는 전달 상태(transfer state) 사이에서 전력 변환기를 스위칭하는 단계를 더 포함하는, 전력 변환기와 연관된 전류를 제어하는 방법.
  3. 제2항에 있어서, 지속 시간에 기초하여 전달 상태와 충전 상태 사이에서 전력 변환기를 스위칭하는 단계를 더 포함하는, 전력 변환기와 연관된 전류를 제어하는 방법.
  4. 제3항에 있어서, 상기 지속 시간은 전달 상태의 지속 시간을 포함하고, 상기 방법은 상기 지속 시간이 임계 지속 시간을 초과하는 경우 전력 변환기를 전달 상태로부터 충전 상태로 스위칭하는 단계를 더 포함하는, 전력 변환기와 연관된 전류를 제어하는 방법.
  5. 제1항에 있어서, 타이머로 상기 지속 시간을 측정하는 단계를 더 포함하는, 전력 변환기와 연관된 전류를 제어하는 방법.
  6. 제5항에 있어서, 스위칭 상태의 시작에서 타이머를 리셋하는 단계를 더 포함하는, 전력 변환기와 연관된 전류를 제어하는 방법.
  7. 제6항에 있어서, 상기 스위칭 상태는 전류가 감소하는 전력 변환기의 전달 상태인, 전력 변환기와 연관된 전류를 제어하는 방법.
  8. 제7항에 있어서, 전류가 증가하는 전력 변환기의 충전 상태의 지속 기간 동안 타이머를 리셋 상태로 유지하는 단계를 더 포함하는, 전력 변환기와 연관된 전류를 제어하는 방법.
  9. 제8항에 있어서, 타이머가 전력 변환기의 스위칭 상태의 변경을 등록했음을 나타내는 확인 신호의 생성 및 수신까지 타이머를 리셋 상태로 유지하는 단계를 더 포함하는, 전력 변환기와 연관된 전류를 제어하는 방법.
  10. 제9항에 있어서, 타이머가 임계 지속 기간을 초과하는 데 응답하여 스위칭 상태의 변경을 강제하는 데 사용되는 신호 및 상기 확인 신호 중 하나 또는 둘 모두에 영향을 미치는 타이머의 디지털 구성요소들의 신호 지연들을 보상하는 단계를 더 포함하는, 전력 변환기와 연관된 전류를 제어하는 방법.
  11. 제7항에 있어서, 타이머가 전력 변환기의 스위칭 상태의 변경을 등록했음을 나타내는 확인 신호의 생성 및 수신 시에 타이머를 리셋하는 단계를 더 포함하는, 전력 변환기와 연관된 전류를 제어하는 방법.
  12. 전력 변환기와 연관된 전류를 제어하는 제어 회로에 있어서:
    전류에 대한 피크 전류 임계값 레벨 및 전류에 대한 밸리 전류 임계값 레벨에 적어도 기초하여 전류를 제어하도록 구성된 임계값 기반 제어 회로; 및
    전력 변환기가 전력 변환기의 스위칭 상태에서 소비하는 지속 시간에 기초하여 전류를 제어하도록 구성된 타이머 기반 제어 회로를 포함하는, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  13. 제12항에 있어서, 상기 제어 회로는 전류가 증가하는 충전 상태와 전류가 감소하는 전달 상태 사이에서 전력 변환기를 스위칭하도록 구성되는, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  14. 제13항에 있어서, 상기 타이머 기반 제어 회로는 지속 시간에 기초하여 전달 상태와 충전 상태 사이에서 전력 변환기를 스위칭하도록 구성되는, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  15. 제14항에 있어서, 상기 지속 시간은 전달 상태의 지속 시간을 포함하고, 상기 타이머 기반 제어 회로는 상기 지속 시간이 임계 지속 시간을 초과하는 경우 전력 변환기를 전달 상태로부터 충전 상태로 스위칭하도록 구성되는, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  16. 제12항에 있어서, 상기 타이머 기반 제어 회로는 또한 타이머로 지속 시간을 측정하도록 구성되는, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  17. 제16항에 있어서, 상기 타이머 기반 제어 회로는 또한 스위칭 상태의 시작에서 타이머를 리셋하도록 구성되는, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  18. 제17항에 있어서, 상기 스위칭 상태는 전류가 감소하는 전력 변환기의 전달 상태인, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  19. 제18항에 있어서, 상기 타이머 기반 제어 회로는 또한 전류가 증가하는 전력 변환기의 충전 상태의 지속 기간 동안 타이머를 리셋 상태로 유지하도록 구성되는, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  20. 제19항에 있어서, 상기 타이머 기반 제어 회로는 또한 타이머가 전력 변환기의 스위칭 상태의 변경을 등록했음을 나타내는 확인 신호의 생성 및 수신까지 타이머를 리셋 상태로 유지하도록 구성되는, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  21. 제20항에 있어서, 타이머가 임계 지속 기간을 초과하는 데 응답하여 스위칭 상태의 변경을 강제하는 데 사용되는 신호 및 상기 확인 신호 중 하나 또는 둘 모두에 영향을 미치는 타이머의 디지털 구성요소들의 신호 지연들을 보상하도록 구성된 보상 회로를 더 포함하는, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  22. 제18항에 있어서, 상기 타이머 기반 제어 회로는 또한 타이머가 전력 변환기의 스위칭 상태의 변경을 등록했음을 나타내는 확인 신호의 생성 및 수신 시에 타이머를 리셋하도록 구성되는, 전력 변환기와 연관된 전류를 제어하는 제어 회로.
  23. 디바이스에 있어서:
    전력 변환기; 및
    전력 변환기와 연관된 전류를 제어하는 제어 회로를 포함하고, 상기 제어 회로는:
    전류에 대한 피크 전류 임계값 레벨 및 전류에 대한 밸리 전류 임계값 레벨에 적어도 기초하여 전류를 제어하도록 구성된 임계값 기반 제어 회로; 및
    전력 변환기가 전력 변환기의 스위칭 상태에서 소비하는 지속 시간에 기초하여 전류를 제어하도록 구성된 타이머 기반 제어 회로를 포함하는, 디바이스.
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