KR20230038894A - Mram 소자를 포함하는 임베디드 소자 - Google Patents
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Abstract
임베디드 소자는 MRAM 영역을 포함하고, MRAM 영역 내에 셀 블록 영역을 포함하는 기판이 구비된다. 상기 셀 블록 영역의 기판 상에, 자기 터널 정션(MTJ) 패턴을 포함하는 자기 터널 정션(MTJ) 모듈들이 구비된다. 상기 자기 터널 정션 모듈들을 덮는 층간 절연 구조물이 구비된다. 상기 셀 블록 영역의 외부와 인접하여 배치되고, 상기 층간 절연 구조물 내에 구비되고, 적어도 상기 MTJ 패턴의 상단부로부터 하단부까지 대향하도록 수직 방향으로 연장되고, 강자성 물질을 포함하는 자기장 차폐 구조들이 구비된다. 상기 임베디드 소자는 자기장 차폐 구조물이 구비됨에 따라 외부 자기장이 차폐될 수 있다.
Description
본 발명은 MRAM소자가 포함되는 임베디드 소자에 관한 것으로, 보다 자세하게는 외부 자기장이 차폐되는 MRAM 모듈을 포함하는 임베디드 소자에 관한 것이다.
수직 STT(Spin-Transfer Torque) MRAM(Magnetic Random Access Memory)은 자기 저항(magnetoresistance)에 의해 데이터를 저장하는 비휘발성 메모리이다. 상기 수직 STT MRAM은 자화 방향이 고정된 고정층 및 자화 방향이 변화되는 자유층을 포함할 수 있다. 상기 수직 STT MRAM의 자화 방향은 기판 표면과 수직한 방향일 수 있다. 상기 자유층의 자화 방향은 고정층의 자화 방향과 동일한 방향 또는 반대되는 방향으로 정렬될 수 있다.
그런데, 외부에서 자기장이 인가되면, 상기 자유층의 자기 모멘트에 영향을 미치게 되어 자유층의 자화 방향이 변경될 수 있다. 그러므로, 수직 STT-MRAM에 각 셀에 저장된 데이터들이 바뀌게 될 수 있고, 이에 따라 수직 STT-MRAM의 동작 불량이 발생될 수 있다. 때문에, 수직 STT MRAM은 외부 자기장의 차폐가 필요할 수 있다.
본 발명의 일 과제는 MRAM 모듈을 포함하는 임베디드 소자를 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 임베디드 소자는, MRAM 영역을 포함하고, MRAM 영역 내에 셀 블록 영역을 포함하는 기판이 구비된다. 상기 셀 블록 영역의 기판 상에, 자기 터널 정션(MTJ) 패턴을 포함하는 자기 터널 정션(MTJ) 모듈들이 구비된다. 상기 자기 터널 정션 모듈들을 덮는 층간 절연 구조물이 구비된다. 상기 셀 블록 영역의 외부와 인접하여 배치되고, 상기 층간 절연 구조물 내에 구비되고, 적어도 상기 MTJ 패턴의 상단부로부터 하단부까지 대향하도록 수직 방향으로 연장되고, 강자성 물질을 포함하는 자기장 차폐 구조들이 구비된다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 임베디드 소자는, MRAM 영역 및 로직 소자 영역을 포함하고, MRAM 영역 내에 셀 블록 영역을 포함하는 기판이 구비된다. 상기 기판 상에 구비되는 하부 절연 구조물이 구비된다. 상기 셀 블록 영역 내의 상기 하부 절연 구조물 상에 제1 도전 패턴이 구비된다. 상기 제1 도전 패턴 상에 자기 터널 정션(MTJ) 패턴을 포함하는 자기 터널 정션(MTJ) 모듈들이 구비된다. 상기 MTJ 모듈들 상에 각각 구비되는 제2 도전 패턴이 구비된다. 상기 하부 절연 구조물 상에 상기 제1 도전 패턴, MTJ 모듈들 및 제2 도전 패턴을 덮는 층간 절연 구조물이 구비된다. 상기 셀 블록 영역의 외부와 인접하여 배치되고, 상기 층간 절연 구조물 내에 구비되고, 적어도 상기 MTJ 패턴의 상단부로부터 하단부까지 대향하도록 수직 방향으로 연장되고, 강자성 물질을 포함하는 자기장 차폐 구조들이 구비된다. 상기 자기장 차폐 구조물은 필라 형상을 가지고, 상기 자기장 차폐 구조물의 상부 직경과 하부 직경이 서로 다르도록 단면도에서 볼 때 상기 자기장 차폐 구조물이 측벽 경사를 가진다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 임베디드 소자는, MRAM 영역을 포함하고, MRAM 영역 내에 셀 블록 영역을 포함하는 기판이 구비된다. 상기 셀 블록 영역의 기판 상에, 자기 터널 정션(MTJ) 패턴을 포함하는 자기 터널 정션(MTJ) 모듈들이 구비된다. 상기 자기 터널 정션 모듈들을 덮는 층간 절연 구조물이 구비된다. 상기 층간 절연 구조물 내에, 적어도 상기 MTJ 패턴의 상단부로부터 하단부까지 대향하도록 수직 방향으로 연장되는 필라 형상을 가지는 복수의 자기장 차폐 구조물이 구비된다. 상기 복수의 자기장 차폐 구조물은 상기 셀 블록 영역의 외부를 둘러싸는 링 형상을 가지도록 배치된다.
상기 임베디드 소자는 자기장 차폐 구조물이 구비됨에 따라 외부 자기장이 차폐될 수 있다. 따라서, 외부 자기장에 의한 MRAM 셀의 전기적 불량이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 임베디드 소자의 평면도이다.
도 2는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역에 구비되는 차폐 구조물의 배치의 일 예를 나타내는 확대된 평면도이다.
도 3은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역에 구비되는 차폐 구조물의 배치의 다른 예를 나타내는 확대된 평면도이다.
도 4는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 단면도이다.
도 5는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 일부분을 나타내는 확대된 단면도이다.
도 6은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역을 나타내는 절개 사시도이다.
도 7은 예시적인 실시예들에 따른 MRAM 영역에 포함되는 MTJ 모듈 부위의 확대된 단면도이다.
도 8은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 단면도이다.
도 9는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 단면도이다.
도 10은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 일부분을 나타내는 확대된 단면도이다.
도 11은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 일부분을 나타내는 확대된 단면도이다.
도 12는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 평면도이다.
도 13은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 평면도이다.
도 14는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 평면도이다.
도 15 내지 도 23은 예시적인 실시예들에 따른 임베디드 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역에 구비되는 차폐 구조물의 배치의 일 예를 나타내는 확대된 평면도이다.
도 3은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역에 구비되는 차폐 구조물의 배치의 다른 예를 나타내는 확대된 평면도이다.
도 4는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 단면도이다.
도 5는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 일부분을 나타내는 확대된 단면도이다.
도 6은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역을 나타내는 절개 사시도이다.
도 7은 예시적인 실시예들에 따른 MRAM 영역에 포함되는 MTJ 모듈 부위의 확대된 단면도이다.
도 8은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 단면도이다.
도 9는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 단면도이다.
도 10은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 일부분을 나타내는 확대된 단면도이다.
도 11은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 일부분을 나타내는 확대된 단면도이다.
도 12는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 평면도이다.
도 13은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 평면도이다.
도 14는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 평면도이다.
도 15 내지 도 23은 예시적인 실시예들에 따른 임베디드 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
이하에서, 기판에 평행하면서 서로 수직한 두 방향을 각각 제1 방향 및 제2 방향이라고 한다. 기판 표면과 수직한 방향을 수직 방향이라고 한다.
도 1은 예시적인 실시예들에 따른 임베디드 소자의 평면도이다. 도 2는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역에 구비되는 차폐 구조물의 배치의 일 예를 나타내는 확대된 평면도이다. 도 3은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역에 구비되는 차폐 구조물의 배치의 다른 예를 나타내는 확대된 평면도이다.
도 1을 참조하면, 임베디드 소자(10)는 MRAM 영역(1) 및 로직 소자 영역(2)을 포함할 수 있다.
상기 MRAM 영역(1)에는 수직 STT-MRAM 셀들(이하, MRAM 셀)의 어레이가 형성될 수 있다. 상기 로직 소자 영역(2)에는 로직 회로들(도시안됨)이 배치될 수 있다. 상기 임베디드 소자(10)에서, 상기 MRAM 영역(1)의 수평 면적은 상기 로직 소자 영역(2)의 수평 면적보다 작을 수 있다. 예시적인 실시예에서, 상기 임베디드 소자(10)에서 MRAM 영역(1)의 수평 면적은 상기 임베디드 소자(10)의 전체의 수평 면적의 40%보다 작을 수 있다.
상기 MRAM 영역(1)은 메모리 셀 영역(3) 및 코아 페리 영역(4)을 포함할 수 있다. 상기 메모리 셀 영역(3)은 MRAM 셀을 구성하는 MTJ 모듈들이 포함될 수 있고, 상기 코아 페리 영역(4)은 상기 MTJ 모듈이 포함되지 않을 수 있다.
상기 MTJ 모듈들 각각에는 데이터가 저장될 수 있다. 상기 MTJ 모듈에 저장된 데이터는 외부의 자기장에 영향으로 변경될 수 있으며, 이에 따라 동작 불량이 발생될 수 있다. 때문에, 상기 임베디드 소자는 상기 MTJ 모듈에 가해지는 외부 자기장의 효과적인 차폐가 요구될 수 있다.
상기 메모리 셀 영역(3)에는 메모리 셀 어레이들이 형성된 복수의 셀 블록 영역들(3a) 및 상기 셀 블록 영역들(3a)의 외부와 인접하여 자기장 차폐 구조물(154)이 배치될 수 있다. 일 예로, 도시된 것과 같이, 상기 메모리 셀 영역(3)에는 4개의 셀 블록 영역(3a)을 포함할 수 있다.
도 2 및 도 3을 참조하면, 상기 자기장 차폐 구조물(154)은 필라(pillar) 형상을 가질 수 있다. 상기 자기장 차폐 구조물(154)은 복수개가 구비되고 서로 이격되게 배치될 수 있다. 상기 자기장 차폐 구조물들(154)은 상기 각 셀 블록 영역들(3a)의 외부를 둘러싸도록 링 형상으로 배치될 수 있다.
예시적인 실시예에서, 도 2에 도시된 것과 같이, 자기장 차폐 구조물들(154) 중 일부는 코아 페리 영역(4)과 인접한 부위에도 배치될 수 있다.
예시적인 실시예에서, 도 3에 도시된 것과 같이, 자기장 차폐 구조물들(154)은 상기 코아 페리 영역(4)과 인접한 부위는 배치되지 않고 상기 셀 블록 영역들(3a)과 인접한 부위에만 배치될 수 있다.
도 4는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 단면도이다. 도 5는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 일부분을 나타내는 확대된 단면도이다. 도 6은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역을 나타내는 절개 사시도이다. 도 7은 예시적인 실시예들에 따른 MRAM 영역에 포함되는 MTJ 모듈 부위의 확대된 단면도이다.
도 4는 도 1의 I-I' 라인을 절단한 단면도이다. 도면의 복잡을 피하기 위하여, 도 4 내지 도 6에서는 자기장 차폐 구조물 이외의 요소에 대해서는 일부 생략되거나 간략하게 도시된다. 도 5는 도 4의 B 부위를 확대 도시한 것이고, 도 7은 도 5의 C 부위를 확대 도시한 것이다.
이하에서는, 도 4 내지 도 7을 참조로 하여 상기 MRAM 영역에 대해서 보다 상세히 설명한다.
도 4 내지 도 7을 참조하면, 상기 MRAM 영역(1) 및 로직 소자 영역(2)을 포함하는 기판(100) 상에 회로 패턴들(도시안됨)이 구비되고, 상기 회로 패턴들을 덮는 복수층의 하부 절연 구조물(107)이 구비된다. 상기 하부 절연 구조물은 하부 절연막(102, 104) 및 하부 식각 저지막(106)을 포함할 수 있다. 상기 각 층의 하부 절연막(102, 104) 내에는 제1 하부 배선들(도시안됨)이 구비될 수 있다. 이하에서, 상기 하부 절연막은 제1 하부 절연막(102) 및 제2 하부 절연막(104)을 포함하고, 상기 하부 식각 저지막(106)은 상기 제1 및 제2 하부 절연막(102, 104) 사이에 구비되는 것으로 설명한다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
상기 MRAM 영역(1)의 기판(100)에 형성되는 회로 패턴은 메모리 셀을 구성하는 선택 트랜지스터 및 주변 회로를 구성하는 트랜지스터들을 포함할 수 있다. 한편, 도시하지는 않았지만, 상기 로직 소자 영역(2)의 기판(100)에 형성되는 회로 패턴은 로직 회로를 구성하는 트랜지스터들을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 하부 절연막(102, 104)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 식각 저지막(106)은 실리콘 질화물 또는 실리콘 탄화질화물을 포함할 수 있다.
상기 제1 하부 배선들은 콘택 플러그 및 도전 패턴을 포함할 수 있다. 상기 제1 하부 배선은 폴리실리콘 또는 금속을 포함할 수 있다.
상기 제2 하부 절연막(104) 상에는 제1 도전 패턴(108)이 구비될 수 있다. 상기 제1 도전 패턴(108)은 라인 형상을 가질 수 있다. 상기 제1 도전 패턴(108)은 메모리 셀 영역의 셀 블록 영역 내에 형성될 수 있다. 상기 제1 도전 패턴(108)은 선택 트랜지스터의 게이트와 전기적으로 연결되는 워드 라인으로 제공될 수 있다. 상기 제1 도전 패턴(108)은 금속 물질을 포함할 수 있다.
상기 제1 도전 패턴(108) 상에는 MTJ 모듈(132)이 구비될 수 있다. 도 7을 참고로 하여, 상기 제1 도전 패턴(108) 상에 형성된 구조를 설명한다.
도 7에 도시된 것과 같이, 상기 하부 절연막(104) 및 제1 도전 패턴(108) 상에 제1 층간 절연막(110a)이 적층될 수 있다. 상기 제1 층간 절연막(110a)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 제1 층간 절연막(110a)을 관통하여 상기 제1 도전 패턴(108)의 상부면과 접하는 하부 전극 콘택들(112)이 구비될 수 있다. 상기 하부 전극 콘택들(112)은 서로 이격되면서 규칙적으로 배치될 수 있다. 예시적인 실시예에서, 상기 하부 전극 콘택(112)은 베리어 패턴 및 금속 패턴을 포함할 수 있다.
상기 하부 전극 콘택들(112) 상에는 각각 MTJ 구조물(130)이 구비될 수 있다. 상기 MTJ 구조물(130)은 상기 하부 전극 콘택(112) 상부면을 덮으면서 상기 하부 전극 콘택(112)과 인접하는 제1 층간 절연막(110a) 상에 구비될 수 있다.
상기 MTJ 구조물(130)은 상기 하부 전극(120), MTJ 패턴(122), 중간 전극(124) 및 상부 전극(126)이 순차적으로 적층된 필라 형상을 가질 수 있다. 상기 하부 전극 콘택(112) 및 MTJ 구조물(130)의 적층 구조는 MTJ 모듈(132)로 제공될 수 있다. 일부 예시적인 실시예에서, 상기 MTJ 구조물(130)내에 상기 중간 전극이 포함되지 않을 수도 있다.
상기 하부 전극(120)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 MTJ 패턴(122)은 적층된 제1 자성 패턴(122a), 터널 베리어 패턴(122b) 및 제2 자성 패턴(122c)을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 자성 패턴(122a)는 자화 방향이 고정된 고정층으로 제공될 수 있다. 상기 제2 자성 패턴(122c)은 자화 방향이 가변적인 자유층으로 제공될 수 있다. 상기 제2 자성 패턴(122c)의 자화 방향은 기판(100) 상부면에 대해 수직한 수직 방향일 수 있다.
예시적인 실시예들에 있어서, 상기 터널 베리어 패턴(122b)은 절연성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 터널 베리어 패턴(122b)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함할 수 있다.
상기 제2 자성 패턴(122c)의 자화는 스핀 분극화된 프로그래밍 전류(a spin polarized programming current)에 의해 변화될 수 있다. 따라서, 프로그래밍 전류는 상기 제1 및 제2 자성 패턴들(122a, 122c)의 자화 방향이 상기 MTJ 패턴(122) 전체에 걸쳐 낮은 전기 저항을 제공하는("0" 상태) 서로 동일한 방향으로 되도록 하거나 또는 상기 MTJ 패턴(122) 전체에 걸쳐 높은 전기 저항을 제공하는("1" 상태) 서로 반대의 방향으로 되도록 할 수 있다. 상기 제2 자성 패턴(122c)의 자화 방향의 전환을 통해 상기 MTJ 패턴(122)의 저항 상태를 결정하고, 이에 따라 MRAM 셀(즉, MTJ 모듈)에 데이터의 읽기 및 쓰기 동작을 할 수 있다.
각 MRAM 셀에 쓰기 동작을 수행하기 위해 프로그래밍 전류가 인가된다. 프로그래밍 전류의 스핀 극성에 따라 MRAM 셀의 제2 자성 패턴(122c)이 자화되면, 프로그래밍된 상태가 상기 MRAM 셀에 기록된다.
그런데, 상기 MRAM 셀에 외부 자기장이 가해지면, 상기 MRAM 셀의 제2 자성 패턴(122c)의 자기 모멘트에 영향을 미칠 수 있다. 즉, 외부 자기장에 의해 상기 MRAM 셀의 제2 자성 패턴(122c)의 자화 방향이 원치않게 바뀌게 되어, 저장된 데이터가 바뀌게 되는 동작 불량이 발생될 수 있다.
특히, 상기 제1 및 제2 자성 패턴(122a. 122c)의 자화 방향이 상기 기판(100) 표면에 대해 수직한 수직 방향인 수직 STT-MRAM의 셀의 경우, 기판(100)의 표면과 비스듬한 방향으로 가해지는 외부 자기장에 대해 더 취약하다. 즉, 기판(100)의 표면과 수직하거나 또는 수평한 방향으로 가해지는 외부 자기장보다 상기 기판(100) 표면과 비스듬한 방향으로 가해지는 외부 자기장에 의해서 MRAM 셀에 저장된 데이터가 더 용이하게 바뀔 수 있다. 구체적으로, 외부 자기장이 기판 표면과 45도 각도를 가지면서 가해지는 경우 MRAM 셀의 동작 불량이 가장 많이 발생될 수 있다. 따라서, 상기 기판(100) 표면과 비스듬한 방향으로 가해지는 외부 자기장을 효과적으로 차폐함으로써 MRAM 셀의 동작 불량을 감소시킬 수 있다.
상기 제1 층간 절연막(110a) 상에 상기 MTJ 구조물(130)들 사이를 채우는 제2 층간 절연막(110b)이 구비될 수 있다. 상기 제2 층간 절연막(110b)의 상부면은 상기 MTJ 구조물(130)의 상부면과 동일한 평면에 위치할 수 있다.
상기 MTJ 구조물(130) 상에는 제2 도전 패턴(134)이 구비될 수 있다. 상기 제2 도전 패턴(134)은 비트 라인으로 제공될 수 있다. 상기 제2 도전 패턴(134)은 하부의 워드 라인으로 제공되는 제1 도전 패턴(108)의 연장 방향과 수직한 방향으로 연장될 수 있다.
상기 제2 층간 절연막(110b)상에는 상기 제2 도전 패턴(134)들 사이를 채우는 제3 층간 절연막(110c)이 구비된다.
상기 제1 내지 제3 층간 절연막(110a, 110b, 110c)은 동일한 물질일 수 있고, 이에 따라 하나로 병합되어 층간 절연 구조물(110)로 제공될 수 있다.
도면의 복잡을 피하기 위하여, 도 4 및 도 6에서는 셀 블록 영역 내에서 상기 제2 하부 절연막(104) 및 제4 층간 절연막(140) 사이에서 상기 MTJ 모듈을 포함하는 구조를 간단하게 도면부호 138로 도시하였다. 도면의 복잡을 피하기 위하여, 도 5에서는 셀 블록 영역 내에서 상기 하부 전극 콘택(112) 및 MTJ 구조물(130)을 포함하는 MTJ 모듈들(132)이 간략하게 도시된다.
상기 제3 층간 절연막(110c) 및 제2 도전 패턴(134) 상에 제4 층간 절연막(140)이 구비된다.
상기 자기장 차폐 구조물(154)은 상기 셀 블록 영역(3a)의 외부와 인접하여 상기 셀 블록 영역(3a)을 둘러싸도록 배치될 수 있다. 상기 자기장 차폐 구조물(154)은 MRAM 셀에서 데이터가 기록되는 부위인 상기 MTJ 패턴(122)과 서로 대향하게 배치될 수 있다. 상기 자기장 차폐 구조물(154)은 적어도 상기 MTJ 패턴(122)의 상단부로부터 하단부까지 대향할 수 있도록 수직 방향으로 연장될 수 있다. 예를들어, 상기 자기장 차폐 구조물(154)은 적어도 상기 MTJ 모듈(132)의 상단부로부터 하단부까지 대향할 수 있도록 수직 방향으로 연장될 수 있다.
예시적인 실시예에서, 도 5에 도시된 것과 같이, 상기 자기장 차폐 구조물(154)은 제4 층간 절연막(140), 층간 절연 구조물(110), 제2 하부 절연막(104), 하부 식각 저지막(106), 제1 하부 절연막(102) 및 기판(100)을 관통할 수 있다. 상기 자기장 차폐 구조물(154)은 제4 층간 절연막(140), 층간 절연 구조물(110), 제2 하부 절연막(104), 하부 식각 저지막(106), 제1 하부 절연막 및 기판(100)을 관통하는 관통홀 내부를 채울 수 있다.
상기 자기장 차폐 구조물(154) 및 제4 층간 절연막(140) 상에 캡핑막(142)이 구비될 수 있다.
상기 자기장 차폐 구조물(154)은 강자성 패턴(150)을 포함할 수 있다. 상기 강자성 패턴(150)의 물질은 고투자율 강자성 금속(high permeability ferromagnetic metal)을 포함할 수 있다. 상기 강자성 패턴(150)의 물질은 니켈(Ni), 철(Fe), 코발트(Co) 또는 상기 니켈(Ni), 철(Fe), 코발트(Co)로 이루어지는 합금들을 포함할 수 있다. 상기 강자성 패턴(150)의 물질은 예를들어 NiFe, Co, Fe, NiFeCo 또는 CoFe을 포함할 수 있다.
예시적인 실시예에서, 상기 자기장 차폐 구조물(154)은 강자성 패턴(150)의 표면을 둘러싸는 시드막 패턴(152)을 더 포함할 수 있다. 즉, 상기 시드막 패턴(152)은 상기 관통홀의 표면 상에 형성될 수 있다. 상기 시드막 패턴(152)은 알루미늄 산화물을 포함할 수 있다. 상기 시드막 패턴(152)이 구비됨에 따라 상기 강자성 패턴(154)의 접착 특성을 향상시킬 수 있다.
도 4에서 화살표로 표시된 것과 같이, 상기 자기장 차폐 구조물(154)은 강자성 물질을 가지므로 주변의 외부 자기장이 자기장 차폐 구조물(154)로 집중되어 모아질 수 있다. 또한, 상기 자기장 차폐 구조물(154)로 모아진 외부 자기장은 상기 자기장 차폐 구조물(154)을 통과하여 진행 방향으로 빠져 나가게 된다. 따라서, 상기 자기장 차폐 구조물(154) 주변의 외부 자기장이 감소될 수 있다. 예를들어, 상기 자기장 차폐 구조물들(154) 사이에 위치하는 부위(A)는 상기 부위(A)의 양 측에서 외부 자기장이 차폐됨에 따라 자기장이 매우 감소되는 자기장 감소 영역으로 제공될 수 있다. 상기 자기장 차폐 구조물들(154) 사이의 자기장 감소 영역에는 상기 셀 블록 영역(3a)이 배치될 수 있다. 상기 자기장 차폐 구조물(154)에 의해 상기 각 셀 블록 영역(3a)에 포함되는 MRAM 셀에서 외부 자기장의 영향이 감소될 수 있다.
한편, 상기 자기장 차폐 구조물(154)은 전기적 연결을 위하여 제공되는 것이 아니므로, 상기 자기장 차폐 구조물(154)에는 전기적 연결 배선이 연결되지 않을 수 있다.
단면도에서 볼 때, 상기 자기장 차폐 구조물(154)은 측벽 경사를 가지는 형상을 가질 수 있다. 상기 자기장 차폐 구조물의 상부와 하부의 내부 폭은 서로 다를 수 있다. 예를들어, 상기 자기장 차폐 구조물은 제1 내부폭을 가지고 상부로부터 하부로 갈수록 내부폭이 점진적으로 감소될 수 있다.
상기 자기장 차폐 구조물(154)은 필라 형상을 가질 수 있다. 상기 자기장 차폐 구조물(154)은 상부 및 하부의 직경이 서로 다를 수 있다. 예시적인 실시예에서, 상기 자기장 차폐 구조물(154)에서, 상부는 제1 직경을 가지고 상부로부터 하부로 갈수록 직경이 점진적으로 감소될 수 있다. 따라서, 상기 자기장 차폐 구조물(154)의 하부는 상기 제1 직경보다 작은 제2 직경을 가질 수 있다. 상기 자기장 차폐 구조물(154)은 상부의 직경이 하부의 직경보다 더 클 수 있다.
상기 자기장 차폐 구조물(154)은 상부 직경이 하부 직경보다 더 크기 때문에, 외부 자기장이 상기 자기장 차폐 구조물(154)의 상부에 가해지는 경우에 외부 자기장이 상기 자기장 차폐 구조물(154)로 효과적으로 집중되어 수집될 수 있다. 따라서, 상기 외부 자기장이 효과적으로 차폐할 수 있다. 상기 자기장 차폐 구조물(154)의 상부 직경이 증가되므로, 상기 기판(100)에 대해 비스듬한 각도를 가지면서 상기 자기장 차폐 구조물(154)의 상부로 가해지는 외부 자기장을 더 효과적으로 차폐할 수 있다.
설명한 것과 같이, 임베디드 소자의 패키징 이 전의 단계, 즉 기판 상에서 제조 공정이 수행되는 단계에서 자기장 차폐 구조물(154)이 형성될 수 있다. 따라서, 상기 자기장 차폐 구조물(154)이 상기 MRAM 셀이 형성되는 셀 블록 영역과 인접하게 배치되므로 효과적으로 자기장의 차폐가 이루어지며, 외부 자기장에 의한 MRAM 셀의 전기적 불량이 감소될 수 있다.
또한, 일반적으로 임베디드 소자의 패키징 단계에서 자기장 차폐 구조물이 형성되는 경우에는 자기장 차폐 구조물이 임베디드 소자 전체를 덮는 구조를 가진다. 때문에, 상기 자기장 차폐 구조물이 임베디드 소자보다 더 크게 형성되므로 상기 자기장 차폐 구조물이 차지하는 부위가 크게 증가될 수 있다. 그러나, 본 발명의 경우 임베디드 소자의 MRAM 영역에만 자기장 차폐 구조물이 포함될 수 있다. 그러므로 상기 자기장 차폐 구조물이 차지하는 면적이 감소되고, 자기장 차폐 구조물의 형성에 소요되는 비용이 감소될 수 있다.
이하에서는, 사용할 수 있는 자기장 차폐 구조물의 다양한 예시에 대해 설명한다.
도 8은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 단면도이다.
도 8에 도시된 임베디드 소자는 자기장 차폐 구조물의 단면 형상을 제외하고는 도 1 내지 도 7을 참조로 설명한 임베디드 소자와 동일하다. 그러므로, 자기장 차폐 구조물의 단면 형상에 대해서만 주로 설명한다.
도 8을 참조하면, 상기 자기장 차폐 구조물(154)은 필라 형상을 가질 수 있다. 단면도에서 볼 때, 상기 자기장 차폐 구조물(154)은 측벽 경사를 가질 수 있다.
상기 자기장 차폐 구조물(154)의 상부로부터 중간 지점으로 갈수록 내부폭이 점점 감소되다가, 상기 자기장 차폐 구조물(154)의 중간 지점으로부터 하부로 갈수록 다시 내부폭이 점점 증가될 수 있다.
상기 자기장 차폐 구조물(154)에서, 상부는 제1 직경을 가지고 하부는 제2 직경을 가질 수 있다. 상기 자기장 차폐 구조물(154)은 상부로부터 중간 지점으로 갈수록 직경이 점점 감소되다가, 상기 자기장 차폐 구조물(154)의 중간 지점으로부터 하부로 갈수록 다시 직경이 점점 증가될 수 있다. 상기 자기장 차폐 구조물(154)의 중간 지점에서는 상기 제1 및 제2 직경보다 작은 제3 직경을 가질 수 있다. 또한, 상기 자기장 차폐 구조물(154)의 상부 및 하부는 중간지점보다 더 큰 직경을 가질 수 있다.
상기 자기장 차폐 구조물(154)의 상부 직경 및 하부 직경이 모두 중간 지점의 직경보다 더 크기 때문에, 외부 자기장이 상기 자기장 차폐 구조물(154)의 상부 또는 하부에 가해지는 경우에 외부 자기장이 효과적으로 차폐될 수 있다.
또한, 상기 자기장 차폐 구조물(154)은 상, 하부의 직경이 모두 중간 지점의 직경보다 더 크기 때문에, 상기 기판에 대해 비스듬한 각도를 가지면서 상기 자기장 차폐 구조물(154)의 상부 또는 하부로 가해지는 외부 자기장을 더 효과적으로 차폐할 수 있다.
상기 자기장 차폐 구조물들(154) 사이에 위치하는 부위(A)는 상기 부위(A)의 양 측에서 외부 자기장이 차폐됨에 따라 자기장이 매우 감소되는 자기장 감소 영역으로 제공될 수 있다. 상기 자기장 차폐 구조물들(154) 사이의 자기장 감소 영역에는 상기 셀 블록 영역(3a)이 배치될 수 있다. 상기 자기장 차폐 구조물(154)에 의해 상기 각 셀 블록 영역(3a)에 포함되는 MRAM 셀에서 외부 자기장의 영향이 감소될 수 있다. 따라서, 상기 외부 자기장에 의한 MRAM셀의 전기적 불량이 감소될 수 있다.
도 9는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 단면도이다.
도 9에 도시된 임베디드 소자는 자기장 차폐 구조물의 형상을 제외하고는 도 1 내지 도 7을 참조로 설명한 임베디드 소자와 동일하다. 그러므로, 자기장 차폐 구조물의 단면 형상에 대해서만 주로 설명한다.
도 9를 참조하면, 상기 자기장 차폐 구조물(154)은 필라 형상을 가질 수 있다. 단면도에서 볼 때, 상기 자기장 차폐 구조물(154)은 측벽 경사를 가질 수 있다.
상기 자기장 차폐 구조물(154)은 상부 및 하부의 내부폭이 서로 다를 수 있다. 상기 자기장 차폐 구조물(154)의 상부는 제1 내부폭을 가지고 상부로부터 하부로 갈수록 내부폭이 점진적으로 증가될 수 있다.
상기 자기장 차폐 구조물(154)은 상부 및 하부의 직경이 서로 다를 수 있다. 예시적인 실시예에서, 상기 자기장 차폐 구조물(154)에서, 상부는 제1 직경을 가지고 상부로부터 하부로 갈수록 직경이 점진적으로 증가될 수 있다. 따라서, 상기 자기장 차폐 구조물(154)의 하부는 상기 제1 직경보다 넓은 제2 직경을 가질 수 있다.
상기 자기장 차폐 구조물(154)의 하부 직경이 상부 직경보다 더 크기 때문에, 외부 자기장이 상기 자기장 차폐 구조물(154)의 하부에 가해지는 경우에 외부 자기장을 더 효과적으로 차폐할 수 있다. 또한, 상기 자기장 차폐 구조물(154)의 하부 직경이 상부 직경보다 더 크기 때문에, 상기 기판에 대해 비스듬한 각도를 가지면서 상기 자기장 차폐 구조물(154)의 하부로 가해지는 외부 자기장을 더 효과적으로 차폐할 수 있다.
도 10은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 일부분을 나타내는 확대된 단면도이다.
도 10에 도시된 임베디드 소자는 자기장 차폐 구조물의 하부면 위치를 제외하고는 도 1 내지 도 7을 참조로 설명한 임베디드 소자와 동일하다. 그러므로, 자기장 차폐 구조물에 대해서만 주로 설명한다.
자기장 차폐 구조물(154)은 MRAM 셀에 데이터가 기록되는 부위인 상기 MTJ 패턴(도 7, 122)과 서로 대향하게 배치될 수 있다. 상기 자기장 차폐 구조물(154)은 적어도 상기 MTJ 패턴(122)의 상단부로부터 하단부까지 대향할 수 있도록 수직 방향으로 연장되는 다양한 형상을 가질 수 있다.
도 10을 참조하면, 상기 자기장 차폐 구조물(154)은 제4 층간 절연막(140), 층간 절연 구조물(110), 제2 하부 절연막(104), 하부 식각 저지막(106) 및 제1 하부 절연막(102)을 관통할 수 있다. 상기 자기장 차폐 구조물(154)은 상기 기판(100)을 관통하지 않을 수 있다. 상기 자기장 차폐 구조물(154)의 저면은 상기 기판(100)과 접할 수 있다. 상기 자기장 차폐 구조물(154)은 제4 층간 절연막(140), 층간 절연 구조물(110), 제2 하부 절연막(104), 하부 식각 저지막(106) 및 제1 하부 절연막(102)을 관통하는 관통홀 내부를 채울 수 있다.
상기 자기장 차폐 구조물(154)은 강자성 패턴(150) 및 상기 강자성 패턴의 표면을 둘러싸는 시드막 패턴(152)이 포함할 수 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 단면에서 볼 때, 상기 자기장 차폐 구조물(154)은 도 8에 도시된 측벽 경사 또는 도 9에 도시된 측벽 경사를 가질 수도 있다.
도 11은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 일부분을 나타내는 확대된 단면도이다.
도 11에 도시된 임베디드 소자는 자기장 차폐 구조물의 하부 위치를 제외하고는 도 1 내지 도 7을 참조로 설명한 임베디드 소자와 동일하다. 그러므로, 자기장 차폐 구조물에 대해서만 주로 설명한다.
도 11을 참조하면, 상기 자기장 차폐 구조물(154)은 제4 층간 절연막(140), 층간 절연 구조물(110) 및 제2 하부 절연막(104)을 관통할 수 있다. 상기 자기장 차폐 구조물(154)은 제4 층간 절연막(140), 층간 절연 구조물(110) 및 제2 하부 절연막(104)을 관통하고 저면에 하부 식각 저지막(106)이 노출되는 관통홀의 내부를 채울 수 있다. 상기 자기장 차폐 구조물(154)은 상기 하부 식각 저지막(106), 제1 하부 절연막(102) 및 기판(100)을 관통하지 않을 수 있다. 상기 자기장 차폐 구조물(154)의 저면은 상기 하부 식각 저지막(106) 표면과 접할 수 있다.
상기 자기장 차폐 구조물(154)은 강자성 패턴(150) 및 상기 강자성 패턴의 표면을 둘러싸는 시드막 패턴(152)이 포함할 수 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 단면에서 볼 때, 상기 자기장 차폐 구조물(154)은 도 8에 도시된 측벽 경사 또는 도 9에 도시된 측벽 경사를 가질 수도 있다.
도 12는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 평면도이다. 도 13은 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 평면도이다. 도 14는 예시적인 실시예들에 따른 임베디드 소자에서 MRAM 영역의 평면도이다.
도 12 내지 도 14에 각각 도시된 임베디드 소자는 평면도에서 볼 때 자기장 차폐 구조물의 형상을 제외하고는 도 1 내지 도 7을 참조로 설명한 임베디드 소자와 동일하다. 그러므로, 자기장 차폐 구조물에 대해서만 설명한다.
도 12 및 도 13을 참조하면, 자기장 차폐 구조물(154a)은 트렌치 내부를 채우는 형상을 가질 수 있다. 즉, 상기 자기장 차폐 구조물들(154a)은 상기 각 셀 블록 영역들의 외부를 둘러싸는 트렌치의 내부에 배치될 수 있다.
도 12를 참조하면, 평면도에서 볼 때, 상기 자기장 차폐 구조물(154a)은 각 셀 블록 영역(3a)과 인접하여 제1 방향 또는 제2 방향으로 연장되는 바(Bar) 형상을 가질 수 있다.
도 13을 참조하면, 평면도에서 볼 때, 자기장 차폐 구조물(154a)은 각 셀 블록 영역(3a)과 인접하여 상기 각 셀 블록 영역(3a)의 외부를 둘러싸는 연결된 형상을 가질 수 있다.
도 14를 참조하면, 자기장 차폐 구조물들의 일부(154a)는 트렌치 내부를 채우는 형상을 가지고, 나머지 일부(154)는 필라 형상을 가질 수 있다. 상기 자기장 차폐 구조물들(154, 154a)은 상기 각 셀 블록 영역들(3a)의 외부를 둘러싸도록 배치될 수 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 단면에서 볼 때, 상기 자기장 차폐 구조물(154, 154a)은 도 4에 도시된 측벽 경사, 도 8에 도시된 측벽 경사 또는 도 9에 도시된 측벽 경사를 가질 수 있다.
상기에서는 임베디드 소자 내의 MRAM 영역에 구비되는 자기장 차폐 구조물에 대해서 설명하였다. 그러나, MRAM 단독 소자의 경우에도 상기 설명한 것과 동일한 구조의 자기장 차폐 구조물이 형성될 수 있다. MRAM 단독 소자인 경우, 기판 상에 로직 소자 영역이 구비되지 않고 MRAM 영역에 형성되는 MRAM 셀들만이 형성될 수 있다.
이하에서는, 예시적인 실시예들에 따른 임베디드 소자의 제조 방법에 대해 설명한다.
도 15 내지 도 23은 예시적인 실시예들에 따른 임베디드 소자의 제조 방법을 설명하기 위한 단면도들이다.
여기서, 도 17 및 도 18은 MTJ 모듈 부위의 확대된 단면도이다.
도 15를 참조하면, MRAM 영역(1)의 기판 상에 메모리 셀을 구성하는 선택 소자들(도시안됨)을 형성한다. 로직 소자 영역(2)의 기판 상에 로직 회로 또는 주변 회로를 구성하는 복수 개의 로직 트랜지스터들(도시안됨)을 형성한다.
이하에서는, 상기 임베디드 소자에서 MRAM 영역에서 메모리 셀을 형성하는 방법에 대해 주로 설명한다.
상기 기판(100) 상에 상기 선택 소자 및 로직 트랜지스터들을 덮는 제1 하부 절연막(102)을 형성한다. 도시하지는 않았지만, 상기 제1 하부 절연막(102) 내에 콘택 플러그 및 도전 패턴을 포함하는 제1 하부 배선을 형성하는 공정이 더 포함될 수 있다.
상기 제1 하부 절연막(102) 상에 하부 식각 저지막(106)을 형성한다. 상기 하부 식각 저지막(106) 상에 제2 하부 절연막(104)을 형성한다. 도시하지는 않았지만, 상기 제2 하부 절연막(104) 내에 콘택 플러그 및 도전 패턴을 포함하는 제2 하부 배선을 형성하는 공정이 더 포함될 수 있다.
상기 제2 하부 절연막(104) 상에 제1 도전 패턴(108)을 형성한다. 예시적인 실시예에서, 상기 제1 도전 패턴(108)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
도 16 내지 도 18을 참조하면, 상기 제2 하부 절연막(104) 및 제1 도전 패턴(108) 상에 MTJ 모듈(132), 제1 및 제2 층간 절연막(110a, 110b)을 형성한다.
구체적으로, 먼저 도 17을 참조하면, 상기 제2 하부 절연막(104) 및 제1 도전 패턴(108) 상에 제1 층간 절연막(110a)을 형성한다. 상기 제1 층간 절연막(110a)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 제1 층간 절연막(110a)의 일부를 식각하여 상기 제1 도전 패턴(108)을 노출하는 비아홀들을 형성할 수 있다. 상기 비아홀들 내부 및 상기 제1 층간 절연막(110a) 상에 제1 베리어막 및 제1 금속막을 형성한다. 그 다음, 상기 제1 금속막 및 제1 베리어막을 상기 제1 층간 절연막(110a)이 노출되도록 평탄화함으로써 하부 전극 콘택(112)을 형성한다. 상기 하부 전극 콘택(112)은 베리어 패턴 및 금속 패턴을 포함할 수 있다.
도 16 및 도 18을 참조하면, 상기 제1 층간 절연막(110a) 및 하부 전극 콘택(112) 상에 하부 전극막, MTJ막, 중간 전극막 및 상부 전극막을 순차적으로 형성한다. 상기 MTJ막은 적층된 제1 자성막, 터널 베리어막 및 제2 자성막을 포함할 수 있다.
이 후, 상기 상부 전극막 상에 식각 마스크 패턴을 형성하고, 이를 식각 마스크로 사용하여 상기 상부 전극막, 중간 전극막, MTJ막 및 하부 전극막을 이방성 식각한다. 상기 이방성 식각 공정은 반응성 이온 식각(RIE, reactive ion etching) 공정을 포함할 수 있다.
상기 식각 공정을 통해, 상기 제1 층간 절연막(110a) 및 하부 전극 콘택(112) 상에 하부 전극(120), MTJ 패턴(122), 중간 전극(124) 및 상부 전극(126)의 적층되는 MTJ 구조물(130)이 형성될 수 있다. 상기 하부 전극 콘택(112) 및 MTJ 구조물(130)은 MTJ 모듈(132)로 제공될 수 있다. 도 16, 도 19 내지 도 21에서는 MTJ 모듈(132)이 간단하게 도시되어 있다.
상기 제1 층간 절연막(110a) 상에 상기 MTJ 구조물들(130) 사이를 채우는 제2 층간 절연막(110b)을 형성한다.
도 19을 참조하면, 상기 제2 층간 절연막(110b) 및 상부 전극(126) 상에, 제3 층간 절연막(도 7, 110c)을 형성한다.
도 19에서, 상기 제1 내지 제3 층간 절연막(110a, 110b, 110c)을 하나로 병합하여 층간 절연 구조물(110)로 도시된다.
상기 제3 층간 절연막(110c)에 상기 상부 전극(도 18, 126)을 노출하는 트렌치를 형성하고, 상기 트렌치 내부에 상기 상부 전극(126)과 전기적으로 연결되는 제2 도전 패턴(134)을 형성한다.
상기 제2 도전 패턴(134)은 상기 제1 도전 패턴(108)과 교차하는 방향으로 연장될 수 있다. 상기 제2 도전 패턴(134)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 제3 층간 절연막(110c) 및 제2 도전 패턴(134)을 상에 상기 제2 도전 패턴을 덮는 제4 층간 절연막(140)을 형성한다.
상기 MTJ 모듈(132)을 포함하는 구조는 상기 MRAM 영역의 각 셀 블록 영역 내에 위치할 수 있다.
도 20 및 도 21을 참조하면, 셀 블록 영역의 가장자리와 인접하게 위치하는 상기 제4 층간 절연막(140), 층간 절연 구조물(110), 제2 하부 절연막(104), 하부 식각 저지막(106) 및 제1 하부 절연막(102) 및 기판(100)의 일부분을 식각하여 홀들(144)을 형성한다.
상기 홀(144)은 측벽 경사를 가지는 형상을 가질 수 있다. 따라서, 상기 홀(144)의 상부 및 하부의 직경이 서로 다를 수 있다. 예시적인 실시예에서, 상기 홀(144)의 상부는 제1 직경을 가지고 상부로부터 하부로 갈수록 직경이 점진적으로 감소될 수 있다. 따라서, 상기 홀(144)의 하부는 상기 제1 직경보다 작은 제2 직경을 가질 수 있다.
상기 제4 층간 절연막(140)의 상부면 및 상기 홀들(144) 표면을 따라 컨포멀하게 시드막을 형성한다. 상기 시드막은 알루미늄 산화물을 포함할 수 있다. 상기 시드막 상에 상기 홀들(144) 내부를 채우는 강자성막을 형성한다.
상기 강자성막은 니켈(Ni), 철(Fe), 코발트(Co) 또는 상기 니켈(Ni), 철(Fe), 코발트(Co)로 이루어지는 합금들을 포함할 수 있다. 상기 강자성 막은 예를들어 NiFe, Co, Fe, NiFeCo 또는 CoFe을 포함할 수 있다.
이 후, 상기 제4 층간 절연막(140)의 상부면이 노출되도록 시드막 및 강자성막을 평탄화하여 상기 홀(144) 내부에 시드막 패턴(152) 및 강자성 패턴(150)을 포함하는 자기장 차폐 구조물(154)이 형성될 수 있다.
일부 예시적인 실시예에서, 홀들(144)을 형성하는 공정에서 식각되는 막들을 변경함으로써, 도 10 또는 도 11에 도시된 자기장 차폐 구조물을 형성할 수 있다. 일 예로, 셀 블록 영역의 가장자리와 인접하게 위치하는 제4 층간 절연막(140), 층간 절연 구조물(110), 제2 하부 절연막(104), 하부 식각 저지막(106) 및 제1 하부 절연막(102)을 식각하여 홀을 형성할 수 있다. 이 경우, 상기 홀 내에 시드막 패턴(152) 및 강자성 패턴(150)을 형성함으로써 도 10에 도시된 자기장 차폐 구조물을 형성할 수 있다, 다른 예로, 셀 블록 영역의 가장자리와 인접하게 위치하는 제4 층간 절연막(140), 층간 절연 구조물(110), 제2 하부 절연막(104)을 식각하여 상기 하부 식각 저지막(106)의 상부면이 노출되는 홀을 형성할 수 있다. 이 경우, 상기 홀 내에 시드막 패턴(152) 및 강자성 패턴(150)을 형성함으로써 도 11에 도시된 자기장 차폐 구조물을 형성할 수 있다.
일부 예시적인 실시예에서, 상기 식각 공정에서 홀의 형상을 가지지 않고 트렌치 형상의 개구를 형성할 수 있다. 이 경우, 상기 트렌치의 형상에 따라 도 12 또는 도 13에 도시된 평면을 가지는 자기장 차폐 구조물을 형성할 수 있다.
도 22를 참조하면, 상기 자기장 차폐 구조물(154) 및 제4 층간 절연막(140) 상에 캡핑막(142)을 형성한다.
도 23을 참조하면, 상기 기판(100)의 이면을 그라인드하여 상기 기판(100)의 두께가 감소되도록 할 수 있다.
예시적인 실시예에서, 상기 자기장 차폐 구조물(154)이 상기 기판(100) 상부면 아래까지 연장되는 경우, 상기 자기장 차폐 구조물(154)이 노출되도록 상기 기판(100)의 이면을 연마할 수 있다.
상기 공정에 의하면, MRAM 셀이 형성되는 셀 블록 영역과 인접하게 배치되는 자기장 차폐 구조물(154)을 형성함으로써, 효과적으로 외부 자기장의 차폐가 이루어져서, 외부 자기장에 의한 MRAM 셀의 전기적 불량이 감소되는 임베디드 소자를 제조할 수 있다.
1 : MRAM 영역 2 : 로직 소자 영역
3a : 셀 블록 영역 100 : 기판
102 : 제1 하부 절연막 104 : 제2 하부 절연막
106 : 하부 식각 저지막 108 : 제1 도전 패턴
110 : 층간 절연 구조물 112 : 하부 전극 콘택
120 : 하부 전극 122 : MTJ 패턴
124 : 중간 전극 126 : 상부 전극
132 : MTJ 모듈 134 : 제2 도전 패턴
140 : 제4 층간 절연막 154 : 자기장 차폐 구조물
3a : 셀 블록 영역 100 : 기판
102 : 제1 하부 절연막 104 : 제2 하부 절연막
106 : 하부 식각 저지막 108 : 제1 도전 패턴
110 : 층간 절연 구조물 112 : 하부 전극 콘택
120 : 하부 전극 122 : MTJ 패턴
124 : 중간 전극 126 : 상부 전극
132 : MTJ 모듈 134 : 제2 도전 패턴
140 : 제4 층간 절연막 154 : 자기장 차폐 구조물
Claims (10)
- MRAM 영역을 포함하고, MRAM 영역 내에 셀 블록 영역을 포함하는 기판;
상기 셀 블록 영역의 기판 상에 구비되고, 자기 터널 정션(MTJ) 패턴을 포함하는 자기 터널 정션(MTJ) 모듈들;
상기 자기 터널 정션 모듈들을 덮는 층간 절연 구조물; 및
상기 셀 블록 영역의 외부와 인접하여 배치되고, 상기 층간 절연 구조물 내에 구비되고, 적어도 상기 MTJ 패턴의 상단부로부터 하단부까지 대향하도록 수직 방향으로 연장되고, 강자성 물질을 포함하는 자기장 차폐 구조들을 포함하는 임베디드 소자. - 제1항에 있어서, 상기 자기장 차폐 구조물의 강자성 물질은 니켈(Ni), 철(Fe), 코발트(Co) 또는 상기 니켈(Ni), 철(Fe), 코발트(Co)로 이루어지는 합금을 포함하는 임베디드 소자.
- 제1항에 있어서, 상기 자기장 차폐 구조물은 강자성 패턴 및 상기 강자성 패턴의 표면을 둘러싸는 시드막 패턴을 포함하는 임베디드 소자.
- 제1항에 있어서, 상기 자기장 차폐 구조물은 필라 형상을 가지고, 상기 자기장 차폐 구조물의 상부 직경과 하부 직경이 서로 다르도록 단면도에서 볼 때 상기 자기장 차폐 구조물은 측벽 경사를 가지는 임베디드 소자.
- 제1항에 있어서, 상기 자기장 차폐 구조물의 상부는 제1 내부폭을 가지고 상부로부터 하부로 갈수록 내부폭이 점진적으로 감소되는 임베디드 소자.
- 제1항에 있어서, 상기 자기장 차폐 구조물의 상부는 제1 내부폭을 가지고 상부로부터 하부로 갈수록 내부폭이 점진적으로 증가되는 임베디드 소자.
- 제1항에 있어서, 상기 자기장 차폐 구조물의 상부로부터 중간 지점으로 갈수록 내부폭이 점점 감소되다가, 상기 자기장 차폐 구조물의 중간 지점으로부터 하부로 갈수록 다시 내부폭이 점점 증가되는 임베디드 소자.
- 제1항에 있어서, 상기 자기장 차폐 구조물은 복수개가 구비되고, 상기 자기장 차폐 구조물들은 상기 셀 블록 영역의 외부를 둘러싸는 링 형상을 가지도록 배치되는 임베디드 소자.
- 제1항에 있어서, 상기 자기장 차폐 구조물은 상기 층간 절연 구조물의 상부로부터 상기 층간 절연 구조물 및 기판을 관통하도록 수직 방향으로 연장되는 임베디드 소자.
- 제1항에 있어서, 상기 자기장 차폐 구조물은 상기 층간 절연 구조물의 상부로부터 상기 층간 절연 구조물 내부까지 수직 방향으로 연장되는 임베디드 소자.
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