KR20230038294A - 감소된 풋프린트를 갖는 sram 메모리 아키텍처 - Google Patents

감소된 풋프린트를 갖는 sram 메모리 아키텍처 Download PDF

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수닐 샤르마
안네 스리칸트
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Abstract

IC 는 제 1 메모리 블록, 제 2 메모리 블록, 및 제 1 메모리 블록과 제 2 메모리 블록 사이의 제 1 메모리 보더 셀을 포함한다. 제 1 메모리 보더 셀은 셀의 제 1 측면 상의 제 1 메모리 블록에 대한 제 1 메모리 코어 엔드캡을 포함한다. 제 1 메모리 보더 셀은 셀의 제 2 측면 상에서 제 2 메모리 블록에 대한 제 2 메모리 코어 엔드캡을 더 포함한다. 제 2 측면은 제 1 측ㅁㄴ에 대향한다. 제 1 메모리 보더 셀은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 메모리 갭 부분을 더 포함한다. 메모리 갭 부분은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 갭을 제공한다.

Description

감소된 풋프린트를 갖는 SRAM 메모리 아키텍처
관련 출원에 대한 상호참조
본 출원은 명칭이 "MEMORY" 이고 2020 년 8 월 27 일 출원된 미국 특허 출원 제 17/004,457 호의 이익을 주장하며, 이 출원은 그 전부가 본 명세서에 참조로 명백히 포함된다.
기술분야
본 개시는 일반적으로 표준/로직 셀 아키텍처에 관한 것으로, 특히 하드 매크로 아키텍처에 관한 것이다.
표준 셀 디바이스는 디지털 로직을 구현하는 집적 회로 (IC) 이다. 이러한 표준 셀 디바이스는 주문형 집적 회로 (application-specific IC; ASIC) 내에서 여러 번 재사용될 수도 있다. 시스템-온-칩 (system-on-a-chip; SoC) 디바이스와 같은 ASIC 은 수천 내지 수백만 개의 표준 셀 디바이스를 포함할 수도 있다. 통상의 IC 는 순차적으로 형성된 층들의 스택을 포함한다. 각각의 층은 이전 층 상에 적층되거나 오버레이될 수도 있고, 트랜지스터들 (예를 들어, 전계 효과 트랜지스터들 (FET들) 및/또는 핀 FET들 (FinFET들)) 을 정의하고 트랜지스터들을 회로들에 연결하는 형상들을 형성하도록 패터닝될 수도 있다.
SoC 디바이스에서의 정적 랜덤 액세스 메모리 (static random access memory; SRAM) 풋프린트는 다이 영역의 약 60% 일 수도 있다. SoC 디바이스에서 SRAM 풋프린트를 감소시키기 위해 SRAM 영역 절약들을 제공할 수 있는 SRAM 아키텍처에 대한 필요성이 있다.
본 개시의 일 양태에서, IC 상의 메모리 수평-보더 셀은 셀의 제 1 측면 상에서 제 1 방향으로 수평으로 연장되는 제 1 메모리 코어 엔드캡을 포함한다. 메모리 수평-보더 셀은 셀의 제 2 측면 상에서 제 1 방향으로 수평으로 연장되는 제 2 메모리 코어 엔드캡을 더 포함한다. 제 2 측면은 제 2 방향에서 제 1 측면에 대향한다. 제 2 방향은 제 1 방향에 직교한다. 메모리 수평-보더 셀은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에서 제 1 방향으로 수평으로 연장되는 메모리 갭 부분을 더 포함한다. 메모리 갭 부분은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 제 2 방향으로 갭을 제공한다.
본 개시의 일 양태에서, IC 상의 메모리 수직-보더 셀은 셀의 제 1 측면 상에서 제 2 방향으로 수직으로 연장되는 제 1 메모리 코어 엔드캡을 포함한다. 메모리 수직-보더 셀은 셀의 제 2 측면 상에서 제 2 방향으로 수직으로 연장되는 제 2 메모리 코어 엔드캡을 더 포함한다. 제 2 측면은 제 1 방향에서 제 1 측면에 대향한다. 제 1 방향은 제 2 방향에 직교한다. 메모리 수직-보더 셀은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에서 제 2 방향으로 수직으로 연장되는 메모리 갭 부분을 더 포함한다. 메모리 갭 부분은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 제 1 방향으로 갭을 제공한다.
본 개시의 일 양태에서, IC 는 제 1 메모리 블록, 제 2 메모리 블록, 및 제 1 메모리 블록과 제 2 메모리 블록 사이의 제 1 메모리 보더 셀을 포함한다. 제 1 메모리 보더 셀은 셀의 제 1 측면 상의 제 1 메모리 블록에 대한 제 1 메모리 코어 엔드캡을 포함한다. 제 1 메모리 보더 셀은 셀의 제 2 측면 상에서 제 2 메모리 블록에 대한 제 2 메모리 코어 엔드캡을 더 포함한다. 제 2 측면은 제 1 측면에 대향한다. 제 1 메모리 보더 셀은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 메모리 갭 부분을 더 포함한다. 메모리 갭 부분은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 갭을 제공한다.
도 1 은 표준 셀 및 IC 내의 다양한 층들의 측면도를 도시하는 제 1 다이어그램이다.
도 2 는 표준 셀 및 IC 내의 다양한 층들의 측면도를 도시하는 제 2 다이어그램이다.
도 3 은 SRAM 아키텍처를 개념적으로 도시하는 제 1 다이어그램이다.
도 4 는 부가적인 SRAM 아키텍처들을 개념적으로 도시하는 다이어그램들이다.
도 5 는 SRAM 어레이를 개념적으로 도시한 다이어그램이다.
도 6 은 메모리 수평-보더 셀들 및 메모리 수직-보더 셀들을 포함하는, SRAM 아키텍처를 개념적으로 도시하는 다이어그램이다.
도 7 은 이중 메모리 코어 엔드캡을 갖는 메모리 수평-보더 셀을 개념적으로 도시하는 다이어그램이다.
도 8 은 이중 메모리 코어 엔드캡을 갖는 메모리 수직-보더 셀을 개념적으로 도시하는 제 1 다이어그램이다.
도 9 는 단일 메모리 코어 엔드캡을 갖는 메모리 수평-보더 셀을 개념적으로 도시하는 다이어그램이다.
도 10 은 단일 메모리 코어 엔드캡을 갖는 메모리 수직-보더 셀을 개념적으로 도시하는 다이어그램이다.
첨부된 도면들과 함께 이하에서 기재된 상세한 설명은 다양한 구성들의 설명으로서 의도되고, 본원에서 설명된 개념들이 실시될 수도 있는 유일한 구성들을 표현하도록 의도된 것이 아니다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공하는 목적을 위한 특정한 세부사항들을 포함한다. 그러나, 이 개념들은 이러한 특정 상세들 없이 실시될 수도 있음이 당업자들에게 명백할 것이다. 일부 사례들에서는, 이러한 개념들을 모호하게 하는 것을 회피하기 위하여, 잘 알려진 구조들 및 컴포넌트들이 블록 다이어그램 형태로 나타낸다. 장치들 및 방법들은 다양한 블록들, 모듈들, 컴포넌트들, 회로들, 단계들, 프로세스들, 알고리즘들, 엘리먼트들 등에 의해 첨부 도면들에 도시될 수도 있고 다음의 상세한 설명에서 설명될 것이다.
도 1 은 표준 셀 및 IC 내의 다양한 층들의 측면도를 도시하는 제 1 다이어그램 (100) 이다. 다양한 층들은 y 방향으로 변화한다. 도 1 에 도시된 바와 같이, 트랜지스터는 게이트 (102)(게이트가 금속, 폴리실리콘, 또는 폴리실리콘과 금속의 조합으로 형성될 수도 있더라도 폴리(POLY) 로서 지칭될 수도 있음), 소스 (104), 및 드레인 (106) 을 갖는다. 소스 (104) 및 드레인 (106) 은 핀들에 의해 형성될 수도 있다. 게이트 (102) 는 제 2 방향 (예를 들어, 페이지로부터 나오는 z 축을 따른 수직 방향) 으로 연장될 수도 있고, 핀들은 제 2 방향에 직교하는 제 1 방향 (예를 들어, x 축을 따른 수평 방향) 으로 연장될 수도 있다. 콘택 B (CB) 층 인터커넥트 (108)(또한 금속 폴리 (MP) 층 인터커넥트로 지칭됨) 는 게이트 (102) 와 콘택할 수도 있다. 콘택 A (CA) 층 인터커넥트 (110)(또한 금속 확산 (MD) 층 인터커넥트로 지칭됨) 는 소스 (104) 및/또는 드레인 (106) 과 콘택할 수도 있다. 비아 (112)(비아 A (VA) 로 지칭될 수도 있음) 는 CA 층 인터커넥트 (110) 와 콘택할 수도 있다. 금속 1 (M1) 층 인터커넥트 (114) 는 비아 VA (112) 와 콘택할 수도 있다. M1 층 인터커넥트 (114) 는 제 1 방향으로만 (즉, 제 1 방향으로 단방향) 연장될 수도 있다. 비아 V1 (116) 은 M1 층 인터커넥트 (114) 와 콘택할 수도 있다. 금속 2 (M2) 층 인터커넥트 (118) 는 비아 V1 (116) 과 콘택할 수도 있다. M2 층 인터커넥트 (118) 는 제 2 방향으로만 (즉, 제 2 방향으로 단방향) 연장될 수도 있다. M2 층은 가장 낮은 수직 층이다. 구체적으로, M2 층은 수직 방향으로 단방향일 수도 있고, 실리콘 기판에 가장 가까운 수직 단방향 층이다. 상위 층들은 비아들 (V2) 을 포함하는 비아 층 및 금속 3 (M3) 층 인터커넥트들을 포함하는 M3 층을 포함한다. M3 층 인터커넥트들은 제 1 방향으로 연장될 수도 있다.
도 2 는 표준 셀 및 IC 내의 다양한 층들의 측면도를 도시하는 제 2 다이어그램 (200) 이다. 다양한 층들은 y 방향으로 변화한다. 도 2 에 도시된 바와 같이, 트랜지스터는 게이트 (202), 소스 (204) 및 드레인 (206) 을 갖는다. 소스 (204) 및 드레인 (206) 은 핀들에 의해 형성될 수도 있다. 게이트 (202) 는 제 2 방향 (예를 들어, 페이지로부터 나오는 z 축을 따른 수직 방향) 으로 연장될 수도 있고, 핀들은 제 2 방향에 직교하는 제 1 방향 (예를 들어, x 축을 따른 수평 방향) 으로 연장될 수도 있다. CB 층 인터커넥트 (208) 는 게이트 (202) 와 콘택할 수도 있다. CA 층 인터커넥트 (210) 는 소스(204) 및/또는 드레인 (206) 과 콘택할 수도 있다. 비아 (212)(비아 B (VB) 로 지칭될 수도 있음) 는 CB 층 인터커넥트 (208) 와 콘택할 수도 있다. M1 층 인터커넥트 (214) 는 비아 VB (212) 와 콘택할 수도 있다. M1 층 인터커넥트 (214) 는 제 1 방향으로만 (즉, 제 1 방향으로 단방향) 연장될 수도 있다. 비아 V1 (216) 은 M1 층 인터커넥트 (214) 와 콘택할 수도 있다. M2 층 인터커넥트 (218) 는 비아 V1 (216) 과 콘택할 수도 있다. M2 층 인터커넥트 (218) 는 제 2 방향으로만 (즉, 제 2 방향으로 단방향) 연장될 수도 있다. M2 층은 가장 낮은 수직 층이다. 구체적으로, M2 층은 수직 방향으로 단방향일 수도 있고, 실리콘 기판에 가장 가까운 수직 단방향 층이다. 상위 층들은 비아들 (V2) 을 포함하는 비아 층 및 M3 층 인터커넥트들을 포함하는 M3 층을 포함한다. M3 층 인터커넥트들은 제 1 방향으로 연장될 수도 있다.
위에 논의된 바와 같이, SoC 디바이스에서의 SRAM 풋프린트는 다이 영역의 약 60% 일 수도 있다. SoC 디바이스에서, SRAM 블록들은 캐시들에 대한 더 큰 메모리 용량을 달성하기 위해 어레이에 반복적으로 배치될 수도 있다. SRAM 블록들의 큰 어레이는 메모리 내의 그리고 상단 레벨 인터페이스에서 코어 에지 및 경계 접합(abutment) 요건들의 필수 지원 구조들로 인해 큰 영역 오버헤드를 초래할 수도 있다. SRAM 블록들 ("베이스" SRAM 블록들로 지칭될 수도 있음) 이 메모리 코어 엔드캡들 및 경계 부분들의 전부 또는 서브세트를 배제하는 SRAM 아키텍처가 아래에 제공된다. 제공된 SRAM 아키텍처에서, 별도의 메모리 수평-보더 셀들 및 별도의 메모리 수직-보더 셀들이 제공된다. IC 상에서, 메모리 수평-보더 셀들은 베이스 SRAM 블록들의 수평 에지들을 따라 위치되고 이에 접합하여, 베이스 SRAM 블록의 수평 에지들에 대한 경계 부분 및 메모리 코어 엔드캡을 제공할 수도 있다. 또한, IC 상에서, 메모리 수직-보더 셀들은 베이스 SRAM 블록들의 수직 에지들을 따라 위치되고 이에 접합하여, 베이스 SRAM 블록의 수직 에지들에 대한 경계 부분 및 메모리 코어 엔드캡을 제공할 수도 있다. 메모리 수평-보더 셀들 및 메모리 수직-보더 셀들과 접합한, 별도의 베이스 SRAM 블록들은, 그 이상이 아니면, 약 2% 의 영역 절약을 제공할 수도 있고, 따라서 SoC 디바이스에서 SRAM 풋프린트를 감소시킬 수도 있다.
도 3 은 SRAM 아키텍처를 개념적으로 도시하는 제 1 다이어그램 (300) 이다. SRAM 블록 (320) 은 코어 수평 에지 부분들 (322) 및 코어 수직 에지 부분들 (324) 뿐만 아니라, 코어 에지 부분들 (322, 324) 을 둘러싸고 파운드리 (반도체 제조 플랜트) 경계 조건들을 만족시키는 경계 부분 (326) 을 포함한다. 코어 에지 부분들 (322, 324) 은 래치-업 및 임의의 프로세스 불확실성들을 방지하기 위한 웰 탭들을 포함한다. 파운드리 경계 조건들은 설계 규칙 체킹 (design rule checking; DRC) 위반들을 회피하기 위한 메모리 대 메모리 접합 간격 DRC 규칙들이다. 베이스 SRAM 블록 (340) 은 코어 에지 부분들 (322, 324)(코어 에지 스트랩 영역들로 또한 지칭됨) 및 경계 부분 (326) 을 배제한다. 코어 에지 부분들 (322, 324) 은 코어 수평 에지 부분 (322) 및 코어 수직 에지 부분 (324) 을 포함하며, 이들 양자 모두는 베이스 SRAM 블록 (340) 에서 배제된다. 제공된 SRAM 아키텍처에서, 베이스 SRAM 블록들 (340) 은 IC 상에 위치될 수도 있고, 별도의 메모리 수평-보더 셀들 및 별도의 메모리 수직-보더 셀들은 SRAM 블록 (340) 에 인접하여 그리고 이에 접합하여 위치될 수도 있다. 별도의 메모리 수평-보더 셀들 및 별도의 메모리 수직-보더 셀들의 적어도 서브세트는 메모리 대 메모리 간격 규칙들을 만족시키기 위해 하나가 아니라 적어도 2개의 인접한 베이스 SRAM 블록들 (340) 을 종단하도록 구성된다. SRAM 어레이 (390)(면적 = w2*h2) 에서의 적어도 2개의 인접 베이스 SRAM 블록들 (340) 을 종단하도록 구성되는 별도의 메모리 수평-보더 셀들 및 별도의 메모리 수직-보더 셀들은, SRAM 어레이 (380)(면적 = w1*h1) 에서의 인접 SRAM 블록들 (320) 의 별도의 코어 에지 부분들 (322, 324) 및 경계 부분들 (326) 보다 더 컴팩트할 수도 있다. 이와 같이, (w1*h1 - w2 *h2)/w1*h1 의 영역 절약들은 제공된 (도 6 내지 도 8 참조) 별도의 이중/듀얼 종단형 메모리 수평-보더 셀들 및 메모리 수직-보더 셀들을 갖는 SRAM 어레이 (390) 에서 베이스 SRAM 블록들 (340) 의 사용을 통해 획득될 수도 있다.
도 4 는 부가적인 SRAM 아키텍처들을 개념적으로 도시하는 다이어그램들 (400, 410, 420, 430, 440, 450, 460, 470) 이다. 도 5 는 SRAM 어레이를 개념적으로 도시하는 다이어그램 (500) 이다. SRAM 블록 (340) 은 도 3 에 도시된 바와 같이 모든 코어 수평 에지 부분들 (322), 코어 수직 에지 부분들 (324), 및 경계 부분 (326) 을 배제한다. 대안으로, SRAM 블록은 SRAM 블록의 하나 또는 2개의 에지들 상의 코어 수평 에지 부분 (322) 및/또는 코어 수직 에지 부분 (324) 및 대응하는 경계 부분 (326) 을 포함할 수도 있다. 예를 들어, SRAM 블록 (400) 은 좌측 에지 상에 코어 수직 에지 부분 (324) 및 대응하는 경계 부분 (326) 을 갖고, SRAM 블록 (410) 은 상단 에지 상에 코어 수평 에지 부분 (322) 및 대응하는 경계 부분 (326) 을 갖고, SRAM 블록 (420) 은 우측 에지 상에 코어 수직 에지 부분 (324) 및 대응하는 경계 부분 (326) 을 갖고, SRAM 블록 (430) 은 하단 에지 상에 코어 수평 에지 부분 (322) 및 대응하는 경계 부분 (326) 을 갖는다. SRAM 어레이 내에 위치될 때, SRAM 블록들 (400, 410, 420, 430) 은 SRAM 어레이의 중앙 에지 부분들 (502) 에 위치될 수 있다. 다른 예로서, SRAM 블록 (440) 은 상단 및 좌측 에지들 상에 코어 수평 에지 부분 (322), 코어 수직 에지 부분 (324), 및 대응하는 경계 부분 (326)을 갖고; SRAM 블록 (450) 은 상단 및 우측 에지들 상에 코어 수평 에지 부분 (322), 코어 수직 에지 부분 (324), 및 대응하는 경계 부분 (326) 을 갖고; SRAM 블록 (460) 은 하단 및 우측 에지들 상에 코어 수평 에지 부분 (322), 코어 수직 에지 부분 (324), 및 대응하는 경계 부분 (326) 을 갖고; SRAM 블록 (470) 은 하단 및 좌측 에지들 상에 코어 수평 에지 부분 (322), 코어 수직 에지 부분 (324), 및 대응하는 경계 부분 (326) 을 갖는다. SRAM 어레이 내에 위치될 때, SRAM 블록들 (440, 450, 460, 470) 은 SRAM 어레이의 코너 부분들 (504) 에 위치될 수 있다.
도 6 은 메모리 수평-보더 셀들 (610, 612) 및 메모리 수직-보더 셀들 (620, 622) 을 포함하는 SRAM 아키텍처를 개념적으로 도시하는 다이어그램 (600) 이다. 도 6 에 도시된 바와 같이, SRAM 블록들 (340a, 340b, 340c, 340d) 은 2 x 2 어레이에 위치된다. SRAM 블록들 (340a, 340b, 340c, 340d) 은 코어 에지 및 경계 부분들을 배제한다. SRAM 블록들 (340a 및 340c) 사이에, 메모리 수평-보더 셀 (610) 이 위치될 수도 있다. 메모리 수평-보더 셀 (610) 은 양면 (듀얼) 메모리 코어 엔드캡들을 포함하여, SRAM 블록들 (340a, 340c) 양자 모두에 메모리 코어 엔드캡들을 제공한다. SRAM 블록들 (340b 및 340d) 사이에, 메모리 수평-보더 셀 (610) 이 위치될 수도 있다. 메모리 수평-보더 셀 (610) 은 양면 메모리 코어 엔드캡들을 포함하여, SRAM 블록들 (340b, 340d) 양자 모두에 메모리 코어 엔드캡들을 제공한다. SRAM 블록들 (340a, 340c 및 340b, 340d) 의 세트들 사이에, 메모리 수직-보더 셀 (620) 이 위치될 수도 있다. 메모리 수직-보더 셀 (620) 은 양면(듀얼) 메모리 코어 엔드캡들을 포함하여, SRAM 블록들 (340a, 340c 및 340b, 340d) 의 세트들에 대한 메모리 코어 엔드캡들을 제공한다. SRAM 블록들 (340a, 340b) 의 상단 에지들 상에 그리고 SRAM 블록들 (340c, 340d) 의 하단 에지들 상에, 메모리 수평-보더 셀들 (612) 이 위치될 수도 있다. 메모리 수평-보더 셀들 (612) 은 각각 단일 메모리 코어 엔드캡을 포함하여 SRAM 블록들 (340a, 340b, 340c, 340d) 에 대한 메모리 코어 엔드캡을 제공할 수도 있다. SRAM 블록들 (340a, 340c) 의 세트의 좌측 에지 상에 그리고 SRAM 블록들 (340b, 340d) 의 우측 에지 상에, 메모리 수직-보더 셀들 (622) 이 위치될 수도 있다. 메모리 수직-보더 셀들 (622) 은 단일 메모리 코어 엔드캡을 포함하여, 각각 SRAM 블록들 (340a, 340c) 의 세트에 대한 메모리 코어 엔드캡 및 SRAM 블록들 (340b, 340d) 의 세트에 대한 메모리 코어 엔드캡을 제공한다.
메모리 수평-보더 셀 (610) 은 메모리 코어 엔드캡들 내에 파단/불연속 워드 라인들 (Wl들) 을 포함할 수도 있다. 메모리 수평-보더 셀 (610) 은 전력/접지 (PG) 트랙들 및 웰 탭들을 더 포함할 수도 있다. WL들 및 PG 트랙들은 DRC 규칙들을 만족시키기 위한 필수 WL 및 PG 트랙 격리를 제공하기 위한 적절한 분리를 갖는다. 또한, 메모리 수직-보더 셀 (620) 은 메모리 코어 엔드캡들 내에 파단/불연속 비트 라인들 (BL들) 을 포함할 수도 있다. 메모리 수직-보더 셀 (620) 은 PG 트랙들 및 웰 탭들을 더 포함할 수도 있다. BL들 및 PG 트랙들은 DRC 규칙들을 만족시키기 위한 필수 BL 및 PG 트랙 격리를 제공하기 위한 적절한 분리를 갖는다. 메모리 코어 엔드캡은 메모리에 대한 종단을 제공하는 메모리 수평-보더/수직-보더 셀들 (610, 620) 내의 메모리 레이아웃 구조로서 정의될 수도 있다.
메모리 보더 셀들 (610, 612, 620, 622) 의 각각은 경계 부분을 갖는 하나 또는 2개의 메모리 코어 엔드캡을 포함한다. 경계 부분은 메모리 갭 부분으로 지칭될 수도 있다. 구체적으로, 메모리 수평-보더 셀 (610) 은 2개의 메모리 코어 엔드캡들 사이에 메모리 갭 부분을 갖는 양면 (듀얼) 메모리 코어 엔드캡들을 포함한다. 유사하게, 메모리 수직-보더 셀 (620) 은 2개의 메모리 코어 엔드캡들 사이에 메모리 갭 부분을 갖는 양면 (듀얼) 메모리 코어 엔드캡들을 포함한다. 메모리 수평-보더 셀들 (612) 및 메모리 수직-보더 셀들 (622) 은 메모리 갭 (경계) 부분을 갖는 단일 메모리 코어 엔드캡을 포함한다. 메모리 보더 셀들 (610, 612, 620, 622) 내의 메모리 갭 부분들은 전술한 DRC 규칙들을 만족한다. 예시의 메모리 보더 셀들은 도 7 내지 도 10 과 관련하여 아래에 제공된다.
도 7 은 양면 메모리 코어 엔드캡들 (702, 704) 을 갖는 메모리 수평-보더 셀 (610) 을 개념적으로 도시하는 다이어그램 (700) 이다. 메모리 수평-보더 셀 (610) 은 셀의 제 1 측면 상에서 제 1 방향으로 수평으로 연장되는 제 1 메모리 코어 엔드캡 (702)(그 일부는 도시되지 않음) 을 포함하고, 셀의 제 2 측면 상에서 제 1 방향으로 수평으로 연장되는 제 2 메모리 코어 엔드캡 (704)(그 일부는 도시되지 않음) 을 포함한다. 제 2 측면은 제 2 방향에서 제 1 측면에 대향하고, 여기서 제 2 방향은 제 1 방향에 직교한다. 메모리 코어 엔드캡들 (702, 704) 의 각각은 웰 탭들을 포함하고 메모리 코어 엔드캡들 (702, 704) 내에서 종단하는 WL들을 포함한다. 제 1 메모리 코어 엔드캡 (702) 과 제 2 메모리 코어 엔드캡 (704) 사이에서, 메모리 갭 부분 (706) 이 제 1 방향으로 수평으로 연장된다. 메모리 갭 부분 (706) 은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 제 2 방향으로 갭을 제공한다. 갭은 메모리 코어 엔드캡들 (702, 704) 내의 WL들 및 PG 라인들의 상이한 세트들 사이의 WL 간격 및 PG 간격과 관련하여 DRC 규칙들을 만족시키기에 충분히 크다. 메모리 갭 부분 (706) 은 제 1 메모리 코어 엔드캡 (702) 으로부터 제 2 방향으로 연장되는 제 1 세트의 게이트 인터커넥트들 (710)(게이트 인터커넥트들의 서브세트만이 참조됨) 을 포함한다. 메모리 갭 부분 (706) 은 제 2 메모리 코어 엔드캡 (704) 으로부터 제 2 방향으로 연장되는 제 2 세트의 게이트 인터커넥트들 (712)(게이트 인터커넥트들의 서브세트만이 참조됨) 을 더 포함한다. 제 1 세트의 게이트 인터커넥트들 (710) 및 제 2 세트의 게이트 인터커넥트들 (712) 은 게이트 인터커넥트 컷 (714)(폴리 (POLY) 컷으로 지칭될 수도 있음) 에 의해 컷팅되는 하나의 세트의 게이트 인터커넥트들로부터 형성된다. 따라서, 제 1 및 제 2 세트의 게이트 인터커넥트들 (710, 712) 의 개개의 게이트 인터커넥트들은 동일 선상에 있고 메모리 갭 부분 (706) 의 중심 부분 (게이트 인터커넥트 컷 (714) 에 대응함) 에서 분리된다. 메모리 갭 부분 (706) 은 메모리 갭 부분 (706) 의 중심 부분에서 제 1 방향으로 연장되는 핀들 (716) 을 더 포함한다. 핀들 (716) 은 도핑되지 않을 수도 있다. 제 1 메모리 코어 엔드캡 (702) 은 제 1 확산 영역 (718) 을 포함하며, 여기서 제 1 확산 영역 (718) 은 복수의 도핑된 (n형 또는 p형) 핀들 (720)(부가 핀들 (720) 이 도시되지 않은 부분 (722) 에 위치됨) 에 의해 형성된다. 제 2 메모리 코어 엔드캡 (704) 은 제 2 확산 영역 (724) 을 포함하며, 여기서 제 2 확산 영역 (724) 은 복수의 도핑된 (n형 또는 p형) 핀들 (726)(부가 핀들 (726) 이 도시되지 않은 부분 (728) 에 위치됨) 에 의해 형성된다. 따라서, 메모리 갭 부분 (706) 의 핀들 (716), 제 1 확산 영역 (718), 및 제 2 확산 영역 (724) 은 서로 불연속적이다 (즉, 하나의 연속적인 확산 영역에 의해 형성되지 않음).
듀얼 메모리 코어 엔드캡들 (702, 704) 및 메모리 갭 부분 (706) 을 갖는 메모리 수평-보더 셀 (610) 은 SRAM 블록들 (320) 의 2개의 인접 코어 수평 에지 부분들 (322) 및 경계 부분들 (326) 에 비해 64% 만큼의 영역 절약을 제공할 수도 있다.
도 8 은 양면 메모리 코어 엔드캡들을 갖는 메모리 수직-보더 셀 (620) 을 개념적으로 예시하는 제 1 다이어그램 (800) 이다. 메모리 수직-보더 셀 (620) 은 셀의 제 1 측면 상에서 제 2 방향으로 수직으로 연장되는 제 1 메모리 코어 엔드캡 (802)(그 일부는 도시되지 않음) 을 포함하고, 셀 (620) 의 제 2 측면 상에서 제 2 방향으로 수직으로 연장되는 제 2 메모리 코어 엔드캡 (804)(그 일부는 도시되지 않음) 을 포함한다. 제 2 측면은 제 1 방향에서 제 1 측면에 대향하며, 여기서 제 1 방향은 제 2 방향에 직교한다. 메모리 코어 엔드캡들 (802, 804) 의 각각은 웰 탭들을 포함하고 메모리 코어 엔드캡들 (802, 804) 내에서 종단하는 BL들을 포함한다. 제 1 메모리 코어 엔드캡 (802) 과 제 2 메모리 코어 엔드캡 (804) 사이에서, 메모리 갭 부분 (806) 이 제 2 방향으로 수직으로 연장된다. 메모리 갭 부분 (806) 은 제 1 메모리 코어 엔드캡 (802) 과 제 2 메모리 코어 엔드캡 (804) 사이에서 제 1 방향으로 갭을 제공한다. 갭은 메모리 코어 엔드캡들 (802, 804) 내의 BL들 및 PG 라인들의 상이한 세트들 사이의 BL 간격 및 PG 간격과 관련하여 DRC 규칙들을 만족시키기에 충분히 크다. 메모리 갭 부분 (806) 은 제 2 방향으로 연장되는 게이트 인터커넥트들 (810) 을 포함한다. 메모리 갭 부분 (806) 은 제 1 방향으로 연장되는 확산 영역들 (820) 을 포함한다. 확산 영역들 (820) 은 메모리 갭 부분의 중심 부분에 있다. 확산 영역들 (820) 은 제 1 방향으로 연장되는 핀들 (핀들의 서브세트만이 라벨링됨) 을 포함한다. 제 1 메모리 코어 엔드캡 (802) 은 제 2 방향으로 연장되는 게이트 인터커넥트들 (812) 및 제 1 확산 영역 (824) 을 포함한다 (부가 게이트 인터커넥트들 (812) 은 도시되지 않은 부분 (842) 에 위치된다). 제 2 메모리 코어 엔드캡 (804) 은 제 2 방향으로 연장되는 게이트 인터커넥트들 (814) 및 제 2 확산 영역 (826) 을 포함한다 (부가 게이트 인터커넥트들 (814) 은 도시되지 않은 부분 (844) 에 위치된다). 확산 영역들 (820, 824, 826) 은 복수의 핀 컷들 (830) 이 핀들 (822) 을 커팅하기 때문에, 서로 불연속적이다.
듀얼 메모리 코어 엔드캡들 (802, 804) 및 메모리 갭 부분 (806) 을 갖는 메모리 수직-보더 셀 (620) 은 SRAM 블록들 (320) 의 2개의 인접 코어 수직 에지 부분들 (324) 및 경계 부분들 (326) 에 비해 49% 만큼의 영역 절약을 제공할 수도 있다.
도 9 는 단일 메모리 코어 엔드캡 (902) 을 갖는 메모리 수평-보더 셀 (612) 을 도시하는 다이어그램 (900) 이다. 도 10 은 단일 메모리 코어 엔드캡 (1002) 을 갖는 메모리 수직-보더 셀 (622) 을 개념적으로 도시하는 다이어그램 (1000) 이다. 메모리 수평-보더 셀 (612) 은 하나의 메모리 코어 엔드캡 (902) 및 메모리 코어 엔드캡 (902) 에 인접한 메모리 갭 (경계) 부분 (904) 을 포함한다. 메모리 수직-보더 셀 (622) 은 하나의 메모리 코어 엔드캡 (1002) 및 메모리 코어 엔드캡 (1002) 에 인접한 메모리 갭 (경계) 부분 (1004) 을 포함한다. 메모리 보더 셀들 (612, 622) 은 단지 하나의 SRAM 블록 (340) 을 종단하는데 사용될 수도 있다.
도 3 내지 도 9 를 다시 참조하면, 본 개시의 제 1 양태에서, IC 상의 메모리 수평-보더 셀 (610) 은 셀의 제 1 측면 상에서 제 1 방향으로 수평으로 연장되는 제 1 메모리 코어 엔드캡 (702), 및 셀의 제 2 측면 상에서 제 1 방향으로 수평으로 연장되는 제 2 메모리 코어 엔드캡 (704) 을 포함한다. 제 2 측면은 제 2 방향에서 제 1 측면에 대향한다. 제 2 방향은 제 1 방향에 직교한다. 메모리 수평-보더 셀 (610) 은 제 1 메모리 코어 엔드캡 (702) 과 제 2 메모리 코어 엔드캡 (704) 사이에서 제 1 방향으로 수평으로 연장되는 메모리 갭 부분 (706) 을 더 포함한다. 메모리 갭 부분 (706) 은 제 1 메모리 코어 엔드캡 (702) 과 제 2 메모리 코어 엔드캡 (704) 사이에서 제 2 방향으로 갭을 제공한다.
일 구성에서, 메모리 갭 부분 (706) 은 제 1 메모리 코어 엔드캡 (702) 으로부터 제 2 방향으로 연장되는 제 1 복수의 게이트 인터커넥트들 (710), 및 제 2 메모리 코어 엔드캡 (704) 으로부터 제 2 방향으로 연장되는 제 2 복수의 게이트 인터커넥트들 (712) 을 포함한다. 제 1 및 제 2 복수의 게이트 인터커넥트들 (710, 712) 의 개개의 게이트 인터커넥트들은 동일 선상에 있고 메모리 갭 부분 (706) 의 중심 부분에서 분리된다. 일 구성에서, 메모리 갭 부분 (706) 은 제 1 방향으로 연장되는 복수의 핀들 (716) 을 포함한다. 복수의 핀들 (716) 은 메모리 갭 부분 (706) 의 중심 부분에 있다. 일 구성에서, 제 1 메모리 코어 엔드캡 (702) 은 제 1 확산 영역 (718) 을 포함하고 제 2 메모리 코어 엔드캡은 제 2 확산 영역 (724) 을 포함한다. 메모리 갭 부분 (706) 의 복수의 핀들 (716), 제 1 확산 영역 (718), 및 제 2 확산 영역 (724) 은 서로 불연속적이다.
본 개시의 제 2 양태에서, IC 상의 메모리 수직-보더 셀 (620) 은 셀의 제 1 측면 상에서 제 2 방향으로 수직으로 연장되는 제 1 메모리 코어 엔드캡 (802), 및 셀의 제 2 측면 상에서 제 2 방향으로 수직으로 연장되는 제 2 메모리 코어 엔드캡 (804) 을 포함한다. 제 2 측면은 제 1 방향에서 제 1 측면에 대향한다. 제 1 방향은 제 2 방향에 직교한다. 메모리 수직-보더 셀 (620) 은 제 1 메모리 코어 엔드캡 (802) 과 제 2 메모리 코어 엔드캡 (804) 사이에서 제 2 방향으로 수직으로 연장되는 메모리 갭 부분 (806) 을 더 포함한다. 메모리 갭 부분 (806) 은 제 1 메모리 코어 엔드캡 (802) 과 제 2 메모리 코어 엔드캡 (804) 사이에서 제 1 방향으로 갭을 제공한다.
일 구성에서, 메모리 갭 부분 (806) 은 제 2 방향으로 연장되는 복수의 게이트 인터커넥트들 (810) 을 포함한다. 일 구성에서, 메모리 갭 부분 (806) 은 제 1 방향으로 연장되는 적어도 하나의 확산 영역 (820) 을 포함한다. 확산 영역(들)(820) 은 메모리 갭 부분 (806) 의 중심 부분에 있다. 일 구성에서, 확산 영역(들)(820) 은 제 1 방향으로 연장되는 복수의 핀들 (822) 을 포함한다. 일 구성에서, 제 1 메모리 코어 엔드캡 (802) 은 제 1 확산 영역 (824) 을 포함하고 제 2 메모리 코어 엔드캡 (804) 은 제 2 확산 영역 (826) 을 포함한다. 메모리 갭 부분 (806) 의 확산 영역(들)(820), 제 1 확산 영역 (824), 및 제 2 확산 영역 (826) 은, 제 1 메모리 코어 엔드캡 (802) 과 메모리 갭 부분 (806) 의 계면에서 그리고 제 2 메모리 코어 엔드캡 (804) 과 메모리 갭 부분 (806) 의 계면에서 핀 컷들 (830) 의 결과로서, 서로 불연속적이다. 메모리 갭 부분 (806) 의 중심에 부가 핀 컷 (830) 이 있을 수도 있다.
본 개시의 제 3 양태에서, IC 는 제 1 메모리 블록 (340)(또는 메모리 블록들 (400, 410, 420, 430, 440, 450, 460, 470)), 제 2 메모리 블록 (340)(또는 메모리 블록들 (400, 410, 420, 430, 440, 450, 460, 470)), 및 제 1 메모리 블록 (340) 과 제 2 메모리 블록 (340) 사이의 제 1 메모리 보더 셀 (610, 620) 을 포함한다. 제 1 메모리 보더 셀 (610, 620) 은 셀의 제 1 측면 상의 제 1 메모리 블록 (340) 에 대한 제1 메모리 코어 엔드캡 (702, 802), 및 셀의 제 2 측면 상의 제 2 메모리 블록 (340) 에 대한 제 2 메모리 코어 엔드캡 (704, 804) 을 포함한다. 제 2 측면은 제 1 측면에 대향한다. 제 1 메모리 보더 셀 (610, 620) 은 제 1 메모리 코어 엔드캡 (702, 802) 과 제 2 메모리 코어 엔드캡 (704, 804) 사이에 메모리 갭 부분 (706, 806) 을 더 포함한다. 메모리 갭 부분 (706, 806) 은 제 1 메모리 코어 엔드캡 (702, 802) 및 제 2 메모리 코어 엔드캡 (704, 804) 사이에 갭을 제공한다. 일 구성에서, 제 1 메모리 블록 및 제 2 메모리 블록은 각각 SRAM 일 수도 있다.
일 구성에서, 제 1 메모리 보더 셀은 수평-보더 셀 (610) 이고, 제 1 메모리 코어 엔드캡 (702) 은 셀의 제 1 측면 상에서 제 1 방향으로 수평으로 연장되고, 제 2 메모리 코어 엔드캡 (704) 은 셀의 제 2 측면 상에서 제 1 방향으로 수평으로 연장된다. 제 2 측면은 제 2 방향에서 제 1 측면에 대향한다. 제 2 방향은 제 1 방향에 직교한다. 메모리 갭 부분 (706) 은 제 1 메모리 코어 엔드캡 (702) 과 제 2 메모리 코어 엔드캡 (704) 사이에서 제 1 방향으로 수평으로 연장된다. 일 구성에서, 메모리 갭 부분 (706) 은 제 1 메모리 코어 엔드캡 (702) 으로부터 제 2 방향으로 연장되는 제 1 복수의 게이트 인터커넥트들 (710), 및 제 2 메모리 코어 엔드캡 (704) 으로부터 제 2 방향으로 연장되는 제 2 복수의 게이트 인터커넥트들 (712) 을 포함한다. 제 1 및 제 2 복수의 게이트 인터커넥트들 (710, 712) 의 개개의 게이트 인터커넥트들은 동일 선상에 있고 메모리 갭 부분 (706) 의 중심 부분에서 분리된다. 일 구성에서, 메모리 갭 부분 (706) 은 제 1 방향으로 연장되는 복수의 핀들 (716) 을 포함한다. 복수의 핀들 (716) 은 메모리 갭 부분 (706) 의 중심 부분에 있다. 일 구성에서, 제 1 메모리 코어 엔드캡 (702) 은 제 1 확산 영역 (718) 을 포함하고 제 2 메모리 코어 엔드캡 (704) 은 제 2 확산 영역 (724) 을 포함한다. 확산 영역들 (718, 724) 은 상이한 확산 영역들에 의해 형성되며, 이들 양자 모두는 도핑되지 않을 수 있는 핀들 (716) 을 포함하는 영역으로부터 분리된다. 결과적으로, 메모리 갭 부분 (706) 의 복수의 핀들 (716), 제 1 확산 영역 (718), 및 제 2 확산 영역 (724) 은 서로 불연속적이다.
일 구성에서, 제 1 메모리 보더 셀은 수직-보더 셀 (620) 이고, 제 1 메모리 코어 엔드캡 (802) 은 셀의 제 1 측면 상에서 제 2 방향으로 수직으로 연장되고, 제 2 메모리 코어 엔드캡 (804) 은 셀의 제 2 측면 상에서 제 2 방향으로 수평으로 연장된다. 제 2 측면은 제 1 방향에서 제 1 측면에 대향한다. 제 1 측면은 제 2 방향에 직교한다. 메모리 갭 부분 (806) 은 제 1 메모리 코어 엔드캡 (802) 과 제 2 메모리 코어 엔드캡 (804) 사이에서 제 2 방향으로 수직으로 연장된다. 일 구성에서, 메모리 갭 부분 (806) 은 제 2 방향으로 연장되는 복수의 게이트 인터커넥트들 (810) 을 포함한다. 일 구성에서, 메모리 갭 부분 (806) 은 제 1 방향으로 연장되는 적어도 하나의 확산 영역 (820) 을 포함한다. 확산 영역(들)(820) 은 메모리 갭 부분 (806) 의 중심 부분에 있다. 일 구성에서, 확산 영역(들)(820) 은 제 1 방향으로 연장되는 복수의 핀들 (822) 을 포함한다. 일 구성에서, 제 1 메모리 코어 엔드캡 (802) 은 제 1 확산 영역 (824) 을 포함하고 제 2 메모리 코어 엔드캡 (804) 은 제 2 확산 영역 (826) 을 포함한다. 메모리 갭 부분 (806) 의 확산 영역(들)(820), 제 1 확산 영역 (824), 및 제 2 확산 영역 (826) 은, 제 1 메모리 코어 엔드캡 (802) 과 메모리 갭 부분 (806) 의 계면에서 그리고 제 2 메모리 코어 엔드캡 (804) 과 메모리 갭 부분 (806) 의 계면에서 핀 컷들 (830) 의 결과로서, 서로 불연속적이다. 메모리 갭 부분 (806) 의 중심에 부가 핀 컷 (830) 이 있을 수도 있다.
일 구성에서, 제 1 메모리 블록 (340) 은 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖는다. 제 1 메모리 보더 셀 (610, 620) 은 제 1 메모리 블록 (340) 의 제 2 측면에 인접한다. IC 는 제 1 메모리 블록 (340) 의 제 1 측면에서 제 1 메모리 블록 (340) 에 인접한 제 2 메모리 보더 셀 (612, 622) 을 더 포함한다. 제 2 메모리 보더 셀 (612, 622) 은 제 1 메모리 블록 (340) 의 제 1 측면에 인접한 셀의 제 1 측면 상의 제 1 메모리 블록 (340) 에 대한 하나의 메모리 코어 엔드캡 (902, 1002), 및 셀의 제 2 측면 상의 메모리 갭 부분 (904, 1004) 을 포함한다.
일 구성에서, 제 1 메모리 블록 (400, 410, 420, 430, 440, 450, 460, 470) 은 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖는다. 제 1 메모리 보더 셀 (610, 620) 은 제 1 메모리 블록의 제 2 측면에 인접한다. 제 1 메모리 블록 (400, 410, 420, 430, 440, 450, 460, 470) 은 제 1 메모리 블록 (400, 410, 420, 430, 440, 450, 460, 470) 의 제 1 측면 상의 하나의 메모리 코어 엔드캡 (322, 324) 및 메모리 갭 부분 (경계 부분)(326) 을 포함한다. 이러한 메모리 블록 (400, 410, 420, 430, 440, 450, 460, 470) 은 도 5 에 도시된 바와 같이 SRAM 어레이의 외주 (502, 504) 에서 사용될 수 있다.
도 6 내지 도 8 을 다시 참조하면, 메모리 수평-보더 셀들 (610) 및 메모리 수직-보더 셀들 (620) 은 듀얼 메모리 코어 엔드캡들로 구성된다. 셀들 (610, 620) 은 SRAM 어레이에서 베이스 SRAM 블록들 (340) 에 인접하여 위치될 수도 있으며, 여기서 SRAM 블록들 (340) 은 메모리 코어 엔드캡들 및 경계 부분들을 배제한다. 듀얼 메모리 코어 엔드캡들 (702, 704) 및 메모리 갭 부분 (706) 을 갖는 메모리 수평-보더 셀 (610) 은 SRAM 블록들 (320) 의 2개의 인접 코어 수평 에지 부분들 (322) 및 경계 부분들 (326) 에 비해 64% 만큼의 영역 절약을 제공할 수도 있다. 또한, 듀얼 메모리 코어 엔드캡들 (802, 804) 및 메모리 갭 부분 (806) 을 갖는 메모리 수직-보더 셀 (620) 은 SRAM 블록들 (320) 의 2개의 인접 코어 수직 에지 부분들 (324) 및 경계 부분들 (326) 에 비해 49% 만큼의 영역 절약을 제공할 수도 있다. 함께, 메모리 수평-보더 셀들 (610) 및 메모리 수직-보더 셀들 (620) 로 접합한, 별도의 베이스 SRAM 블록들은, 그 이상이 아니면, 약 2% 의 영역 절약을 제공할 수도 있고, 따라서 SoC 디바이스에서 SRAM 풋프린트를 감소시킬 수도 있다.
위에 개요가 설명된 개념들은 일반적으로 하드 매크로 블록들에 적용될 수도 있는데, 이는 통상적으로 어레이에 배치되는 하드 매크로 블록들이 하드 매크로 블록 어레이에서의 풋프린트(footprint) 절약을 초래하는 수평-보더 셀들 및 수직-보더 셀들에 인접하여 배치되고 이들과 인터페이싱될 수도 있도록 재설계될 수도 있기 때문이다. 따라서, 이러한 신규한 배치 및 인터페이스 기법은 일반적으로 하드 매크로 블록들에 적용될 수도 있다. 일 구성에서, 신규한 배치 및 인터페이스 기법은 메모리들에 적용될 수도 있고, 특정 구성에서, SRAM들에 적용될 수도 있다.
개시된 프로세스들에서의 단계들의 특정 순서 또는 계위는 예시적인 접근법들의 예시임이 이해된다. 설계 선호도들에 기초하여, 프로세스들에서의 단계들의 특정 순서 또는 계위는 재배열될 수도 있음이 이해된다. 또한, 일부 단계들은 조합 또는 생략될 수도 있다. 첨부의 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제시하며, 제시된 특정 순서 또는 계위로 제한되도록 의도되지 않는다.
이전의 설명은 당업자가 본 명세서에서 설명된 다양한 양태들을 실시하는 것을 가능하게 하기 위해 제공된다. 이들 양태들에 대한 다양한 수정들은 당업자에게 쉽게 자명할 것이며, 본 명세서에 정의된 일반적인 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본 명세서에 나타낸 양태들에 제한되도록 의도되는 것이 아니라, 청구항 언어에 부합하는 전체 범위가 부여되어야 하며, 단수형 엘리먼트에 대한 언급은, 특별히 그렇게 언급되지 않았으면, "하나 및 오직 하나만" 을 의미하도록 의도되는 것이 아니라 오히려 "하나 이상" 을 의미하도록 의도된다. 단어 "예시적인" 은 본 명세서에서 "예, 실례, 또는 예시의 역할을 하는 것" 을 의미하도록 사용된다.　 "예시적인" 으로서 본 명세서에서 설명된 임의의 양태가 반드시 다른 양태들에 비해 유리하거나 또는 바람직한 것으로서 해석될 필요는 없다. 구체적으로 달리 언급되지 않으면, 용어 "일부"는 하나 이상을 나타낸다. "A, B, 또는 C 중 적어도 하나", "A, B, 및 C 중 적어도 하나", 및 "A, B, C, 또는 이들의 임의의 조합” 과 같은 조합들은, A, B, 및/또는 C 의 임의의 조합을 포함할 수도 있고, A 의 배수들, B 의 배수들, 또는 C 의 배수들을 포함할 수도 있다.　 구체적으로, "A, B, 또는 C 중 적어도 하나", "A, B, 및 C 중 적어도 하나", 및 "A, B, C, 또는 이들의 임의의 조합"과 같은 조합들은 A만, B만, C만, A 와 B, A 와 C, B 와 C, 또는 A 와 B 와 C 일 수도 있으며, 여기서 임의의 이러한 조합들은 A, B, 또는 C 의 하나 이상의 멤버 또는 멤버들을 포함할 수도 있다. 2개의 인터커넥트들은 동일한 직선을 따라 놓이는 경우 “동일 선상” 이라고 할 수도 있다. 당업자들에게 알려져 있거나 또는 나중에 알려지게 될 본 개시 전체에 걸쳐 설명된 다양한 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 등가물들은 본 명세서에 참조로 명백히 통합되고 청구항들에 의해 포괄되도록 의도된다. 또한, 본 명세서에 개시된 어느 것도 이러한 개시가 청구항들에서 명시적으로 인용되는지 여부에 관계없이 공중에 전용되도록 의도되지 않는다. 어떠한 청구항 엘리먼트도 그 엘리먼트가 구절 "위한 수단" 을 이용하여 명백하게 인용되지 않는 한 수단 플러스 기능으로서 해석되지 않아야 한다.
다음의 예들은 예시일 뿐이며 제한 없이 본 명세서에 설명된 다른 실시형태들 또는 교시들의 양태들과 조합될 수도 있다.
예 1 은 셀의 제 1 측 상에서 제 1 방향으로 수평으로 연장되는 제 1 메모리 코어 엔드캡, 및 셀의 제 2 측 상에서 제 1 방향으로 수평으로 연장되는 제 2 메모리 코어 엔드캡을 포함하는 IC 상의 메모리 수평-보더 셀이다. 제 2 측면은 제 2 방향에서 제 1 측면에 대향한다. 제 2 방향은 제 1 방향에 직교한다. 메모리 수평-보더 셀은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에서 제 1 방향으로 수평으로 연장되는 메모리 갭 부분을 더 포함한다. 메모리 갭 부분은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 제 2 방향으로 갭을 제공한다.
예 2 는 예 1 의 메모리 수평-보더 셀이고, 메모리 갭 부분은 제 1 메모리 코어 엔드캡으로부터 제 2 방향으로 연장되는 제 1 복수의 게이트 인터커넥트들, 및 제 2 메모리 코어 엔드캡으로부터 제 2 방향으로 연장되는 제 2 복수의 게이트 인터커넥트들을 포함한다. 제 1 및 제 2 복수의 게이트 인터커넥트들의 개개의 게이트 인터커넥트들은 동일 선상에 있고 메모리 갭 부분의 중심 부분에서 분리된다.
예 3 은 예들 1 및 2 중 임의의 것의 메모리 수평-보더 셀이고, 메모리 갭 부분은 제 1 방향으로 연장되는 복수의 핀들을 포함한다. 복수의 핀들은 메모리 갭 부분의 중심 부분에 있다.
예 4 는 예 3 의 메모리 수평-보더 셀이고, 제 1 메모리 코어 엔드캡은 제 1 확산 영역을 포함하고, 제 2 메모리 코어 엔드캡은 제 2 확산 영역을 포함한다. 메모리 갭 부분의 복수의 핀들, 상기 제 1 확산 영역, 및 상기 제 2 확산 영역은 서로 불연속적이다.
예 5 는 셀의 제 1 측 상에서 제 2 방향으로 수직으로 연장되는 제 1 메모리 코어 엔드캡, 및 셀의 제 2 측 상에서 제 2 방향으로 수직으로 연장되는 제 2 메모리 코어 엔드캡을 포함하는 IC 상의 메모리 수평-보더 셀이다. 제 2 측면은 제 1 방향에서 제 1 측면에 대향한다. 제 1 방향은 제 2 방향에 직교한다. 메모리 수직-보더 셀은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에서 제 2 방향으로 수직으로 연장되는 메모리 갭 부분을 더 포함한다. 메모리 갭 부분은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 제 1 방향으로 갭을 제공한다.
예 6 은 예 5 의 메모리 수직-보더 셀이고, 메모리 갭 부분은 제 2 방향으로 연장되는 복수의 게이트 인터커넥트들을 포함한다.
예 7 은 예들 5 및 6 중 임의의 것의 메모리 수직-보더 셀이고, 메모리 갭 부분은 제 1 방향으로 연장되는 확산 영역을 포함한다. 확산 영역은 메모리 갭 부분의 중심 부분에 있다.
예 8 은 예 7 의 메모리 수직-보더 셀이고, 확산 영역은 제 1 방향으로 연장되는 복수의 핀들을 포함한다.
예 9 는 예들 7 및 8 중 임의의 것의 메모리 수직-보더 셀이고, 제 1 메모리 코어 엔드캡은 제 1 확산 영역을 포함하고, 제 2 메모리 코어 엔드캡은 제 2 확산 영역을 포함한다. 메모리 갭 부분의 확산 영역, 제 1 확산 영역, 및 제 2 확산 영역은 서로 불연속적이다.
예 10 은 제 1 메모리 블록, 제 2 메모리 블록, 및 제 1 메모리 블록과 제 2 메모리 블록 사이의 제 1 메모리 보더 셀을 포함하는 IC 이다. 제 1 메모리 보더 셀은 셀의 제 1 측 상의 제 1 메모리 블록에 대한 제 1 메모리 코어 엔드캡, 및 셀의 제 2 측 상의 제 2 메모리 블록에 대한 제 2 메모리 코어 엔드캡을 포함한다. 제 2 측면은 제 1 측면에 대향한다. 제 1 메모리 보더 셀은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 메모리 갭 부분을 더 포함한다. 메모리 갭 부분은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에 갭을 제공한다.
예 11 은 예 10 의 IC 이며, 여기서 제 1 메모리 보더 셀은 수평-보더 셀이고, 제 1 메모리 코어 엔드캡은 셀의 제 1 측면 상에서 제 1 방향으로 수평으로 연장되고, 제 2 메모리 코어 엔드캡은 셀의 제 2 측면 상에서 상기 제 1 방향으로 수평으로 연장되고, 제 2 측면은 제 2 방향으로 제 1 측면에 대향하고, 제 2 방향은 제 1 방향에 직교하며, 메모리 갭 부분은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에서 제 1 방향으로 수평으로 연장된다.
예 12 는 예 11 의 IC 이고, 메모리 갭 부분은 제 1 메모리 코어 엔드캡으로부터 제 2 방향으로 연장되는 제 1 복수의 게이트 인터커넥트들, 및 제 2 메모리 코어 엔드캡으로부터 제 2 방향으로 연장되는 제 2 복수의 게이트 인터커넥트들을 포함한다. 제 1 및 제 2 복수의 게이트 인터커넥트들의 개개의 게이트 인터커넥트들은 동일 선상에 있고 메모리 갭 부분의 중심 부분에서 분리된다.
예 13 은 예들 11 및 12 중 임의의 것의 IC 이고, 메모리 갭 부분은 제 1 방향으로 연장되는 복수의 핀들을 포함한다. 복수의 핀들은 메모리 갭 부분의 중심 부분에 있다.
예 14 는 예 13 의 IC 이고, 제 1 메모리 코어 엔드캡은 제 1 확산 영역을 포함하고, 제 2 메모리 코어 엔드캡은 제 2 확산 영역을 포함한다. 메모리 갭 부분의 복수의 핀들, 상기 제 1 확산 영역, 및 상기 제 2 확산 영역은 서로 불연속적이다.
예 15 는 예들 10 내지 14 중 임의의 것의 IC 이며, 제 1 메모리 보더 셀은 수직-보더 셀이고, 제 1 메모리 코어 엔드캡은 셀의 제 1 측면 상에서 제 2 방향으로 수직으로 연장되고, 제 2 메모리 코어 엔드캡은 셀의 제 2 측면 상에서 제 2 방향으로 수직으로 연장되고, 제 2 측면은 제 1 방향으로 제 1 측면에 대향하고, 제 1 측면은 제 2 방향에 직교하며, 메모리 갭 부분은 제 1 메모리 코어 엔드캡과 제 2 메모리 코어 엔드캡 사이에서 제 2 방향으로 수직으로 연장된다.
예 16 은 예 15 의 IC이고, 메모리 갭 부분은 제 2 방향으로 연장되는 복수의 게이트 인터커넥트들을 포함한다.
예 17 은 예들 15 및 16 중 임의의 것의 IC 이고, 메모리 갭 부분은 제 1 방향으로 연장되는 확산 영역을 포함한다. 확산 영역은 메모리 갭 부분의 중심 부분에 있다.
예 18 은 예 17 의 IC이고, 확산 영역은 제 1 방향으로 연장되는 복수의 핀들을 포함한다.
예 19 는 예들 17 및 18 중 임의의 것의 IC 이고, 제 1 메모리 코어 엔드캡은 제 1 확산 영역을 포함하고, 제 2 메모리 코어 엔드캡은 제 2 확산 영역을 포함한다. 메모리 갭 부분의 확산 영역, 제 1 확산 영역, 및 제 2 확산 영역은 서로 불연속적이다.
예 20 은 예들 10 내지 19 중 임의의 것의 IC 이고, 제 1 메모리 블록은 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖고, 제1 메모리 보더 셀은 제 1 메모리 블록의 제 2 측면에 인접하고, IC 는 제1 메모리 블록의 제 1 측면에서 제 1 메모리 블록에 인접한 제 2 메모리 보더 셀을 더 포함한다. 제 2 메모리 보더 셀은 제 1 메모리 블록의 제 1 측면에 인접한 셀의 제 1 측면 상의 제 1 메모리 블록에 대한 하나의 메모리 코어 엔드캡, 및 셀의 제 2 측면 상의 메모리 갭 부분을 포함한다.
예 21 은 예들 10 내지 19 중 임의의 것의 IC 이며, 제 1 메모리 블록은 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖고, 제 1 메모리 보더 셀은 제 1 메모리 블록의 제 2 측면에 인접하고, 제 1 메모리 블록은 제 1 메모리 블록의 제 1 측면 상의 메모리 갭 부분 및 하나의 메모리 코어 엔드캡을 포함한다.
예 22 는 예들 10 내지 21 중 임의의 것의 IC 이고, 제 1 메모리 블록 및 제 2 메모리 블록은 각각 SRAM 이다.

Claims (22)

  1. 집적 회로 (IC) 상의 메모리 수평-보더 셀로서,
    상기 셀의 제 1 측면 상에서 제 1 방향으로 수평으로 연장되는 제 1 메모리 코어 엔드캡;
    상기 셀의 제 2 측면 상에서 상기 제 1 방향으로 수평으로 연장되는 제 2 메모리 코어 엔드캡으로서, 상기 제 2 측면은 제 2 방향에서 상기 제 1 측면에 대향하고, 상기 제 2 방향은 상기 제 1 방향에 직교하는, 상기 제 2 메모리 코어 엔드캡; 및
    상기 제 1 메모리 코어 엔드캡과 상기 제 2 메모리 코어 엔드캡 사이에서 상기 제 1 방향으로 수평으로 연장되는 메모리 갭 부분으로서, 상기 메모리 갭 부분은 상기 제 1 메모리 코어 엔드캡과 상기 제 2 메모리 코어 엔드캡 사이에서 상기 제 2 방향으로 갭을 제공하는, 상기 메모리 갭 부분을 포함하는, 집적 회로 (IC) 상의 메모리 수평-보더 셀.
  2. 제 1 항에 있어서,
    상기 메모리 갭 부분은,
    상기 제 1 메모리 코어 엔드캡으로부터 상기 제 2 방향으로 연장되는 제 1 복수의 게이트 인터커넥트들; 및
    상기 제 2 메모리 코어 엔드캡으로부터 상기 제 2 방향으로 연장되는 제 2 복수의 게이트 인터커넥트들을 포함하고, 상기 제 1 및 제 2 복수의 게이트 인터커넥트들의 개개의 게이트 인터커넥트들은 동일 선상에 있고 상기 메모리 갭 부분의 중심 부분에서 분리되는, 집적 회로 (IC) 상의 메모리 수평-보더 셀.
  3. 제 1 항에 있어서,
    상기 메모리 갭 부분은 상기 제 1 방향으로 연장되는 복수의 핀들을 포함하고, 상기 복수의 핀들은 상기 메모리 갭 부분의 중심 부분에 있는, 집적 회로 (IC) 상의 메모리 수평-보더 셀.
  4. 제 3 항에 있어서,
    상기 제 1 메모리 코어 엔드캡은 제 1 확산 영역을 포함하고;
    상기 제 2 메모리 코어 엔드캡은 제 2 확산 영역을 포함하며; 그리고
    상기 메모리 갭 부분의 상기 복수의 핀들, 상기 제 1 확산 영역, 및 상기 제 2 확산 영역은 서로 불연속적인, 집적 회로 (IC) 상의 메모리 수평-보더 셀.
  5. 집적 회로 (IC) 상의 메모리 수직-보더 셀로서,
    상기 셀의 제 1 측면 상에서 제 2 방향으로 수직으로 연장되는 제 1 메모리 코어 엔드캡;
    상기 셀의 제 2 측면 상에서 상기 제 2 방향으로 수직으로 연장되는 제 2 메모리 코어 엔드캡으로서, 상기 제 2 측면은 상기 제 1 방향에서 상기 제 1 측면에 대향하고, 상기 제 1 방향은 상기 제 2 방향에 직교하는, 상기 제 2 메모리 코어 엔드캡; 및
    상기 제 1 메모리 코어 엔드캡과 상기 제 2 메모리 코어 엔드캡 사이에서 상기 제 2 방향으로 수직으로 연장되는 메모리 갭 부분으로서, 상기 메모리 갭 부분은 상기 제 1 메모리 코어 엔드캡과 상기 제 2 메모리 코어 엔드캡 사이에서 상기 제 1 방향으로 갭을 제공하는, 상기 메모리 갭 부분을 포함하는, 집적 회로 (IC) 상의 메모리 수직-보더 셀.
  6. 제 5 항에 있어서,
    상기 메모리 갭 부분은 상기 제 2 방향으로 연장되는 복수의 게이트 인터커넥트들을 포함하는, 집적 회로 (IC) 상의 메모리 수직-보더 셀.
  7. 제 5 항에 있어서,
    상기 메모리 갭 부분은 상기 제 1 방향으로 연장하는 확산 영역을 포함하고, 상기 확산 영역은 상기 메모리 갭 부분의 중심 부분에 있는, 집적 회로 (IC) 상의 메모리 수직-보더 셀.
  8. 제 7 항에 있어서,
    상기 확산 영역은 상기 제 1 방향으로 연장되는 복수의 핀들을 포함하는, 집적 회로 (IC) 상의 메모리 수직-보더 셀.
  9. 제 7 항에 있어서,
    상기 제 1 메모리 코어 엔드캡은 제 1 확산 영역을 포함하고;
    상기 제 2 메모리 코어 엔드캡은 제 2 확산 영역을 포함하며; 그리고
    상기 메모리 갭 부분의 상기 확산 영역, 상기 제 1 확산 영역, 및 상기 제 2 확산 영역은 서로 불연속적인, 집적 회로 (IC) 상의 메모리 수직-보더 셀.
  10. 집적 회로 (IC) 로서,
    제 1 메모리 블록;
    제 2 메모리 블록; 및
    상기 제 1 메모리 블록과 상기 제 2 메모리 블록 사이의 제 1 메모리 보더 셀로서, 상기 제 1 메모리 보더 셀은:
    상기 셀의 제 1 측면 상의 상기 제 1 메모리 블록에 대한 제 1 메모리 코어 엔드캡;
    상기 셀의 제 2 측면 상의 상기 제 2 메모리 블록에 대한 제 2 메모리 코어 엔드캡으로서, 상기 제 2 측면은 상기 제 1 측면에 대향하는, 상기 제 2 메모리 코어 엔드캡; 및
    상기 제 1 메모리 코어 엔드캡과 상기 제 2 메모리 코어 엔드캡 사이의 메모리 갭 부분으로서, 상기 메모리 갭 부분은 상기 제 1 메모리 코어 엔드캡과 상기 제 2 메모리 코어 엔드캡 사이에 갭을 제공하는, 상기 메모리 갭 부분을 포함하는, 집적 회로 (IC).
  11. 제 10 항에 있어서,
    상기 제 1 메모리 보더 셀은 수평-보더 셀이고, 상기 제 1 메모리 코어 엔드캡은 상기 셀의 상기 제 1 측면 상에서 제 1 방향으로 수평으로 연장되고, 상기 제 2 메모리 코어 엔드캡은 상기 셀의 상기 제 2 측면 상에서 상기 제 1 방향으로 수평으로 연장되고, 상기 제 2 측면은 제 2 방향으로 상기 제 1 측면에 대향하고, 상기 제 2 방향은 상기 제 1 방향에 직교하며, 상기 메모리 갭 부분은 상기 제 1 메모리 코어 엔드캡과 상기 제 2 메모리 코어 엔드캡 사이에서 상기 제 1 방향으로 수평으로 연장되는, 집적 회로 (IC).
  12. 제 11 항에 있어서,
    상기 메모리 갭 부분은,
    상기 제 1 메모리 코어 엔드캡으로부터 상기 제 2 방향으로 연장되는 제 1 복수의 게이트 인터커넥트들; 및
    상기 제 2 메모리 코어 엔드캡으로부터 상기 제 2 방향으로 연장되는 제 2 복수의 게이트 인터커넥트들을 포함하고, 상기 제 1 및 제 2 복수의 게이트 인터커넥트들의 개개의 게이트 인터커넥트들은 동일 선상에 있고 상기 메모리 갭 부분의 중심 부분에서 분리되는, 집적 회로 (IC).
  13. 제 11 항에 있어서,
    상기 메모리 갭 부분은 상기 제 1 방향으로 연장되는 복수의 핀들을 포함하고, 상기 복수의 핀들은 상기 메모리 갭 부분의 중심 부분에 있는, 집적 회로 (IC).
  14. 제 13 항에 있어서,
    상기 제 1 메모리 코어 엔드캡은 제 1 확산 영역을 포함하고;
    상기 제 2 메모리 코어 엔드캡은 제 2 확산 영역을 포함하며; 그리고
    상기 메모리 갭 부분의 상기 복수의 핀들, 상기 제 1 확산 영역, 및 상기 제 2 확산 영역은 서로 불연속적인, 집적 회로 (IC).
  15. 제 10 항에 있어서,
    상기 제 1 메모리 보더 셀은 수직-보더 셀이고, 상기 제 1 메모리 코어 엔드캡은 상기 셀의 상기 제 1 측면 상에서 제 2 방향으로 수직으로 연장되고, 상기 제 2 메모리 코어 엔드캡은 상기 셀의 상기 제 2 측면 상에서 상기 제 2 방향으로 수직으로 연장되고, 상기 제 2 측면은 제 1 방향으로 상기 제 1 측면에 대향하고, 상기 제 1 측면은 상기 제 2 방향에 직교하며, 상기 메모리 갭 부분은 상기 제 1 메모리 코어 엔드캡과 상기 제 2 메모리 코어 엔드캡 사이에서 상기 제 2 방향으로 수직으로 연장되는, 집적 회로 (IC).
  16. 제 15 항에 있어서,
    상기 메모리 갭 부분은 상기 제 2 방향으로 연장되는 복수의 게이트 인터커넥트들을 포함하는, 집적 회로 (IC).
  17. 제 15 항에 있어서,
    상기 메모리 갭 부분은 상기 제 1 방향으로 연장하는 확산 영역을 포함하고, 상기 확산 영역은 상기 메모리 갭 부분의 중심 부분에 있는, 집적 회로 (IC).
  18. 제 17 항에 있어서,
    상기 확산 영역은 상기 제 1 방향으로 연장되는 복수의 핀들을 포함하는, 집적 회로 (IC).
  19. 제 17 항에 있어서,
    상기 제 1 메모리 코어 엔드캡은 제 1 확산 영역을 포함하고;
    상기 제 2 메모리 코어 엔드캡은 제 2 확산 영역을 포함하며; 그리고
    상기 메모리 갭 부분의 상기 확산 영역, 상기 제 1 확산 영역, 및 상기 제 2 확산 영역은 서로 불연속적인, 집적 회로 (IC).
  20. 제 10 항에 있어서,
    상기 제 1 메모리 블록은 제 1 측면 및 상기 제 1 측면에 대향하는 제 2 측면을 갖고, 상기 제 1 메모리 보더 셀은 상기 제 1 메모리 블록의 상기 제 2 측면에 인접하고, 상기 IC 는:
    상기 제 1 메모리 블록의 상기 제 1 측면에서 상기 제 1 메모리 블록에 인접한 제 2 메모리 보더 셀을 포함하고, 상기 제 2 메모리 보더 셀은 상기 제 1 메모리 블록의 상기 제 1 측면에 인접한 상기 셀의 제 1 측면 상에서 상기 제 1 메모리 블록에 대한 하나의 메모리 코어 엔드캡, 및 상기 셀의 제 2 측면 상의 메모리 갭 부분을 포함하는, 집적 회로 (IC).
  21. 제 10 항에 있어서,
    상기 제 1 메모리 블록은 제 1 측면 및 상기 제 1 측면에 대향하는 제 2 측면을 갖고, 상기 제 1 메모리 보더 셀은 상기 제 1 메모리 블록의 상기 제 2 측면에 인접하고, 상기 제 1 메모리 블록은 상기 제 1 메모리 블록의 상기 제 1 측면 상의 메모리 갭 부분 및 하나의 메모리 코어 엔드캡을 포함하는, 집적 회로 (IC).
  22. 제 10 항에 있어서,
    상기 제 1 메모리 블록 및 상기 제 2 메모리 블록은 각각 정적 랜덤 액세스 메모리 (SRAM) 인, 집적 회로 (IC).
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