KR20230082615A - 이종 높이 로직 셀 아키텍처 - Google Patents

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Abstract

MOS IC는 인접하는 트랜지스터 로직의 제1 및 제2 세트들을 포함하고, 이들 각각은 동일한 게이트 피치를 갖고서 제1 방향으로 연장되는 동일 선상의 게이트 상호접속부들을 포함한다. 트랜지스터 로직의 제1 세트는 제1 셀 높이 h1, 및 제1 방향에 직교하는 제2 방향으로 단방향으로 연장되는 제1 수의 Mx 층 트랙들을 갖는다. 트랜지스터 로직의 제2 세트는 제2 셀 높이 h2, 및 제2 방향으로 단방향으로 연장되는 제2 수의 Mx 층 트랙들을 갖고, h2>h1이고, 제2 수의 Mx 층 트랙들은 제1 수의 Mx 층 트랙들보다 크다. 높이 비율 hR=h2/h1이 비정수 값인 것, 또는 트랜지스터 로직의 제1 세트의 서브세트 및 트랜지스터 로직의 제2 세트의 서브세트는 하나의 로직 셀 내에 있는 것 중 적어도 하나이다.

Description

이종 높이 로직 셀 아키텍처
[0001] 본 출원은 2020년 10월 8일자로 출원된 "이종 높이 로직 셀 아키텍처(HETEROGENEOUS HEIGHT LOGIC CELL ARCHITECTURE)"라는 명칭의 미국 특허 출원 제17/065,746호의 이익을 주장하며, 이 출원은 그 전체가 본원에 참고로 명시적으로 포함된다.
[0002] 본 개시내용은 일반적으로 표준/로직 셀 아키텍처에 관한 것으로서, 보다 구체적으로는 이종 높이 표준/로직 셀 아키텍처에 관한 것이다.
[0003] 표준 셀 디바이스는 디지털 로직을 구현하는 IC(integrated circuit)이다. 그러한 표준 셀 디바이스는 주문형 IC(ASIC) 내에서 여러 번 재사용될 수 있다. SoC(system-on-a-chip) 디바이스와 같은 ASIC은 수천 내지 수백만 개의 표준 셀 디바이스를 포함할 수 있다. 전형적인 IC는 순차적으로 형성된 층들의 스택을 포함한다. 각각의 층은 이전 층 상에 적층 또는 오버레이되고 패터닝되어 트랜지스터들(예를 들어, FET(field effect transistor)들, FinFET(fin FET)들, GAAFET(gate-all-around (GAA) FET)들, 및/또는 다른 멀티게이트 FET들)을 정의하고 트랜지스터들을 회로들에 접속하는 형상들을 형성할 수 있다.
[0004] 높은(tall) 표준 셀들에 대한 더 높은 표준 셀 아키텍처는 낮은(short) 표준 셀들에 대한 더 낮은 표준 셀 아키텍처보다 더 높은 성능을 제공할 수 있는 반면, 낮은 표준 셀들에 대한 더 낮은 표준 셀 아키텍처는 높은 표준 셀들에 대한 더 높은 표준 셀 아키텍처보다 더 나은 면적 효율을 제공할 수 있다. 낮은 표준 셀 아키텍처 및 높은 표준 셀 아키텍처 양자는 더 높은 성능 또는 면적 효율 양자를 달성하기 위해 개별적으로 이용될 수 있다. 현재, 낮은 표준 셀 및 높은 표준 셀 양자를 이용하기 위한 이종 높이 표준 셀 아키텍처가 필요하다.
[0005] 본 개시내용의 일 양태에서, MOS(metal oxide semiconductor) IC는 트랜지스터 로직의 제1 세트를 포함한다. 트랜지스터 로직의 제1 세트는 제1 방향으로 연장되는 제1 복수의 게이트 상호접속부들을 갖는다. 제1 복수의 게이트 상호접속부들은 게이트 피치를 갖는다. 트랜지스터 로직의 제1 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들을 갖는다. 트랜지스터 로직의 제1 세트는 제1 셀 높이(h1)를 갖고, 각각의 쌍의 전력 레일들 사이에 제2 방향으로 단방향으로 연장되는 제1 수의 금속 x(Mx) 층 트랙들을 갖는다. 제2 방향은 제1 방향에 직교한다. MOS IC는 트랜지스터 로직의 제2 세트를 추가로 포함한다. 트랜지스터 로직의 제2 세트는 제1 방향으로 트랜지스터 로직의 제1 세트에 인접하여 로케이팅된다. 트랜지스터 로직의 제2 세트는 제1 방향으로 연장되는 제2 복수의 게이트 상호접속부들을 갖는다. 제2 복수의 게이트 상호접속부들은 제1 복수의 게이트 상호접속부들과 동일한 게이트 피치를 갖고, 각각은 제1 복수의 게이트 상호접속부들의 개개의 게이트 상호접속부와 동일 선상(collinear)에 있다. 트랜지스터 로직의 제2 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들을 갖는다. 트랜지스터 로직의 제2 세트는 제2 셀 높이(h2)를 갖고, 각각의 쌍의 전력 레일들 사이에 제2 방향으로 단방향으로 연장되는 제2 수의 Mx 층 트랙들을 갖는다. 제2 셀 높이(h2)는 제1 셀 높이(h1)보다 크다. 제2 수의 Mx 층 트랙들은 제1 수의 Mx 층 트랙들보다 크다. 높이 비율 hR=h2/h1은 비정수 값인 것, 또는 트랜지스터 로직의 제1 세트의 서브세트 및 트랜지스터 로직의 제2 세트의 서브세트는 하나의 로직 셀 내에 있는 것 중 적어도 하나이다.
[0006] 도 1은 표준 셀 및 IC 내의 다양한 층들의 측면도를 예시하는 제1 도면이다.
[0007] 도 2는 표준 셀 및 IC 내의 다양한 층들의 측면도를 예시하는 제2 도면이다.
[0008] 도 3은 이종 높이 로직 셀 아키텍처의 평면도를 개념적으로 예시하는 제1 도면이다.
[0009] 도 4는 이종 높이 로직 셀 아키텍처의 평면도를 개념적으로 예시하는 제2 도면이다.
[0010] 도 5는 이종 높이 로직 셀 아키텍처의 평면도를 개념적으로 예시하는 제3 도면이다.
[0011] 도 6은 이종 높이 로직 셀 아키텍처의 평면도를 개념적으로 예시하는 제4 도면이다.
[0012] 도 7은 이종 높이 로직 셀 아키텍처의 상이한 구성들의 평면도들을 개념적으로 예시하는 한 세트의 도면들이다.
[0013] 첨부 도면들과 관련하여 아래에 제시되는 상세한 설명은 다양한 구성들의 설명으로서 의도되고, 본원에 설명되는 개념들이 실시될 수 있는 유일한 구성들을 나타내는 것으로 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공할 목적으로 특정 상세들을 포함한다. 그러나, 이러한 개념들이 이러한 특정 상세들 없이 실시될 수 있다는 점이 당업자들에게 명백할 것이다. 일부 경우들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 회피하기 위해 블록도 형태로 도시된다. 장치들 및 방법들은 다음의 상세한 설명에서 설명될 것이고 첨부 도면들에서 다양한 블록들, 모듈들, 컴포넌트들, 회로들, 단계들, 프로세스들, 알고리즘들, 요소들 등에 의해 예시될 수 있다.
[0014] 도 1은 IC의 표준 셀 내의 다양한 층들의 측면도를 예시하는 제1 도면(100)이다. 다양한 층들은 y 방향으로 변화한다. 도 1에 예시된 바와 같이, 트랜지스터는 게이트(102)(게이트(102)가 금속, 폴리실리콘, 또는 폴리실리콘과 금속의 조합으로 형성될 수 있더라도 POLY라고 지칭될 수 있음), 소스(104), 및 드레인(106)을 갖는다. 소스(104) 및 드레인(106)은 실리콘 기판 상에 배치되고 핀들에 의해 형성될 수 있다. 게이트(102)는 제1 방향(예를 들어, 페이지로부터 나오는 z 축을 따르는 수직 방향)으로 연장될 수 있고, 핀들은 제1 방향에 직교하는 제2 방향(예를 들어, x 축을 따르는 수평 방향)으로 연장될 수 있다. 콘택 층 상호접속부(108)(금속 POLY(MP) 층 상호접속부라고도 지칭됨)는 게이트(102)와 접촉할 수 있다. 콘택 층 상호접속부(110)(금속 확산(MD) 층 상호접속부라고도 지칭됨)는 소스(104) 및/또는 드레인(106)과 접촉할 수 있다. 비아(112)는 콘택 층 상호접속부(110)와 접촉할 수 있다. 금속 1(M1) 층 상호접속부(114)는 비아(112)와 접촉할 수 있다. M1 층 상호접속부(114)는 제2 방향으로만(즉, 제2 방향으로 단방향으로) 연장될 수 있다. 비아 V1(116)은 M1 층 상호접속부(114)와 접촉할 수 있다. 금속 2(M2) 층 상호접속부(118)는 비아 V1(116)과 접촉할 수 있다. M2 층 상호접속부(118)는 제1 방향으로만(즉, 제1 방향으로 단방향으로) 연장될 수 있다. M2 층은 최저 수직 층이다. 구체적으로, M2 층은 수직 방향으로 단방향일 수 있고, 실리콘 기판에 가장 가까운 수직 단방향 층이다. 더 높은 층들은 비아들 V2를 포함하는 비아 층 및 M3 층 상호접속부들을 포함하는 금속 3(M3) 층을 포함한다. M3 층 상호접속부들은 제2 방향으로 연장될 수 있다.
[0015] 도 2는 표준 셀 및 IC 내의 다양한 층들의 측면도를 예시하는 제2 도면(200)이다. 다양한 층들은 y 방향으로 변화한다. 도 2에 예시된 바와 같이, 트랜지스터는 게이트(202), 소스(204) 및 드레인(206)을 갖는다. 소스(204) 및 드레인(206)은 핀들에 의해 형성될 수 있다. 게이트(202)는 제1 방향(예를 들어, 페이지로부터 나오는 z축을 따르는 수직 방향)으로 연장될 수 있고, 핀들은 제1 방향에 직교하는 제2 방향(예를 들어, x축을 따르는 수평 방향)으로 연장될 수 있다. 콘택 층 상호접속부(208)는 게이트(202)와 접촉할 수 있다. 콘택 층 상호접속부(210)는 소스(204) 및/또는 드레인(206)과 접촉할 수 있다. 비아(212)는 콘택 층 상호접속부(208)와 접촉할 수 있다. M1 층 상호접속부(214)는 비아(212)와 접촉할 수 있다. M1 층 상호접속부(214)는 제2 방향으로만(즉, 제2 방향으로 단방향으로) 연장될 수 있다. 비아 V1(216)는 M1 층 상호접속부(214)와 접촉할 수 있다. M2 층 상호접속부(218)는 비아 V1(216)와 접촉할 수 있다. M2 층 상호접속부(218)는 제1 방향으로만(즉, 제1 방향으로 단방향으로) 연장될 수 있다. M2 층은 최저 수직 층이다. 구체적으로, M2 층은 수직 방향으로 단방향일 수 있고, 실리콘 기판에 가장 가까운 수직 단방향 층이다. 더 높은 층들은 비아들 V2를 포함하는 비아 층 및 M3 층 상호접속부들을 포함하는 M3 층을 포함한다. M3 층 상호접속부들은 제2 방향으로 연장될 수 있다. IC가 도 1, 2에서 FinFET들을 갖는 것으로 예시되지만, IC는 더블-게이트 FET들, 트리(tri)-게이트 FET들 및/또는 GAAFET들과 같은 다른 멀티게이트 FET들을 포함할 수 있다.
[0016] 표준 셀들은 설계에서 표준화된 셀들이다. 동일한 표준 셀은 IC 전반에서 수천 번 이용될 수 있다. 본원에서, 표준 셀들은 로직 셀들로서 지칭될 수 있다. 로직 셀은 입력들의 세트 및 출력들의 세트를 가지며, 입력들/출력들은 (상이한 로직 셀들을 가로지르는 인터-셀 라우팅보다는) 로직 셀 내에서의 인트라-셀 라우팅을 통해 상호접속된다. 그러한 로직 셀은 IC에서 동일한 인트라-셀 라우팅 구성으로 수백 내지 수천 번 이용될 수 있다. 셀의 높이는 셀의 최상부 및 최하부 부분들에 로케이팅된 전력 레일들의 대응하는 쌍들 사이의 (도 1, 2의 제1 방향으로의) 거리와 동일하고, 최상부 및 최하부 셀 에지들은 전력 레일들 각각의 중심들을 통해 연장된다. 로직 셀들의 셀 높이들은 기술적 개선들 및 설계 푸시들을 통해 감소될 수 있다. 기술 개선들과 관련하여, 프로세스의 최소 피처 크기가 감소되는 더 작은 기술 프로세스 노드로 전이함으로써 셀 높이들이 감소될 수 있다. 그러한 개선은 인트라-셀 라우팅(로직 셀이 로직 기능을 제공할 수 있도록 하는 로직 셀 내의 트랜지스터들 사이의 상호접속들)을 위해 로직 셀 내의 트랙들의 수를 감소시키지 않고 로직 셀의 셀 높이를 감소시킨다. 설계 푸시들과 관련하여, 셀 높이들은 인트라-셀 라우팅을 위한 로직 셀 내의 트랙들의 수의 감소를 통해 감소될 수 있다. 인트라-셀 라우팅을 위해 트랙들의 수를 (예를 들어, 5개에서 4개, 3개 또는 2개로) 감소시키는 것을 통해 로직 셀의 셀 높이를 감소시키는 것은 면적 효율을 증가시키지만, 인트라-셀 라우팅을 불가능하지는 않더라도 어렵게 할 수 있다. 인트라-셀 라우팅이 여전히 가능한 경우, 트랙 감소는 로직 셀의 성능을 감소시킬 수 있다. 위에 논의된 바와 같이, 높은 로직 셀들에 대한 더 높은 로직 셀 아키텍처는 낮은 로직 셀들에 대한 더 낮은 로직 셀 아키텍처보다 더 높은 성능을 제공할 수 있는 반면, 낮은 로직 셀들에 대한 더 낮은 로직 셀 아키텍처는 높은 로직 셀들에 대한 더 높은 로직 셀 아키텍처보다 더 나은 면적 효율을 제공할 수 있다. 동일한 기술 프로세스 노드를 갖는 낮은 로직 셀 아키텍처 및 높은 로직 셀 아키텍처 양자는 더 높은 성능 및 면적 효율 양자를 달성하기 위해 이용될 수 있다. 낮은 로직 셀 및 높은 로직 셀 양자를 이용하기 위한 이종 높이 로직 셀 아키텍처가 아래에 제공된다.
[0017] 도 3은 이종 높이 로직 셀 아키텍처의 평면도를 개념적으로 예시하는 제1 도면(300)이다. 도 3에 예시된 바와 같이, 이종 높이 로직 셀 아키텍처는 혼합된 높이 아키텍처를 포함할 수 있고, 여기서 높이(h2)를 갖는 더 높은 높이 부분(370)은 높이(h1)를 갖는 더 낮은 높이 부분(380)에 인접하여 로케이팅되고, 여기서 h2>h1이고, 전력 레일(330)은 2개의 부분 사이에 공유된다. 2개의 높이 사이의 높이 비율 hR=h2/h1은 제1 구성에서 비정수 값 또는 제2 구성에서 정수 값(예를 들어, 2, 3)일 수 있다. 전력 레일(330)은 더 높은 높이 부분(370)과 더 낮은 높이 부분(380) 양자에 전원 전압 Vdd 또는 접지 전압 Vss를 제공할 수 있다. 더 높은 높이 부분(370)은 제2 방향으로 연장되는 전력 레일들(310, 330) 및 제2 방향에 직교하는 제1 방향으로 연장되는 게이트 상호접속부들(360)을 포함한다. 더 높은 높이 부분(370)은 전력 레일들(310, 330) 사이에 제2 방향으로 단방향으로 연장되는 Mx 층 트랙들(320)의 세트를 제공한다. Mx 층은 제2 방향으로 단방향으로 연장되는 최저 금속 층일 수 있다. 예를 들어, Mx 층은 M1 금속 층 또는 M0 금속 층일 수 있다. Mx 층 트랙들(320)은 인트라-셀 라우팅을 위해 사용될 수 있다. 더 낮은 높이 부분(380)은 제2 방향으로 연장되는 전력 레일들(330, 350), 및 게이트 상호접속부들(360)을 포함한다. 더 낮은 높이 부분(380)은 전력 레일들(330, 350) 사이에 제2 방향으로 단방향으로 연장되는 Mx 층 트랙들(340)의 세트를 제공한다. Mx 층 트랙들(340)은 또한 인트라-셀 라우팅을 위해 사용될 수 있다.
[0018] 게이트 상호접속부들(360)은 더 높은 높이 부분(370) 및 더 낮은 높이 부분(380) 둘 다에 대해 동일한 피치(pg)를 갖고, 피치(pg)는 인접한 게이트 상호접속부들의 중심들 사이의 거리이다. Mx 층 트랙들(320)의 세트의 피치(p2)는 Mx 층 트랙들(340)의 세트의 피치(p1)와 동일하거나 상이할 수 있고, 피치들(p1, p2)은 대응하는 인접한 Mx 층 트랙들의 중심들 사이의 거리들이다. 제1 구성에서, Mx 층 트랙들(320)의 세트와 Mx 층 트랙들(340)의 세트는 동일한 피치(p2=p1)를 갖는다. 제2 구성에서, Mx 층 트랙들(320)의 세트와 Mx 층 트랙들(340)의 세트는 상이한 피치들(p2≠p1)을 갖는다.
[0019] 더 높은 높이 부분(370)이 복잡한 로직 셀들의 인트라-셀 라우팅을 위해 충분한 수의 Mx 층 트랙들(320)을 제공함에 따라, 더 높은 높이 부분(370)은 복잡한 로직 셀들(예를 들어, 플립-플롭들 또는 다른 복잡한 또는 더 높은 성능 로직)을 위해 이용될 수 있다. 더 높은 높이 부분(370)은 또한 p형 및 n형 확산 영역들을 위한 더 큰 면적(즉, 더 많은 수의 핀들)을 제공하고, 따라서 더 낮은 높이 부분(380)보다 더 높은 성능을 제공할 수 있다. 더 적은 Mx 층 트랙들(340)이 제공됨에 따라, 더 낮은 높이 부분(380)은 간단한 로직 셀들(예를 들어, 조합 로직 셀들)을 위해 이용될 수 있다.
[0020] 더 높은 높이 부분(370) 및 더 낮은 높이 부분(380) 내에는, 로직 셀들이 로케이팅될 수 있다. 로직 셀은 부분들(370, 380) 중 하나에만 또는 부분들(370, 380) 둘 다에 걸쳐 있을 수 있다. 높이 비율 hR=h2/h1을 다시 참조하면, 높이 비율 hR=h2/h1은 비정수 값 또는 정수 값일 수 있다. 높이 비율 hR=h2/h1이 비정수 값인 경우, 개별 로직 셀들은 부분들(370, 380) 중 하나에 그리고/또는 부분들(370, 380) 둘 다에 걸쳐 있을 수 있다. 따라서, IC의 개별 로직 셀들은 동종-높이 설계 및/또는 이종-높이 설계를 가질 수 있다. 높이 비율 hR=h2/h1이 정수 값인 경우, 2개의 구성이 가능하다. 제1 구성에서, 개별 로직 셀들은 부분들(370, 380) 둘 다에 걸쳐 있을 수 있다. 따라서, IC의 모든 개별 로직 셀들은 이종-높이 설계를 가질 수 있다. 제2 구성에서, 개별 로직 셀들은 부분들(370, 380) 중 하나에 그리고/또는 부분들(370, 380) 둘 다에 걸쳐 있을 수 있다. 따라서, IC의 개별 로직 셀들은 동종-높이 설계 및/또는 이종-높이 설계를 가질 수 있다. 이종 높이 로직 셀 아키텍처 내의 로직 셀들의 예시적인 로케이션들이 도 4, 5에 예시된다.
[0021] 도 4는 이종 높이 로직 셀 아키텍처의 평면도를 개념적으로 예시하는 제2 도면(400)이다. 도 4에 도시된 바와 같이, 로직 셀(402)은 높이(h1)를 갖는 낮은 단일-높이 셀일 수 있고, 로직 셀(404)은 높이 2*h1을 갖는 낮은 이중-높이 셀일 수 있고, 로직 셀(408)은 높이(h2)를 갖는 높은 단일-높이 셀일 수 있고, 로직 셀(410)은 높이 2*h2를 갖는 높은 이중-높이 셀일 수 있고, 로직 셀(406)은 높이( h1+h2)를 갖는 높은 높이 부분 및 낮은 높이 부분 둘 다에 걸쳐 있을 수 있다. 일례에서, 로직 셀들(402, 404)은 간단한 로직 셀들일 수 있고; 로직 셀들(408, 410)은 복잡한 로직 셀들일 수 있고; 로직 셀(406)은 혼합된 간단한/복잡한 기능을 가질 수 있다.
[0022] 도 5는 이종 높이 로직 셀 아키텍처의 평면도를 개념적으로 예시하는 제3 도면(500)이다. 도 5에 도시된 바와 같이, 로직 셀(502)은 높이(h1)를 갖는 낮은 단일 높이 셀일 수 있고, 로직 셀(506)은 높이 2*h1을 갖는 낮은 이중 높이 셀일 수 있고, 로직 셀(514)은 높이(h2)를 갖는 높은 단일 높이 셀일 수 있고, 로직 셀(512)은 높이 2*h2를 갖는 높은 이중 높이 셀일 수 있고, 로직 셀들(504, 508, 510)은 높은 높이 부분과 낮은 높이 부분 둘 다를 포함할 수 있다. 예를 들어, 로직 셀(504)은 높이 2*h1+2*h2를 갖는 낮은, 높은, 높은, 낮은 부분들을 그 순서로 포함할 수 있고; 로직 셀(508)은 높이(h1+h2)를 갖는 낮은 부분 및 높은 부분을 포함할 수 있고; 로직 셀(510)은 높이(2*h1+2*h2)를 갖는 높은, 낮은, 낮은, 높은 부분들을 그 순서로 포함할 수 있다. 일례에서, 로직 셀들(502, 506)은 간단한 로직 셀들일 수 있고; 로직 셀들(512, 514)은 복잡한 로직 셀들일 수 있고; 로직 셀들(504, 508, 510)은 혼합된 간단한/복잡한 기능을 가질 수 있다.
[0023] 도 6은 이종 높이 로직 셀 아키텍처의 평면도를 개념적으로 예시하는 제4 도면(600)이다. 이종 높이 로직 셀 아키텍처는 제1 높이(h1)를 갖는 더 낮은 높이 부분들 및 제2 높이(h2)를 갖는 더 높은 높이 부분들을 포함할 수 있고, 여기서 h2>h1이고, 더 높은 높이 부분들은 더 낮은 높이 부분들보다 더 많은 수의 Mx 층 트랙들을 갖는다. 하나의 로직 셀(602)은 더 높은 높이 부분들 및 더 낮은 높이 부분들 둘 다를 포함할 수 있다. 예를 들어, 로직 셀(602)은 트랜지스터 로직의 제1 세트(604) 및 트랜지스터 로직의 제2 세트(606)를 포함할 수 있다. 트랜지스터 로직은 대응하는 더 높은 높이/더 낮은 높이 부분들 내에 로직 게이트들을 형성하는 p형 MOS(pMOS) 및 n형 MOS(nMOS) 트랜지스터들 둘 다를 포함한다. 하나의 로직 셀(602)의 높이(hm)는 (n1-1)h1+(n2-1)h2와 동일하고, 여기서 n1≥2이고 n1은 트랜지스터 로직의 제1 세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 트랜지스터 로직의 제2 세트 내의 전력 레일 트랙들의 수이고, 여기서 n1+n2-1은 하나의 로직 셀(602) 내의 전력 레일들의 총 수이다. 도 6에 예시된 바와 같이, n1=7 및 n2=3이고, 따라서 로직 셀(602)의 높이는 6*h1+2*h2이다.
[0024] 도 7은 이종 높이 로직 셀 아키텍처의 상이한 구성들의 평면도들을 개념적으로 예시하는 도면들(700, 720, 740, 760)의 세트이다. 트랜지스터 로직의 각각의 세트는 Ms 셀들의 세트를 나타내는 단일-높이 셀에 의해 예시되며, 여기서 s는 특정 세트이고, 트랜지스터 로직의 세트는 높이 Ms*h를 갖는다. 예를 들어, 도면(700)에서, 더 작은 높이 아키텍처를 갖는 트랜지스터 로직의 제1 세트는 n1=M1+1개의 전력 레일을 포함하고, 높이 M1*h1, 따라서 (n1-1)h1의 높이를 갖는다. 트랜지스터 로직의 제1 세트에 인접하여, 더 높은 높이 아키텍처를 갖는 트랜지스터 로직의 제2 세트가 있다. 트랜지스터 로직의 제2 세트는 n2=M2+1개의 전력 레일을 포함하고, 높이 M2*h2, 따라서 (n2-1)h2의 높이를 갖는다. 트랜지스터 로직의 제2 세트에 인접하여, 더 작은 높이 아키텍처를 갖는 트랜지스터 로직의 제3 세트가 있다. 트랜지스터 로직의 제3 세트는 n3=M3+1개의 전력 레일을 포함하고, 높이 M3*h1, 따라서 (n3-1)h1의 높이를 갖는다. 트랜지스터 로직의 제3 세트에 인접하여, 상이한 더 크고 더 작은 높이 아키텍처들의 상이한 세트들이 있고, 최종적으로 더 작은 높이 아키텍처를 갖는 트랜지스터 로직의 제N 세트가 이어진다. 트랜지스터 로직의 제N 세트는 nN=MN+1개의 전력 레일을 포함하고, 높이 MN*h1, 따라서 (nN-1)h1의 높이를 갖는다.
[0025] 다른 예에서, 도면(720)에서, 더 작은 높이 아키텍처를 갖는 트랜지스터 로직의 제1 세트는 n1=M1+1개의 전력 레일을 포함하고, 높이 M1*h1, 따라서 (n1-1)h1의 높이를 갖는다. 트랜지스터 로직의 제1 세트에 인접하여, 더 높은 높이 아키텍처를 갖는 트랜지스터 로직의 제2 세트가 있다. 트랜지스터 로직의 제2 세트는 n2=M2+1개의 전력 레일을 포함하고, 높이 M2*h2, 따라서 (n2-1)h2의 높이를 갖는다. 트랜지스터 로직의 제2 세트에 인접하여, 더 작은 높이 아키텍처를 갖는 트랜지스터 로직의 제3 세트가 있다. 트랜지스터 로직의 제3 세트는 n3=M3+1개의 전력 레일을 포함하고, 높이 M3*h1, 따라서 (n3-1)h1의 높이를 갖는다. 트랜지스터 로직의 제3 세트에 인접하여, 상이한 더 높고 더 작은 높이 아키텍처들의 상이한 세트들이 있고, 최종적으로 더 높은 높이 아키텍처를 갖는 트랜지스터 로직의 제N 세트가 이어진다. 트랜지스터 로직의 제N 세트는 nN=MN+1개의 전력 레일을 포함하고, 높이 MN*h2, 따라서 (nN-1)h2의 높이를 갖는다.
[0026] 다른 예에서, 도면(740)에서, 더 높은 높이 아키텍처를 갖는 트랜지스터 로직의 제1 세트는 n1=M1+1개의 전력 레일을 포함하고, 높이 M1*h2, 따라서 (n1-1)h2의 높이를 갖는다. 트랜지스터 로직의 제1 세트에 인접하여, 더 낮은 높이 아키텍처를 갖는 트랜지스터 로직의 제2 세트가 있다. 트랜지스터 로직의 제2 세트는 n2=M2+1개의 전력 레일을 포함하고, 높이 M2*h1, 따라서 (n2-1)h1의 높이를 갖는다. 트랜지스터 로직의 제2 세트에 인접하여, 더 높은 높이 아키텍처를 갖는 트랜지스터 로직의 제3 세트가 있다. 트랜지스터 로직의 제3 세트는 n3=M3+1개의 전력 레일을 포함하고, 높이 M3*h2, 따라서 (n3-1)h2의 높이를 갖는다. 트랜지스터 로직의 제3 세트에 인접하여, 상이한 더 높고 더 작은 높이 아키텍처들의 상이한 세트들이 있고, 최종적으로 더 작은 높이 아키텍처를 갖는 트랜지스터 로직의 제N 세트가 이어진다. 트랜지스터 로직의 제N 세트는 nN=MN+1개의 전력 레일을 포함하고, 높이 MN*h1, 따라서 (nN-1)h1의 높이를 갖는다.
[0027] 다른 예에서, 도면(760)에서, 더 높은 높이 아키텍처를 갖는 트랜지스터 로직의 제1 세트는 n1=M1+1개의 전력 레일을 포함하고, 높이 M1*h2, 따라서 (n1-1)h2의 높이를 갖는다. 트랜지스터 로직의 제1 세트에 인접하여, 더 낮은 높이 아키텍처를 갖는 트랜지스터 로직의 제2 세트가 있다. 트랜지스터 로직의 제2 세트는 n2=M2+1개의 전력 레일을 포함하고, 높이 M2*h1, 따라서 (n2-1)h1의 높이를 갖는다. 트랜지스터 로직의 제2 세트에 인접하여, 더 높은 높이 아키텍처를 갖는 트랜지스터 로직의 제3 세트가 있다. 트랜지스터 로직의 제3 세트는 n3=M3+1개의 전력 레일을 포함하고, 높이 M3*h2, 따라서 (n3-1)h2의 높이를 갖는다. 트랜지스터 로직의 제3 세트에 인접하여, 상이한 더 높고 더 작은 높이 아키텍처들의 상이한 세트들이 있고, 최종적으로 더 높은 높이 아키텍처를 갖는 트랜지스터 로직의 제N 세트가 이어진다. 트랜지스터 로직의 제N 세트는 nN=MN+1개의 전력 레일을 포함하고, 높이 MN*h2, 따라서 (nN-1)h2의 높이를 갖는다.
[0028] 일반적으로, 하나의 로직 셀은 도면들(700, 720, 740, 760)에 예시된 바와 같이 로직 셀들의 세트들의 임의의 조합을 포함할 수 있다. 예를 들어, 하나의 로직 셀이 조합 낮은-높은-낮은 아키텍처들을 갖는 트랜지스터 로직의 제1, 제2 및 제3 세트들을 포함한다면, 하나의 로직 셀의 높이(hm)는 (n1-1)h1+(n2-1)h2+(n3-1)h1과 동일할 것이고, 여기서 n1≥2이고 n1은 트랜지스터 로직의 제1 세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 트랜지스터 로직의 제2 세트 내의 전력 레일 트랙들의 수이고, n3≥2이고 n3은 트랜지스터 로직의 제3 세트 내의 전력 레일 트랙들의 수이고, n1+n2+n3-2는 하나의 로직 셀 내의 전력 레일들의 총 수이다. 또한, 다른 예에서, 하나의 로직 셀이 조합 높은-낮은-높은 아키텍처들을 갖는 트랜지스터 로직의 제1, 제2 및 제3 세트들을 포함한다면, 하나의 로직 셀의 높이(hm)는 (n1-1)h2+(n2-1)h1+(n3-1)h2와 동일할 것이고, 여기서 n1≥2이고 n1은 트랜지스터 로직의 제1 세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 트랜지스터 로직의 제2 세트 내의 전력 레일 트랙들의 수이고, n3≥2이고 n3은 트랜지스터 로직의 제3 세트 내의 전력 레일 트랙들의 수이고, n1+n2+n3-2는 하나의 로직 셀 내의 전력 레일들의 총 수이다.
[0029] 도 3 내지 도 7을 다시 참조하면, MOS IC는 트랜지스터 로직의 제1 세트(380)를 포함한다. 트랜지스터 로직의 제1 세트(380)는 제1 방향으로 연장되는 제1 복수의 게이트 상호접속부들(360)을 갖는다. 제1 복수의 게이트 상호접속부들(360)은 게이트 피치(pg)를 갖는다. 트랜지스터 로직의 제1 세트(380)는 각각의 대응하는 쌍의 전력 레일들(330, 350) 사이의 로직에 전원 전압 및 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들(330, 350)을 갖는다. 트랜지스터 로직의 제1 세트(380)는 제1 셀 높이(h1)를 갖고, 각각의 쌍의 전력 레일들(330, 350) 사이에 제2 방향으로 단방향으로 연장되는 제1 수의 Mx 층 트랙들(340)을 갖는다. 제2 방향은 제1 방향에 직교한다. MOS IC는 트랜지스터 로직의 제2 세트(370)를 더 포함한다. 트랜지스터 로직의 제2 세트(370)는 트랜지스터 로직의 제1 세트(380)에 제1 방향으로 인접하여 로케이팅된다. 트랜지스터 로직의 제2 세트(370)는 제1 방향으로 연장되는 제2 복수의 게이트 상호접속부들(360)을 갖는다. 제2 복수의 게이트 상호접속부들(360)은 제1 복수의 게이트 상호접속부들(360)과 동일한 게이트 피치(pg)를 갖고, 각각은 제1 복수의 게이트 상호접속부들(360)의 개개의 게이트 상호접속부와 동일 선상에 있다. 2개의 게이트 상호접속부들은 이들이 동일한 직선을 따라 놓이는 경우 "동일 선상"에 있다고 할 수 있다. 트랜지스터 로직의 제2 세트(370)는 각각의 대응하는 쌍의 전력 레일들(310, 330) 사이의 로직에 전원 전압 및 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들(310, 330)을 갖는다. 트랜지스터 로직의 제2 세트(370)는 제2 셀 높이(h2)를 갖고, 각각의 쌍의 전력 레일들(310, 330) 사이에 제2 방향으로 단방향으로 연장되는 제2 수의 Mx 층 트랙들(320)을 갖는다. 제2 셀 높이(h2)는 제1 셀 높이(h1)보다 더 크다. 제2 수의 Mx 층 트랙들(320)은 제1 수의 Mx 층 트랙들(340)보다 더 크다. (1) 높이 비율 hR=h2/h1은 비정수 값이고, 트랜지스터 로직의 제1 세트의 서브세트 및 트랜지스터 로직의 제2 세트의 서브세트는 하나의 로직 셀 내에 있을 수 있거나 없을 수 있는 것, 또는 (2) 높이 비율 hR=h2/h1은 정수 값이고, 트랜지스터 로직의 제1 세트의 서브세트 및 트랜지스터 로직의 제2 세트의 서브세트는 하나의 로직 셀 내에 있는 것 중 적어도 하나이다.
[0030] 일 구성에서, 트랜지스터 로직(380, 370)의 제1 및 제2 세트들의 전력 레일들(350, 330, 310)의 하나 이상의 쌍들의 전력 레일(330)은 트랜지스터 로직의 제1 세트(380)와 트랜지스터 로직의 제2 세트(370) 사이에서 제2 방향으로 연장된다. 전력 레일(330)은 공유 전력 레일이고, 전원 전압 또는 접지 전압 중 하나를 트랜지스터 로직(380)의 제1 세트의 적어도 서브세트 및 트랜지스터 로직(370)의 제2 세트의 적어도 서브세트에 제공하도록 구성된다.
[0031] 일 구성에서, 트랜지스터 로직의 제1 세트(380)의 제1 수의 Mx 층 트랙들(340)의 피치 p1, 및 트랜지스터 로직의 제2 세트(370)의 제2 수의 Mx 층 트랙들(320)의 피치 p2는 동일하다. 다른 구성에서, p1≠p2이다.
[0032] 일 구성에서, Mx 층은 제2 방향으로 단방향으로 연장되는 최저 금속 층이다. 예를 들어, Mx 층은 M0 층 또는 M1 층일 수 있다.
[0033] 일 구성에서, 높이 비율 hR=h2/h1은 비정수 값이고, 트랜지스터 로직의 제1 세트(380)는 로직 셀들의 제1 세트를 포함하고, 트랜지스터 로직의 제2 세트(370)는 로직 셀들의 제2 세트를 포함한다(예를 들어, 도 4의 로직 셀들(402, 404, 408, 410)을 참조; 또한 도 5의 로직 셀들(502, 506, 512, 514)을 참조). 대안적으로, 제1 및 제2 세트들의 트랜지스터 로직(370, 380) 또는 제1 및 제2 세트들의 트랜지스터 로직(370, 380)의 서브세트들은 동일한 로직 셀 내에 있을 수 있다(예를 들어, 도 4의 로직 셀(406)을 참조; 또한 도 5의 로직 셀들(504, 508)을 참조). 그러한 구성에서, 높이 비율 hR=h2/h1은 비정수 값일 수 있거나 비정수 값이 아닐 수 있다.
[0034] 일 구성에서, 트랜지스터 로직의 제1 세트(380, 604)의 서브세트 및 트랜지스터 로직의 제2 세트(370, 606)의 서브세트는 하나의 로직 셀(602) 내에 있다(예를 들어, 도 6 참조; 또한 도 4의 로직 셀(406) 및 도 5의 로직 셀들(504, 508) 참조). 하나의 로직 셀(602)의 높이(hm)는 (n1-1)h1+(n2-1)h2와 동일하고, 여기서 n1≥2이고 n1은 트랜지스터 로직의 제1 세트(604)의 서브세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 트랜지스터 로직의 제2 세트(606)의 서브세트 내의 전력 레일 트랙들의 수이고, n1+n2-1은 하나의 로직 셀(602) 내의 전력 레일들의 총 수이다. 일 구성에서, 트랜지스터 로직의 제1 세트(380, 604)의 서브세트 및 트랜지스터 로직의 제2 세트(370, 606)의 서브세트는 하나의 로직 셀(602) 내에서 함께 커플링된다. 즉, 트랜지스터 로직의 제1 세트(380, 604) 및 트랜지스터 로직의 제2 세트(370, 606)는 서로 커플링되지 않을 수 있거나 하나의 로직 셀(602) 내에서 함께 커플링될 수 있다. 트랜지스터 로직의 제1 세트(380, 604) 및 트랜지스터 로직의 제2 세트(370, 606)가 서로 커플링되지 않을 때, 하나의 로직 셀(602)은 트랜지스터 로직의 제1 세트(380, 604) 및 트랜지스터 로직의 제2 세트(370, 606)에 대한 별개의 입력들 및 별개의 출력들을 가질 수 있다. 트랜지스터 로직의 제1 세트(380, 604) 및 트랜지스터 로직의 제2 세트(370, 606)가 서로 커플링될 때, 하나의 로직 셀(602)은 트랜지스터 로직의 제1 세트(380, 604) 및 트랜지스터 로직의 제2 세트(370, 606)에 대한 공동 입력들 및 공동 출력들을 가질 수 있다.
[0035] 일 구성에서, 낮은-높은-낮은 아키텍처(예를 들어, 도 7의 도면들(700, 720) 참조)에 대해, MOS IC는 트랜지스터 로직의 제3 세트를 더 포함할 수 있다. 트랜지스터 로직의 제3 세트는 제1 방향으로 연장되는 제3 복수의 게이트 상호접속부들을 갖는다. 제3 복수의 게이트 상호접속부들은 제1 복수의 게이트 상호접속부들 및 제2 복수의 게이트 상호접속부들과 동일한 게이트 피치를 갖고, 각각은 제1 복수의 게이트 상호접속부들 및 제2 복수의 게이트 상호접속부들의 개개의 게이트 상호접속부들과 동일 선상에 있다. 트랜지스터 로직의 제3 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공하는 전력 레일들의 하나 이상의 쌍을 갖는다. 트랜지스터 로직의 제3 세트는 제1 셀 높이(h1)를 갖고, 각각의 쌍의 전력 레일들 사이에서 제2 방향으로 단방향으로 연장되는 제1 수의 Mx 층 트랙들을 갖는다. 트랜지스터 로직의 제2 세트는 트랜지스터 로직의 제1 세트와 트랜지스터 로직의 제3 세트 사이에 있다. 일 구성에서, 트랜지스터 로직의 제2 및 제3 세트들의 전력 레일들의 하나 이상의 쌍 중의 전력 레일은 트랜지스터 로직의 제2 세트와 트랜지스터 로직의 제3 세트 사이에서 제2 방향으로 연장된다. 전력 레일은 공유 전력 레일이고, 트랜지스터 로직의 제2 세트의 적어도 서브세트 및 트랜지스터 로직의 제3 세트의 적어도 서브세트에 전원 전압 또는 접지 전압 중 하나를 제공하도록 구성된다. 일 구성에서, 트랜지스터 로직의 제1 세트의 서브세트, 트랜지스터 로직의 제2 세트의 서브세트, 및 트랜지스터 로직의 제3 세트의 서브세트는 하나의 로직 셀 내에 있다. 하나의 로직 셀의 높이(hm)는 (n1-1)h1+(n2-1)h2+(n3-1)h1과 동일하고, 여기서 n1≥2이고 n1은 트랜지스터 로직의 제1 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 트랜지스터 로직의 제2 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n3≥2이고 n3은 트랜지스터 로직의 제3 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n1+n2+n3-2는 하나의 로직 셀 내의 전력 레일들의 총 수이다. 일 구성에서, 트랜지스터 로직의 제1 세트의 서브세트, 트랜지스터 로직의 제2 세트의 서브세트, 및 트랜지스터 로직의 제3 세트의 서브세트는 하나의 로직 셀 내에서 함께 커플링된다.
[0036] 일 구성에서, 높은-낮은-높은 아키텍처(예를 들어, 도 7의 도면들(740, 760) 참조)에 대해, MOS IC는 트랜지스터 로직의 제3 세트를 더 포함할 수 있다. 트랜지스터 로직의 제3 세트는 제1 방향으로 연장되는 제3 복수의 게이트 상호접속부들을 갖는다. 제3 복수의 게이트 상호접속부들은 제1 복수의 게이트 상호접속부들 및 제2 복수의 게이트 상호접속부들과 동일한 게이트 피치를 갖고, 각각은 제1 복수의 게이트 상호접속부들 및 제2 복수의 게이트 상호접속부들의 개개의 게이트 상호접속부들과 동일 선상에 있다. 트랜지스터 로직의 제3 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들을 갖는다. 트랜지스터 로직의 제3 세트는 제2 셀 높이(h2)를 갖고, 각각의 쌍의 전력 레일들 사이에서 제2 방향으로 단방향으로 연장되는 제2 수의 Mx 층 트랙들을 갖는다. 트랜지스터 로직의 제1 세트는 트랜지스터 로직의 제2 세트와 트랜지스터 로직의 제3 세트 사이에 있다. 일 구성에서, 트랜지스터 로직의 제2 및 제3 세트들의 전력 레일들의 하나 이상의 쌍 중의 전력 레일은 트랜지스터 로직의 제1 세트와 트랜지스터 로직의 제3 세트 사이에서 제2 방향으로 연장된다. 전력 레일은 트랜지스터 로직의 제1 세트의 적어도 서브세트에 그리고 트랜지스터 로직의 제3 세트의 적어도 서브세트에 전원 전압 또는 접지 전압 중 하나를 제공하는 공유 전력 레일이다. 일 구성에서, 트랜지스터 로직의 제1 세트의 서브세트, 트랜지스터 로직의 제2 세트의 서브세트, 및 트랜지스터 로직의 제3 세트의 서브세트는 하나의 로직 셀 내에 있다. 하나의 로직 셀의 높이(hm)는 (n3-1)h2+(n1-1)h1+(n2-1)h2와 동일하고, 여기서 n1≥2이고 n1은 트랜지스터 로직의 제1 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 트랜지스터 로직의 제2 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n3≥2이고 n3은 트랜지스터 로직의 제3 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n1+n2+n3-2는 하나의 로직 셀 내의 전력 레일들의 총 수이다. 일 구성에서, 트랜지스터 로직의 제1 세트의 서브세트, 트랜지스터 로직의 제2 세트의 서브세트, 및 트랜지스터 로직의 제3 세트의 서브세트는 하나의 로직 셀 내에서 함께 커플링된다.
[0037] 도 7의 도면들(700, 720, 740, 760)을 참조하면, 일 구성에서, MOS IC는 트랜지스터 로직의 n개의 세트를 포함한다. 트랜지스터 로직의 n개의 세트는 제1 방향으로 트랜지스터 로직의 제1 세트 또는 트랜지스터 로직의 제2 세트 중 하나에 인접하여 로케이팅된다. 트랜지스터 로직의 n개의 세트 중 각각의 세트는 제1 방향으로 연장되는 동일한 수의 게이트 상호접속부들을 갖는다. 게이트 상호접속부들은 동일한 게이트 피치를 갖고, 각각은 제1 및 제2 복수의 게이트 상호접속부들 중 개개의 것들과 동일 선상에 있다. 트랜지스터 로직의 n개의 세트 중 각각의 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 트랜지스터 로직에 전원 전압 및 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들을 갖는다. 트랜지스터 로직의 n개의 세트 중 각각의 세트는 제1 셀 높이(h1) 및 제1 수의 Mx 층 트랙들 또는 제2 셀 높이(h2) 및 제2 수의 Mx 층 트랙들을 갖는다.
[0038] 앞서 논의된 바와 같이, 제공된 이종 높이 로직 셀 아키텍처에 대해, 비교적 더 높고 비교적 더 낮은 로직 아키텍처들이 서로 인접하여 로케이팅될 수 있고, 이들 양자는 동일한 피치를 갖는 정렬된 게이트 상호접속부들을 가질 수 있다. 더 높은 로직 아키텍처는 더 낮은 로직 아키텍처보다 더 많은 수의 라우팅 트랙들을 제공할 수 있다. 더 높은 로직 아키텍처는 더 낮은 면적 효율로 비교적 더 높은 성능을 제공할 수 있는 반면, 더 낮은 로직 아키텍처는 더 높은 면적 효율로 비교적 더 낮은 성능을 제공할 수 있다. 로직 셀들은 더 높은 로직 아키텍처, 더 낮은 로직 아키텍처 내에 또는 더 높은 로직 아키텍처와 더 낮은 로직 아키텍처 양자 내에 로케이팅될 수 있다. 이종 높이 로직 셀 아키텍처는 최적화된 면적/성능을 허용하면서, 또한 더 작은 기술 프로세스 노드들에 대한 더 용이한 프로세스 스케일링을 허용할 수 있다.
[0039] 개시된 프로세스들에서의 단계들의 특정 순서 또는 계층구조는 예시적인 접근법들의 예시라는 것이 이해된다. 설계 선호도들에 기초하여, 프로세스들에서의 단계들의 특정 순서 또는 계층구조가 재배열될 수 있다는 것이 이해된다. 또한, 일부 단계들은 조합되거나 생략될 수 있다. 첨부된 방법 청구항들은 다양한 단계들의 요소들을 샘플 순서로 제시하며, 제시된 특정 순서 또는 계층구조로 제한되도록 의도되지 않는다.
[0040] 이전의 설명은 당업자가 본원에 설명된 다양한 양태들을 실시할 수 있게 하기 위해 제공된다. 이러한 양태들에 대한 다양한 수정들이 당업자들에게 자명할 것이고, 본원에 정의된 일반 원리들은 다른 양태들에 적용될 수 있다. 따라서, 청구항들은 본원에 도시된 양태들로 제한되도록 의도되는 것이 아니라, 언어 청구항들과 일치하는 전체 범위를 부여받아야 하며, 단수에서의 요소에 대한 언급은 구체적으로 그렇게 언급되지 않는 한 "단지 하나"를 의미하는 것으로 의도되지 않고, 오히려 "하나 이상"을 의미한다. 단어 "예시적인"은 본원에서 "예, 사례 또는 예시의 역할을 하는"을 의미하도록 사용된다. "예시적인"으로서 본원에 설명된 임의의 양태는 다른 양태들에 비해 반드시 바람직하거나 유리한 것으로 해석될 필요가 없다. 구체적으로 달리 언급되지 않는 한, 용어 "일부"는 하나 이상을 지칭한다. "A, B 또는 C 중 적어도 하나", "A, B 및 C 중 적어도 하나", 및 "A, B, C 또는 이들의 임의의 조합"과 같은 조합들은 A, B 및/또는 C의 임의의 조합을 포함하며, A의 복수들, B의 복수들 또는 C의 복수들을 포함할 수 있다. 구체적으로, "A, B 또는 C 중 적어도 하나", "A, B 및 C 중 적어도 하나", 및 "A, B, C 또는 이들의 임의의 조합"과 같은 조합들은 A만, B만, C만, A 및 B, A 및 C, B 및 C, 또는 A 및 B 및 C일 수 있으며, 임의의 그러한 조합들은 A, B 또는 C의 하나 이상의 멤버 또는 멤버들을 포함할 수 있다. 당업자들에게 알려지거나 나중에 알려지게 될, 본 개시내용 전체에 걸쳐 설명된 다양한 양태들의 요소들에 대한 모든 구조적 및 기능적 균등물들은 본원에 참고로 명시적으로 포함되고, 청구항들에 의해 포괄되는 것으로 의도된다. 또한, 본원에 개시된 어떠한 것도 그러한 개시내용이 청구항들에 명시적으로 기재되는지에 관계없이 공중에게 헌납되도록 의도되지 않는다. 어떠한 청구항 요소도 그 요소가 "~하기 위한 수단"이라는 문구를 사용하여 명시적으로 기재되지 않는 한 수단+기능으로서 해석되지 않아야 한다.
[0041] 다음의 예들은 단지 예시적이며, 본원에 설명된 다른 실시예들 또는 교시들의 양태들과 제한 없이 조합될 수 있다.
[0042] 예 1은 트랜지스터 로직의 제1 세트를 포함하는 MOS IC이다. 트랜지스터 로직의 제1 세트는 제1 방향으로 연장되는 제1 복수의 게이트 상호접속부들을 갖는다. 제1 복수의 게이트 상호접속부들은 게이트 피치를 갖는다. 트랜지스터 로직의 제1 세트는 하나 이상의 쌍들의 전력 레일들을 갖고, 하나 이상의 쌍들의 전력 레일들은 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공한다. 트랜지스터 로직의 제1 세트는 제1 셀 높이(h1)를 갖고, 각각의 쌍의 전력 레일들 사이에 제2 방향으로 단방향으로 연장되는 제1 수의 Mx 층 트랙들을 갖는다. 제2 방향은 제1 방향에 직교한다. MOS IC는 트랜지스터 로직의 제2 세트를 추가로 포함한다. 트랜지스터 로직의 제2 세트는 제1 방향에서 트랜지스터 로직의 제1 세트에 인접하여 로케이팅된다. 트랜지스터 로직의 제2 세트는 제1 방향으로 연장되는 제2 복수의 게이트 상호접속부들을 갖는다. 제2 복수의 게이트 상호접속부들은 제1 복수의 게이트 상호접속부들과 동일한 게이트 피치를 갖고, 제2 복수의 게이트 상호접속부들 각각은 제1 복수의 게이트 상호접속부들의 개개의 게이트 상호접속부와 동일 선상에 있다. 트랜지스터 로직의 제2 세트는 하나 이상의 쌍들의 전력 레일들을 갖고, 하나 이상의 쌍들의 전력 레일들은 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공한다. 트랜지스터 로직의 제2 세트는 제2 셀 높이(h2)를 갖고, 각각의 쌍의 전력 레일들 사이에 제2 방향으로 단방향으로 연장되는 제2 수의 Mx 층 트랙들을 갖는다. 제2 셀 높이(h2)는 제1 셀 높이(h1)보다 크다. 제2 수의 Mx 층 트랙들은 제1 수의 Mx 층 트랙들보다 크다. 높이 비율 hR=h2/h1은 비정수 값인 것 또는 트랜지스터 로직의 제1 세트의 서브세트 및 트랜지스터 로직의 제2 세트의 서브세트는 하나의 로직 셀 내에 있는 것 중 적어도 하나이다.
[0043] 예 2는 예 1의 MOS IC이며, 트랜지스터 로직의 제1 및 제2 세트들의 하나 이상의 쌍들의 전력 레일들의 전력 레일은 트랜지스터 로직의 제1 세트와 트랜지스터 로직의 제2 세트 사이에서 제2 방향으로 연장된다. 전력 레일은 전원 전압 또는 접지 전압 중 하나를 트랜지스터 로직의 제1 세트의 적어도 서브세트 및 트랜지스터 로직의 제2 세트의 적어도 서브세트에 제공하도록 구성된다.
[0044] 예 3은 예 1 및 예 2 중 어느 하나의 MOS IC이며, 트랜지스터 로직의 제1 세트의 제1 수의 Mx 층 트랙들의 피치, 및 트랜지스터 로직의 제2 세트의 제2 수의 Mx 층 트랙들의 피치는 동일하다.
[0045] 예 4는 예 1 내지 예 3 중 어느 하나의 MOS IC이며, Mx 층은 제2 방향으로 단방향으로 연장되는 최저 금속 층이다.
[0046] 예 5는 예 1 내지 예 4 중 어느 하나의 MOS IC이며, 높이 비율 hR=h2/h1은 비정수 값이고, 트랜지스터 로직의 제1 세트는 로직 셀들의 제1 세트를 포함하고, 트랜지스터 로직의 제2 세트는 로직 셀들의 제2 세트를 포함한다.
[0047] 예 6은 예 1 내지 예 5 중 어느 하나의 MOS IC이며, 트랜지스터 로직의 제1 세트의 서브세트 및 트랜지스터 로직의 제2 세트의 서브세트는 하나의 로직 셀 내에 있다. 하나의 로직 셀의 높이(hm)는 (n1-1)h1+(n2-1)h2와 동일하고, 여기서 n1≥2이고 n1은 트랜지스터 로직의 제1 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 트랜지스터 로직의 제2 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n1+n2-1은 하나의 로직 셀 내의 전력 레일들의 총 수이다.
[0048] 예 7은 예 6의 MOS IC이며, 트랜지스터 로직의 제1 세트의 서브세트 및 트랜지스터 로직의 제2 세트의 서브세트는 하나의 로직 셀 내에서 함께 커플링된다.
[0049] 예 8은 예 1 내지 예 7 중 어느 하나의 MOS IC이며, 트랜지스터 로직의 제3 세트를 더 포함한다. 트랜지스터 로직의 제3 세트는 제1 방향으로 연장되는 제3 복수의 게이트 상호접속부들을 갖는다. 제3 복수의 게이트 상호접속부들은 제1 복수의 게이트 상호접속부들 및 제2 복수의 게이트 상호접속부들과 동일한 게이트 피치를 갖고, 각각은 제1 복수의 게이트 상호접속부들 및 제2 복수의 게이트 상호접속부들의 개개의 게이트 상호접속부들과 동일 선상에 있다. 트랜지스터 로직의 제3 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들을 갖는다. 트랜지스터 로직의 제3 세트는 제1 셀 높이(h1)를 갖고, 각각의 쌍의 전력 레일들 사이에 제2 방향으로 단방향으로 연장되는 제1 수의 Mx 층 트랙들을 갖는다. 트랜지스터 로직의 제2 세트는 트랜지스터 로직의 제1 세트와 트랜지스터 로직의 제3 세트 사이에 있다.
[0050] 예 9는 예 8의 MOS IC이며, 트랜지스터 로직의 제2 및 제3 세트들의 하나 이상의 쌍들의 전력 레일들의 전력 레일은 트랜지스터 로직의 제2 세트와 트랜지스터 로직의 제3 세트 사이에서 제2 방향으로 연장된다. 전력 레일은 전원 전압 또는 접지 전압 중 하나를 트랜지스터 로직의 제2 세트의 적어도 서브세트 및 트랜지스터 로직의 제3 세트의 적어도 서브세트에 제공하도록 구성된다.
[0051] 예 10은 예 8 또는 예 9의 MOS IC이며, 트랜지스터 로직의 제1 세트의 서브세트, 트랜지스터 로직의 제2 세트의 서브세트, 및 트랜지스터 로직의 제3 세트의 서브세트는 하나의 로직 셀 내에 있다. 하나의 로직 셀의 높이(hm)는 (n1-1)h1+(n2-1)h2+(n3-1)h1과 동일하고, 여기서 n1≥2이고 n1은 트랜지스터 로직의 제1 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 트랜지스터 로직의 제2 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n3≥2이고 n3은 트랜지스터 로직의 제3 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n1+n2+n3-2는 하나의 로직 셀 내의 전력 레일들의 총 수이다.
[0052] 예 11은 예 10의 MOS IC이며, 트랜지스터 로직의 제1 세트의 서브세트, 트랜지스터 로직의 제2 세트의 서브세트, 및 트랜지스터 로직의 제3 세트의 서브세트는 하나의 로직 셀 내에서 함께 커플링된다.
[0053] 예 12는 예 1 내지 예 11 중 어느 하나의 MOS IC로서, 트랜지스터 로직의 제3 세트를 더 포함한다. 트랜지스터 로직의 제3 세트는 제1 방향으로 연장되는 제3 복수의 게이트 상호접속부들을 갖는다. 제3 복수의 게이트 상호접속부들은 제1 복수의 게이트 상호접속부들 및 제2 복수의 게이트 상호접속부들과 동일한 게이트 피치를 갖고, 각각은 제1 복수의 게이트 상호접속부들 및 제2 복수의 게이트 상호접속부들의 개개의 게이트 상호접속부들과 동일 선상에 있다. 트랜지스터 로직의 제3 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들을 갖는다. 트랜지스터 로직의 제3 세트는 제2 셀 높이(h2)를 갖고, 각각의 쌍의 전력 레일들 사이에 제2 방향으로 단방향으로 연장되는 제2 수의 Mx 층 트랙들을 갖는다. 트랜지스터 로직의 제1 세트는 트랜지스터 로직의 제2 세트와 트랜지스터 로직의 제3 세트 사이에 있다.
[0054] 예 13은 예 12의 MOS IC이며, 트랜지스터 로직의 제1 및 제3 세트들의 하나 이상의 쌍들의 전력 레일들의 전력 레일은 트랜지스터 로직의 제1 세트와 트랜지스터 로직의 제3 세트 사이에서 제2 방향으로 연장된다. 전력 레일은 전원 전압 또는 접지 전압 중 하나를 트랜지스터 로직의 제1 세트의 적어도 서브세트 및 트랜지스터 로직의 제3 세트의 적어도 서브세트에 제공하도록 구성된다.
[0055] 예 14는 예 12 또는 예 13의 MOS IC이며, 트랜지스터 로직의 제1 세트의 서브세트, 트랜지스터 로직의 제2 세트의 서브세트, 및 트랜지스터 로직의 제3 세트의 서브세트는 하나의 로직 셀 내에 있다. 하나의 로직 셀의 높이(hm)는 (n3-1)h2+(n1-1)h1+(n2-1)h2와 동일하고, 여기서 n1≥2이고 n1은 트랜지스터 로직의 제1 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 트랜지스터 로직의 제2 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n3≥2이고 n3은 트랜지스터 로직의 제3 세트의 서브세트 내의 전력 레일 트랙들의 수이고, n1+n2+n3-2는 하나의 로직 셀 내의 전력 레일들의 총 수이다.
[0056] 예 15는 예 14의 MOS IC이며, 트랜지스터 로직의 제1 세트의 서브세트, 트랜지스터 로직의 제2 세트의 서브세트, 및 트랜지스터 로직의 제3 세트의 서브세트는 하나의 로직 셀 내에서 함께 커플링된다.
[0057] 예 16은 예 1 내지 예 15 중 어느 하나의 MOS IC이며, 트랜지스터 로직의 n개의 세트를 더 포함한다. 트랜지스터 로직의 n개의 세트는 제1 방향으로 트랜지스터 로직의 제1 세트 또는 트랜지스터 로직의 제2 세트 중 하나에 인접하여 로케이팅된다. 트랜지스터 로직의 n개의 세트 중 각각의 세트는 제1 방향으로 연장되는 동일한 수의 게이트 상호접속부들을 갖는다. 게이트 상호접속부들은 동일한 게이트 피치를 갖고, 각각은 제1 및 제2 복수의 게이트 상호접속부들 중 개개의 게이트 상호접속부들과 동일 선상에 있다. 트랜지스터 로직의 n개의 세트 중 각각의 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들을 갖는다. 트랜지스터 로직의 n개의 세트 중 각각의 세트는 제1 셀 높이(h1) 및 제1 수의 Mx 층 트랙들 또는 제2 셀 높이(h2) 및 제2 수의 Mx 층 트랙들을 갖는다.

Claims (16)

  1. MOS(metal oxide semiconductor) IC(integrated circuit)로서,
    제1 방향으로 연장되는 제1 복수의 게이트 상호접속부들을 갖는 트랜지스터 로직의 제1 세트 ― 상기 제1 복수의 게이트 상호접속부들은 게이트 피치(gate pitch)를 갖고, 상기 트랜지스터 로직의 제1 세트는 하나 이상의 쌍들의 전력 레일들을 갖고, 상기 하나 이상의 쌍들의 전력 레일들은 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공하고, 상기 트랜지스터 로직의 제1 세트는 제1 셀 높이(h1)를 갖고, 각각의 쌍의 전력 레일들 사이에 제2 방향으로 단방향으로 연장되는 제1 수의 금속 x(Mx) 층 트랙들을 갖고, 상기 제2 방향은 상기 제1 방향에 직교함 ―; 및
    상기 트랜지스터 로직의 제1 세트에 상기 제1 방향으로 인접하여 로케이팅된 트랜지스터 로직의 제2 세트를 포함하고, 상기 트랜지스터 로직의 제2 세트는 상기 제1 방향으로 연장되는 제2 복수의 게이트 상호접속부들을 갖고, 상기 제2 복수의 게이트 상호접속부들은 상기 제1 복수의 게이트 상호접속부들과 동일한 게이트 피치를 갖고, 상기 제2 복수의 게이트 상호접속부들 각각은 상기 제1 복수의 게이트 상호접속부들의 개개의 게이트 상호접속부와 동일 선상(collinear)에 있고, 상기 트랜지스터 로직의 제2 세트는 하나 이상의 쌍들의 전력 레일들을 갖고, 상기 하나 이상의 쌍들의 전력 레일들은 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 상기 전원 전압 및 상기 접지 전압을 제공하고, 상기 트랜지스터 로직의 제2 세트는 제2 셀 높이(h2)를 갖고, 각각의 쌍의 전력 레일들 사이에 상기 제2 방향으로 단방향으로 연장되는 제2 수의 Mx 층 트랙들을 갖고, 상기 제2 셀 높이(h2)는 상기 제1 셀 높이(h1)보다 크고, 상기 제2 수의 Mx 층 트랙들은 상기 제1 수의 Mx 층 트랙들보다 크며,
    높이 비율(hR=h2/h1)이 비정수 값인 것, 또는 상기 트랜지스터 로직의 제1 세트의 서브세트 및 상기 트랜지스터 로직의 제2 세트의 서브세트는 하나의 로직 셀 내에 있는 것 중 적어도 하나인,
    MOS IC.
  2. 제1 항에 있어서,
    상기 트랜지스터 로직의 제1 및 제2 세트들의 상기 하나 이상의 쌍들의 전력 레일들의 전력 레일은 상기 트랜지스터 로직의 제1 세트와 상기 트랜지스터 로직의 제2 세트 사이에서 상기 제2 방향으로 연장되고, 상기 전력 레일은 상기 전원 전압 또는 상기 접지 전압 중 하나를 상기 트랜지스터 로직의 제1 세트의 적어도 서브세트 및 상기 트랜지스터 로직의 제2 세트의 적어도 서브세트에 제공하도록 구성되는,
    MOS IC.
  3. 제1 항에 있어서,
    상기 트랜지스터 로직의 제1 세트의 상기 제1 수의 Mx 층 트랙들의 피치, 및 상기 트랜지스터 로직의 제2 세트의 상기 제2 수의 Mx 층 트랙들의 피치는 동일한,
    MOS IC.
  4. 제1 항에 있어서,
    상기 Mx 층은 상기 제2 방향으로 단방향으로 연장되는 최저 금속 층인,
    MOS IC.
  5. 제1 항에 있어서,
    상기 높이 비율(hR=h2/h1)은 비정수 값이고, 상기 트랜지스터 로직의 제1 세트는 로직 셀들의 제1 세트를 포함하고, 상기 트랜지스터 로직의 제2 세트는 로직 셀들의 제2 세트를 포함하는,
    MOS IC.
  6. 제1 항에 있어서,
    상기 트랜지스터 로직의 제1 세트의 상기 서브세트 및 상기 트랜지스터 로직의 제2 세트의 상기 서브세트는 하나의 로직 셀 내에 있고, 상기 하나의 로직 셀의 높이(hm)는 (n1-1)h1+(n2-1)h2와 동일하고, n1≥2이고 n1은 상기 트랜지스터 로직의 제1 세트의 상기 서브세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 상기 트랜지스터 로직의 제2 세트의 상기 서브세트 내의 전력 레일 트랙들의 수이고, n1+n2-1은 상기 하나의 로직 셀 내의 전력 레일들의 총 수인,
    MOS IC.
  7. 제6 항에 있어서,
    상기 트랜지스터 로직의 제1 세트의 상기 서브세트 및 상기 트랜지스터 로직의 제2 세트의 상기 서브세트는 상기 하나의 로직 셀 내에서 함께 커플링되는,
    MOS IC.
  8. 제1 항에 있어서,
    상기 제1 방향으로 연장되는 제3 복수의 게이트 상호접속부들을 갖는 트랜지스터 로직의 제3 세트를 더 포함하고, 상기 제3 복수의 게이트 상호접속부들은 동일한 게이트 피치를 갖고, 각각은 상기 제1 복수의 게이트 상호접속부들 및 상기 제2 복수의 게이트 상호접속부들의 개개의 게이트 상호접속부들과 동일 선상에 있고, 상기 트랜지스터 로직의 제3 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 전원 전압 및 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들을 갖고, 상기 트랜지스터 로직의 제3 세트는 상기 제1 셀 높이(h1)를 갖고, 각각의 쌍의 전력 레일들 사이에 상기 제2 방향으로 단방향으로 연장되는 제1 수의 Mx 층 트랙들을 갖고, 상기 트랜지스터 로직의 제2 세트는 상기 트랜지스터 로직의 제1 세트와 상기 트랜지스터 로직의 제3 세트 사이에 있는,
    MOS IC.
  9. 제8 항에 있어서,
    상기 트랜지스터 로직의 상기 제2 및 제3 세트들의 상기 하나 이상의 쌍들의 전력 레일들의 전력 레일은 상기 트랜지스터 로직의 제2 세트와 상기 트랜지스터 로직의 제3 세트 사이에서 상기 제2 방향으로 연장되고, 상기 전력 레일은 상기 전원 전압 또는 상기 접지 전압 중 하나를 상기 트랜지스터 로직의 제2 세트의 적어도 서브세트 및 상기 트랜지스터 로직의 제3 세트의 적어도 서브세트에 제공하도록 구성되는,
    MOS IC.
  10. 제8 항에 있어서,
    상기 트랜지스터 로직의 제1 세트의 서브세트, 상기 트랜지스터 로직의 제2 세트의 서브세트, 및 상기 트랜지스터 로직의 제3 세트의 서브세트는 하나의 로직 셀 내에 있고, 상기 하나의 로직 셀의 높이(hm)는 (n1-1)h1+(n2-1)h2+(n3-1)h1과 동일하고, n1≥2이고 n1은 상기 트랜지스터 로직의 제1 세트의 상기 서브세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 상기 트랜지스터 로직의 제2 세트의 상기 서브세트 내의 전력 레일 트랙들의 수이고, n3≥2이고 n3은 상기 트랜지스터 로직의 제3 세트의 상기 서브세트 내의 전력 레일 트랙들의 수이고, n1+n2+n3-2는 상기 하나의 로직 셀 내의 전력 레일들의 총 수인,
    MOS IC.
  11. 제10 항에 있어서,
    상기 트랜지스터 로직의 제1 세트의 상기 서브세트, 상기 트랜지스터 로직의 제2 세트의 상기 서브세트, 및 상기 트랜지스터 로직의 제3 세트의 상기 서브세트는 상기 하나의 로직 셀 내에서 함께 커플링되는,
    MOS IC.
  12. 제1 항에 있어서,
    상기 제1 방향으로 연장되는 제3 복수의 게이트 상호접속부들을 갖는 트랜지스터 로직의 제3 세트를 더 포함하고, 상기 제3 복수의 게이트 상호접속부들은 동일한 게이트 피치를 갖고, 각각은 상기 제1 복수의 게이트 상호접속부들 및 상기 제2 복수의 게이트 상호접속부들의 개개의 게이트 상호접속부들과 동일 선상에 있고, 상기 트랜지스터 로직의 제3 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 상기 전원 전압 및 상기 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들을 갖고, 상기 트랜지스터 로직의 제3 세트는 상기 제2 셀 높이 (h2)를 갖고, 각각의 쌍의 전력 레일들 사이에 상기 제2 방향으로 단방향으로 연장되는 상기 제2 수의 Mx 층 트랙들을 갖고, 상기 트랜지스터 로직의 제1 세트는 상기 트랜지스터 로직의 제2 세트와 상기 트랜지스터 로직의 제3 세트 사이에 있는,
    MOS IC.
  13. 제12 항에 있어서,
    상기 트랜지스터 로직의 제1 및 제3 세트들의 상기 하나 이상의 쌍들의 전력 레일들의 전력 레일은 상기 트랜지스터 로직의 제1 세트와 상기 트랜지스터 로직의 제3 세트 사이에서 상기 제2 방향으로 연장되고, 상기 전력 레일은 상기 전원 전압 또는 상기 접지 전압 중 하나를 상기 트랜지스터 로직의 제1 세트의 적어도 서브세트 및 상기 트랜지스터 로직의 제3 세트의 적어도 서브세트에 제공하도록 구성되는,
    MOS IC.
  14. 제12 항에 있어서,
    상기 트랜지스터 로직의 제1 세트의 서브세트, 상기 트랜지스터 로직의 제2 세트의 서브세트, 및 상기 트랜지스터 로직의 제3 세트의 서브세트는 하나의 로직 셀 내에 있고, 상기 하나의 로직 셀의 높이(hm)는 (n3-1)h2+(n1-1)h1+(n2-1)h2와 동일하고, n1≥2이고 n1은 상기 트랜지스터 로직의 제1 세트의 상기 서브세트 내의 전력 레일 트랙들의 수이고, n2≥2이고 n2는 상기 트랜지스터 로직의 제2 세트의 상기 서브세트 내의 전력 레일 트랙들의 수이고, n3≥2이고 n3은 상기 트랜지스터 로직의 제3 세트의 상기 서브세트 내의 전력 레일 트랙들의 수이고, n1+n2+n3-2는 상기 하나의 로직 셀 내의 전력 레일들의 총 수인,
    MOS IC.
  15. 제14 항에 있어서,
    상기 트랜지스터 로직의 제1 세트의 상기 서브세트, 상기 트랜지스터 로직의 제2 세트의 상기 서브세트, 및 상기 트랜지스터 로직의 제3 세트의 상기 서브세트는 상기 하나의 로직 셀 내에서 함께 커플링되는,
    MOS IC.
  16. 제1 항에 있어서,
    상기 트랜지스터 로직의 제1 세트 또는 상기 트랜지스터 로직의 제2 세트 중 하나에 상기 제1 방향으로 인접하여 로케이팅된 트랜지스터 로직의 n개의 세트를 더 포함하고, 상기 트랜지스터 로직의 n개의 세트의 각각의 세트는 상기 제1 방향으로 연장되는 동일한 수의 게이트 상호접속부들을 갖고, 상기 게이트 상호접속부들은 동일한 게이트 피치를 갖고, 각각은 상기 제1 및 제2 복수의 게이트 상호접속부들의 개개의 게이트 상호접속부들과 동일 선상에 있고, 상기 트랜지스터 로직의 n개의 세트 중 각각의 세트는 각각의 대응하는 쌍의 전력 레일들 사이의 로직에 상기 전원 전압 및 상기 접지 전압을 제공하는 하나 이상의 쌍들의 전력 레일들을 갖고, 상기 트랜지스터 로직의 n개의 세트 중 각각의 세트는 상기 제1 셀 높이(h1) 및 상기 제1 수의 Mx 층 트랙들 또는 상기 제2 셀 높이(h2) 및 상기 제2 수의 Mx 층 트랙들을 갖는,
    MOS IC.
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