KR20230035155A

KR20230035155A - 전력 게이티드 도메인들에 대한 누설 감소를 제공하는 시스템들 및 방법들

Info

Publication number: KR20230035155A
Application number: KR1020237007295A
Authority: KR
Inventors: 기비 삼손; 푸아 방; 라마프라사트 빌랑구디피차이; 승혁 강; 베누고팔 보이나팔리
Original assignee: 퀄컴 인코포레이티드
Priority date: 2020-09-09
Filing date: 2021-09-02
Publication date: 2023-03-10
Also published as: KR102569363B1; EP4211798A1; CN116508262A; WO2022055787A1; US11237580B1; BR112023003693A2; TW202217511A

Abstract

시스템은, 제1 전력 공급부; 제2 전력 공급부; 제1 전력 공급부와 논리 회로부 사이에 배치된 헤드스위치; 제2 전력 공급부를 헤드스위치의 제어 단자에 커플링하는 인에이블 구동기; 및 제1 전력 공급부의 제1 전압 레벨이 기준 전압 레벨을 초과하는 것에 대한 응답으로, 제2 전력 공급부로부터 헤드스위치의 제어 단자로의 제어 전압을 조정하도록 동작가능한 전압 생성기를 포함한다.

Description

전력 게이티드 도메인들에 대한 누설 감소를 제공하는 시스템들 및 방법들

[0001] 본 출원은, 2020년 9월 9일자로 출원된 미국 특허 출원 번호 제17/015,466호를 우선권으로 주장하며, 이 미국 특허 출원은 이로써, 아래에서 완전히 제시된 것처럼 그리고 모든 적용가능한 목적들을 위해 그 전체가 인용에 의해 포함된다.

[0002] 본 출원은 일반적으로, 전력 게이티드 도메인(power gated domain)들에 관한 것으로, 더 구체적으로는 전력 게이티드 스위치들에서의 누설을 감소시키는 것에 관한 것이다.

[0003] 종래의 컴퓨팅 디바이스(예컨대, 스마트 폰, 태블릿 컴퓨터 등)는 프로세서 및 다른 동작 회로들을 갖는 SOC(system on chip)를 포함할 수 있다. SOC는 배터리로부터 자신의 전력을 수신할 수 있고, 따라서 종래의 설계들은 실행가능한 한 적은 배터리 충전을 요구하면서 사용자에게 바람직한 경험을 전달하기 위해 SOC 성능과 전력 사용량의 균형을 맞출 수 있다.

[0004] 전력 게이팅(power gating)은 일부 인스턴스들에서 전력을 절약하기 위해 사용될 수 있는 기법이다. 일부 시스템들이 전력을 절약하기 위해 전력 게이팅을 사용할 수 있는 하나의 방식은, (제1 전력 멀티플렉서(power multiplexor) 및 제1 전력 도메인을 사용하여) 프로세싱 코어의 일부 부분들의 전력 붕괴를 가능하게 하면서 (제2 전력 멀티플렉서 및 제2 전력 도메인을 사용하여) 프로세싱 코어의 다른 부분들에 전력을 제공하는 것이다. 일부 종래의 시스템들이 전력 게이팅을 사용할 수 있는 다른 방식은, CPU(central processing unit) 메모리에 전력을 공급하기 위해 제1 전력 공급부로부터 제2 전력 공급부로 스위칭한 다음, CPU 메모리를 오버드라이브(overdrive)하도록 제2 전력 공급부를 조정하는 것이다. 이 기법은 SOC가 일부 컴포넌트들에서 전압을 선택적으로 상승시킬 수 있게 하면서 다른 컴포넌트들에서 전압을 상승시키지 않음으로써 전력을 절약할 수 있다. 물론, 전력 게이팅은 또한, 단순히, 사용 중이 아닌 하나 이상의 컴포넌트들에서 전력을 붕괴시킨 다음, 나중의 시간에 전력을 복원하는 것을 포함할 수 있다.

[0005] 일부 전력 게이팅 회로들은, 트랜지스터를 각각 갖는 헤드스위치(headswitch)들 또는 풋 스위치(foot switch)들을 사용할 수 있다. 트랜지스터는 프로세싱 코어 또는 다른 프로세싱 로직의 대응하는 부분을 전력 붕괴(power collapse)시키기 위해 턴 오프(turn off)될 수 있다. 그러나, 트랜지스터가 턴 오프되더라도, 이는 여전히 약간의 누설 전류를 허용할 수 있다. 예컨대, PMOS(P-channel Metal Oxide Semiconductor) 헤드스위치의 경우, PMOS 헤드스위치는 자신의 게이트-소스 전압이 0 이상일 때 턴 오프된다. 실세계 PMOS 헤드스위치들은 이상적인 스위치들이 아니며, 심지어 오프 상태(off state)에서도 누설 전류가 흐를 수 있다. 누설은 상시-온(always-on) 전력 공급부로부터 인출되는 전력으로 전환(translate)되어서, 감소되는 배터리 수명을 나타낼 수 있다. 이에 따라서, 누설을 감소시키기 위한 회로들 및 기법들이 필요하다.

[0006] 다양한 구현들은 전력 게이팅 스위치들에서의 누설을 감소시키기 위한 회로들 및 기법들을 제공한다. 예시적인 일 구현에서, PMOS 헤드스위치는 자신이 오프일 때 수퍼-컷 오프 상태(super-cut off state)로 유지된다. 수퍼-컷 오프 상태는, 적어도 일부 전압 범위들에서, 포지티브 게이트-소스 전압을 트랜지스터에 제공하는 것을 포함할 수 있다. 추가로, 이 예에서, 소스 전압이 임계치를 넘을 때, 시스템이 게이트-소스 전압을 대략 0이 되도록 조정하여서, 트랜지스터는 수퍼-컷 오프에 있지 않더라도 오프 상태로 홀딩될 수 있다.

[0007] 일 구현에 따르면, 시스템은, 제1 전력 공급부; 제2 전력 공급부; 제1 전력 공급부와 논리 회로부 사이에 배치된 헤드스위치; 제2 전력 공급부를 헤드스위치의 제어 단자에 커플링하는 인에이블 구동기(enable driver); 및 제1 전력 공급부의 제1 전압 레벨이 기준 전압 레벨을 초과하는 것에 대한 응답으로, 제2 전력 공급부로부터 헤드스위치의 제어 단자로의 제어 전압을 조정하도록 동작가능한 전압 생성기를 포함한다.

[0008] 다른 구현에 따르면, 방법은, 제1 전력 공급부로부터 논리 회로부로 전류를 전도하도록 헤드스위치를 인에이블하는 단계; 및 헤드스위치를 디스에이블(disabling)함으로써 전류를 턴 오프하는 단계를 포함하며, 전류를 턴 오프하는 단계는, 제1 전압 레벨과 제2 전압 레벨을 비교하는 것에 대한 응답으로, 제1 전압 레벨 및 제2 전압 레벨 중에서 제1 전압 레벨을 선택하는 단계; 및 제2 전력 공급부로부터 헤드스위치의 게이트로 제1 전압 레벨을 인가하는 단계를 포함한다.

[0009] 다른 구현에 따르면, 회로는, 제1 전력 공급부에 커플링된 제1 전력 레일; 제2 전력 공급부에 커플링된 제2 전력 레일; 제1 전력 레일과 CPU(central processing unit)의 논리 회로부의 부분 사이에 커플링된 전력 게이팅 스위치; 및 제1 전력 공급부의 제1 전압 레벨이 기준 전압 레벨 미만인 것에 대한 응답으로, 제2 전력 레일로부터 전력 게이팅 스위치의 제어 단자로의 제어 전압을 선택하기 위한 수단을 포함한다.

[0010] 도 1은 일 구현에 따른, 전력 게이팅 논리 회로부를 위한 예시적인 시스템을 예시하는 단순화된 다이어그램이다.
[0011] 도 2는 일 구현에 따른, 도 1의 헤드스위치의 게이트 전압과 헤드스위치의 드레인 전류 사이의 예시적인 관계를 도시하는 그래프이다.
[0012] 도 3은 도 2의 구현에 따른, 게이트 전압과 소스 전압 사이의 예시적인 관계를 도시하는 그래프이다.
[0013] 도 4는 도 1의 구현에서 사용하기 위한 다양한 전압 레벨들의 예시이다.
[0014] 도 5는 일 구현에 따라 구성(adapt)된 예시적인 전압 생성기의 예시이다.
[0015] 도 6은 일 구현에 따른, 로직의 다수의 부분들을 전력 붕괴시키기 위해 도 1의 시스템이 반복될 수 있다는 것을 도시하는 단순화된 다이어그램이다.
[0016] 도 7은 일 구현에 따른, 기준 전압을 생성하기 위한 기준 전압 회로의 예시이다.
[0017] 도 8은 일 구현에 따른, 다수의 전력 공급부들 사이에서 멀티플렉싱하는 방법의 예시이다.

[0018] 본원에서 제공되는 다양한 구현들은 다른 구현들과 비교하여 감소된 누설로 논리 회로들에 대한 전력 게이팅을 제공하기 위한 시스템들 및 방법들을 포함한다. 일 예는 트랜지스터의 소스에 커플링되는 제1 전력 공급부를 포함한다. 제2 전력 공급부는 트랜지스터의 제어 단자(예컨대, 게이트)에 커플링된다. 헤드스위치를 포함할 수 있는 트랜지스터 자체는 제1 전력 공급부와 논리 회로부 사이에 배치된다(예컨대, 트랜지스터의 드레인이 논리 회로부에 커플링될 수 있음). 인버터를 갖는 버퍼와 같은 인에이블 구동기는 제2 전력 공급부를 트랜지스터의 게이트에 커플링할 수 있다.

[0019] 이 예를 계속하면, 시스템은 제2 전력 공급부로부터 트랜지스터의 제어 단자로의 제어 전압을 조정하도록 동작가능한 전압 생성기를 더 포함할 수 있다. 전압 생성기는 제1 전력 공급부의 전압 레벨이 기준 전압 레벨을 초과하는 것에 대한 응답으로 제어 전압을 조정한다. 기준 전압 레벨은 시행착오(trial and error), 시뮬레이션 등에 의해 선정될 수 있는 임의의 적절한 값으로 세팅될 수 있다. 이러한 예시적인 구현에서, 기준 전압 레벨은 제어 전압의 레벨이 GIDL(gate induced drain leakage)을 감소시키거나 또는 회피하도록 세팅된다.

[0020] 그러므로, 이 예에서, 트랜지스터의 오프 상태 동안, 트랜지스터는 게이트 전압이 소스 전압보다 더 높은 수퍼-컷 오프 상태로 홀딩될 수 있다. 그러나, 트랜지스터는, 특정 게이트 전압 레벨을 초과하여 달성된 포지티브 게이트-소스 전압이 누설을 감소시키기보다는 실제로는 누설을 증가시킬 수 있는 동작 영역을 가질 수 있다. 이러한 증가된 누설은 GIDL로 지칭된다. 트랜지스터의 오프 상태 동안 포지티브 게이트-소스 전압을 유지하는 것은 소스 전압이 변하면 효과적이지 않을 수 있고, 그렇지 않으면 GIDL을 유발할 게이트 전압을 지시(dictate)할 레벨에 도달할 수 있다.

[0021] 일 예에서, 제안되는 시스템 및 방법은 제2 전력 공급부로부터 트랜지스터의 게이트로의 제어 전압을 조정하는 전압 생성기를 제공함으로써 GIDL을 감소시키거나 또는 제거한다. 제1 전력 공급부로부터의 소스 전압이 기준 전압 레벨을 초과할 때, 전압 생성기는 제2 전력 공급부로부터의 제어 전압이 소스 전압과 대략 동일하도록 이 제어 전압을 조정할 수 있다.

[0022] 다시 말해서, 제1 전력 공급부로부터의 소스 전압이 기준 전압 레벨을 초과할 때, 전압 생성기는 게이트-소스 전압이 0 또는 대략 0이 되도록 제어 전압을 조정할 수 있다. 위에서 논의된 바와 같이, 0의 게이트-소스 전압은 여전히 누설을 초래할 수 있지만, 시스템은, 0인 게이트-소스 전압으로 인한 누설이 GIDL로 인해 경험되었을 누설보다 더 작도록 설계될 수 있다.

[0023] 일 예에서, 전압 생성기는 제1 전력 공급부에 커플링된 제1 입력 및 기준 전압에 커플링된 제2 입력을 갖는 비교기를 포함한다. 전압 생성기는 또한, 비교기의 출력에 대한 응답으로 (제1 전력 공급부의) 제1 전압 레벨과 제2 전압 레벨(기준 전압 레벨) 사이에서 제어 전압을 조정하도록 동작가능한 회로부를 포함할 수 있다. 예컨대, 제1 전력 공급부의 전압 레벨이 기준 전압 레벨을 능가(surpass)하면, 전압 생성기는 제1 전력 공급부의 전압 레벨을 제어 전압으로서 출력할 수 있다. 다른 한편으로, 제1 전력 공급부의 전압 레벨이 기준 전압 레벨의 전압 레벨 미만이면, 전압 생성기는 기준 전압 레벨을 제어 전압으로서 출력할 수 있다.

[0024] 다양한 구현들은 또한 방법들을 포함할 수 있다. 예시적인 방법은 제1 전력 공급부로부터 논리 회로부로 전류를 전도하도록 헤드스위치를 인에이블하는 단계를 포함한다. 헤드스위치가 온 상태(on state)에 있고 논리 회로부에 전류를 전도할 때, 논리 회로부는 전력 붕괴되지 않는다. 방법은, 헤드스위치를 디스에이블(disabling)하여서 논리 회로부를 전력 붕괴시킴으로써 전류를 턴 오프하는 단계를 더 포함할 수 있다. 전류를 턴 오프하는 단계는, 제1 전압 레벨과 제2 전압 레벨을 비교하는 것에 대한 응답으로, 제1 전압 레벨 및 제2 전압 레벨 중에서 제1 전압 레벨을 선택하는 단계를 포함할 수 있다. 예컨대, 제1 전압 레벨은 소스 전압을 포함할 수 있고, 제2 전압 레벨은 기준 전압을 포함할 수 있어서, 방법은 트랜지스터의 게이트에 제어 전압으로서 인가할 소스 전압 또는 기준 전압을 선택하는 단계를 포함한다.

[0025] 다양한 구현들은 다른 시스템들에 비해 장점들을 포함할 수 있다. 하나의 장점은 전력 게이팅 스위치에 수퍼-컷 오프 상태를 적용함으로써 누설을 감소시키는 것을 포함한다. 수퍼-컷 오프 상태는, 단순히 전력 게이팅 스위치를 턴 오프함으로써 달리 달성될 수 있는 것을 넘어서 누설을 감소시킬 수 있다. 더욱이, 본원에서 설명되는 회로들은 다른 대안들보다 수퍼-컷 오프 상태를 달성하기 위해 더 적은 실리콘 영역을 사용할 수 있다. 구체적으로, 본원에서 설명되는 일부 구현들은 연산 증폭기(op amp) 및 복수의 트랜지스터들을 사용하는 전압 선택을 제공할 수 있으며, 이는 다른 누설 감소 대안들에 대해 이전에 고려되었을 것보다 더 적은 오버헤드를 갖는다.

[0026] 도 1은 일 구현에 따른, 전력 게이팅 논리 회로부(120)를 위한 예시적인 시스템(100)을 예시하는 단순화된 다이어그램이다. 예시적인 시스템(100)은 헤드스위치(108)의 제어 단자(게이트)에 제어 전압을 제공하는 인에이블 구동기(102)를 포함한다. 이 예에서 헤드스위치(108)는 제1 전력 공급부(Vdd_ext)와 논리 회로부(120) 사이에 배치되는 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터를 포함한다. 구체적으로, 헤드스위치(108)의 소스는, 헤드스위치(108)가 온(on)일 때 논리 회로부(120)에 전력을 공급하는 전력 공급부(106)에 커플링된다. 헤드스위치(108)의 드레인은 논리 회로부(120)에 전력을 공급하는 전력 게이티드 공급 레일(110)에 커플링된다.

[0027] 헤드스위치(108)는, 자신의 게이트-소스 전압이 0 이상일 때 헤드스위치(108)가 턴 오프되어서 논리 회로부(120)를 전력 붕괴시키도록 거동한다. 유사하게, 자신의 게이트-소스 전압이 네거티브일 때, 헤드스위치(108)는 턴 온(turn on)되어서, 전력 레일(106)로부터 논리 회로부(120)로 전력을 공급한다.

[0028] 인에이블 구동기(102)는 제2 전력 공급부(104)(Vdd_Drvr)에 커플링된다. 인에이블 구동기(102)는 또한, 레벨 시프터(112) 및 인에이블 제어 회로부(114)에 커플링된다. 인에이블 신호(Sw_enable)가 하이(high)일 때, 인에이블 구동기(102)는 헤드스위치(108)의 게이트에 0를 구동하여서, 헤드스위치(108)를 턴 온한다. 인에이블 신호가 로우(low)일 때, 인에이블 구동기는 헤드스위치(108)의 게이트에 논리 1을 구동하여서, 헤드스위치(108)를 턴 오프한다. 레벨 시프터(112)는 제2 전력 공급부(104)(Vdd_Drvr)와 동일한 전압으로 인에이블 신호를 출력한다. 인에이블 제어 회로부(114)는 인에이블 신호가 하이인지 또는 로우인지를 결정하고, 그리고 논리 회로부(120)를 포함할 수 있거나 또는 포함하지 않을 수 있는 CPU(central processing unit) 코어의 운영 시스템의 커널에서 실행되는 적응식 전력 프로그램(adaptive power program)과 같은 다른 컴포넌트들과 통신할 수 있다.

[0029] 위에서 주목된 바와 같이, 인에이블 신호는 제2 전력 공급부(104)와 동일한 전압에 있고, 인에이블 구동기(102)는 전력 공급부(104)에 커플링된 전력 레일 상에서 수신된 전압과 동일한 전압을 출력한다. 따라서, 헤드스위치(108)가 오프일 때, 인에이블 신호는 0이 되고, 이는 Vdd_Drvr(디지털 1)을 헤드스위치(108)의 게이트에 전달한다. 이제, 게이트와 소스 사이의 전압차(게이트-소스 전압)는 Vdd_Drvr 마이너스 Vdd_ext이다. 아래에서 주목되는 바와 같이, 다양한 구현들은, 헤드스위치(108)의 PMOS 트랜지스터를 수퍼-컷 오프 상태로 두기 위해 Vdd_Drvr이 Vdd_ext보다 더 높을 수 있도록 Vdd_Drvr을 변화시킬 수 있다.

[0030] 이제, (Y 축 상의) 헤드스위치(108)의 드레인 전류와 (x 축 상의) 헤드스위치(108)의 게이트 전압 사이의 예시적인 관계를 도시하는 그래프인 도 2가 참조된다. 도 2의 그래프는, 제1 전력 공급부(106)에서의 전압(Vdd_ext)이 0.6 V와 동일하다고 가정한다. 그러나, 본원에서 논의되는 다양한 전압들은 단지 예를 위한 것이며, 다른 애플리케이션들은 헤드스위치(108)에 사용되는 특정 트랜지스터의 경우 적절하게 헤드스위치(108)의 게이트 또는 소스에 대해 상이한 전압들을 사용할 수 있다는 것이 주목되어야 한다.

[0031] 게이트 전압이 소스 전압과 동일할 때까지 또는 다시 말해서 게이트-소스 전압이 0과 동일할 때까지, 드레인 전류는 주로 하이이고 포지티브이다. 이는 201에 예시된다. 그러나, 게이트-소스 전압이 0과 동일할 때, 드레인에서의 전류는 완전히 0은 아니다. 오히려, 드레인 전류는 게이트 전압이 0.7 V인 지점(204)에 도시된 바와 같이 추가로 감소될 수 있다. 게이트-소스 전압이 포지티브인 그래프(200)의 부분은 트랜지스터의 수퍼-컷 오프 상태로 지칭된다. 지점(201)에서의 전류는 지점(204)에서의 전류의 대략 7배이며, 이는 이로써 수퍼-컷 오프 상태가 도 1의 시스템에서 누설 전류를 추가로 감소시킬 수 있다는 것을 예시한다. 추가로, 게이트 전압이 지점(205)(게이트 전압이 대략 0.8 V에 있음)를 넘어서 증가함에 따라, GIDL이 증가하여서, 트랜지스터를 수퍼-컷 오프 상태로 두는 것으로부터의 이득들 중 일부 또는 전부를 상쇄(offsetting)시킨다는 것이 주목되어야 한다. 이에 따라서, 본원에서 설명되는 다양한 구현들은, 트랜지스터의 수퍼-컷 오프 상태를 달성하면서 GIDL을 또한 회피하기 위해, 제2 전력 공급부(104)로부터 헤드스위치(108)의 제어 단자로의 제어 전압을 조정할 수 있다. 이는 아래에서 더 상세히 설명된다.

[0032] 수퍼-컷 오프 상태 및 GIDL의 개념들은 도 3에서 추가로 예시된다. 도 3은 도 2의 구현에 따른, 게이트 전압과 소스 전압 사이의 예시적인 관계를 도시하는 그래프이다. 더욱이, 도 3은 도 1의 헤드스위치(108)의 트랜지스터와 같은 트랜지스터의 오프 상태 또는 수퍼-컷 오프 상태 동안의 누설 전류의 상이한 레벨들을 예시한다. 누설 전류의 3 개의 상이한 레벨들 ―낮고 수용가능함, 더 높지만 수용가능함, 그리고 높고 수용불가능함― 이 예시된다. 물론, 이들 라벨들은 단지 예를 위한 것이며, 특정 게이트 및 소스 전압들과 같다. 다른 구현들은 상이한 전압들을 사용하고 누설 전류에 대해 상이한 허용오차를 가질 수 있어서, 다른 구현들에 대해 수용가능한 것과 수용불가능한 것 사이의 차이가 위 또는 아래로 이동될 수 있다.

[0033] 도 3에서, 약 0.9 V를 초과하는 게이트 전압은 이 예에서 수용불가능한 양(amount)들의 누설 전류를 제공하고, 누설 전류는 게이트 전압이 증가함에 따라 증가한다. 대조적으로, 약 0.9 V 미만의 게이트 전압은 수용가능 범위 내에 있고, 누설 전류의 양은 게이트 전압이 감소함에 따라 감소한다. 도 3의 그래프의 하한(bottom bound)은 게이트-소스 전압이 0일 때이며, 이는 이 예에서, 더 높지만 수용가능한 것으로서 표시된다.

[0034] 도 1 및 도 3의 예들을 보면, 다양한 구현들은 헤드스위치(108)를 수퍼-컷 오프 상태로 유지함으로써 누설을 방지할 수 있다. 그러나, 제1 전력 공급부(Vdd_ext)가 변화하면, Vdd_ext의 레벨은, 헤드스위치(108)를 수퍼-컷 오프 상태로 유지하기에 충분히 높은 게이트 전압(Vdd_Drvr)이 수용불가능한 레벨의 누설 전류를 유발할 지점까지 상승할 수 있다. 이에 따라서, 도 1의 시스템의 일부 구현들은, 제어 전압(Vdd_Drvr)이 일부 Vdd_ext 레벨들에 대해 헤드스위치(108)를 수퍼-컷 오프 상태로 유지하도록 제어 전압(Vdd_Drvr)을 조정할 수 있지만, Vdd_ext가 임계치를 능가하면, 게이트-소스 전압이 0이고 누설 전류가 계속해서 수용가능 범위 내에 있도록, 시스템은 제어 전압(Vdd_Drvr)이 Vdd_ext와 동일하게 할 수 있다.

[0035] 그러므로, 예시적인 구현은 도 4에서 Vdd1로서 도시된 것과 같은 기준 전압을 선택하는 것을 포함한다. 기준 전압(Vdd1)은 일정 레벨 ―이 레벨을 초과하는 게이트 전압은 수용불가능한 GIDL을 경험할 것으로 예상될 것임― 에서 선택된다. 물론, 이는, 일부 애플리케이션들이 일반적으로 누설 또는 GIDL에 대해 더 내성이 있을 수 있기 때문에, 각각의 애플리케이션에 대해 상이하다. 도 4의 예는, 수용가능 누설의 일부 레벨들을 수용불가능 누설의 다른 레벨들에서 도시하는, 도 3에 도시된 관계에 관한 것이다. 구체적으로, 기준 전압(Vdd1)의 레벨은 0.7 V 내지 0.8 V로 세팅되며, 이는 도 3의 예에서, 수용가능 레벨의 누설을 갖는 게이트 전압에 대응한다. 일부 구현들에서, Vdd1의 특정 레벨은 높은 레벨의 정밀도로 세팅되는 것이 아니라, 오히려 실험 또는 시뮬레이션에 기반하여 세팅되며, 그리고 게이트 전압이 수용가능 레벨의 누설을 초래하는 범위 내에서 세팅될 수 있다. 따라서, 도 3의 예는 또한, 0.85 V만큼 높은 Vdd1의 기준 전압 레벨에 의해 서빙(serve)될 수 있다.

[0036] 곡선(401)은 도 1의 제1 전력 공급부(106)와 연관되는 Vdd_ext의 시변 레벨을 도시한다. 곡선(402)은 0.7 V 내지 0.8 V의 레벨로 세팅되는 기준 전압 레벨(Vdd1)을 도시한다. 곡선(403)은, Vdd_Drvr의 레벨이 Vdd_ext의 레벨의 변화에 대한 반응으로 시간의 경과에 따라 변화하기 때문에 제2 전력 공급부(104)와 연관되는 Vdd_Drvr의 레벨을 도시한다. 도 4는 예시의 용이함을 위해 곡선(401)에 대해 수직으로 아래로 시프트된 곡선(403)을 도시하며, 이는 Vdd_Drvr의 절대 전압 레벨을 보여주는 것으로 의도되지 않는다.

[0037] 시간(T1) 전에, Vdd_ext는 Vdd1의 전압 레벨 미만이다. 따라서, 도 1의 논리 회로부(120)가 전력 붕괴되는 인스턴스에서, 도 1의 시스템은 이어서, Vdd1과 동일한 제어 전압(Vdd_Drvr)을 인가함으로써 헤드스위치(108)를 수퍼-컷 오프 상태로 유지한다. 이는 Vdd1 및 Vdd_Drvr 주위에서 좌측의 타원들에 의해 표시된다. 다시 한번, Vdd_ext는 제1 전력 공급부(106)와 연관되고, 소스 전압이다. 그러므로, 시간(T1) 전에, 게이트-소스 전압은 포지티브이다.

[0038] 시간(T1)에서, Vdd_ext는 기준 전압(Vdd1)과 동일하다. 위에서 언급된 바와 같이, Vdd_ext는 시변 전압일 수 있으므로, 시스템은 Vdd_Drvr에 대해 동적 세팅을 사용한다. 시간(T1) 후에, 제어 전압(Vdd_Drvr)이 Vdd1의 값으로 계속 있었다면, 게이트-소스 전압은 네거티브가 되어서, 헤드스위치(108)를 턴 온할 것이다. 이에 따라서, 헤드스위치(108)를 오프 상태로 유지하기 위해, 시스템은 Vdd_Drvr이 Vdd_ext와 동일하게 되도록 하여서, 0의 게이트-소스 전압을 유발하고 헤드스위치(108)를 오프 상태로 유지한다.

[0039] 게다가, 시간(T1) 후에 헤드스위치(108)의 수퍼-컷 오프 상태를 유지하는 것은, 도 3과 관련하여 위에서 설명된 바와 같이, 게이트 전압이 0.7 V-0.8 V를 초과할 것이기 때문에, GIDL로 인해 수용불가능한 누설을 유발할 것으로 예상될 것이다. 그러므로, 시스템은, 수용가능한 양의 누설로 그리고 헤드스위치(108)를 오프 상태로 유지하기 위해 시간(T1) 후에 0의 게이트-소스 전압을 사용한다.

[0040] 도 5는 일 구현에 따라 구성된 예시적인 전압 생성기(500)의 예시이다. 전압 생성기(500)는, Vdd_ext의 전압 레벨이 기준 전압 레벨(Vdd1)을 초과하는 것에 대한 응답으로, 제2 전력 공급부(104)로부터 헤드스위치(108)의 제어 단자로의 제어 전압(Vdd_Drvr)을 조정하도록 동작가능하다. 요컨대, Vdd1이 Vdd_ext보다 더 높을 때, 전압 생성기(500)는 Vdd1을 선택하고, 이를 Vdd_Drvr에 전달한다. Vdd1이 Vdd_ext보다 더 낮을 때, 전압 생성기는 Vdd_ext를 선택하고, 이를 Vdd_Drvr에 전달한다. 일 구현에 따르면, 전압 생성기(500)의 출력은 전력 공급부(104)와 연관된 전력 레일에 커플링될 수 있다.

[0041] 전압 생성기(500)는, 자신의 + 입력에서 기준 전압(Vdd1)을 수신하고 제1 전력 공급부(106)로부터 자신의 인버팅 입력(inverting input)에서 전압(Vdd_ext)을 수신하는 비교기(501)(예컨대, 연산 증폭기 또는 op amp)를 포함한다. 비교기(501)의 출력은 디지털 1 또는 디지털 0이며, 이는 전압 레벨 시프터(502)에 의해, 트랜지스터들(510 및 512)과 호환가능한 전압 도메인으로 변환된다. Vdd1이 Vdd_ext보다 더 높을 때, 비교기는 디지털 1을 출력하고, 디지털 1은 PMOS 트랜지스터(510)로 하여금 턴 오프되게 하고 PMOS 트랜지스터(512)로 하여금 턴 온되게 하여서, Vdd1이 Vdd_Drvr에 나타나게 한다.

[0042] Vdd_ext가 Vdd1보다 더 높을 때, 이는 디지털 0이 비교기(501)의 출력에 나타나게 한다. 이는 PMOS(510)를 턴 온하고 PMOS(512)를 턴 오프하여서, Vdd_ext가 Vdd_Drvr에 나타나게 한다. 이는 하나의 전압 레벨(Vdd_ext) 대 다른 전압 레벨(Vdd1)의 선택이 Vdd_Drvr로서 출력되게 한다. 위에서 주목된 바와 같이, 시스템의 설계 동안, Vdd1은, GIDL이 발생할 것으로 실험 또는 시뮬레이션이 표시하는 곳 이하의 레벨로 세팅되도록 선택된다. 그러므로, 전압 생성기(500)는 Vdd_Drvr이 도 4의 예를 따르게 하여서, 헤드스위치(108)의 트랜지스터를 (적어도 헤드스위치(108)가 오프일 때) 게이트-소스 전압이 0인 상태로 또는 수퍼-컷 오프 상태로 유지함으로써 헤드스위치(108)의 오프 상태 동안 누설량을 감소시킨다.

[0043] 도 5의 예를 계속하면, 이는 또한, 전압 레벨 시프터(502)와 트랜지스터들(510, 512) 사이의 라인에 오버라이드 메커니즘(override mechanism)(503)을 포함한다. 이 예에서, 오버라이드 메커니즘(503)은, 전압 생성기(500)가 Vdd_ext와 동일한 전압에서 Vdd_Drvr을 출력하게 강제하도록 동작가능하다. 일부 예들에서, 오버라이드 메커니즘(503)이 비교기(501)의 출력을 오버라이드할 때, 비교기(501) 및 전압 레벨 시프터(502)는 턴 오프될 수 있다. 게이트-소스 전압을 변화시키는 것보다 0의 게이트-소스 전압을 갖는 것이 더 바람직할 수 있는 일부 인스턴스들이 있을 수 있다. 예컨대, Vdd_ext가 0일 수 있는 슬립 모드(sleep mode)가 있을 수 있으며, 일반적으로, 칩을 딥 슬립(deep sleep)에 배치하기 위해 게이트 전압(Vdd_Drvr)도 또한 0으로 만드는 것이 더 바람직할 것이다. 일부 예들에서, 오버라이드 메커니즘(503)은 소프트웨어로 구현될 수 있다. 물론, 구현들의 범위는 임의의 특정 시나리오에서 소프트웨어 오버라이드를 사용하는 것으로 제한되지 않는다. 오버라이드 메커니즘(503)은 프로그래밍된 소프트웨어 제어 레지스터를 갖는 논리 회로부를 포함할 수 있거나, 또는 특정 시점에서 시스템(100)의 상태를 표시하는 다수의 입력들을 결합하는 논리 블록을 포함할 수 있다. 일 구현에서, 오버라이드 메커니즘(503)은 비교기(501)로부터의 출력 및 시스템(100) 내의 다른 소스로부터의 오버라이드 신호(도시되지 않음)의 상태에 기반하여 트랜지스터들(510, 512)에 대한 인에이블 신호들을 생성하기 위한 논리 회로부를 포함할 수 있다. 그러한 논리 회로부는 오버라이드 회로부로 지칭될 수 있다.

[0044] 도 6은 일 구현에 따른 예시적인 시스템(600)의 예시이다. 도 6은, 로직의 다수의 부분들을 전력 붕괴시키기 위해 도 1의 시스템이 반복될 수 있다는 것을 도시하는 단순화된 다이어그램이다. 예컨대, 시스템(600)은 인에이블 구동기들(102a 내지 102N)을 포함하며, 여기서 N은 1보다 더 큰 정수(integer)이다. 사실상, N은 임의의 적절한 정수일 수 있다. 인에이블 구동기들(102) 각각은 제2 전력 공급부(104)에 커플링된다.

[0045] 예시적인 시스템(600)은 또한, 다수의 헤드스위치들(108a 내지 108N)을 포함하며, 여기서 다시 한번 N은 1보다 더 큰 정수이다. 이 예에서, N 개의 인에이블 구동기들(102) 및 N 개의 헤드스위치들(108)이 있지만, 다른 구현들에서, 각각의 인에이블 구동기(102)는 인에이블 구동기들(102)의 크기들 및 헤드스위치들(108)의 크기들에 따라 다수의 헤드스위치들(108)을 구동할 수 있다. 더욱이, 헤드스위치들(108)은 도 6에 예시된 바와 같이 드레인-커플링(drain-couple)될 수 있지만, 다른 구현들에서 드레인들은 언커플링(uncouple)될 수 있다.

[0046] 전력 붕괴 도메인(power collapsed domain)(602)은 논리 회로부의 다수의 부분들(예컨대, 논리 회로부(120)의 다수의 인스턴스들)을 포함할 수 있다. 논리 회로부의 다양한 부분들은 동종(homogeneous) 또는 이종(heterogeneous)일 수 있으며, 논리 회로부의 부분들의 수들은 임의의 적절한 수일 수 있다. 예컨대, 시스템(600)은 적절하게 전체 도메인 또는 도메인의 일부를 전력 붕괴시키기 위해 사용될 수 있다.

[0047] 도 6은 예시의 용이함을 위해 일부 특징들을 생략한다는 것이 이해된다. 예컨대, 도 1이 레벨 시프터(112) 및 인에이블 제어부(114)를 예시하는 반면, 소프트웨어 인에이블 신호를 Vdd_Drvr과 동일하도록 레벨 시프팅함으로써 동일한 또는 유사한 특징들이 도 6의 시스템(600)에서 구현될 수 있으며, 인에이블 제어 회로부(114)에 의해 소프트웨어 인에이블 신호가 하이 또는 로우가 되도록 제어될 수 있다는 것이 이해된다.

[0048] 도 6의 회로들은 위에서 설명된 원리들에 따라 동작한다. 예컨대, Vdd_Drvr은 도 5에 예시된 바와 같은 생성기에 의해 공급될 수 있다. 그러므로, Vdd_Drvr 전압은 헤드스위치들(108)의 소스들에서의 전압(Vdd_ext)에 기반하여 선택될 수 있다. 따라서, 헤드스위치들(108)이 오프 상태에 두어질 때, 헤드스위치들(108)은 기준 전압에 대한 Vdd_ext의 레벨에 따라 수퍼-컷 오프 상태 또는 0 게이트-소스 전압 상태로 유지될 수 있다. 도메인(602)이 전력 붕괴되지 않을 때, 헤드스위치들(108)은 온되어서, 이들의 개개의 드레인들을 통해 제1 전력 공급부(106)로부터 도메인(602)으로 전력을 공급한다. 인에이블 제어부(114)와 같은 로직은 임의의 기준들 및 임의의 전력 알고리즘에 기반하여 도메인(602)을 전력 붕괴시키거나 또는 도메인(602)에 전력을 제공할 수 있다.

[0049] 도 7은 일 구현에 따른, 기준 전압(Vdd1)을 생성하기 위한 기준 전압 회로(700)의 예시이다. 도 7의 예는 Vdd1에 대한 적절한 레벨이 0.7 V 내지 0.8 V라고 가정하며, 위에서 주목된 바와 같이, 다양한 구현들은 헤드스위치들의 게이트 또는 소스에 대해 상이한 전압 레벨들을 사용할 수 있다. 그러므로, 다른 구현들은 기준 전압(Vdd1)에 대해 상이한 레벨들을 사용할 수 있으며, 그리고 도 7에 도시된 특정 아키텍처는 임의의 적절한 기준 전압 레벨을 생성하도록 구성될 수 있다는 것이 이해된다. 더욱이, 전력 공급부들에 대한 전압 레벨들(VddA 및 VddB)은 단지 예시적이며, 그리고 다른 구현들은 이용가능한 상이한 전압 레벨들을 가질 수 있고, 적절한 기준 전압 레벨을 출력하기 위해 그러한 전압 레벨들을 사용하도록 구성될 수 있다는 것이 이해된다.

[0050] 스위치들(S1 및 S2)은 PMOS 스위치들, NMOS(N-channel Metal Oxide Semiconductor) 스위치들, 또는 임의의 다른 트랜지스터 기술로서 구현될 수 있다. 이 예에서 VddA는 1.8 V와 같은 고전압 레일이다. LDO(low dropout) 전압 조절기(701)는 전압을 0.7 V-0.8 V로 낮추는 저항성 강하(resistive drop)를 포함할 수 있다. 스위치(S1)가 폐쇄될 때, 스위치(S1)는 Vdd1을 생성하기 위해 LDO(701)로부터의 전압을 레일(708) 상에 둔다. VddB는 0.7-0.8 V에서 이용가능한 다른 공급 전압을 표현한다. 그러나, 이는 항상 이용가능하지는 않을 수 있고, 따라서 회로(700)는 다양한 시간들 및 동작 모드들에서 신뢰할 수 있는 Vdd1을 제공하기 위해 VddA 및 VddB 둘 모두를 사용한다. 예컨대, VddB는 간헐적으로 이용가능할 수 있는데, 이를테면, VddB가 바람직한 범위 미만이거나 또는 바람직한 범위를 초과할 수 있는 가변 전압이면, 이는 사용가능하지 않을 수 있다. VddB가 이용가능할 때, 회로(700)는 Vdd1을 생성하기 위해 전력 레일(708) 상에 VddB를 두도록 스위치(S2)를 턴 온할 수 있다.

[0051] 이 예에서, 스위치들(S1 및 S2)은, 적어도 회로(700)가 파워 온(power on)될 때, 한번에 하나가 항상 개방되고 한 번에 단 하나만이 항상 폐쇄되도록 상보적(complementary)이다. 전류 방향 제어 박스들(702, 703)은, 하나의 전력 레일로부터 다른 전력 레일로 스위칭할 때 전류가 VddB로부터 VddA로(또는 그 반대로) 후방으로(backwards) 흐르지 않는 것을 보장한다. 스위치들(S1 및 S2)은 실제는 이상적이지 않으며, 따라서 스위치들(S1, S2)이 상보적일지라도, 하나의 레일로부터 다른 레일로의 전류가 있을 수 있는 가능성이 있으며, 이는 일반적으로 바람직하지 않을 것이다.

[0052] 전류 방향 제어 박스들(702, 703)은 다이오드들만큼 간단할(또는 더 복잡할) 수 있으며, 이들은 하나의 레일로부터 다른 레일로의 후방 전류 흐름(backward current flow)을 감소시키거나 또는 방지한다. 전류 방향 제어기(707)는 사용 중이 아닐 때 전력을 절약하기 위해 전류 방향 제어 박스들(702, 703)을 스위칭 온 또는 오프한다.

[0053] 전력 제어기(706)는, VddA 및 VddB의 레벨들을 이해하고 상이한 전압 레벨들의 상태에 기반하여 스위치들(S1 및 S2)을 제어하는 마스터 제어기이다. 예컨대, VddB가 이용가능하지 않으면, 전력 제어기(706)는, S1을 턴 온하고 S2를 턴 오프하기 위한 신호를 스위치 제어기(704)에 전송할 수 있다. 다른 한편으로, VddB가 Vdd_Drvr에 대해 원하는 레벨로 이용가능하면, 전력 제어기(706)는, S2를 턴 온하고 S1을 턴 오프하기 위한 신호를 스위치 제어기(704)에 전송할 수 있다.

[0054] 다양한 구현들은 다른 시스템들에 비해 하나 이상의 장점들을 포함할 수 있다. 예컨대, 일부 시스템들은 오프 상태의 전체 지속기간 동안 0 게이트-소스 전압을 사용하여 헤드스위치들을 오프 상태로 둘 수 있다. 그러나, 0 게이트-소스 전압 상태가 수퍼-컷 오프 상태만큼 효과적이지 않을 수 있기 때문에, 위에서 설명된 바와 같이, 시스템들은 원하지 않는 누설을 여전히 경험할 수 있다. 대조적으로, 본원에서 설명되는 구현들은 적절한 경우 수퍼-컷 오프 상태를 사용하여서, 적어도 일부 전압들에서 더 적은 누설을 경험할 수 있다.

[0055] 더욱이, 본원에서 설명되는 구현들은, 0 전압 상태가 수퍼-컷 오프 상태보다 더 적은 누설을 유발할 것으로 예상될 때, 수퍼-컷 오프 상태로부터 0 게이트-소스 전압 상태로 갈 수 있다. 따라서, 다양한 구현들은 다른 시스템들보다 더 적은 총 누설을 경험하여서, 배터리 수명을 증가시킬 수 있다. 더욱이, 본원에서 설명되는 다양한 구현들은, 증가된 실리콘 영역이 비교적 적게, 감소된 누설을 제공할 수 있다.

[0056] 본원에서 설명되는 다양한 구현들은 SOC(system on chip)에서 사용하기에 적절할 수 있다. SOC의 예는, GPU(graphics processing unit), CPU(central processing unit), 모뎀 유닛, 카메라 유닛 등을 포함하는 다수의 프로세싱 디바이스들을 자신의 내부에 갖는 반도체 칩을 포함한다. 일부 예들에서, SOC는 칩 패키지 내에 포함되고, 인쇄 회로 보드 상에 장착되며, 스마트폰 또는 태블릿 컴퓨터와 같은 휴대용 디바이스 내에 배치될 수 있다. 그러나, 다른 애플리케이션들이 가능하기 때문에, 구현들의 범위는 태블릿 컴퓨터 또는 스마트폰 내에 구현되는 칩으로 제한되지 않는다.

[0057] SOC는 다수의 코어들을 갖는 CPU를 포함할 수 있고, 그러한 코어들 중 하나 이상은 운영 시스템 커널의 기능성을 제공하는 컴퓨터-판독가능 코드를 실행할 수 있다. 더욱이, 예시적인 운영 시스템 커널은, SOC 상의 로직의 부분들이 사용되고 있지 않을 때 SOC 상의 로직의 그 부분들을 파워 다운(power down)할 수 있고, SOC 상의 로직의 그러한 부분들이 사용되는 것을 예상하여 SOC 상의 로직의 그러한 부분들을 파워 업(power up)할 수 있는 전력 관리 소프트웨어를 포함할 수 있다. 이에 따라서, 도 1 내지 도 7과 관련하여 위에서 설명된 원리들은 SOC로 구현될 수 있고, 더 구체적으로, 도 1 및 도 5 내지 도 7에 도시된 회로들은 전력 붕괴 기능성을 제공하기 위해 SOC로 구현될 수 있다.

[0058] 예컨대, 멀티-코어 CPU에서, 코어들 중 일부는 주어진 시간에 사용 중이지 않을 수 있고, 전력 관리 소프트웨어는 그러한 미사용 코어들이 전력 붕괴되게 할 수 있다. 본원의 예를 계속하면, 주어진 코어는 도 1 및 도 6과 관련하여 위에서 설명된 바와 같이 하나 이상의 헤드스위치들에 의해 서빙될 수 있다. 전력 관리 소프트웨어는 헤드스위치들이 턴 오프되어 전력 붕괴를 제공하게 하고 사용을 예상하여 턴 온되게 할 수 있다.

[0059] 주어진 코어는 (도 1에서와 같이) 단일 헤드스위치에 의해 서빙될 수 있거나 또는 (도 6에서와 같이) 다수의 헤드스위치들에 의해 서빙되는 다수의 부분들을 가질 수 있다. 물론, SOC 내의 다른 논리 회로들, 이를테면 카메라들, 모뎀들, GPU 등도 또한 전력 붕괴될 수 있기 때문에, 구현들의 범위는 CPU의 코어들을 전력 붕괴시키는 것으로 제한되지 않는다.

[0060] 다수의 전력 공급부들 사이에서 멀티플렉싱하는 예시적인 방법(800)의 흐름도가 도 8에 예시된다. 일 예에서, 방법(800)은 도 1 및 도 5 내지 도 7에 도시된 회로들에 의해 수행된다. 회로들은, 도 1 및 도 5 내지 도 7의 회로들에 의해 서빙되는 컴퓨팅 디바이스의 프로세서(예컨대, CPU)에서 하드웨어 및/또는 소프트웨어 기능성을 포함할 수 있는 전력 관리 유닛의 제어 하에서 동작할 수 있다. 일부 예들에서, 전력 관리 유닛은, 논리 회로부를 파워 업하거나 또는 논리 회로부를 전력 붕괴시키기 위한 컴퓨터 판독가능 명령들을 실행하는 프로세싱 회로부를 포함한다.

[0061] 액션(810)에서, 헤드스위치는 제1 전력 공급부로부터 논리 회로부로 전류를 전도하도록 인에이블된다. 헤드스위치(108)가 제1 전력 공급부(106)로부터 자신의 드레인을 통해 논리 회로부(120)로 전류를 제공할 수 있는 예가 도 1에 도시된다. 이 예를 계속하면, Vdd_ext의 전압에서 전류가 제공된다. 이 예에서 헤드스위치(108)는 네거티브 게이트-소스 전압을 포함할 수 있는 논리 0을 자신의 제어 단자(자신의 게이트)에 인가함으로써 인에이블된다.

[0062] 액션들(820 및 830)은 헤드스위치를 디스에이블함으로써 전류를 턴 오프하는 것을 예시한다. 예컨대, 액션(820)은 제1 전압 레벨 및 제2 전압 레벨 중에서 제1 전압 레벨을 선택하는 것을 포함한다. Vdd_Drvr에 대한 전압 생성기가 기준 전압(Vdd1)과 소스 전압(Vdd_ext) 사이에서 선택하는 예가 도 5에 주어진다.

[0063] 도 5의 예에서, 비교기(501)는 Vdd1과 Vdd_ext를 비교한다. Vdd1이 Vdd_ext를 초과하는 레벨에 있으면, 전압 생성기(500)는 Vdd_Drvr로서 출력하기 위해 Vdd1을 선택한다. 다른 한편으로, Vdd_ext가 Vdd1보다 더 높으면, 전압 생성기(500)는 Vdd_Drvr로서 출력하기 위해 Vdd_ext(소스 전압)를 선택한다.

[0064] 추가로, 이 예에서, Vdd1은, 일정 레벨 ―이 레벨을 초과하는 게이트 전압은 바람직하지 않은 GIDL을 경험할 것으로 예상될 것임― 로 세팅되는 기준 전압이다. 이에 따라서, 전압 생성기(500)는, GIDL이 달리 누설을 유발하면 게이트-소스 전압이 0이 되도록, Vdd_Drvr이 Vdd_ext와 동일하게 되도록 한다. 다른 한편으로, 게이트 전압들 ―이 게이트 전압들 미만에서, GIDL은 바람직하지 않을 것임― 에서, 전압 생성기(500)는 Vdd1을 Vdd_Drvr로서 인가하여서, 헤드스위치를 수퍼-컷 오프 상태로 유지하며, 이는 게이트-소스 전압이 0인 상태보다 더 적은 누설을 유발할 것으로 예상될 것이다.

[0065] 액션(530)에서, 회로는 제2 전력 공급부로부터 헤드스위치의 게이트로 제1 전압 레벨을 인가한다. 이 예를 계속하면, 도 5의 회로는 Vdd1 또는 Vdd_ext가 제2 전력 공급부(Vdd_Drvr)에 의해 헤드스위치의 게이트에 인가되게 한다.

[0066] 구현들의 범위는 도 8에 도시된 특정 액션들로 제한되지 않는다. 오히려, 다른 구현들은 하나 이상의 액션들을 추가, 생략, 재배열 또는 수정할 수 있다. 일 예에서, 구현은 컴퓨팅 디바이스의 정상 동작 동안 동작(810)에서와 같이 논리 회로를 파워 온하는 것과 액션들(820, 830)에서와 같이 로직을 파워 다운하는 것 사이에서 다수 번 스위칭할 수 있다. 예컨대, 논리 회로가 코드를 실행하기 위해 사용되고 있을 때, 논리 회로는 파워 온될 수 있는 반면, 논리 회로가 달리 유휴 상태일 때, 논리 회로는 파워 다운될 수 있다.

[0067] 당업자들이 이제 인식할 바와 같이 그리고 가까운(at hand) 특정 애플리케이션에 따라, 본 개시내용의 사상 및 범위를 벗어나지 않으면서, 많은 수정들, 치환들 및 변형들이 본 개시내용의 재료들, 장치, 구성들, 및 디바이스들의 사용 방법들에서 그리고 이들에 대해 행해질 수 있다. 이러한 관점에서, 본 개시내용의 범위는, 본원에서 예시되고 설명된 특정 구현들이 단지 그것의 일부 예들을 통해 이루어지기 때문에 이러한 특정 구현들의 범위로 제한되지 않아야 하며, 오히려, 이하에 첨부된 청구항들 및 이들의 기능적인 등가물들의 범위와 완전히 상응해야 한다.

Claims

제1 전력 공급부;
제2 전력 공급부;
상기 제1 전력 공급부와 논리 회로부 사이에 배치된 헤드스위치(headswitch);
상기 제2 전력 공급부를 상기 헤드스위치의 상기 제어 단자에 커플링하는 인에이블 구동기(enable driver); 및
상기 제1 전력 공급부의 제1 전압 레벨이 기준 전압 레벨을 초과하는 것에 대한 응답으로, 상기 제2 전력 공급부로부터 상기 헤드스위치의 상기 제어 단자로의 제어 전압을 조정하도록 동작가능한 전압 생성기
를 포함하는,
시스템.
제1 항에 있어서,
상기 전압 생성기에 커플링되고, 상기 전압 생성기를 상기 제1 전압 레벨로 강제(force)하도록 동작가능한 오버라이드 회로부(override circuitry)를 더 포함하는,
시스템.
제1 항에 있어서,
상기 제1 전력 공급부는 전력 레일을 포함하는,
시스템.
제1 항에 있어서,
상기 헤드스위치의 소스 단자는 상기 제1 전력 공급부에 커플링되는,
시스템.
제1 항에 있어서,
상기 전압 생성기는,
상기 제1 전력 공급부에 커플링된 제1 입력 및 기준 전압 레벨을 생성하는 기준 전압 회로에 커플링된 제2 입력을 갖는 비교기;
기준 전압에서 제1 전력 레일에 커플링된 제1 트랜지스터 ―상기 제1 트랜지스터는 인버터를 통해 상기 비교기의 출력에 게이트-커플링(gate-couple)됨―; 및
상기 제1 전력 공급부에 커플링된 제2 트랜지스터
를 포함하며,
상기 제2 트랜지스터는 상기 비교기의 출력에 게이트-커플링되는,
시스템.
제5 항에 있어서,
상기 기준 전압 회로는,
제1 기준 전압 소스에 커플링된 제1 스위치;
제2 기준 전압 소스에 커플링된 제2 스위치; 및
상기 제1 기준 전압 소스와 상기 제2 기준 전압 소스 사이에서 선택하도록 동작가능한 스위치 제어기
를 포함하는,
시스템.
제5 항에 있어서,
상기 헤드스위치는 상기 논리 회로부에 커플링된 드레인을 갖는 PMOS(positive channel metal oxide semiconductor) 트랜지스터를 포함하고, 상기 제어 단자는 상기 PMOS 트랜지스터의 게이트를 포함하는,
시스템.
제1 전력 공급부로부터 논리 회로부로 전류를 전도하도록 헤드스위치를 인에이블하는 단계; 및
상기 헤드스위치를 디스에이블(disabling)함으로써 상기 전류를 턴 오프(turning off)하는 단계
를 포함하며,
상기 전류를 턴 오프하는 단계는,
제1 전압 레벨과 제2 전압 레벨을 비교하는 것에 대한 응답으로, 상기 제1 전압 레벨 및 상기 제2 전압 레벨 중에서 상기 제1 전압 레벨을 선택하는 단계; 및
제2 전력 공급부로부터 상기 헤드스위치의 게이트로 상기 제1 전압 레벨을 인가하는 단계
를 포함하는,
방법.
제8 항에 있어서,
상기 제1 전압 레벨을 인가하는 단계는 상기 헤드스위치를 수퍼-컷 오프 상태(super-cut off state)로 유지하는 단계를 포함하는,
방법.
제8 항에 있어서,
상기 제1 전압 레벨을 인가하는 단계는 상기 헤드스위치를 0의 게이트-소스 전압을 갖는 오프 상태로 유지하는 단계를 포함하는,
방법.
제8 항에 있어서,
상기 제1 전압 레벨을 선택하는 단계는 상기 제1 전압 레벨이 상기 제2 전압 레벨보다 더 높은 것에 대한 응답으로 이루어지며, 상기 제1 전압 레벨은 기준 전압에 대응하는,
방법.
제8 항에 있어서,
상기 제1 전압 레벨을 선택하는 단계는 상기 제1 전압 레벨이 상기 제2 전압 레벨보다 더 높은 것에 대한 응답으로 이루어지며, 추가로, 상기 제1 전압 레벨은 시변 전력 레일 전압에 대응하고, 상기 제2 전압 레벨은 기준 전압에 대응하는,
방법.
제8 항에 있어서,
상기 전류를 턴 오프하는 단계는 버퍼에서 인에이블 신호를 수신하는 단계를 포함하며, 상기 인에이블 신호는 상기 제1 전압 레벨과 동일한 전압 레벨에 있는,
방법.
제1 전력 공급부에 커플링된 제1 전력 레일;
제2 전력 공급부에 커플링된 제2 전력 레일;
상기 제1 전력 레일과 CPU(central processing unit)의 논리 회로부의 부분 사이에 커플링된 전력 게이팅 스위치(power gating switch); 및
상기 제1 전력 공급부의 제1 전압 레벨이 기준 전압 레벨 미만인 것에 대한 응답으로, 상기 제2 전력 레일로부터 상기 전력 게이팅 스위치의 제어 단자로의 제어 전압을 선택하기 위한 수단
을 포함하는,
회로.
제14 항에 있어서,
인에이블 신호에 대한 응답으로 상기 제어 단자에 상기 제어 전압을 인가하기 위한 수단을 더 포함하는,
회로.
제15 항에 있어서,
상기 제어 전압을 인가하기 위한 수단은 상기 인에이블 신호를 수신하도록 구성된 인버팅 버퍼를 포함하고, 상기 인에이블 신호는 상기 기준 전압 레벨과 동일한 전압 레벨에 있는,
회로.
제14 항에 있어서,
상기 전력 게이팅 스위치는 PMOS(positive channel metal oxide semiconductor) 트랜지스터 헤드스위치를 포함하는,
회로.
제14 항에 있어서,
상기 선택하기 위한 수단은,
상기 제1 전력 레일에 커플링된 제1 입력 및 상기 기준 전압 레벨을 생성하기 위한 수단에 커플링된 제2 입력을 갖는 비교기; 및
상기 비교기의 출력에 대한 응답으로, 상기 제1 전압 레벨과 상기 기준 전압 레벨 사이에서 상기 제어 전압을 조정하기 위한 수단
을 포함하는,
회로.
제18 항에 있어서,
상기 기준 전압 레벨을 생성하기 위한 수단은,
제1 기준 전압 소스에 커플링된 제1 스위치;
제2 기준 전압 소스에 커플링된 제2 스위치; 및
상기 제2 입력에 인가하기 위해 상기 제1 기준 전압 소스와 상기 제2 기준 전압 소스 사이에서 선택하기 위한 수단
을 포함하는,
회로.
제14 항에 있어서,
상기 선택하기 위한 수단에 커플링되고, 상기 선택하기 위한 수단을 상기 제1 전압 레벨로 강제하도록 동작가능한 오버라이드 회로부를 더 포함하는,
회로.
제14 항에 있어서,
상기 선택하기 위한 수단은 상기 제2 전력 레일로부터 상기 기준 전압 레벨의 상기 제어 전압을 인가하기 위한 수단을 포함하는,
회로.