KR20230030123A - 전압 컨버터 및 이를 포함하는 표시 장치 - Google Patents

전압 컨버터 및 이를 포함하는 표시 장치 Download PDF

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Abstract

본 발명의 전압 컨버터는, 제1 전극이 입력 전압을 수신하고, 제2 전극이 제1 노드에 연결되는 인덕터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 출력 전압을 제공하는 제2 노드에 연결된 제1 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 기준 단자에 연결된 제2 트랜지스터; 및 상기 제1 노드 및 상기 제2 노드에 연결된 전류 센서를 포함하고, 상기 전류 센서는: 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제3 노드에 연결되는 제3 트랜지스터; 및 상기 제2 노드, 상기 제3 노드, 및 센싱 단자에 흐르는 전류를 미러링(mirroring)시키는 전류 미러 회로를 포함한다.

Description

전압 컨버터 및 이를 포함하는 표시 장치{VOLTAGE CONVERTER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 전압 컨버터 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치는 복수의 화소들을 이용하여 영상을 표시한다. 이때, 복수의 화소들은 공통적으로 연결된 전원으로부터 구동 전류를 공급받을 수 있다. 이때, 일부 화소의 전류 경로가 단락(short) 상태인 경우, 전원으로부터 과전류가 흘러 번트(burnt) 현상이 발생할 수 있다.
이러한 과전류를 센싱하기 위해서 센싱 저항이 사용될 수 있다. 하지만, 이러한 경우, 센싱 저항에서 소모되는 전력이 문제된다.
해결하고자 하는 기술적 과제는, 센싱 저항 없이도 과전류 센싱이 가능하고, 외부 온도 변화의 영향이 작은 전압 컨버터 및 이를 포함하는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 전압 컨버터는, 제1 전극이 입력 전압을 수신하고, 제2 전극이 제1 노드에 연결되는 인덕터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 출력 전압을 제공하는 제2 노드에 연결된 제1 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 기준 단자에 연결된 제2 트랜지스터; 및 상기 제1 노드 및 상기 제2 노드에 연결된 전류 센서를 포함하고, 상기 전류 센서는: 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제3 노드에 연결되는 제3 트랜지스터; 및 상기 제2 노드, 상기 제3 노드, 및 센싱 단자에 흐르는 전류를 미러링(mirroring)시키는 전류 미러 회로를 포함한다.
상기 제3 트랜지스터의 면적은 상기 제1 트랜지스터의 면적보다 작을 수 있다.
상기 제3 트랜지스터의 게이트 전극은 상기 기준 단자에 연결될 수 있다.
상기 전류 미러 회로는: 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제4 트랜지스터; 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제5 트랜지스터; 및 제1 전극이 상기 센싱 단자에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제6 트랜지스터를 포함할 수 있다.
본 발명의 한 실시예에 따른 전압 컨버터는, 제1 전극이 입력 전압을 수신하고, 제2 전극이 제1 노드에 연결되는 인덕터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 출력 전압을 제공하는 제2 노드에 연결된 제1 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 기준 단자에 연결된 제2 트랜지스터; 및 상기 제1 노드 및 상기 제2 노드에 연결된 제1 전류 센서를 포함하고, 상기 전류 센서는: 제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하는 제3 트랜지스터; 제3 노드 및 제4 노드 사이를 흐르는 전류, 제5 노드 및 상기 제4 노드 사이를 흐르는 전류, 및 센싱 단자 및 상기 제4 노드 사이를 흐르는 전류를 미러링시키는 전류 미러 회로; 및 상기 제2 노드와 상기 제5 노드를 연결시키고, 상기 제3 트랜지스터의 제2 전극을 상기 제3 노드와 연결시키는 보조 회로를 포함한다.
상기 제3 트랜지스터의 면적은 상기 제1 트랜지스터의 면적보다 작을 수 있다.
상기 제3 트랜지스터의 게이트 전극은 상기 기준 단자에 연결될 수 있다.
상기 전류 미러 회로는: 제1 전극이 상기 제5 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제4 트랜지스터; 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제5 트랜지스터; 및 제1 전극이 상기 센싱 단자에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제6 트랜지스터를 포함할 수 있다.
상기 보조 회로는: 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제5 노드에 연결되고, 게이트 전극이 상기 제5 노드에 연결된 제7 트랜지스터; 및 제1 전극이 상기 제3 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제3 노드에 연결되고, 게이트 전극이 상기 제5 노드에 연결된 제8 트랜지스터를 포함할 수 있다.
상기 전압 컨버터는, 상기 제1 트랜지스터와 병렬로 연결된 제9 트랜지스터; 및 상기 제2 트랜지스터와 병렬로 연결된 제10 트랜지스터를 더 포함할 수 있다.
상기 제9 트랜지스터의 면적은 상기 제1 트랜지스터의 면적보다 작고, 상기 제10 트랜지스터의 면적은 상기 제2 트랜지스터의 면적보다 작을 수 있다.
상기 전압 컨버터는, 복수의 셧-다운 전압 레벨들을 입력받고, 상기 복수의 셧-다운 전압 레벨들 중 하나를 기준 전압 레벨로 출력하는 멀티플렉서; 상기 기준 전압 레벨을 제1 입력 단자로 입력받고, 상기 센싱 단자의 전류와 대응하는 센싱 전압을 제2 입력 단자로 입력받는 비교기; 및 상기 비교기의 출력이 일정 시간 이상 유효 출력 범위 내인 경우, 셧-다운 신호를 제공하는 카운터를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 표시 장치는, 제1 전원 라인에 공통적으로 연결된 화소들; 출력 단자가 상기 제1 전원 라인에 연결된 제1 전압 컨버터; 및 출력 단자가 상기 제1 전원 라인에 연결된 제2 전압 컨버터를 포함하고, 상기 제1 전원 라인에 흐르는 제1 전원 전류가 기준 전류보다 작을 때, 상기 제1 전압 컨버터만 상기 제1 전원 전류를 생성하고, 상기 제1 전원 전류가 상기 기준 전류보다 클 때, 상기 제1 전압 컨버터 및 상기 제2 전압 컨버터는 상기 제1 전원 전류를 함께 생성한다.
상기 제1 전압 컨버터는: 제1 전극이 입력 전압을 수신하고, 제2 전극이 제1 노드에 연결되는 인덕터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 출력 전압을 제공하는 제2 노드에 연결된 제1 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 기준 단자에 연결된 제2 트랜지스터; 및 상기 제1 노드 및 상기 제2 노드에 연결된 전류 센서를 포함하고, 상기 전류 센서는: 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제3 노드에 연결되는 제3 트랜지스터; 및 상기 제2 노드, 상기 제3 노드, 및 센싱 단자에 흐르는 전류를 미러링시키는 전류 미러 회로를 포함할 수 있다.
상기 제3 트랜지스터의 면적은 상기 제1 트랜지스터의 면적보다 작을 수 있다.
상기 제3 트랜지스터의 게이트 전극은 상기 기준 단자에 연결되고, 상기 전류 미러 회로는: 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제4 트랜지스터; 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제5 트랜지스터; 및 제1 전극이 상기 센싱 단자에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제6 트랜지스터를 포함할 수 있다.
상기 제1 전압 컨버터는: 제1 전극이 입력 전압을 수신하고, 제2 전극이 제1 노드에 연결되는 인덕터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 출력 전압을 제공하는 제2 노드에 연결된 제1 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 기준 단자에 연결된 제2 트랜지스터; 및 상기 제1 노드 및 상기 제2 노드에 연결된 제1 전류 센서를 포함하고, 상기 전류 센서는: 제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하는 제3 트랜지스터; 제3 노드 및 제4 노드 사이를 흐르는 전류, 제5 노드 및 상기 제4 노드 사이를 흐르는 전류, 및 센싱 단자 및 상기 제4 노드 사이를 흐르는 전류를 미러링시키는 전류 미러 회로; 및 상기 제2 노드와 상기 제5 노드를 연결시키고, 상기 제3 트랜지스터의 제2 전극을 상기 제3 노드와 연결시키는 보조 회로를 포함할 수 있다.
상기 제3 트랜지스터의 면적은 상기 제1 트랜지스터의 면적보다 작을 수 있다.
상기 제3 트랜지스터의 게이트 전극은 상기 기준 단자에 연결되고, 상기 전류 미러 회로는: 제1 전극이 상기 제5 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제4 트랜지스터; 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제5 트랜지스터; 및 제1 전극이 상기 센싱 단자에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제6 트랜지스터를 포함할 수 있다.
상기 보조 회로는: 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제5 노드에 연결되고, 게이트 전극이 상기 제5 노드에 연결된 제7 트랜지스터; 및 제1 전극이 상기 제3 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제3 노드에 연결되고, 게이트 전극이 상기 제5 노드에 연결된 제8 트랜지스터를 포함할 수 있다.
본 발명에 따른 전압 컨버터 및 이를 포함하는 표시 장치는 센싱 저항 없이도 과전류 센싱이 가능하고, 외부 온도 변화의 영향이 작다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 도 2의 화소의 구동 방법을 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 한 실시예에 따른 제1 전원을 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 한 실시예에 따른 전류 센서를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 전류 센서를 설명하기 위한 도면이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 제1 전원을 설명하기 위한 도면이다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 전원 제공부를 설명하기 위한 도면이다.
도 15는 본 발명의 한 실시예에 따른 과전류 검출 방법을 설명하기 위한 도면이다.
도 16 내지 도 20은 본 발명의 또 다른 실시예에 따른 제1 전원을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 표시 장치(1)는 프로세서(9), 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 화소부(14), 발광 구동부(15), 및 전원 제공부(16)를 포함할 수 있다. 각각의 기능부를 하나의 IC에 집적할 것인지, 복수의 IC들에 집적할 것인지는 표시 장치(1)의 사양(specification)에 따라 다양하게 구성될 수 있다.
타이밍 제어부(11)는 프로세서(9)로부터 각각의 프레임 기간에 대한 계조들 및 타이밍 신호들을 수신할 수 있다. 여기서 프로세서(9)는 GPU(Graphics Processing Unit), CPU(Central Processing Unit), AP(Application Processor) 등 중 적어도 하나에 해당할 수 있다. 타이밍 신호들은 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal) 등을 포함할 수 있다.
수직 동기 신호의 각각의 주기(cycle)는 각각의 프레임 기간과 대응할 수 있다. 수평 동기 신호의 각각의 주기(cycle)는 각각의 수평 기간(horizontal period)과 대응할 수 있다. 계조들은 데이터 인에이블 신호의 인에이블 레벨의 펄스에 대응하여 각 수평 기간에 수평 라인(horizontal line) 단위로 공급될 수 있다. 수평 라인은 동일한 주사 라인 및 발광 라인에 연결된 화소들(예를 들어, 화소행)을 의미할 수 있다.
타이밍 제어부(11)는 표시 장치(1)의 사양에 대응하도록 계조들을 렌더링(rendering)할 수 있다. 예를 들어, 프로세서(9)는 각각의 단위 도트(unit dot)에 대해서 적색 계조, 녹색 계조, 청색 계조를 제공할 수 있다. 예를 들어, 화소부(14)가 RGB stripe 구조인 경우, 각각의 계조에 화소가 1대 1 대응할 수 있다. 이러한 경우 계조들의 렌더링이 불필요할 수 있다. 하지만, 예를 들어, 화소부(14)가 펜타일(PENTILETM) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조들의 렌더링이 필요할 수 있다. 렌더링되거나 렌더링되지 않은 계조들은 데이터 구동부(12)로 제공될 수 있다. 또한, 타이밍 제어부(11)는 데이터 구동부(12)에 데이터 제어 신호를 제공할 수 있다. 또한, 타이밍 제어부(11)는 주사 구동부(13)에 주사 제어 신호를 제공하고, 발광 구동부(15)에 발광 제어 신호를 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조들 및 데이터 제어 신호를 이용하여 데이터 라인들(DL1, DL2, DL3, DL4, ..., DLn)로 제공할 데이터 전압들(즉, 데이터 신호들)을 생성할 수 있다. n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 수신한 주사 제어 신호(예를 들어, 클록 신호, 주사 시작 신호 등)을 이용하여, 주사 라인들(SL0, SL1, SL2, ..., SLm)에 제공할 주사 신호들을 생성할 수 있다. 주사 구동부(13)는 주사 라인들(SL0~SLm)에 턴-온 레벨의 펄스를 갖는 주사 신호들을 순차적으로 공급할 수 있다. 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성된 주사 스테이지들을 포함할 수 있다. 주사 구동부(13)는 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.
발광 구동부(15)는 타이밍 제어부(11)로부터 수신한 발광 제어 신호(예를 들어, 클록 신호, 발광 중지 신호 등)을 이용하여, 발광 라인들(EL1, EL2, EL3, ..., ELo)에 제공할 발광 신호들을 생성할 수 있다. 발광 구동부(15)는 발광 라인들(EL1~ELo)에 턴-오프 레벨의 펄스를 갖는 발광 신호들을 순차적으로 공급할 수 있다. 발광 구동부(15)는 시프트 레지스터 형태로 구성된 발광 스테이지들을 포함할 수 있다. 발광 구동부(15)는 클록 신호의 제어에 따라 턴-오프 레벨의 펄스 형태인 발광 중지 신호를 다음 발광 스테이지로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다. o는 0보다 큰 정수일 수 있다.
화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인, 주사 라인, 및 발광 라인에 연결될 수 있다. 화소들은 제1 색상의 광을 방출하는 화소들, 제2 색상의 광을 방출하는 화소들, 및 제3 색상의 광을 방출하는 화소들을 포함할 수 있다. 제1 색상, 제2 색상, 및 제3 색상은 서로 다른 색상일 수 있다. 예를 들어, 제1 색상은 적색, 녹색, 및 청색 중 한가지 색상일 수 있고, 제2 색상은 적색, 녹색, 및 청색 중 제1 색상이 아닌 한가지 색상일 수 있고, 제3 색상은 적색, 녹색, 및 청색 중 제1 색상 및 제2 색상이 아닌 나머지 색상일 수 있다. 또한, 제1 내지 제3 색상들로 적색, 녹색, 및 청색 대신 마젠타(magenta), 시안(cyan), 및 옐로우(yellow)가 사용될 수도 있다.
전원 제공부(16)는 제1 전원(161) 및 제2 전원(162)을 포함할 수 있다. 제1 전원(161) 및 제2 전원(162)은 서로 다른 IC(integrated chip)로 구성될 수도 있고, 한 IC 내에 집적될 수도 있다. 제1 전원(161) 및 제2 전원(162)은 각각 전압 컨버터일 수 있다. 예를 들어, 제1 전원(161)은 부스트 컨버터(boost converter)이고, 제2 전원(162)은 벅-부스트 컨버터(buck-boost converter)일 수 있다.
제1 전원(161)은 제1 전원 라인(ELVDDL)을 통해서 화소부(14)에 제1 전원 전압을 제공할 수 있다. 화소부(14)의 화소들은 제1 전원 라인(ELVDDL)에 공통적으로 연결되어, 동일한 제1 전원 전압을 인가받을 수 있다. 제2 전원(162)은 제2 전원 라인(ELVSSL)을 통해서 화소부(14)에 제2 전원 전압을 제공할 수 있다. 화소부(14)의 화소들은 제2 전원 라인(ELVSSL)에 공통적으로 연결되어, 동일한 제2 전원 전압을 인가받을 수 있다. 화소부(14)의 표시 기간 중 제1 전원 전압은 제2 전원 전압보다 클 수 있다. 제1 전원(161)으로부터 제1 전원 라인(ELVDDL)을 통해서 흘러 나간 전원 전류는 제2 전원 라인(ELVSSL)을 통해서 제2 전원(162)으로 흘러 들어올 수 있다. 이하에서는 제1 전원(161)에 대한 실시예들을 설명하지만, 해당 실시예들은 제2 전원(162)에도 적용될 수 있다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 화소(PXij)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함한다.
이하에서는 P형 트랜지스터로 구성된 회로를 예로 들어 설명한다(예를 들어, PMOS). 하지만 당업자라면 게이트 단자에 인가되는 전압의 극성을 달리하여, N형 트랜지스터로 구성된 회로를 설계할 수 있을 것이다(예를 들어, NMOS). 유사하게, 당업자라면 P형 트랜지스터 및 N형 트랜지스터의 조합으로 구성된 회로를 설계할 수 있을 것이다. P형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 음의 방향으로 증가할 때 전류량이 증가하는 트랜지스터를 통칭한다. N형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 양의 방향으로 증가할 때 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.
트랜지스터(T1)는 게이트 전극이 제1 노드(N1)에 연결되고, 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결될 수 있다. 제1 트랜지스터(T1)를 구동 트랜지스터로 명명할 수 있다.
트랜지스터(T2)는 게이트 전극이 주사 라인(SLi1)에 연결되고, 제1 전극이 데이터 라인(DLj)에 연결되고, 제2 전극이 제2 노드(N2)에 연결될 수 있다. 트랜지스터(T2)를 스캔 트랜지스터로 명명할 수 있다.
트랜지스터(T3)는 게이트 전극이 주사 라인(SLi2)에 연결되고, 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제3 노드(N3)에 연결될 수 있다. 트랜지스터(T3)를 다이오드 연결 트랜지스터로 명명할 수 있다.
트랜지스터(T4)는 게이트 전극이 주사 라인(SLi3)에 연결되고, 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다. 트랜지스터(T4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
트랜지스터(T5)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 제2 노드(N2)에 연결될 수 있다. 트랜지스터(T5)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 트랜지스터(T5)의 게이트 전극은 트랜지스터(T6)의 게이트 전극과 연결된 발광 라인과 다른 발광 라인에 연결될 수도 있다.
트랜지스터(T6)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 제3 노드(N3)에 연결되고, 제2 전극이 발광 소자(LD)의 애노드에 연결될 수 있다. 트랜지스터(T6)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 트랜지스터(T6)의 게이트 전극은 트랜지스터(T5)의 게이트 전극과 연결된 발광 라인과 다른 발광 라인에 연결될 수도 있다.
트랜지스터(T7)는 게이트 전극이 주사 라인(SLi4)에 연결되고, 제1 전극이 초기화 라인(INTL)에 연결되고, 제2 전극이 발광 소자(LD)의 애노드에 연결될 수 있다. 트랜지스터(T7)는 발광 소자 초기화 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)의 제1 전극은 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
발광 소자(LD)는 애노드가 트랜지스터(T6)의 제2 전극에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 발광 소자(LD)는 발광 다이오드일 수 있다. 발광 소자(LD)는 유기 발광 소자(organic light emitting diode), 무기 발광 소자(inorganic light emitting diode), 퀀텀 닷/웰 발광 소자(quantum dot/well light emitting diode) 등으로 구성될 수 있다. 발광 소자(LD)는 제1 색상, 제2 색상, 및 제3 색상 중 어느 하나의 색상으로 발광할 수 있다. 또한, 본 실시예에서는 각 화소에 발광 소자(LD)가 하나만 구비되었으나, 다른 실시예에서 각 화소에 복수의 발광 소자들이 구비될 수도 있다. 이때, 복수의 발광 소자들은 직렬, 병렬, 직병렬 등으로 연결될 수 있다.
제1 전원 라인(ELVDDL)에는 제1 전원 전압이 인가되고, 제2 전원 라인(ELVSSL)에는 제2 전원 전압이 인가되고, 초기화 라인(INTL)에는 초기화 전압이 인가될 수 있다. 예를 들어, 제1 전원 전압은 제2 전원 전압보다 클 수 있다. 예를 들어, 초기화 전압은 제2 전원 전압과 동일하거나 더 클 수 있다. 예를 들어, 초기화 전압은 제공 가능한 데이터 전압들 중 가장 작은 크기의 데이터 전압과 대응할 수 있다. 다른 예에서, 초기화 전압의 크기는 제공 가능한 데이터 전압들의 크기들보다 작을 수 있다.
도 3은 도 2의 화소의 구동 방법을 설명하기 위한 도면이다.
이하에서는 설명의 편의를 위해서 주사 라인들(SLi1, SLi2, SLi4)이 i 번째 주사 라인(SLi)이고, 주사 라인(SLi3)이 i-1 번째 주사 라인(SL(i-1))인 경우를 가정한다. 다만, 주사 라인들(SLi1, SLi2, SLi3, SLi4)은 실시예들에 따라 연결 관계가 다양할 수 있다. 예를 들어, 주사 라인(SLi4)은 i-1 번째 주사 라인이거나, i+1 번째 주사 라인일 수도 있다.
먼저, i 번째 발광 라인(ELi)에는 턴-오프 레벨(로직 하이 레벨, logic high level)의 발광 신호가 인가되고, 데이터 라인(DLj)에는 i-1 번째 화소에 대한 데이터 전압(DATA(i-1)j)이 인가되고, 주사 라인(SLi3)에는 턴-온 레벨(로직 로우 레벨, logic low level)의 주사 신호가 인가된다. 로직 레벨의 하이/로우는 트랜지스터가 P형인지 N형인지에 따라서 달라질 수 있다.
이때, 주사 라인들(SLi1, SLi2)에는 턴-오프 레벨의 주사 신호가 인가되므로, 트랜지스터(T2)는 턴-오프 상태이고, i-1 번째 화소에 대한 데이터 전압(DATA(i-1)j)이 화소(PXij)로 인입되는 것이 방지된다.
이때, 트랜지스터(T4)는 턴-온 상태가 되므로, 제1 노드(N1)가 초기화 라인(INTL)과 연결되어, 제1 노드(N1)의 전압이 초기화된다. 발광 라인(ELi)에는 턴-오프 레벨의 발광 신호가 인가되므로, 트랜지스터들(T5, T6)은 턴-오프 상태이고, 초기화 전압 인가 과정에 따른 불필요한 발광 소자(LD)의 발광이 방지된다.
다음으로, 데이터 라인(DLj)에는 i 번째 화소(PXij)에 대한 데이터 전압(DATAij)이 인가되고, 주사 라인들(SLi1, SLi2)에는 턴-온 레벨의 주사 신호가 인가된다. 이에 따라 트랜지스터들(T2, T1, T3)이 도통 상태가 되며, 데이터 라인(DLj)과 제1 노드(N1)가 전기적으로 연결된다. 따라서, 데이터 전압(DATAij)에서 트랜지스터(T1)의 문턱 전압을 감한 보상 전압이 스토리지 커패시터(Cst)의 제2 전극(즉, 제1 노드(N1))에 인가되고, 스토리지 커패시터(Cst)는 제1 전원 전압과 보상 전압의 차이에 해당하는 전압을 유지한다. 이러한 기간을 문턱 전압 보상 기간 또는 데이터 기입 기간이라고 명명할 수 있다.
또한, 주사 라인(SLi4)이 i 번째 주사 라인인 경우, 트랜지스터(T7)는 턴-온 상태이므로, 발광 소자(LD)의 애노드와 초기화 라인(INTL)이 연결되고, 발광 소자(LD)는 초기화 전압과 제2 전원 전압의 전압 차이에 해당하는 전하량으로 초기화된다.
이후, i 번째 발광 라인(ELi)에 턴-온 레벨의 발광 신호가 인가됨에 따라, 트랜지스터들(T5, T6)이 도통될 수 있다. 따라서, 제1 전원 라인(ELVDDL), 트랜지스터(T5), 트랜지스터(T1), 트랜지스터(T6), 발광 소자(LD), 및 제2 전원 라인(ELVSSL)을 연결하는 구동 전류 경로가 형성된다.
스토리지 커패시터(Cst)에 유지된 전압에 따라 트랜지스터(T1)의 제1 전극과 제2 전극에 흐르는 구동 전류량이 조절된다. 발광 소자(LD)는 구동 전류량에 대응하는 휘도로 발광한다. 발광 소자(LD)는 발광 라인(ELi)에 턴-오프 레벨의 발광 신호가 인가되기 전까지 발광한다.
발광 신호가 턴-온 레벨일 때, 해당 발광 신호를 수신하는 화소들은 표시 상태일 수 있다. 따라서, 발광 신호가 턴-온 레벨인 기간을 발광 기간(EP)(또는, 발광 허용 기간)이라고 할 수 있다. 또한, 발광 신호가 턴-오프 레벨일 때, 해당 발광 신호를 수신하는 화소들은 비표시 상태일 수 있다. 따라서, 발광 신호가 턴-오프 레벨인 기간을 비발광 기간(NEP)(또는, 발광 불허용 기간)이라고 할 수 있다.
도 3에서 설명된 비발광 기간(NEP)은, 화소(PXij)가 초기화 기간 및 데이터 기입 기간을 거치는 동안 원하지 않는 휘도로 발광하는 것을 방지하기 위한 것이다.
화소(PXij)에 기입된 데이터가 유지되는 동안(예를 들어, 한 프레임 기간) 한 번 이상의 비발광 기간(NEP)이 추가로 제공될 수 있다. 이는 화소(PXij)의 발광 기간(EP)을 줄임으로써 저계조를 효과적으로 표현하거나, 영상의 모션(motion)을 부드럽게 블러(blur)처리하기 위함일 수 있다.
도 4 및 도 5는 본 발명의 한 실시예에 따른 제1 전원을 설명하기 위한 도면이다.
도 4를 참조하면, 제1 전원(161a)은 인덕터(LX), 제1 트랜지스터(TE1), 제2 트랜지스터(TE2), 제어기(1611), 및 전류 센서(1612)를 포함할 수 있다. 제1 전원(161a)은 전압 컨버터로서, 예를 들어 부스트 컨버터일 수 있다.
인덕터(LX)는 제1 전극이 입력 전압(VIN)을 수신하고, 제2 전극이 제1 노드(NE1)에 연결될 수 있다.
제1 트랜지스터(TE1)는 제1 전극이 제1 노드(NE1)에 연결되고, 제2 전극이 출력 전압을 제공하는 제2 노드(NE2)에 연결될 수 있다. 이때, 출력 전압은 제1 전원 전압(ELVDD)일 수 있다.
제2 트랜지스터(TE2)는 제1 전극이 제1 노드(NE1)에 연결되고, 제2 전극이 기준 단자에 연결될 수 있다. 예를 들어, 기준 단자는 그라운드 또는 정전압원일 수 있다.
전류 센서(1612)는 제1 노드(NE1) 및 제2 노드(NE2)에 연결될 수 있다. 전류 센서(1612)는 제1 노드(NE1) 및 제2 노드(NE2) 사이에서 제1 트랜지스터(TE1)를 통해 흐르는 전류를 센싱할 수 있다.
제어기(1611)는 제1 트랜지스터(TE1) 및 제2 트랜지스터(TE2)의 제어 신호를 생성할 수 있다. 제어기(1611)가 생성한 제어 신호는 제1 트랜지스터(TE1) 및 제2 트랜지스터(TE2) 각각의 게이트 전극에 인가될 수 있다. 예를 들어, 제어 신호는 온/오프 듀티비(ON/OFF Duty ratio)를 갖는 PWM(Pulse Width Modulation) 신호일 수 있다. 제어 신호의 온/오프 듀티비에 따라서, 트랜지스터들(TE1, TE2)은 교번하여 온/오프될 수 있다.
도 5를 참조하면, 제2 트랜지스터(TE2)가 턴-온되고 제1 트랜지스터(TE1)가 턴-오프되는 경우, 인덕터(LX)의 전류(ILX)가 증가하면서 인덕터(LX)에 에너지가 저장된다. 이때, 제1 트랜지스터(TE1)는 턴-오프 상태이므로, 제1 트랜지스터(TE1)에 전류(ITE1)는 흐르지 않는다.
다음으로, 제2 트랜지스터(TE2)가 턴-오프되고 제1 트랜지스터(TE1)가 턴-온되는 경우, 입력 전압(VIN)(또는, 입력 전원)으로부터 출력되는 전류와 인덕터(LX)로부터 출력되는 전류가 더해져서 증폭된 제1 전원 전압(ELVDD)이 제1 전원 라인(ELVDDL)에 인가된다. 제어 신호의 듀티비가 증가할수록 제1 전원 전압(ELVDD)이 증가할 수 있다.
이때, 제1 트랜지스터(TE1)가 턴-온되는 기간(DOP, Duty On Period) 동안 제1 트랜지스터(TE1)에 흐르는 전류(ITE1)를 적분하면, 제1 전원 라인(ELVDDL)에 흐르는 전류를 알 수 있다. 기간(DOP)은 제어기(1611)에 미리 설정된 값이므로 이미 알고 있고, 전류 센서(1612)를 통해서 전류(ITE1)를 센싱할 수 있다면, 센싱 저항을 구비하지 않아도 제1 전원 라인(ELVDDL)에 흐르는 전류를 알 수 있다. 따라서, 본 발명의 한 실시예에 따른 제1 전원(161a)은 센싱 저항에서 소모되는 전력 없이도 제1 전원 라인(ELVDDL)에 흐르는 전류를 알 수 있다.
도 4의 실시예에서는 제1 트랜지스터(TE1)가 P형 트랜지스터로 구성되고, 제2 트랜지스터(TE2)가 N형 트랜지스터로 구성되나, 제어 신호의 극성을 달리하거나 복수의 제어 신호를 사용하는 경우, 제1 및 제2 트랜지스터들(TE1, TE2)은 자유롭게 구성될 수 있다.
도 6 및 도 7은 본 발명의 한 실시예에 따른 전류 센서를 설명하기 위한 도면이다.
도 6을 참조하면, 전류 센서(1612a)는 제1 노드(NE1) 및 제2 노드(NE2)에 연결될 수 있다. 예를 들어, 전류 센서(1612a)는 제3 트랜지스터(TE3) 및 전류 미러 회로(CMC, Current Mirror Circuit)를 포함할 수 있다.
제3 트랜지스터(TE3)는 제1 전극이 제1 노드(NE1)에 연결되고, 제2 전극이 제3 노드(NE3)에 연결될 수 있다. 한편, 제3 트랜지스터(TE3)의 게이트 전극은 기준 단자에 연결될 수 있다. 예를 들어, 기준 단자는 그라운드 또는 정전압원일 수 있다. 예를 들어, 제3 트랜지스터(TE3)는 P형 트랜지스터일 수 있다.
전류 미러 회로(CMC)는 제2 노드(NE2) 및 제4 노드(NE4) 사이를 흐르는 전류, 제3 노드(NE3) 및 제4 노드(NE4) 사이를 흐르는 전류, 및 센싱 단자(TSEN) 및 제4 노드(NE4) 사이를 흐르는 전류(ISEN)를 미러링시킬 수 있다. 전류(ISEN)는 센싱 전류로서, 제1 트랜지스터(TE1)에 흐르는 전류(ITE1)와 대응할 수 있다. 예를 들어, 전류 미러 회로(CMC)는 제4 트랜지스터(TE4), 제5 트랜지스터(TE5), 및 제6 트랜지스터(TE6)를 포함할 수 있다.
제4 트랜지스터(TE4)는 제1 전극이 제2 노드(NE2)에 연결되고, 제2 전극이 제4 노드(NE4)에 연결되고, 게이트 전극이 제3 노드(NE3)에 연결될 수 있다. 예를 들어, 제4 트랜지스터(TE4)는 N형 트랜지스터일 수 있다.
제5 트랜지스터(TE5)는 제1 전극이 제3 노드(NE3)에 연결되고, 제2 전극이 제4 노드(NE4)에 연결되고, 게이트 전극이 제3 노드(NE3)에 연결될 수 있다. 예를 들어, 제5 트랜지스터(TE5)는 N형 트랜지스터일 수 있다.
제6 트랜지스터(TE6)는 제1 전극이 센싱 단자(TSEN)에 연결되고, 제2 전극이 제4 노드(NE4)에 연결되고, 게이트 전극이 제3 노드(NE3)에 연결될 수 있다. 예를 들어, 제6 트랜지스터(TE6)는 N형 트랜지스터일 수 있다.
제4 내지 제6 트랜지스터들(TE4, TE5, TE6)은 게이트 전극들이 공통적으로 제3 노드(NE3)에 연결되고, 소스 전극들이 공통적으로 제4 노드(NE4)에 연결된다. 따라서, 제4 내지 제6 트랜지스터들(TE4, TE5, TE6)은 게이트-소스 간 전압 차이가 동일하므로, 전류 미러 회로(CMC)는 제2 노드(NE2) 및 제4 노드(NE4) 사이를 흐르는 전류, 제3 노드(NE3) 및 제4 노드(NE4) 사이를 흐르는 전류, 및 센싱 단자(TSEN) 및 제4 노드(NE4) 사이를 흐르는 전류(ISEN)를 미러링시킬 수 있다. 따라서, 센싱 단자(TSEN)의 전류(ISEN)를 통해서 제1 트랜지스터(TE1)에 흐르는 전류(ITE1)를 알 수 있다.
도 7을 참조하면, 제3 트랜지스터(TE3)의 면적은 제1 트랜지스터(TE1)의 면적보다 작을 수 있다. 예를 들어, 제3 트랜지스터(TE3)의 채널(TE3ch)의 면적은 제1 트랜지스터(TE1)의 채널(TE1ch)의 면적보다 작을 수 있다.
제1 트랜지스터(TE1)의 채널(TE1ch) 및 제3 트랜지스터(TE3)의 채널(TE3ch)은 동일한 반도체층을 식각하여 동시에 형성될 수 있다. 예를 들어, 채널들(TE1ch, TE3ch)의 두께는 서로 동일할 수 있고, 평면 상 면적은 서로 다를 수 있다.
제1 트랜지스터(TE1)의 채널(TE1ch)은 제1 폭(w1)과 제1 길이(l1)를 가질 수 있다. 채널(TE1ch) 중 제1 길이(l1)를 정의하는 양 단부의 반도체층에 P형 도펀트가 도핑됨으로써, 제1 트랜지스터(TE1)의 소스 전극 및 드레인 전극이 형성될 수 있다. 제1 트랜지스터(TE1)의 면적 또는 채널(TE1ch)의 면적은 제1 폭(w1)과 제1 길이(l1)의 곱에 해당할 수 있다. 다만, 채널(TE1ch)은 직사각형이 아닌 다른 모양으로 구성될 수도 있다.
제3 트랜지스터(TE3) 의 채널(TE3ch)은 제2 폭(w2)과 제2 길이(l2)를 가질 수 있다. 채널(TE3ch) 중 제2 길이(l2)를 정의하는 양 단부의 반도체층에 P형 도펀트가 도핑됨으로써, 제3 트랜지스터(TE3) 의 소스 전극 및 드레인 전극이 형성될 수 있다. 제3 트랜지스터(TE3)의 면적 또는 채널(TE3ch)의 면적은 제2 폭(w2)과 제2 길이(l2)의 곱에 해당할 수 있다. 다만, 채널(TE3ch)은 직사각형이 아닌 다른 모양으로 구성될 수도 있다.
본 실시예에 의하면, 온도 변화에 따른 제3 트랜지스터(TE3)의 온-저항(ON-resistance)의 변화율은 제1 트랜지스터(TE1)의 온-저항의 변화율보다 작을 수 있다. 따라서, 외부 온도가 변화해서 제1 트랜지스터(TE1)의 온-저항이 변하더라도, 제1 트랜지스터(TE1)에 흐르는 전류(ITE1)는 전류 미러 회로(CMC)에 의해서 제3 트랜지스터(TE3)의 온-저항에 영향을 받게된다. 따라서, 외부 온도 변화에 따른 센싱 단자(TSEN)의 전류(ISEN)의 편차가 작아질 수 있다. 따라서, 본 실시예에 의하면, 외부 온도 변화의 영향이 작은 전압 컨버터(즉, 제1 전원(161a))를 제공할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 전류 센서를 설명하기 위한 도면이다.
도 8을 참조하면, 전류 센서(1612b)는 제1 노드(NE1) 및 제2 노드(NE2)에 연결될 수 있다. 예를 들어, 전류 센서(1612b)는 제3 트랜지스터(TE3), 전류 미러 회로(CMC), 및 보조 회로(AXC)를 포함할 수 있다. 이하에서, 전류 센서(1612b)를 설명함에 있어서, 전류 센서(1612a)와 중복되는 내용은 생략될 수도 있다.
제3 트랜지스터(TE3)는 제1 전극이 제1 노드(NE1)에 연결되고, 제2 전극을 포함할 수 있다. 한편, 제3 트랜지스터(TE3)의 게이트 전극은 기준 단자에 연결될 수 있다. 예를 들어, 기준 단자는 그라운드 또는 정전압원일 수 있다. 예를 들어, 제3 트랜지스터(TE3)는 P형 트랜지스터일 수 있다. 제3 트랜지스터(TE3)의 면적은 제1 트랜지스터(TE1)의 면적보다 작을 수 있다. 예를 들어, 제3 트랜지스터(TE3)의 채널(TE3ch)의 면적은 제1 트랜지스터(TE1)의 채널(TE1ch)의 면적보다 작을 수 있다(도 7 참조). 본 실시예에 의하면, 외부 온도 변화의 영향이 작은 전압 컨버터(즉, 제1 전원(161a))를 제공할 수 있다.
전류 미러 회로(CMC)는 제3 노드(NE3) 및 제4 노드(NE4) 사이를 흐르는 전류, 제5 노드(NE5) 및 제4 노드(NE4) 사이를 흐르는 전류, 및 센싱 단자(TSEN) 및 제4 노드(NE4) 사이를 흐르는 전류를 미러링시킬 수 있다. 전류(ISEN)는 센싱 전류로서, 제1 트랜지스터(TE1)에 흐르는 전류(ITE1)와 대응할 수 있다. 예를 들어, 전류 미러 회로(CMC)는 제4 트랜지스터(TE4), 제5 트랜지스터(TE5), 및 제6 트랜지스터(TE6)를 포함할 수 있다.
제4 트랜지스터(TE4)는 제1 전극이 제5 노드(NE5)에 연결되고, 제2 전극이 제4 노드(NE4)에 연결되고, 게이트 전극이 제3 노드(NE3)에 연결될 수 있다. 예를 들어, 제4 트랜지스터(TE4)는 N형 트랜지스터일 수 있다.
제5 트랜지스터(TE5)는 제1 전극이 제3 노드(NE3)에 연결되고, 제2 전극이 제4 노드(NE4)에 연결되고, 게이트 전극이 제3 노드(NE3)에 연결될 수 있다. 예를 들어, 제5 트랜지스터(TE5)는 N형 트랜지스터일 수 있다.
제6 트랜지스터(TE6)는 제1 전극이 센싱 단자(TSEN)에 연결되고, 제2 전극이 제4 노드(NE4)에 연결되고, 게이트 전극이 제3 노드(NE3)에 연결될 수 있다. 예를 들어, 제6 트랜지스터(TE6)는 N형 트랜지스터일 수 있다.
제4 내지 제6 트랜지스터들(TE4, TE5, TE6)은 게이트 전극들이 공통적으로 제3 노드(NE3)에 연결되고, 소스 전극들이 공통적으로 제4 노드(NE4)에 연결된다. 따라서, 제4 내지 제6 트랜지스터들(TE4, TE5, TE6)은 게이트-소스 간 전압 차이가 동일하므로, 전류 미러 회로(CMC)는 제3 노드(NE3) 및 제4 노드(NE4) 사이를 흐르는 전류, 제5 노드(NE5) 및 제4 노드(NE4) 사이를 흐르는 전류, 및 센싱 단자(TSEN) 및 제4 노드(NE4) 사이를 흐르는 전류를 미러링시킬 수 있다. 따라서, 센싱 단자(TSEN)의 전류(ISEN)를 통해서 제1 트랜지스터(TE1)에 흐르는 전류(ITE1)를 알 수 있다.
보조 회로(AXC)는 제2 노드(NE2)와 제5 노드(NE5)를 연결시키고, 제3 트랜지스터(TE3)의 제2 전극을 제3 노드(NE3)와 연결시킬 수 있다. 보조 회로(AXC)는 제7 트랜지스터(TE7) 및 제8 트랜지스터(TE8)를 포함할 수 있다.
제7 트랜지스터(TE7)는 제1 전극이 제2 노드(NE2)에 연결되고, 제2 전극이 제5 노드(NE5)에 연결되고, 게이트 전극이 제5 노드(NE5)에 연결될 수 있다. 예를 들어, 제7 트랜지스터(TE7)는 P형 트랜지스터일 수 있다.
제8 트랜지스터(TE8)는 제1 전극이 제3 트랜지스터(TE3)의 제2 전극에 연결되고, 제2 전극이 제3 노드(NE3)에 연결되고, 게이트 전극이 제5 노드(NE5)에 연결될 수 있다. 예를 들어, 제8 트랜지스터(TE8)는 P형 트랜지스터일 수 있다.
제7 트랜지스터(TE7) 및 제8 트랜지스터(TE8)는, 게이트 전극들이 제5 노드(NE5)에 공통적으로 연결된 상태이고, 제1 트랜지스터(TE1)가 턴-온 시에 소스 전극들이 서로 연결되므로, 게이트-소스 간 전압 차이가 서로 동일할 수 있다. 따라서, 보조 회로(AXC)는 일종의 보조적인 전류 미러 회로로서 동작할 수 있고, 전류 센서(1612b)의 센싱 정확도를 향상시킬 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 제1 전원을 설명하기 위한 도면이다.
도 9를 참조하면, 도 4의 제1 전원(161a)과 비교했을 때, 제1 전원(161b)은 제9 트랜지스터(TE9) 및 제10 트랜지스터(TE10)를 더 포함할 수 있다.
제9 트랜지스터(TE9)는 제1 트랜지스터(TE1)와 병렬로 연결될 수 있다. 한 실시예에서, 제9 트랜지스터(TE9)의 면적은 제1 트랜지스터(TE1)의 면적보다 작을 수 있다. 예를 들어, 제9 트랜지스터(TE9)의 채널의 면적은 제1 트랜지스터(TE1)의 채널의 면적보다 작을 수 있다. 트랜지스터의 면적 및 채널의 면적에 대해서는 도 7에서 이미 설명한 바가 있으므로, 이하에서 중복 설명은 하지 않는다. 예를 들어, 제9 트랜지스터(TE9)는 P형 트랜지스터일 수 있다.
제10 트랜지스터(TE10)는 제2 트랜지스터(TE2)와 병렬로 연결될 수 있다. 예를 들어, 제10 트랜지스터(TE10)는 N형 트랜지스터일 수 있다. 한 실시예에서, 제10 트랜지스터(TE10)의 면적은 제2 트랜지스터(TE2)의 면적보다 작을 수 있다. 예를 들어, 제10 트랜지스터(TE10)의 채널의 면적은 제2 트랜지스터(TE2)의 채널의 면적보다 작을 수 있다.
제1 전원(161b)은 전류 센서(1612)를 통해 감지된 전류(ISEN)가 기준 값보다 작을 때(예를 들어, 표시 영상이 저계조일 때, 즉, 로드가 작을 때), 전압 변환에 있어서, 제9 트랜지스터(TE9) 및 제10 트랜지스터(TE10)를 사용하고, 제1 트랜지스터(TE1) 및 제2 트랜지스터(TE2)를 사용하지 않을 수 있다.
한편, 제1 전원(161b)은 전류 센서(1612)를 통해 감지된 전류(ISEN)가 기준 값보다 클 때(예를 들어, 표시 영상이 고계조일 때), 전압 변환에 있어서, 제9 트랜지스터(TE9) 및 제10 트랜지스터(TE10)를 사용하지 않고, 제1 트랜지스터(TE1) 및 제2 트랜지스터(TE2)를 사용할 수 있다.
도 10을 참조하면, 제1 트랜지스터(TE1) 및 제2 트랜지스터(TE2)를 사용할 때의 그래프 및 제9 트랜지스터(TE9) 및 제10 트랜지스터(TE10)를 사용할 때의 그래프가 예시적으로 도시된다. 각 그래프는 로드 전류 대비 전력 효율을 가리킨다. 로드 전류는 제1 전원 라인(ELVDDL)에 흐르는 전류를 가리키며, 단위는 mA일 수 있다. 전력 효율은 입력 전력 대비 출력 전력의 비율을 가리키며, 단위는 %일 수 있다.
도 10을 참조하면, 로드 전류가 작을 때 제9 트랜지스터(TE9) 및 제10 트랜지스터(TE10)를 사용하는 경우가 전력 효율이 상대적으로 높다. 이는 제9 트랜지스터(TE9) 및 제10 트랜지스터(TE10)의 면적이 상대적으로 작으므로 트랜지스터들(TE9, TE10)의 커패시턴스가 작고, 이에 따라 작은 로드에서의 스위칭 손실(switching loss)가 감소한 것에 기인한다.
다른 실시예에서, 제1 전원(161b)은 전류 센서(1612)를 통해 감지된 전류(ISEN)가 기준 값보다 클 때(예를 들어, 표시 영상이 고계조일 때, 즉, 로드가 클 때), 전압 변환에 있어서, 제1 트랜지스터(TE1), 제2 트랜지스터(TE2), 제9 트랜지스터(TE9) 및 제10 트랜지스터(TE10)를 모두 사용할 수도 있다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 전원 제공부를 설명하기 위한 도면이다.
도 11을 참조하면, 전원 제공부(16)가 하나의 제1 전원(161)을 포함할 때의 제1 전원 전류(IELVDDL) 대비 인덕터 전류(ILX)가 그래프(161g)로 도시된다. 이때는, 기준 전류(Iref)와 무관하게 제1 전원 전류(IELVDDL)가 증가할수록 인덕터 전류(ILX)는 증가할 수 있다.
도 12를 참조하면, 전원 제공부(16')는 복수의 제1 전원들(161s1, 161s2)을 포함할 수 있다. 복수의 제1 전원들(161s1, 161s2)은 복수의 전압 컨버터들일 수 있다. 복수의 제1 전원들(161s1, 161s2)의 출력 단자들은 제1 전원 라인(ELVDDL)에 공통적으로 연결될 수 있다.
도 13을 참조하면, 제1 전원(161s1)의 인덕터 전류(ILX)에 대한 그래프(161s1g) 및 제2 전원(161s2)의 인덕터 전류(ILX)에 대한 그래프(161s2g)가, 제1 전원 전류(IELVDDL)에 대해서 도시된다.
본 실시예에서, 제1 전원 라인(ELVDDL)에 흐르는 제1 전원 전류(IELVDDL)가 기준 전류(Iref)보다 작을 때(예를 들어, 표시 영상이 저계조일 때, 즉, 로드가 작을 때), 제1 전압 컨버터(즉, 제1 전원(161s1))만 제1 전원 전류(IELVDDL)를 생성할 수 있다.
또한, 제1 전원 전류(IELVDDL)가 기준 전류(Iref)보다 클 때(예를 들어, 표시 영상이 고계조일 때), 제1 전압 컨버터(즉, 제1 전원(161s1)) 및 제2 전압 컨버터(즉, 제2 전원(161s2))는 제1 전원 전류(IELVDDL)를 함께 생성할 수 있다.
본 실시예에 따르면, 상대적으로 작은 로드에서는 제1 전압 컨버터(즉, 제1 전원(161s1))만 사용하여 스위칭 손실(switching loss)을 줄일 수 있다. 스위칭 손실은 트랜지스터의 커패시턴스에 영향받으므로, 제2 전압 컨버터(즉, 제2 전원(161s2))에 포함된 트랜지스터의 커패시턴스에 영향받지 않음으로써, 스위칭 손실이 감소할 수 있다.
상대적으로 큰 로드에서는 제1 및 제2 전압 컨버터들(161s1, 161s2)을 함께 구동시켜 전도 손실(conduction loss)을 줄일 수 있다. 전도 손실은 온 저항에 영향받으므로, 제1 및 제2 전압 컨버터들(161s1, 161s2)을 함께 구동시켜 복수의 전류 경로들을 생성시켜 온 저항을 감소시킬 수 있다.
도 14를 참조하면, 전원 제공부(16')가 제1 전원(161s1)만 사용할 때, 복수의 제1 전원들(161s1, 161s2)을 사용할 때, 전원 제공부(16)가 하나의 제1 전원(161)을 사용할 때의 그래프들이 예시적으로 도시된다. 각 그래프는 로드 전류 대비 전력 효율을 가리킨다. 로드 전류는 제1 전원 라인(ELVDDL)에 흐르는 전류를 가리키며, 단위는 mA일 수 있다. 전력 효율은 입력 전력 대비 출력 전력의 비율을 가리키며, 단위는 %일 수 있다.
도 14를 참조하면, 전원 제공부(16)보다 전원 제공부(16')가 로드 전류 전 영역에서 전력 효율이 더 높음을 확인할 수 있다.
도 15는 본 발명의 한 실시예에 따른 과전류 검출 방법을 설명하기 위한 도면이다.
도 15를 참조하면, 전원 제공부(16)(또는, 제1 전원(161))은 과전류 검출부(163)를 더 포함할 수 있다. 과전류 검출부(163)는 아날로그 회로로 구성될 수도 있고, 디지털 회로로 구성될 수도 있고, 소프트웨어적으로 구성될 수도 있다. 과전류 검출부(163)는 멀티플렉서(1631), 비교기(1632), 및 카운터(1633)를 포함할 수 있다.
멀티플렉서(1631)는 복수의 셧-다운 전압 레벨들(OCD_LVS)을 입력받고, 복수의 셧-다운 전압 레벨들(OCD_LVS) 중 하나를 기준 전압 레벨(OCD_REF)로 출력할 수 있다. 따라서, 사용자는 각각의 시나리오에 대해서 기준 전압 레벨(OCD_REF)을 달리 설정할 수 있는 장점이 있다.
비교기(1632)는 기준 전압 레벨(OCD_REF)을 제1 입력 단자(예를 들어, 비반전 단자)로 입력받고, 센싱 단자(TSEN)의 전류(ISEN)와 대응하는 센싱 전압(VSEN)을 제2 입력 단자(예를 들어, 반전 단자)로 입력받을 수 있다. 비교기(1632)는 OP-AMP(Operational amplifier)로 구성될 수도 있다. 센싱 전압(VSEN)은 전류(ISEN)에 미리 정해진 저항 상수를 곱함으로써 계산될 수 있다.
예를 들어, 센싱 전압(VSEN)이 기준 전압 레벨(OCD_REF)과 동일한 경우(또는, 센싱 전압(VSEN)과 기준 전압 레벨(OCD_REF)의 차이가 유효 범위 내인 경우), 비교기(1632)는 제1 전압 레벨을 갖는 유효 출력 신호를 출력할 수 있다. 한편, 센싱 전압(VSEN)이 기준 전압 레벨(OCD_REF)과 다른 경우(또는, 센싱 전압(VSEN)과 기준 전압 레벨(OCD_REF)의 차이가 유효 범위 바깥인 경우), 비교기(1632)는 제2 전압 레벨을 갖는 출력 신호를 출력할 수 있다.
카운터(1633)는 비교기(1632)의 출력이 일정 시간 이상 유효 출력 범위 내인 경우, 셧-다운 신호(OCD_H)를 제공할 수 있다. 예를 들어, 카운터(1633)는 1ms 단위로 비교기(1632)의 출력을 반복적으로 확인하고, 비교기(1632)의 출력이 일정 횟수 이상 연속하여 유효 출력 신호에 해당하는 경우, 셧-다운 신호(OCD_H)를 제공할 수 있다.
전원 제공부(16)(또는, 제1 전원(161))는 셧-다운 신호(OCD_H)가 발생하는 경우, 제1 전원(161) 또는 전원 제공부(16)의 동작을 중지(셧-다운)시킬 수 있다.
본 실시예에 의하면, 제1 전원(161)의 외부 저항이 필요 없고, 제1 트랜지스터(TE1)에 대한 인터널 센싱(internal sensing)이 가능하여, 다양한 셧-다운 전압 레벨들(OCD_LVS) 중 하나를 기준 전압 레벨(OCD_REF)로 설정할 수 있다. 참고로, 기존의 OCD(Output Current Detection) 방식에서는, 제1 전원(161)이 외부 저항을 사용하고, 외부 저항의 크기에 대응하는 하나의 셧-다운 전압 레벨만 사용 가능하다.
도 16 내지 도 20은 본 발명의 또 다른 실시예에 따른 제1 전원을 설명하기 위한 도면이다.
도 16을 참조하면, 제1 전원(161c)은 피드백 저항들(FBR1, FBR2)를 더 포함하는 점에서 도 4의 제1 전원(161a)과 차이가 있다. 이때, 제어기(1611)는 피드백 저항들(FBR1, FBR2)의 분압 전압인 피드백 전압(FBV) 및 센싱된 전류(ISEN)를 더 수신할 수 있다. 제어기(1611)는 피드백 전압(FBV) 및 전류(ISEN)에 기초하여 PWM 신호(PWM)를 제공할 수 있다.
도 17을 참조하면, 제어기(1611)는 비교기(16111), 필터(16112), 보상기(16113), 비교기(16114), 및 모듈레이터(16115)를 포함할 수 있다.
비교기(16111)는 피드백 전압(FBV)과 기준 전압(VREF)의 차이에 게인(gm)을 곱한 값에 대응하는 제어 전압(CTRL)을 생성할 수 있다. 필터(16112)는 로우 패스 필터일 수 있다. 필터(16112)는 제거되거나 다른 종류의 필터가 구비될 수 있다.
보상기(16113)는 제어 전압(CTRL) 및 로드 전류에 기초하여 보상 제어 전압(C_CTRL)을 생성할 수 있다. 예를 들어, 보상기(16113)는 고전압(VHH)과 그라운드 사이에 직렬 연결된 제11 트랜지스터(TE11) 및 전류원(ISC)을 포함할 수 있다. 예를 들어, 제11 트랜지스터(TE11)는 NMOS 트랜지스터일 수 있고, 보상기(16113)는 제11 트랜지스터(TE11)의 소스 전극에 연결된 가변 저항(VAR)을 포함할 수 있다. 보상기(16113)는 로드 전류에 기초하여 가변 저항(VAR)의 크기를 조절함으로써, 가변 저항(VAR)에 인가되는 보상 전압(V_VAR)을 조절할 수 있다. 예를 들어, 보상기(16113)는 로드 전류가 클수록 가변 저항(VAR)의 크기가 작아지도록 조정할 수 있다. 가변 저항(VAR)의 크기가 작아지면 보상 전압(V_VAR)도 작아진다. 예를 들어, 보상기(16113)는 TDMA(time division multiple access) 보상기일 수 있다.
제어 전압(CTRL)이 동일하게 유지될 때, 보상 전압(V_VAR)이 작아지면, 보상 제어 전압(C_CTRL)은 커질 수 있다. 한편, 보상 전압(V_VAR)이 동일하게 유지될 때, 제어 전압(CTRL)이 작아지면, 보상 제어 전압(C_CTRL)은 작아질 수 있다. 즉, 보상 제어 전압(C_CTRL)은 제어 전압(CTRL) 및 보상 전압(V_VAR)에 따라서 유동적으로 결정될 수 있다.
도 18을 참조하면, 비교기(16114)는 센싱된 전류(ISEN)가 보상 제어 전압(C_CTRL)에 도달하면, 리셋 신호(RST)를 출력한다. 모듈레이터(16115)는 클록 신호(CLK)가 발생할 때 PWM 신호(PWM)의 펄스를 발생시키고, 리셋 신호(RST)가 발생할 때 PWM 신호(PWM)의 펄스를 종료시킨다. 예를 들어, 모듈레이터(16115)는 RS 래치(latch)일 수 있다.
도 19를 참조하면, 가변 저항(VAR)의 예시적인 구조가 도시된다. 예를 들어, 가변 저항(VAR)은 게인 제어부(VARCTL), 스위치들(SW1, SW2, SW3, SW4), 트랜지스터들(TE21, TE22, TE23, TE24), 및 저항들(SR1, SR2, SR3, SR4)을 포함할 수 있다.
예를 들어, 저항들(SR1, SR2, SR3, SR4)의 저항 값은 서로 다를 수 있다. 예를 들어, 저항(SR1)의 저항 값이 가장 작고, 저항(SR4)의 저항 값이 가장 클 수 있다. 예를 들어, 게인 제어부(VARCTL)은 로드 전류가 가장 클 때 스위치(SW4) 및 트랜지스터(TE24)를 턴-온시켜 저항(SR4)을 단락시킬 수 있다. 따라서, 게인 제어부(VARCTL)은 로드 전류가 가장 클 때 가변 저항(VAR)의 저항 값이 가장 작도록 할 수 있다. 한편, 게인 제어부(VARCTL)은 로드 전류가 가장 작을 때 스위치(SW1) 및 트랜지스터(TE21)를 턴-온시켜 저항(SR1)을 단락시킬 수 있다. 따라서, 게인 제어부(VARCTL)은 로드 전류가 가장 작을 때 가변 저항(VAR)의 저항 값이 가장 크도록 할 수 있다.
도 20을 참조하면, 입력 전압(VIN)이 낮은 입력 전압(VIN1)에서 높은 입력 전압(VIN2)으로 증가하는 경우가 도시된다. 이때, 피드백 전압(FBV)이 높아지므로, 제어 전압(CTRL)은 높은 제어 전압(CTRL1)에서 낮은 제어 전압(CTRL2)로 감소하게 된다. 제어 전압(CTRL1)에서 인덕터(LX)의 전류(I_IND1) 및 제어 전압(CTRL2)에서 인덕터(LX)의 전류(I_IND2)가 예시적으로 도시된다. L은 인덕터(LX)의 인덕턴스를 가리키고, VOUT은 전압(ELVDD)를 가리킨다.
한편, 제어 전압(CTRL1)이 제어 전압(CTRL2)으로 수렴되는 속도(즉, 슬루율(slew rate))는 출력 전압의 리플(ripple) 및 세틀링 타임(settling time)에 영향을 준다. 제한된 게인(gm) 및 필터(16112) 구성으로 인해서, 제어 전압(CTRL)의 슬루율은 제한될 수 있다. TDMA 발생 시 리플 및 세틀링 타임이 증가할 수 있다.
본 실시예에 의하면, 보상기(16113)에 의해서 입력 전압(VIN)에 따른 제어 전압(CTRL)의 변화량을 예상하고, 이를 보상 전압(V_VAR)으로 인가하여 제어 전압(CTRL)의 변화량을 최소화할 수 있다. 즉, 전압차(diff_CTRL)를 최소화할 수 있다. 따라서, 제한된 슬루율에 따른 성능 저하를 방지할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1612, 1612a, 1612b: 전류 센서
TE1~TE10: 제1 내지 제10 트랜지스터들
NE1~NE5: 제1 내지 제5 노드들
LX: 인덕터
CMC: 전류 미러 회로
AXC: 보조 회로

Claims (20)

  1. 제1 전극이 입력 전압을 수신하고, 제2 전극이 제1 노드에 연결되는 인덕터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 출력 전압을 제공하는 제2 노드에 연결된 제1 트랜지스터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 기준 단자에 연결된 제2 트랜지스터; 및
    상기 제1 노드 및 상기 제2 노드에 연결된 전류 센서를 포함하고,
    상기 전류 센서는:
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제3 노드에 연결되는 제3 트랜지스터; 및
    상기 제2 노드, 상기 제3 노드, 및 센싱 단자에 흐르는 전류를 미러링(mirroring)시키는 전류 미러 회로를 포함하는,
    전압 컨버터.
  2. 제1 항에 있어서,
    상기 제3 트랜지스터의 면적은 상기 제1 트랜지스터의 면적보다 작은,
    전압 컨버터.
  3. 제1 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극은 상기 기준 단자에 연결된,
    전압 컨버터.
  4. 제1 항에 있어서,
    상기 전류 미러 회로는:
    제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제4 트랜지스터;
    제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제5 트랜지스터; 및
    제1 전극이 상기 센싱 단자에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제6 트랜지스터를 포함하는,
    전압 컨버터.
  5. 제1 전극이 입력 전압을 수신하고, 제2 전극이 제1 노드에 연결되는 인덕터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 출력 전압을 제공하는 제2 노드에 연결된 제1 트랜지스터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 기준 단자에 연결된 제2 트랜지스터; 및
    상기 제1 노드 및 상기 제2 노드에 연결된 제1 전류 센서를 포함하고,
    상기 전류 센서는:
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하는 제3 트랜지스터;
    제3 노드 및 제4 노드 사이를 흐르는 전류, 제5 노드 및 상기 제4 노드 사이를 흐르는 전류, 및 센싱 단자 및 상기 제4 노드 사이를 흐르는 전류를 미러링시키는 전류 미러 회로; 및
    상기 제2 노드와 상기 제5 노드를 연결시키고, 상기 제3 트랜지스터의 제2 전극을 상기 제3 노드와 연결시키는 보조 회로를 포함하는,
    전압 컨버터.
  6. 제5 항에 있어서,
    상기 제3 트랜지스터의 면적은 상기 제1 트랜지스터의 면적보다 작은,
    전압 컨버터.
  7. 제5 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극은 상기 기준 단자에 연결된,
    전압 컨버터.
  8. 제5 항에 있어서,
    상기 전류 미러 회로는:
    제1 전극이 상기 제5 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제4 트랜지스터;
    제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제5 트랜지스터; 및
    제1 전극이 상기 센싱 단자에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제6 트랜지스터를 포함하는,
    전압 컨버터.
  9. 제8 항에 있어서,
    상기 보조 회로는:
    제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제5 노드에 연결되고, 게이트 전극이 상기 제5 노드에 연결된 제7 트랜지스터; 및
    제1 전극이 상기 제3 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제3 노드에 연결되고, 게이트 전극이 상기 제5 노드에 연결된 제8 트랜지스터를 포함하는,
    전압 컨버터.
  10. 제9 항에 있어서,
    상기 제1 트랜지스터와 병렬로 연결된 제9 트랜지스터; 및
    상기 제2 트랜지스터와 병렬로 연결된 제10 트랜지스터를 더 포함하는,
    전압 컨버터.
  11. 제10 항에 있어서,
    상기 제9 트랜지스터의 면적은 상기 제1 트랜지스터의 면적보다 작고,
    상기 제10 트랜지스터의 면적은 상기 제2 트랜지스터의 면적보다 작은,
    전압 컨버터.
  12. 제5 항에 있어서,
    복수의 셧-다운 전압 레벨들을 입력받고, 상기 복수의 셧-다운 전압 레벨들 중 하나를 기준 전압 레벨로 출력하는 멀티플렉서;
    상기 기준 전압 레벨을 제1 입력 단자로 입력받고, 상기 센싱 단자의 전류와 대응하는 센싱 전압을 제2 입력 단자로 입력받는 비교기; 및
    상기 비교기의 출력이 일정 시간 이상 유효 출력 범위 내인 경우, 셧-다운 신호를 제공하는 카운터를 더 포함하는,
    전압 컨버터.
  13. 제1 전원 라인에 공통적으로 연결된 화소들;
    출력 단자가 상기 제1 전원 라인에 연결된 제1 전압 컨버터; 및
    출력 단자가 상기 제1 전원 라인에 연결된 제2 전압 컨버터를 포함하고,
    상기 제1 전원 라인에 흐르는 제1 전원 전류가 기준 전류보다 작을 때, 상기 제1 전압 컨버터만 상기 제1 전원 전류를 생성하고,
    상기 제1 전원 전류가 상기 기준 전류보다 클 때, 상기 제1 전압 컨버터 및 상기 제2 전압 컨버터는 상기 제1 전원 전류를 함께 생성하는,
    표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전압 컨버터는:
    제1 전극이 입력 전압을 수신하고, 제2 전극이 제1 노드에 연결되는 인덕터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 출력 전압을 제공하는 제2 노드에 연결된 제1 트랜지스터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 기준 단자에 연결된 제2 트랜지스터; 및
    상기 제1 노드 및 상기 제2 노드에 연결된 전류 센서를 포함하고,
    상기 전류 센서는:
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 제3 노드에 연결되는 제3 트랜지스터; 및
    상기 제2 노드, 상기 제3 노드, 및 센싱 단자에 흐르는 전류를 미러링시키는 전류 미러 회로를 포함하는,
    표시 장치.
  15. 제14 항에 있어서,
    상기 제3 트랜지스터의 면적은 상기 제1 트랜지스터의 면적보다 작은,
    표시 장치.
  16. 제14 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극은 상기 기준 단자에 연결되고,
    상기 전류 미러 회로는:
    제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제4 트랜지스터;
    제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제5 트랜지스터; 및
    제1 전극이 상기 센싱 단자에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제6 트랜지스터를 포함하는,
    표시 장치.
  17. 제13 항에 있어서,
    상기 제1 전압 컨버터는:
    제1 전극이 입력 전압을 수신하고, 제2 전극이 제1 노드에 연결되는 인덕터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 출력 전압을 제공하는 제2 노드에 연결된 제1 트랜지스터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 기준 단자에 연결된 제2 트랜지스터; 및
    상기 제1 노드 및 상기 제2 노드에 연결된 제1 전류 센서를 포함하고,
    상기 전류 센서는:
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극을 포함하는 제3 트랜지스터;
    제3 노드 및 제4 노드 사이를 흐르는 전류, 제5 노드 및 상기 제4 노드 사이를 흐르는 전류, 및 센싱 단자 및 상기 제4 노드 사이를 흐르는 전류를 미러링시키는 전류 미러 회로; 및
    상기 제2 노드와 상기 제5 노드를 연결시키고, 상기 제3 트랜지스터의 제2 전극을 상기 제3 노드와 연결시키는 보조 회로를 포함하는,
    표시 장치.
  18. 제17 항에 있어서,
    상기 제3 트랜지스터의 면적은 상기 제1 트랜지스터의 면적보다 작은,
    표시 장치.
  19. 제17 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극은 상기 기준 단자에 연결되고,
    상기 전류 미러 회로는:
    제1 전극이 상기 제5 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제4 트랜지스터;
    제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제5 트랜지스터; 및
    제1 전극이 상기 센싱 단자에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 게이트 전극이 상기 제3 노드에 연결된 제6 트랜지스터를 포함하는,
    표시 장치.
  20. 제19 항에 있어서,
    상기 보조 회로는:
    제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제5 노드에 연결되고, 게이트 전극이 상기 제5 노드에 연결된 제7 트랜지스터; 및
    제1 전극이 상기 제3 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제3 노드에 연결되고, 게이트 전극이 상기 제5 노드에 연결된 제8 트랜지스터를 포함하는,
    표시 장치.
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