KR20230140668A - 전원 제공부 및 이를 포함하는 표시 장치 - Google Patents

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KR20230140668A
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electrode
power
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이윤영
박성천
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삼성디스플레이 주식회사
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Abstract

본 발명의 전원 제공부는, 제1 인덕터; 제2 인덕터; 제3 인덕터; 제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제2 인덕터의 제1 전극에 연결된 제1 트랜지스터; 제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제3 인덕터의 제1 전극에 연결된 제2 트랜지스터; 및 입력 단자들이 상기 제1 인덕터의 제1 전극, 상기 제2 인덕터의 제1 전극, 상기 제3 인덕터의 제1 전극과 연결되고, 출력 단자가 상기 전원 라인에 연결된 전원 IC(integrated chip)를 포함하고, 상기 전원 라인에 흐르는 전원 전류가 제1 기준 값보다 작을 때 상기 제1 인덕터 및 상기 전원 IC를 이용하고, 상기 전원 전류가 증가하여 상기 제1 기준 값보다 크고 제2 기준 값보다 작을 때 상기 제2 인덕터, 상기 제1 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 증가하여 상기 제2 기준 값보다 클 때 상기 제2 인덕터, 상기 제3 인덕터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 전원 IC를 이용하여 상기 전원 전압을 공급한다.

Description

전원 제공부 및 이를 포함하는 표시 장치{POWER PROVIDER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 전원 제공부 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치는 화소들을 이용하여 영상을 표시한다. 화소들은 공통적으로 연결된 전원 라인으로부터 전원 전압을 공급받을 수 있다. 이때, 화소들은 밝은 영상을 표시할수록(로드가 클수록) 큰 전원 전류가 필요하고, 어두운 영상을 표시할수록(로드가 작을수록) 작은 전원 전류가 필요하다.
이러한 전원 전류의 크기에 따라서, 전력 효율적으로 전원 전압을 제공하는 전원 제공부가 필요하다.
해결하고자 하는 기술적 과제는, 전원 전류의 크기에 따라서 전력 효율적으로 전원 전압을 제공할 수 있는 전원 제공부 및 이를 포함하는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 전원 제공부는, 제1 인덕터; 제2 인덕터; 제3 인덕터; 제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제2 인덕터의 제1 전극에 연결된 제1 트랜지스터; 제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제3 인덕터의 제1 전극에 연결된 제2 트랜지스터; 및 입력 단자들이 상기 제1 인덕터의 제1 전극, 상기 제2 인덕터의 제1 전극, 상기 제3 인덕터의 제1 전극과 연결되고, 출력 단자가 상기 전원 라인에 연결된 전원 IC(integrated chip)를 포함하고, 상기 전원 라인에 흐르는 전원 전류가 제1 기준 값보다 작을 때 상기 제1 인덕터 및 상기 전원 IC를 이용하고, 상기 전원 전류가 증가하여 상기 제1 기준 값보다 크고 제2 기준 값보다 작을 때 상기 제2 인덕터, 상기 제1 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 증가하여 상기 제2 기준 값보다 클 때 상기 제2 인덕터, 상기 제3 인덕터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 전원 IC를 이용하여 상기 전원 전압을 공급한다.
상기 전원 전류가 상기 제3 기준 값보다 클 때 상기 제2 인덕터, 상기 제3 인덕터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 감소하여 제4 기준 값보다 크고 상기 제3 기준 값보다 작을 때 상기 제2 인덕터, 상기 제1 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 감소하여 상기 제4 기준 값보다 작을 때 상기 제1 인덕터 및 상기 전원 IC를 이용하여 상기 전원 전압을 공급할 수 있다.
상기 제3 기준 값은 상기 제1 기준 값보다 크고 상기 제2 기준 값보다 작고, 상기 제4 기준 값은 상기 제1 기준 값보다 작을 수 있다.
상기 전원 IC는: 제1 전극이 상기 제2 인덕터의 제1 전극에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제3 트랜지스터; 제1 전극이 상기 제3 인덕터에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제4 트랜지스터; 제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제1 인덕터의 제1 전극에 연결된 제5 트랜지스터; 및 제1 전극이 상기 제1 인덕터의 제1 전극에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제6 트랜지스터를 포함할 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 면적은 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터 각각의 면적보다 클 수 있다.
상기 제3 트랜지스터의 면적 및 상기 제4 트랜지스터의 면적은 동일하고, 상기 제1 트랜지스터의 면적 및 상기 제2 트랜지스터의 면적은 동일하고, 상기 제2 인덕터의 인덕턴스 및 상기 제3 인덕터의 인덕턴스는 동일할 수 있다.
상기 제1 인덕터의 인덕턴스는 상기 제2 인덕터의 인덕턴스보다 클 수 있다.
상기 제1 트랜지스터 또는 상기 제2 트랜지스터의 스위칭 주파수는 상기 제5 트랜지스터의 스위칭 주파수보다 클 수 있다.
상기 전원 제공부는, 상기 제3 트랜지스터의 제2 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제6 트랜지스터의 제2 전극을 통해서 상기 전원 전류를 센싱하고, 센싱 정보를 제공하는 전류 센서; 및 상기 센싱 정보에 기초하여 제1 선택 신호, 제2 선택 신호, 및 제3 선택 신호를 생성하는 컨버터 선택부를 더 포함할 수 있다.
상기 전원 제공부는, 상기 제1 선택 신호 및 상기 센싱 정보에 기초하여 상기 제5 트랜지스터 및 상기 제6 트랜지스터를 온오프 제어하는 제1 게이트 구동부; 상기 제2 선택 신호 및 상기 센싱 정보에 기초하여 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 온오프 제어하는 제2 게이트 구동부; 및 상기 제3 선택 신호 및 상기 센싱 정보에 기초하여 상기 제2 트랜지스터 및 상기 제4 트랜지스터를 온오프 제어하는 제3 게이트 구동부를 더 포함할 수 있다.
상기 전원 제공부는, 상기 출력 단자에 직렬 연결된 피드백 저항들; 및 상기 피드백 저항들의 사이 노드로부터 수신된 피드백 전압에 기초하여 제어 전압을 생성하는 제어 전압 생성기를 더 포함하고, 상기 제1 게이트 구동부, 상기 제2 게이트 구동부, 및 상기 제3 게이트 구동부는 상기 제어 전압에 더 기초하여 대응하는 트랜지스터들을 온오프 제어할 수 있다.
본 발명의 한 실시예에 다른 표시 장치는, 영상을 표시하는 화소들; 및 상기 화소들이 공통적으로 연결된 전원 라인에 전원 전압을 공급하는 전원 제공부를 포함하고, 상기 전원 제공부는: 제1 인덕터; 제2 인덕터; 제3 인덕터; 제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제2 인덕터의 제1 전극에 연결된 제1 트랜지스터; 제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제3 인덕터의 제1 전극에 연결된 제2 트랜지스터; 및 입력 단자들이 상기 제1 인덕터의 제1 전극, 상기 제2 인덕터의 제1 전극, 상기 제3 인덕터의 제1 전극과 연결되고, 출력 단자가 상기 전원 라인에 연결된 전원 IC를 포함하고, 상기 전원 제공부는, 상기 전원 라인에 흐르는 전원 전류가 제1 기준 값보다 작을 때 상기 제1 인덕터 및 상기 전원 IC를 이용하고, 상기 전원 전류가 증가하여 상기 제1 기준 값보다 크고 제2 기준 값보다 작을 때 상기 제2 인덕터, 상기 제1 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 증가하여 상기 제2 기준 값보다 클 때 상기 제2 인덕터, 상기 제3 인덕터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 전원 IC를 이용하여 상기 전원 전압을 공급한다.
상기 전원 제공부는, 상기 전원 전류가 상기 제3 기준 값보다 클 때 상기 제2 인덕터, 상기 제3 인덕터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 감소하여 제4 기준 값보다 크고 상기 제3 기준 값보다 작을 때 상기 제2 인덕터, 상기 제1 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 감소하여 상기 제4 기준 값보다 작을 때 상기 제1 인덕터 및 상기 전원 IC를 이용하여 상기 전원 전압을 공급할 수 있다.
상기 제3 기준 값은 상기 제1 기준 값보다 크고 상기 제2 기준 값보다 작고, 상기 제4 기준 값은 상기 제1 기준 값보다 작을 수 있다.
상기 전원 IC는: 제1 전극이 상기 제2 인덕터의 제1 전극에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제3 트랜지스터; 제1 전극이 상기 제3 인덕터에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제4 트랜지스터; 제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제1 인덕터의 제1 전극에 연결된 제5 트랜지스터; 및 제1 전극이 상기 제1 인덕터의 제1 전극에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제6 트랜지스터를 포함할 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 면적은 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터 각각의 면적보다 클 수 있다.
상기 제3 트랜지스터의 면적 및 상기 제4 트랜지스터의 면적은 동일하고, 상기 제1 트랜지스터의 면적 및 상기 제2 트랜지스터의 면적은 동일하고, 상기 제2 인덕터의 인덕턴스 및 상기 제3 인덕터의 인덕턴스는 동일할 수 있다.
상기 제1 인덕터의 인덕턴스는 상기 제2 인덕터의 인덕턴스보다 클 수 있다.
상기 제1 트랜지스터 또는 상기 제2 트랜지스터의 스위칭 주파수는 상기 제5 트랜지스터의 스위칭 주파수보다 클 수 있다.
상기 전원 제공부는: 상기 제3 트랜지스터의 제2 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제6 트랜지스터의 제2 전극을 통해서 상기 전원 전류를 센싱하고, 센싱 정보를 제공하는 전류 센서; 상기 센싱 정보에 기초하여 제1 선택 신호, 제2 선택 신호, 및 제3 선택 신호를 생성하는 컨버터 선택부; 상기 출력 단자에 직렬 연결된 피드백 저항들; 상기 피드백 저항들의 사이 노드로부터 수신된 피드백 전압에 기초하여 제어 전압을 생성하는 제어 전압 생성기; 상기 제1 선택 신호, 상기 센싱 정보, 및 상기 제어 전압에 기초하여 상기 제5 트랜지스터 및 상기 제6 트랜지스터를 온오프 제어하는 제1 게이트 구동부; 상기 제2 선택 신호, 상기 센싱 정보, 및 상기 제어 전압에 기초하여 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 온오프 제어하는 제2 게이트 구동부; 및 상기 제3 선택 신호, 상기 센싱 정보, 및 상기 제어 전압에 기초하여 상기 제2 트랜지스터 및 상기 제4 트랜지스터를 온오프 제어하는 제3 게이트 구동부를 더 포함할 수 있다.
본 발명에 따른 전원 제공부 및 이를 포함하는 표시 장치는, 전원 전류의 크기에 따라서 전력 효율적으로 전원 전압을 제공할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 도 2의 화소의 구동 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 전원 제공부를 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명의 한 실시예에 따른 제어 전압 생성기 및 게이트 구동부를 설명하기 위한 도면이다.
도 7 내지 도 10은 본 발명의 한 실시예에 따른 전원 제공부의 구동 방법을 설명하기 위한 도면이다.
도 11 및 도 12는 본 발명의 한 실시예에 따른 전원 제공부의 효과를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 표시 장치(1)는 프로세서(9), 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 화소부(14), 발광 구동부(15), 및 전원 제공부(16)를 포함할 수 있다. 각각의 기능부를 하나의 IC에 집적할 것인지, 복수의 IC들에 집적할 것인지는 표시 장치(1)의 사양(specification)에 따라 다양하게 구성될 수 있다.
타이밍 제어부(11)는 프로세서(9)로부터 각각의 프레임 기간에 대한 계조들 및 타이밍 신호들을 수신할 수 있다. 여기서 프로세서(9)는 GPU(Graphics Processing Unit), CPU(Central Processing Unit), AP(Application Processor) 등 중 적어도 하나에 해당할 수 있다. 타이밍 신호들은 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal) 등을 포함할 수 있다.
수직 동기 신호의 각각의 주기(cycle)는 각각의 프레임 기간과 대응할 수 있다. 수평 동기 신호의 각각의 주기(cycle)는 각각의 수평 기간(horizontal period)과 대응할 수 있다. 계조들은 데이터 인에이블 신호의 인에이블 레벨의 펄스에 대응하여 각 수평 기간에 수평 라인(horizontal line) 단위로 공급될 수 있다. 수평 라인은 동일한 주사 라인 및 발광 라인에 연결된 화소들(예를 들어, 화소행)을 의미할 수 있다.
타이밍 제어부(11)는 표시 장치(1)의 사양에 대응하도록 계조들을 렌더링(rendering)할 수 있다. 예를 들어, 프로세서(9)는 각각의 단위 도트(unit dot)에 대해서 적색 계조, 녹색 계조, 청색 계조를 제공할 수 있다. 예를 들어, 화소부(14)가 RGB stripe 구조인 경우, 각각의 계조에 화소가 1대 1 대응할 수 있다. 이러한 경우 계조들의 렌더링이 불필요할 수 있다. 하지만, 예를 들어, 화소부(14)가 펜타일(PENTILETM) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조들의 렌더링이 필요할 수 있다. 렌더링되거나 렌더링되지 않은 계조들은 데이터 구동부(12)로 제공될 수 있다. 또한, 타이밍 제어부(11)는 데이터 구동부(12)에 데이터 제어 신호를 제공할 수 있다. 또한, 타이밍 제어부(11)는 주사 구동부(13)에 주사 제어 신호를 제공하고, 발광 구동부(15)에 발광 제어 신호를 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조들 및 데이터 제어 신호를 이용하여 데이터 라인들(DL1, DL2, DL3, DL4, ..., DLn)로 제공할 데이터 전압들(즉, 데이터 신호들)을 생성할 수 있다. n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 수신한 주사 제어 신호(예를 들어, 클록 신호, 주사 시작 신호 등)을 이용하여, 주사 라인들(SL0, SL1, SL2, ..., SLm)에 제공할 주사 신호들을 생성할 수 있다. 주사 구동부(13)는 주사 라인들(SL0~SLm)에 턴-온 레벨의 펄스를 갖는 주사 신호들을 순차적으로 공급할 수 있다. 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성된 주사 스테이지들을 포함할 수 있다. 주사 구동부(13)는 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.
발광 구동부(15)는 타이밍 제어부(11)로부터 수신한 발광 제어 신호(예를 들어, 클록 신호, 발광 중지 신호 등)을 이용하여, 발광 라인들(EL1, EL2, EL3, ..., ELo)에 제공할 발광 신호들을 생성할 수 있다. 발광 구동부(15)는 발광 라인들(EL1~ELo)에 턴-오프 레벨의 펄스를 갖는 발광 신호들을 순차적으로 공급할 수 있다. 발광 구동부(15)는 시프트 레지스터 형태로 구성된 발광 스테이지들을 포함할 수 있다. 발광 구동부(15)는 클록 신호의 제어에 따라 턴-오프 레벨의 펄스 형태인 발광 중지 신호를 다음 발광 스테이지로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다. o는 0보다 큰 정수일 수 있다.
화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인, 주사 라인, 및 발광 라인에 연결될 수 있다. 화소들은 제1 색상의 광을 방출하는 화소들, 제2 색상의 광을 방출하는 화소들, 및 제3 색상의 광을 방출하는 화소들을 포함할 수 있다. 제1 색상, 제2 색상, 및 제3 색상은 서로 다른 색상일 수 있다. 예를 들어, 제1 색상은 적색, 녹색, 및 청색 중 한가지 색상일 수 있고, 제2 색상은 적색, 녹색, 및 청색 중 제1 색상이 아닌 한가지 색상일 수 있고, 제3 색상은 적색, 녹색, 및 청색 중 제1 색상 및 제2 색상이 아닌 나머지 색상일 수 있다. 또한, 제1 내지 제3 색상들로 적색, 녹색, 및 청색 대신 마젠타(magenta), 시안(cyan), 및 옐로우(yellow)가 사용될 수도 있다.
전원 제공부(16)는 제1 전원(161) 및 제2 전원(162)을 포함할 수 있다. 제1 전원(161) 및 제2 전원(162)은 서로 다른 IC(integrated chip)로 구성될 수도 있고, 한 IC 내에 집적될 수도 있다. 제1 전원(161) 및 제2 전원(162)은 각각 전압 컨버터일 수 있다. 예를 들어, 제1 전원(161) 및 제2 전원(162) 각각은 벅 컨버터(buck converter), 부스트 컨버터(boost converter), 벅-부스트 컨버터(buck-boost converter)등으로 구현될 수 있다.
제1 전원(161)은 제1 전원 라인(ELVDDL)을 통해서 화소부(14)에 제1 전원 전압을 제공할 수 있다. 화소부(14)의 화소들은 제1 전원 라인(ELVDDL)에 공통적으로 연결되어, 동일한 제1 전원 전압을 인가받을 수 있다. 제2 전원(162)은 제2 전원 라인(ELVSSL)을 통해서 화소부(14)에 제2 전원 전압을 제공할 수 있다. 화소부(14)의 화소들은 제2 전원 라인(ELVSSL)에 공통적으로 연결되어, 동일한 제2 전원 전압을 인가받을 수 있다. 화소부(14)의 표시 기간 중 제1 전원 전압은 제2 전원 전압보다 클 수 있다. 제1 전원(161)으로부터 제1 전원 라인(ELVDDL)을 통해서 흘러 나간 전원 전류는 제2 전원 라인(ELVSSL)을 통해서 제2 전원(162)으로 흘러 들어올 수 있다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 화소(PXij)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함한다.
이하에서는 P형 트랜지스터로 구성된 회로를 예로 들어 설명한다(예를 들어, PMOS). 하지만 당업자라면 게이트 단자에 인가되는 전압의 극성을 달리하여, N형 트랜지스터로 구성된 회로를 설계할 수 있을 것이다(예를 들어, NMOS). 유사하게, 당업자라면 P형 트랜지스터 및 N형 트랜지스터의 조합으로 구성된 회로를 설계할 수 있을 것이다. P형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 음의 방향으로 증가할 때 전류량이 증가하는 트랜지스터를 통칭한다. N형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 양의 방향으로 증가할 때 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.
트랜지스터(T1)는 게이트 전극이 제1 노드(N1)에 연결되고, 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결될 수 있다. 제1 트랜지스터(T1)를 구동 트랜지스터로 명명할 수 있다.
트랜지스터(T2)는 게이트 전극이 주사 라인(SLi1)에 연결되고, 제1 전극이 데이터 라인(DLj)에 연결되고, 제2 전극이 제2 노드(N2)에 연결될 수 있다. 트랜지스터(T2)를 스캔 트랜지스터로 명명할 수 있다.
트랜지스터(T3)는 게이트 전극이 주사 라인(SLi2)에 연결되고, 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제3 노드(N3)에 연결될 수 있다. 트랜지스터(T3)를 보상 트랜지스터로 명명할 수 있다.
트랜지스터(T4)는 게이트 전극이 주사 라인(SLi3)에 연결되고, 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다. 트랜지스터(T4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
트랜지스터(T5)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 제2 노드(N2)에 연결될 수 있다. 트랜지스터(T5)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 트랜지스터(T5)의 게이트 전극은 트랜지스터(T6)의 게이트 전극과 연결된 발광 라인과 다른 발광 라인에 연결될 수도 있다.
트랜지스터(T6)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 제3 노드(N3)에 연결되고, 제2 전극이 발광 소자(LD)의 애노드에 연결될 수 있다. 트랜지스터(T6)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 트랜지스터(T6)의 게이트 전극은 트랜지스터(T5)의 게이트 전극과 연결된 발광 라인과 다른 발광 라인에 연결될 수도 있다.
트랜지스터(T7)는 게이트 전극이 주사 라인(SLi4)에 연결되고, 제1 전극이 초기화 라인(INTL)에 연결되고, 제2 전극이 발광 소자(LD)의 애노드에 연결될 수 있다. 트랜지스터(T7)는 발광 소자 초기화 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)의 제1 전극은 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
발광 소자(LD)는 애노드가 트랜지스터(T6)의 제2 전극에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 발광 소자(LD)는 발광 다이오드일 수 있다. 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷/웰 발광 다이오드(quantum dot/well light emitting diode) 등으로 구성될 수 있다. 발광 소자(LD)는 제1 색상, 제2 색상, 및 제3 색상 중 어느 하나의 색상으로 발광할 수 있다. 또한, 본 실시예에서는 각 화소에 발광 소자(LD)가 하나만 구비되었으나, 다른 실시예에서 각 화소에 복수의 발광 소자들이 구비될 수도 있다. 이때, 복수의 발광 소자들은 직렬, 병렬, 직병렬 등으로 연결될 수 있다.
제1 전원 라인(ELVDDL)에는 제1 전원 전압이 인가되고, 제2 전원 라인(ELVSSL)에는 제2 전원 전압이 인가되고, 초기화 라인(INTL)에는 초기화 전압이 인가될 수 있다. 예를 들어, 제1 전원 전압은 제2 전원 전압보다 클 수 있다. 예를 들어, 초기화 전압은 제2 전원 전압과 동일하거나 더 클 수 있다. 예를 들어, 초기화 전압은 제공 가능한 데이터 전압들 중 가장 작은 크기의 데이터 전압과 대응할 수 있다. 다른 예에서, 초기화 전압의 크기는 제공 가능한 데이터 전압들의 크기들보다 작을 수 있다.
도 3은 도 2의 화소의 구동 방법을 설명하기 위한 도면이다.
이하에서는 설명의 편의를 위해서 주사 라인들(SLi1, SLi2, SLi4)이 i 번째 주사 라인(SLi)이고, 주사 라인(SLi3)이 i-1 번째 주사 라인(SL(i-1))인 경우를 가정한다. 다만, 주사 라인들(SLi1, SLi2, SLi3, SLi4)은 실시예들에 따라 연결 관계가 다양할 수 있다. 예를 들어, 주사 라인(SLi4)은 i-1 번째 주사 라인이거나, i+1 번째 주사 라인일 수도 있다.
먼저, i 번째 발광 라인(ELi)에는 턴-오프 레벨(로직 하이 레벨, logic high level)의 발광 신호가 인가되고, 데이터 라인(DLj)에는 i-1 번째 화소에 대한 데이터 전압(DATA(i-1)j)이 인가되고, 주사 라인(SLi3)에는 턴-온 레벨(로직 로우 레벨, logic low level)의 주사 신호가 인가된다. 로직 레벨의 하이/로우는 트랜지스터가 P형인지 N형인지에 따라서 달라질 수 있다.
이때, 주사 라인들(SLi1, SLi2)에는 턴-오프 레벨의 주사 신호가 인가되므로, 트랜지스터(T2)는 턴-오프 상태이고, i-1 번째 화소에 대한 데이터 전압(DATA(i-1)j)이 화소(PXij)로 인입되는 것이 방지된다.
이때, 트랜지스터(T4)는 턴-온 상태가 되므로, 제1 노드(N1)가 초기화 라인(INTL)과 연결되어, 제1 노드(N1)의 전압이 초기화된다. 발광 라인(ELi)에는 턴-오프 레벨의 발광 신호가 인가되므로, 트랜지스터들(T5, T6)은 턴-오프 상태이고, 초기화 전압 인가 과정에 따른 불필요한 발광 소자(LD)의 발광이 방지된다.
다음으로, 데이터 라인(DLj)에는 i 번째 화소(PXij)에 대한 데이터 전압(DATAij)이 인가되고, 주사 라인들(SLi1, SLi2)에는 턴-온 레벨의 주사 신호가 인가된다. 이에 따라 트랜지스터들(T2, T1, T3)이 도통 상태가 되며, 데이터 라인(DLj)과 제1 노드(N1)가 전기적으로 연결된다. 따라서, 데이터 전압(DATAij)에서 트랜지스터(T1)의 문턱 전압을 감한 보상 전압이 스토리지 커패시터(Cst)의 제2 전극(즉, 제1 노드(N1))에 인가되고, 스토리지 커패시터(Cst)는 제1 전원 전압과 보상 전압의 차이에 해당하는 전압을 유지한다. 이러한 기간을 문턱 전압 보상 기간 또는 데이터 기입 기간이라고 명명할 수 있다.
또한, 주사 라인(SLi4)이 i 번째 주사 라인인 경우, 트랜지스터(T7)는 턴-온 상태이므로, 발광 소자(LD)의 애노드와 초기화 라인(INTL)이 연결되고, 발광 소자(LD)는 초기화 전압과 제2 전원 전압의 전압 차이에 해당하는 전하량으로 초기화된다.
이후, i 번째 발광 라인(ELi)에 턴-온 레벨의 발광 신호가 인가됨에 따라, 트랜지스터들(T5, T6)이 도통될 수 있다. 따라서, 제1 전원 라인(ELVDDL), 트랜지스터(T5), 트랜지스터(T1), 트랜지스터(T6), 발광 소자(LD), 및 제2 전원 라인(ELVSSL)을 연결하는 구동 전류 경로가 형성된다.
스토리지 커패시터(Cst)에 유지된 전압에 따라 트랜지스터(T1)의 제1 전극과 제2 전극에 흐르는 구동 전류량이 조절된다. 발광 소자(LD)는 구동 전류량에 대응하는 휘도로 발광한다. 발광 소자(LD)는 발광 라인(ELi)에 턴-오프 레벨의 발광 신호가 인가되기 전까지 발광한다. 화소부(14)의 화소들에 흐르는 구동 전류들의 크기들의 합은 전원 전류의 크기와 동일할 수 있다.
발광 신호가 턴-온 레벨일 때, 해당 발광 신호를 수신하는 화소들은 표시 상태일 수 있다. 따라서, 발광 신호가 턴-온 레벨인 기간을 발광 기간(EP)(또는, 발광 허용 기간)이라고 할 수 있다. 또한, 발광 신호가 턴-오프 레벨일 때, 해당 발광 신호를 수신하는 화소들은 비표시 상태일 수 있다. 따라서, 발광 신호가 턴-오프 레벨인 기간을 비발광 기간(NEP)(또는, 발광 불허용 기간)이라고 할 수 있다.
도 3에서 설명된 비발광 기간(NEP)은, 화소(PXij)가 초기화 기간 및 데이터 기입 기간을 거치는 동안 원하지 않는 휘도로 발광하는 것을 방지하기 위한 것이다.
화소(PXij)에 기입된 데이터가 유지되는 동안(예를 들어, 한 프레임 기간) 한 번 이상의 비발광 기간(NEP)이 추가로 제공될 수 있다. 이는 화소(PXij)의 발광 기간(EP)을 줄임으로써 저계조를 효과적으로 표현하거나, 영상의 모션(motion)을 부드럽게 블러(blur)처리하기 위함일 수 있다.
도 4는 본 발명의 한 실시예에 따른 전원 제공부를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 한 실시예에 따른 전원 제공부(16)는 제1 인덕터(L1), 제2 인덕터(L2), 제3 인덕터(L3), 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제2 전원(162)을 포함할 수 있다. 여기서 제2 전원(162)은 전원 IC(integrated chip)으로 구성될 수 있다. 도 1을 참조하면, 전원 제공부(16)는 제1 전원(161)을 더 포함할 수 있으나, 제1 전원(161)은 종래의 기술에 따라 구성할 수 있으므로, 이를 생략하고 설명한다.
제1 인덕터(L1)의 제1 전극은 제2 전원(162)의 입력 단자에 연결되고, 제2 전극은 그라운드에 연결될 수 있다. 제2 인덕터(L2)의 제1 전극은 제2 전원(162)의 입력 단자에 연결되고, 제2 전극은 그라운드에 연결될 수 있다. 제3 인덕터(L3)의 제1 전극은 제2 전원(162)의 입력 단자에 연결되고, 제2 전극은 그라운드에 연결될 수 있다. 인덕터들(L1, L2, L3)은 큰 부피로 인해서, 제2 전원(162) 내부에 집적되지 않고, 제2 전원(162) 외부에 위치하는 것이 바람직하다.
제1 트랜지스터(M1)는 제1 전극이 입력 전압(VBAT)을 수신하고, 제2 전극이 제2 인덕터(L2)의 제1 전극에 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제2 전원(162)에서 출력되는 제어 신호(PWM2)를 수신할 수 있다.
제2 트랜지스터(M2)는 제1 전극이 입력 전압(VBAT)을 수신하고, 제2 전극이 제3 인덕터(L3)의 제1 전극에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 제2 전원(162)에서 출력되는 제어 신호(PWM3)를 수신할 수 있다.
제2 전원(162)은 입력 단자들이 제1 인덕터(L1)의 제1 전극, 제2 인덕터(L2)의 제1 전극, 제3 인덕터(L3)의 제1 전극과 연결되고, 출력 단자가 제2 전원 라인(ELVSSL)에 연결될 수 있다.
본 발명의 한 실시예에 따른 제2 전원(162)은, 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 전류 센서(1621), 컨버터 선택부(1622), 제어 전압 생성기(1624), 피드백 저항들(FBR1, FBR2), 제1 게이트 구동부(16231), 제2 게이트 구동부(16232), 및 제3 게이트 구동부(16233)를 포함할 수 있다.
제3 트랜지스터(M3)는 제1 전극이 제2 인덕터(L2)의 제1 전극에 연결되고, 제2 전극이 제2 전원(162)의 출력 단자에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 제어 신호(PWM2B)를 수신할 수 있다.
제4 트랜지스터(M4)는 제1 전극이 제3 인덕터(L3)에 연결되고, 제2 전극이 제2 전원(162)의 출력 단자에 연결될 수 있다. 제4 트랜지스터(M4)의 게이트 전극은 제어 신호(PWM3B)를 수신할 수 있다.
제5 트랜지스터(M5)는 제1 전극이 입력 전압(VBAT)을 수신하고, 제2 전극이 제1 인덕터(L1)의 제1 전극에 연결될 수 있다. 제5 트랜지스터(M5)의 게이트 전극은 제어 신호(PWM1)를 수신할 수 있다.
제6 트랜지스터(M6)는 제1 전극이 제1 인덕터(L1)의 제1 전극에 연결되고, 제2 전극이 제2 전원(162)의 출력 단자에 연결될 수 있다. 제6 트랜지스터(M6)의 게이트 전극은 제어 신호(PWM1B)를 수신할 수 있다.
전류 센서(1621)는 제3 트랜지스터(M3)의 제2 전극, 제4 트랜지스터(M4)의 제2 전극, 및 제6 트랜지스터(M6)의 제2 전극을 통해서 전원 전류를 센싱하고, 센싱 정보(ISNS)를 제공할 수 있다. 예를 들어, 전류 센서(1621)는 제2 전원(162)의 출력 단자로부터 제3 트랜지스터(M3)의 제2 전극으로 흐르는 전류량, 제2 전원(162)의 출력 단자로부터 제4 트랜지스터(M4)의 제2 전극으로 흐르는 전류량, 및 제2 전원(162)의 출력 단자로부터 제6 트랜지스터(M6)의 제2 전극으로 흐르는 전류량을 합산한 값을 전원 전류의 값으로 결정할 수 있다. 센싱 정보(ISNS)는 전원 전류의 크기에 대응하는 크기의 전압일 수 있다. 예를 들어, 전원 전류의 크기가 클수록 센싱 정보(ISNS)의 전압 값이 클 수 있다.
컨버터 선택부(1622)는 센싱 정보(ISNS)에 기초하여 제1 선택 신호(SEL1), 제2 선택 신호(SEL2), 및 제3 선택 신호(SEL3)를 생성할 수 있다. 예를 들어, 제1 선택 신호(SEL1), 제2 선택 신호(SEL2), 및 제3 선택 신호(SEL3) 각각은 인에이블 신호 또는 클록 신호일 수 있다. 이때, 제1 게이트 구동부(16231)는 제1 선택 신호(SEL1)를 수신하는 경우, 펄스 폭 변조된(pulse width modulated) 제어 신호들(PWM1, PWM1B)을 생성할 수 있다. 제2 게이트 구동부(16232)는 제2 선택 신호(SEL2)를 수신하는 경우, 펄스 폭 변조된 제어 신호들(PWM2, PWM2B)을 생성할 수 있다. 제3 게이트 구동부(16233)는 제3 선택 신호(SEL3)를 수신하는 경우, 펄스 폭 변조된 제어 신호들(PWM3, PWM3B)을 생성할 수 있다. 컨버터 선택부(1622)가 센싱 정보(ISNS)에 기초하여 동작하는 프로세스는 도 7 내지 도 10을 참조하여 후술한다.
피드백 저항들(FBR1, FBR2)은 제2 전원(162)의 출력 단자와 기준 전압(BGR) 사이에 직렬 연결될 수 있다. 제어 전압 생성기(1624)는 피드백 저항들(FBR1, FBR2)의 사이 노드로부터 수신된 피드백 전압(FBV)에 기초하여 제어 전압(CTRL)을 생성할 수 있다. 제어 전압 생성기(1624)가 제어 전압(CTRL)을 생성하는 프로세스는 도 5 및 도 6을 참조하여 후술한다.
제1 게이트 구동부(16231)는 제1 선택 신호(SEL1), 센싱 정보(ISNS), 및 제어 전압(CTRL)에 기초하여 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 온오프 제어할 수 있다. 제1 인덕터(L1), 제5 트랜지스터(M5), 및 제6 트랜지스터(M6)는 제1 컨버터(CVT1)를 구성할 수 있다. 제1 컨버터(CVT1)는 인버팅 벅-부스트 컨버터(inverting buck-boost converter)일 수 있다. 예를 들어, 제1 게이트 구동부(16231)는 위상이 180도 차이나는 제어 신호들(PWM1, PWM1B)을 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)에 각각 공급함으로써, 제1 컨버터(CVT1)가 제2 전원 전압을 생성하도록 할 수 있다.
제2 게이트 구동부(16232)는 제2 선택 신호(SEL2), 센싱 정보(ISNS), 및 제어 전압(CTRL)에 기초하여 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)를 온오프 제어할 수 있다. 제2 인덕터(L2), 제1 트랜지스터(M1), 및 제3 트랜지스터(M3)는 제2 컨버터(CVT2)를 구성할 수 있다. 제2 컨버터(CVT2)는 인버팅 벅-부스트 컨버터일 수 있다. 예를 들어, 제2 게이트 구동부(16232)는 위상이 180도 차이나는 제어 신호들(PWM2, PWM2B)을 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)에 각각 공급함으로써, 제2 컨버터(CVT2)가 제2 전원 전압을 생성하도록 할 수 있다.
제3 게이트 구동부(16233)는 제3 선택 신호(SEL3), 센싱 정보(ISNS), 및 제어 전압(CTRL)에 기초하여 제2 트랜지스터(M2) 및 제4 트랜지스터(M4)를 온오프 제어할 수 있다. 제3 인덕터(L3), 제2 트랜지스터(M2), 및 제4 트랜지스터(M4)는 제3 컨버터(CVT3)를 구성할 수 있다. 제3 컨버터(CVT3)는 인버팅 벅-부스트 컨버터일 수 있다. 예를 들어, 제3 게이트 구동부(16233)는 위상이 180도 차이나는 제어 신호들(PWM3, PWM3B)을 제2 트랜지스터(M2) 및 제4 트랜지스터(M4)에 각각 공급함으로써, 제2 컨버터(CVT2)가 제2 전원 전압을 생성하도록 할 수 있다.
본 발명의 한 실시예에 따르면, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각의 면적은 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 및 제6 트랜지스터(M6) 각각의 면적보다 클 수 있다. 즉, IC 외부의 트랜지스터들(M1, M2)의 면적은 IC 내부의 트랜지스터들(M3, M4, M5, M6)의 면적보다 클 수 있다. 한 실시예에서, 트랜지스터들(M3, M4) 각각의 면적은 트랜지스터들(M5, M6) 각각의 면적보다 클 수 있다.
제1 컨버터(CVT1)는 상대적으로 저전력이 필요한 경우에 사용될 수 있다. 한편, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)는 상대적으로 고전력이 필요한 경우에 사용될 수 있다. 따라서, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)를 구성하는 트랜지스터들(M1, M2, M3, M4)의 면적은 제1 컨버터(CVT1)를 구성하는 트랜지스터들(M5, M6)의 면적보다 크게 구성할 수 있다. 또한, 제1 트랜지스터(M1) 또는 제2 트랜지스터(M2)의 스위칭 주파수는 제5 트랜지스터(M5)의 스위칭 주파수보다 클 수 있다. 즉, 제어 신호들(PWM3, PWM2)의 주파수는 제어 신호(PWM1)의 주파수보다 클 수 있다.
한 실시예에서, 제1 인덕터(L1)의 인덕턴스는 제2 인덕터(L2) 또는 제3 인덕터(L3)의 인덕턴스보다 클 수 있다. 이로써, 제1 컨버터(CVT1)의 동작 시의 제1 인덕터(L1)에 흐르는 전류의 기울기(slope) 및 피크(peak)를 낮출 수 있다. 즉, 제1 컨버터(CVT1)에 의해서 생성된 전원 전압 및 전원 전류의 리플(ripple)이 감소할 수 있다. 예를 들어, 제1 컨버터(CVT1)가 구동될 때는 화소부(14)의 로드가 작아 상대적으로 어두운 화면이 표시될 수 있다. 사람의 눈은 어두운 계조들의 차이를 더 민감하게 인식하기 때문에, 본 실시예에 따르면 효율적으로 표시 품질을 향상시킬 수 있다.
한 실시예에서, 제3 트랜지스터(M3)의 면적 및 제4 트랜지스터(M4)의 면적은 동일하고, 제1 트랜지스터(M1)의 면적 및 제2 트랜지스터(M2)의 면적은 동일하고, 제2 인덕터(L2)의 인덕턴스 및 제3 인덕터(L3)의 인덕턴스는 동일할 수 있다. 즉, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)는 동일한 사양(specification)을 갖도록 구성될 수 있다. 이는, 후술하는 제3 페이즈에서 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)가 동시에 생성하는 제2 전원 전압의 리플들(ripples)을 균일하게 하여, 화소부(14)에서 플리커(flicker)가 발생하는 것을 방지하기 위해서이다. 후술하는 제3 페이즈에서, 제어 신호들(PWM2, PWM3)의 주파수 및 위상은 서로 동일할 수 있다.
도 5 및 도 6은 본 발명의 한 실시예에 따른 제어 전압 생성기 및 게이트 구동부를 설명하기 위한 도면이다.
도 5를 참조하면, 본 발명의 한 실시예에 따른 제어 전압 생성기(1624)는 비교기(EAMP) 및 필터(FLT)를 포함할 수 있다.
비교기(EAMP)는 피드백 전압(FBV)과 기준 전압(VREF)의 차이에 게인(gm)을 곱한 값에 대응하는 제어 전압(CTRL)을 생성할 수 있다. 필터(FLT)는 로우 패스 필터일 수 있다. 필터(FLT)는 제거되거나 다른 종류의 필터가 구비될 수 있다.
본 발명의 한 실시예에 따른 제1 게이트 구동부(16231)는 비교기(CMP) 및 모듈레이터(MDL)를 포함할 수 있다. 제2 게이트 구동부(16232)는 제2 선택 신호(SEL2)를 수신하고, 제3 게이트 구동부(16233)는 제3 선택 신호(SEL3)를 수신하는 점을 제외하고, 제1 게이트 구동부(16231)와 동일하게 구성될 수 있으므로, 중복 설명은 생략한다.
비교기(CMP)는 센싱 정보(ISNS) 및 제어 전압(CTRL)의 차이에 대응하는 리셋 신호(RST)를 출력할 수 있다. 모듈레이터(MDL)는 S 입력 단자(S)가 제1 선택 신호(SEL1)를 수신하고, R 입력 단자(R)가 리셋 신호(RST)를 수신할 수 있다. 모듈레이터(MDL)는 Q 출력 단자(Q)가 제어 신호(PWM1)를 출력하고, QB 출력 단자(QB)가 제어 신호(PWM1B)를 출력할 수 있다. 제어 신호(PWM1B)는 제어 신호(PWM1)의 반전 신호일 수 있다. 예를 들어, 모듈레이터(MDL)는 SR 래치(latch)일 수 있다.
도 6을 참조하면, 비교기(CMP)는 센싱 정보(ISNS)가 제어 전압(CTRL)에 도달하면, 로직 하이 레벨의 리셋 신호(RST)를 출력할 수 있다. 모듈레이터(MDL)는 로직 하이 레벨의 제1 선택 신호(SEL1)가 수신될 때 제어 신호(PWM1)의 펄스를 발생시키고, 로직 하이 레벨의 리셋 신호(RST)가 수신될 때 제어 신호(PWM1)의 펄스를 종료시킨다. 또한, 모듈레이터(MDL)는 제어 신호(PWM1)의 반전 신호인 제어 신호(PWM1B)를 출력할 수 있다. 본 실시예에 따르면, 인덕터의 피크 전류(peak current)를 효과적으로 제어할 수 있다.
도 7 내지 도 10은 본 발명의 한 실시예에 따른 전원 제공부의 구동 방법을 설명하기 위한 도면이다.
도 7은 전원 전류(IDC)가 증가하는 경우, 전원 제공부(16)가 제1 페이즈(PHS1), 제2 페이즈(PHS2), 및 제3 페이즈(PHS3) 순서로 동작하는 과정을 예시적으로 설명한다.
전원 제공부(16)는, 제2 전원 라인(ELVSSL)에 흐르는 전원 전류(IDC)가 제1 기준 값(0.3A)보다 작을 때 제1 인덕터(L1) 및 제2 전원(162)를 이용하여 제2 전원 전압을 공급할 수 있다. 즉, 컨버터 선택부(1622)는 센싱 정보(ISNS)를 참조하여 전원 전류(IDC)가 제1 기준 값(0.3A)보다 작을 때, 제1 선택 신호(SEL1)를 생성할 수 있다(도 4 및 도 6 참조). 이때, 컨버터 선택부(1622)는 제2 선택 신호(SEL2) 및 제3 선택 신호(SEL3)는 생성하지 않을 수 있다. 예를 들어, 컨버터 선택부(1622)는 제2 선택 신호(SEL2) 및 제3 선택 신호(SEL3)를 로직 로우 레벨로 유지할 수 있다. 즉, 제1 페이즈(PHS1)에서, 전원 제공부(16)는 제1 컨버터(CVT1)만으로 제2 전원 전압을 생성할 수 있다. 전술한 바와 같이, 제1 컨버터(CVT1)는 저전력이 필요한 경우에 효율적으로 설계되었으므로, 전원 제공부(16)는 전력 효율적으로 제2 전원 전압을 제공할 수 있다.
전원 제공부(16)는, 전원 전류(IDC)가 증가하여 제1 기준 값(0.3A)보다 크고 제2 기준 값(0.7A)보다 작을 때, 제2 인덕터(L2), 제1 트랜지스터(M1), 및 제2 전원(162)을 이용하여 제2 전원 전압을 공급할 수 있다. 즉, 컨버터 선택부(1622)는 센싱 정보(ISNS)를 참조하여 전원 전류(IDC)가 증가하여 제1 기준 값(0.3A)보다 크고 제2 기준 값(0.7A)보다 작을 때, 제2 선택 신호(SEL2)를 생성할 수 있다. 이때, 컨버터 선택부(1622)는 제1 선택 신호(SEL1) 및 제3 선택 신호(SEL3)는 생성하지 않을 수 있다. 예를 들어, 컨버터 선택부(1622)는 제1 선택 신호(SEL1) 및 제3 선택 신호(SEL3)를 로직 로우 레벨로 유지할 수 있다. 즉, 제2 페이즈(PHS2)에서, 전원 제공부(16)는 제2 컨버터(CVT2)만으로 제2 전원 전압을 생성할 수 있다. 전술한 바와 같이, 제2 컨버터(CVT2)는 상대적으로 높은 전력이 필요한 경우에 효율적으로 설계되었으므로, 전원 제공부(16)는 전력 효율적으로 제2 전원 전압을 제공할 수 있다.
전원 제공부(16)는, 전원 전류(IDC)가 증가하여 제2 기준 값(0.7A)보다 클 때, 제2 인덕터(L2), 제3 인덕터(L3), 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제2 전원(162)을 이용하여 제2 전원 전압을 공급할 수 있다. 즉, 컨버터 선택부(1622)는 센싱 정보(ISNS)를 참조하여 전원 전류(IDC)가 증가하여 제2 기준 값(0.7A)보다 클 때, 제2 선택 신호(SEL2) 및 제3 선택 신호(SEL3)를 생성할 수 있다. 이때, 제2 선택 신호(SEL2) 및 제3 선택 신호(SEL3)의 주파수 및 위상은 서로 동일할 수 있다. 이때, 컨버터 선택부(1622)는 제1 선택 신호(SEL1)는 생성하지 않을 수 있다. 예를 들어, 컨버터 선택부(1622)는 제1 선택 신호(SEL1)를 로직 로우 레벨로 유지할 수 있다. 즉, 제3 페이즈(PHS3)에서, 전원 제공부(16)는 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)를 이용하여 제2 전원 전압을 생성할 수 있다. 전술한 바와 같이, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)는 상대적으로 높은 전력이 필요한 경우에 효율적으로 설계되었으므로, 고전력이 필요한 상황에서, 전원 제공부(16)는 전력 효율적으로 제2 전원 전압을 제공할 수 있다. 또한, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)의 사양은 동일하게 설계될 수 있으므로, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)가 동시에 생성하는 제2 전원 전압의 리플들을 균일하게 하여, 화소부(14)에서 플리커가 발생하는 것을 방지할 수 있다.
본 발명의 한 실시예에 따르면, 제1 페이즈(PHS1)에서 제2 페이즈(PHS2)로 전환되는 과도기(t1a~t2a) 동안, 제1 컨버터(CVT1) 및 제2 컨버터(CVT2)가 동시에 구동될 수 있다. 이로써, 사용되는 컨버터가 교체됨에 따른 급격한 출력 전압의 변동을 방지할 수 있다. 시점(t1a)은, 전원 전류(IDC)가 제1 기준 값(0.3A)에 도달했음을 전류 센서(1621)가 감지한 시점일 수 있다.
본 발명의 한 실시예에 따르면, 제2 페이즈(PHS2)에서 제3 페이즈(PHS3)로 전환되는 과도기(t3a~t4a) 동안, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)가 동시에 구동될 수 있다. 이로써, 사용되는 컨버터가 교체됨에 따른 급격한 출력 전압의 변동을 방지할 수 있다. 시점(t3a)은, 전원 전류(IDC)가 제2 기준 값(0.7A)에 도달했음을 전류 센서(1621)가 감지한 시점일 수 있다.
도 8을 참조하면, 전원 전류(IDC)가 지속적으로 증가하더라도, 각 페이즈(PHS1, PHS2, PHS3)에서 인덕터 전류(IL)는 최대 0.3A로 제한되어 전력 효율적으로 전원 제공부(16)가 구동됨을 확인할 수 있다.
도 9는 전원 전류(IDC)가 감소하는 경우, 전원 제공부(16)가 제3 페이즈(PHS3), 제2 페이즈(PHS2), 및 제1 페이즈(PHS1) 순서로 동작하는 과정을 예시적으로 설명한다.
전원 제공부(16)는 전원 전류(IDC)가 제3 기준 값(0.6A)보다 클 때 제2 인덕터(L2), 제3 인덕터(L3), 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제2 전원(162)을 이용해서 제2 전원 전압을 공급할 수 있다. 즉, 컨버터 선택부(1622)는 센싱 정보(ISNS)를 참조하여 전원 전류(IDC)가 제3 기준 값(0.6A)보다 클 때, 제2 선택 신호(SEL2) 및 제3 선택 신호(SEL3)를 생성할 수 있다. 이때, 제2 선택 신호(SEL2) 및 제3 선택 신호(SEL3)의 주파수 및 위상은 서로 동일할 수 있다. 이때, 컨버터 선택부(1622)는 제1 선택 신호(SEL1)는 생성하지 않을 수 있다. 예를 들어, 컨버터 선택부(1622)는 제1 선택 신호(SEL1)를 로직 로우 레벨로 유지할 수 있다. 즉, 제3 페이즈(PHS3)에서, 전원 제공부(16)는 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)를 이용하여 제2 전원 전압을 생성할 수 있다. 전술한 바와 같이, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)는 상대적으로 높은 전력이 필요한 경우에 효율적으로 설계되었으므로, 고전력이 필요한 상황에서, 전원 제공부(16)는 전력 효율적으로 제2 전원 전압을 제공할 수 있다. 또한, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)의 사양은 동일하게 설계될 수 있으므로, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)가 동시에 생성하는 제2 전원 전압의 리플들을 균일하게 하여, 화소부(14)에서 플리커가 발생하는 것을 방지할 수 있다.
전원 제공부(16)는, 전원 전류(IDC)가 감소하여 제4 기준 값(0.2A)보다 크고 제3 기준 값(0.6A)보다 작을 때 제2 인덕터(L2), 제1 트랜지스터(M1), 및 제2 전원(162)을 이용하여 제2 전원 전압을 공급할 수 있다. 즉, 컨버터 선택부(1622)는 센싱 정보(ISNS)를 참조하여 전원 전류(IDC)가 감소하여 제4 기준 값(0.2A)보다 크고 제3 기준 값(0.6A)보다 작을 때, 제2 선택 신호(SEL2)를 생성할 수 있다. 이때, 컨버터 선택부(1622)는 제1 선택 신호(SEL1) 및 제3 선택 신호(SEL3)는 생성하지 않을 수 있다. 예를 들어, 컨버터 선택부(1622)는 제1 선택 신호(SEL1) 및 제3 선택 신호(SEL3)를 로직 로우 레벨로 유지할 수 있다. 즉, 제2 페이즈(PHS2)에서, 전원 제공부(16)는 제2 컨버터(CVT2)만으로 제2 전원 전압을 생성할 수 있다. 전술한 바와 같이, 제2 컨버터(CVT2)는 상대적으로 높은 전력이 필요한 경우에 효율적으로 설계되었으므로, 전원 제공부(16)는 전력 효율적으로 제2 전원 전압을 제공할 수 있다.
전원 제공부(16)는 전원 전류(IDC)가 감소하여 제4 기준 값(0.2A)보다 작을 때 제1 인덕터(L1) 및 제2 전원(162)를 이용하여 제2 전원 전압을 공급할 수 있다. 즉, 컨버터 선택부(1622)는 전원 전류(IDC)가 감소하여 제4 기준 값(0.2A)보다 작을 때, 제1 선택 신호(SEL1)를 생성할 수 있다. 이때, 컨버터 선택부(1622)는 제2 선택 신호(SEL2) 및 제3 선택 신호(SEL3)는 생성하지 않을 수 있다. 예를 들어, 컨버터 선택부(1622)는 제2 선택 신호(SEL2) 및 제3 선택 신호(SEL3)를 로직 로우 레벨로 유지할 수 있다. 즉, 제1 페이즈(PHS1)에서, 전원 제공부(16)는 제1 컨버터(CVT1)만으로 제2 전원 전압을 생성할 수 있다. 전술한 바와 같이, 제1 컨버터(CVT1)는 저전력이 필요한 경우에 효율적으로 설계되었으므로, 전원 제공부(16)는 전력 효율적으로 제2 전원 전압을 제공할 수 있다.
한 실시예에서, 제3 기준 값(0.6A)은 제1 기준 값(0.3A)보다 크고 제2 기준 값(0.7A)보다 작을 수 있다. 이때, 제4 기준 값(0.2A)은 제1 기준 값(0.3A)보다 작을 수 있다. 예를 들어, 제1 기준 값(0.3A)은 0.3 암페어이고, 제2 기준 값(0.7A)은 0.7 암페어이고, 제3 기준 값(0.6A)은 0.6 암페어이고, 제4 기준 값(0.2A)은 0.2 암페어로 설정될 수 있다. 제1 기준 값(0.3A)과 제4 기준 값(0.2A)을 서로 차이나게 설정함으로써, 제1 페이즈(PHS1) 및 제2 페이즈(PHS2) 간의 전환이 불필요하게 빈번하게 일어나는 것을 방지할 수 있다. 한편, 제2 기준 값(0.7A)과 제3 기준 값(0.6A)을 서로 차이나게 설정함으로써, 제2 페이즈(PHS2) 및 제3 페이즈(PHS3) 간의 전환이 불필요하게 빈번하게 일어나는 것을 방지할 수 있다.
본 발명의 한 실시예에 따르면, 제3 페이즈(PHS3)에서 제2 페이즈(PHS2)로 전환되는 과도기(t1b~t2b) 동안, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)가 동시에 구동될 수 있다. 이로써, 사용되는 컨버터가 교체됨에 따른 급격한 출력 전압의 변동을 방지할 수 있다. 시점(t1b)은, 전원 전류(IDC)가 제3 기준 값(0.6A)에 도달했음을 전류 센서(1621)가 감지한 시점일 수 있다.
본 발명의 한 실시예에 따르면, 제2 페이즈(PHS2)에서 제1 페이즈(PHS1)로 전환되는 과도기(t3b~t4b) 동안, 제1 컨버터(CVT1) 및 제2 컨버터(CVT2)가 동시에 구동될 수 있다. 이로써, 사용되는 컨버터가 교체됨에 따른 급격한 출력 전압의 변동을 방지할 수 있다. 시점(t3b)은, 전원 전류(IDC)가 제4 기준 값(0.2A)에 도달했음을 전류 센서(1621)가 감지한 시점일 수 있다.
도 10을 참조하면, 제2 페이즈(PHS2) 및 제3 페이즈(PHS3) 간의 과도기들(t3a~t4a, t1b~t2b) 동안, 예시적인 인덕터 전류들(IL2, IL3)이 도시된다. 제2 인덕터 전류(IL2)는 제2 인덕터(L2)에 흐르는 전류이고, 제3 인덕터 전류(IL3)는 제3 인덕터(L3)에 흐르는 전류이다.
도 11 및 도 12는 본 발명의 한 실시예에 따른 전원 제공부의 효과를 설명하기 위한 도면이다.
도 11을 참조하면, 제2 페이즈(PHS2) 및 제3 페이즈(PHS3)와 무관하게, 전원 제공부(16)가 하나의 제2 컨버터(CVT2)를 이용하여 동작할 때의 전원 전류(IDC) 대비 인덕터 전류(IL)가 그래프로 도시된다. 여기서 인덕터 전류(IL)는 제2 인덕터 전류(IL2)이다. 이때, 기준 값(Iref)(예를 들어, 제2 기준 값(0.7A))과 무관하게 전원 전류(IDC)가 증가할수록 제2 인덕터 전류(IL2)는 증가할 수 있다.
도 12를 참조하면, 제2 페이즈(PHS2) 및 제3 페이즈(PHS3)를 적용하여, 전원 제공부(16)가 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)를 이용하여 동작할 때의 전원 전류(IDC) 대비 인덕터 전류(IL)가 그래프로 도시된다. 전원 전류(IDC)가 기준 값(Iref)보다 작을 때(예를 들어, 제2 페이즈(PHS2)), 제2 컨버터(CVT2)만 전원 전류(IDC)를 생성할 수 있다. 전원 전류(IDC)가 기준 값(Iref)보다 클 때(예를 들어, 제3 페이즈(PHS3)), 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)는 전원 전류(IDC)를 함께 생성할 수 있다. 여기서 인덕터 전류(IL)는 제2 인덕터 전류(IL2) 및 제3 인덕터 전류(IL3)로 구성될 수 있다.
도 12의 실시예에 따르면, 상대적으로 작은 로드에서는 제2 컨버터(CVT2)만 사용하여 스위칭 손실(switching loss)을 줄일 수 있다. 스위칭 손실은 트랜지스터의 커패시턴스에 영향받으므로, 제3 컨버터(CVT3)에 포함된 트랜지스터의 커패시턴스에 영향받지 않음으로써, 스위칭 손실이 감소할 수 있다.
상대적으로 큰 로드에서는 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)를 함께 구동시켜 전도 손실(conduction loss)을 줄일 수 있다. 전도 손실은 온 저항에 영향받으므로, 제2 컨버터(CVT2) 및 제3 컨버터(CVT3)를 함께 구동시켜 복수의 전류 경로들을 생성시켜 온 저항을 감소시킬 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
16: 전원 제공부
162: 제2 전원
L1, L2, L3: 인덕터들
M1, M2, M3, M4, M5, M6: 트랜지스터들

Claims (20)

  1. 제1 인덕터;
    제2 인덕터;
    제3 인덕터;
    제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제2 인덕터의 제1 전극에 연결된 제1 트랜지스터;
    제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제3 인덕터의 제1 전극에 연결된 제2 트랜지스터; 및
    입력 단자들이 상기 제1 인덕터의 제1 전극, 상기 제2 인덕터의 제1 전극, 상기 제3 인덕터의 제1 전극과 연결되고, 출력 단자가 전원 라인에 연결된 전원 IC(integrated chip)를 포함하고,
    상기 전원 라인에 흐르는 전원 전류가 제1 기준 값보다 작을 때 상기 제1 인덕터 및 상기 전원 IC를 이용하고, 상기 전원 전류가 증가하여 상기 제1 기준 값보다 크고 제2 기준 값보다 작을 때 상기 제2 인덕터, 상기 제1 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 증가하여 상기 제2 기준 값보다 클 때 상기 제2 인덕터, 상기 제3 인덕터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 전원 IC를 이용하여 상기 전원 전압을 공급하는,
    전원 제공부.
  2. 제1 항에 있어서,
    상기 전원 전류가 상기 제3 기준 값보다 클 때 상기 제2 인덕터, 상기 제3 인덕터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 감소하여 제4 기준 값보다 크고 상기 제3 기준 값보다 작을 때 상기 제2 인덕터, 상기 제1 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 감소하여 상기 제4 기준 값보다 작을 때 상기 제1 인덕터 및 상기 전원 IC를 이용하여 상기 전원 전압을 공급하는,
    전원 제공부.
  3. 제2 항에 있어서,
    상기 제3 기준 값은 상기 제1 기준 값보다 크고 상기 제2 기준 값보다 작고,
    상기 제4 기준 값은 상기 제1 기준 값보다 작은,
    전원 제공부.
  4. 제1 항에 있어서,
    상기 전원 IC는:
    제1 전극이 상기 제2 인덕터의 제1 전극에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제3 트랜지스터;
    제1 전극이 상기 제3 인덕터에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제4 트랜지스터;
    제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제1 인덕터의 제1 전극에 연결된 제5 트랜지스터; 및
    제1 전극이 상기 제1 인덕터의 제1 전극에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제6 트랜지스터를 포함하는,
    전원 제공부.
  5. 제4 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 면적은 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터 각각의 면적보다 큰,
    전원 제공부.
  6. 제5 항에 있어서,
    상기 제3 트랜지스터의 면적 및 상기 제4 트랜지스터의 면적은 동일하고,
    상기 제1 트랜지스터의 면적 및 상기 제2 트랜지스터의 면적은 동일하고,
    상기 제2 인덕터의 인덕턴스 및 상기 제3 인덕터의 인덕턴스는 동일한,
    전원 제공부.
  7. 제6 항에 있어서,
    상기 제1 인덕터의 인덕턴스는 상기 제2 인덕터의 인덕턴스보다 큰,
    전원 제공부.
  8. 제7 항에 있어서,
    상기 제1 트랜지스터 또는 상기 제2 트랜지스터의 스위칭 주파수는 상기 제5 트랜지스터의 스위칭 주파수보다 큰,
    전원 제공부.
  9. 제4 항에 있어서,
    상기 제3 트랜지스터의 제2 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제6 트랜지스터의 제2 전극을 통해서 상기 전원 전류를 센싱하고, 센싱 정보를 제공하는 전류 센서; 및
    상기 센싱 정보에 기초하여 제1 선택 신호, 제2 선택 신호, 및 제3 선택 신호를 생성하는 컨버터 선택부를 더 포함하는,
    전원 제공부.
  10. 제9 항에 있어서,
    상기 제1 선택 신호 및 상기 센싱 정보에 기초하여 상기 제5 트랜지스터 및 상기 제6 트랜지스터를 온오프 제어하는 제1 게이트 구동부;
    상기 제2 선택 신호 및 상기 센싱 정보에 기초하여 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 온오프 제어하는 제2 게이트 구동부; 및
    상기 제3 선택 신호 및 상기 센싱 정보에 기초하여 상기 제2 트랜지스터 및 상기 제4 트랜지스터를 온오프 제어하는 제3 게이트 구동부를 더 포함하는,
    전원 제공부.
  11. 제10 항에 있어서,
    상기 출력 단자에 직렬 연결된 피드백 저항들; 및
    상기 피드백 저항들의 사이 노드로부터 수신된 피드백 전압에 기초하여 제어 전압을 생성하는 제어 전압 생성기를 더 포함하고,
    상기 제1 게이트 구동부, 상기 제2 게이트 구동부, 및 상기 제3 게이트 구동부는 상기 제어 전압에 더 기초하여 대응하는 트랜지스터들을 온오프 제어하는,
    전원 제공부.
  12. 영상을 표시하는 화소들; 및
    상기 화소들이 공통적으로 연결된 전원 라인에 전원 전압을 공급하는 전원 제공부를 포함하고,
    상기 전원 제공부는:
    제1 인덕터;
    제2 인덕터;
    제3 인덕터;
    제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제2 인덕터의 제1 전극에 연결된 제1 트랜지스터;
    제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제3 인덕터의 제1 전극에 연결된 제2 트랜지스터; 및
    입력 단자들이 상기 제1 인덕터의 제1 전극, 상기 제2 인덕터의 제1 전극, 상기 제3 인덕터의 제1 전극과 연결되고, 출력 단자가 상기 전원 라인에 연결된 전원 IC를 포함하고,
    상기 전원 제공부는, 상기 전원 라인에 흐르는 전원 전류가 제1 기준 값보다 작을 때 상기 제1 인덕터 및 상기 전원 IC를 이용하고, 상기 전원 전류가 증가하여 상기 제1 기준 값보다 크고 제2 기준 값보다 작을 때 상기 제2 인덕터, 상기 제1 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 증가하여 상기 제2 기준 값보다 클 때 상기 제2 인덕터, 상기 제3 인덕터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 전원 IC를 이용하여 상기 전원 전압을 공급하는,
    표시 장치.
  13. 제12 항에 있어서,
    상기 전원 제공부는, 상기 전원 전류가 상기 제3 기준 값보다 클 때 상기 제2 인덕터, 상기 제3 인덕터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 감소하여 제4 기준 값보다 크고 상기 제3 기준 값보다 작을 때 상기 제2 인덕터, 상기 제1 트랜지스터, 및 상기 전원 IC를 이용하고, 상기 전원 전류가 감소하여 상기 제4 기준 값보다 작을 때 상기 제1 인덕터 및 상기 전원 IC를 이용하여 상기 전원 전압을 공급하는,
    표시 장치.
  14. 제13 항에 있어서,
    상기 제3 기준 값은 상기 제1 기준 값보다 크고 상기 제2 기준 값보다 작고,
    상기 제4 기준 값은 상기 제1 기준 값보다 작은,
    표시 장치.
  15. 제12 항에 있어서,
    상기 전원 IC는:
    제1 전극이 상기 제2 인덕터의 제1 전극에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제3 트랜지스터;
    제1 전극이 상기 제3 인덕터에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제4 트랜지스터;
    제1 전극이 입력 전압을 수신하고, 제2 전극이 상기 제1 인덕터의 제1 전극에 연결된 제5 트랜지스터; 및
    제1 전극이 상기 제1 인덕터의 제1 전극에 연결되고, 제2 전극이 상기 출력 단자에 연결된 제6 트랜지스터를 포함하는,
    표시 장치.
  16. 제15 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 면적은 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터 각각의 면적보다 큰,
    표시 장치.
  17. 제16 항에 있어서,
    상기 제3 트랜지스터의 면적 및 상기 제4 트랜지스터의 면적은 동일하고,
    상기 제1 트랜지스터의 면적 및 상기 제2 트랜지스터의 면적은 동일하고,
    상기 제2 인덕터의 인덕턴스 및 상기 제3 인덕터의 인덕턴스는 동일한,
    표시 장치.
  18. 제17 항에 있어서,
    상기 제1 인덕터의 인덕턴스는 상기 제2 인덕터의 인덕턴스보다 큰,
    표시 장치.
  19. 제18 항에 있어서,
    상기 제1 트랜지스터 또는 상기 제2 트랜지스터의 스위칭 주파수는 상기 제5 트랜지스터의 스위칭 주파수보다 큰,
    표시 장치.
  20. 제15 항에 있어서,
    상기 전원 제공부는:
    상기 제3 트랜지스터의 제2 전극, 상기 제4 트랜지스터의 제2 전극, 및 상기 제6 트랜지스터의 제2 전극을 통해서 상기 전원 전류를 센싱하고, 센싱 정보를 제공하는 전류 센서;
    상기 센싱 정보에 기초하여 제1 선택 신호, 제2 선택 신호, 및 제3 선택 신호를 생성하는 컨버터 선택부;
    상기 출력 단자에 직렬 연결된 피드백 저항들;
    상기 피드백 저항들의 사이 노드로부터 수신된 피드백 전압에 기초하여 제어 전압을 생성하는 제어 전압 생성기;
    상기 제1 선택 신호, 상기 센싱 정보, 및 상기 제어 전압에 기초하여 상기 제5 트랜지스터 및 상기 제6 트랜지스터를 온오프 제어하는 제1 게이트 구동부;
    상기 제2 선택 신호, 상기 센싱 정보, 및 상기 제어 전압에 기초하여 상기 제1 트랜지스터 및 상기 제3 트랜지스터를 온오프 제어하는 제2 게이트 구동부; 및
    상기 제3 선택 신호, 상기 센싱 정보, 및 상기 제어 전압에 기초하여 상기 제2 트랜지스터 및 상기 제4 트랜지스터를 온오프 제어하는 제3 게이트 구동부를 더 포함하는,
    표시 장치.
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