KR20230025353A - 전력 변환기 장치를 작동시키는 방법, 제어 회로 및 전력 변환기 장치 - Google Patents

전력 변환기 장치를 작동시키는 방법, 제어 회로 및 전력 변환기 장치 Download PDF

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앤더슨 존 아즈르자
마티아스 요아킴 카스퍼
요한 발터 코라
데이비드 멘지
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

방법, 제어 회로, 및 전력 변환기 장치가 개시된다. 방법은 3개의 전력 변환기(1, 2, 3)를 서로 결합하는 단계, 3개의 전력 변환기(1, 2, 3) 각각을 3개의 공급 전압(Ua, Ub, Uc)을 제공하도록 구성된 3상 전원(4)에 연결하는 단계, 및 공통 모드 신호(Scm)에 따라 3개의 전력 변환기(1, 2, 3) 각각의 개별 입력 신호(V1, V2, V3; I1, I2, I3)를 조절하는 단계를 포함한다.

Description

전력 변환기 장치를 작동시키는 방법, 제어 회로 및 전력 변환기 장치{METHOD OF OPERATING A POWER CONVERTER ARRANGEMENT, CONTROL CIRCUIT AND POWER CONVERTER ARRANGEMENT}
본 개시는 일반적으로 전력 변환기 장치를 작동시키는 방법, 제어 회로, 및 전력 변환기 장치에 관한 것이다. 특히, 본 개시는 3상 전원으로부터 전력을 수신하도록 구성된 전력 변환기 장치에 관한 것이다.
이러한 전력 변환기 장치를 효율적인 방식으로 작동시킬 필요가 있다.
한 가지 예는 방법에 관한 것이다. 방법은, 3개의 전력 변환기를 서로 결합하는 단계, 3개의 전력 변환기 각각을 3개의 공급 전압을 제공하도록 구성된 3상 전원에 연결하는 단계, 및 공통 모드 신호에 따라 3개의 전력 변환기 각각의 개별 입력 신호를 조절하는 단계를 포함한다.
또 다른 예는 제어 회로에 관한 것이다. 제어 회로는 공통 모드 신호에 따라 3개의 전력 변환기 각각의 개별 입력 신호를 조절하도록 구성되고, 여기서, 3개의 전력 변환기는 서로 결합되고, 3개의 전력 변환기 각각은 3개의 공급 전압을 제공하도록 구성된 3상 전원에 연결된다.
또 다른 예에 따르면, 전력 변환기 장치는, 서로 결합되고 3개의 공급 전압을 제공하도록 구성된 3상 전원에 각각 연결된 3개의 전력 변환기, 및 공통 모드 신호에 따라 3개의 전력 변환기 각각의 개별 입력 신호를 조절하도록 구성된 제어 회로를 포함한다.
이하, 도면을 참조하여 실시예를 설명한다. 도면은 특정 원칙을 설명하는 역할을 하므로 이러한 원칙을 이해하는 데 필수적인 양태만 도시된다. 도면은 축척에 맞게 그려지지 않았다. 도면에서 동일한 참조 부호는 동일한 특징을 나타낸다.
도 1은 3개의 단상 전력 변환기를 갖는 전력 변환기 장치의 일례를 개략적으로 도시하며, 여기서, 전력 변환기 장치는 전원 및 부하에 결합되도록 구성된다.
도 2는 전원에 의해 제공될 수 있는 공급 전압의 신호 다이어그램을 도시한다.
도 3은 종래의 (단상) PFC 변환기를 작동시키는 한 가지 방법을 보여주는 신호 다이어그램을 도시한다.
도 4는 도 1에 따른 전력 변환기 장치를 작동시키기 위한 방법의 일례를 도시한다.
도 5는 단상 전력 변환기가 성형 구성(star configuration)으로 연결된 도 1에 따른 전력 변환기 장치를 도시한다.
도 6은 전력 변환기의 출력 커패시터의 필요 에너지 저장량 및 공통 모드 전압의 스케일링 인자(scaling factor)에 따른 전력 변환기에 의해 수신된 입력 전압의 진폭을 도시한다.
도 7은 상이한 스케일링 인자에 따른 입력 전압의 신호 다이어그램을 도시한다.
도 8은 공통 모드 전압의 상이한 스케일링 인자에 따른 전력 변환기의 입력 전력을 도시한다.
도 9는 전력 변환기 중 하나를 작동시키는 한 가지 방법을 나타내는 신호 다이어그램을 도시한다.
도 10은 도 5에 따른 전력 변환기 장치의 전력 변환기에 의해 수신된 입력 전압의 신호 다이어그램을 도시한다.
도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 및 도 14a 내지 도 14b는 공통 모드 전압의 위상 및/또는 스케일링 인자에 따른 단상 전력 변환기 중 하나의 단상 전력 변환기에서의 다양한 신호의 신호 다이어그램을 도시한다.
도 15는 하나의 단상 전력 변환기의 일례의 블록도를 도시한다.
도 16은 하나의 단상 전력 변환기의 일례를 더 상세히 도시한다.
도 17a 및 17b는 도 16에 따른 전력 변환기를 작동시키는 한 가지 방법을 나타내는 신호 다이어그램을 도시한다.
도 18은 전력 변환기 장치의 작동을 제어하기 위한 제어 회로의 블록도를 도시한다.
도 19는 단상 전력 변환기 중 하나의 단상 전력 변환기의 작동을 제어하도록 구성된 제어기의 일례를 도시한다.
도 20은 도 19에 따른 제어기에서 구현된 입력 전류 기준 제어기의 일례를 도시한다.
도 21은 추가 예에 따른 전력 변환기를 도시한다.
도 22는 개별 전력 변환기가 델타 구조(delta configuration)로 연결된 도 1에 따른 전력 변환기 장치의 일례를 도시한다.
도 23은 전력 변환기의 출력 커패시터의 필요 에너지 저장량 및 공통 모드 전류의 스케일링 인자에 따른 전력 변환기에 의해 수신된 입력 전류의 진폭을 도시한다.
도 24는 공통 모드 전류의 상이한 스케일링 인자에 따른 입력 전류의 신호 다이어그램을 도시한다.
도 25는 공통 모드 전류의 상이한 스케일링 인자에 따른 전력 변환기의 입력 전력을 도시한다.
도 26은 도 22에 따른 전력 변환기 장치에서 전력 변환기의 작동을 제어하도록 구성된 제어기의 일례를 도시한다.
도 27은 도 26에 따른 제어기에서 구현된 입력 전류 기준 제어기의 일례를 도시한다.
도 28은 인버터 모드(inverter mode)에서 단상 전력 변환기 중 하나의 단상 전력 변환기의 작동을 제어하도록 구성된 제어기의 일례를 도시한다.
도 29는 도 28에 따른 제어기에서 구현된 입력 전류 기준 제어기의 일례를 도시한다.
도 30은 인버터 모드에서 단상 전력 변환기 중 하나의 단상 전력 변환기의 작동을 제어하도록 구성된 제어기의 일례를 도시한다.
도 31은 도 30에 따른 제어기에서 구현된 입력 전류 기준 제어기의 일례를 도시한다.
도 32는 부하의 일례를 도시한다.
후술하는 상세한 설명에서, 첨부된 도면이 참조된다. 도면은 설명의 일부를 이루고 설명의 목적으로 본 발명이 사용 및 구현될 수 있는 방법의 예를 보여준다. 본 명세서에 기술된 다양한 실시예의 특징은 달리 구체적으로 언급되지 않는 한 서로 결합될 수 있다.
도 1은 전력 변환기 장치의 일례를 도시한다. 전력 변환기 장치는 3개의 전력 변환기(1, 2, 3)를 포함한다. 이러한 전력 변환기(1, 2, 3) 각각은 제1 입력 노드(11, 21, 31) 및 제2 입력 노드(12, 22, 32)를 갖는 입력을 포함하고, 입력에서 각각의 입력 전압(U1, U2, U3) 및 각각의 입력 전류(I1, I2, I3)를 수신하도록 구성된다. 또한, 전력 변환기(1, 2, 3) 각각은 제1 출력 노드(13, 23, 33) 및 제2 출력 노드(14, 24, 34)를 갖는 출력을 포함하고, 각각의 출력에서 출력 전압(Udc1, Udc2, Udc3) 및 출력 전류(Idc1, Idc2, Idc3)를 제공하도록 구성된다.
전력 변환기(1, 2, 3)는 도 1에 도시된 예에서 회로 블록으로 표현된다. 전력 변환기(1, 2, 3)의 보다 상세한 예는 아래에서 설명된다. 각각의 전력 변환기(1, 2, 3)는 제1 출력 노드(13, 23, 33)와 제2 출력 노드(14, 24, 34) 사이에 연결된 출력 커패시터(16, 26, 36)를 더 포함한다. 설명을 위해, 출력 커패시터(16, 26, 36)는 전력 변환기(1, 2, 3)를 나타내는 회로 블록의 외부에 도시된다. 출력 커패시터(16, 26, 36)는 DC 링크 커패시터(DC link capacitor)로도 지칭될 수 있다.
전력 변환기(1, 2, 3)를 갖는 전력 변환기 장치는 3상 전력 변환기로서 작동할 수 있고 3상 전원(4)(도 1에서 점선으로 표시됨)에 연결되도록 구성될 수 있다. 3상 전원(4)은 3개의 공급 전압(Ua, Ub, Uc) 및 3개의 공급 전류(Ia, Ib, Ic)를 제공하도록 구성된다. 이를 위해, 전원은 3개의 단상 전원(4a, 4b, 4c), 즉, 제1 공급 전압(Ua) 및 제1 공급 전류(Ia)를 제공하도록 구성된 제1 전원(4a), 제2 공급 전압(Ub) 및 제2 공급 전류(Ib)를 제공하도록 구성된 제2 전원(4b), 및 제3 공급 전압(Uc) 및 제3 공급 전류(Ic)를 제공하도록 구성된 제3 전원(4c)을 포함할 수 있다. 전력 변환기(1, 2, 3)의 입력 전압(U1, U2, U3) 및 입력 전류(I1, I2, I3)는 공급 전압(Ua, Ub, Uc) 및 공급 전류(Ia, Ib, Ic)에 기초한다. 이는 아래에서 더 상세히 설명된다. 각각의 전력 변환기(1, 2, 3)는 하나의 입력 전압(U1, U2, U3)과 하나의 입력 전류(I1, I2, I3)를 수신하므로, 전력 변환기(1, 2, 3)는 단상 전력 변환기로도 지칭될 수 있다.
일례에 따르면, 3상 전원에 의해 제공되는 공급 전압(Ua, Ub, Uc)은 정현파 전압과 같은 교류 전압이며, 여기서, 이러한 공급 전압(Ua, Ub, Uc)의 각 쌍 사이에는 위상 편이가 존재한다. 도 2는 이러한 전압(Ua, Ub, Uc) 각각의 한 주기 동안 정현파 공급 전압(Ua, Ub, Uc)의 신호 다이어그램을 도시한다. 이 예에서 공급 전압(Ua, Ub, Uc)의 각 쌍 사이의 위상 편이는 120°(=2π/3)이다. 각각의 공급 전압(Ua, Ub, Uc)은 최소 전압 레벨과 최대 전압 레벨 사이에서 주기적으로 변경되며, 이 예에서 최대 전압 레벨은 양의 전압 레벨이고 최소 전압 레벨은 음의 전압 레벨이다. 일례에 따르면, 최소 전압 레벨의 크기는 본질적으로 최대 전압 레벨의 크기와 동일하고, 3개의 공급 전압(Ua, Ub, Uc)은 본질적으로 동일한 최소 및 최대 전압 레벨을 갖는다. 또한, 3개의 공급 전압(Ua, Ub, Uc)은 본질적으로 동일한 주파수(f)를 가질 수 있으며, 여기서, 이 주파수(f)는 예를 들어 50Hz와 60Hz 사이이다.
도 2는 한 주기 동안 위상각에 따른 공급 전압(Ua, Ub, Uc)을 도시한다. 시간 영역에서 도 2에 따른 공급 전압(Ua, Ub, Uc)은
Figure pat00001
Figure pat00002
Figure pat00003
으로 주어지며, 여기서,
Figure pat00004
는 진폭, w=2πf는 주파수,
Figure pat00005
는 제1 공급 전압(Ua)의 위상각이다.
공급 전압(Ua, Ub, Uc)은 예를 들어 230Vrms 또는 110Vrms 전압이다. 230Vrms 전압의 진폭(
Figure pat00006
)은 약 325V이고, 110Vrms 전압의 진폭(
Figure pat00007
)은 약 155V이다.
도 1을 참조하면, 3개의 단상 변환기(1, 2, 3)를 갖는 전력 변환기 장치는 출력 전압(Udc1, Udc2, Udc3) 및 출력 전류(Idc1, Idc2, Idc3)를 부하(5)(도 1에서 점선으로 표시됨)에 제공하도록 구성될 수 있다. 부하(5)는 전력 변환기 장치로부터 출력 전압(Udc1, Udc2, Udc3) 및 출력 전류(Idc1, Idc2, Idc3)를 수신하도록 구성된 임의의 종류의 부하일 수 있다. 부하의 보다 상세한 예는 아래에서 설명된다.
전력 변환기(1, 2, 3)의 출력 전압(Udc1, Udc2, Udc3)은 예를 들어 직류 전압이다. 이들 출력 전압(Udc1, Udc2, Udc3) 각각은 출력 커패시터(16, 26, 36) 각각의 양단에서 이용 가능하다. 출력 전압(Udc1, Udc2, Udc3)은 또한 DC 링크 전압으로도 지칭될 수 있다.
전력 변환기 장치의 동작 동안, 전력 변환기(1, 2, 3) 각각은 전원(4)으로부터 각각의 입력 전력(Pin1, Pin2, Pin3)을 수신하고 부하(5)에 각각의 출력 전력(Po1, Po2, Po3)을 제공할 수 있다. 각 전력 변환기(1, 2, 3)의 입력 전력(Pin1, Pin2, Pin3)은 입력 전압(U1, U2, U3)과 입력 전류(I1, I2, I3)를 곱한 값으로 주어지고, 각 전력 변환기(1, 2, 3)의 출력 전력(Po1, Po2, Po3)은 출력 전압(Udc1, Udc2, Udc3)과 출력 전류(Idc1, Idc2, Idc3)를 곱한 값으로 주어진다. 또한, 전력 변환기 장치의 동작 동안, 출력 커패시터(16, 26, 36)는 충전 또는 방전될 수 있다. 이하에서는 출력 커패시터(16, 26, 36)를 충전 또는 방전하는 전류(Ic1, Ic2, Ic3)를 커패시터 전류라 지칭한다. 주어진 출력 전력(Po1, Po2, Po3)에서 커패시터 전류(Ic1, Ic2, Ic3)는 주기적으로 변할 수 있다. 커패시터 전류(Ic1, Ic2, Ic3)는, 각각의 입력 전압(Ua, Ub, Uc)의 주파수와 동일하거나 각각의 입력 전압(Ua, Ub, Uc)의 주파수의 배수인 주파수를 갖는 적어도 하나의 저주파수 성분을 포함할 수 있고, 여기서, 증배 계수는 예를 들어 2, 3 또는 4 사이이다. 출력 커패시터(16, 26, 36) 외에도, 전력 변환기 장치는 커패시터 전류 또는 출력 전류의 고주파수 성분을 필터링하는 출력 커패시터와 병렬인 필터 커패시터(도시되지 않음)를 포함할 수 있다. 전류의 이러한 고주파수 성분은 아래에서 설명되는 바와 같이 전력 변환기(1, 2, 3)의 스위치 모드(switched-mode) 작동으로 인해 발생할 수 있다.
기본적으로, 도 1에 따른 전력 변환기 장치에서, 전력 변환기(1, 2, 3) 각각은 3개의 공급 전압(Ua, Ub, Uc) 중 각각의 하나를 수신하고 종래의 PFC(power factor correction: 역률 보정) 변환기로서 작동할 수 있다. PFC 변환기는 교류 입력 전압을 수신하도록 구성되고, DC 링크 전압의 전압 레벨이 DC 링크 전압 기준에 의해 정의된 전압 레벨과 본질적으로 동일하도록 DC 링크 전압 기준에 따라 DC 링크 전압을 생성하도록 구성된다. 또한, PFC 변환기는 DC 링크 전압의 전압 레벨과 입력 전류의 파형을 모두 조절하도록 구성된다. 입력 전류의 파형을 조절하는 것은 입력 전류의 파형이 입력 전압의 파형과 본질적으로 동일하도록 파형을 조절하는 것을 포함할 수 있다. 입력 전류가 입력 전압에 비례하도록 입력 전류는 입력 전압과 위상이 같을 수 있다. 대안적으로, 입력 전류와 입력 전압 사이에 사전 정의된 위상 편이가 있을 수 있다.
정현파 입력 전압(U)을 수신하는 종래의 PFC 변환기의 작동 원리는 도 3에 도시되어 있다. 도 3은 입력 전압(U), DC 링크 전압 기준(Udc*), DC 링크 전압(Udc), 입력 전류(I), 커패시터 전류(Ic) 및 입력 전력(Pin)의 신호 파형을 보여준다. 상기를 참조하면, PFC 변환기는 입력 전류(I)가 입력 전압(U)과 동일한 파형을 갖도록 입력 전류(I)를 조절하도록 구성된다. 따라서, 정현파 입력 전압(U)을 수신하는 PFC 변환기의 입력 전류(I)는 정현파 전류이고, 입력 전압(U)과 입력 전류(I)를 곱한 값인 입력 전력(Pin)은 입력 전압(U)의 한 주기 동안 변한다. 입력 전력(Pin)이 변화하는 주파수는 입력 전압(U) 또는 입력 전류(I)의 주파수의 2배이다.
설명을 위해, PFC 변환기가 부하에 제공하는 출력 전력(Po)(도 3에서 점선으로 표시)은 본질적으로 일정한 것으로 가정한다. 이 경우 맥동 입력 전력(Pin)은 DC 링크 전압(Udc)의 변동을 유발한다. 입력 전력(Pin)이 출력 전력(Po)보다 높을 때마다 출력 커패시터는 커패시터 전류(Ic)에 의해 충전되어 DC 링크 전압(Udc)이 증가하고, 입력 전력(Pin)이 출력 전력(Po)보다 낮을 때마다 출력 커패시터는 커패시터 전류(Ic)에 의해 방전되어 DC 링크 전압(Udc)이 감소한다.
DC 링크 전압(Udc)의 변화는 피크 투 피크 전압(peak-to-peak-voltage)(ΔUdc)으로 표현될 수 있으며, 이는 입력 전압(U)의 한 주기 내에서 DC 링크 전압의 최대값과 최소값 간의 차이이다. 아래에서, ΔE는 필요 에너지 저장량을 나타내며, 이는 DC 링크 전압이 Udc*-0.5·ΔUdc에서 Udc*+0.5·ΔUdc로 증가할 때 출력 커패시터에 저장되고 DC 링크 전압이 Udc*+0.5·ΔUdc에서 Udc*-0.5·ΔUdc로 감소할 때 출력 커패시터에서 방출되는 에너지이다. 이 필요 에너지 저장량(ΔE)은 다음과 같이 피크 투 피크 전압(ΔUdc), 출력 커패시터의 커패시턴스(Cdc) 및 DC 링크 전압 기준(Udc*)에 의존한다.
Figure pat00008
수학식 2를 고려하면, 피크 투 피크 전압(ΔUdc)은 다음과 같이 필요 에너지 저장량(ΔE), 출력 커패시터의 커패시턴스(Cdc) 및 DC 링크 전압 기준(Udc*)에 의존한다.
Figure pat00009
기본적으로, DC 링크 전압(Udc)의 리플(ripple)을 줄이기 위해서 작은 피크 투 피크 전압(ΔUdc)을 달성하는 것이 바람직하다. 수학식 2b를 참조하면, 주어진 필요 에너지 저장량(ΔE) 및 주어진 DC 링크 전압 기준(Udc*)에서 피크 투 피크 전압(ΔUdc)은 출력 커패시터의 커패시턴스(Cdc)를 증가시킴으로써 감소될 수 있다. 기본적으로 출력 커패시터의 커패시턴스(Cdc)가 클수록 피크 투 피크 전압(ΔUdc)은 낮아진다.
그러나 대형 커패시터는 부피가 크고 비싸다. 따라서, PFC 모드에서 도 1에 도시된 유형의 전력 변환기 장치를 작동하여, 필요 에너지 저장량(ΔE)을 감소시켜, (a) 출력 커패시터(16, 26, 36)의 주어진 커패시턴스에서 DC 링크 전압(Udc1, Udc2, Udc3)의 피크 투 피크 전압을 감소시키거나 (b) DC 링크 전압(Udc1, Udc2, Udc3)의 주어진 피크 투 피크 전압에서 출력 커패시터(16, 26, 36)가 더 작은 커패시턴스로 구현될 수 있도록 하는 것이 바람직하다.
PFC 모드에서 전력 변환기 장치를 작동시키는 것은, 전원(4)으로부터 전력 변환기 장치에 의해 수신된(인출된) 공급 전류(Ia, Ib, Ic)가 공급 전압(Ua, Ub, Uc)과 적어도 대략적으로 동일한 파형을 갖는 것을 포함할 수 있다. 공급 전류(Ia, Ib, Ic)는 공급 전압(Ua, Ub, Uc)과 동상(in phase)일 수 있다. 대안적으로, 공급 전류(Ia, Ib, Ic)와 공급 전압(Ua, Ub, Uc) 사이에 위상 편이가 있다.
도 4는 DC 링크 전압(Udc1, Udc2, Udc3)의 리플이 감소하도록 PFC 모드에서 도1에 도시된 유형의 전력 변환기 장치를 작동시키는 방법의 일례를 개략적으로 도시한다. 도 4를 참조하면, 방법은 3개의 전력 변환기를 서로 결합하는 단계(101), 3개의 전력 변환기 각각을 3개의 공급 전압을 제공하도록 구성된 3상 전원에 연결하는 단계(102), 및 공통 모드 신호에 따라 3개의 전력 변환기 각각의 개별 입력 신호를 조절하는 단계(103)를 포함한다.
도 4에 따른 방법의 일례는 아래에서 도 5를 참조하여 설명된다. 도 5는, 3개의 단상 변환기(1, 2, 3)가 서로 결합되고 3상 전원(4)에 연결된 도 1에 따른 유형의 전력 변환기 장치를 도시한다.
도 5에 도시된 예에서, 전력 변환기(1, 2, 3)의 제2 입력 노드(12, 22, 32)는 전력 변환기(1, 2, 3)를 서로 결합시키기 위해 부동 회로 노드(m)에서 서로 연결된다. 또한, 각 전력 변환기(1, 2, 3)의 제1 입력 노드(11, 21, 31)는 3상 전원(4)에 연결된다. 3상 전원(4)은 제1 출력 노드(a), 제2 출력 노드(b), 및 제3 출력 노드(c)를 포함하고, 여기서, 제1 전력 변환기(1)의 제1 출력 노드(11)는 전원(4)의 제1 출력 노드(a)에 연결되고, 제2 전력 변환기(2)의 제1 출력 노드(21)는 제2 출력 노드(b)에 연결되며, 제3 전력 변환기(3)의 제1 입력 노드(31)는 제3 출력 노드(c)에 연결된다. 이러한 방식으로 전력 변환기(1, 2, 3)를 연결하는 것은 성형 구성(star configuration)으로 전력 변환기(1, 2, 3)를 연결하는 것으로 지칭될 수 있다.
또한, 전원(4)에서, 제1 전원(4a)은 제1 출력 노드(a)와 기준 노드(n) 사이에 연결되고, 제2 전원(4b)은 제2 출력 노드(b)와 기준 노드(n) 사이에 연결되고, 제3 전원(4c)은 제3 출력 노드(c)와 기준 노드(n) 사이에 연결된다. 따라서, 제1 공급 전압(Ua)은 제1 출력 노드(a)와 기준 노드(n) 사이에서 이용 가능하고, 제2 공급 전압(Ub)은 제2 출력 노드(b)와 기준 노드(n) 사이에서 이용 가능하며, 제3 공급 전압(Uc)은 제3 출력 노드(c)와 기준 노드(n) 사이에서 이용 가능하다. 기준 노드(n)는 부동 회로 노드(m)와 상이하다. 부동 회로 노드(m)와 기준 노드(n) 사이에 발생할 수 있는 전압(Unm)을 이하에서 공통 모드 전압이라 지칭한다.
도 5에 따른 전력 변환기 장치에서, 전력 변환기(1, 2, 3)의 입력 전압(U1, U2, U3)은 다음과 같이 공급 전압(Ua, Ub, Uc) 및 공통 모드 전압(Unm)에 의존한다.
Figure pat00010
Figure pat00011
Figure pat00012
공통 모드 전압(Unm)은 제어 회로(4)에 의해 수신된 공통 모드 신호(Scm)를 통해 조정되며, 여기서 제어 회로(4)는 전력 변환기(1, 2, 3)의 작동을 제어하도록 구성된다. 일례에 따르면, 공통 모드 신호(Scm)는 다음과 같이 공통 모드 전압이 공급 전압(Ua, Ub, Uc)의 진폭(
Figure pat00013
) 및 주파수(wt)에 의존하는 방식으로 공통 모드 전압(Unm)을 조정하도록 구성되며,
Figure pat00014
여기서
Figure pat00015
(k는 정수, k≥0)이고,
Figure pat00016
는 아래에서 설명되는 위상 편이이다.
따라서, 수학식 4a를 참조하면, 공통 모드 전압(Unm)은 공급 전압 시스템의 제3, 제9, 제15, 제21, ... 고조파에 의존할 수 있다. 공통 모드 전압(Unm)을 다음과 같이 나타낼 수도 있다.
Figure pat00017
Figure pat00018
(4b)
이러한 방식으로 공통 모드 전압(Unm)을 조정하면 각 전력 변환기(1, 2, 3)의 출력 커패시터(16, 26, 36)의 필요 에너지 저장량(ΔE)을 줄이는 데 도움이 될 수 있다. 이는 도 6을 참조하여 설명된다.
도 6은, 공통 모드 전압(Unm)이 다음의 수학식 5로 주어질 때 도 5에 도시된 장치의 각 전력 변환기(1, 2, 3)에서의 필요 에너지 저장량(ΔE)을 도시한다.
Figure pat00019
따라서, 이 예에서, 공통 모드 전압(Unm)은 공급 전압(Ua, Ub, Uc)의 제3 고조파에만 의존한다. 도 6은 스케일링 인자(M3)에 따른 필요 에너지 저장량(ΔE)을 도시하며, 여기서 스케일링 인자(M3)는 공급 전압(Ua, Ub, Uc)의 진폭에 대한 공통 모드 전압(Unm)의 진폭을 정의한다. 스케일링 인자가 0, 즉, M3=0(0%)인 작동 시나리오는 공통 모드 전압(Unm)이 0인 종래의 시나리오를 나타내며, 따라서 각 전력 변환기(1, 2, 3)는 공급 전압(Ua, Ub, Uc) 중 각각의 하나를 수신한다. 또한, 스케일링 인자가 1, 즉, M3 =1(100%)인 작동 시나리오는 공통 모드 전압(Unm)의 진폭이 공급 전압(Ua, Ub, Uc)의 진폭과 동일한 시나리오를 나타낸다. 또한, 도 6은 종래의 시나리오(M3=0)의 필요 에너지 저장량에 비교한 필요 에너지 저장량(ΔE)을 도시한다.
도 6에서 볼 수 있듯이, 공통 모드 전압(Unm)의 진폭을 증가시키면, 즉, 스케일링 인자(M3)를 증가시키면 필요 에너지 저장량(ΔE)이 감소한다. 예를 들어, 공통 모드 전압(Unm)의 진폭이 공급 전압(Ua, Ub, Uc)의 진폭과 동일하면(M3=1), 필요 에너지 저장량(ΔE)은 종래의 시나리오(M3=0)의 필요 에너지 저장량(ΔE)의 50%에 불과하다.
도 6을 참조하면, 공통 모드 전압(Unm)의 진폭을 증가시키면 입력 전압(U1, U2, U3)의 진폭(
Figure pat00020
i)도 증가할 수 있으며, 여기서 도 6의
Figure pat00021
i는 입력 전압(U1, U2, U3) 중 임의의 하나의 입력 전압(Ui)의 진폭을 나타낸다.
스케일링 인자(M3)에 따른 입력 전압(Ui)의 진폭(
Figure pat00022
i)의 증가는 도 7에도 도시되어 있으며, 도 7은 관련 공급 전압(Ux)의 한 주기 동안 상이한 스케일링 인자(M3)에서의 입력 전압(Ui)의 신호 다이어그램을 도시한다. 아래에서, Ux는 Ui = Ux-Unm인 방식으로 입력 전압(Ui)과 연관되는 공급 전압을 나타낸다. 도 5 및 수학식 3a 내지 수학식 3c를 참조하면, 공급 전압(Ua)은 입력 전압(U1)과 연관되고, 공급 전압(Ub)은 입력 전압(U2)과 연관되며, 공급 전압(Uc)은 입력 전압(U3)과 연관된다. 도7은 M3=0(0%), M3=0.5(50%), M3=1(100%)에서의 입력 전압(Ui)을 도시하며, 여기서 M3=0은 입력 전압(Ui)이 관련 공급 전압(Ux)과 동일한 종래의 시나리오를 나타낸다.
도 8은 스케일링 인자(M3)=0, M3=0.5 및 M3=1에서의 맥동 입력 전력(Pin)을 도시한다. 도면에서 볼 수 있듯이, M3=0.5에서 입력 전력이 종래의 시나리오(M3=0)의 입력 전력보다 덜 변동되는 시간 구간이 있어 필요 에너지 저장량(ΔE)이 감소된다. M3 =1에서 가변 입력 전력의 진폭은 종래의 경우의 가변 입력 전력의 진폭과 본질적으로 동일하다. 그러나 주파수는 종래의 경우의 주파수의 약 2배이므로 필요 에너지 저장량(ΔE)도 감소한다.
도 6을 참조하면, 입력 전압(Ui)의 진폭(
Figure pat00023
i)이 종래의 시나리오보다 더 낮아지도록 하는 스케일링 인자(M3)의 특정 범위가 있다. 도 6에 도시된 예에서, 이 범위는 M3=0과 약 M3=0.4 사이이고, 여기서 입력 전압(Ui)의 진폭은 스케일링 인자(M3)가 약 0.16(16%)일 때 최소에 도달한다. 이 범위에서 M3를 선택하면 입력 전압(U1, U2, U3)이 공급 전압(Ua, Ub, Uc)보다 진폭이 더 작아지는 효과가 있다.
도 9는 전력 변환기(1, 2, 3) 중 하나의 전력 변환기의 입력 전압, 입력 전류, DC 링크 전압 기준, DC 링크 전압, 입력 전력 및 출력 전력에 대한 신호 다이어그램을 도시한다. 도 9에서 Ui는 입력 전압(U1, U2, U3) 중 임의의 하나인 입력 전압을 나타내고, Ii는 관련 입력 전류를 나타내고, Udci*는 입력 전압(Ui)을 수신하는 전력 변환기의 DC 링크 전압 기준을 나타내고, Udci는 DC 링크 전압 기준(Udc*)을 기반으로 생성되는 DC 링크 전압을 나타내고, Ici는 입력 전압(Ui)을 수신하는 전력 변환기의 커패시터 전류를 나타내고, Pini는 입력 전압(Ui)과 입력 전류(Ii)를 곱한 값인 입력 전력을 나타내며, Poi는 부하에 의해 전력 변환기로부터 수신되는 출력 전력을 나타낸다.
수학식 3a 내지 수학식 3c를 참조하면, 각 전력 변환기(1, 2, 3)의 작동을 적절하게 제어함으로써, 각 전력 변환기(1, 2, 3)의 입력 전압 (U1, U2, U3)이 각각의 공급 전압(Ua, Ub, Uc)과 공통 모드 전압(Unm)의 합과 같도록 입력 전압(U1, U2, U3)이 조정된다. 상기를 참조하면, Ux는 Ui = Ux-Unm인 방식으로 입력 전압(Ui)과 연관된 공급 전압을 나타낸다.
도 9에서 알 수 있는 바와 같이, 결합된 전력 변환기를 갖는 장치에서 공통 모드 신호(공통 모드 전압)에 따라 각 전력 변환기의 입력 전압(Ui)를 제어하는 것은 각각의 공급 전압(Ux)에 비해 입력 전압(Ui)의 피크를 감소시키는 데 도움이 될 수 있다. 따라서, 입력 전압(Ui)과 입력 전류(Ii)의 곱이 낮을수록 입력 전력(Pin)의 피크는 종래 PFC 변환기의 입력 전력보다 낮아진다. 이는 커패시터 전류(Ici)가 더 낮은 피크를 갖는 효과를 가지며, 이는 DC 링크 전압(Udci)의 더 낮은 리플이 발생하는 효과를 갖는다. 다시 말해서, DC 링크 커패시터의 더 작은 커패시턴스는 전력 변환기에 의해 수신된 맥동 입력 전력(Pin)과 부하에 의해 전력 변환기로부터 끌어온 일정한 출력 전력(Po) 사이의 차이를 완충하기에 충분하다.
상기를 참조하면, 각 전력 변환기(1, 2, 3)에 의해 수신된 입력 전력이 출력 전력보다 높을 때 각 전력 변환기(1, 2, 3)의 출력 커패시터(16, 26, 36)에 에너지가 저장되고, 입력 전력이 출력 전력보다 낮을 때 출력 커패시터(16, 26, 36)로부터 에너지가 인출된다. 도 9에서 Pdci는 커패시터로 유입되거나 커패시터로부터 유출되는 전력을 보여준다. 출력 전력(Poi)으로부터 입력 전력(Pini)의 감소된 편차로 인해 각각의 출력 커패시터에 저장된 에너지는 도 3에 도시된 종래의 경우보다 더 낮다.
일반적으로 PFC 변환기는 부스트 변환기(boost converter)로 동작하므로 생성될 수 있는 DC 링크 전압의 최소 전압 레벨은 수신된 입력 전압의 진폭(피크)으로 주어진다. 도 6을 참조하면, 공통 모드 전압(Unm)에 따라 입력 전압(Ui)을 제어하는 것은 입력 전압(Ui)의 진폭(피크)을 감소시킬 수 있다. 따라서, 종래의 PFC 변환기와 비교할 때, 도 5에 따른 각각의 전력 변환기(1, 2, 3)는 공급 전압(Ua, Ub, Uc)의 진폭보다 낮은 최소 전압 레벨을 갖는 각각의 DC 링크 전압(Udc1, Udc2, Udc3)을 생성할 수 있다.
도 10은, 공통 모드 전압은 수학식 5를 따르고 입력 전압의 진폭이 공급 전압(Ua, Ub, Uc)의 진폭보다 낮도록 스케일링 인자가 선택되는 도 5에 따른 전력 변환기 장치에서 공급 전압 및 입력 전압(U1, U2, U3)의 여러 주기에 걸친 입력 전압(U1, U2, U3) 및 제1 공급 전압(Ua)의 신호 다이어그램을 도시한다. 도시된 바와 같이, 입력 전압(U1, U2, U3)의 피크 전압은 공급 전압(Ua, Ub, Uc)(제1 공급 전압(Ua)만이 도 10에 도시됨)의 피크 전압보다 낮다. 예를 들어, 공통 모드 전압(Unm)이 수학식 5에 따라 조정되고 M3 = 0.16(16%)일 때, 입력 전압(U1, U2, U3)의 전압 피크는 공급 전압(Ua, Ub, Uc)이 230Vrms 전압일 때 약 282V이다. 공급 전압(Ua, Ub, Uc)의 진폭(피크)은 약 325V이다.
상기를 참조하면, 공통 모드 전압(Unm)을 적절하게 조정함으로써 필요 에너지 저장량(ΔE)이 감소될 수 있고, 감소된 필요 에너지 저장량(ΔE)은 다양한 방식으로 유리할 수 있다. 이는 아래에서 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 및 도 14a 내지 도 14b를 참조하여 설명된다.
이들 도면 각각은 전력 변환기(1, 2, 3) 중 하나의 전력 변환기의 입력 전압(Ui), 각각의 DC 링크 전압 기준(Udci*) 및 (가변) DC 링크 전압(Udci)의 신호 다이어그램을 도시한다. 설명의 편의를 위해 입력 전압(Ui)의 정류된 버전이 도시된다. 이들 도면 각각은 최대 전체 출력 전력이 22kW인 전력 변환기 장치의 시뮬레이션을 기반으로 하므로 각 전력 변환기(1, 2, 3)의 출력 전력은 약 6.6kW이다. 이 예에서 공급 전압(Ua, Ub, Uc)은 230Vrms 전압이다. 그러나 이러한 방식으로 전력 변환기 장치를 구현하는 것은 일례에 불과하다. 도 11a 내지 도 11b, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 및 도 14a 내지 도 14b를 참조하여 설명된 유리한 양태는 다른 최대 출력 전력을 갖고 다른 공급 전압을 수신하는 전력 변환기 장치에서도 사용될 수 있다.
도 11a 내지 11c는 공통 모드 전압(Unm)을 적절하게 조정함으로써 달성될 수 있는 피크 투 피크 전압(ΔUdc)의 감소를 보여준다. 이러한 각 예에서 공통 모드 전압은 수학식 5를 따르며 제3 고조파만 포함한다. 도 11a는 DC 링크 전압 기준(Udci*)이 390V이고 피크 투 피크 전압이 약 55V인 종래의 경우(M3 =0)를 보여준다. 도 11b는 M3=0.2(20%)인 작동 시나리오를 보여준다. 이 예에서 피크 투 피크 전압은 약 44V에 불과하며, 이는 도 11a에 도시된 종래의 작동 시나리오와 비교하여 약 17% 감소한 것이다. 도 11c에 도시된 예에서, M3=0.4(40%)이다. 이 예에서 피크 투 피크 전압은 약 38V로, 이는 종래의 시나리오에 비해 약 30% 감소한 것이다.
도 12a는 종래의 작동 시나리오(M3=0)를 보여주는데, 여기서, DC 링크 전압 기준(Udci*)이 도 11a 내지 11c에 도시된 예에서 보다 더 낮은 약 340V이고, 피크 투 피크 전압이 약 61V이다. 도 12b에 도시된 예에서, M3=0.2(20%)이다. 이 예에서 (가능한 최소) DC 링크 전압 기준(Udci*)은 약 310V에 불과하며, 이는 종래의 시나리오에 비해 약 9% 감소한 것이다. 동시에 피크 투 피크 전압은 약 55V에 불과하며, 이는 도 12a에 표시된 종래의 시나리오와 비교하여 약 10% 감소한 것이다.
도 12c는 M3=0.4(40%)인 예를 보여준다. 이 예에서, 가능한 최소 DC 링크 전압 기준은 약 340V이며, 이는 도 12a에 도시된 종래의 시나리오와 동일하다. 그러나 피크 투 피크 전압은 약 43V에 불과하며, 이는 도 12a에 도시된 종래의 시나리오에 비해 약 30% 감소한 것이다.
스케일링 인자(M3) 외에도 공통 모드 전압의 위상각(φ3)이 변경될 수 있다. 이는 도 13a 내지 도 13c를 참조하여 설명된다. 도 13a는 스케일링 인자(M3)와 위상각(φ3) 모두가 0인 종래의 시나리오를 보여준다. 이 예에서 DC 링크 전압 기준은 약 340V이고 피크 투 피크 전압은 약 61V이다. 도 13b에 도시된 예에서 스케일링 인자(M3)=0.2(20%)이고 위상각은 23°이다. 이 예에서 입력 전압의 진폭은 도 13a에 도시된 종래의 시나리에 비해 감소하므로 최소 DC 링크 전압 기준(Udci*)은 약 290V로 감소될 수 있고, 이는 도 13a에 도시된 종래의 시나리오에 비해 약 15% 감소한 것이다. 동시에 피크 투 피크 전압은 약 60V로 감소되며 이는 종래의 시나리오에 비해 약 2% 감소한 것이다.
도 13c에 도시된 예에서, 스케일링 인자(M3)=0.4(40%)이고 위상각(φ3)은 14°이다. 이 예에서, 최소 DC 링크 전압 기준은 약 330V로 감소될 수 있으며 이는 종래의 시나리오에 비해 약 3% 감소한 것이고, 피크 투 피크 전압은 44V에 불과하며 이는 종래의 시나리오에 비해 약 28% 감소한 것이다.
도 11a 내지 도 11c, 도 12a 내지 도 12c 및 도 13a 내지 도 13c에서 볼 수 있듯이, 스케일링 인자(M3) 및/또는 위상각(φ3)을 적절하게 선택함으로써, 피크 투 피크 전압과 최소 DC 링크 전압 기준 중 적어도 하나가 종래의 작동 시나리오에 비해 감소될 수 있다.
대안적으로, 주어진 피크 투 피크 전압에서 출력 커패시턴스가 감소될 수 있다. 이는 도 14a 및 14b에 도시되어 있다. 도 14a는 주어진 피크 투 피크 전압에서 종래의 작동 시나리오를 도시한다. 이 특정 예에서 출력 커패시턴스는 413μF이다. 도 14b는 스케일링 인자(M3)=0.23(23%)일 때의 신호 다이어그램을 도시한다. 이 예에서, 도 14a에 도시된 종래의 경우와 동일한 피크 투 피크 전압에서 출력 커패시턴스는 종래의 시나리오에 비해 약 19% 감소한 339μF로 감소될 수 있다.
도 16은 전력 변환기(1, 2, 3)를 구현하기 위한 일례를 도시한다. 도 16에서 참조 부호 i는 전력 변환기(1, 2, 3) 중 임의의 하나를 나타내고, i1은 각각의 제1 입력 노드를 나타내고, i2는 각각의 제2 입력 노드를 나타내고, Ui는 각각의 입력 전압을 나타내고, Ii는 각각의 입력 전류를 나타내고, i3은 각각의 제1 출력 노드를 나타내고, i4는 각각의 제2 출력 노드를 나타내고, Idci는 각각의 출력 전류를 나타내고, Ici는 각각의 커패시터 전류를 나타내며, i6은 각각의 출력 커패시터를 나타낸다.
도 15를 참조하면, 출력 커패시터(i6) 외에도, 전력 변환기(i)는 입력(i1, i2)에 결합된 인덕터(61), 인덕터(61)와 출력(i3, i4) 사이에 결합된 스위칭 회로(62), 및 스위칭 회로(62)의 작동을 제어하도록 구성된 PWM(pulse-width modulation: 펄스 폭 변조) 회로(63)를 포함한다. 일례에 따르면, PWM 회로(63)는 제어 회로(63)에 의해 수신된 듀티 사이클 신호(di)에 따라 스위칭 회로(62)의 작동을 제어하도록 구성된다.
상기를 참조하면, 인덕터(61)는 입력(i1, i2)에 "결합"된다. 이는 인덕터(61)가 도 15에 도시된 바와 같이 입력(i1, i2)에 직접 연결되는 것을 포함할 수 있거나, 또는 정류기와 같은 추가 회로(도 15에 도시되지 않음)가 입력(i1, i2)과 인덕터(61) 사이에 연결되는 것을 포함할 수 있다. 이는 아래에서 예를 참조하여 설명된다.
일례에 따르면, 전력 변환기(i)를 작동시키는 것은 입력 전류 기준에 따라 입력 전류(Ii)를 조절하는 것을 포함한다. 입력 전류(Ii)를 조절하는 것은 인덕터(61) 양단의 전압인 인덕터 전압(Uli)을 조절하는 것을 포함할 수 있고, 인덕터 전압(Uli)을 조절하는 것은 스위치 노드 전압(Uti)을 조절하는 것을 포함할 수 있다. 스위치 노드 전압(Uti)은 스위칭 회로(62)의 입력 노드 사이의 전압이다. 스위칭 회로(62)의 "입력 노드"는 스위칭 회로(62)를 인덕터(61) 및 입력 노드(i1, i2) 중 하나의 입력 노드에 연결하는 회로 노드이다. 단지 설명을 위한 목적으로, 도 8에 도시된 예에서, 인덕터(61)는 전력 변환기(i)의 제1 입력 노드(i1)와 스위칭 회로(62)의 제1 입력 노드 사이에 연결되고, 스위칭 회로(62)의 제2 입력 노드는 전력 변환기(i)의 제2 입력 노드(i2)에 연결된다.
일례에 따르면, 스위칭 회로(62)는 DC 링크 전압(Udci) 및 듀티 사이클 신호(di)에 따라 스위치 노드 전압(Uti)을 생성하도록 구성된다. PWM 회로(63)는, 각각의 구동 사이클에서 스위치 노드 전압(Uti)의 평균(UtiAVG)이 DC 링크 전압(Udci) 및 듀티 사이클 신호(di)에 의존하도록 복수의 연속적인 구동 사이클에서 스위칭 회로(62)를 작동시킬 수 있다. 이는 아래에서 더 상세히 설명된다.
도 16은 스위칭 회로(62)의 일례를 더 상세히 도시한다. 이 예에서, 스위칭 회로는 하이 사이드 스위치(high-side switch)(64H) 및 로우 사이드 스위치(low-side switch)(64L)를 갖는 제1 하프 브리지(half-bridge)(64)를 포함한다. 제1 하프 브리지(64)의 하이 사이드 스위치(64H)와 로우 사이드 스위치(64L)는 출력 노드(i3, i4) 사이에 직렬로 연결된다. 제1 하프 브리지(64)의 하이 사이드 스위치(64H)와 로우 사이드 스위치(64L)가 연결되는 회로 노드인 탭(64T)은 스위칭 회로(62)의 입력 노드 중 하나를 형성하고, 제1 입력 노드(i1)로부터 멀어지는 쪽을 향하는 회로 노드에서 인덕터(61)에 연결된다.
도 16을 참조하면, 스위칭 회로는 탭(65T)에서 연결된 하이 사이드 스위치(65H) 및 로우 사이드 스위치(65L)를 갖는 제2 하프 브리지(65)를 더 포함한다. 제2 하프 브리지(65)의 하이 사이드 스위치(65H)와 로우 사이드 스위치(65L)도 출력 노드(i3, i4) 사이에 연결된다. 탭(65T)은 스위칭 회로(62)의 제2 입력 노드를 형성하고 제2 입력 노드(i2)에 연결된다. 도 16에 도시된 바와 같이, 제1 입력 노드(i1)와 제1 하프 브리지(64)의 탭(64T) 사이에 인덕터(61)를 연결하고, 제2 하프 브리지(65)의 탭(65T)을 제2 입력 노드(i2)에 연결하는 것은 예시에 불과하다. 제2 입력 노드(i2)와 제2 하프 브리지(65)의 탭(65T) 사이에 인덕터(61)를 연결하고 제1 입력 노드(i1)를 제1 하프 브리지(64)의 탭(64T)에 직접 연결하는 것도 가능하다. 각 경우에, 인덕터(61) 및 스위칭 회로(62)는 토템 폴 토폴로지(Totem pole topology)를 갖는 부스트 변환기를 형성한다.
하프 브리지(64, 65)의 하이 사이드 스위치(64H, 65H) 및 로우 사이드 스위치(64L, 65L)는 PWM 회로(63)로부터 수신된 각각의 구동 신호(S64H, S65H, S64L, S65L)에 따라 스위치 온(switched on) 및 스위치 오프(switched off) 된다. 제1 및 제2 하프 브리지(64, 65)의 스위치(64H, 65H, 64L, 65L)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor: 금속 산화물 반도체 전계 효과 트랜지스터), IGBT(Insulated Gate Bipolar Transistor: 절연 게이트 양극성 트랜지스터), HEMT(High Electron-Mobility Transistor: 고전자 이동도 트랜지스터) 등과 같은 종래의 전자 스위칭 소자를 포함할 수 있다. 또한, 프리휠링 소자(free-wheeling element)(도 9에서 다이오드로 표시됨)가 각 스위칭 소자와 병렬로 연결될 수 있다. 예를 들어, 전자 스위치가 MOSFET을 포함하는 경우, 대응하는 프리휠링 소자는 MOSFET의 통합 바디 다이오드에 의해 구현될 수 있다. 그러나 이는 예시일 뿐이다. 각각의 스위칭 소자 이외에 개별 요소로서 각각의 프리휠링 소자를 구현하는 것도 가능하다.
다른 유형의 전자 스위치는 제1 하프 브리지(64)의 하이 사이드 스위치(64H)와 로우 사이드 스위치(64L) 및 제2 하프 브리지(65)의 하이 사이드 스위치(65H)와 로우 사이드 스위치(65L)를 구현하는 데 사용될 수 있다. 일례에 따르면, 제1 하프 브리지의 스위치(64H, 64L)는 낮은 스위칭 손실을 갖도록 최적화되고, 제2 하프 브리지(65)의 스위치(65H, 65L)는 낮은 전도 손실을 갖도록 최적화될 수 있다.
제2 하프 브리지의 각각의 스위치(65L, 65H)는 각각의 다이오드로 대체될 수 있으며, 이 다이오드는 도 16에 도시된 프리휠링 다이오드와 동일한 방식으로 연결된다는 점에 유의해야 한다.
도 17a 및 17b는 스위칭 회로(62)를 작동시키는 한 방법을 예시하는 신호 다이어그램을 도시한다. 보다 구체적으로, 도 17a 및 17b 각각은 제1 및 제2 하프 브리지(64, 65)의 스위치(64H, 64L, 65H, 65L)에 의해 수신된 구동 신호(S64H, S64L, S65H, S65L), 스위치 노드 전압(Uti) 및 입력 전류(Ii)의 신호 다이어그램을 도시한다. 도 17a는 입력 전압(Ui)이 양수일 때 구동 신호(S64H, S64L, S65H, S65L), 스위치 노드 전압(Uti) 및 입력 전류(Ii)를 도시하고, 도 17b는 입력 전압(Ui)이 음수일 때 구동 신호(S64H, S64L, S65H, S65L), 스위치 노드 전압(Uti) 및 입력 전류(Ii)를 도시한다. 각각의 구동 신호(S64H, S64L, S65H, S65L)는 각각의 스위치(64H, 64L, 65H, 65L)를 스위치 온 하는 온-레벨(on-level) 또는 각각의 스위치(64H, 64L, 65H, 65L)를 스위치 오프 하는 오프-레벨(off-level)을 갖는다. 도 10a 및 도 10b에 따른 신호 다이어그램에서 단지 설명의 목적을 위해, 높은 신호 레벨(상위 신호 레벨)은 온-레벨을 나타내고 낮은 신호 레벨은 오프-레벨을 나타낸다.
도 17a를 참조하면, PWM 회로(63)는, 입력 전압(Ui)이 양수인 시간 구간 동안 PWM 회로(63)가 제2 하프 브리지(65)의 로우 사이드 스위치(65L)를 스위치 온 하고 제2 하프 브리지(65)의 하이 사이드 스위치(65H)를 스위치 오프 하도록 스위칭 회로(62)의 작동을 제어하도록 구성된다. 또한, 도 17b를 참조하면, 입력 전압(Ui)이 음수인 시간 구간 동안 PWM 회로(63)는 하이 사이드 스위치(65H)를 스위치 온하고 로우 사이드 스위치(65L)를 스위치 오프한다. 입력 전압(Ui)의 주파수는 본질적으로 공급 전압(Ua, Ub, Uc)의 주파수와 동일하므로 제2 하프 브리지(65)의 스위치(65H, 65L)의 스위칭 주파수는 본질적으로, 예컨대 50Hz 또는 60Hz인, 공급 전압(Ua, Ub, Uc)의 주파수와 동일하다.
일례에 따르면, 듀티 사이클 신호(di)는 양수 또는 음수일 수 있으며, 여기서, 듀티 사이클 신호(di)의 2개의 상이한 부호 중 하나는 입력 전압(Ui)이 양수임을 나타내고 2개의 부호 중 다른 하나는 입력 전압(Ui)이 음수임을 나타낸다. 이 예에서, PWM 회로(63)는 듀티 사이클 신호(di)의 부호에 따라 제2 하프 브리지(65)의 하이 사이드 스위치(65H) 및 로우 사이드 스위치(65L)의 작동을 제어한다.
또한, PWM 회로(63)는 인덕터(61)를 통과하는 전류인 입력 전류(Ii)를 제어하기 위해 PWM 방식으로 제1 하프 브리지(64)의 하이 사이드 스위치(64H)와 로우 사이드 스위치(64L)를 동작시킨다. 제1 하프 브리지(64)의 스위치(64H, 64L)는 공급 전압(Ua, Ub, Uc)의 주파수보다 훨씬 더 높은 스위칭 주파수에서 작동된다. 일례에 따르면, 제1 하프 브리지(64)의 스위칭 주파수(f)는 10kHz보다 높거나 심지어 100kHz보다 높다. 제 1 하프 브리지(64)는 연속적인 구동 사이클에서 작동되며, 각 구동 사이클에는 인덕터(61)가 입력(i1, i2)으로부터 에너지를 수신하는 시간 구간과 인덕터(61)가 에너지를 출력(i3, i4)에 전달하는 시간 구간이 존재한다. 이들 각각의 구동 사이클에서, 하이 사이드 스위치(64H)와 로우 사이드 스위치(64L) 중 하나는 인덕터(61)가 입력(i1, i2)으로부터 에너지를 수신하는 시간 구간을 제어하는 제어 스위치 역할을 하고, 하이 사이드 스위치(64H)와 로우 사이드 스위치(64L) 중 다른 하나는 인덕터(61)로부터 출력(i3, i4)으로 에너지를 전달하는 동기 정류기 역할을 한다.
일례에 따르면, 듀티 사이클 신호(di)의 크기는 제어 스위치가 스위치 온 되는 각각의 구동 사이클의 시간 구간의 지속기간을 정의한다. 일례에 따르면, 듀티 사이클 신호(di)의 크기는 0과 1 사이이다. 예를 들어, 듀티 사이클 신호의 크기가 0.5(50%)이면 제어 스위치는 하나의 구동 사이클의 지속시간의 50% 동안 스위치 온 되고, 동기 정류기 스위치는 구동 사이클의 나머지 시간 구간 동안 스위치 온 된다. 일례에 따르면, PWM 회로(63)는 연속적인 구동 사이클이 동일한 지속시간을 갖도록 제1 하프 브리지(64)를 작동시킨다. 이러한 종류의 작동을 고정 주파수 작동이라고 지칭할 수 있다. 각 구동 사이클의 지속시간(T)은 이 예에서 스위칭 주파수의 역수, 즉, T = 1/f로 주어진다.
제2 하프 브리지(65)에서 교차 전류를 피하기 위해, 로우 사이드 스위치(65L)와 하이 사이드 스위치(65H) 중 하나에 대한 스위치 오프 및 로우 사이드 스위치(65L)와 하이 사이드 스위치(65H) 중 다른 하나에 대한 스위치 온 사이에 데드 타임(dead time)이 존재할 수 있다. 데드 타임 동안, 로우 사이드 스위치(65L) 및 하이 사이드 스위치(65H) 각각은 스위치 오프 되어 전류가 프리휠링 소자 중 하나를 통해 흐를 수 있다. 설명의 편의를 위해 도 17a 및 도 17b에는 데드 타임이 도시되어 있지 않다.
도 16에 따른 전력 변환기(i)에서, 입력 전압(Ui)이 양수일 때, 로우 사이드 스위치(64L)는 제어 스위치로서 기능할 수 있고 하이 사이드 스위치(64H)는 동기 정류기로서 기능할 수 있다. 마찬가지로, 입력 전압(Ui)이 음수일 때, 하이 사이드 스위치(64H)는 제어 스위치로서 기능할 수 있고 로우 사이드 스위치(64L)는 동기 정류기로서 기능할 수 있다. 각각의 경우에, 입력 전류(Ii)의 크기는 각각의 제어 스위치가 스위치 온 되는 시간 구간 동안 증가하고 각각의 동기 정류기가 스위치 온 되는 시간 구간 동안 감소한다.
도 17a 및 도 17b를 참조하면, 스위치 노드 전압(Uti)은 각각의 제어 스위치가 스위치 온 될 때 본질적으로 0이다. 또한, 스위치 노드 전압(Uti)은 동기 정류기가 스위치 온 되고 입력 전압(Ui)이 양수일 때 DC 링크 전압(Udci)과 본질적으로 동일하며, 동기 정류기가 스위치 온 되고 입력 전압(Ui)이 음수일 때 역 DC 링크 전압(-Udci)과 본질적으로 동일하다.
스위치 노드 전압(Uti)을 제어함으로써, 인덕터 전압(Uli) 및, 그로 인하여 입력 전류(Ii)가 제어될 수 있다. 보다 구체적으로, 각 구동 사이클 동안의 입력 전류(Ii)의 평균이 제어될 수 있다. 기본적으로, 주어진 입력 전압(Ui)에서 스위치 노드 전압(Uti)의 크기가 낮을수록 인덕터 전압(Uli)은 높아지고 입력 전류는 높아진다. 일례에 따르면, PWM 회로(63)는 스위칭 회로(62)의 작동을 제어하여, 각각의 구동 사이클에서 동기 정류기가 스위치 온 되는 지속시간이 듀티 사이클 신호의 크기에 비례하도록 한다. 이 예에서 하나의 구동 사이클 동안 스위치 노드 전압(Uti)의 평균 (UtiAVG)은
Figure pat00024
으로 주어지며, 여기서, 전술한 바와 같이, 듀티 사이클은 양수(입력 전압(Ui)의 양의 반파 동안) 또는 음수(입력 전압(Ui)의 음의 반파 동안)일 수 있다.
스위치 노드 전압(Uti)을 조절함으로써 입력 전류(Ii)뿐만 아니라 공통 모드 전압(Unm)도 조절될 수 있다. 이는 제어 회로(4) 및 그 기능과 관련하여 이하에서 더 상세히 설명된다.
도 18은 일례에 따른 제어 회로(4)의 블록도를 도시한다. 이 예에서, 제어 회로(4)는 3개의 제어기, 즉, 제1 제어기(41), 제2 제어기(42) 및 제3 제어기(43)를 포함한다. 제1 제어기(41)는 제1 전력 변환기(1)를 제어하기 위한 제1 듀티 사이클 신호(d1)를 제공하도록 구성되고, 제2 제어기(42)는 제2 전력 변환기(2)의 작동을 제어하기 위한 제2 듀티 사이클 신호(d2)를 제공하도록 구성되고, 제3 제어기(43)는 제3 전력 변환기(3)의 작동을 제어하기 위한 제3 듀티 사이클 신호(d3)를 제공하도록 구성된다. 이들 듀티 사이클 신호(d1, d2, d3) 각각은 위에서 설명된 바와 같이 양수 또는 음수 있다.
도 19는 제어기(41, 42, 43)의 일례를 보다 상세하게 도시하며, 여기서 도 19의 참조 부호 4i는 도 18에 도시된 3개의 제어기(41, 42, 43) 중 임의의 하나를 나타낸다. 도 19를 참조하면, 제어기(4i)는 입력 전류 기준(Ii*)을 제공하도록 구성된 입력 전류 기준 제어기(70)를 포함한다. 입력 전류 기준(Ii*)은 각 전력 변환기(i)의 원하는 입력 전류를 나타낸다. 입력 전류 기준 제어기(70)의 한 예가 도 20에 도시되어 있고 이는 아래에서 설명된다.
도 19를 참조하면, 제어기(4i)는 에러 신호(Ii_err)를 수신하는 에러 필터(72)를 더 포함하고, 여기서 에러 신호는 입력 전류 기준(Ii*)과 입력 전류(Ii) 사이의 차이를 나타낸다. 에러 신호(Ii_err)는 입력 전류 기준(Ii*), 및 입력 전류(Ii)를 나타내는 측정된 입력 전류(Ii')를 수신하는 감산기(71)에 의해 생성될 수 있다. 입력 전류(Ii)는 측정된 입력 전류(Ii')를 얻기 위해 임의의 종류의 전류 측정 장치(도시되지 않음)를 사용하여 통상적인 방식으로 측정될 수 있다. 필터(72)는 비례-적분(PI: proportional-integrative) 특성, 비례-적분-미분(PID: proportional-integrative-derivative), 또는 이와 유사한 것들 중 하나를 가질 수 있다. 필터(72)의 출력 신호(Uli*)는 인덕터 전압 기준을 나타내며, 이는 인덕터(61) 양단의 전압(Uli)의 원하는 전압 레벨이다.
도 19를 참조하면, 스위치 노드 전압 기준(Uti*)은 인덕터 전압 기준(Uli*)을 기반으로 생성된다. 상기를 참조하면, 스위치 노드 전압(Uti)을 적절히 조절함으로써 인덕터 전압(Uli)과 공통 모드 전압(Unm)이 모두 조절될 수 있다. 이를 위해, 도 19에 도시된 예에서 스위치 노드 전압 기준(Uti*)을 계산하는 것은 감산기(73)에 의해 전력 변환기의 원하는 입력 전압(Ui*)에서 인덕터 전압 기준(Uli*)을 감산하는 것을 포함한다. 원하는 입력 전압(Ui*)은 관련 공급 전압(Ux)과 공통 모드 전압 기준(Unm*)의 합으로 주어진다. 공통 모드 전압 기준(Unm*)은 공통 모드 전압(Unm)의 원하는 전압을 나타내며, 이 예에서 공통 신호(Scm)를 형성한다. 공급 전압(Ux)은 측정된 공급 전압(Ux')을 얻기 위해 임의의 종류의 전압 측정 장치(도시되지 않음)를 사용하여 통상적인 방식으로 측정될 수 있다. 감산기(73)는 인덕터 전압 기준(Uli*) 및 공통 모드 전압 기준(Unm*) 이외에 공급 전압(Ux)을 나타내는 측정된 공급 전압(Ux')을 수신한다.
도 18에 따른 제1, 제2 및 제3 제어기(41, 42, 43) 각각은 동일한 공통 모드 전압 기준(Unm*)을 수신한다. 위에서 설명한 전력 변환기(1, 2, 3)의 결합으로 인해 그리고 제1, 제2 및 제3 제어기(41, 42, 43)가 동일한 공통 모드 전압 기준(Unm*)을 수신하는 것으로 인해, 각각의 제어기(41, 42, 43)는 각각의 입력 전류 기준(도 19의 Ii*)에 따라 각각의 입력 전류(I1, I2, I3)을 조절하도록 구성된다. 동시에, 3개의 제어기(41, 42, 43)는 공통 모드 전압 기준(Unm*)에 따라 각각의 스위치 노드 전압 기준(도 19의 Uti*)을 조정함으로써 공통 모드 전압 기준(Unm*)에 따라 공통 모드 전압(Unm)을 조정하도록 구성된다.
공통 모드 전압 기준(Unm*)은, 예를 들어, 공급 전압(Ua, Ub, Uc) 중 하나의 공급 전압 또는 공급 전압(Ua, Ub, Uc) 중 하나의 공급 전압의 주파수 및 위상을 수신하는 신호 발생기(도시되지 않음)에 의해 수학식 4a 또는 수학식 4b에 따라 생성된다.
도 19를 참조하면, 제어기(4i)는 스위치 노드 전압 기준(Uti*)에 기초하여 듀티 사이클 신호(di)를 생성하도록 추가로 구성된다. 스위치 노드 전압 기준(Uti*)은 스위치 노드 전압(Uti)의 원하는 신호 레벨을 나타낸다. 보다 구체적으로, 스위치 노드 전압 기준(Uti*)은 하나의 구동 사이클 동안 평균 스위치 노드 전압(UtiAVG)의 원하는 레벨을 나타낸다. 일례에 따라서, 그리고 수학식 6에 따라, 제어기(4i)는 스위치 노드 전압 기준(Uti*) 및 DC 링크 전압 기준(Udci*)을 수신하고 다음과 같이 스위치 노드 전압 기준(Uti*) 및 DC 링크 전압 기준(Udci*)에 따라 듀티 사이클 신호(di)를 계산하는 제산기(74)를 포함한다.
Figure pat00025
(7a)
제산기(74)는 각각의 구동 사이클의 시작 시 새로운 듀티 사이클 신호(di)를 한 번 출력하도록 구성될 수 있다. 스위치 노드 전압 기준(Uti*) 및 DC 링크 전압 기준(Udci*)에 따라 듀티 사이클 신호(di)를 계산하는 대신 다음과 같이 스위치 노드 전압 기준(Uti*) 및 DC 링크 전압(Udci)에 따라 듀티 사이클 신호(di)를 계산하는 것도 가능하다.
Figure pat00026
(7b)
도 19를 참조하면, 제어기(4i)는 각각의 전력 변환기의 DC 링크 전압 기준(Udci*)에 따라 듀티 사이클 신호(di)를 생성하도록 구성된다. 일례에 따르면, 개별 전력 변환기에서 DC 링크 전압(Udc1, Udc2, Udc3)의 조절을 제어하는 DC 링크 전압 기준(Udc1*, Udc2*, Udc3*)은 동일하므로(즉, Udc1*=Udc2*=Udc3*=Udc*) 3개의 전력 변환기(1, 2, 3)는 공통 DC 링크 전압 기준(Udc*)에 의해 제어되는 동일한 전압 레벨을 갖는 DC 링크 전압(Udc1, Udc2, Udc3)을 생성한다.
도 20은 입력 전류 기준 제어기(70)의 일례를 도시한다. 이 입력 전류 기준 제어기(70)는 (a) 각 전력 변환기의 DC 링크 전압이 공통 DC 링크 전압 기준(Udc*)에 의해 정의되는 전압 레벨을 갖도록 조절되도록 그리고 (b) 입력 전류(Ii)가 관련 공급 전압(Ux)의 파형에 의해 정의되는 전류 파형을 갖도록 입력 전류 기준(Ii*)을 생성하도록 구성된다. 도 20을 참조하면, 입력 전류 기준 제어기(70)는 DC 링크 전압 에러 신호(Udc_err)를 생성한다. 도 20에 도시된 예에서 DC 링크 전압 에러 신호(Udc_err)는 공통 에러 신호이며, 이는 3개의 제어기(41, 42, 43) 각각에 대해 동일하고 다음과 같이 공통 DC 링크 전압 기준(Udc*) 및 3개의 측정된 DC 링크 전압(Udc1', Udc2', Udc3')에 기초하여 계산되고,
Figure pat00027
여기서, 3개의 측정된 DC 링크 전압(Udc1', Udc2', Udc3') 각각은 DC 링크 전압(Udc1, Udc2, Udc3) 중 각 하나를 나타내고 임의의 종류의 전압 측정 장치를 사용하여 각 DC 링크 전압(Udc1, Udc2, Udc3)을 측정하여 얻어질 수 있다. 공통 에러 신호(Udc_err)를 생성하면, 3개의 DC 링크 전압(Udc1, Udc2, Udc3)이 동일한 전압 레벨을 갖는 것이 바람직한 애플리케이션 시나리오에서 3개의 전력 변환기(1, 2, 3)의 (평균) 입력 전력을 밸런싱(balance)하는 데 도움이 된다.
그러나 수학식 8에 따라 에러 신호를 생성하는 것은 예시에 불과하다. 다른 예에 따르면, 각각의 측정된 DC 링크 전압(Udc1', Udc2', Udc3') 및 공통 DC 링크 전압 기준(Udc*) 또는 개별 DC 링크 전압 기준(Udc1*, Udc2*, Udc3*)에 기초하여 3개의 제어기(41, 42, 43) 각각의 입력 전류 기준 제어기(70)에서 개별 에러 신호가 생성된다.
도 20을 참조하면, 필터(76)는 DC 링크 전압 에러 신호(Udc_err)를 수신한다. 필터(76)는 비례-적분(PI: proportional-integrative) 특성, 비례-적분-미분(PID: proportional-integrative-derivative), 또는 이와 유사한 것들 중 하나를 가질 수 있다. 필터의 출력 신호는 각각의 출력 커패시터(i6)로의 원하는 전류(Ici)의 전류 레벨을 나타내는 커패시터 전류 기준(Ici*)을 나타낸다. 인덕터 전류 기준(Ici*)은 DC 링크 전압(Udci)의 전압 레벨이 DC 링크 전압 기준(Udc*)이 나타내는 전압 레벨과 같도록 DC 링크 전압(Udci)을 조절하기 위해 커패시터(i6)로 유입되어야 하는 전류를 나타낸다.
가산기(77)는 측정된 출력 전류(Idci')에 커패시터 전류 기준(Ici*)을 가산한다. 측정된 출력 전류(Idci')는 전력 변환기의 출력 전류(Idci)를 나타내며 임의의 종류의 통상적인 전류 측정 장치(도시되지 않음)를 이용하여 출력 전류(Idci)를 측정함으로써 얻어질 수 있다. 가산기(77)의 출력 신호는 승산기(78)에 의해 DC 링크 전압 기준(Udc*)과 곱해지며, 여기서 승산기(78)의 출력 신호(Poi*)는 전력 변환기(Ii)의 원하는 출력 전력을 나타낸다. 원하는 출력 전력은 DC 전압 기준(Udc*)과 본질적으로 같도록 DC 링크 전압(Udci)을 조절하는 데 필요한 출력 전력이다.
도 20을 참조하면, 제산기(79)는 공급 전압(Ua, Ub, Uc)의 진폭(
Figure pat00028
)의 제곱의 0.5배(1/2배)를 나타내는 신호(1/2·
Figure pat00029
2)로 출력 전력 기준(Poi*)을 나눈다. 제산기(79)의 출력 신호(Gi*)는 전력 변환기(i)의 총 원하는 컨덕턴스(conductance)를 나타내며, 여기서 총 원하는 컨덕턴스(Gi*)는 원하는 입력 전력(Poi*)을 달성하기 위해 전력 변환기(i)에 의해 요구되는 컨덕턴스이다. 총 원하는 컨덕턴스(G*)는 이하에서 컨덕턴스 기준으로도 지칭된다.
도 20을 참조하면, 승산기(80)는 컨덕턴스 기준(Gi*) 및 측정된 공급 전압(Ux')을 수신하고 입력 전류 기준(Ii*)을 출력한다. 이 예에서 입력 전류 기준(Ii*)은 관련 공급 전압(Ux)에 비례하며, 여기서 비례 계수는 컨덕턴스 기준(Gi*)으로 주어져 입력 전류 기준(Ii*)과 관련 공급 전압(Ux) 사이의 위상 편이가 0이다. 그러나 이는 예시에 불과하다. 입력 전류 기준(Ii*)과 공급 전압(Ux) 사이의 위상 편이를 달성하기 위해 측정된 공급 전압(Ux')의 위상 편이된 버전을 승산기(80)에 제공하는 것도 가능하다.
상기를 참조하면, 토템 폴 토폴로지(Totem pole topology)로 전력 변환기(1, 2, 3)를 구현하는 것은 예시일 뿐이다. 전력 변환기(1, 2, 3)를 구현하기 위한 다른 예가 도 21에 도시되어 있다. 도 21에 도시된 전력 변환기(i)는 전력 변환기(1, 2, 3) 중 임의의 하나를 나타낸다. 도 21에 따른 전력 변환기(i)는, 인덕터(61) 및 스위칭 회로(62) 외에, 입력(i1, i2)과 인덕터(61) 사이에 연결되고 입력 전압(Ui) 및 입력 전류(Ii)에 기초하여 정류된 입력 전압(UiRECT) 및 정류된 입력 전류(IiRECT)를 제공하도록 구성된 정류기(67)를 포함한다. 정류된 입력 전압(UiRECT)과 정류된 입력 전류(IiRECT)는 극성이 하나뿐이다. 정류기(67)는 예를 들어 브리지 정류기(bridge rectifier)이다.
도 21에 따른 전력 변환기에서, 스위칭 회로(62)는 출력 노드(i3, i4) 사이에 직렬로 연결된 하이 사이드 스위치(66H) 및 로우 사이드 스위치(66L)를 갖는 단 하나의 하프 브리지(66)를 포함한다. 인덕터(61)는 하프 브리지의 탭(66T)에 연결된다. 이 스위칭 회로(62)에서, 하이 스위치(66H)는 탭(66T)과 제1 출력 노드(i3) 사이에 연결되고 동기 정류기로서 기능한다. 로우 사이드 스위치(66L)는 탭(66T)과 제2 출력 노드(i4) 사이에 연결되고 제어 스위치로서 기능한다. 또한, 인덕터(61) 및 로우 사이드 스위치(66L)를 포함하는 직렬 회로는 정류기로부터 정류된 입력 전압(UiRECT)을 수신한다.
하이 사이드 스위치(66H) 및 로우 사이드 스위치(66L)는 듀티 사이클 신호에 따라 PWM 회로에 의해 제어된다. 이 듀티 사이클 신호는 도 19 및 20에 도시된 유형의 제어기에 의해 생성될 수 있으며, 여기서, 측정된 공급 전압(Ux')은 측정된 공급 전압(Ux')의 크기(|Ux'|)를 나타내는 신호로 대체된다. 또한, Ii'는 측정된 정류 입력 전류로 대체되며 Ii*는 정류된 입력 전류(IiRECT)의 전류 기준을 나타낸다. 이 경우, 듀티 사이클 신호(di)는 항상 양수(또는 0)이다.
단상 전원(4a, 4b, 4c)이 성형 구성(star configuration)으로 연결된 도 5에 도시된 예에서, 공통 모드 신호(Scm)에 의해 조정된 공통 모드 신호는 3상 전원(4)의 기준 노드(n)와 부동 회로 노드(m) 사이의 원하는 공통 모드 전압(Unm)을 나타낸다. 도 22는 3상 전원(4)의 다른 예를 도시한다.
도 22에 도시된 예에서, 전원은 성형 구성(star configuration)으로 연결되고 제1, 제2 및 제3 전력 변환기(1, 2, 3)는 델타 구성(delta configuration)으로 연결된다. 이는, 제1, 제2 및 제3 전력 변환기(1, 2, 3) 각각의 제1 입력 노드(11, 21, 31)가 전력 변환기 중 다른 하나의 제2 입력 노드(12, 22, 32)에 연결되도록 전력 변환기(1, 2, 3)가 서로 결합되는 것을 포함하며, 이 때, 각 경우에 있어, 정확히 하나의 제1 입력 노드가 정확히 하나의 제2 입력 노드에 연결된다. 보다 구체적으로, 도 22에 도시된 예에서, 제1 전력 변환기(1)의 제1 입력 노드(11)는 제3 전력 변환기(3)의 제2 입력 노드(32)에 연결되고, 제2 전력 변환기(2)의 제1 입력 노드(12)는 제1 전력 변환기(1)의 제2 입력 노드(12)에 연결되며, 제3 전력 변환기(3)의 제1 입력 노드(31)는 제2 전력 변환기(2)의 제2 입력 노드(22)에 연결된다.
또한, 각각의 제1 입력 노드(11, 21, 31) 및 이에 연결된 각각의 제2 입력 노드(32, 12, 22)는 3상 전원(4)의 출력 노드(a, b, c) 중 하나에 연결된다. 3상 전원(4)은 도 5를 참조하여 설명된 것과 동일한 방식으로 구현된다. 보다 구체적으로, 도 22에 도시된 예에서, 제1 전력 변환기(1)의 제1 입력 노드(11) 및 제3 전력 변환기(3)의 제2 출력 노드(32) 각각은 전원(4)의 제1 출력 노드(a)에 연결되고, 제2 전력 변환기(2)의 제1 입력 노드(21) 및 제1 전력 변환기(1)의 제2 출력 노드(12) 각각은 전원(4)의 제2 출력 노드(b)에 연결되고, 제3 전력 변환기(3)의 제1 입력 노드(31) 및 제2 전력 변환기(2)의 제2 출력 노드(22) 각각은 전원(4)의 제3 출력 노드(c)에 연결된다.
도 22에 도시된 예에서, 전력 변환기(1, 2, 3) 각각은 공급 전압(Ua, Ub, Uc) 중 2개에 기초한 입력 전압(U1, U2, U3)을 수신한다. 보다 구체적으로, 제1 전력 변환기(1)에 의해 수신된 입력 전압(U1)은 제1 공급 전압(Ua)에서 제2 공급 전압(Ub)을 뺀 값, 즉, U1 = Ua - Ub로 주어지고, 제2 전력 변환기(2)에 의해 수신된 입력 전압(U2)은 제2 공급 전압(Ub)에서 제3 공급 전압(Uc)을 뺀 값, 즉, U2 = Ub - Uc로 주어지며, 제3 전력 변환기(3)에 의해 수신된 입력 전압(U3)은 제3 공급 전압(Uc)에서 제1 공급 전압(Ua)을 뺀 값으로 주어진다. 성형 구성과 비교할 때 입력 전압(U1, U2, U3)은 더 높으며 공급 전압(Ua, Ub, Uc)에만 의존한다.
기본적으로, 도 22에 따른 장치에서, 단상 전원(4a, 4b, 4c)에 의해 제공되는 전류(Ia, Ib, Ic)가 각각의 공급 전압과 위상이 같도록 전력 변환기 장치를 작동시키는 것이 바람직하다. 일례에 따르면, 공급 전압(Ua, Ub, Uc)은 수학식 1a 내지 수학식 1c를 따르므로 공급 전류(Ia, Ib, Ic)는 다음과 같이 주어진다.
Figure pat00030
Figure pat00031
Figure pat00032
도 22에 따른 전력 변환기 장치에서, 각각의 전력 변환기(1, 2, 3)의 각각의 입력 파라미터를 조절하는 것은, 다음의 수학식이 되도록 각각의 입력 전류(I1, I2, I3)가 밸런싱된 3상 시스템에 대해 공급 전류(Ia, Ib, Ic)와 공통 모드 전류(Icm)를 합한 값으로 주어지도록 각각의 입력 전류(I1, I2, I3)를 조절하는 것을 포함한다.
Figure pat00033
Figure pat00034
Figure pat00035
공통 모드 전류(Icm)는 제어 회로(4)에 의해 수신된 공통 모드 신호(Scm)를 통해 조정되며, 여기서 제어 회로(4)는 전력 변환기(1, 2, 3)의 작동을 제어하도록 구성된다. 일례에 따르면, 공통 모드 신호(Scm)는 공통 모드 전류(Icm)가 다음의 수학식과 같이 되는 방식으로 공통 모드 전류(Icm)를 조정하도록 구성되며,
Figure pat00036
여기서,
Figure pat00037
(k는 정수, k≥0),
Figure pat00038
는 아래에서 설명되는 위상 편이,
Figure pat00039
는 공급 전류(Ia, Ib, Ic)의 진폭이다. 진폭(
Figure pat00040
)은 공급 전류(Ia, Ib, Ic) 중 하나를 감지하고 크기의 최대값을 결정하여 얻을 수 있다. 대안적으로, 각각의 공급 전류(Ia, Ib, Ic)를 감지하고, 각각의 공급 전류(Ia, Ib, Ic)의 크기의 최대값을 결정하고, 크기의 최대값들의 평균을 계산하여 진폭(
Figure pat00041
)을 구한다.
따라서, 수학식 11a를 참조하면, 공통 모드 전류(Icm)는 공급 전압 시스템의 전압에 비례하는 전류의 제3, 제9, 제15, 제 21 ... 의 고조파에 의존할 수 있다. 공통 모드 전류는 다음과 같이 나타낼 수도 있다.
Figure pat00042
Figure pat00043
이러한 방식으로 공통 모드 전류를 조정하면 각 전력 변환기(1, 2, 3)의 출력 커패시터(16, 26, 36)의 필요 에너지 저장량(ΔE)이 감소한다. 이는 도 23을 참조하여 설명된다.
도 23 은 공통 모드 전류(Icm)가 다음과 같이 주어질 때,
Figure pat00044
도 22에 도시된 장치의 각 전력 변환기(1, 2, 3)에서의 필요 에너지 저장량(ΔE)을 보여준다.
따라서, 이 예에서, 공통 모드 전류(Icm)는 공급 전압(Ua, Ub, Uc)의 제3 고조파에만 의존한다. 도 23은 스케일링 인자(Mi3)에 따른 필요 에너지 저장량(ΔE)을 도시하고, 여기서 스케일링 인자(Mi3)는 공급 전류(Ia, Ib, Ic)의 진폭에 비한 공통 모드 전류(Icm)의 진폭을 정의하며, 여기서 Mi3=0(0%)은 공통 모드 전압(Unm)이 0이어서 각각의 전력 변환기(1, 2, 3)가 공급 전압(Ua, Ub, Uc) 중 각각 하나를 수신하는 종래의 시나리오를 나타낸다. 또한, M3=1(100%)은 공통 모드 전류(Icm)의 진폭이 공급 전류(Ia, Ib, Ic)의 진폭과 동일한 시나리오를 나타낸다. 또한, 도 23 은 종래의 시나리오(Mi3=0)에서의 필요 에너지 저장량에 비한 필요 에너지 저장량(ΔE)을 도시한다.
도 23에서 볼 수 있듯이, 공통 모드 전류(Icm)의 진폭을 증가시키면 필요 에너지 저장량(ΔE)이 감소한다. 예를 들어, 공통 모드 전류(Icm)의 진폭이 공급 전류(Ia, Ib, Ic)의 진폭과 같을 때 필요 에너지 저장량(ΔE)은 종래의 시나리오(M3=0)에서의 필요 에너지 저장량(ΔE)의 50%에 불과하다.
도 23을 참조하면, 공통 모드 전류(Icm)의 진폭을 증가시키면 입력 전류(I1, I2, I3)의 진폭이 증가할 수 있으며, 여기서 도 23의
Figure pat00045
i는 입력 전류(I1, I2, I3) 중 임의의 하나의 입력 전류(Ii)의 진폭을 나타낸다.
스케일링 인자(Mi3)에 따라 진폭(
Figure pat00046
)을 증가시키는 것은 도 24에도 도시되어 있는데, 도 24는 각각의 입력 전압(Ui)의 한 주기 동안 상이한 스케일링 인자(Mi3)에서 입력 전류(Ii)의 신호 다이어그램을 보여준다. 도 24는 M3=0(0%), M3=0.5(50%) 및 M3=1(100%)에서의 입력 전류(Ii)를 도시하며, 여기서, M3=0은 입력 전류(Ii)가 관련 공급 전류(Ix)와 동일한 종래의 시나리오, 즉, 제1 입력 전류(I1)는 공급 전류(Ia)와 동일하고 제2 입력 전류(I2)는 공급 전류(Ib)와 동일하며 제3 입력 전류(I3)는 공급 전류(Ic)와 동일한 종래의 시나리오를 나타낸다.
도 25는 스케일링 인자(M3)=0, M3=0.5 및 M3=1에서의 맥동 입력 전력(Pin)을 도시한다. 도면에서 볼 수 있듯이, M3=0.5에서 입력 전력이 종래의 시나리오(M3=0)의 입력 전력보다 덜 변동되는 시간 구간이 있어 필요 에너지 저장량(ΔE)이 감소된다. M3=1에서 가변 입력 전력의 진폭은 본질적으로 종래의 경우의 가변 입력 전력의 진폭과 동일하다. 그러나 주파수는 종래의 경우의 주파수의 약 2배이므로 필요 에너지 저장량(ΔE)도 감소한다.
도 22에 따른 장치에서, 전력 변환기는 도 15, 도 16 및 도 21을 참조하여 설명된 예 중 임의의 것에 따라 구현될 수 있다. 일례에 따르면, 전력 변환기(1, 2, 3)는 도 16에 도시된 바와 같이 토템 폴 토폴리지(Totem pole topology)를 갖는다. 제어 회로(4)는 도 18에 도시된 바와 같이 구현될 수 있으며, 여기서 제1, 제2 및 제3 제어기(41, 42, 43)는 성형 구성의 전력 변환기(1, 2, 3)를 제어하는 데 사용될 수 있는 제1, 제2 및 제3 제어기(41, 42, 43)와 (약간) 상이할 수 있다.
도 26은 도 22에 도시된 전력 변환기(1, 2, 3) 각각의 작동을 제어하도록 구성된 제어기(4i)의 일례를 도시한다. 제어기(4i)는 도 19에 도시된 제어기(4i)에 기초하고, 입력 전류 기준 제어기(90), 감산기(91), 필터(92), 감산기(93) 및 제산기(94)를 포함하고, 듀티 사이클 신호(di)를 출력하도록 구성된다. 도 26에 따른 제어기(4i)는 전류 에러 신호(Ii_err)의 계산에서 공통 모드 전류 기준(Icm*)이 고려된다는 점에서 도 19에 따른 제어기(4i)와 상이하다. 공통 모드 전류 기준(Icm*)은 공통 모드 신호(Scm)을 형성하고 입력 전류 기준 제어기(90)에 의해 제공되는 입력 전류 기준(Ii*)에 가산된다. 측정된 입력 전류(Ii')는 공통 모드 전류 기준(Icm*) 및 입력 전류 기준(Ii*)의 합으로부터 감산되어 에러 신호(Ii_err)를 제공한다. 에러 신호(Ii_err)는 필터(90)에 의해 필터링되고, 여기서 필터(92)의 출력 신호는 인덕터 전압 기준(Uli*)을 형성한다. 인덕터 전압 기준(Uli*)은 스위치 노드 전압 기준(Uti*)을 제공하는 감산기(93)에 의해, 측정된 입력 전압(Ui')으로부터 감산된다. 스위치 노드 전압 기준(Uti*) 및 DC 링크 전압 기준(Udci*)에 기초하여, 제산기(94)는 듀티 사이클 신호를 생성한다.
도 26에 따른 입력 전류 기준 제어기(90)는 도 20에 따른 입력 전류 기준 제어기(70)와 동일한 방식으로 구현될 수 있다. 도 27은 도 20에 도시된 예에 따라 구현된 전류 기준 제어기(90)의 일례를 도시한다.
도 27에 따른 감산기(95)는 도 20에 따른 감산기(75)에 대응하고, 필터(96)는 필터(76)에 대응하고, 가산기(97)는 가산기(77)에 대응하고, 승산기(98)는 승산기(78)에 대응하고, 제산기(99)는 제산기(79)에 대응하고, 승산기(100)는 승산기(80)에 대응한다. 도 27에 따른 입력 전류 기준 제어기(90)는 도 20에 따른 입력 전류 기준 제어기(70)와 상이한데, 도 27에 따른 승산기(100)가 원하는 컨덕턴스(Gi*)를 측정된 입력 전압(Ui')과 곱하는 반면 전술된 바와 같이 도 20에 따른 승산기(80)는 원하는 컨덕턴스(Gi*)를 측정된 공급 전압(Ux')과 곱한다는 점에서만 서로 상이하다.
위에 설명된 예에서, 3개의 전력 변환기(1, 2, 3)를 갖는 전력 변환기 장치는 3개의 서로 다른 공급 전압(Ua, Ub, Uc)을 제공하는 3상 전원에 연결된다. 그러나 이는 예시에 불과하다. 다른 예에 따르면, 전력 변환기 장치는 단상 전력 변환기로서 작동한다. 이 예에서, 전원(4)은 하나의 단상 전원만을 포함하므로 각각의 전력 변환기(1, 2, 3)는 동일한 입력 전압을 수신한다.
또한, 위에서 설명한 예를 참조하여 전력 변환기 장치의 정류기 모드가 설명되었으며, 이는 전력이 전원(4)으로부터 수신되어 부하(5)로 전달되는 작동 모드이다. 그러나, 전력 변환기 장치를 정류기 모드로 작동하는 것은 예시일 뿐이다. 전력 변환기 장치가 하나 이상의 배터리를 포함할 수 있는 부하(5)로부터 전력을 수신하고 전력망을 포함할 수 있는 전원(4)으로 전력을 전달하는 작동 모드인 인버터 모드(inverter mode)에서 전력 변환기 장치를 작동시키는 것도 가능하다. 이 경우, 전력 변환기(1, 2, 3)는 부하(5)에서 전원(4)으로의 전력 전송을 용이하게 하는 도 16에 도시된 토템 폴 토폴로지와 같은 토폴로지로 구현된다.
도 28은 인버터 모드에서 도 5에 따른 장치(전원(5) 및 전력 변환기(1, 2, 3)의 성형 구성)의 변환기(1, 2, 3) 각각을 작동시키도록 구성된 제어 회로(4i_inv)의 일례를 도시한다. 도 28에 따른 제어 회로(4i_inv)는 도 19에 따른 제어 회로에 기초한다. 도 28에 따른 제어 회로에서, 도 19에 따른 제어기의 부품과 동일한 부품은 그와 동일한 참조 번호를 가지되 도 28의 참조 번호에는 "_inv"가 추가되었다.
도시된 바와 같이, 도 28에 따른 제어 회로(4i_inv)의 토폴로지는 도 19에 따른 제어 회로(4i)의 토폴로지와 동일하며, 여기서 도 28에 따른 제어 회로(4i_inv)는 인덕터 전압 기준(Uli*)이 감산되는 대신 가산기(73_inv)에 의해, 측정된 입력 전압(Ux') 및 공통 모드 신호(Scm)에 가산된다는 점에서만 도 19에 따른 제어 회로와 상이하다. 입력 전류 기준 제어기(70_inv)는 원하는 입력 전류(Ii*)를 정의한다. 인버터 모드에서 입력 전류는 정류기 모드에서의 방향과 반대 방향으로 흐른다. 이는, 정류기 모드에서와 같이 인덕터 전압 기준(Uli*)을 측정된 입력 전압(Ux') 및 공통 모드 신호(Scm)로부터 감산하는 대신 이를 측정된 입력 전압(Ux') 및 공통 모드 신호(Scm)에 가산함으로써 달성된다.
도 29는 입력 전류 기준 제어기(70_inv)의 일례를 도시한다. 도 29에 따른 입력 전류 기준 제어기(70_inv)는 도 20에 따른 입력 전류 기준 제어기(70)에 기초한다. 도 29에 따른 입력 전류 기준 제어기(70_inv)에서, 도 20에 따른 입력 전류 기준 제어기(70)의 부품과 동일한 부품은 그와 동일한 참조 번호를 가지되 도 29의 참조 번호에는 "_inv"가 추가되었다.
도시된 바와 같이, 도 29에 따른 입력 전류 기준 제어기(70_inv)의 토폴로지는 도 20에 따른 입력 전류 기준 제어기(70)의 토폴로지와 매우 유사하다. 도 29에 따른 입력 전류 기준 제어기(70_inv)는, 가산기(77_inv)가 도 20에 따른 전류 기준 제어기(70) 제어 회로에서 가산기(77)에 의해 수신된 측정된 DC 전류(Idci') 대신에 DC 전류 기준(Idci*)을 수신한다는 점에서만 도 20에 따른 입력 전류 기준 제어기(70)와 상이하다. DC 전류 기준(Idci*)은 부하(5)에서 끌어올 전류를 정의하므로 부하(5)에서 전원(4)으로 전달되는 (평균) 전력을 정의한다.
일례에 따르면, DC 전류 기준(Idci*)은 각각의 출력 노드(i3, i4)에서 부하로부터 각각의 전력 변환기(i)로부터 수신될 전력을 정의하는 전력 기준(Pinvi*), 및 각각의 출력 노드(i3, i4)에서의 측정된 DC 전압(Udci')을 수신하는 제산기(81_inv)에 의해 제공된다. 인버터 모드에서 출력 노드(i3, i4)에서의 DC 전압(Udci)은 예를 들어 배터리를 포함하는 부하(5)에 의해 정의된다. 도 29를 참조하면, 제산기(81_inv)는 전력 기준(Pinvi*)을 측정된 DC 전압(Udci')으로 나누어 DC 전류 기준(Idci*)을 제공한다.
도 29에 따른 입력 전류 기준 제어기(70_inv)는, 부하(5)로부터 수신된 입력 전류(Idci) 외에도, 각 변환기(i)의 회로 노드(i3, i4)에서의 DC 링크 전압(Udci)을 DC 링크 전압 기준(Udc*)에 의해 정의된 바와 같은 전압 레벨로 조절한다. 그러나 이는 예시에 불과하다.
다른 예에 따르면, 정류기 모드에서 변환기(1, 2, 3)의 DC 링크 전압(Udc1, Udc2, Udc3)은 부하에 의해 정의되며, 부하(5)는 변환기(1, 2, 3)의 출력 노드(13, 14, 23, 24, 33, 34)에 연결된 하나 이상의 배터리를 포함할 수 있다. 이 경우, 도 29에 따른 입력 전류 기준 제어기(70_inv)는 감산기(75_inv), 필터(76_inv), 가산기(77_inv), 승산기(78_inv) 및 제산기(81_inv)를 생략하고 제산기(79_inv)에 (Poi* 대신에) 전력 기준(Pinvi*)을 제공함으로써 단순화될 수 있다.
인버터 모드에서, 변환기(1, 2, 3)의 입력 전압(U1, U2, U3)은 정류기 모드와 관련하여 설명된 것과 동일한 방식으로 공통 모드 신호(Scm)(공통 모드 전압(Unm))에 기초하여 조정된다. 따라서, 정류기 모드에서 공통 모드 전압(Unm)을 기반으로 입력 전압(U1, U2, U3)을 조정함으로써 발생하는 위에서 설명한 이점은 그에 따라 인버터 모드에서 변환기(1, 2, 3)를 작동시키는 데도 적용된다.
도 30은, 인버터 모드에서 도 22에 따른 장치(전원(5)의 성형 구성 및 전력 변환기(1, 2, 3)의 델타 구성)의 변환기(1, 2, 3) 각각을 작동시키도록 구성된 제어 회로(4i_inv)의 일례를 도시한다. 도 30에 따른 제어 회로(4i_inv)는 도 26에 따른 제어 회로에 기초한다. 도 30에 따른 제어 회로에서, 도 26에 따른 제어기의 부품과 동일한 부품은 그와 동일한 참조 번호를 가지되 도 30의 참조 번호에는 "_inv"가 추가되었다.
도시된 바와 같이, 도 30에 따른 제어 회로(4i_inv)의 토폴로지는 도 26에 따른 제어 회로(4i)의 토폴로지와 동일하며, 여기서 도 30에 따른 제어 회로(4i_inv)는 인덕터 전압 기준(Uli*)이 감산되는 대신 가산기(93_inv)에 의해, 측정된 입력 전압(Ux') 및 공통 모드 신호(Scm)에 가산된다는 점에서만 도 26에 따른 제어 회로와 상이하다. 입력 전류 기준 제어기(90_inv)는 원하는 입력 전류(Ii*)를 정의한다. 인버터 모드에서 입력 전류는 정류기 모드에서의 방향과 반대 방향으로 흐른다. 이는, 정류기 모드에서와 같이 인덕터 전압 기준(Uli*)을 측정된 입력 전압(Ux') 및 공통 모드 신호(Scm)로부터 감산하는 대신 이를 측정된 입력 전압(Ux') 및 공통 모드 신호(Scm)에 가산함으로써 달성된다.
도 31은 입력 전류 기준 제어기(90_inv)의 일례를 도시한다. 도 31에 따른 입력 전류 기준 제어기(90_inv)는 도 27에 따른 입력 전류 기준 제어기(90)에 기초한다. 도 31에 따른 입력 전류 기준 제어기(90_inv)에서, 도 27에 따른 입력 전류 기준 제어기(90)의 부품과 동일한 부품은 그와 동일한 참조 번호를 가지되 도 31의 참조 번호에는 "_inv"가 추가되었다.
도시된 바와 같이, 도 31에 따른 입력 전류 기준 제어기(90_inv)의 토폴로지는 도 27에 따른 입력 전류 기준 제어기(90)의 토폴로지와 매우 유사하다. 도 31에 따른 입력 전류 기준 제어기(90_inv)는, 가산기(97_inv)가 도 27에 따른 전류 기준 제어기(90) 제어 회로에서 가산기(97)에 의해 수신된 측정된 DC 전류(Idci') 대신에 DC 전류 기준(Idci*)을 수신한다는 점에서만 도 27에 따른 입력 전류 기준 제어기(90) 제어 회로와 상이하다. DC 전류 기준(Idci*)은 부하(5)에서 끌어올 전류를 정의하므로 부하(5)에서 전원(4)으로 전달되는 (평균) 전력을 정의한다.
일례에 따르면, DC 전류 기준(Idci*)은 각각의 출력 노드(i3, i4)에서 부하로부터 각각의 전력 변환기(i)로부터 수신될 전력을 정의하는 전력 기준(Pinvi*), 및 각각의 출력 노드(i3, i4)에서의 측정된 DC 전압(Udci')을 수신하는 제산기(101_inv)에 의해 제공된다. 인버터 모드에서 출력 노드(i3, i4)에서의 DC 전압(Udci)은 예를 들어 배터리를 포함하는 부하(5)에 의해 정의된다. 도 31을 참조하면, 제산기(101_inv)는 전력 기준(Pinvi*)을 측정된 DC 전압(Udci')으로 나누어 DC 전류 기준(Idci*)을 제공한다.
도31에 따른 입력 전류 기준 제어기(90_inv)는, 부하(5)로부터 수신된 입력 전류(Idci) 외에도, 각 변환기(i)의 회로 노드(i3, i4)에서의 DC 링크 전압(Udci)을 DC 링크 전압 기준(Udc*)에 의해 정의된 바와 같은 전압 레벨로 조절한다. 그러나 이는 예시에 불과하다.
다른 예에 따르면, 정류기 모드에서 변환기(1, 2, 3)의 DC 링크 전압(Udc1, Udc2, Udc3)은 부하에 의해 정의되며, 부하(5)는 변환기(1, 2, 3)의 출력 노드(13, 14, 23, 24, 33, 34)에 연결된 하나 이상의 배터리를 포함할 수 있다. 이 경우, 도 31에 따른 입력 전류 기준 제어기(90_inv)는 감산기(95_inv), 필터(96_inv), 가산기(97_inv), 승산기(98_inv) 및 제산기(101_inv)를 생략하고 제산기(99_inv)에 (Poi* 대신에) 전력 기준(Pinvi*)를 제공함으로써 단순화될 수 있다.
인버터 모드에서, 변환기(1, 2, 3)의 입력 전류(I1, I2, I3)는 정류기 모드와 관련하여 설명된 것과 동일한 방식으로 공통 모드 신호(Scm)(공통 모드 전압(Unm))에 기초하여 조정된다. 유일한 차이점은 전류(I1, I2, I3)가 반대 방향으로 흐른다는 점, 즉, 전류가 반대 부호를 갖는다는 점이다. 따라서, 정류기 모드에서 공통 모드 전압(Unm)을 기반으로 입력 전압(U1, U2, U3)을 조정함으로써 발생하는 위에서 설명한 이점은 그에 따라 인버터 모드에서 변환기(1, 2, 3)를 작동시키는 데도 적용된다.
도 31은 3개의 전력 변환기(1, 2, 3)를 갖는 전력 변환기 장치에 연결될 수 있는 부하(5)의 일례를 도시한다. 전력 변환기 장치는 도 5에 도시된 바와 같은 성형 구성 또는 도 22에 도시된 바와 같은 델타 구성으로 연결될 수 있다. 도 31을 참조하면, 부하(5)는 3개의 추가 전력 변환기(51, 52, 53)를 포함할 수 있으며, 여기서 이들 추가 전력 변환기(51, 52, 53) 각각은 전력 변환기(1, 2, 3)의 각각의 출력에 연결되어 추가 전력 변환기(51, 52, 53) 각각은 DC 링크 전압(Udc1, Udc2, Udc3) 중 하나를 수신한다. 일례에 따르면, 추가 전력 변환기(51, 52, 53)는 DC-DC 변환기이고, 여기서 추가 전력 변환기(51, 52, 53)의 출력은 병렬로 연결되고 그 각각이 부하(54)에 연결된다. 일례에 따르면, 부하(54)는 배터리이고 추가 전력 변환기(51, 52, 53)는 전력 변환기(1, 2, 3)로부터 수신된 전력에 기초하여 배터리를 충전하도록 구성된다. 이 예에서, 추가 전력 변환기(51, 52, 53) 각각은 전류원으로 작동할 수 있고, 여기서 추가 전력 변환기(51, 52, 53)의 출력에서의 전압(U54)은 배터리(54)에 의해 주어진다. DC-DC 변환기는 절연된 DC-DC 변환기일 수 있다. 즉, 각각의 DC-DC 변환기는 각각의 DC-DC 변환기의 출력으로부터 입력을 갈바닉 절연하는 변압기를 포함할 수 있다.
위에서 설명한 양태 중 일부는 다음과 같이 번호가 매겨진 예를 통해 요약된다.
예 1. 방법으로서, 3개의 전력 변환기를 서로 결합하는 단계, 상기 3개의 전력 변환기 각각을 3개의 공급 전압을 제공하도록 구성된 3상 전원에 연결하는 단계, 및 공통 모드 신호에 따라 상기 3개의 전력 변환기 각각의 개별 입력 신호를 조절하는 단계를 포함하는, 방법.
예 2. 예 1에 있어서, 상기 공통 모드 신호는 상기 3개의 공급 전압 중 하나의 공급 전압의 주파수에 따른 주파수를 갖고, 상기 공통 모드 신호는 상기 3개의 공급 전압 중 하나의 공급 전압의 위상에 따른 위상을 갖는, 방법.
예 3. 예 1 또는 예 2에 있어서, 상기 3개의 전력 변환기 각각은 제1 입력 노드 및 제2 입력 노드를 포함하고, 상기 3개의 전력 변환기를 결합하는 단계는 상기 3개의 전력 변환기의 상기 제2 입력 노드를 부동 회로 노드에서 서로 연결하는 단계를 포함하고, 상기 3개의 전력 변환기 각각을 상기 3상 전원에 연결하는 단계는 상기 3개의 전력 변환기 각각의 상기 제1 입력 노드를 상기 3상 전원에 연결하는 단계를 포함하고, 상기 입력 신호는 상기 각각의 전력 변환기의 입력 전압인, 방법.
예 4. 예 1 또는 예 2에 있어서, 상기 3개의 전력 변환기 각각은 제1 입력 노드 및 제2 입력 노드를 포함하고, 상기 3개의 전력 변환기를 결합하는 단계는 상기 3개의 전력 변환기 각각의 상기 제1 입력 노드를 상기 3개의 전력 변환기 중 다른 하나의 전력 변환기의 상기 제2 입력 노드에 연결하는 단계를 포함하고, 상기 3개의 전력 변환기 각각을 상기 3상 전원에 연결하는 단계는 상기 3개의 전력 변환기 각각의 상기 제1 입력 노드를 상기 3상 전원에 연결하는 단계를 포함하고, 상기 입력 신호는 상기 각각의 전력 변환기의 입력 전류인, 방법.
예 5. 예 1 내지 예 4 중 어느 하나에 있어서, 상기 공통 모드 신호는 상기 공급 전압 중 제1 공급 전압의 제3 고조파에 따른 신호 부분을 적어도 포함하는, 방법.
예 6. 예 5에 있어서, 상기 신호 부분은 상기 제1 공급 전압의 상기 제3 고조파에 비례하는, 방법.
예 7. 예 6에 있어서, 상기 신호 부분은 상기 제 1 공급 전압의 상기 제3 고조파의 위상 편이된 버전(version)에 비례하는, 방법.
예 8. 예 1 내지 예 7 중 어느 하나에 있어서, 상기 방법은, 상기 3개의 전력 변환기 각각을 부하에 연결하는 단계, 및 전력이 상기 3상 전원에서 상기 부하로 전달되는 정류기 모드에서 상기 전력 변환기 각각을 작동시키는 단계를 더 포함하는, 방법.
예 9. 예 1 내지 예 7 중 어느 하나에 있어서, 상기 방법은, 상기 3개의 전력 변환기 각각을 부하에 연결하는 단계, 및 전력이 상기 부하에서 상기 3상 전원으로 전달되는 인버터 모드(inverter mode)에서 상기 전력 변환기 각각을 작동시키는 단계를 더 포함하는, 방법.
예 10. 예 1 내지 예 9 중 어느 하나에 있어서, 상기 전력 변환기 각각의 출력 전압을 조절하는 단계를 더 포함하는, 방법.
예 11. 예 1 내지 예 10 중 어느 하나에 있어서, 상기 전력 변환기 각각은 인덕터(inductor) 및 적어도 하나의 전자 스위치를 갖는 스위칭 회로를 포함하는, 방법.
예 12. 예 11에 있어서, 상기 인덕터 및 상기 스위칭 회로는 토템 폴 토폴로지(Totem Pole topology)를 형성하는, 방법.
예 13. 예 12에 있어서, 상기 공통 모드 신호에 따라 상기 3개의 전력 변환기 각각의 상기 개별 입력 신호를 조절하는 단계는 상기 공통 모드 신호에 따라 상기 인덕터 양단의 전압을 조절하는 단계를 포함하는, 방법.
예 14. 예 13에 있어서, 상기 인덕터 양단의 상기 전압을 조절하는 단계는 듀티 사이클 신호(duty-cycle signal)에 따른 상기 스위칭 회로의 스위치 모드(switched-mode) 작동을 포함하고, 상기 듀티 사이클 신호는 상기 공통 모드 신호에 의존하도록 생성되는, 방법.
예 15. 제어 회로로서, 상기 제어 회로는 공통 모드 신호에 따라 3개의 전력 변환기 각각의 개별 입력 신호를 조절하도록 구성되고, 상기 3개의 전력 변환기는 서로 결합되고, 상기 3개의 전력 변환기 각각은 3개의 공급 전압을 제공하도록 구성된 3상 전원에 연결되는, 제어 회로.
예 16. 전력 변환기 장치로서, 예 15에 따른 제어 회로, 및 서로 결합되고 3개의 공급 전압을 제공하도록 구성된 3상 전원에 각각 연결되는 상기 3개의 전력 변환기를 포함하는, 전력 변환기 장치.
예 17. 예 16에 있어서, 상기 전력 변환기 각각의 출력에 연결된 부하를 더 포함하는, 전력 변환기 장치.
예 18. 예 17에 있어서, 상기 부하는, 상기 전력 변환기 각각의 출력에 연결된 입력 및 출력을 각각 갖는 3개의 추가 전력 변환기, 및 상기 추가 전력 변환기 각각의 상기 출력에 연결된 배터리를 포함하는, 전력 변환기 장치.
예 19. 예 17에 있어서, 상기 추가 전력 변환기 각각은 DC-DC 변환기인, 전력 변환기 장치.

Claims (15)

  1. 방법으로서,
    3개의 전력 변환기(1, 2, 3)를 서로 결합하는 단계,
    상기 3개의 전력 변환기(1, 2, 3) 각각을 3개의 공급 전압(Ua, Ub, Uc)을 제공하도록 구성된 3상 전원(4)에 연결하는 단계, 및
    공통 모드 신호(Scm)에 따라 상기 3개의 전력 변환기(1, 2, 3) 각각의 개별 입력 신호(V1, V2, V3; I1, I2, I3)를 조절하는 단계를 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 공통 모드 신호는 상기 3개의 공급 전압(Ua, Ub, Uc) 중 하나의 공급 전압의 주파수에 따른 주파수를 갖고,
    상기 공통 모드 신호는 상기 3개의 공급 전압(Ua, Ub, Uc) 중 하나의 공급 전압의 위상에 따른 위상을 갖는,
    방법.
  3. 제1항 또는 제2항에 있어서,
    상기 3개의 전력 변환기(1, 2, 3) 각각은 제1 입력 노드(11, 21, 31) 및 제2 입력 노드(12, 22, 32)를 포함하고,
    상기 3개의 전력 변환기(1, 2, 3)를 결합하는 단계는 상기 3개의 전력 변환기(1, 2, 3)의 상기 제2 입력 노드(12, 22, 32)를 부동 회로 노드(m)에서 서로 연결하는 단계를 포함하고,
    상기 3개의 전력 변환기(1, 2, 3) 각각을 상기 3상 전원(4)에 연결하는 단계는 상기 3개의 전력 변환기(1, 2, 3) 각각의 상기 제1 입력 노드(11, 21, 31)를 상기 3상 전원(4)에 연결하는 단계를 포함하고,
    상기 입력 신호는 상기 각각의 전력 변환기(1, 2, 3)의 입력 전압(V1, V2, V3)인,
    방법.
  4. 제1항 또는 제2항에 있어서,
    상기 3개의 전력 변환기(1, 2, 3) 각각은 제1 입력 노드(11, 21, 31) 및 제2 입력 노드(12, 22, 32)를 포함하고,
    상기 3개의 전력 변환기(1, 2, 3)를 결합하는 단계는 상기 3개의 전력 변환기(1, 2, 3) 각각의 상기 제1 입력 노드(11, 12, 13)를 상기 3개의 전력 변환기(1, 2, 3) 중 다른 하나의 전력 변환기의 상기 제2 입력 노드(12, 22, 32)에 연결하는 단계를 포함하고,
    상기 3개의 전력 변환기(1, 2, 3) 각각을 상기 3상 전원(4)에 연결하는 단계는 상기 3개의 전력 변환기(1, 2, 3) 각각의 상기 제1 입력 노드(11, 21, 31)를 상기 3상 전원(4)에 연결하는 단계를 포함하고,
    상기 입력 신호는 상기 각각의 전력 변환기(1, 2, 3)의 입력 전류(I1, I2, I3)인,
    방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 공통 모드 신호(Scm)는 상기 공급 전압(Ua, Ub, Uc) 중 제1 공급 전압(Ua)의 제3 고조파에 따른 신호 부분을 적어도 포함하는,
    방법.
  6. 제5항에 있어서,
    상기 신호 부분은 상기 제1 공급 전압(Ua)의 상기 제3 고조파에 비례하는,
    방법.
  7. 제6항에 있어서,
    상기 신호 부분은 상기 제 1 공급 전압(Ua)의 상기 제3 고조파의 위상 편이된 버전(version)에 비례하는,
    방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 방법은, 상기 3개의 전력 변환기(1, 2, 3) 각각을 부하(5)에 연결하는 단계, 및
    전력이 상기 3상 전원(4)에서 상기 부하(5)로 전달되는 정류기 모드에서 상기 전력 변환기(1, 2, 3) 각각을 작동시키는 단계를 더 포함하는,
    방법.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 방법은, 상기 3개의 전력 변환기(1, 2, 3) 각각을 부하(5)에 연결하는 단계, 및
    전력이 상기 부하(5)에서 상기 3상 전원(4)으로 전달되는 인버터 모드(inverter mode)에서 상기 전력 변환기(1, 2, 3) 각각을 작동시키는 단계를 더 포함하는,
    방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 전력 변환기(1, 2, 3) 각각은 인덕터(inductor)(61) 및 적어도 하나의 전자 스위치(64L, 64H)를 갖는 스위칭 회로(62)를 포함하는,
    방법.
  11. 제10항에 있어서,
    상기 인덕터(61) 및 상기 스위칭 회로(62)는 토템 폴 토폴로지(Totem Pole topology)를 형성하는,
    방법.
  12. 제11항에 있어서,
    상기 공통 모드 신호(Ucm; Icm)에 따라 상기 3개의 전력 변환기(1, 2, 3) 각각의 상기 개별 입력 신호(V1, V2, V3; I1, I2, I3)를 조절하는 단계는 상기 공통 모드 신호(Scm)에 따라 상기 인덕터(61) 양단의 전압(Uli)을 조절하는 단계를 포함하는,
    방법.
  13. 제12항에 있어서,
    상기 인덕터(61) 양단의 상기 전압(Uli)을 조절하는 단계는 듀티 사이클 신호(duty-cycle signal)(di)에 따른 상기 스위칭 회로(62)의 스위치 모드(switched-mode) 작동을 포함하고,
    상기 듀티 사이클 신호(di)는 상기 공통 모드 신호(Scm)에 의존하도록 생성되는,
    방법.
  14. 제어 회로로서,
    상기 제어 회로는 공통 모드 신호(Ucm; Icm)에 따라 3개의 전력 변환기(1, 2, 3) 각각의 개별 입력 신호(V1, V2, V3; I1, I2, I3)를 조절하도록 구성되고,
    상기 3개의 전력 변환기(1, 2, 3)는 서로 결합되고,
    상기 3개의 전력 변환기(1, 2, 3) 각각은 3개의 공급 전압(Ua, Ub, Uc)을 제공하도록 구성된 3상 전원(4)에 연결되는,
    제어 회로.
  15. 전력 변환기 장치로서,
    제14항에 따른 제어 회로(4), 및
    서로 결합되고, 3개의 공급 전압(Ua, Ub, Uc)을 제공하도록 구성된 3상 전원(4)에 각각 연결되는 상기 3개의 전력 변환기(1, 2, 3)를 포함하는,
    전력 변환기 장치.
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