KR20230022163A - 자기 저항 효과 소자, 반도체 장치 및 전자 기기 - Google Patents

자기 저항 효과 소자, 반도체 장치 및 전자 기기 Download PDF

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KR20230022163A
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에이지 가리야다
요 사토
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

소자 저항(RA)을 억제하고, 비교적 높은 자기 저항비(MR비)를 갖는 자기 저항 효과 소자를 제공한다. 자기 저항 소자는, 자화 고정층의 일면측에 마련된 제1 산화물 절연층과, 제1 산화물 절연층의 자화 고정층측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층과, 자화 자유층의 제1 산화물 절연층측과는 반대측에 마련된 제2 산화물 절연층과, 제2 산화물 절연층의 자화 자유층측과는 반대측에 마련된 금속 캡층을 구비하고, 제2 산화물 절연층의 막 두께가, 제1 산화물 절연층의 막 두께보다도 두껍다.

Description

자기 저항 효과 소자, 반도체 장치 및 전자 기기
본 기술(본 개시에 따른 기술)은, 자기 저항 효과 소자, 반도체 장치 및 전자 기기에 관한 것이다.
반도체 장치로서, MRAM(Magnetic Random Access Memory)이라 호칭되는 불휘발성 반도체 장치가 알려져 있다. 이 MRAM에서는, 메모리 셀의 기억 소자로서, 2개의 자성층의 사이에 얇은 절연막을 마련하여 적층한 MTJ(Magnetic Tunnel Junction: 자기 터널 접합)를 갖는 자기 저항 효과 소자가 사용되고 있다.
자기 저항 효과 소자에 있어서는, 다양한 구조가 제안되어 있다. 예를 들어, 특허문헌 1에는, 자화 방향이 고정인 제1 강자성층과, 자화 방향이 가변인 제2 강자성층의 사이에 제1 비자성층이 마련되고, 또한 제2 강자성층의 제1 비자성층측과는 반대측에 제2 비자성층이 마련된 적층 구조의 자기 저항 효과 소자가 개시되어 있다. 그리고, 제1 강자성층이 고정층으로서 작용하고, 제2 강자성층이 기록층으로서 작용하고, 제1 비자성층이 산소를 포함하는 절연체인 것도 개시되어 있다. 또한, 제1 및 제2 강자성층의 적어도 한쪽이, 3d 전이 금속을 적어도 1종류 포함하는 강자성 재료로 구성되고, 막 두께를 3㎚ 이하로 조정함으로써 제1 비자성층과의 계면에 있어서의 자기 이방성에 의해 자화 방향이 막면에 대하여 수직 방향으로 제어되어 있는 것도 개시되어 있다. 또한, 제2 비자성층이, 제2 강자성층의 자화 방향을 제어하는 제어층으로서 작용하고 있는 것도 개시되어 있다.
일본 특허 공개 제2014-207469호 공보
그런데, 특허문헌 1에 개시된 자기 저항 효과 소자와 같은 구조는 일반적으로 사용되고 있으며, 제1 및 제2 비자성층으로서는 MgO(산화마그네슘)막이 일반적으로 사용되고 있다. 이 구조에 있어서, 통상, 제1 비자성층 및 제2 자성층인 MgO막은, 0.9㎚ 내지 1.1㎚ 정도의 막 두께로 설정된다. 소자 저항(RA)을 8-10(Ω·um2) 정도로 설계하는 경우, 제1 비자성층에서의 MgO막의 막 두께는 0.9㎚ 내지 1㎚ 근방으로 한정된다. 제2 비자성층에서의 MgO막의 막 두께도 성막 시간의 관점에서 동일 막 두께 범위에 있어서 형성되는 것이 일반적이었다.
이와 같은 막 두께의 MgO막으로 이루어지는 제1 및 제2 비자성층을 구비한 자기 저항 효과 소자에 대하여, 비교적 높은 온도, 또한 비교적 오랜 시간의 프로세스를 거치면, 제2 강자성층의 자기 특성이 열화되는 것이 판명되었다. 그리고, 이와 같은 자기 특성의 열화를 억제하고, 강자성층의 수직 자기 이방성을 높이기 위해서는, 제2 비자성층으로서, 보다 두꺼운 MgO막을 사용하는 것이 필수적임을 알게 되었다.
그러나, 제2 비자성층(MgO막)의 막 두께를 두껍게 하면, 저항 면적(소자의 저항 R과 면적 A의 곱: RA(Resistance Area product))가 증가하고, 자기 저항비(MA비)가 낮아진다고 하는 문제가 발생하는 것이 명확해졌다.
본 기술의 목적은, 소자 저항(RA)을 억제하고, 비교적 높은 자기 저항비(MR비)를 갖는 자기 저항 효과 소자, 및 그것을 구비한 반도체 장치 그리고 전자 기기를 제공하는 데 있다.
본 기술의 일 형태에 따른 자기 저항 효과 소자는,
자화 고정층과,
상기 자화 고정층의 일면측에 마련된 제1 산화물 절연층과,
상기 제1 산화물 절연층의 상기 자화 고정층측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층과,
상기 자화 자유층의 상기 제1 산화물 절연층측과는 반대측에 마련된 제2 산화물 절연층과,
상기 제2 산화물 절연층의 상기 자화 자유층측과는 반대측에 마련된 금속 캡층을 구비하고,
상기 제2 산화물 절연층의 막 두께가, 상기 제1 산화물 절연층의 막 두께보다도 두껍다.
본 기술의 다른 형태에 따른 반도체 장치는,
자기 저항 효과 소자와 선택용 트랜지스터가 직렬 접속된 메모리 셀을 구비하고,
상기 자기 저항 효과 소자는,
자화 고정층과,
상기 자화 고정층의 일면측에 마련된 제1 산화물 절연층과,
상기 제1 산화물 절연층의 상기 자화 고정층측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층과,
상기 자화 자유층의 상기 제1 산화물 절연층측과는 반대측에 마련된 제2 산화물 절연층과,
상기 제2 산화물 절연층의 상기 자화 자유층측과는 반대측에 마련된 금속 캡층을 구비하고,
상기 제2 산화물 절연층의 막 두께가, 상기 제1 산화물 절연층의 막 두께보다도 두껍다.
본 기술의 다른 형태에 따른 전자 기기는,
자기 저항 효과 소자를 갖는 반도체 장치를 구비하고,
상기 자기 저항 효과 소자는,
자화 고정층과,
상기 자화 고정층의 일면측에 마련된 제1 산화물 절연층과,
상기 제1 산화물 절연층의 상기 자화 고정층측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층과,
상기 자화 자유층의 상기 제1 산화물 절연층측과는 반대측에 마련된 제2 산화물 절연층과,
상기 제2 산화물 절연층의 상기 자화 자유층측과는 반대측에 마련된 금속 캡층을 구비하고,
상기 제2 산화물 절연층의 막 두께가, 상기 제1 산화물 절연층의 막 두께보다도 두껍다.
도 1a는 본 기술의 제1 실시 형태에 따른 자기 저항 효과 소자의 일 구성예를 나타내는 모식적 단면도이다.
도 1b는 본 기술의 제1 실시 형태에 따른 자기 저항 효과 소자의 다층에 있어서, 소자 저항(RA) 및 자기 저항비(MR비)의 제2 비자성층의 막 두께 의존성을 나타내는 특성도이다.
도 2a는 종래의 자기 저항 효과 소자의 일 구성예를 나타내는 모식적 단면도이다.
도 2b는 도 2a의 종래의 자기 저항 효과 소자에 있어서, 소자 저항(RA) 및 자기 저항비(MR비)와 제2 산화물 절연층의 막 두께의 의존성을 나타내는 특성도이다.
도 3은 결정화 저해층의 재료와 자기 저항비(MR비)의 관계를 나타내는 특성도이다.
도 4a는 Mo 막 두께가 0.1㎚인 경우의 자화 자유층의 자화 커브(M-H 루프), 소자 저항(RA) 및 자기 저항비(MR비)의 Mo 삽입 막 두께 의존성, 및 자화 자유층의 유지력(Hc)의 Mo 삽입 막 두께 의존성을 나타내는 특성도이다.
도 4b는 Mo 막 두께가 0.2㎚인 경우의 자화 자유층의 자화 커브(M-H 루프), 소자 저항(RA) 및 자기 저항비(MR비)의 Mo 삽입 막 두께 의존성, 및 자화 자유층의 유지력(Hc)의 Mo 삽입 막 두께 의존성을 나타내는 특성도이다.
도 4c는 Mo 막 두께가 0.3㎚인 경우의 자화 자유층의 자화 커브(M-H 루프), 소자 저항(RA) 및 자기 저항비(MR비)의 Mo 삽입 막 두께 의존성, 및 자화 자유층의 유지력(Hc)의 Mo 삽입 막 두께 의존성을 나타내는 특성도이다.
도 4d는 Mo 막 두께가 0.5㎚인 경우의 자화 자유층의 자화 커브(M-H 루프), 소자 저항(RA) 및 자기 저항비(MR비)의 Mo 삽입 막 두께 의존성, 및 자화 자유층의 유지력(Hc)의 Mo 삽입 막 두께 의존성을 나타내는 특성도이다.
도 4e는 Mo 막 두께가 0.7㎚인 경우의 자화 자유층의 자화 커브(M-H 루프), 소자 저항(RA) 및 자기 저항비(MR비)의 Mo 삽입 막 두께 의존성, 및 자화 자유층의 유지력(Hc)의 Mo 삽입 막 두께 의존성을 나타내는 특성도이다.
도 4f는 Mo 막 두께가 1.0㎚인 경우의 자화 자유층의 자화 커브(M-H 루프), 소자 저항(RA) 및 자기 저항비(MR비)의 Mo 삽입 막 두께 의존성, 및 자화 자유층의 유지력(Hc)의 Mo 삽입 막 두께 의존성을 나타내는 특성도이다.
도 5a는 소자 저항(RA) 및 자기 저항비(MR비)의 Mo 삽입 막 두께 의존성을 나타내는 특성도이다.
도 5b는 자화 자유층의 유지력(Hc)의 Mo 삽입 막 두께 의존성을 나타내는 특성도이다.
도 6은 2nd-MgO막에 Mo를 0.5㎚의 막 두께로 삽입한 구조를 사용한 경우, 1.4㎚보다 막 두께가 더 두꺼운 영역에서 소자 저항(RA)과 자기 저항비(MR비)의 거동을 조사한 결과를 나타내는 특성도이다.
도 7은 Mo 삽입 막 두께에 있어서의 자기 저항비(MR비)와 MgO(x+z)/Mo(y)의 관계를 나타내는 특성도이다.
도 8은 도 7의 관계를 MgO(x+z)/Mo(y) 상한값과 삽입 Mo 막 두께의 관계(@ MR>100％)로 나타내는 특성도이다.
도 9는 Mo 삽입 막의 상하의 2nd-MgO막의 막 두께 비율(z/x)과 자화 자유층(55)의 수직 자기 이방성(Hk)의 관계를 나타내는 특성도이다.
도 10은 본 기술의 제2 실시 형태에 따른 MRAM의 메모리 셀 어레이부의 등가 회로도이다.
도 11은 본 기술의 제2 실시 형태에 따른 MRAM의 메모리 셀의 단면 구조를 나타내는 모식적 단면도이다.
도 12는 도 11의 일부를 확대한 모식적 단면도이다.
도 13은 본 기술의 반도체 장치가 적용된 카메라(전자 기기)의 전체 구성예를 나타내는 약도이다.
이하에 있어서, 도면을 참조하여 본 기술의 실시 형태를 설명한다. 이하의 설명에서 참조하는 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다른 것에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호간에 있어서도 서로의 치수 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다. 또한, 본 명세서 중에 기재된 효과는 어디까지나 예시이지 한정되는 것은 아니며, 또 다른 효과가 있어도 된다.
또한, 이하의 설명에 있어서의 상하 등의 방향의 정의는, 단순히 설명의 편의상의 정의이며, 본 기술의 기술적 사상을 한정하는 것은 아니다. 예를 들어, 대상을 90° 회전해서 관찰하면 상하는 좌우로 변환하여 읽히고, 180° 회전해서 관찰하면 상하는 반전하여 읽히는 것은 물론이다.
(실시 형태 1)
이 제1 실시 형태에서는, 자기 저항 효과 소자에 본 기술을 적용한 예에 대하여 설명한다.
≪자기 저항 효과 소자의 구성≫
우선, 자기 저항 효과 소자의 구성에 대하여, 도 1을 사용하여 설명한다.
도 1에 도시한 바와 같이, 본 기술의 제1 실시 형태에 따른 자기 저항 효과 소자(50)는, 자화 고정층(참조층)(53)과, 이 자화 고정층(53)의 일면측에 마련된 제1 산화물 절연층(제1 비자성층)(54)과, 이 제1 산화물 절연층(54)의 자화 고정층(53)측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층(기록층)(55)과, 이 자화 자유층(55)의 제1 산화물 절연층(54)과는 반대측에 마련된 제2 산화물 절연층(제2 비자성층)(56)과, 이 제2 산화물 절연층(56)의 자화 자유층(55)측과는 반대측에 마련된 금속 캡층(57)을 구비하고 있다. 이 자화 고정층(53), 제1 산화물 절연층(54), 자화 자유층(55) 및 제2 산화물 절연층(56)에 의해 자기 터널 접합(Magnetic Tunnel Junction)이 구성되어 있다. 제2 산화물 절연층(56)의 막 두께는, 제1 산화물 절연층(54)의 막 두께보다도 두껍게 된다.
또한, 도 1에 도시한 바와 같이, 본 기술의 제1 실시 형태에 따른 자기 저항 효과 소자(50)는, 자화 고정층(53)의 제1 산화물 절연층(54)측과는 반대측에 마련된 하부 전극(51)과, 이 하부 전극(51)과 자화 고정층(53)의 사이에 마련된 다층 금속층(52)을 구비하고 있다.
하부 전극(51)은, 예를 들어 Ta(탄탈)막으로 구성되어 있다. 다층 금속층(52)은, 예를 들어 하부 전극(51)측으로부터, Pt(백금)막 및 Co(코발트)막이 순차 적층된 적층막(52a)과, 이 적층막(52a)의 하부 전극(51)측과는 반대측에 순차 적층된 Co(코발트)막(52b), Ir(이리듐)막(52c), Co(코발트)막(52d) 및 Mo(몰리브덴)막(52e)을 갖는다.
자화 고정층(53) 및 자화 자유층(55)은, 예를 들어 CoFeB막으로 구성되어 있다. 제1 산화물 절연층(54)은, 예를 들어 MgO막으로 구성되어 있다.
제2 산화물 절연층(56)은, 자화 자유층(55)의 제1 산화물 절연층(54)측과는 반대측에 이 순으로 순차 적층된 하측 산화물 절연층(56a), 결정화 저해층(56b) 및 상측 산화물 절연층(56c)을 포함하고 있다. 즉, 제2 산화물 절연층(56)은, 하측 산화물 절연층(56a)과 상측 산화물 절연층(56c)의 사이에 결정화 저해층(56b)이 삽입된 다층 구조로 되어 있다. 제2 산화물 절연층(56), 즉 하측 산화물 절연층(56a) 및 상측 산화물 절연층(56c)은, 예를 들어 MgO막으로 구성되어 있다. 결정화 저해층(56b)은, Ta(탄탈)막, Ir막, Cr막, Mo막, CoFeB30막, Mg(마그네슘)막 중 어느 막으로 구성되어 있으며, 이 제1 실시 형태에서는 예를 들어 Mo막으로 구성되어 있다. 그리고, 상측 산화물 절연층(56c)의 막 두께가 하측 산화물 절연층(56a)의 막 두께보다도 두껍게 되어 있다. 금속 캡층(57)은, 제2 산화물 절연층(56)측으로부터 Ta막, Ru막 및 MgO막이 이 순으로 순차 적층된 다층막으로 구성되어 있다.
≪제1 실시 형태의 효과≫
다음으로, 이 제1 실시 형태의 주된 효과에 대하여, 종래의 자기 저항 효과 소자와 비교하면서 설명한다.
도 1b는, 제1 실시 형태에 따른 자기 저항 효과 소자(50)에 있어서, 소자 저항(RA) 및 자기 저항비(MR비)와 제2 산화물 절연층(56)의 하측 및 상측 산화물 절연층(56a, 56c)에 있어서의 MgO막의 막 두께의 의존성을 나타내는 특성도이다.
한편, 도 2a는, 종래의 자기 저항 효과 소자의 일 구성예를 나타내는 모식적 단면도이다. 그리고, 도 2b는, 도 2a의 종래의 자기 저항 효과 소자(150)에 있어서, 소자 저항(RA) 및 자기 저항비(MR비)와 제2 산화물 절연층(156)의 막 두께의 의존성을 나타내는 특성도이다.
도 2a에 도시한 바와 같이, 종래의 자기 저항 효과 소자(150)는, 하부 전극(151)과, 이 하부 전극(151) 위에 이 순으로 순차 적층된 다층 금속층(152), 자화 고정층(참조층)(153), 제1 산화물 절연층(154), 자화 자유층(기록층)(155), 제2 산화물 절연층(156) 및 금속 캡층(157)을 구비하고 있다. 그리고, 제2 산화물 절연층(156) 이외에는 본 기술의 자기 저항 효과 소자(50)와 마찬가지의 재료로 구성되어 있다. 즉, 하부 전극(151)은, Ta막으로 구성되어 있다. 다층 금속층(152)은, 하부 전극(51)측으로부터, Pt막 및 Co막이 순차 적층된 적층막(152a)과, 이 적층막(152a)의 하부 전극(151)측과는 반대측에 순차 적층된 Co막(152b), Ir막(152c), Co막(152d) 및 Mo막(152e)을 갖는다. 자화 고정층(153) 및 자화 자유층(155)은, CoFeB막으로 구성되어 있다. 제1 산화물 절연층(154) 및 제2 산화물 절연층(156)은, 예를 들어 MgO막으로 구성되어 있다. 금속 캡층(157)은, 다층 비자성층(56)측으로부터 Ta막, Ru막 및 MgO막이 이 순으로 순차 적층된 다층막으로 구성되어 있다.
도 1b에 도시한 본 기술의 자기 저항 효과 소자(50)에 있어서의 소자 저항(RA) 및 자기 저항비(MR비)와 제2 산화물 절연층(56)에서의 MgO막의 막 두께와의 의존성 및 도 2b에 도시한 종래의 자기 저항 효과 소자(150)에 있어서의 소자 저항(RA) 및 자기 저항비(MR비)와 제2 산화물 절연층(156)에서의 MgO막의 막 두께와의 의존성은, 웨이퍼 프로세스에 있어서의 열처리를 동일 조건에서 실시하여 측정하였다.
도 2b로부터 명백한 바와 같이, 종래의 자기 저항 효과 소자(150)에서는, 비교적 고온, 장시간의 웨이퍼 프로세스에 견디기 위해서, 제2 산화물 절연층(2nd-MgO막)(156)의 막 두께를 1.2㎚보다 더 두껍게 설정하면, 자기 저항 효과 소자(150)의 소자 저항(RA)이 급격하게 증가됨을 알 수 있었다. 이 거동의 메커니즘의 추정으로서, 제2 산화물 절연층(2nd-MgO막)(156)의 막 두께가 1.2㎚보다 두꺼운 영역에서는 MgO막의 결정화가 급준하게 진행되기 때문에, 소자 저항(RA)도 급격하게 증가되는 것이라고 생각하였다. 따라서, 이 제2 산화물 절연층(156)에서의 2nd-MgO막이 급격한 결정화 과정을 억제할 수 있으면, 2nd-Mg막의 막 두께 증가에 대한 소자 저항(RA)의 증가도 억제할 수 있는 것이라고 생각하였다.
이 결정화를 억제, 저해하는 수단으로서, 2nd-MgO막에 결정 구조가 다른 금속 재료를 삽입한다고 하는 발안에 이르렀다. 여기에서는, MgO(입방정계 NaCl 구조)에 대하여, 체심 입방 구조(Mo, Cr, W)나 면심 입방 구조(Ir) 등의 금속 재료의 삽입을 예의 검토 평가한 결과의 일부를 도 3에 나타낸다. 도 3은, 결정화 저해층(56b)의 재료와 자기 저항비(MR비)의 관계를 나타내는 특성도이다.
여기에서는, 2nd-MgO막에 대한 삽입 재료(첨가 재료)로서, Ta, Ir, Cr, Mo, CoFeB30 및 Mg를 선택하고, 0.5㎚의 막 두께로 삽입하고, 자화 자유층(55)의 수직 자기 이방성을 조사한 결과, 어느 삽입 재료도 자기 저항비(MR비)>100％를 충족함을 확인하였다.
이하의 설명에서는, 2nd-MgO막에 대한 삽입 재료로서, Mo를 선택한 경우에 대하여 설명한다.
<Mo 삽입 막 두께의 규정>
도 4a 내지 도 4f는, 이 제1 실시 형태의 도 1에 도시한 자기 저항 효과 소자(50)에 있어서, 제2 산화물 절연층(56)의 하측 산화물 절연층(56a)과 상측 산화물 절연층(56c)의 사이(2nd-MgO막)에 결정화 저해층(56b)으로서 삽입하는 Mo 막 두께를 0.1㎚ 내지 1㎚의 범위에서 변화시킨 경우의 자화 자유층(55)의 자화 커브(M-H 루프), 소자 저항(RA) 및 자기 저항비(MR비)의 Mo 삽입 막 두께 의존성, 및 자화 자유층(55)의 유지력(Hc)의 Mo 삽입 막 두께 의존성을 나타내는 특성도이다.
도 4a 내지 도 4f에 도시한 바와 같이, Mo의 삽입 막 두께를 0.1㎚ 내지 1㎚의 범위에서 변화시키면, Mo 삽입 막 두께의 증가에 수반하여 유지력(Hc)은 증가하고, 0.5㎚를 피크로 감소로 돌아선다.
도 5a는, 소자 저항(RA) 및 자기 저항비(MR비)의 Mo 삽입 막 두께 의존성을 나타내는 특성도이며, 도 5b는, 자화 자유층의 유지력(Hc)의 Mo 삽입 막 두께 의존성을 나타내는 도면이다.
도 5a에 도시한 바와 같이, 소자 저항(RA)은 Mo 삽입 막 두께의 증가에 수반하여, 서서히 증가하고, 자기 저항비(MR비)는 0.2㎚→0.3㎚의 범위에서 급격하게 증가한 다음, 그 후에는 Mo 막 두께의 증가에 수반하여, 서서히 증가한다. 자기 저항비(MR비)>100％, 자화 자유층(55)의 유지력(Hc)>50(Oe)이라고 하는 범위에서, Mo 삽입 막 두께를 규정하면, Mo 삽입 막 두께의 범위는 0.3㎚ 내지 0.9㎚의 범위가 바람직하다.
상술한 바와 같이, 본 기술의 자기 저항 효과 소자(50)에서는, 비교적 온도가 높은 프로세스에 웨이퍼가 폭로되기 때문에, 2nd-MgO막 두께는 1.4㎚보다 두꺼운 범위로 설정되는 것이 바람직하다.
다음으로, 본 기술의 자기 저항 효과 소자(50)에 있어서, 2nd-MgO막에 Mo를 0.5㎚의 막 두께로 삽입한 구조를 사용한 경우, 1.4㎚보다 막 두께가 더 두꺼운 영역에서 소자 저항(RA)과 자기 저항비(MR비)의 거동을 조사한 결과를 도 6에 나타낸다.
도 6에 도시한 바와 같이, 하측 산화물 절연층(56a) 및 상측 산화물 절연층(56c)의 각각의 2nd-MgO막 두께를 1.5㎚ 내지 2㎚의 범위에서 변화시킨 경우, 소자 저항(RA)은 2nd-MgO막 두께의 증가에 수반하여, 서서히 저하되고, 1.9㎚를 초과하면, 반대로 소자 저항(RA)은 증가하는 경향이 보여진다. 또한 자기 저항비(MR비)는 2nd-MgO막 두께의 증가에 수반하여, 서서히 감소한다. 도 6으로부터 알 수 있는 바와 같이, 2nd-MgO막에 Mo를 0.5㎚의 막 두께로 삽입한 구조를 사용한 경우, 2nd-MgO막 두께가 2㎚로 상당히 두꺼운 영역에 있어서도, 자기 저항비(MR비)>130％를 나타내고 있으며, 비교적 고온의 프로세스에 웨이퍼를 폭로해도, 자화 자유층(55)의 수직 자기 이방성을 유지하면서, 비교적 높은 MR비를 갖는 자기 저항 효과 소자(50)를 제공하는 것이 가능함을 알 수 있다.
<2nd-MgO막에 삽입된 Mo막의 막 두께 비율과 MR의 관계>
도 7은, 2nd-MgO막과 그것에 삽입한 Mo 막 두께와의 관계를, 하측 산화물 절연층(2nd-MgO)(56a)의 막 두께를 X㎚, 결정화 저해층(56b)의 막 두께를 Y㎚, 상측 제2 산화물 절연층(2nd-MgO)(56c)의 막 두께를 Z㎚로 한 경우의, 각각의 Mo 삽입 막 두께에 있어서의 자기 저항비(MR비)와 MgO(x+z)/Mo(y)의 관계를 나타내는 특성도이다.
도 7로부터, 자기 저항비(MR비)>100％를 확보할 수 있는 막 두께 비율은, 삽입하는 Mo 막 두께에 따라 다르다.
Mo 막 두께가 0.3㎚인 경우의 막 두께 비율은,
[MgO(x+z)/Mo(y)]≤ 9.3,
Mo 막 두께가 0.5㎚인 경우의 막 두께 비율은,
[MgO(x+z)/Mo(y)]≤ 8.0,
Mo 막 두께가 0.9㎚인 경우의 막 두께 비율은,
[MgO(x+z)/Mo(y)]≤7.8이 된다.
이 관계를 충족하도록 원하는 2nd-MgO막 두께에 대하여 삽입하는 Mo 막 두께를 설정한다.
도 8은, 도 7의 관계를 MgO(x+z)/Mo(y) 상한값과 삽입 Mo 막 두께의 관계(@ MR>100％)로 나타낸 특성도이다.
이 도 8로부터, 원하는 삽입 Mo 막 두께에 대한 [MgO(x+z)/Mo(y)] 막 두께 비율의 상한을 확인할 수 있다.
또한, 상술한 바와 같이, 2nd-MgO막에 삽입하는 결정화 저해층(56b)의 재료로서는, 단층에서는, Mo, CoFeB30, Ir, Cr, Mg막이 유효적이지만, 복수의 적층 구조로서, 결정화 저해 재료를 삽입하는 구조 Z로서는, 2nd-MgO→MgO/Z/MgO로 하면, 구조 Z는,
Mo/Cr/Mo
Mo/W/Mo
Mo/Ir/Mo
CoFeB/Cr/CoFeB
CoFeB/W/CoFeB
CoFeB/Ir/CoFeB
등, Mo, CoFeB 및 Cr, W, Ir을 조합한 적층 구조를 결정화 저해층으로서 2nd-MgO막에 삽입한 구성이며, 상술과 마찬가지의 효과가 있음은 확인된 바이다.
또한, 2nd-MgO막에 삽입하는 결정화 저해 재료는, 상술한 금속 삽입층 이외에 MgO 이외의 산화물층으로서, TaO, TiO, SiO, AlO 등의 산화물층을 삽입한 구조에 있어서도 마찬가지의 효과가 있음은 확인된 바이다.
또한, 자화 자유층(제2 강자성층)(55)으로서는, CoFeB층에 한정되지 않고, CoFeB와 Mo, W, Ir, CoFe, Co, Fe로부터 선택되는 복수의 재료와의 적층 구조를 갖은 강자성층이어도 마찬가지의 효과가 얻어진다.
또한, 제1 및 제2 산화물 절연층(54, 56)으로서 MgO막을 사용하고 있지만, MgO막은 산화물의 MgO 타깃으로부터 Ar 단독 혹은 Ar과 그 이외의 반응성 가스를 사용하여 성막된 MgO막이나 금속의 Mg 타깃을 사용하여, 반응성 스퍼터법에 의해 생성된 MgO막에 추가하고, Mg막을 형성 후, 산소나 Ar과 산소 혹은 Ar과 산소와 질소 등의 반응성 가스에 의해 후산화된 MgO막을 사용한 경우에 있어서도, 마찬가지의 효과가 얻어지는 것은 확인된 바이다.
<Mo 삽입 막 상하의 2nd-MgO막의 막 두께 비율(z/x)과 수직 자기 이방성(Hk)의 관계>
도 9는, Mo 삽입 막의 상하(상측 산화물 절연층(5c) 및 하측 산화물 절연층(56a))의 2nd-MgO막의 막 두께 비율(z/x)과 자화 자유층(55)의 수직 자기 이방성(Hk)의 관계를 나타내는 특성도이다.
수직 자기 이방성(Hk)>3(kOe)의 관점에서, 2nd-MgO막의 막 두께 비율(z/x)은, 1 이상의 범위가 바람직하다. 따라서, Mo 삽입 막의 상측에 적층된 2nd-MgO막 두께(z)>2nd-MgO막 두께(x)의 관계를 충족하는 2nd-MgO막의 적층 구조가 바람직하다.
이상과 같이, 본 기술의 제1 실시 형태에 의하면, 소자 저항(RA)을 억제하고, 비교적 높은 자기 저항비(MR비)를 갖는 자기 저항 효과 소자(50)를 제공할 수 있다.
(실시 형태 2)
이 제2 실시 형태에서는, 반도체 장치로서의 MRAM에 본 기술을 적용한 일례를 설명한다.
≪MRAM의 구성≫
도 10에 도시한 바와 같이, 본 기술의 제2 실시 형태에 따른 MRAM(1)은, 복수의 메모리 셀 Mc가 행렬형으로 배치된 메모리 셀 어레이부(2)를 갖는다. 메모리 셀 어레이부(2)에는, X 방향으로 연장되는 한 쌍의 소스선(24) 및 데이터선(45)이 소정의 배열 피치로 Y 방향으로 복수개 배치되어 있다. 또한, 메모리 셀 어레이부(2)에는, Y 방향으로 연장되는 워드선 WL이 소정의 배열 피치로 X 방향으로 복수개 배치되어 있다. 메모리 셀 Mc는, 한 쌍의 소스선(24) 및 데이터선(45)과 워드선 WL의 교차부에 배치되어 있다. 메모리 셀 Mc는, 기억 소자로서의 자기 저항 효과 소자(50)와, 이 자기 저항 효과 소자(50)에 직렬 접속된 셀 선택용 트랜지스터(3)를 갖는다. 셀 선택용 트랜지스터(3)는, 예를 들어 MISFET(Metal Insulator Semicnductor Feild Effect Transistor)로 구성되어 있다. 메모리 셀 어레이부(2)는, 상세하게 도시하지 않았지만, 워드 드라이버 회로, X 디코더 회로, Y 디코더 회로 등의 주변 회로가 배치된 주변 회로부에서 주위를 둘러싸고 있다.
도 11에 도시한 바와 같이, MRAM(1)은, 반도체 기체(10)를 주체로 구성되어 있다. 반도체 기체(10)는, 예를 들어 단결정 실리콘으로 이루어지는 p형 반도체 기판으로 구성되어 있다.
반도체 기체(10)의 주면에는, p형의 반도체 영역으로 이루어지는 웰 영역(11)이 마련되어 있다. 또한, 반도체 기체(10)의 주면에는, 소자 형성 영역을 구획하는 소자 분리 영역(12)이 마련되어 있다. 소자 분리 영역(12)은, 이것에 한정되지 않지만, 예를 들어 주지의 STI(Shallow Trench Isolation) 기술에 의해 형성되어 있다. 이 STI 기술에 의한 소자 분리 영역(12)은, 예를 들어 반도체 기체(10)의 주면에 얕은 홈(예를 들어 300[㎚] 정도의 깊이의 홈)을 형성하고, 그 후, 이 얕은 홈의 내부를 포함하는 반도체 기체(10)의 주면 위의 전체면에 예를 들어 산화실리콘막으로 이루어지는 절연막을 CVD(Chemical Vapor Deposition)법으로 형성하고, 그 후, 절연막이 얕은 홈의 내부에 선택적으로 남도록 CMP(화학적 기계 연마: Chemical Mechanical Polishing)법으로 평탄화함으로써 형성된다. 또한, 소자 분리 영역(12)의 다른 형성 방법으로서, 열산화법을 사용한 LOCOS(Local Oxidation of Silicon)법에 의해 형성할 수도 있다.
도 11에 도시한 바와 같이, 반도체 기체(10)의 주면의 소자 형성 영역에는 메모리 셀 Mc의 셀 선택용 트랜지스터(3)가 마련되어 있다. 셀 선택용 트랜지스터(3)는, 반도체 기체(10)의 주면에 마련된 게이트 절연막(13)과, 이 게이트 절연막(13) 위에 마련된 게이트 전극(14)과, 웰 영역(11)의 표층부(상부)에 마련되고, 또한 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 제1 주 전극 영역(15) 및 제2 주 전극 영역(16)을 갖는다. 게이트 절연막(13)은, 예를 들어 반도체 기체(10)의 주면을 산화해서 성막된 산화실리콘막으로 형성되어 있다. 게이트 전극(14)은, 예를 들어 저항값을 저감하는 불순물이 도입된 다결정 실리콘막으로 형성되어 있다. 게이트 전극(14)은, 워드선 WL과 한 쌍으로 형성되고, 워드선 WL의 일부로 구성되어 있다. 한 쌍의 제1 주 전극 영역(15) 및 제2 주 전극 영역(16)은, 게이트 전극(14)의 게이트 길이 방향으로 서로 이격해서 웰 영역(11)의 표층부에 마련되어 있고, 게이트 전극(14)에 대하여 자기 정합으로 형성되어 있다. 한 쌍의 제1 주 전극 영역(15)과 제2 주 전극 영역(16)의 사이에는 채널 형성 영역이 마련되어 있다. 이 채널 형성 영역에는, 게이트 전극에 인가되는 전압에 의해 한 쌍의 제1 주 전극 영역(15)과 제2 주 전극 영역(16)을 전기적으로 연결하는 채널이 형성된다. 한 쌍의 제1 주 전극 영역(15) 및 제2 주 전극 영역(16)은, n형의 반도체 영역으로 구성되어 있다.
도 11에 도시한 바와 같이, 반도체 기체(10)의 주면 위에는, 예를 들어 산화실리콘막으로 이루어지는 층간 절연막(21)이 마련되어 있다. 층간 절연막(21)에는, 층간 절연막(21)의 표면으로부터 셀 선택용 트랜지스터(3)의 한쪽의 제1 주 전극 영역(15)의 표면에 도달하는 접속 구멍(22)이 마련되어 있다. 그리고, 이 접속 구멍(22)의 내부에는 도전 플러그(23)가 매립되어 있다.
층간 절연막(21) 위에는 소스선(24)이 마련되어 있다. 소스선(24)은, 상세히 도시하지 않않지만, Y 방향으로 연장되는 간부와, 이 간부로부터 도전 플러그(23) 위에 돌출되어 도전 플러그(23)와 전기적으로 접속된 지부(24b)를 갖는다. 도 11에서는, 소스선(24)의 지부(24b)가 도시되어 있다.
도 11에 도시한 바와 같이, 층간 절연막(21) 위에는, 소스선(24)을 덮도록 하여 예를 들어 산화실리콘막으로 이루어지는 층간 절연막(25)이 마련되어 있다. 이 층간 절연막(25) 및 층간 절연막(21)에는, 층간 절연막(25)의 표면으로부터 층간 절연막(21)을 통하여 셀 선택용 트랜지스터(3)의 다른 쪽의 제2 주 전극 영역(16)의 표면에 도달하는 접속 구멍(26)이 마련되어 있다. 그리고, 이 접속 구멍(26)의 내부에는 도전 플러그(27)가 매립되어 있다.
도 11에 도시한 바와 같이, 층간 절연막(25) 위에는, 예를 들어 산화실리콘막으로 이루어지는 층간 절연막(44)이 마련되어 있다. 이 층간 절연막(44)에는, 도전 플러그(27)와 대향하는 위치에 메모리 셀 Mc의 자기 저항 효과 소자(50)가 매립되어 있다.
층간 절연막(44) 위에는, 자기 저항 효과 소자(50) 위를 가로지르도록 해서 데이터선(45)이 마련되어 있다. 그리고, 층간 절연막(44) 위에는, 데이터선(45)을 덮도록 해서 예를 들어 산화실리콘막으로 이루어지는 층간 절연막(46)이 마련되어 있다.
또한, 층간 절연막(46) 위에는, 다른 배선이나 다른 층간 절연막이 마련되어 있지만, 도 11에서는 층간 절연막(46)보다도 상층의 배선이나 다른 층간 절연막의 도시를 생략하였다.
도 12에 도시한 바와 같이, 자기 저항 효과 소자(50)는, 층간 절연막(25) 위에 도전 플러그(27)와 대향하여 마련된 하부 전극(51)과, 이 하부 전극(51) 위에 이 순으로 순차 마련된 다층 금속층(52), 자화 고정층(참조층)(53), 제1 산화물 절연층(제1 비자성층)(54), 자화 자유층(기억층)(55), 제2 산화물 절연층(제2 비자성층)(56) 및 금속 캡층(57)을 구비하고 있다. 제2 산화물 절연층(56)은, 자성 자유층(55) 위에 이 순으로 순차 적층된 하측 산화물 절연층(56a), 결정화 저해층(56b) 및 상측 산화물 절연층(56c)을 포함하고 있다. 하부 전극(51)은 도전 플러그(27)와 전기적 및 기계적으로 접속되어 있다. 금속 캡층(57)은, 데이터선(45)과 전기적 및 기계적으로 접속되어 있다.
≪메모리 셀의 기입 및 판독≫
자화 고정층(53)은, 일정한 자화 방향을 갖는 것이며, 자화 자유층(55)의 기록 정보(자화 방향)의 기준이 된다. 자화 고정층(53)은, 정보의 기준이기 때문에, 기입이나 판독에 의해 자화의 방향이 변화되어서는 안되지만, 반드시 특정한 방향으로 고정되어 있을 필요는 없으며, 적어도 자화 자유막보다도 자화가 움직이기 어려우면 된다.
자화 자유층(55)은, 하부 전극(51)과 금속 캡층(57)의 사이에 인가되는 전압에 대하여 자화의 방향이 변화하는 것이며, 자기 저항 효과 소자(50)는, 이 자화의 방향에 의해 정보가 기록된다.
자기 저항 효과 소자(50)는, 자기 터널 접합을 구성하는 2개의 자성층(자화 고정층(53) 및 자화 자유층(55))의 자화 배열이 평행 또는 반평행한 상태를, 각각 「1」또는 「0」으로 한다.
우선, 기입 시에는, 데이터선 및 워드선에 흐르는 전류가 만드는 합성 자장에 의해 자화 자유층(55)의 자화를 반전시킨다. 이때, 워드선 WL의 전류의 방향을 바꿈으로써 자화 고정층(53) 및 자화 자유층(55)의 자화를 서로 평행 또는 반평행하게 제어할 수 있으며, 이에 의해, 정보의 재기입 및 소거가 가능해진다.
판독 시에는, TMR 효과를 이용한다. 즉, 셀 선택용 트랜지스터(3)를 온으로 하여 자기 저항 효과 소자(50)를 흐르는 전류에 의해 발생한 전압 강하를 측정한다. 그 크기로부터 자화 고정층(53) 및 자화 자유층(55)의 자화 배열이 평행(예를 들어 「1」) 또는 반평행(예를 들어 「0」)을 판정한다.
이 제2 실시 형태의 MRAM(1)에 의하면, 상술한 자기 저항 효과 소자(50)를 사용함으로써 데이터의 기입 및 판독을 안정적이며 또한 고속으로 행하는 것을 기대할 수 있다.
또한, 자기 저항 효과 소자(50)는, 하부 전극(51)측을 셀 선택용 트랜지스터(3)와 접속하고, 금속 캡층(57)측을 데이터선(45)과 전기적으로 접속하는 구성으로 해도 된다.
(전자 기기의 구성예)
도 13은, 본 기술을 적용한 전자 기기로서의 카메라(2000)의 구성예를 나타내는 블록도이다.
카메라(2000)는, 렌즈군 등을 포함하는 광학부(2001), 촬상 장치(촬상 디바이스)(2002) 및 카메라 신호 처리 회로인 DSP(Digital Signal Processor) 회로(2003)를 구비한다. 또한, 카메라(2000)는, 프레임 메모리(2004), 표시부(2005), 기록부(2006), 조작부(2007) 및 전원부(2008)도 구비한다. DSP 회로(2003), 프레임 메모리(2004), 표시부(2005), 기록부(2006), 조작부(2007) 및 전원부(2008)는, 버스 라인(2009)을 통해 서로 접속되어 있다.
광학부(2001)는, 피사체로부터의 입사광(상광)을 수용하여 촬상 장치(2002)의 촬상면 위에 결상한다. 촬상 장치(2002)는, 광학부(2001)에 의해 촬상면 위에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다.
표시부(2005)는, 예를 들어 액정 패널이나 유기 EL 패널 등의 패널형 표시 장치를 포함하고, 촬상 장치(2002)로 촬상된 동화상 또는 정지 화상을 표시한다. 기록부(2006)는, 촬상 장치(2002)로 촬상된 동화상 또는 정지 화상을, 하드 디스크나 반도체 메모리로서의 MRAM(1) 등의 기록 매체에 기록한다.
조작부(2007)는, 유저에 의한 조작하에, 카메라(2000)가 갖는 다양한 기능에 대하여 조작 지령을 발한다. 전원부(2008)는, DSP 회로(2003), 프레임 메모리(2004), 표시부(2005), 기록부(2006) 및 조작부(2007)의 동작 전원이 되는 각종 전원을, 이들 공급 대상에 대하여 적절히 공급한다.
상술한 바와 같이, 기록부(2006)의 기록 매체로서, 상술한 MRAM(1) 등을 사용함으로써 양호한 화상의 취득을 기대할 수 있다.
또한, 본 기술은, 이하와 같은 구성으로 해도 된다.
(1)
자화 고정층과,
상기 자화 고정층의 일면측에 마련된 제1 산화물 절연층과,
상기 제1 산화물 절연층의 상기 자화 고정층측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층과,
상기 자화 자유층의 상기 제1 산화물 절연층측과는 반대측에 마련된 제2 산화물 절연층과,
상기 제2 산화물 절연층의 상기 자화 자유층측과는 반대측에 마련된 금속 캡층을 구비하고,
상기 제2 산화물 절연층의 막 두께가, 상기 제1 산화물 절연층의 막 두께보다도 두꺼운, 자기 저항 효과 소자.
(2)
상기 제2 산화물 절연층이 주성분으로서 MgO막으로 구성되고,
상기 MgO막에 금속층 또는 MgO 이외의 산화물층이 삽입되어 있는, 상기 (1)에 기재된 자기 저항 효과 소자.
(3)
상기 금속층이 Ta막, Ir막, Cr막, Mo막, CoFeB막 및 Mg막 중 적어도 어느 것을 포함하는, 상기 (2)에 기재된 자기 저항 효과 소자.
(4)
상기 금속층의 막 두께가 0.3㎚ 내지 0.9㎚의 범위에 있는, 상기 (2)에 기재된 자기 저항 효과 소자.
(5)
상기 MgO막과 금속층의 막 두께비를, 상기 금속층의 막 두께에 따라서, 적절히 선택하는, 상기 (2)에 기재된 자기 저항 효과 소자.
(6)
상기 제2 산화물 절연층은, 상기 금속층의 상측의 막 두께가 상기 금속층의 하측의 막 두께보다도 두꺼운, 상기 (2)에 기재된 자기 저항 효과 소자.
(7)
자기 저항 효과 소자와 선택용 트랜지스터가 직렬 접속된 메모리 셀을 구비하고,
상기 자기 저항 효과 소자는,
자화 고정층과,
상기 자화 고정층의 일면측에 마련된 제1 산화물 절연층과,
상기 제1 산화물 절연층의 상기 자화 고정층측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층과,
상기 자화 자유층의 상기 제1 산화물 절연층측과는 반대측에 마련된 제2 산화물 절연층과,
상기 제2 산화물 절연층의 상기 자화 자유층측과는 반대측에 마련된 금속 캡층을 구비하고,
상기 제2 산화물 절연층의 막 두께가, 상기 제1 산화물 절연층의 막 두께보다도 두꺼운, 반도체 장치.
(8)
상기 제2 산화물 절연층이 주성분으로서 MgO막으로 구성되고, 상기 MgO막에 금속층 또는 MgO 이외의 산화물층이 삽입되어 있는, 상기 (7)에 기재된 반도체 장치.
(9)
상기 금속층이 Ta막, Ir막, Cr막, Mo막, CoFeB막 및 Mg막 중 적어도 어느 것을 포함하는, 상기 (8)에 기재된 반도체 장치.
(10)
상기 금속층의 삽입 막 두께가 0.3㎚ 내지 0.9㎚의 범위에 있는, 상기 (8)에 기재된 반도체 장치.
(11)
상기 MgO막과 금속층의 막 두께비를, 상기 금속층의 막 두께에 따라서, 적절히 선택하는, 상기 (8)에 기재된 반도체 장치.
(12)
상기 제2 산화물 절연층은, 상기 금속층의 상측의 막 두께가 상기 금속층의 하측의 막 두께보다도 두꺼운, 상기 (8)에 기재된 반도체 장치.
(13)
자기 저항 효과 소자를 갖는 반도체 장치를 구비하고,
상기 자기 저항 효과 소자는,
자화 고정층과,
상기 자화 고정층의 일면측에 마련된 제1 산화물 절연층과,
상기 제1 산화물 절연층의 상기 자화 고정층측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층과,
상기 자화 자유층의 상기 제1 산화물 절연층측과는 반대측에 마련된 제2 산화물 절연층과,
상기 제2 산화물 절연층의 상기 자화 자유층측과는 반대측에 마련된 금속 캡층을 구비하고,
상기 제2 산화물 절연층의 막 두께가, 상기 제1 산화물 절연층의 막 두께보다도 두꺼운, 전자 기기.
본 기술의 범위는, 도시되고 기재된 예시적인 실시 형태에 한정되는 것이 아니라, 본 기술이 목적으로 하는 것과 균등한 효과를 제공하는 모든 실시 형태도 포함한다. 또한, 본 기술의 범위는, 청구항에 의해 정해지는 발명의 특징의 조합에 한정되는 것이 아니라, 모든 개시된 각각의 특징 중 특정한 특징의 모든 원하는 조합에 의해 정해질 수 있다.
1: MRAM(반도체 장치)
2: 메모리 셀 어레이부
3: 셀 선택용 트랜지스터
10: 반도체 기체
11: 웰 영역
12: 소자 분리 영역
13: 게이트 절연막
14: 게이트 전극
15: 제1 주 전극 영역
16: 제2 주 전극 영역
21: 층간 절연막
22: 접속 구멍
23: 도전 플러그
24: 소스선
25: 층간 절연막
26: 접속 구멍
27: 도전 플러그
44: 층간 절연막
45: 데이터선
46: 층간 절연막
50: 자기 저항 효과 소자
51: 하부 전극
52: 다층 금속층
53: 자화 고정층
54: 제1 산화물 절연층
55: 자화 자유층
56: 제2 산화물 절연층
56a: 하측 산화물 절연층
56b: 결정화 저해층
56c: 상측 산화물 절연층
57: 금속 캡층
Mc: 메모리 셀
WL: 워드선

Claims (13)

  1. 자화 고정층과,
    상기 자화 고정층의 일면측에 마련된 제1 산화물 절연층과,
    상기 제1 산화물 절연층의 상기 자화 고정층측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층과,
    상기 자화 자유층의 상기 제1 산화물 절연층측과는 반대측에 마련된 제2 산화물 절연층과,
    상기 제2 산화물 절연층의 상기 자화 자유층측과는 반대측에 마련된 금속 캡층을 구비하고,
    상기 제2 산화물 절연층의 막 두께가, 상기 제1 산화물 절연층의 막 두께보다도 두꺼운, 자기 저항 효과 소자.
  2. 제1항에 있어서,
    상기 제2 산화물 절연층이 주성분으로서 MgO막으로 구성되고,
    상기 MgO막에 금속층 또는 MgO 이외의 산화물층이 삽입되어 있는, 자기 저항 효과 소자.
  3. 제2항에 있어서,
    상기 금속층이 Ta막, Ir막, Cr막, Mo막, CoFeB막 및 Mg막 중 적어도 어느 것을 포함하는, 자기 저항 효과 소자.
  4. 제2항에 있어서,
    상기 금속층의 막 두께가 0.3㎚ 내지 0.9㎚의 범위에 있는, 자기 저항 효과 소자.
  5. 제2항에 있어서,
    상기 MgO막과 금속층의 막 두께비를, 상기 금속층의 막 두께에 따라서, 적절히 선택하는, 자기 저항 효과 소자.
  6. 제2항에 있어서,
    상기 제2 산화물 절연층은, 상기 금속층의 상측의 막 두께가 상기 금속층의 하측의 막 두께보다도 두꺼운, 자기 저항 효과 소자.
  7. 자기 저항 효과 소자와 선택용 트랜지스터가 직렬 접속된 메모리 셀을 구비하고,
    상기 자기 저항 효과 소자는,
    자화 고정층과,
    상기 자화 고정층의 일면측에 마련된 제1 산화물 절연층과,
    상기 제1 산화물 절연층의 상기 자화 고정층측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층과,
    상기 자화 자유층의 상기 제1 산화물 절연층측과는 반대측에 마련된 제2 산화물 절연층과,
    상기 제2 산화물 절연층의 상기 자화 자유층측과는 반대측에 마련된 금속 캡층을 구비하고,
    상기 제2 산화물 절연층의 막 두께가, 상기 제1 산화물 절연층의 막 두께보다도 두꺼운, 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 산화물 절연층이 주성분으로서 MgO막으로 구성되고,
    상기 MgO막에 금속층 또는 MgO 이외의 산화물층이 삽입되어 있는, 반도체 장치.
  9. 제8항에 있어서,
    상기 금속층이 Ta막, Ir막, Cr막, Mo막, CoFeB막 및 Mg막 중 적어도 어느 것을 포함하는, 반도체 장치.
  10. 제8항에 있어서,
    상기 금속층의 삽입 막 두께가 0.3㎚ 내지 0.9㎚의 범위에 있는, 반도체 장치.
  11. 제8항에 있어서,
    상기 MgO막과 금속층의 막 두께비를, 상기 금속층의 막 두께에 따라서, 적절히 선택하는, 반도체 장치.
  12. 제8항에 있어서,
    상기 제2 산화물 절연층은, 상기 금속층의 상측의 막 두께가 상기 금속층의 하측의 막 두께보다도 두꺼운, 반도체 장치.
  13. 자기 저항 효과 소자를 갖는 반도체 장치를 구비하고,
    상기 자기 저항 효과 소자는,
    자화 고정층과,
    상기 자화 고정층의 일면측에 마련된 제1 산화물 절연층과,
    상기 제1 산화물 절연층의 상기 자화 고정층측과는 반대측에 마련되고, 또한 수직 자기 이방성을 갖는 자화 자유층과,
    상기 자화 자유층의 상기 제1 산화물 절연층측과는 반대측에 마련된 제2 산화물 절연층과,
    상기 제2 산화물 절연층의 상기 자화 자유층측과는 반대측에 마련된 금속 캡층을 구비하고,
    상기 제2 산화물 절연층의 막 두께가, 상기 제1 산화물 절연층의 막 두께보다도 두꺼운, 전자 기기.
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