KR20230020150A - 표시 장치 및 구동 회로 - Google Patents

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Abstract

본 개시의 실시예들에 따른 표시 장치는 제1 데이터 라인 및 제1 기준 전압 라인과 연결되고 발광 소자 및 구동 트랜지스터를 포함하는 제1 서브 픽셀 및 제2 데이터 라인 및 제2 기준 전압 라인과 연결되고 발광 소자 및 구동 트랜지스터를 포함하는 제2 서브 픽셀을 포함하고, 제1 서브 픽셀의 구동 기간은 제1 기준 전압 라인에 기준 전압이 인가되는 제1 초기화 기간과 제1 기준 전압 라인의 전압이 기준 전압에서 상승하다가 포화되는 제1 트래킹 기간을 포함하고, 제2 서브 픽셀의 구동 기간은 제2 기준 전압 라인에 기준 전압이 인가되는 제2 초기화 기간과 제2 기준 전압 라인의 전압이 기준 전압에서 상승하다가 포화되는 제2 트래킹 기간을 포함하고, 제1 트래킹 기간의 시작 시점이 제2 트래킹 기간의 시작 시점보다 빠르거나, 제1 트래킹 기간의 종료 시점이 제2 트래킹 기간의 종료 시점보다 느릴 수 있다. 이에 따라, 트랜지스터들의 채널 사이즈 편차가 존재하는 서브 픽셀들에 대한 센싱 시간을 단축시킬 수 있는 효과가 있다.

Description

표시 장치 및 구동 회로{DISPLAY DEVICE AND DRIVING CIRCUIT}
본 개시의 실시예들은 표시 장치 및 구동 회로에 관한 것이다.
현재 개발되고 있는 표시 장치 중에는 표시 패널이 스스로 발광하는 자발광 표시장치가 있다. 이러한 자발광 표시장치의 표시 패널은 스스로 발광하기 위하여, 발광 소자와 이를 구동하기 위한 구동 트랜지스터 등으로 구성된 서브 픽셀들을 포함할 수 있다.
자발광 표시 장치의 표시 패널에 배치된 구동 트랜지스터들 및 발광소자들 등의 회로소자들은 각기 고유한 특성치를 갖는다. 예를 들어, 구동 트랜지스터는 문턱전압, 이동도 등의 고유한 특성치를 갖고, 발광소자는 문턱전압 등의 고유한 특성치를 갖는다.
각 서브 픽셀 내 회로소자는 구동 시간에 따라 열화(Degradation)가 진행되어, 고유한 특성치가 변할 수 있다. 각 서브 픽셀마다 구동 시간의 차이가 있을 수 있고, 이로 인해, 서브 픽셀들의 회로소자 간의 특성치 변화 정도가 다를 수 있다. 따라서, 구동 시간이 경과함에 따라 서브 픽셀들의 특성치 편차가 발생하게 되어 서브 픽셀들 간의 휘도 편차가 발생할 수 있다. 이러한 서브 픽셀들 간의 휘도 편차는 표시패널의 휘도 균일도를 저하시키고, 결국에는 화상 품질 저하를 발생시키는 주요 요인이 될 수 있다.
이에, 서브 픽셀들 간의 휘도 편차를 보상해주기 위한 다양한 보상 기술이 개발되었다. 이러한 보상 기술들의 경우, 서브 픽셀들 간의 휘도 편차를 확인하기 위하여, 서브 픽셀들 각각에 포함된 회로 소자에 대한 특성치를 센싱하는 것이 필요하다. 하지만, 서브 픽셀들 각각에 포함된 회로 소자에 대한 특성치를 센싱하기 위해 필요한 센싱 시간이 상당히 긴 것이 현실이다. 이로 인해, 표시 장치의 동작 및 사용 효율성이 저하되는 문제점이 있다.
디스플레이 분야에서는, 표시 패널에서의 서브 픽셀에 대한 센싱 구동 시 소요될 수밖에 없는 긴 센싱 시간과 이로 인한 표시 장치의 동작 및 사용 효율성 저하의 문제점이 있었다. 이에, 본 명세서의 발명자들은 센싱 정확도를 저하시키지 않으면서, 센싱 시간을 단축시킬 수 있는 표시 장치 및 구동 회로를 발명하였다.
또한, 본 명세서의 발명자들은, 표시 패널에서의 서브 픽셀들 간의 센싱 시간 편차가 서브 픽셀들에 포함된 트랜지스터의 사이즈 편차로 인해 발생할 수 있다는 점을 오랜 연구와 실험을 통해 확인하여, 그 결과로서, 서브 픽셀들 간의 센싱 시간 편차를 줄여주면서, 센싱 시간을 단축시킬 수 있는 표시 장치 및 구동 회로를 발명하였다.
본 개시의 실시예들은 트랜지스터들의 채널 사이즈 편차가 존재하는 서브 픽셀들에 대한 센싱 시간을 단축시킬 수 있는 표시 장치 및 구동 회로를 제공할 수 있다.
본 개시의 실시예들은 센싱 시간 편차가 존재하는 서브 픽셀들에 대한 센싱 구동을 동시에 종료하여 보상 효율성을 높여줄 수 있는 표시 장치 및 구동 회로를 제공할 수 있다.
본 개시의 실시예들은 더블 레이트 구동 환경에서도, 적용될 수 있는 센싱 시간 단축 기능을 갖는 표시 장치 및 구동 회로를 제공할 수 있다.
본 개시의 실시예들은, 제1 데이터 라인 및 제2 데이터 라인, 제1 기준 전압 라인 및 제2 기준 전압 라인, 제1 데이터 라인 및 제1 기준 전압 라인과 연결되고, 발광 소자 및 구동 트랜지스터를 포함하는 제1 서브 픽셀, 및 제2 데이터 라인 및 제2 기준 전압 라인과 연결되고, 발광 소자 및 구동 트랜지스터를 포함하는 제2 서브 픽셀을 포함하는 표시 장치를 제공할 수 있다.
제1 서브 픽셀의 구동 기간은, 제1 기준 전압 라인에 기준 전압이 인가되는 제1 초기화 기간과, 제1 기준 전압 라인의 전압이 기준 전압에서 상승을 시작하여 상승하다가 포화되는 제1 트래킹 기간을 포함할 수 있다.
제2 서브 픽셀의 구동 기간은, 제2 기준 전압 라인에 기준 전압이 인가되는 제2 초기화 기간과 제2 기준 전압 라인의 전압이 기준 전압에서 상승을 시작하여 상승하다가 포화되는 제2 트래킹 기간을 포함할 수 있다.
제1 트래킹 기간의 길이는 제2 트래킹 기간의 길이보다 길수 있다.
제1 트래킹 기간의 시작 시점이 제2 트래킹 기간의 시작 시점보다 빠르거나, 제1 트래킹 기간의 종료 시점이 제2 트래킹 기간의 종료 시점보다 느릴 수 있다.
제1 서브 픽셀에 포함된 구동 트랜지스터의 채널 사이즈는 제2 서브 픽셀에 포함된 구동 트랜지스터의 채널 사이즈 이하일 수 있다.
초기화 스플릿 제어에 따르면, 제1 초기화 기간의 시작 시점은 제2 초기화 기간의 시작 시점보다 빠를 수 있다. 제1 초기화 기간의 종료 시점은 제2 초기화 기간의 종료 시점보다 빠를 수 있다.
초기화 스플릿 제어에 따르면, 제1 트래킹 기간의 길이는 제2 트래킹 기간의 길이보다 길수 있다. 제1 트래킹 기간의 시작 시점은 제2 트래킹 기간의 시작 시점보다 빠를 수 있다. 제1 트래킹 기간의 종료 시점은 제2 트래킹 기간의 종료 시점과 동일 수 있다.
다른 초기화 스플릿 제어에 따르면, 제1 초기화 기간의 시작 시점은 제2 초기화 기간의 시작 시점과 동일 수 있다. 제1 초기화 기간의 종료 시점은 제2 초기화 기간의 종료 시점보다 빠를 수 있다.
다른 초기화 스플릿 제어에 따르면, 제1 트래킹 기간의 길이는 제2 트래킹 기간의 길이보다 길수 있다. 제1 트래킹 기간의 시작 시점은 제2 트래킹 기간의 시작 시점보다 빠를 수 있다. 1 트래킹 기간의 종료 시점은 제2 트래킹 기간의 종료 시점과 동일 수 있다.
샘플링 스플릿 제어에 따르면, 제1 트래킹 기간의 길이는 제2 트래킹 기간의 길이보다 길수 있다. 제1 트래킹 기간의 시작 시점은 제2 트래킹 기간의 시작 시점과 동일 수 있다. 제1 트래킹 기간의 종료 시점은 제2 트래킹 기간의 종료 시점보다 느릴 수 있다.
표시 장치는 제1 기준 전압 라인 및 제2 기준 전압 라인 각각의 전압을 측정하기 위해 구성된 측정 회로; 제1 기준 전압 라인 및 기준 전압 인가 노드 간의 연결을 스위칭 하는 제1 전원 스위치, 제1 기준 전압 라인 및 측정 회로 간의 연결을 스위칭 하는 제1 샘플링 스위치, 제2 기준 전압 라인 및 기준 전압 인가 노드 간의 연결을 스위칭 하는 제2 전원 스위치, 및 제2 기준 전압 라인 및 전압 측정 회로 간의 연결을 스위칭 하는 제2 샘플링 스위치를 더 포함할 수 있다.
제1 전원 스위치의 턴-온 시점은 제2 전원 스위치의 턴-온 시점보다 빠르고, 제1 전원 스위치의 턴-오프 시점은 제2 전원 스위치의 턴-오프 시점보다 빠르고, 제1 샘플링 스위치의 턴-온 시점은 제2 샘플링 스위치의 턴-온 시점과 동일할 수 있다.
제1 전원 스위치의 턴-온 시점은 제2 전원 스위치의 턴-온 시점과 동일하고, 제1 전원 스위치의 턴-오프 시점은 제2 전원 스위치의 턴-오프 시점보다 빠르고, 제1 샘플링 스위치의 턴-온 시점은 제2 샘플링 스위치의 턴-온 시점과 동일할 수 있다.
제1 샘플링 스위치의 턴-온 시점은 제2 샘플링 스위치의 턴-온 시점보다 느리고, 제1 전원 스위치의 턴-오프 시점은 제2 전원 스위치의 턴-오프 시점과 동일할 수 있다.
본 개시의 실시예들은 제1 데이터 라인과 전기적으로 연결된 제1 데이터 채널 단자, 제2 데이터 라인과 전기적으로 연결된 제2 데이터 채널 단자, 제1 기준 전압 라인과 전기적으로 연결된 제1 센싱 채널 단자, 제2 기준 전압 라인과 전기적으로 연결된 제2 센싱 채널 단자, 및 제1 데이터 채널 단자로 제1 데이터 신호를 출력하고, 제2 데이터 채널 단자로 제2 데이터 신호를 출력하기 위해 구성된 데이터 신호 공급부를 포함하는 구동 회로를 제공할 수 있다.
제1 센싱 채널 단자의 전압이 기준 전압에서 상승하기 시작하는 시점은 제2 센싱 채널 단자의 전압이 기준 전압에서 상승하기 시작하는 시점보다 빠르거나, 제1 센싱 채널 단자의 전압이 포화되는 시점은 제2 센싱 채널 단자의 전압이 포화되는 시점보다 느릴 수 있다.
구동 회로는 제1 기준 전압 라인 및 제2 기준 전압 라인 각각의 전압을 측정하기 위해 구성된 측정 회로; 제1 기준 전압 라인 및 기준 전압 인가 노드 간의 연결을 스위칭 하는 제1 전원 스위치, 제1 기준 전압 라인 및 측정 회로 간의 연결을 스위칭 하는 제1 샘플링 스위치, 제2 기준 전압 라인 및 기준 전압 인가 노드 간의 연결을 스위칭 하는 제2 전원 스위치, 및 제2 기준 전압 라인 및 전압 측정 회로 간의 연결을 스위칭 하는 제2 샘플링 스위치를 더 포함할 수 있다.
본 개시의 실시예들에 의하면, 센싱 시간을 단축시킬 수 있는 표시 장치 및 구동 회로를 제공할 수 있다.
본 개시의 실시예들에 의하면, 트랜지스터들의 채널 사이즈 편차가 존재하는 서브 픽셀들에 대한 센싱 시간을 단축시킬 수 있는 표시 장치 및 구동 회로를 제공할 수 있다.
본 개시의 실시예들에 의하면, 센싱 시간 편차가 존재하는 서브 픽셀들에 대한 센싱 구동을 동시에 종료하여 보상 효율성을 높여줄 수 있는 표시 장치 및 구동 회로를 제공할 수 있다.
본 개시의 실시예들에 의하면, 본 개시의 실시예들에 의하면, 더블 레이트 구동 환경에서도, 적용될 수 있는 센싱 시간 단축 기능을 갖는 표시 장치 및 구동 회로를 제공할 수 있다.
도 1은 본 개시의 실시예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시예들에 따른 표시 장치의 보상 회로이다.
도 4는 본 개시의 실시예들에 따른 표시 장치의 센싱 구동을 설명하기 위한 다이어그램이다.
도 5는 본 개시의 실시예들에 따른 표시 장치의 4개의 서브 픽셀들과 이와 관련된 신호 배선들을 나타낸다.
도 6은 본 개시의 실시예들에 따른 표시 장치의 제1 구동 방식을 위한 구조를 나타낸다.
도 7은 본 개시의 실시예들에 따른 표시 장치의 제1 구동 방식에 따른 8개의 서브 픽셀들에 대한 센싱 구동 순서를 나타낸다.
도 8은 본 개시의 실시예들에 따른 표시 장치의 제2 구동 방식을 위한 구조를 나타낸다.
도 9는 본 개시의 실시예들에 따른 표시 장치의 제2 구동 방식에 따른 8개의 서브 픽셀들에 대한 센싱 구동 순서를 나타낸다.
도 10a는 본 개시의 실시예들에 따른 표시 장치에서, 4가지 색상들에 대한 각 서브 픽셀에 포함된 구동 트랜지스터의 사이즈를 비교한 그래프들이다.
도 10b는 본 개시의 실시예들에 따른 표시 장치에서, 4가지 색상들에 대한 각 서브 픽셀에 대한 센싱 구동 시 필요한 포화 시간을 비교한 그래프들이다.
도 11은 본 개시의 실시예들에 따른 표시 장치에서, 4가지 색상들에 대한 각 서브 픽셀에 대한 센싱 구동 기간 동안, 기준 전압 라인의 전압 변화를 그래프들이다.
도 12는 본 개시의 실시예들에 따른 표시 장치의 센싱 제어 시스템을 나타낸다.
도 13은 본 개시의 실시예들에 따른 센싱 제어 시스템의 센싱 제어를 설명하기 위한 회로를 나타낸다.
도 14a 및 도 14b는 본 개시의 실시예들에 따른 표시 장치에서, 제1 서브 픽셀에 포함된 구동 트랜지스터 및 제2 서브 픽셀에 포함된 구동 트랜지스터를 나타낸다.
도 15a 및 도 15b는 본 개시의 실시예들에 따른 표시 장치에서, 초기화 스플릿 제어에 기초하여, 제1 서브 픽셀 및 제2 서브 픽셀에 대한 센싱 구동 타이밍 다이어그램을 나타낸다.
도 16a 및 도 16b는 본 개시의 실시예들에 따른 표시 장치에서, 초기화 스플릿 제어에 기초하여, 제1 서브 픽셀 및 제2 서브 픽셀에 대한 다른 센싱 구동 타이밍 다이어그램을 나타낸다.
도 17a 및 도 17b는 본 개시의 실시예들에 따른 표시 장치에서, 샘플링 스플릿 제어에 기초하여, 제1 서브 픽셀 및 제2 서브 픽셀에 대한 센싱 구동 타이밍 다이어그램을 나타낸다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다. 이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)의 디스플레이 구동 시스템은 표시 패널(110) 및 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)은 영상 표시를 위하여 기판(SUB) 상에 배치되는 다수의 서브 픽셀들(SP)을 포함할 수 있다. 예를 들어, 다수의 서브 픽셀들(SP)은 표시 영역(DA)에 배치될 수 있다. 경우에 따라, 비-표시 영역(NDA)에 적어도 하나의 서브 픽셀(SP)이 배치될 수도 있다. 비-표시 영역(NDA)에 배치되는 적어도 하나의 서브 픽셀(SP)은 더미 서브 픽셀이라고도 한다.
표시 패널(110)은 다수의 서브 픽셀들(SP)을 구동하기 위하여, 기판(SUB) 상에 배치되는 다수의 신호 배선들을 포함할 수 있다. 예를 들어, 다수의 신호 배선들은 다수의 데이터 라인들(DL) 및 다수의 게이트 라인들(GL)을 포함할 수 있다. 신호 배선들은 서브 픽셀(SP)의 구조에 따라, 다수의 데이터 라인들(DL) 및 다수의 게이트 라인들(GL)과 다른 신호 배선들을 더 포함할 수도 있다. 예를 들어, 다른 신호 배선들은 구동 전압 라인들 및 기준 전압 라인들 등을 포함할 수 있다.
다수의 데이터 라인들(DL) 및 다수의 게이트 라인들(GL)은 서로 교차할 수 있다. 다수의 데이터 라인들(DL) 각각은 제1 방향으로 연장되면서 배치될 수 있다. 다수의 게이트 라인들(GL) 각각은 제2 방향으로 연장되면서 배치될 수 있다. 여기서, 제1 방향은 칼럼(Column) 방향이고 제2 방향은 로우(Row) 방향일 수 있다. 본 명세서에서, 칼럼(Column) 방향과 로우(Row) 방향은 상대적인 것이다. 예를 들어, 칼럼 방향은 세로 방향이고 로우 방향은 가로 방향일 수 있다. 다른 예를 들어, 칼럼 방향은 가로 방향이고 로우 방향은 세로 방향일 수도 있다.
구동 회로는 다수의 데이터 라인들(DL)을 구동하기 위한 데이터 구동 회로(120) 및 다수의 게이트 라인들(GL)을 구동하기 위한 게이트 구동 회로(130)를 포함할 수 있다. 구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위한 컨트롤러(140)를 더 포함할 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인들(DL)을 구동하기 위한 회로이고, 다수의 데이터 라인들(DL)로 영상 신호에 해당하는 데이터 신호들(데이터 전압들이라고도 함)을 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인들(GL) 구동하기 위한 회로이고, 게이트 신호들을 생성하여 다수의 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다. 컨트롤러(140)는, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 데이터 구동 회로(120)에 공급할 수 있다.
컨트롤러(140)는, 입력 영상 데이터와 함께, 디스플레이 구동 제어 신호들을 외부의 호스트 시스템(150)으로부터 수신할 수 있다. 예를 들어, 디스플레이 구동 제어 신호들은 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호 등을 포함할 수 있다.
컨트롤러(140)는, 호스트 시스템(150)에서 입력된 디스플레이 구동 제어 신호들에 기초하여, 데이터 구동 제어 신호들(DCS) 및 게이트 구동 제어 신호들(GCS)을 생성할 수 있다. 컨트롤러(140)는, 데이터 구동 제어 신호들(DCS)을 데이터 구동 회로(120)에 공급함으로써, 데이터 구동 회로(120)의 구동 동작 및 구동 타이밍을 제어할 수 있다. 컨트롤러(140)는, 게이트 구동 제어 신호들(GCS)을 게이트 구동 회로(130)에 공급함으로써, 게이트 구동 회로(130)의 구동 동작 및 구동 타이밍을 제어할 수 있다.
데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 각 소스 드라이버 집적 회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼 등을 포함할 수 있다. 각 소스 드라이버 집적 회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적 회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판 상에 배치되거나 기판에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 또는 데이터 구동 회로(120)와 함께 통합되어 집적 회로로 구현될 수 있다. 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어 장치일 수 있으며, 또는 타이밍 컨트롤러와 다른 제어 장치일 수도 있으며, 또는 제어 장치 내 회로일 수도 있다. 컨트롤러(140)는, IC(Integrated Circuit), FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄 회로 기판, 연성 인쇄 회로 등에 실장 되고, 인쇄 회로 기판, 연성 인쇄 회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다. 컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS(Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SP(Serial Peripheral Interface) 등을 포함할 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 표시 패널(110)이 자체적으로 발광하는 자체 발광 표시 장치일 수 있다. 본 개시의 실시예들에 따른 표시 장치(100)가 자체 발광 표시 장치인 경우, 다수의 서브 픽셀들(SP) 각각은 발광 소자(ED)를 포함할 수 있다. 예를 들어, 본 개시의 실시예들에 따른 표시 장치(100)는 발광 소자(ED)가 유기 발광 다이오드(OLED: Organic Light Emitting Diode)로 구현된 유기 발광 표시 장치일 수 있다. 다른 예를 들어, 본 개시의 실시예들에 따른 표시 장치(100)는 발광 소자(ED)가 무기물 기반의 발광 다이오드로 구현된 무기 발광 표시 장치일 수 있다. 또 다른 예를 들어, 본 개시의 실시예들에 따른 표시 장치(100)는 발광 소자(ED)가 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 구현된 퀀텀닷 표시 장치일 수 있다.
도 2는 본 개시의 실시예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이다.
도 2를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)에서, 각 서브 픽셀(SP)은, 발광 소자(ED)와, 발광 소자(ED)의 구동을 위해 발광 소자(ED)로 구동 전류를 공급하기 위한 구동 트랜지스터(DRT)와, 데이터 신호(Vdata)를 구동 트랜지스터(DRT)로 전달해주기 위한 스캔 트랜지스터(SCT)와, 일정 기간 동안 전압 유지를 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
스캔 트랜지스터(SCT)는 서브 픽셀(SP)의 구동 상태를 제어하기 위하여, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압 상태를 제어할 수 있다. 각 서브 픽셀(SP)은 서브 픽셀(SP)의 구동 상태를 제어하기 위하여, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 상태를 제어할 수 있는 센스 트랜지스터(SENT)를 더 포함할 수 있다.
도 2에 예시된 서브 픽셀(SP)은, 발광 소자(ED)를 구동하기 위하여, 3개의 트랜지스터(DRT, SCT, SENT)와 1개의 캐패시터(Cst)를 갖기 때문에, 3T(Transistor)1C(Capacitor) 구조를 갖는다고 한다.
발광 소자(ED)는 픽셀 전극(PE) 및 공통 전극(CE)과, 픽셀 전극(PE) 및 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다. 발광 소자(ED)의 픽셀 전극(PE)은 애노드 전극 또는 캐소드 전극일 수 있다. 공통 전극(CE)은 캐소드 전극 또는 애노드 전극일 수 있다. 발광 소자(ED)의 공통 전극(CE)에는 공통 전압에 해당하는 기저 전압(EVSS)이 인가될 수 있다. 여기서, 기저 전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압과 유사한 전압일 수 있다. 예를 들어, 발광 소자(ED)는 유기 발광 다이오드(OLED), 무기물 기반의 발광 다이오드(LED), 퀀텀닷 발광 소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다. 구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드이고, 스캔 트랜지스터(SCT)의 소스 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 또는 드레인 노드이고, 센스 트랜지스터(SENT)의 소스 또는 드레인 노드와 전기적으로 연결될 수 있고, 발광 소자(ED)의 픽셀 전극(PE)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 또는 소스 노드일 수 있고, 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다. 아래에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다.
스캔 트랜지스터(SCT)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 사이에 연결될 수 있다. 스캔 트랜지스터(SCT)는 게이트 라인(GL)의 일종인 다수의 스캔 신호 라인(SCL) 중 대응되는 스캔 신호 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터 라인들(DL) 중 대응되는 데이터 라인(DL) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 게이트 라인(GL)의 한 종류인 스캔 신호 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다.
스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 데이터 신호(Vdata)를 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다. 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되고, 턴-오프 레벨 전압의 스캔 신호(SCAN)에 의해 턴-오프 된다. 여기서, 스캔 트랜지스터(SCT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 스캔 트랜지스터(SCT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.
센스 트랜지스터(SENT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 연결될 수 있다. 센스 트랜지스터(SENT)는 게이트 라인(GL)의 일종인 다수의 센스 신호 라인(SENL) 중 대응되는 센스 신호 라인(SENL)에서 공급되는 센스 신호(SENSE)에 응답하여, 발광 소자(ED)의 픽셀 전극(PE)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 기준 전압 라인(RVL) 중 대응되는 기준 전압 라인(RVL) 간의 연결을 제어할 수 있다.
센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광 소자(ED)의 픽셀 전극(PE)과 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 게이트 노드는 게이트 라인(GL)의 일종인 센스 신호 라인(SENL)과 전기적으로 연결되어 센스 신호(SENSE)를 인가 받을 수 있다.
센스 트랜지스터(SENT)는 턴-온 되어, 기준 전압 라인(RVL)에서 공급된 기준 전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해줄 수 있다. 센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스 신호(SENSE)에 의해 턴-온 되고, 턴-오프 레벨 전압의 센스 신호(SENSE)에 의해 턴-오프 된다. 센스 트랜지스터(SENT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 센스 트랜지스터(SENT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 신호(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지해줄 수 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT) 모두가 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT) 중 적어도 하나는 n 타입 트랜지스터(또는 p 타입 트랜지스터)이고 나머지는 p 타입 트랜지스터(또는 n 타입 트랜지스터)일 수 있다.
스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센스 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센스 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다. 스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)이 서로 다른 게이트 라인(GL)인 경우, 서브 픽셀(SP) 내 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT) 각각의 게이트 노드는 개별적으로 제어될 수 있다. 이때, 서브 픽셀(SP)은 2 스캔 구조를 갖는다고 한다.
이와 다르게, 스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 게이트 노드와 센스 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센스 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다. 스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)이 동일한 게이트 라인(GL)인 경우, 서브 픽셀(SP) 내 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT) 각각의 게이트 노드는 공통으로 제어될 수 있다. 이때, 서브 픽셀(SP)은 1 스캔 구조를 갖는다고 한다.
기준 전압 라인(RVL)은 하나의 서브 픽셀 열마다 배치될 수 있다.
이와 다르게, 기준 전압 라인(RVL)은 둘 이상의 서브 픽셀 열마다 배치될 수도 있다. 기준 전압 라인(RVL)이 둘 이상의 서브 픽셀 열마다 배치되는 경우, 복수의 서브 픽셀(SP)은 하나의 기준 전압 라인(RVL)으로부터 기준 전압(Vref)을 공급받을 수 있다. 예를 들어, 기준 전압 라인(RVL)은 4개의 서브 픽셀 열마다 1개씩 배치될 수 있다. 즉, 하나의 기준 전압 라인(RVL)은 4개의 서브 픽셀 열에 포함된 서브 픽셀들(SP)이 공유할 수 있다.
구동 전압 라인(DVL)은 하나의 서브 픽셀 열마다 배치될 수 있다.
이와 다르게, 구동 전압 라인(DVL)은 둘 이상의 서브 픽셀 열마다 배치될 수도 있다 구동 전압 라인(DVL)이 둘 이상의 서브 픽셀 열마다 배치되는 경우, 복수의 서브 픽셀(SP)은 하나의 구동 전압 라인(DVL)으로부터 구동 전압(EVDD)을 공급받을 수 있다. 예를 들어, 구동 전압 라인(DVL)은 4개의 서브 픽셀 열마다 1개씩 배치될 수 있다. 즉, 하나의 구동 전압 라인(DVL)은 4개의 서브 픽셀 열에 포함된 서브 픽셀들(SP)이 공유할 수 있다.
도 2에 예시된 서브 픽셀(SP)의 3T1C 구조는, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브 픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브 픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
한편, 본 개시의 실시예들에 따른 표시 장치(100)는 상부 발광(Top Emission) 구조를 갖거나, 하부 발광(Bottom Emission) 구조를 가질 수도 있다.
한편, 다수의 서브 픽셀들(SP) 각각에 포함된 발광 소자(ED) 및 구동 트랜지스터(DRT) 등의 회로 소자들은 고유한 특성치를 가질 수 있다. 예를 들어, 각 발광 소자(ED)는 문턱 전압 등의 고유한 특성치를 가질 수 있다. 각 구동 트랜지스터(DRT)는 문턱 전압, 이동도 등의 고유한 특성치를 가질 수 있다.
발광 소자(ED)의 구동 시간이 길어짐에 따라 발광 소자(ED)의 특성치가 변화할 수 있다. 구동 트랜지스터(DRT)의 구동 시간이 길어짐에 따라 구동 트랜지스터(DRT)의 특성치가 변화할 수 있다.
다수의 서브 픽셀들(SP)은 구동 시간이 서로 다를 수 있다. 이에 따라, 다수의 서브 픽셀들(SP) 각각에 포함된 발광 소자(ED)의 특성치 변동량이 서로 다를 수 있다. 따라서, 발광 소자들(ED) 간의 특성치 편차가 발생할 수 있다. 또한, 다수의 서브 픽셀들(SP) 각각에 포함된 구동 트랜지스터(DRT)의 특성치 변동량이 서로 다를 수 있다. 따라서, 구동 트랜지스터들(DRT) 간의 특성치 편차가 발생할 수 있다.
발광 소자들(ED) 간의 특성치 편차 또는 구동 트랜지스터들(DRT) 간의 특성치 편차는 서브 픽셀들(SP) 간의 휘도 편차를 발생시킬 수 있다. 이에 따라, 표시 패널(110)의 휘도 균일도가 저하되어 화상 품질이 떨어질 수 있다.
이에, 본 개시의 실시예들에 따른 표시 장치(100)는 발광 소자들(ED) 간의 특성치 편차 또는 구동 트랜지스터들(DRT) 간의 특성치 편차를 줄여주는 보상 기능을 제공할 수 있으며, 이를 위한 보상 회로를 포함할 수 있다. 아래에서는, 도 3을 참조하여, 보상 기능 및 보상 회로에 대하여 설명한다.
도 3은 본 개시의 실시예들에 따른 표시 장치(100)의 보상 회로이다.
본 개시의 실시예들에 따른 표시 장치(100)의 보상 회로는 서브 픽셀(SP) 내 회로 소자의 특성치에 대한 센싱 및 보상 처리를 수행할 수 있는 회로이다.
도 3을 참조하면, 보상 회로는 서브 픽셀(SP)을 기본적으로 포함할 수 있고, 서브 픽셀(SP)의 동작을 제어하거나 서브 픽셀(SP)의 특성치(예: 발광 소자(ED)의 문턱 전압, 구동 트랜지스터(DRT)의 문턱 전압, 이동도 등)를 센싱하고 보상해주기 위하여, 전원 스위치(SPRE), 샘플링 스위치(SAM), 아날로그 디지털 컨버터(ADC), 보상기(320) 등을 포함할 수 있다.
전원 스위치(SPRE)는 기준 전압 라인(RVL) 및 기준 전압 인가 노드(Nref) 간의 연결을 제어할 수 있다. 전원 공급 장치에서 출력된 기준 전압(Vref)이 기준 전압 인가 노드(Nref)에 공급되고, 기준 전압 인가 노드(Nref)에 공급된 기준 전압(Vref)은 전원 스위치(SPRE)를 통해 기준 전압 라인(RVL)에 인가될 수 있다.
샘플링 스위치(SAM)는 아날로그 디지털 컨버터(ADC)와 기준 전압 라인(RVL) 간의 연결을 제어할 수 있다. 아날로그 디지털 컨버터(ADC)는 샘플링 스위치(SAM)에 의해 기준 전압 라인(RVL)과 연결되면, 연결된 기준 전압 라인(RVL)의 전압(아날로그 전압)을 디지털 값에 해당하는 센싱값으로 변환할 수 있다.
기준 전압 라인(RLV)과 그라운드(GND) 사이에 라인 캐패시터(Crvl)가 형성되어 있을 수 있다. 기준 전압 라인(RVL)의 전압은 라인 캐패시터(Crvl)의 충전량과 대응될 수 있다.
아날로그 디지털 컨버터(ADC)는 센싱값을 포함하는 센싱 데이터를 보상기(320)로 제공할 수 있다. 보상기(320)는 센싱 데이터를 토대로 해당 서브 픽셀(SP)에 포함된 발광 소자(ED) 또는 구동 트랜지스터(DRT)의 특성치를 알아내고, 보상값을 산출하여 메모리(310)에 저장할 수 있다.
예를 들어, 보상값은 발광 소자들(ED) 간의 특성치 편차 또는 구동 트랜지스터들(DRT) 간의 특성치 편차를 줄여주기 위한 정보로서, 데이터 변경을 위한 오프셋 및 게인 값을 포함할 수 있다.
컨트롤러(140)는 메모리(310)에 저장된 보상값을 이용하여 영상 데이터를 변경하고, 변경된 영상 데이터를 데이터 구동 회로(120)로 공급할 수 있다.
데이터 구동 회로(120)는 다수의 데이터 라인들(DL)로 데이터 신호들을 출력하기 위한 데이터 신호 공급부(300)를 포함할 수 있다. 데이터 신호 공급부(300)는 래치 회로 및 디지털 아날로그 컨버터(DAC) 등을 포함할 수 있다.
데이터 구동 회로(120)의 데이터 신호 공급부(300)는 디지털 아날로그 컨버터(DAC)를 이용하여, 보상값에 근거하여 변경된 영상 데이터를 아날로그 전압인 데이터 신호(Vdata)로 변환하여 출력할 수 있다. 이에 따라, 보상이 실현될 수 있다.
도 3을 참조하면, 아날로그 디지털 컨버터(ADC), 전원 스위치(SPRE) 및 샘플링 스위치(SAM)는 데이터 구동 회로(120)에 포함될 수 있다. 보상기(320)는 컨트롤러(140)에 포함될 수 있다.
아래에서는, 도 4를 참조하여 센싱 구동 방법에 대하여 더욱 상세하게 설명한다. 단, 구동 트랜지스터(DRT)의 문턱 전압을 센싱하기 위한 센싱 구동 방법을 예로 들어 설명한다.
도 4는 본 개시의 실시예들에 따른 표시 장치(100)의 센싱 구동을 설명하기 위한 다이어그램이다.
도 4를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)의 센싱 구동 기간은 초기화 기간(Tinit), 트래킹 기간(Ttrack) 및 샘플링 기간(Tsam)을 포함할 수 있다.
도 4를 참조하면, 센싱 구동 기간 중 초기화 기간(Tinit)은 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)를 초기화하는 기간이다. 초기화 기간(Tinit) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압(V1)은 센싱 구동용 데이터 신호(Vdata_SEN)로 초기화될 수 있고, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)은 센싱 구동용 기준 전압(Vref)으로 초기화될 수 있다.
센싱 구동용 데이터 신호(Vdata_SEN)는 센싱 구동을 위하여 특정 전압 값을 갖는 데이터 신호이고, 통상적으로, 하나의 센싱 구동 기간 중 일정한 전압 값을 가질 수 있다.
초기화 기간(Tinit) 동안, 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)가 턴-온 되고, 전원 스위치(SPRE)가 턴-온 될 수 있다.
도 4를 참조하면, 센싱 구동 기간 중 트래킹 기간(Ttrack)은 구동 트랜지스터(DRT)의 문턱 전압(Vth) 또는 그 변화를 반영하는 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)을 트래킹 하는 기간이다.
트래킹 기간(Ttrack) 동안, 전원 스위치(SPRE)가 턴-오프 되거나 센스 트랜지스터(SENT)가 턴-오프 될 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 제2 노드(N2)는 기준 전압(Vref)이 더 이상 인가되지 않는 상태가 될 수 있다. 즉, 구동 트랜지스터(DRT)의 제2 노드(N2)는 전기적으로 플로팅 상태가 될 수 있다.
다시 말해, 트래킹 기간(Ttrack) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)는 센싱 구동용 데이터 신호(Vdata_SEN)가 인가되어 원치 않는 전압 변동이 발생하지 않는 상태이지만, 구동 트랜지스터(DRT)의 제2 노드(N2)는 전기적으로 플로팅 상태일 수 있다. 따라서, 트래킹 기간(Ttrack) 동안, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)은 변동될 수 있다.
트래킹 기간(Ttrack) 동안, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)이 구동 트랜지스터(DRT)의 문턱 전압(Vth)을 반영할 때까지, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)은 상승할 수 있다.
초기화 기간(Tinit) 동안, 초기화된 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)의 전압 차이(Vdata_SEN-Vref)는 구동 트랜지스터(DRT)의 문턱 전압(Vth) 이상일 수 있다(Vdata_SEN - Vref ≥ Vth). 따라서, 트래킹 기간(Ttrack)이 시작할 때, 구동 트랜지스터(DRT)는 턴-온 상태이고 전류를 도통시킨다. 이에 따라, 트래킹 기간(Ttrack)이 시작되면, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)이 상승할 수 있다.
트래킹 기간(Ttrack) 동안, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)은 상승하다가 어느 정도 시간이 경과하면 지속적으로 상승하지 않고 포화가 될 수 있다. 즉, 트래킹 기간(Ttrack)의 후반부로 갈수록, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 상승 폭이 줄어들어, 결국에는, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)이 포화(saturation) 될 수 있다.
구동 트랜지스터(DRT)의 제2 노드(N2)의 포화된 전압(V2)은 데이터 신호(Vdata_SEN)와 문턱 전압(Vth)의 차이(Vdata_SEN-Vth) 또는 데이터 신호(Vdata_SEN)와 문턱 전압 편차(ΔVth)의 차이(Vdata_SEN-ΔVth)에 해당할 수 있다. 여기서, 문턱 전압(Vth)은 음의 값을 갖는 네거티브 문턱 전압(Negative Vth) 또는 양의 값을 갖는 포지티브 문턱 전압(Positive Vth)일 수 있다.
구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)이 포화되면, 샘플링 기간(Tsam)이 시작될 수 있다. 샘플링 기간(Tsam)은 샘플링 스위치(SAM)가 턴-온 됨으로써 시작될 수 있다.
도 4를 참조하면, 센싱 구동 기간 중 샘플링 기간(Tsam)은 구동 트랜지스터(DRT)의 문턱 전압(Vth) 또는 그 변화를 반영하는 전압(Vdata_SEN-Vth, Vdata_SEN-ΔVth)을 측정하는 기간이다.
센싱 구동 기간 중 샘플링 기간(Tsam)은, 아날로그 디지털 컨버터(ADC)가 샘플링 스위치(SAM)를 통해 연결된 기준 전압 라인(RVL)의 전압을 센싱하는 단계이다. 여기서, 기준 전압 라인(RVL)의 전압은 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압과 대응되고, 기준 전압 라인(RVL)에 형성된 라인 캐패시터(Crvl)의 충전 전압과 대응될 수 있다.
샘플링 기간(Tsam) 동안, 아날로그 디지털 컨버터(ADC)에 의해 센싱된 전압(Vsen)은 데이터 신호(Vdata_SEN)에서 문턱 전압(Vth)을 뺀 전압(Vdata_SEN-Vth) 또는 데이터 신호(Vdata_SEN)에서 문턱 전압 편차(ΔVth)을 뺀 전압(Vdata_SEN-ΔVth)일 수 있다. 여기서, Vth는 포지티브 문턱 전압 또는 네거티브 문턱 전압일 수 있다.
도 4를 참조하면, 센싱 구동 기간 중 트래킹 기간(Ttrack) 동안, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)이 상승하다가 포화 상태에 도달하는데 걸리는 시간을 포화 시간(Tsat)이라고 한다.
포화 시간(Tsat)은 구동 트랜지스터(DRT)의 문턱 전압(Vth) 또는 그 변화가 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2=Vdata_SEN-Vth)에 반영되는데 걸리는 시간일 수 있다.
따라서, 문턱 전압(Vth)의 정확한 센싱을 위해서, 트래킹 기간(Ttrack)의 시간적인 길이는 포화 시간(Tsat) 이상으로 설정되어야 한다.
포화 시간(Tsat)은 센싱 구동 기간의 전체적인 시간적 길이(이하, 센싱 시간이라고 함)의 대부분을 차지할 수 있다. 이와 같이, 포화 시간(Tsat)이 상당히 길기 때문에, 문턱 전압 센싱 구동을 위한 전체 센싱 시간이 상당히 길어질 수밖에 없다.
전술한 센싱 구동 방식의 포화 시간(Tsat)으로 인해, 하나의 서브 픽셀(SP)에 대한 센싱 시간이 길어질 수 있다. 표시 패널(110)의 해상도가 높아지고 서브 픽셀들(SP)의 개수가 많아질수록, 표시 패널(110)에 배치된 모드 서브 픽셀들(SP)을 모두 센싱하는데 걸리는 시간이 상당히 길수 있다.
표시 패널(110)에 대한 센싱이 진행되는 동안, 사용자가 시청할 수 없을 수 있다. 따라서, 표시 장치(100)의 파워가 오프 된 이후, 사용자가 시청하지 않을 때, 센싱 구동이 진행될 수 있다.
도 5는 본 개시의 실시예들에 따른 표시 장치(100)의 4개의 서브 픽셀들(SPr, SPw, SPb, SPg)과 이와 관련된 신호 배선들(DLr, DLw, DLb, DLg, SCL, RVL)을 나타낸다.
도 5를 참조하면, 예를 들어, 본 개시의 실시예들에 따른 표시 패널(110)에 배치된 다수의 서브 픽셀들(SP)은 4가지 색상의 빛을 발광하는 서브 픽셀들(SPr, SPw, SPb, SPg)을 포함할 수 있다.
예를 들어, 4가지 색상의 빛을 발광하는 서브 픽셀들(SPr, SPw, SPb, SPg)은 적색 빛을 발광하는 적색 서브 픽셀들(SPr), 흰색 빛을 발광하는 흰색 서브 픽셀들(SPw), 청색 빛을 발광하는 청색 서브 픽셀들(SPb), 및 녹색 빛을 발광하는 녹색 서브 픽셀들(SPg)을 포함할 수 있다.
적색 서브 픽셀들(SPr)은 구조 또는 특성이 동일할 수 있다. 흰색 서브 픽셀들(SPw)은 구조 또는 특성이 동일할 수 있다. 청색 서브 픽셀들(SPb)은 구조 또는 특성이 동일할 수 있다. 녹색 서브 픽셀들(SPg)은 구조 또는 특성이 동일할 수 있다.
예를 들어, 서브 픽셀(SP)의 구조는 회로 소자들(ED, DRT, SCT, SENT, Cst 등)의 배치 위치, 회로 소자들(ED, DRT, SCT, SENT, Cst 등)의 사이즈, 서브 픽셀(SP)이 차지하는 전 영역의 면적, 서브 픽셀(SP)의 발광 영역의 면적, 서브 픽셀(SP)의 회로 영역의 면적 등 중 하나 이상을 포함할 수 있다.
도 5를 참조하면, 전술한 바와 같이, 4개의 서브 픽셀 열마다 하나의 기준 전압 라인(RVL)이 배치될 수 있다. 예를 들어, 적색 서브 픽셀(SPr), 흰색 서브 픽셀(SPw), 청색 서브 픽셀(SPb), 및 녹색 서브 픽셀(SPg)이 하나의 기준 전압 라인(RVL)을 공유할 수 있다. 적색 서브 픽셀(SPr), 흰색 서브 픽셀(SPw), 청색 서브 픽셀(SPb), 및 녹색 서브 픽셀(SPg)은 동일한 하나의 기준 전압 라인(RVL)으로부터 기준 전압(Vref)을 공급 받을 수 있다.
적색 서브 픽셀(SPr), 흰색 서브 픽셀(SPw), 청색 서브 픽셀(SPb), 및 녹색 서브 픽셀(SPg) 각각에 대한 센싱 구동 시, 동일한 하나의 기준 전압 라인(RVL)이 이용될 수 있다.
적색 서브 픽셀(SPr)의 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드, 흰색 서브 픽셀(SPw) 의 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드, 청색 서브 픽셀(SPb) 의 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드 및 녹색 서브 픽셀(SPg)의 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 하나의 기준 전압 라인(RVL)에 전기적으로 연결될 수 있다.
적색 서브 픽셀(SPr), 흰색 서브 픽셀(SPw), 청색 서브 픽셀(SPb), 및 녹색 서브 픽셀(SPg)이 배치되는 순서는 다양하게 설계될 수 있다. 예를 들어, 적색 서브 픽셀(SPr), 흰색 서브 픽셀(SPw), 청색 서브 픽셀(SPb), 및 녹색 서브 픽셀(SPg)의 순서대로 배치되는 경우, 기준 전압 라인(RVL)이 흰색 서브 픽셀(SPw)과 청색 서브 픽셀(SPb) 사이에 배치될 수 있다.
흰색 서브 픽셀(SPw)과 청색 서브 픽셀(SPb)은 기준 전압 라인(RVL)과 직접 연결되거나, 추가적인 연결 패턴을 통해 기준 전압 라인(RVL)과 전기적으로 연결될 수 있다. 적색 서브 픽셀(SPr)과 녹색 서브 픽셀(SPg)은 기준 전압 라인(RVL)과 직접 연결되거나, 추가적인 연결 패턴을 통해 기준 전압 라인(RVL)과 전기적으로 연결될 수 있다.
도 5를 참조하면, 하나의 기준 전압 라인(RVL)마다 하나의 전원 스위치(SPRE)와 하나의 샘플링 스위치(SAM)가 존재할 수 있다.
도 5를 참조하면, 다수의 기준 전압 라인들(RVL)에 대하여 하나의 아날로그 디지털 컨버터(ADC)가 존재할 수도 있다. 다수의 기준 전압 라인들(RVL)에 연결된 다수의 샘플링 스위치들(SAM)과 하나의 아날로그 디지털 컨버터(ADC) 사이에 샘플 앤 홀드 회로(Sample and Hold Circuit)가 존재할 수 있다. 전술한 바와 다르게, 하나의 기준 전압 라인(RVL)마다 하나의 아날로그 디지털 컨버터(ADC)가 존재할 수도 있다. 아래에서는, 다수의 기준 전압 라인들(RVL)에 대하여 하나의 아날로그 디지털 컨버터(ADC)가 존재하는 것을 예로 든다.
동일한 서브 픽셀 라인에 배열된 적색 서브 픽셀(SPr), 흰색 서브 픽셀(SPw), 청색 서브 픽셀(SPb), 및 녹색 서브 픽셀(SPg)은 하나의 스캔 신호 라인(SCL)과 연결될 수 있다. 경우에 따라, 동일한 서브 픽셀 라인에 배열된 적색 서브 픽셀(SPr), 흰색 서브 픽셀(SPw), 청색 서브 픽셀(SPb), 및 녹색 서브 픽셀(SPg)은 하나의 센스 신호 라인(SENL)과 연결될 수 있다. 아래에서는, 센스 신호 라인(SENL)은 생략된다.
아래에서는, 본 개시의 실시예들에 따른 표시 장치(100)의 2가지 구동 구조 및 구동 방법에 대하여 도 6 내지 도 9를 참조하여 설명한다. 설명을 위하여, 동일한 서브 픽셀 라인에 배치된 8개의 서브 픽셀들(SPr1, SPw1, SPb1, SPg1, SPr2, SPw2, SPb2, SPg2)을 예로 든다.
도 6은 본 개시의 실시예들에 따른 표시 장치(100)의 제1 구동 방식을 위한 구조를 나타낸다. 도 7은 본 개시의 실시예들에 따른 표시 장치(100)의 제1 구동 방식에 따른 8개의 서브 픽셀들에 대한 센싱 구동 순서를 나타낸다. 도 8은 본 개시의 실시예들에 따른 표시 장치(100)의 제2 구동 방식을 위한 구조를 나타낸다. 도 9는 본 개시의 실시예들에 따른 표시 장치(100)의 제2 구동 방식에 따른 8개의 서브 픽셀들에 대한 센싱 구동 순서를 나타낸다.
도 6 내지 도 9를 참조하면, 8개의 서브 픽셀들(SPr1, SPw1, SPb1, SPg1, SPr2, SPw2, SPb2, SPg2)은 제1 기준 전압 라인(RVL1)을 공유하는 제1 서브 픽셀 그룹(SPr1, SPw1, SPb1, SPg1)과, 제2 기준 전압 라인(RVL2)을 공유하는 제2 서브 픽셀 그룹(SPr2, SPw2, SPb2, SPg2)을 포함할 수 있다.
제1 서브 픽셀 그룹(SPr1, SPw1, SPb1, SPg1)은 적색 서브 픽셀(SPr1), 흰색 서브 픽셀(SPw1), 청색 서브 픽셀(SPb1) 및 녹색 서브 픽셀(SPg1)을 포함할 수 있다. 제2 서브 픽셀 그룹(SPr2, SPw2, SPb2, SPg2)은 적색 서브 픽셀(SPr2), 흰색 서브 픽셀(SPw2), 청색 서브 픽셀(SPb2) 및 녹색 서브 픽셀(SPg2)을 포함할 수 있다.
도 6 내지 도 9를 참조하면, 제1 기준 전압 라인(RVL1)과 관련하여, 제1 전원 스위치(SPRE1) 및 제1 샘플링 스위치(SAM1)가 존재할 수 있다. 제2 기준 전압 라인(RVL2)과 관련하여, 제2 전원 스위치(SPRE2) 및 제2 샘플링 스위치(SAM2)가 존재할 수 있다.
제1 전원 스위치(SPRE1)를 통해 제1 기준 전압 라인(RVL1)과 기준 전압 인가 노드(Nref) 간의 전기적인 연결이 스위칭 될 수 있다. 제2 전원 스위치(SPRE2)를 통해 제2 기준 전압 라인(RVL2)과 기준 전압 인가 노드(Nref) 간의 전기적인 연결이 스위칭 될 수 있다.
제1 샘플링 스위치(SAM1)를 통해 제1 기준 전압 라인(RVL1)과 아날로그 디지털 컨버터(ADC) 간의 전기적인 연결이 스위칭 될 수 있다. 제2 샘플링 스위치(SAM2)를 통해 제2 기준 전압 라인(RVL2)과 아날로그 디지털 컨버터(ADC) 간의 전기적인 연결이 스위칭 될 수 있다.
도 6 내지 도 9를 참조하면, 제1 전원 스위치(SPRE1), 제1 샘플링 스위치(SAM1), 제2 전원 스위치(SPRE2) 및 제2 샘플링 스위치(SAM2)는 데이터 구동 회로(120)에 포함될 수 있다. 이 경우, 데이터 구동 회로(120)는 제1 기준 전압 라인(RVL1)이 연결된 제1 센싱 채널 단자(ST1) 및 제2 기준 전압 라인(RVL2)이 연결된 제2 센싱 채널 단자(ST2)를 포함할 수 있다.
도 6 내지 도 9를 참조하면, 8개의 서브 픽셀들(SPr1, SPw1, SPb1, SPg1, SPr2, SPw2, SPb2, SPg2)은 8개의 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2)과 각각 연결될 수 있다.
따라서, 8개의 서브 픽셀들(SPr1, SPw1, SPb1, SPg1, SPr2, SPw2, SPb2, SPg2)은 8개의 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2)을 통해 데이터 신호들을 공급 받을 수 있다.
데이터 구동 회로(120)는 8개의 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2)과 연결될 수 있다. 데이터 구동 회로(120)가 8개의 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2)과 연결되는 구조는 구동 방식에 따라 달라질 수 있다.
도 6을 참조하면, 제1 구동 방식을 위한 구조에 의하면, 데이터 구동 회로(120)는 8개의 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2)을 개별적이고 독립적으로 구동할 수 있다.
데이터 구동 회로(120)는 8개의 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2)로 각기 다른 데이터 신호들을 공급할 수 있다. 이를 위해, 데이터 구동 회로(120)는 8개의 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2)과 각기 연결된 8개의 데이터 채널 단자들(CHr1, CHw1, CHb1, CHg1, CHr2, CHw2, CHb2, CHg2)을 포함할 수 있다. 8개의 데이터 채널 단자들(CHr1, CHw1, CHb1, CHg1, CHr2, CHw2, CHb2, CHg2)은 데이터 신호 공급부(300)와 연결될 수 있다.
도 8을 참조하면, 제2 구동 방식을 위한 구조에 의하면, 데이터 구동 회로(120)는 8개의 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2)을 2개씩 묶어서 구동할 수 있다.
데이터 구동 회로(120)는 제1 서브 픽셀 그룹에 포함된 적색 서브 픽셀(SPr1)과 연결된 데이터 라인(DLr1)과 제2 서브 픽셀 그룹에 포함된 적색 서브 픽셀(SPr2)과 연결된 데이터 라인(DLr2)을 동시에 구동할 수 있다. 이를 위해, 데이터 구동 회로(120)는 제1 서브 픽셀 그룹에 포함된 적색 서브 픽셀(SPr1)과 연결된 데이터 라인(DLr1)과 제2 서브 픽셀 그룹에 포함된 적색 서브 픽셀(SPr2)과 연결된 데이터 라인(DLr2)이 공통으로 연결된 하나의 공통 적색 데이터 채널 단자(CHr)를 포함할 수 있다.
데이터 구동 회로(120)가 공통 적색 데이터 채널 단자(CHr)로 데이터 신호를 출력하게 되면, 데이터 신호는 제1 서브 픽셀 그룹에 포함된 적색 서브 픽셀(SPr1)과 연결된 데이터 라인(DLr1)과 제2 서브 픽셀 그룹에 포함된 적색 서브 픽셀(SPr2)과 연결된 데이터 라인(DLr2) 모두로 공급될 수 있다.
데이터 구동 회로(120)는 제1 서브 픽셀 그룹에 포함된 흰색 서브 픽셀(SPw1)과 연결된 데이터 라인(DLw1)과 제2 서브 픽셀 그룹에 포함된 흰색 서브 픽셀(SPw2)과 연결된 데이터 라인(DLw2)을 동시에 구동할 수 있다.
이를 위해, 데이터 구동 회로(120)는 제1 서브 픽셀 그룹에 포함된 흰색 서브 픽셀(SPw1)과 연결된 데이터 라인(DLw1)과 제2 서브 픽셀 그룹에 포함된 흰색 서브 픽셀(SPw2)과 연결된 데이터 라인(DLw2)이 공통으로 연결된 하나의 공통 흰색 데이터 채널 단자(CHw)를 포함할 수 있다.
데이터 구동 회로(120)가 공통 흰색 데이터 채널 단자(CHw)로 데이터 신호를 출력하게 되면, 데이터 신호는 제1 서브 픽셀 그룹에 포함된 흰색 서브 픽셀(SPw1)과 연결된 데이터 라인(DLw1)과 제2 서브 픽셀 그룹에 포함된 흰색 서브 픽셀(SPw2)과 연결된 데이터 라인(DLw2) 모두로 공급될 수 있다.
데이터 구동 회로(120)는 제1 서브 픽셀 그룹에 포함된 청색 서브 픽셀(SPb1)과 연결된 데이터 라인(DLb1)과 제2 서브 픽셀 그룹에 포함된 청색 서브 픽셀(SPb2)과 연결된 데이터 라인(DLb2)을 동시에 구동할 수 있다.
이를 위해, 데이터 구동 회로(120)는 제1 서브 픽셀 그룹에 포함된 청색 서브 픽셀(SPb1)과 연결된 데이터 라인(DLb1)과 제2 서브 픽셀 그룹에 포함된 청색 서브 픽셀(SPb2)과 연결된 데이터 라인(DLb2)이 공통으로 연결된 하나의 공통 청색 데이터 채널 단자(CHb)를 포함할 수 있다.
데이터 구동 회로(120)가 공통 청색 데이터 채널 단자(CHb)로 데이터 신호를 출력하면, 데이터 신호는 제1 서브 픽셀 그룹에 포함된 청색 서브 픽셀(SPb1)과 연결된 데이터 라인(DLb1)과 제2 서브 픽셀 그룹에 포함된 청색 서브 픽셀(SPb2)과 연결된 데이터 라인(DLb2) 모두로 공급될 수 있다.
데이터 구동 회로(120)는 제1 서브 픽셀 그룹에 포함된 녹색 서브 픽셀(SPg1)과 연결된 데이터 라인(DLg1)과 제2 서브 픽셀 그룹에 포함된 녹색 서브 픽셀(SPg2)과 연결된 데이터 라인(DLg2)을 동시에 구동할 수 있다.
이를 위해, 데이터 구동 회로(120)는 제1 서브 픽셀 그룹에 포함된 녹색 서브 픽셀(SPg1)과 연결된 데이터 라인(DLg1)과 제2 서브 픽셀 그룹에 포함된 녹색 서브 픽셀(SPg2)과 연결된 데이터 라인(DLg2)이 공통으로 연결된 하나의 공통 녹색 데이터 채널 단자(CHg)를 포함할 수 있다.
데이터 구동 회로(120)가 공통 녹색 데이터 채널 단자(CHg)로 데이터 신호를 출력하면, 데이터 신호는 제1 서브 픽셀 그룹에 포함된 녹색 서브 픽셀(SPg1)과 연결된 데이터 라인(DLg1)과 제2 서브 픽셀 그룹에 포함된 녹색 서브 픽셀(SPg2)과 연결된 데이터 라인(DLg2) 모두로 공급될 수 있다.
공통 적색 데이터 채널 단자(CHr), 공통 흰색 데이터 채널 단자(CHw), 공통 청색 데이터 채널 단자(CHb) 및 공통 녹색 데이터 채널 단자(CHg)는 데이터 신호 공급부(300)와 연결될 수 있다.
도 6을 참조하면, 제1 구동 방식을 위한 구조에 의하면, 1개의 서브 픽셀 라인에는 1개의 스캔 신호 라인(SCL)이 배치될 수 있다. 즉, 8개의 서브 픽셀들(SPr1, SPw1, SPb1, SPg1, SPr2, SPw2, SPb2, SPg2)은 1개의 스캔 신호 라인(SCL)과 공통으로 연결될 수 있다.
8개의 서브 픽셀들(SPr1, SPw1, SPb1, SPg1, SPr2, SPw2, SPb2, SPg2)은 1개의 스캔 신호 라인(SCL)을 통해 스캔 신호(SCAN)를 공통으로 공급받을 수 있다.
도 8을 참조하면, 제2 구동 방식을 위한 구조에 의하면, 1개의 서브 픽셀 라인에는 2개의 스캔 신호 라인(SCL_ODD, SCL_EVEN)이 배치될 수 있다.
8개의 서브 픽셀들(SPr1, SPw1, SPb1, SPg1, SPr2, SPw2, SPb2, SPg2) 중 일부는 2개의 스캔 신호 라인(SCL_ODD, SCL_EVEN) 중 제1 스캔 신호 라인(SCL_ODD)과 연결되고, 다른 일부는 2개의 스캔 신호 라인(SCL_ODD, SCL_EVEN) 중 제2 스캔 신호 라인(SCL_EVEN)과 연결될 수 있다.
예를 들어, 제1 스캔 신호 라인(SCL_ODD)은 제1 서브 픽셀 그룹 중 적색 서브 픽셀(SPr1) 및 흰색 서브 픽셀(SPw1)과 제2 서브 픽셀 그룹 중 청색 서브 픽셀(SPb2) 및 녹색 서브 픽셀(SPg2)에 연결될 수 있다.
제2 스캔 신호 라인(SCL_EVEN)은 제1 서브 픽셀 그룹 중 청색 서브 픽셀(SPb1) 및 녹색 서브 픽셀(SPg1)과 제2 서브 픽셀 그룹 중 적색 서브 픽셀(SPr2) 및 흰색 서브 픽셀(SPw2)에 연결될 수 있다.
본 명세서에 기재된 제1 구동 방식은 싱글 레이트 구동(SRD: Single Rate Driving) 방식이라고 할 수 있고, 제2 구동 방식은 더블 레이트 구동(DRD: Double Rate Driving) 방식이라고 할 수 있다. 제2 구동 방식에 따르면, 데이터 구동 회로(120)의 데이터 채널 개수를 절반으로 줄일 수 있는 효과가 있다.
전술한 바와 같이, 기준 전압 라인(RVL)이 센싱 경로가 되기 때문에, 표시 장치(100)는 하나의 기준 전압 라인(RVL)에 연결된 서브 픽셀들(SP) 각각에 대한 센싱 구동을 동시에 수행할 수 없다.
따라서, 표시 장치(100)는 하나의 기준 전압 라인(RVL)에 연결된 서브 픽셀들(SP) 중 하나에 대해서만 센싱 구동을 수행할 수 있다.
도 6 내지 도 9를 참조하면, 표시 장치(100)는 제1 기준 전압 라인(RVL1)을 공유하는 제1 서브 픽셀 그룹(SPr1, SPw1, SPb1, SPg1)에 포함된 적색 서브 픽셀(SPr1), 흰색 서브 픽셀(SPw1), 청색 서브 픽셀(SPb1) 및 녹색 서브 픽셀(SPg1) 각각에 대한 센싱 구동을 동시에 수행할 수 없다.
표시 장치(100)는 제2 기준 전압 라인(RVL2)을 공유하는 제2 서브 픽셀 그룹(SPr2, SPw2, SPb2, SPg2)에 포함된 적색 서브 픽셀(SPr2), 흰색 서브 픽셀(SPw2), 청색 서브 픽셀(SPb2) 및 녹색 서브 픽셀(SPg2) 각각에 대한 센싱 구동을 동시에 수행할 수 없다.
도 7을 참조하면, 표시 장치(100)는 제1 구동 방식에 따른 센싱 구동 시, 제1 기준 전압 라인(RVL1) 및 제2 기준 전압 라인(RVL2)을 이용하여, 동일 색상의 서브 픽셀들(SP)을 동시에 센싱할 수 있다.
S10 단계에서, 표시 장치(100)는 제1 기준 전압 라인(RVL1)에 연결된 적색 서브 픽셀(SPr1)에 대한 센싱 구동과 제2 기준 전압 라인(RVL2)에 연결된 적색 서브 픽셀(SPr2)에 대한 센싱 구동을 동시에 수행할 수 있다.
S20 단계에서, 표시 장치(100)는 제1 기준 전압 라인(RVL1)에 연결된 흰색 서브 픽셀(SPw1)에 대한 센싱 구동과 제2 기준 전압 라인(RVL2)에 연결된 흰색 서브 픽셀(SPw2)에 대한 센싱 구동을 동시에 수행할 수 있다.
S30 단계에서, 표시 장치(100)는 제1 기준 전압 라인(RVL1)에 연결된 청색 서브 픽셀(SPb1)에 대한 센싱 구동과 제2 기준 전압 라인(RVL2)에 연결된 청색 서브 픽셀(SPb2)에 대한 센싱 구동을 동시에 수행할 수 있다.
S40 단계에서, 표시 장치(100)는 제1 기준 전압 라인(RVL1)에 연결된 녹색 서브 픽셀(SPg1)에 대한 센싱 구동과 제2 기준 전압 라인(RVL2)에 연결된 녹색 서브 픽셀(SPg2)에 대한 센싱 구동을 동시에 수행할 수 있다.
전술한 바와 같이, 제1 구동 방식에 따른 센싱 구동 시, 제1 기준 전압 라인(RVL1) 및 제2 기준 전압 라인(RVL2)을 이용하여, 동일 색상의 서브 픽셀들(SP)을 동시에 센싱할 수 있는 이유는, 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2)이 개별적이고 독립적으로 구동될 수 있기 때문이다.
도 8 및 도 9를 참조하면, 제2 구동 방식에 의한 구조의 경우, 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2)은 개별적이고 독립적으로 구동되지 않는다. 제2 구동 방식에 의한 구조의 경우, 데이터 라인들(DLr1, DLw1, DLb1, DLg1, DLr2, DLw2, DLb2, DLg2) 중 동일 색상의 빛을 발광하는 2개의 서브 픽셀들(SP)에 연결된 2개의 데이터 라인들(DL)은 함께 구동이 된다.
따라서, 도 9를 참조하면, 제2 구동 방식에 따른 센싱 구동 시, 제1 기준 전압 라인(RVL1) 및 제2 기준 전압 라인(RVL2)을 이용하여, 다른 색상의 서브 픽셀들(SP)을 동시에 센싱할 수 있다.
예를 들어, 도 9를 참조하면, 제2 구동 방식에 따른 센싱 구동 시, 제1 기준 전압 라인(RVL1) 및 제2 기준 전압 라인(RVL2)을 이용하여, 적색 서브 픽셀과 청색 서브 픽셀을 동시에 센싱할 수 있고, 흰색 서브 픽셀과 녹색 서브 픽셀을 동시에 센싱할 수 있고,
S10 단계에서, 표시 장치(100)는 제1 기준 전압 라인(RVL1)에 연결된 적색 서브 픽셀(SPr1)에 대한 센싱 구동과 제2 기준 전압 라인(RVL2)에 연결된 청색 서브 픽셀(SPb2)에 대한 센싱 구동을 동시에 수행할 수 있다.
S20 단계에서, 표시 장치(100)는 제1 기준 전압 라인(RVL1)에 연결된 흰색 서브 픽셀(SPw1)에 대한 센싱 구동과 제2 기준 전압 라인(RVL2)에 연결된 녹색 서브 픽셀(SPg2)에 대한 센싱 구동을 동시에 수행할 수 있다.
S30 단계에서, 표시 장치(100)는 제1 기준 전압 라인(RVL1)에 연결된 청색 서브 픽셀(SPb1)에 대한 센싱 구동과 제2 기준 전압 라인(RVL2)에 연결된 적색 서브 픽셀(SPr2)에 대한 센싱 구동을 동시에 수행할 수 있다.
S40 단계에서, 표시 장치(100)는 제1 기준 전압 라인(RVL1)에 연결된 녹색 서브 픽셀(SPg1)에 대한 센싱 구동과 제2 기준 전압 라인(RVL2)에 연결된 흰색 서브 픽셀(SPw2)에 대한 센싱 구동을 동시에 수행할 수 있다.
도 10a는 본 개시의 실시예들에 따른 표시 장치(100)에서, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 포함된 구동 트랜지스터(DRT)의 사이즈(S; Sr, Sw, Sb, Sg)를 비교한 그래프들이고, 도 10b는 본 개시의 실시예들에 따른 표시 장치(100)에서, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 포함된 구동 트랜지스터(DRT)의 사이즈(S; Sr, Sw, Sb, Sg)의 대소 관계가 도 10a에서의 3가지 케이스일 때, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 대한 센싱 구동 시 필요한 포화 시간(Tsat; Tsat_R, Tsat_W, Tsat_B, Tsat_G)을 비교한 그래프들이다.
케이스 1에 따르면, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 포함된 구동 트랜지스터(DRT)의 사이즈(Sr, Sw, Sb, Sg)는 모두 동일할 수도 있다.
케이스 2에 따르면, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg) 중에서, 흰색 서브 픽셀(SPw) 및 청색 서브 픽셀(SPb) 각각에 포함된 구동 트랜지스터(DRT)의 사이즈(Sw, Sb)는 서로 동일하거나 미리 설정된 범위 이내의 차이만 있을 수 있고, 적색 서브 픽셀(SPr) 및 녹색 서브 픽셀(SPg) 각각에 포함된 구동 트랜지스터(DRT)의 사이즈(Sr, Sg)는 서로 동일하거나 미리 설정된 범위 이내의 차이만 있을 수 있다.
케이스 2에 따르면, 흰색 서브 픽셀(SPw) 및 청색 서브 픽셀(SPb) 각각에 포함된 구동 트랜지스터(DRT)의 사이즈(Sw, Sb)는 적색 서브 픽셀(SPr) 및 녹색 서브 픽셀(SPg) 각각에 포함된 구동 트랜지스터(DRT)의 사이즈(Sr, Sg)보다 작을 수 있다.
케이스 3에 따르면, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 포함된 구동 트랜지스터(DRT)의 사이즈(Sr, Sw, Sb, Sg)가 모두 다를 수 있다.
4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 포함된 구동 트랜지스터(DRT) 중에서, 적색 서브 픽셀(SPr)에 포함된 구동 트랜지스터(DRT)의 사이즈(Sr)가 가장 크고, 녹색 서브 픽셀(SPg)에 포함된 구동 트랜지스터(DRT)의 사이즈(Sg)가 2번째로 크고, 흰색 서브 픽셀(SPw)에 포함된 구동 트랜지스터(DRT)의 사이즈(Sw)가 3번째로 크고, 청색 서브 픽셀(SPb)에 포함된 구동 트랜지스터(DRT)의 사이즈(Sb)가 가장 작을 수 있다.
예를 들어, 구동 트랜지스터(DRT)의 사이즈는 구동 트랜지스터(DRT)의 채널 사이즈를 의미할 수 있다. 여기서, 채널 사이즈는 채널 폭을 채널 길이로 나눈 값으로 표현될 수 있다.
구동 트랜지스터(DRT)의 사이즈(채널 사이즈)가 클수록, 구동 트랜지스터(DRT)의 채널 저항이 작아질 수 있고, 이에 따라, 구동 트랜지스터(DRT)를 통해 흐르는 전류(구동 전류)가 증가할 수 있다. 반대로, 구동 트랜지스터(DRT)의 사이즈(채널 사이즈)가 작을수록, 구동 트랜지스터(DRT)의 채널 저항이 커질 수 있고, 이에 따라, 구동 트랜지스터(DRT)를 통해 흐르는 전류(구동 전류)가 감소할 수 있다.
센싱 구동 기간 중 트래킹 기간(Ttrack) 동안, 구동 트랜지스터(DRT) 및 센스 트랜지스터(SENT)를 통해 공급되는 전류가 기준 전압 라인(RVL)에서의 라인 캐패시터(Crvl)를 충전시킴에 따라, 기준 전압 라인(RVL)의 전압 상승이 이루어질 수 있다.
따라서, 구동 트랜지스터(DRT)의 사이즈(채널 사이즈)의 차이는 기준 전압 라인(RVL)의 전압 상승 속도의 차이를 발생시킬 수 있고, 이에 따라, 포화 시간(Tsat)의 차이를 발생시킬 수 있다.
구동 트랜지스터(DRT)의 사이즈(S)와 포화 시간(Tsat)은 반비례 할 수 있다. 구동 트랜지스터(DRT)의 사이즈(채널 사이즈)가 큰 경우, 구동 트랜지스터(DRT)를 통해 전류가 잘 흐르게 되어, 기준 전압 라인(RVL)의 전압 상승 속도가 빨라질 수 있고, 이에 따라, 포화 시간(Tsat)이 짧아질 수 있다. 구동 트랜지스터(DRT)의 사이즈(채널 사이즈)가 작은 경우, 구동 트랜지스터(DRT)를 통해 전류가 잘 흐르지 않게 되어, 기준 전압 라인(RVL)의 전압 상승 속도가 느려질 수 있고, 이에 따라, 포화 시간(Tsat)이 길어질 수 있다.
도 10b를 참조하면, 도 10a의 케이스 1과 같이, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 포함된 구동 트랜지스터(DRT)의 사이즈(Sr, Sw, Sb, Sg)가 모두 동일한 경우, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 대한 센싱 구동 시 필요한 포화 시간(Tsat; Tsat_R, Tsat_W, Tsat_B, Tsat_G)은 모두 동일할 수 있다.
도 10b를 참조하면, 도 10a의 케이스 2과 같이, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg) 중 흰색 및 청색 서브 픽셀(SPw, SPb)에 포함된 구동 트랜지스터(DRT)의 사이즈(Sw, Sb)가 적색 및 녹색 서브 픽셀(SPr, SPg)에 포함된 구동 트랜지스터(DRT)의 사이즈(Sr, Sg)보다 작은 경우, 흰색 및 청색 서브 픽셀(SPw, SPb)에 대한 포화 시간(Tsat_W, Tsat_B)은 적색 및 녹색 서브 픽셀(SPr, SPg)에 대한 포화 시간(Tsat_R, Tsat_G)보다 클 수 있다.
도 10b를 참조하면, 도 10a의 케이스 3과 같이, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 포함된 구동 트랜지스터(DRT)의 사이즈(Sr, Sw, Sb, Sg)가 모두 다른 경우, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 대한 센싱 구동 시 필요한 포화 시간(Tsat; Tsat_R, Tsat_W, Tsat_B, Tsat_G)은 모두 다를 수 있다.
예를 들어, 청색 서브 픽셀(SPb)에 대한 포화 시간(Tsat_B)이 가장 길고, 흰색 서브 픽셀(SPw)에 대한 포화 시간(Tsat_W)이 2번째로 길고, 녹색 서브 픽셀(SPg)에 대한 포화 시간(Tsat_G)이 3번째로 길고, 적색 서브 픽셀(SPr)에 대한 포화 시간(Tsat_R)이 가장 짧을 수 있다.
도 11은 본 개시의 실시예들에 따른 표시 장치(100)에서, 4가지 색상들(적색, 흰색, 청색, 녹색)에 대한 각 서브 픽셀(SPr, SPw, SPb, SPg)에 대한 센싱 구동 기간 동안, 기준 전압 라인(RVL)의 전압 변화를 그래프들이다. 단, 도 11은 도 10a 및 도 10b의 케이스 3를 가정한 것이다.
전술한 바와 같이, 케이스 3의 경우, 청색 서브 픽셀(SPb)에 대한 포화 시간(Tsat_B)이 가장 길고, 흰색 서브 픽셀(SPw)에 대한 포화 시간(Tsat_W)이 2번째로 길고, 녹색 서브 픽셀(SPg)에 대한 포화 시간(Tsat_G)이 3번째로 길고, 적색 서브 픽셀(SPr)에 대한 포화 시간(Tsat_R)이 가장 짧을 수 있다.
적색 서브 픽셀(SPr)에 대한 문턱 전압(Vth_R)의 정확한 센싱을 위해서는, 트래킹 기간(Ttrack)의 길이가 적어도 포화 시간(Tsat_R)보다 길어야 한다. 흰색 서브 픽셀(SPw)에 대한 문턱 전압(Vth_W)의 정확한 센싱을 위해서는, 트래킹 기간(Ttrack)의 길이가 적어도 포화 시간(Tsat_W)보다 길어야 한다. 청색 서브 픽셀(SPb)에 대한 문턱 전압(Vth_B)의 정확한 센싱을 위해서는, 트래킹 기간(Ttrack)의 길이가 적어도 포화 시간(Tsat_B)보다 길어야 한다. 녹색 서브 픽셀(SPg)에 대한 문턱 전압(Vth_G)의 정확한 센싱을 위해서는, 트래킹 기간(Ttrack)의 길이가 적어도 포화 시간(Tsat_G)보다 길어야 한다.
따라서, 색상 별로 불필요한 시간 손실 없이 정확한 센싱을 위해서는, 적색 서브 픽셀(SPr), 흰색 서브 픽셀(SPw), 청색 서브 픽셀(SPb) 및 녹색 서브 픽셀(SPg) 각각에 대한 트래킹 기간(Ttrack)의 길이가 서로 달라져야 한다.
즉, 색상 별로 불필요한 시간 손실 없이 정확한 센싱을 위해서는, 적색 서브 픽셀(SPr), 흰색 서브 픽셀(SPw), 청색 서브 픽셀(SPb) 및 녹색 서브 픽셀(SPg) 각각에 대하여, 색상 별로 샘플링 스위치(SAM)의 턴-온 타이밍(이하, 샘플링 타이밍이라고 함)을 서로 다르게 해야 한다.
아래에서는, 본 개시의 실시예들은 적색 서브 픽셀(SPr), 흰색 서브 픽셀(SPw), 청색 서브 픽셀(SPb) 및 녹색 서브 픽셀(SPg) 각각에 대한 문턱 전압들(Vth_R, Vth_W, Vth_B, Vth_G)을 빠르고 정확하게 센싱할 수 있는 방법을 제공할 수 있다.
도 12는 본 개시의 실시예들에 따른 표시 장치(100)의 센싱 제어 시스템을 나타낸다.
본 개시의 실시예들에 따른 표시 장치(100)는 다수의 서브 픽셀들(SP), 다수의 데이터 라인들(DL), 다수의 게이트 라인들(GL) 및 다수의 기준 전압 라인들(RVL)을 포함하는 표시 패널(110), 다수의 데이터 라인들(DL)을 구동하기 위해 구성된 데이터 구동 회로(120), 다수의 게이트 라인들(GL)을 구동하기 위해 구성된 게이트 구동 회로(130), 및 데이터 구동 회로(120)와 게이트 구동 회로(130)를 제어하기 위해 구성된 컨트롤러(140) 등을 포함할 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 센싱 구동을 제어하기 위한 센싱 제어 시스템을 포함할 수 있다. 본 개시의 실시예들에 따른 센싱 제어 시스템은 컨트롤러(140), 데이터 구동 회로(120), 게이트 구동 회로(130) 등을 포함할 수 있다.
센싱 제어 시스템은 센싱 시간을 단축시켜줄 수 있다.
센싱 제어 시스템은 스위칭 제어에 기반하여 센싱 구동 타이밍을 제어할 수 있고, 이를 통해 빠른 센싱을 수행할 수 있다.
또는, 센싱 제어 시스템은 동시에 진행되는 2개의 서브 픽셀(SP)에 대한 센싱 구동이 동시에 완료되도록 제어할 수 있다.
또는, 센싱 제어 시스템은 동시에 진행되는 2개의 서브 픽셀(SP)에 대한 센싱 구동이 동시에 시작하도록 제어할 수 있다.
각 서브 픽셀(SP)에 대한 센싱 구동 기간은 초기화 기간(Tinit), 트래킹 기간(Ttrack) 및 샘플링 기간(Tsam)을 포함할 수 있다. 각 서브 픽셀(SP)에 대한 센싱 시간은 센싱 구동 기간의 시간적 길이를 의미할 수 있다.
센싱 제어 시스템에서, 컨트롤러(140)는 데이터 구동 제어 신호(DCS), 센싱 구동 제어 신호(SC) 및 스위칭 제어 신호(SWC)를 데이터 구동 회로(120)로 공급할 수 있다.
데이터 구동 회로(120)는 컨트롤러(140)로부터 수신한 스위칭 제어 신호(SWC)를 이용하여, 스위칭 제어에 기반한 센싱 구동 타이밍을 제어할 수 있다.
데이터 구동 회로(120)는 컨트롤러(140)로부터 수신한 스위칭 제어 신호(SWC)를 이용하여, 초기화 타이밍을 제어할 수 있다. 여기서, 초기화 타이밍은 초기화 기간(Tinit)의 시작에 관한 초기화 시작 타이밍과, 초기화 기간(Tinit)의 종료에 관한 초기화 종료 타이밍 중 하나 이상을 포함할 수 있다. 초기화 종료 타이밍은 트래킹 시작 타이밍과 동일할 수 있다.
데이터 구동 회로(120)는 컨트롤러(140)로부터 수신한 스위칭 제어 신호(SWC)를 이용하여, 트래킹 타이밍을 제어할 수 있다. 여기서, 트래킹 타이밍은 트래킹 기간(Ttrack)의 시작에 관한 트래킹 시작 타이밍과, 트래킹 기간(Ttrack)의 종료에 관한 트래킹 종료 타이밍 중 하나 이상을 포함할 수 있다. 트래킹 시작 타이밍은 초기화 종료 타이밍과 동일할 수 있다. 트래킹 종료 타이밍은 샘플링 시작 타이밍과 동일할 수 있다.
데이터 구동 회로(120)는 컨트롤러(140)로부터 수신한 스위칭 제어 신호(SWC)를 이용하여, 샘플링 타이밍을 제어할 수 있다. 여기서, 샘플링 타이밍은 샘플링 기간(Tsam)의 시작에 관한 샘플링 시작 타이밍과, 샘플링 기간(Tsam)의 종료에 관한 샘플링 종료 타이밍 중 하나 이상을 포함할 수 있다. 샘플링 시작 타이밍은 트래킹 종료 타이밍과 동일할 수 있다.
스위칭 제어 신호(SWC)는 각 기준 전압 라인(RVL)에 연결된 전원 스위치(SPRE) 및 샘플링 스위치(SAM) 중 하나 이상에 대한 온-오프 제어 신호를 포함할 수 있다.
스위칭 제어 신호(SWC)는 각 기준 전압 라인(RVL)에 연결된 전원 스위치(SPRE) 및 샘플링 스위치(SAM) 중 초기화 시작 타이밍 및/또는 트래킹 시작 타이밍(초기화 종료 타이밍)을 제어하기 위한 전원 스위치(SPRE)에 대한 온-오프 제어 신호를 포함할 수 있다.
스위칭 제어 신호(SWC)는 각 기준 전압 라인(RVL)에 연결된 전원 스위치(SPRE) 및 샘플링 스위치(SAM) 중 샘플링 시작 타이밍(트래킹 종료 타이밍)을 제어하기 위한 샘플링 스위치(SAM)에 대한 온-오프 제어 신호를 포함할 수 있다.
아래에서는, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b를 참조하여, 센싱 제어 방법에 대하여 더욱 상세하게 설명한다. 센싱 제어 설명을 위한 회로의 예시를 도 13을 참조하여 간략하게 설명하고, 도 14a 및 도 14b를 참조하여, 구동 트랜지스터(DRT)의 채널 사이즈에 대하여 설명한다.
본 개시의 실시예들에 따른 센싱 제어는 도 6을 참조하여 설명한 제1 구동 방식 및 그 구조에 적용될 수 있고, 도 8을 참조하여 설명한 제2 구동 방식 및 그 구조에 적용될 수 있다. 설명의 편의를 위하여, 도 8의 제2 구동 방식 및 그 구조에 적용된 센싱 제어를 예로 들어 설명한다.
도 13은 본 개시의 실시예들에 따른 센싱 제어 시스템의 센싱 제어를 설명하기 위한 회로를 나타낸다. 도 13의 회로는 제2 구동 방식을 위한 구조로서 도 8의 회로와 동일하다.
도 13을 참조하면, 표시 패널(110)은 다수의 데이터 라인(DL), 다수의 스캔 신호 라인(SCL), 다수의 기준 전압 라인(RVL) 및 다수의 서브 픽셀(SP)을 포함할 수 있다.
다수의 스캔 신호 라인(SCL)은 다수의 제1 스캔 신호 라인(SCL_ODD) 및 다수의 제2 스캔 신호 라인(SCL_EVEN)을 포함할 수 있다.
도 13을 참조하면, 각 서브 픽셀(SP)이 2 스캔 구조를 갖는 경우, 즉, 각 서브 픽셀(SP)에 포함된 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT) 각각의 게이트 노드가 개별적으로 제어되는 경우, 표시 패널(110)은 다수의 센스 신호 라인(SENL)을 더 포함할 수 있다.
도 13을 참조하면, 각 서브 픽셀(SP)이 1 스캔 구조를 갖는 경우, 즉, 각 서브 픽셀(SP)에 포함된 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT) 각각의 게이트 노드가 공통으로 제어되는 경우, 표시 패널(110)은 다수의 센스 신호 라인(SENL)을 더 포함하지 않는다.
제1 스캔 신호 라인(SCL_ODD)은 제1 서브 픽셀 그룹 중 적색 서브 픽셀(SPr1) 및 흰색 서브 픽셀(SPw1)과 제2 서브 픽셀 그룹 중 청색 서브 픽셀(SPb2) 및 녹색 서브 픽셀(SPg2)에 연결될 수 있다.
제2 스캔 신호 라인(SCL_EVEN)은 제1 서브 픽셀 그룹 중 청색 서브 픽셀(SPb1) 및 녹색 서브 픽셀(SPg1)과 제2 서브 픽셀 그룹 중 적색 서브 픽셀(SPr2) 및 흰색 서브 픽셀(SPw2)에 연결될 수 있다.
도 13을 참조하면, 다수의 서브 픽셀(SP)은 제1 기준 전압 라인(RVL1)과 연결된 제1 서브 픽셀 그룹과 제2 기준 전압 라인(RVL2)과 연결된 제2 서브 픽셀 그룹을 포함할 수 있다.
도 13을 참조하면, 제1 서브 픽셀 그룹은 제1 서브 픽셀(SP1)을 포함할 수 있고, 제2 서브 픽셀 그룹은 제2 서브 픽셀(SP2)을 포함할 수 있다.
제1 서브 픽셀(SP1)은 제1 데이터 라인(DL1) 및 제1 기준 전압 라인(RVL1)과 연결될 수 있다. 제1 서브 픽셀(SP1)은 발광 소자(ED) 및 구동 트랜지스터(DRT) 동을 포함할 수 있다. 예를 들어, 제1 서브 픽셀(SP1)은 적색, 흰색, 청색 및 녹색 서브 픽셀들(SPr, SPw, SPb 및 SPg) 중에서 상대적으로 작은 채널 사이즈를 갖는 구동 트랜지스터(DRT)를 포함하는 청색 서브 픽셀(SPb) 및 흰색 서브 픽셀(SPw) 중 하나일 수 있다.
제2 서브 픽셀(SP2)은 제2 데이터 라인(DL2) 및 제2 기준 전압 라인(RVL2)과 연결될 수 있다. 제2 서브 픽셀(SP2)은 발광 소자(ED) 및 구동 트랜지스터(DRT) 등을 포함할 수 있다. 예를 들어, 제2 서브 픽셀(SP2)은 적색, 흰색, 청색 및 녹색 서브 픽셀들(SPr, SPw, SPb 및 SPg) 중에서 상대적으로 큰 채널 사이즈를 갖는 구동 트랜지스터(DRT)를 포함하는 적색 서브 픽셀(SPr) 및 녹색 서브 픽셀(SPg) 중 하나일 수 있다.
도 13을 참조하면, 제1 서브 픽셀(SP1)은 제1 서브 픽셀 그룹에 포함된 청색 서브 픽셀(SPb1)이고, 제2 서브 픽셀(SP2)은 제2 서브 픽셀 그룹에 포함된 적색 서브 픽셀(SPr2)인 것을 예로 든다. 이에 따라, 제1 데이터 라인(DL1)은 제1 서브 픽셀 그룹에 포함된 청색 서브 픽셀(SPb1)에 연결된 데이터 라인(DLb1)이고, 제2 데이터 라인(DL2)은 제2 서브 픽셀 그룹에 포함된 적색 서브 픽셀(SPr2)에 연결된 데이터 라인(DLr2)인 것을 예로 든다.
도 13을 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)은 제2 스캔 신호 라인(SCL_EVEN)과 공통으로 연결될 수 있다.
제1 서브 픽셀(SP1)은 제1 색상의 빛을 발광하고, 제2 서브 픽셀(SP2)은 제1 색상과 다른 제2 색상의 빛을 발광할 수 있다. 예를 들어, 제1 색상은 청색 또는 흰색일 수 있고, 제2 색상은 적색 또는 녹색일 수 있다.
도 8, 도 9 및 도 13을 참조하면, 제2 구동 방식을 위한 구조에서, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)에서 서로 다른 색상의 빛이 발광되는 경우, 제1 서브 픽셀(SP1)의 구동 기간과 제2 서브 픽셀(SP2)의 구동 기간은 시간적으로 중첩될 수 있다. 즉, 제1 서브 픽셀(SP1)에 대한 센싱 구동과 제2 서브 픽셀(SP2)에 대한 센싱 구동이 동시에 진행될 수 있다.
도 6 및 도 7을 참조하면, 제1 구동 방식을 위한 구조에서, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)에서 서로 다른 색상의 빛이 발광되는 경우, 제1 서브 픽셀(SP1)의 구동 기간과 제2 서브 픽셀(SP2)의 구동 기간은 시간적으로 중첩되지 않을 수 있다. 즉, 제1 서브 픽셀(SP1)에 대한 센싱 구동과 제2 서브 픽셀(SP2)에 대한 센싱 구동이 서로 다른 시간대에 진행될 수 있다.
도 13을 참조하면, 제1 서브 픽셀(SP1)과 제1 기준 전압 라인(RVL1) 사이에는 다른 서브 픽셀이 배치되지 않는다. 제2 서브 픽셀(SP2)과 제2 기준 전압 라인(RLV2) 사이에는 제3 서브 픽셀(SP3)이 배치될 수 있다. 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2) 사이에 제4 서브 픽셀(SP4)이 배치될 수 있다.
제3 서브 픽셀(SP3)은 제3 데이터 라인(DL3)과 연결될 수 있다. 제3 서브 픽셀(SP3)은 제2 기준 전압 라인(RVL2)과 연결될 수 있다. 즉, 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3)은 제2 기준 전압 라인(RVL2)을 공유할 수 있다.
제4 서브 픽셀(SP4)은 제4 데이터 라인(DL3)과 연결될 수 있다. 제4 서브 픽셀(SP4)은 제1 기준 전압 라인(RVL1)과 연결될 수 있다. 즉, 제1 서브 픽셀(SP1)과 제4 서브 픽셀(SP4)은 제1 기준 전압 라인(RVL1)을 공유할 수 있다.
도 13을 참조하면, 제3 서브 픽셀(SP3)은 제2 서브 픽셀 그룹에 포함된 흰색 서브 픽셀(SPw2)이고, 제4 서브 픽셀(SP4)은 제1 서브 픽셀 그룹에 포함된 녹색 서브 픽셀(SPg1)인 것을 예로 든다.
이에 따라, 제3 데이터 라인(DL3)은 제2 서브 픽셀 그룹에 포함된 흰색 서브 픽셀(SPw2)에 연결된 데이터 라인(DLw2)이고, 제4 데이터 라인(DL4)은 제1 서브 픽셀 그룹에 포함된 녹색 서브 픽셀(SPg1)에 연결된 데이터 라인(DLg1)인 것을 예로 든다.
도 13을 참조하면, 본 개시의 실시예들에 따른 데이터 구동 회로(120)는 제1 데이터 라인(DL1)과 전기적으로 연결된 제1 데이터 채널 단자(CHb), 제2 데이터 라인(DL2)과 전기적으로 연결된 제2 데이터 채널 단자(CHr), 제1 기준 전압 라인(RVL1)과 전기적으로 연결된 제1 센싱 채널 단자(ST1), 제2 기준 전압 라인(RVL2)과 전기적으로 연결된 제2 센싱 채널 단자(ST2), 및 제1 데이터 채널 단자(CHb)로 제1 데이터 신호(Vdata)를 출력하고, 제2 데이터 채널 단자(CHr)로 제2 데이터 신호(Vdata)를 출력하는 데이터 신호 공급부(300)를 포함할 수 있다.
도 13을 참조하면, 본 개시의 실시예들에 따른 데이터 구동 회로(120)는 제1 전원 스위치(SPRE1), 제1 샘플링 스위치(SAM1), 제2 전원 스위치(SPRE2), 제2 샘플링 스위치(SAM2), 및 측정 회로(1300)를 포함할 수 있다.
측정 회로(1300)는 제1 기준 전압 라인(RVL1) 및 제2 기준 전압 라인(RVL2) 각각의 전압을 측정하기 위해 구성될 수 있다.
도 13을 참조하면, 제1 전원 스위치(SPRE1)는 제1 기준 전압 라인(RVL1) 및 기준 전압 인가 노드(Nref) 간의 연결을 스위칭 할 수 있다. 제1 샘플링 스위치(SAM1)는 제1 기준 전압 라인(RVL1) 및 측정 회로(1300) 간의 연결을 스위칭 할 수 있다.
도 13을 참조하면, 제2 전원 스위치(SPRE2)는 제2 기준 전압 라인(RVL2) 및 기준 전압 인가 노드(Nref) 간의 연결을 스위칭 할 수 있다. 제2 샘플링 스위치(SAM2)는 제2 기준 전압 라인(RVL2) 및 전압 측정 회로(1300) 간의 연결을 스위칭 할 수 있다.
측정 회로(1300)는 하나 이상의 아날로그 디지털 컨버터(ADC)를 포함할 수 있다. 측정 회로(1300)는 제1 기준 전압 라인(RVL1)의 전압이 저장되는 제1 샘플 앤 홀드 회로 및 제2 기준 전압 라인(RVL2)의 전압이 저장되는 제2 샘플 앤 홀드 회로를 더 포함할 수 있다.
아날로그 디지털 컨버터(ADC)는 제1 샘플 앤 홀드 회로 및 제2 샘플 앤 홀드 회로 중 하나에 저장된 전압을 디지털 전압에 해당하는 센싱 값으로 변환할 수 있다.
도 13은 제2 구동 방식을 위한 구조 (더블 레이트 구동 구조)를 도시한 것이므로, 제1 데이터 채널 단자(CHb)는 제1 데이터 라인(DL1; DLb1)과 다른 데이터 라인(DLb2)과도 공통으로 전기적으로 연결될 수 있고, 그리고 제2 데이터 채널 단자(CHr)는 제2 데이터 라인(DL2; DLr2)과 다른 데이터 라인(DLr1)과도 공통으로 전기적으로 연결될 수 있다.
한편, 액티브 기간 동안, 제1 데이터 라인(DL1)에 출력되는 제1 데이터 신호(Vdata)는 제1 색상에 관한 영상 데이터 신호일 수 있고, 제1 센싱 채널 단자(ST1)의 전압에 의해 가변 될 수 있다.
액티브 기간 동안, 제2 데이터 라인(DL2)에 출력되는 제2 데이터 신호(Vdata)는 제1 색상과 다른 제2 색상에 관한 영상 데이터 신호일 수 있고, 제2 센싱 채널 단자(ST2)의 전압에 의해 가변 될 수 있다.
사용자가 리모컨 등으로 표시 장치(100)의 전원을 끄게 되면, 파워 오프 신호가 발생하게 된다. 파워 오프 신호 발생 이후, 문턱 전압을 센싱하기 위한 센싱 구동이 진행될 수 있다. 이러한 점을 고려할 때, 파워 오프 신호 발생 이후, 제1 데이터 라인(DL1)에 출력되는 제1 데이터 신호(Vdata)와 제2 데이터 라인(DL2)에 출력되는 제2 데이터 신호(Vdata)는 동일한 전압 값을 갖는 센싱 구동용 데이터 신호(Vdata_SEN)일 수 있다.
도 14a 및 도 14b는 본 개시의 실시예들에 따른 표시 장치(100)에서, 제1 서브 픽셀(SP1)에 포함된 구동 트랜지스터(DRT) 및 제2 서브 픽셀(SP2)에 포함된 구동 트랜지스터(DRT)를 나타낸다. 단, 도 14a 및 도 14b에 도시된 구동 트랜지스터(DRT)는 소스 전극(SE1, SE2), 드레인 전극(DE1, DE2) 및 게이트 전극(GE1, GE2)이 동일한 평면 상에 위치하는 코플라나(coplanar) 구조인 것을 가정한다.
도 14a를 참조하면, 제1 서브 픽셀(SP1)에 포함된 구동 트랜지스터(DRT)는 소스 전극(SE1), 드레인 전극(DE1), 게이트 전극(GE1), 반도체 층(ACT1)을 포함할 수 있다.
반도체 층(ACT1)은 기판(SUB) 상에 배치된다. 반도체 층(ACT1)은 산화물 반도체 층일 수 있으며, 소스 전극(SE1)과 전기적으로 연결되는 소스 영역(SCA1), 드레인 전극(DE1)과 전기적으로 연결되는 드레인 영역(DCA1), 및 채널 영역(CHA1)을 포함할 수 있다.
반도체 층(ACT1)에서, 소스 영역(SCA1) 및 드레인 영역(DCA1)은 도체화 된 영역들일 수 있다. 반도체 층(ACT1)에서, 채널 영역(CHA1)은 도체화 되지 않고 반도체로 남아 있는 영역이고, 게이트 전극(GE1)과 중첩될 수 있다.
반도체 층(ACT1) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 소스 전극(SE1), 드레인 전극(DE1) 및 게이트 전극(GE1)이 배치될 수 있다. 소스 전극(SE1)은 게이트 절연막(GI)의 컨택홀을 통해 반도체 층(ACT1)의 소스 영역(SCA1)과 연결될 수 있다. 드레인 전극(DE1)은 게이트 절연막(GI)의 컨택홀을 통해 반도체 층(ACT1)의 드레인 영역(DCA1)과 연결될 수 있다.
도 14b를 참조하면, 제2 서브 픽셀(SP2)에 포함된 구동 트랜지스터(DRT)는 소스 전극(SE2), 드레인 전극(DE2), 게이트 전극(GE2), 반도체 층(ACT2)을 포함할 수 있다.
반도체 층(ACT2)은 기판(SUB) 상에 배치된다. 반도체 층(ACT2)은 산화물 반도체 층일 수 있으며, 소스 전극(SE2)과 전기적으로 연결되는 소스 영역(SCA2), 드레인 전극(DE2)과 전기적으로 연결되는 드레인 영역(DCA2), 및 채널 영역(CHA2)을 포함할 수 있다.
반도체 층(ACT2)에서, 소스 영역(SCA2) 및 드레인 영역(DCA2)은 도체화 된 영역들일 수 있다. 반도체 층(ACT2)에서, 채널 영역(CHA2)은 도체화 되지 않고 반도체로 남아 있는 영역이고, 게이트 전극(GE2)과 중첩될 수 있다.
반도체 층(ACT2) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 소스 전극(SE2), 드레인 전극(DE2) 및 게이트 전극(GE2)이 배치될 수 있다. 소스 전극(SE2)은 게이트 절연막(GI)의 컨택홀을 통해 반도체 층(ACT2)의 소스 영역(SCA2)과 연결될 수 있다. 드레인 전극(DE2)은 게이트 절연막(GI)의 컨택홀을 통해 반도체 층(ACT2)의 드레인 영역(DCA2)과 연결될 수 있다.
도 10a의 케이스 1 내지 3을 고려하면, 도 14a 및 도 14b를 참조하면, 제1 서브 픽셀(SP1)에 포함된 구동 트랜지스터(DRT)의 채널 사이즈(S1)는 제2 서브 픽셀(SP2)에 포함된 구동 트랜지스터(DRT)의 채널 사이즈(S2) 이하일 수 있다. 도 10a의 케이스 1 및 2를 고려하면, 제1 서브 픽셀(SP1)에 포함된 구동 트랜지스터(DRT)의 채널 사이즈(S1)는 제2 서브 픽셀(SP2)에 포함된 구동 트랜지스터(DRT)의 채널 사이즈(S2)보다 작을 수 있다.
도 14a를 참조하면, 제1 서브 픽셀(SP1)에 포함된 구동 트랜지스터(DRT)에서, 채널 영역(CHA1)의 사이즈인 채널 사이즈(S1)는 채널 폭(W1)을 채널 길이(L1)로 나눈 값(W1/L1)에 비례할 수 있다.
도 14b를 참조하면, 제2 서브 픽셀(SP2)에 포함된 구동 트랜지스터(DRT)에서, 채널 영역(CHA2)의 사이즈인 채널 사이즈(S2)는 채널 폭(W2)을 채널 길이(L2)로 나눈 값(W2/L2)에 비례할 수 있다.
한편, 도 13을 참조하면, 제3 서브 픽셀(SP3)은 제2 서브 픽셀 그룹에 포함된 흰색 서브 픽셀(SPw2)이고, 제4 서브 픽셀(SP4)은 제1 서브 픽셀 그룹에 포함된 녹색 서브 픽셀(SPg1)인 경우를 가정하여, 제3 서브 픽셀(SP3)에 포함된 구동 트랜지스터(DRT)의 채널 사이즈 및 제4 서브 픽셀(SP4)에 포함된 구동 트랜지스터(DRT)의 채널 사이즈를 아래에서 살펴본다.
도 10a의 케이스 1 내지 3을 고려하면, 제3 서브 픽셀(SP3)에 포함된 구동 트랜지스터(DRT)의 채널 사이즈는 제2 서브 픽셀(SP2)에 포함되는 구동 트랜지스터(DRT)의 채널 사이즈(S2)이하일 수 있다. 도 10a의 케이스 2 및 3을 고려하면, 제3 서브 픽셀(SP3)에 포함된 구동 트랜지스터(DRT)의 채널 사이즈는 제2 서브 픽셀(SP2)에 포함되는 구동 트랜지스터(DRT)의 채널 사이즈(S2)보다 작을 수 있다.
도 10a의 케이스 1 내지 3을 고려하면, 제4 서브 픽셀(SP4)에 포함된 구동 트랜지스터(DRT)의 채널 사이즈는 제1 서브 픽셀(SP1)에 포함되는 구동 트랜지스터(DRT)의 채널 사이즈(S1) 이상일 수 있다. 도 10a의 케이스 2 및 3을 고려하면, 제4 서브 픽셀(SP4)에 포함된 구동 트랜지스터(DRT)의 채널 사이즈는 제1 서브 픽셀(SP1)에 포함되는 구동 트랜지스터(DRT)의 채널 사이즈(S1)보다 클 수 있다.
도 15a, 도 15b, 도 16a, 도 16b, 도 17a 및 도 17b는 본 개시의 실시예들에 따른 표시 장치(100)에서, 스위칭 제어에 기반한 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)에 대한 센싱 구동 제어를 나타낸 타이밍 다이어그램들이다.
도 15a, 도 15b, 도 16a, 도 16b, 도 17a 및 도 17b를 참조하면, 제1 서브 픽셀(SP1)의 구동 기간은, 제1 기준 전압 라인(RVL1)에 기준 전압(Vref)이 인가되는 제1 초기화 기간(Tinit1), 제1 기준 전압 라인(RVL1)의 전압이 기준 전압(Vref)에서 상승하다가 포화되는 제1 트래킹 기간(Ttrack1), 및 제1 기준 전압 라인(RVL1)의 전압이 샘플링 되는 제1 샘플링 기간(Tsam1)을 포함할 수 있다.
도 15a, 도 15b, 도 16a, 도 16b, 도 17a 및 도 17b를 참조하면, 제2 서브 픽셀(SP2)의 구동 기간은, 제2 기준 전압 라인(RVL2)에 기준 전압(Vref)이 인가되는 제2 초기화 기간(Tinit2)과 제2 기준 전압 라인(RVL2)의 전압이 기준 전압(Vref)에서 상승하다가 포화되는 제2 트래킹 기간(Ttrack2), 및 제2 기준 전압 라인(RVL2)의 전압이 샘플링 되는 제2 샘플링 기간(Tsam2)을 포함할 수 있다.
도 15a, 도 15b, 도 16a, 도 16b, 도 17a 및 도 17b를 참조하면, 본 개시의 실시예들에 따른 스위칭 제어에 기반한 센싱 제어(센싱 구동 타이밍 제어)에 따르면, 제1 트래킹 기간(Ttrack1)의 길이는 제2 트래킹 기간(Ttrack2)의 길이보다 길수 있다.
본 개시의 실시예들에 따른 스위칭 제어에 기반한 센싱 제어(센싱 구동 타이밍 제어)는 초기화 스플릿 제어(Initialize Split Control) 방식과 샘플링 스플릿 제어(Sampling Split Control) 방식 중 하나 이상을 포함할 수 있다.
초기화 스플릿 제어 방식은 제1 서브 픽셀(SP1)에 대한 초기화 동작과 제2 서브 픽셀(SP2)에 대한 초기화 동작을 분할(Split)하는 방식이다. 초기화 스플릿 제어 방식에 의하면, 제1 전원 스위치(SPRE1)의 스위칭 동작과 제2 전원 스위치(SPRE2)의 스위칭 동작이 독립적으로 제어될 수 있다.
샘플링 스플릿 제어 방식은 제1 서브 픽셀(SP1)에 대한 샘플링 동작과 제2 서브 픽셀(SP2)에 대한 샘플링 동작을 분할(Split)하는 방식이다. 샘플링 스플릿 제어 방식에 의하면, 제1 샘플링 스위치(SAM1)의 스위칭 동작과 제2 샘플링 스위치(SAM2)의 스위칭 동작이 독립적으로 제어될 수 있다.
도 15a, 도 15b, 도 16a 및 도 16b를 참조하면, 본 개시의 실시예들에 따른 스위칭 제어에 기반한 센싱 제어(센싱 구동 타이밍 제어)가 초기화 스플릿 제어 방식인 경우, 제1 초기화 기간(Tinit1)의 종료 시점이 제2 초기화 기간(Tinit2)의 종료 시점보다 빠를 수 있다.
여기서, 제1 초기화 기간(Tinit1)의 종료 시점은 제1 트래킹 기간(Ttrack1)의 시작 시점과 대응될 수 있고, 제2 초기화 기간(Tinit2)의 종료 시점은 제2 트래킹 기간(Ttrack2)의 시작 시점과 대응될 수 있다.
초기화 스플릿 제어 방식에 따르면, 데이터 구동 회로(120)에서, 제1 센싱 채널 단자(ST1)의 전압이 기준 전압(Vref)에서 상승하기 시작하는 시점(즉, 제1 트래킹 기간(Ttrack1)의 시작 시점)은 제2 센싱 채널 단자(ST2)의 전압이 기준 전압(Vref)에서 상승하기 시작하는 시점(즉, 제2 트래킹 기간(Ttrack2)의 시작 시점)보다 빠를 수 있다.
도 17a 및 도 17b를 참조하면, 본 개시의 실시예들에 따른 스위칭 제어에 기반한 센싱 제어(센싱 구동 타이밍 제어)가 샘플링 스플릿 제어 방식인 경우, 제1 트래킹 기간(Ttrack1)의 종료 시점이 제2 트래킹 기간(Ttrack2)의 종료 시점보다 느릴 수 있다.
여기서, 제1 트래킹 기간(Ttrack1)의 종료 시점은 제1 샘플링 기간(Tsam1)의 시작 시점과 대응될 수 있고, 제2 트래킹 기간(Ttrack2)의 종료 시점은 제2 샘플링 기간(Tsam2)의 시작 시점과 대응될 수 있다.
샘플링 스플릿 제어 방식에 따르면, 데이터 구동 회로(120)에서, 제1 센싱 채널 단자(ST1)의 전압이 포화되는 시점은 제2 센싱 채널 단자(ST2)의 전압이 포화되는 시점보다 느릴 수 있다.
제1 센싱 채널 단자(ST1)의 전압이 포화되는 시점은, 제1 트래킹 기간(Ttrack1)의 시작 시점 이후, 제1 포화 시간(Tsat1)이 경과한 시점일 수 있다.
제1 포화 시간(Tsat1)은 제1 기준 전압 라인(RVL1)의 전압이 포화 상태에 도달하는데 걸리는 시간이다. 제1 샘플링 기간(Tsam1)의 시작 시점은 제1 포화 시간(Tsat1)의 끝 지점(포화 지점) 또는 그 이후가 되어야 한다.
제2 센싱 채널 단자(ST2)의 전압이 포화되는 시점은, 제2 트래킹 기간(Ttrack2)의 시작 시점 이후, 제2 포화 시간(Tsat2)이 경과한 시점일 수 있다.
제2 포화 시간(Tsat2)은 제2 기준 전압 라인(RVL2)의 전압이 포화 상태에 도달하는데 걸리는 시간이다. 제2 샘플링 기간(Tsam2)의 시작 시점은 제2 포화 시간(Tsat1)의 끝 지점(포화 지점) 또는 그 이후가 되어야 되어야 한다.
도 15a, 도 15b, 도 16a, 도 16b, 도 17a 및 도 17b의 구동 타이밍 다이어그램들에서, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 제1 서브 픽셀(SP1)에 대한 센싱 구동 시, 센스 트랜지스터(SENT)를 통해, 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결되는 제1 기준 전압 라인(RVL1)의 전압(Vsen1)과 동일하거나 비슷할 수 있다. 그리고, 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 제2 서브 픽셀(SP2)에 대한 센싱 구동 시, 센스 트랜지스터(SENT)를 통해, 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결되는 제2 기준 전압 라인(RVL2)의 전압(Vsen2)과 동일하거나 비슷할 수 있다.
도 15a 및 도 15b는 본 개시의 실시예들에 따른 표시 장치(100)에서, 초기화 스플릿 제어(Initialize Split Control)에 기초하여, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)에 대한 센싱 구동 타이밍 다이어그램을 나타낸다.
도 15a 및 도 15b에서의 구동 타이밍 다이어그램들은, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth1)과 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth2)이 포지티브 문턱 전압(Positive Vth)인 경우를 가정한 것이다.
도 15a에서의 구동 타이밍 다이어그램은, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth1)과 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth2)이 동일한 경우를 가정한 것이다.
도 15b에서의 구동 타이밍 다이어그램은, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth1)이 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth2)보다 큰 경우를 가정한 것이다.
도 15a 및 도 15b를 참조하면, 초기화 스플릿 제어 방식의 경우, 제1 서브 픽셀(SP1)에 대한 센싱 구동 기간 중 초기화 동작과 제2 서브 픽셀(SP2)에 대한 센싱 구동 기간 중 초기화 동작이 독립적으로 진행될 수 있다. 이를 위해, 제1 전원 스위치(SPRE1)의 스위칭 동작과 제2 전원 스위치(SPRE2)의 스위칭 동작은 서로 독립적으로 이루어질 수 있다.
도 15a 및 도 15b를 참조하면, 초기화 스플릿 제어 방식에 따르면, 제1 초기화 기간(Tinit1)의 길이는 제2 초기화 기간(Tinit2)의 길이와 동일할 수 있다. 이와 다르게, 제1 기준 전압 라인(RVL1) 및 제2 기준 전압 라인(RVL2) 각각의 전압 초기화에 필요한 최소한의 시간에 따라, 제1 초기화 기간(Tinit1)의 길이는 제2 초기화 기간(Tinit2)의 길이와 다르게 설정될 수도 있다.
도 15a 및 도 15b를 참조하면, 초기화 스플릿 제어 방식에 따르면, 제1 초기화 기간(Tinit1)의 시작 시점은 제2 초기화 기간(Tinit2)의 시작 시점보다 빠를 수 있다.
도 15a 및 도 15b를 참조하면, 초기화 스플릿 제어 방식에 따르면, 제1 트래킹 기간(Ttrack1)의 시작 시점은 제2 트래킹 기간(Ttrack2)의 시작 시점보다 빠를 수 있다. 제1 트래킹 기간(Ttrack1)의 시작 시점은 제1 초기화 기간(Tinit1)의 종료 시점과 동일하며, 제1 기준 전압 라인(RVL1)의 전압 상승 시작 시점이라고도 할 수 있다. 제2 트래킹 기간(Ttrack2)의 시작 시점은 제2 초기화 기간(Tinit2)의 종료 시점과 동일하며, 제2 기준 전압 라인(RVL2)의 전압 상승 시작 시점이라고도 할 수 있다.
도 15a 및 도 15b를 참조하면, 초기화 스플릿 제어 방식에 따르면, 제1 샘플링 기간(Tsam1)의 시작 시점은 제2 샘플링 기간(Tsam2)의 시작 시점과 동일할 수 있다.
제1 샘플링 기간(Tsam1)의 시작 시점은 제1 트래킹 기간(Ttrack1)의 종료 시점과 동일하며, 제1 기준 전압 라인(RVL1)의 전압이 상승하다가 포화 되는 시점 또는 그 이후의 시점일 수 있다. 제2 샘플링 기간(Tsam2)의 시작 시점은 제2 트래킹 기간(Ttrack1)의 종료 시점과 동일하며, 제2 기준 전압 라인(RVL2)의 전압이 상승하다가 포화 되는 시점 또는 그 이후의 시점일 수 있다.
도 15a 및 도 15b를 참조하면, 제1 전원 스위치(SPRE1)의 턴-온 시점은 제2 전원 스위치(SPRE2)의 턴-온 시점보다 빠를 수 있다. 제1 전원 스위치(SPRE1)의 턴-오프 시점은 제2 전원 스위치(SPRE2)의 턴-오프 시점보다 빠를 수 있다.
하지만, 제1 샘플링 스위치(SAM1)의 턴-온 시점은 제2 샘플링 스위치(SAM2)의 턴-온 시점과 동일할 수 있다.
도 16a 및 도 16b는 본 개시의 실시예들에 따른 표시 장치(100)에서, 초기화 스플릿 제어에 기초하여, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)에 대한 다른 센싱 구동 타이밍 다이어그램을 나타낸다.
도 16a 및 도 16b에서의 구동 타이밍 다이어그램들은, 도 15a 및 도 15b에서의 구동 타이밍 다이어그램들과 거의 동일하다. 단, 도 16a 및 도 16b에서의 제2 전원 스위치(SPRE2)의 턴-온 시점이 도 15a 및 도 15b에서의 제2 전원 스위치(SPRE2)의 턴-온 시점보다 빠르다.
도 16a 및 도 16b를 참조하면, 초기화 스플릿 제어 방식에 따르면, 제1 초기화 기간(Tinit1)의 길이는 제2 초기화 기간(Tinit2)의 길이보다 짧을 수 있다.
도 16a 및 도 16b를 참조하면, 초기화 스플릿 제어 방식에 따르면, 제1 초기화 기간(Tinit1)의 시작 시점은 제2 초기화 기간(Tinit2)의 시작 시점과 동일할 수 있다.
도 16a 및 도 16b를 참조하면, 초기화 스플릿 제어 방식에 따르면, 제1 초기화 기간(Tinit1)의 종료 시점`은 제2 초기화 기간(Tinit2)의 종료 시점보다 빠를 수 있다. 따라서, 제1 트래킹 기간(Ttrack1)의 시작 시점`은 제2 트래킹 기간(Ttrack2)의 시작 시점보다 빠를 수 있다.
도 16a 및 도 16b를 참조하면, 초기화 스플릿 제어 방식에 따르면, 초기화 스플릿 제어 방식에 따르면, 제1 샘플링 기간(Tsam1)의 시작 시점은 제2 샘플링 기간(Tsam2)의 시작 시점과 동일할 수 있다.
도 16a 및 도 16b를 참조하면, 초기화 스플릿 제어 방식에 따르면, 초기화 스플릿 제어 방식에 따르면, 제1 전원 스위치(SPRE1)의 턴-온 시점은 제2 전원 스위치(SPRE2)의 턴-온 시점과 동일할 수 있다.
도 16a 및 도 16b를 참조하면, 초기화 스플릿 제어 방식에 따르면, 제1 전원 스위치(SPRE1)의 턴-오프 시점은 제2 전원 스위치(SPRE2)의 턴-오프 시점보다 빠를 수 있다. 제1 샘플링 스위치(SAM1)의 턴-온 시 시점은 점과 제2 샘플링 스위치(SAM2)의 턴-온 시점과 동일할 수 있다.
하지만, 제1 샘플링 스위치(SAM1)의 턴-온 시점은 제2 샘플링 스위치(SAM2)의 턴-온 시점과 동일할 수 있다.
도 15a, 도 15b, 도 16a 및 도 16b에 도시된 바와 같이, 초기화 스플릿 제어 방식으로 센싱 구동 타이밍을 제어하는 경우, 제1 트래킹 기간(Ttrack1)의 길이는 제2 트래킹 기간(Ttrack2)의 길이보다 길고, 제1 트래킹 기간(Ttrack1)이 제2 트래킹 기간(Ttrack2)보다 먼저 시작할 수 있다.
따라서, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 제2 노드(N2)는, 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 제2 노드(N2)보다 먼저 전압 상승이 시작되고 더 오랫동안 전압 상승이 이루어질 수 있다.
하지만, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)는 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)보다 더 작은 채널 사이즈를 갖기 때문에, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 상승 속도는, 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 상승 속도보다 느릴 수 있다.
이에 따라, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 포화 상태에 도달하는데 걸리는 제1 포화 시간(Tsat1)은 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 포화 상태에 도달하는데 걸리는 제2 포화 시간(Tsat2)보다 길 수 있다.
전술한 바에 따르면, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 제2 노드(N2)는, 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 제2 노드(N2)보다 먼저 전압 상승이 시작되고 더 오랫동안 전압 상승이 이루어지지만, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 포화 시점과 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 포화 시점은 동일할 수 있다.
서로 다른 포화 시간(Tsat1, Tsat2)을 갖는 제1 및 제2 서브 픽셀(SP1, SP2)에 대한 센싱 구동 시, 동시 샘플링 진행이 가능할 수 있다. 이에 따라, 샘플링 제어가 용이할 뿐만 아니라, 데이터 구동 회로(120)는 제1 및 제2 서브 픽셀(SP1, SP2)에 대한 센싱 값을 컨트롤러(140)로 동시에 제공할 수 있다. 이에 따라, 컨트롤러(140)는 제1 및 제2 서브 픽셀(SP1, SP2)에 대한 센싱 값을 이용하여 제1 및 제2 서브 픽셀(SP1, SP2)에 대한 보상 값을 동시에 생성하여, 보상 효율을 높여줄 수 있다.
제1 서브 픽셀(SP1)에 대한 제1 트래킹 기간(Ttrack1)이 앞당겨져 시작되도록 제어해줄 수 있다. 이 경우, 긴 포화 시간(Tsat1)이 필요한 제1 서브 픽셀(SP1)에 대한 트래킹 동작(문턱 전압 추적 동작)이 빠른 타이밍에 종료될 수 있다. 따라서, 제1 서브 픽셀(SP1)에 대한 트래킹 동작(문턱 전압 추적 동작)이 제2 서브 픽셀(SP2)에 대한 트래킹 동작(문턱 전압 추적 동작)과 함께 종료될 수 있다.
초기화 스플릿 제어 방식에 따라 센싱 구동 타이밍이 제어됨에 따라, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2) 중 센싱 시간이 보다 긴 제1 서브 픽셀(SP1)에 대한 센싱 구동이 빨리 완료되도록 줄 수 있다. 이에 따라, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)에 대한 센싱이 전체적으로 빨리 완료될 수 있다.
도 17a 및 도 17b는 본 개시의 실시예들에 따른 표시 장치(100)에서, 샘플링 스플릿 제어(Sampling Split Control)에 기초하여, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)에 대한 센싱 구동 타이밍 다이어그램을 나타낸다.
도 17a 및 도 17b에서의 구동 타이밍 다이어그램들은, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth1)과 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth2)이 포지티브 문턱 전압(Positive Vth)인 경우를 가정한 것이다.
도 17a에서의 구동 타이밍 다이어그램은, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth1)과 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth2)이 동일한 경우를 가정한 것이다.
도 17b에서의 구동 타이밍 다이어그램은, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth1)이 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 문턱 전압(Vth2)보다 큰 경우를 가정한 것이다.
도 17a 및 도 17b를 참조하면, 샘플링 스플릿 제어 방식의 경우, 제1 서브 픽셀(SP1)에 대한 센싱 구동 기간 중 샘플링 동작과 제2 서브 픽셀(SP2)에 대한 센싱 구동 기간 중 샘플링 동작이 독립적으로 진행될 수 있다. 이를 위해, 제1 샘플링 스위치(SAM1)의 스위칭 동작과 제2 샘플링 스위치(SAM2)의 스위칭 동작은 서로 독립적으로 이루어질 수 있다.
도 17a 및 도 17b를 참조하면, 샘플링 스플릿 제어 방식에 따르면, 제1 트래킹 기간(Ttrack1)의 시작 시점은 제2 트래킹 기간(Ttrack2)의 시작 시점과 동일할 수 있다. 제1 트래킹 기간(Ttrack1)의 종료 시점은 제2 트래킹 기간(Ttrack2)의 종료 시점보다 느릴 수 있다.
즉, 제1 서브 픽셀(SP1)에 대한 센싱 구동 중 트래킹 동작은 제2 서브 픽셀(SP2)에 대한 센싱 구동 중 트래킹 동작보다 더 오랫동안 진행될 수 있다. 왜냐하면, 제1 서브 픽셀(SP1) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 포화 상태에 도달하는데 걸리는 제1 포화 시간(Tsat1)이 제2 서브 픽셀(SP2) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 포화 상태에 도달하는데 걸리는 제2 포화 시간(Tsat2)보다 더 길기 때문이다.
도 17a 및 도 17b를 참조하면, 샘플링 스플릿 제어 방식에 따르면, 제1 샘플링 스위치(SAM1)의 턴-온 시점은 제2 샘플링 스위치(SAM2)의 턴-온 시점보다 느릴 수 있다.
도 17a 및 도 17b를 참조하면, 샘플링 스플릿 제어 방식에 따르면, 제1 전원 스위치(SPRE1)의 턴-오프 시점은 제2 전원 스위치(SPRE2)의 턴-오프 시점과 동일할 수 있다.
이상에서 설명한 본 개시의 실시예들에 의하면, 센싱 시간을 단축시킬 수 있는 표시 장치(100) 및 구동 회로를 제공할 수 있다.
본 개시의 실시예들에 의하면, 트랜지스터들의 채널 사이즈 편차가 존재하는 서브 픽셀들에 대한 센싱 시간을 단축시킬 수 있는 표시 장치(100) 및 구동 회로를 제공할 수 있다.
본 개시의 실시예들에 의하면, 센싱 시간 편차가 존재하는 서브 픽셀들에 대한 센싱 구동을 동시에 종료하여 보상 효율성을 높여줄 수 있는 표시 장치(100) 및 구동 회로를 제공할 수 있다.
본 개시의 실시예들에 의하면, 본 개시의 실시예들에 의하면, 더블 레이트 구동(제2 구동 방식) 환경에서도, 적용될 수 있는 센싱 시간 단축 기능을 갖는 표시 장치(100) 및 구동 회로를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 데이터 라인 및 제2 데이터 라인;
    제1 기준 전압 라인 및 제2 기준 전압 라인;
    상기 제1 데이터 라인 및 상기 제1 기준 전압 라인과 연결되고, 발광 소자 및 구동 트랜지스터를 포함하는 제1 서브 픽셀; 및
    상기 제2 데이터 라인 및 상기 제2 기준 전압 라인과 연결되고, 발광 소자 및 구동 트랜지스터를 포함하는 제2 서브 픽셀을 포함하고,
    상기 제1 서브 픽셀의 구동 기간은, 상기 제1 기준 전압 라인에 기준 전압이 인가되는 제1 초기화 기간과, 상기 제1 기준 전압 라인의 전압이 상기 기준 전압에서 상승하기 시작하여 상승하다가 포화되는 제1 트래킹 기간을 포함하고,
    상기 제2 서브 픽셀의 구동 기간은, 상기 제2 기준 전압 라인에 기준 전압이 인가되는 제2 초기화 기간과, 상기 제2 기준 전압 라인의 전압이 상기 기준 전압에서 상승하기 시작하여 상승하다가 포화되는 제2 트래킹 기간을 포함하고,
    상기 제1 트래킹 기간의 시작 시점이 상기 제2 트래킹 기간의 시작 시점보다 빠르거나, 상기 제1 트래킹 기간의 종료 시점이 상기 제2 트래킹 기간의 종료 시점보다 느린 표시 장치.
  2. 제1항에 있어서,
    상기 제1 서브 픽셀에 포함된 상기 구동 트랜지스터의 채널 사이즈는 상기 제2 서브 픽셀에 포함된 상기 구동 트랜지스터의 채널 사이즈 이하인 표시 장치.
  3. 제1항에 있어서,
    상기 제1 초기화 기간의 시작 시점은 상기 제2 초기화 기간의 시작 시점보다 빠르고, 상기 제1 초기화 기간의 종료 시점은 상기 제2 초기화 기간의 종료 시점보다 빠르고,
    상기 제1 트래킹 기간의 길이는 상기 제2 트래킹 기간의 길이보다 길고,
    상기 제1 트래킹 기간의 시작 시점은 상기 제2 트래킹 기간의 시작 시점보다 빠르고, 상기 제1 트래킹 기간의 종료 시점은 상기 제2 트래킹 기간의 종료 시점과 동일한 표시 장치.
  4. 제1항에 있어서,
    상기 제1 초기화 기간의 시작 시점은 상기 제2 초기화 기간의 시작 시점과 동일하고, 상기 제1 초기화 기간의 종료 시점은 상기 제2 초기화 기간의 종료 시점보다 빠르고,
    상기 제1 트래킹 기간의 길이는 상기 제2 트래킹 기간의 길이보다 길고,
    상기 제1 트래킹 기간의 시작 시점은 상기 제2 트래킹 기간의 시작 시점보다 빠르고, 상기 제1 트래킹 기간의 종료 시점은 상기 제2 트래킹 기간의 종료 시점과 동일한 표시 장치.
  5. 제1항에 있어서,
    상기 제1 트래킹 기간의 길이는 상기 제2 트래킹 기간의 길이보다 길고,
    상기 제1 트래킹 기간의 시작 시점은 상기 제2 트래킹 기간의 시작 시점과 동일하고, 상기 제1 트래킹 기간의 종료 시점은 상기 제2 트래킹 기간의 종료 시점보다 느린 표시 장치.
  6. 제1항에 있어서,
    상기 제1 서브 픽셀은 제1 색상의 빛을 발광하고, 상기 제2 서브 픽셀은 상기 제1 색상과 다른 제2 색상의 빛을 발광하는 표시 장치.
  7. 제6항에 있어서,
    상기 제1 서브 픽셀의 구동 기간과 상기 제2 서브 픽셀의 구동 기간은 시간적으로 중첩되는 표시 장치.
  8. 제6항에 있어서,
    상기 제1 서브 픽셀의 구동 기간과 상기 제2 서브 픽셀의 구동 기간은 시간적으로 중첩되지 않는 표시 장치.
  9. 제1항에 있어서,
    상기 제1 서브 픽셀과 상기 제1 기준 전압 라인 사이에는 다른 서브 픽셀이 배치되지 않고, 상기 제2 서브 픽셀과 상기 제2 기준 전압 라인 사이에는 제3 서브 픽셀이 배치되고, 상기 제3 서브 픽셀은 상기 제2 기준 전압 라인과 연결되는 표시 장치.
  10. 제9항에 있어서,
    상기 제3 서브 픽셀에 포함된 구동 트랜지스터의 채널 사이즈는 상기 제2 서브 픽셀에 포함되는 구동 트랜지스터의 채널 사이즈 이하인 표시 장치.
  11. 제1항에 있어서,
    상기 제1 서브 픽셀과 상기 제2 서브 픽셀 사이에 제4 서브 픽셀이 배치되고,
    상기 제4 서브 픽셀은 상기 제1 기준 전압 라인과 연결되는 표시 장치.
  12. 제11항에 있어서,
    상기 제4 서브 픽셀에 포함된 구동 트랜지스터의 채널 사이즈는 상기 제1 서브 픽셀에 포함되는 구동 트랜지스터의 채널 사이즈 이상인 표시 장치.
  13. 제1항에 있어서,
    상기 제1 기준 전압 라인 및 상기 제2 기준 전압 라인 각각의 전압을 측정하기 위해 구성된 측정 회로;
    상기 제1 기준 전압 라인 및 기준 전압 인가 노드 간의 연결을 스위칭 하는 제1 전원 스위치;
    상기 제1 기준 전압 라인 및 상기 측정 회로 간의 연결을 스위칭 하는 제1 샘플링 스위치;
    상기 제2 기준 전압 라인 및 상기 기준 전압 인가 노드 간의 연결을 스위칭 하는 제2 전원 스위치; 및
    상기 제2 기준 전압 라인 및 상기 전압 측정 회로 간의 연결을 스위칭 하는 제2 샘플링 스위치를 포함하는 표시 장치.
  14. 제10항에 있어서,
    상기 제1 전원 스위치의 턴-온 시점은 상기 제2 전원 스위치의 턴-온 시점보다 빠르고, 상기 제1 전원 스위치의 턴-오프 시점은 상기 제2 전원 스위치의 턴-오프 시점보다 빠르고,
    상기 제1 샘플링 스위치의 턴-온 시점은 상기 제2 샘플링 스위치의 턴-온 시점과 동일한 표시 장치.
  15. 제10항에 있어서,
    상기 제1 전원 스위치의 턴-온 시점은 상기 제2 전원 스위치의 턴-온 시점과 동일하고, 상기 제1 전원 스위치의 턴-오프 시점은 상기 제2 전원 스위치의 턴-오프 시점보다 빠르고,
    상기 제1 샘플링 스위치의 턴-온 시점은 상기 제2 샘플링 스위치의 턴-온 시점과 동일한 표시 장치.
  16. 제10항에 있어서,
    상기 제1 샘플링 스위치의 턴-온 시점은 상기 제2 샘플링 스위치의 턴-온 시점보다 느리고, 상기 제1 전원 스위치의 턴-오프 시점은 상기 제2 전원 스위치의 턴-오프 시점과 동일한 표시 장치.
  17. 제1 데이터 라인과 전기적으로 연결된 제1 데이터 채널 단자;
    제2 데이터 라인과 전기적으로 연결된 제2 데이터 채널 단자;
    제1 기준 전압 라인과 전기적으로 연결된 제1 센싱 채널 단자;
    제2 기준 전압 라인과 전기적으로 연결된 제2 센싱 채널 단자; 및
    상기 제1 데이터 채널 단자로 제1 데이터 신호를 출력하고, 상기 제2 데이터 채널 단자로 제2 데이터 신호를 출력하기 위해 구성된 데이터 신호 공급부를 포함하고,
    상기 제1 센싱 채널 단자의 전압이 기준 전압에서 상승하기 시작하는 시점은 상기 제2 센싱 채널 단자의 전압이 상기 기준 전압에서 상승하기 시작하는 시점보다 빠르거나,
    상기 제1 센싱 채널 단자의 전압이 포화되는 시점은 상기 제2 센싱 채널 단자의 전압이 포화되는 시점보다 느린 구동 회로.
  18. 제17항에 있어서,
    상기 제1 기준 전압 라인 및 상기 제2 기준 전압 라인 각각의 전압을 측정하기 위해 구성된 측정 회로;
    상기 제1 기준 전압 라인 및 기준 전압 인가 노드 간의 연결을 스위칭 하는 제1 전원 스위치;
    상기 제1 기준 전압 라인 및 상기 측정 회로 간의 연결을 스위칭 하는 제1 샘플링 스위치;
    상기 제2 기준 전압 라인 및 상기 기준 전압 인가 노드 간의 연결을 스위칭 하는 제2 전원 스위치; 및
    상기 제2 기준 전압 라인 및 상기 전압 측정 회로 간의 연결을 스위칭 하는 제2 샘플링 스위치를 더 포함하는 구동 회로.
  19. 제17항에 있어서,
    상기 제1 데이터 채널 단자는 상기 제1 데이터 라인과 다른 데이터 라인과도 공통으로 전기적으로 연결되고, 상기 제2 데이터 채널 단자는 상기 제2 데이터 라인과 다른 데이터 라인과도 공통으로 전기적으로 연결되는 구동 회로.
  20. 제17항에 있어서,
    액티브 기간 동안, 상기 제1 데이터 라인에 출력되는 상기 제1 데이터 신호는 제1 색상에 관한 영상 데이터 신호이고,
    상기 액티브 기간 동안, 상기 제2 데이터 라인에 출력되는 상기 제2 데이터 신호는 제1 색상과 다른 제2 색상에 관한 영상 데이터 신호이고,
    파워 오프 신호 발생 이후, 제1 데이터 라인에 출력되는 상기 제1 데이터 신호와 상기 제2 데이터 라인에 출력되는 상기 제2 데이터 신호는 동일한 전압 값을 갖는 구동 회로.
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