KR20230018371A - 유닛 픽셀 및 디스플레이 장치 - Google Patents

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Abstract

본 개시의 일 실시예에 따른 유닛 픽셀은, 투명 기판; 상기 투명 기판 상에 정렬된 복수의 발광소자들; 상기 발광 소자들에 전기적으로 접속된 접속층들; 및 상기 접속층들 상부에 배치되며, 상기 접속층들에 전기적으로 접속된 본딩 패드들을 포함하되, 상기 본딩 패드들은 각각 상기 발광 소자들 중 적어도 하나와 수직 방향으로 부분적으로 중첩한다.

Description

유닛 픽셀 및 디스플레이 장치
예시적인 실시예들은 발광 소자를 갖는 유닛 픽셀 및 그것을 갖는 디스플레이 장치에 관한 것이다.
발광소자는 무기 광원인 발광 다이오드를 이용한 반도체 소자로, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
한편, 종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되었는데, 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 디스플레이 장치가 개발되고 있다. 이러한 디스플레이는 마이크로 LED 디스플레이로 지칭되기도 한다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비한다. 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
마이크로 LED 디스플레이의 경우, 각 서브 픽셀에 대응하여 마이크로 LED가 2차원 평면상에 배열되고, 이에 따라 하나의 기판 상에 수많은 개수의 마이크로 LED가 배치될 필요가 있다. 그런데 마이크로 LED는 그 크기가 예컨대 200마이크로 이하 나아가 100마이크로 이하로 대단히 작으며, 이러한 작은 크기로 인해 다양한 문제점이 발생한다. 특히, 작은 크기의 발광 다이오드를 핸들링하는 것이 어려워 디스플레이용 패널 상에 발광 다이오드를 직접 실장하는 것이 용이하지 않다.
예시적인 실시예들은 회로 기판에 실장하기에 적합한 유닛 픽셀 및 그것을 갖는 디스플레이 장치를 제공한다.
예시적인 실시예들은 고 신뢰성의 유닛 픽셀 및 그것을 갖는 디스 플레이 장치를 제공한다.
예시적인 실시예들은 소형 유닛 픽셀에서 범프 패드의 접촉 면적을 증가시킬 수 있는 유닛 픽셀 및 그것을 갖는 디스플레이 장치를 제공한다.
예시적인 실시예는 유닛 픽셀을 제공하는데, 이 유닛 픽셀은, 투명 기판; 상기 투명 기판 상에 정렬된 복수의 발광소자들; 상기 발광 소자들에 전기적으로 접속된 접속층들; 및 상기 접속층들 상부에 배치되며, 상기 접속층들에 전기적으로 접속된 본딩 패드들을 포함하되, 상기 본딩 패드들은 각각 상기 발광 소자들 중 적어도 하나와 수직 방향으로 부분적으로 중첩한다.
예시적인 실시예는 디스플레이 장치를 제공하는데, 이 디스플레이 장치는, 패드들을 갖는 회로 기판; 상기 회로 기판 상에 배치된 복수의 유닛 픽셀들; 및 상기 유닛 픽셀들을 상기 패드들에 본딩하는 본딩재들을 포함하되, 상기 유닛 픽셀 각각은, 투명 기판; 상기 투명 기판 상에 정렬된 복수의 발광소자들; 상기 발광 소자들에 전기적으로 접속된 접속층들; 및 상기 접촉층들 상부에 배치되며, 상기 접속층들에 전기적으로 접속된 본딩 패드들을 포함하고, 상기 본딩 패드들은 각각 상기 발광 소자들 중 적어도 하나와 수직 방향으로 부분적으로 중첩하며, 상기 본딩재들은 상기 본딩 패드들과 상기 회로 기판 상의 패드들을 본딩한다.
도 1은 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 2A는 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 2B는 도 2A의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 3A는 제1 실시예에 따른 유닛 픽셀을 설명하기 위한 개략적인 평면도이다.
도 3B는 도 3A의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 4A는 일 실시예에 따른 픽셀 모듈을 설명하기 위한 개략적인 평면도이다.
도 4B는 도 4A의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 4C는 일 실시예에 따른 픽셀 모듈을 설명하기 위한 개략적인 배면도이다.
도 4D는 일 실시예에 따른 픽셀 모듈을 설명하기 위한 개략적인 회로도이다.
도 4E는 일 실시예에 따른 픽셀 모듈을 설명하기 위한 개략적인 회로도이다.
도 5A는 제1 실시예에 따른 유닛 픽셀을 실장할 때 발생하는 문제를 설명하기 위한 개략도이다.
도 5B 제1 실시예에 따른 유닛 픽셀을 실장할 때 발생한 결함을 보여주는 이미지이다.
도 6A는 제2 실시예에 따른 유닛 픽셀을 설명하기 위한 개략적인 평면도이다.
도 6B는 도 6A의 절취선 D-D를 따라 취해진 개략적인 단면도이다.
도 7은 제2 실시예에 따른 유닛 픽셀을 실장한 디스플레이 장치를 설명하기 위한 개략적인 단면도이다.
도 8은 제2 실시예에 따른 유닛 픽셀들을 이용하여 형성한 디스플레이 장치의 몇몇 디스플레이 화면을 보여주는 이미지들이다.
도 9A는 제3 실시예에 따른 유닛 픽셀을 설명하기 위한 개략적인 평면도이다.
도 9B는 도 9A의 절취선 E-E를 따라 취해진 개략적인 단면도이다.
도 10A 내지 도 10F는 제3 실시에에 따른 유닛 픽셀을 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 11A는 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 11B는 도 11A의 절취선 F-F를 따라 취해진 개략적인 단면도이다.
도 12는 일 실시예에 따른 발광 소자의 표면 요철 패턴을 설명하기 위한 개략적인 단면도이다.
도 13은 발광 소자의 표면 요철 패턴을 보여주는 SEM 이미지이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분에 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
예시적인 실시예에 따른 유닛 픽셀은, 투명 기판; 상기 투명 기판 상에 정렬된 복수의 발광소자들; 상기 발광 소자들에 전기적으로 접속된 접속층들; 및 상기 접속층들 상부에 배치되며, 상기 접속층들에 전기적으로 접속된 본딩 패드들을 포함하되, 상기 본딩 패드들은 각각 상기 발광 소자들 중 적어도 하나와 수직 방향으로 부분적으로 중첩한다.
본딩 패드들을 발광 소자들과 중첩하도록 배치함으로써 본딩 패드들의 면적을 증가시킬 수 있어 리플로우 공정 등을 이용하여 유닛 픽셀을 회로 기판 상에 안정하게 실장시킬 수 있다.
상기 본딩 패드들 중 적어도 하나는 상기 발광 소자들 중 2개의 발광 소자들과 수직 방향으로 부분적으로 중첩할 수 있다.
상기 투명 기판은 상기 발광소자들을 대면하는 면에 요철 패턴을 가질 수 있다. 상기 요철 패턴에 의해 발광 소자들에서 방출되는 광의 지향각을 균일하게 할 수 있다.
상기 복수의 발광 소자는 각각 상기 투명 기판을 대면하는 면에 제1 요철 패턴 및 상기 제1 요철 패턴 상에 형성된 제2 요철 패턴을 가질 수 있다. 상기 제1 및 제2 요철 패턴에 의해 광 추출 효율을 개선할 수 있으며, 발광 소자들의 지향각을 균일하게 할 수 있다.
상기 복수의 발광 소자들은 서로 다른 색상의 광을 방출하는 적어도 3개의 발광 소자들을 포함할 수 있으며, 상기 적어도 3개의 발광 소자들은 일렬로 배열될 수 있다.
상기 유닛 픽셀은, 상기 투명 기판과 상기 발광 소자들 사이에 배치된 광 차단층; 및 상기 광 차단층과 상기 발광 소자들 사이에 배치된 접착층을 더 포함할 수 있으며, 상기 광 차단층은 상기 발광 소자들에서 생성된 광이 통과하는 창들을 가질 수 있으며, 상기 발광 소자들은 상기 창들에 대응하여 배치될 수 있다.
상기 유닛 픽셀은 상기 투명 기판과 상기 광 차단층 사이에 배치된 표면층을 더 포함할 수 있다.
상기 표면층은 상기 광 차단층의 접착력을 향상시켜 광 차단층이 투명 기판으로부터 박리되는 것을 방지한다.
상기 유닛 픽셀은, 상기 발광 소자를 덮는 단차 조절층을 더 포함할 수 있으며, 상기 단차 조절층은 상기 발광 소자들을 노출시키는 개구부들을 가질 수 있고, 상기 접속층들은 상기 단차 조절층 상에 배치되며, 상기 단차 조절층의 개구부들을 통해 상기 발광 소자들에 전기적으로 접속될 수 있다.
상기 유닛 픽셀은 상기 접속층들을 덮는 절연 물질층을 더 포함할 수 있으며, 상기 절연 물질층은 상기 접속층들을 노출시키는 개구부들을 가질 수 있고, 상기 본딩 패드들은 상기 절연 물질층의 개구부들을 통해 상기 접속층들에 전기적으로 접속될 수 있다.
상기 절연 물질층은 상기 접속층들의 측면과 함께 상기 단차 조절층의 측면을 덮을 수 있다.
일 실시예에 있어서, 상기 절연 물질층은 상기 단차 조절층의 두께보다 작은 두께를 가질 수 있다.
일 실시예에 있어서, 상기 단차 조절층 및 상기 절연 물질층은 폴리 이미드로 형성될 수 있다.
상기 발광 소자들은 각각, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 및 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 발광구조체; 및 상기 발광구조체 상에 배치된 제1 전극 패드 및 제2 전극패드를 포함할 수 있으며, 상기 단차 조절층의 개구부들은 상기 제1 및 제2 전극 패드들을 노출시킬 수 있다.
상기 발광 소자들은 각각 상기 발광 구조체와 상기 제1 및 제2 전극 패드들 사이에 배치된 절연층을 더 포함할 수 있으며, 상기 절연층은 분포 브래그 반사기를 포함할 수 있다.
상기 발광 소자들은 적색 발광 소자, 녹색 발광 소자, 및 청색 발광 소자를 포함할 수 있으며, 상기 청색 발광 소자의 절연층은 상기 적색 및 녹색 발광 소자의 절연층들보다 낮은 반사율을 가질 수 있다. 상기 청색 발광 소자의 절연층의 반사율을 낮게 함으로써 적색광, 녹색광, 및 청색광의 색 혼합 비율을 쉽게 조절할 수 있다.
일 실시예에 있어서, 상기 투명 기판은 300um × 300um 미만, 나아가, 200um × 200um 이하의 면적을 가질 수 있다.
예시적인 실시예에 따른 디스플레이 장치는, 패드들을 갖는 회로 기판; 상기 회로 기판 상에 배치된 복수의 유닛 픽셀들; 및 상기 유닛 픽셀들을 상기 패드들에 본딩하는 본딩재들을 포함하되, 상기 유닛 픽셀 각각은, 투명 기판; 상기 투명 기판 상에 정렬된 복수의 발광소자들; 상기 발광 소자들에 전기적으로 접속된 접속층들; 및 상기 접속층들 상부에 배치되며, 상기 접속층들에 전기적으로 접속된 본딩 패드들을 포함하고, 상기 본딩 패드들은 각각 상기 발광 소자들 중 적어도 하나와 수직 방향으로 부분적으로 중첩하며, 상기 본딩재들은 상기 본딩 패드들과 상기 회로 기판 상의 패드들을 본딩한다.
상기 본딩재들은 솔더일 수 있다.
상기 유닛 픽셀은 상기 투명 기판과 상기 발광 소자들 사이에 배치된 광 차단층; 및 상기 광 차단층과 상기 발광 소자들 사이에 배치된 접착층을 더 포함할 수 있으며, 상기 광 차단층은 상기 발광 소자들에서 생성된 광이 통과하는 창들을 갖고, 상기 발광 소자들은 상기 창들에 대응하여 배치될 수 있다.
상기 투명 기판은 300um × 300um 미만, 나아가, 200um × 200um 이하의 면적을 가질 수 있다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예를 보다 상세하게 설명한다.
도 1은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 1을 참조하면, 디스플레이 장치(10000)는 패널 기판(2100) 및 복수의 픽셀 모듈(1000)을 포함한다.
디스플레이 장치(10000)는, 특별히 한정되는 것은 아니나, 마이크로 LED TV, 스마트 워치, VR 헤드셋과 같은 VR 디스플레이 장치, 또는 증강 현실 안경과 같은 AR 디스플레이 장치를 포함할 수 있다.
패널 기판(2100)은 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에서, 패널 기판(2100)은 내부에 배선 및 저항을 포함할 수 있으며, 다른 실시예에서, 패널 기판(2100)은 배선, 트랜지스터 및 커패시터들을 포함할 수 있다. 패널 기판(2100)은 또한 배치된 회로에 전기적으로 접속할 수 있는 패드들을 상면에 가질 수 있다.
일 실시예에 있어서, 복수의 픽셀 모듈들(1000)이 패널 기판(2100) 상에 정렬된다. 각 픽셀 모듈(1000)은 회로 기판(1001) 및 회로 기판(1001) 상에 배치된 복수의 유닛 픽셀들(100)을 포함할 수 있다. 다른 실시예에 있어서, 복수의 유닛 픽셀들(100)이 직접 패널 기판(2100) 상에 배열될 수도 있다.
각 유닛 픽셀(100)은 복수의 발광 소자들(10a, 10b, 10c)을 포함한다. 발광소자들(10a, 10b, 10c)은 서로 다른 색상의 광을 방출할 수 있다. 각 유닛 픽셀(100) 내의 발광 소자들(10a, 10b, 10c)은 도 1에 도시한 바와 같이 일렬로 배열될 수 있다. 일 실시예에 있어서, 발광소자들(10a, 10b, 10c)은 이미지가 구현되는 디스플레이 화면에 대해 수직 방향으로 배열될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 발광소자들(10a, 10b, 10c)은 이미지가 구현되는 디스플레이 화면에 대해 수평 방향으로 배열될 수도 있다.
이하에서, 디스플레이 장치(10000) 내에 배치된 발광 소자들(10a, 10b, 10c), 유닛 픽셀(100) 및 픽셀 모듈(1000)의 순서로 디스플레이 장치(10000)의 각 구성 요소를 상세히 설명한다.
우선, 도 2A는 본 개시의 일 실시예에 따른 발광 소자(10a)를 설명하기 위한 개략적인 평면도이고, 도 2B는 도 2A의 절취선 A-A를 따라 취해진 개략적인 단면도이다. 여기서 발광 소자(10a)를 예를 들어 설명하지만, 발광 소자들(10b, 10c)도 대체로 유사한 구조를 가지므로, 서로 중복되는 설명은 생략한다.
도 2A 및 도 2B를 참조하면, 발광 소자(10a)는 제1 도전형 반도체층(21), 활성층(23), 및 제2 도전형 반도체층(25)을 포함하는 발광 구조체를 포함한다. 또한, 발광 소자(10a)는 오믹 콘택층(27), 절연층(29), 제1 전극 패드(31), 및 제2 전극 패드(33)를 포함할 수 있다.
발광 구조체, 즉, 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 기판 상에 성장될 수 있다. 상기 기판은 질화갈륨 기판, GaAs 기판, Si 기판, 사파이어 기판, 특히 패터닝된 사파이어 기판 등 반도체 성장용으로 사용될 수 있는 다양한 기판일 수 있다. 성장 기판은 반도체층들로부터 기계적 연마, 레이저 리프트 오프, 케미컬 리프트 오프 등의 기술을 이용하여 분리될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 기판의 일부가 잔류하여 제1 도전형 반도체층(21)의 적어도 일부를 구성할 수도 있다.
일 실시예에서, 적색 광을 방출하는 발광 소자(10a)의 경우, 반도체층들은 갈륨 비화물(aluminum gallium arsenide, AlGaAs), 갈륨 비소 인화물(gallium arsenide phosphide, GaAsP), 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide, AlGaInP), 또는 갈륨 인화물(gallium phosphide, GaP)을 포함할 수 있다.
녹색 광을 방출하는 발광 소자(10b)의 경우, 반도체층들은 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 또는 알루미늄 갈륨 인화물(AlGaP)을 포함할 수 있다.
일 실시예에서, 청색 광을 방출하는 발광 소자(10c)의 경우, 반도체층은 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 또는 아연 셀렌화물(zinc selenide, ZnSe)을 포함할 수 있다.
제1 도전형과 제2 도전형은 서로 반대 극성으로서, 제1 도전형이 n형인 경우, 제2 도전형은 p이며, 제1 도전형이 p형인 경우, 제2 도전형은 n형이 된다.
제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 금속유기화학 기상 성장법(MOCVD)과 같은 공지의 방법을 이용하여 챔버 내에서 기판 상에 성장될 수 있다. 또한, 제1 도전형 반도체층(21)은 n형 불순물 (예를 들어, Si, Ge, Sn)을 포함하고, 제2 도전형 반도체층(25)은 p형 불순물(예를 들어, Mg, Sr, Ba)을 포함한다. 일 실시예에서, 제1 도전형 반도체층(21)은 도펀트로서 Si를 포함하는 GaN 또는 AlGaN을 포함할 수 있고, 제2 도전형 반도체층(25)은 도펀트로서 Mg을 포함하는 GaN 또는 AlGaN을 포함할 수 있다.
도면에서 제1 도전형 반도체층(21) 및 제2 도전형 반도체층(25)이 각각 단일층인 것으로 도시하지만, 이들 층들은 다중층일 수 있으며, 또한 초격자층을 포함할 수도 있다. 활성층(23)은 단일양자우물 구조 또는 다중양자우물 구조를 포함할 수 있고, 원하는 파장을 방출하도록 질화물계 반도체의 조성비가 조절된다. 예를 들어, 활성층(23)은 청색광, 녹색광, 적색광 또는 자외선을 방출할 수 있다.
제2 도전형 반도체층(25) 및 활성층(23)은 메사(M) 구조를 가지고 제1 도전형 반도체층(21) 상에 배치될 수 있다. 메사(M)는 제2 도전형 반도체층(25) 및 활성층(23)을 포함하며, 도 2B에 도시한 바와 같이, 제1 도전형 반도체층(21)의 일부를 포함할 수도 있다. 메사(M)는 제1 도전형 반도체층(21)의 일부 영역 상에 위치하며, 메사(M) 주위에 제1 도전형 반도체층(21)의 상면이 노출될 수 있다.
한편, 상기 제1 도전형 반도체층(21)은 표면 텍스쳐링에 의한 요철 패턴(21p)을 가질 수 있다. 표면 텍스쳐링은 예를 들어 건식 또는 습식 식각 공정을 이용한 패터닝에 의해 수행될 수 있다. 예를 들어, 콘 형상의 돌출부들이 형성될 수 있으며, 콘의 높이는 2 내지 3um, 콘 간격은 1.5 내지 2um, 콘의 바닥 직경은 약 3um 내지 5um 일 수 있다. 콘은 또한 절두형일 수 있으며, 이 경우, 콘의 상면 직경은 약 2 내지 3um 일 수 있다. 나아가, 요철 패턴(21p)에 미세 요철이 추가로 형성될 수도 있다. 미세 요철은 예를 들어 습식 식각을 이용하여 형성될 수 있다. 제1 도전형 반도체층(21)의 표면에 요철 패턴(21p)을 형성함으로써 내부 전반사를 줄여 광 추출 효율을 증가시킬 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c) 모두 제1 도전형 반도체층에 표면 텍스쳐링이 수행될 수 있으나, 이에 한정되는 것은 아니며, 일부 발광 소자는 표면 텍스쳐링이 수행되지 않을 수도 있다.
또한, 상기 메사(M)는 제1 도전형 반도체층(21)을 노출시키는 관통홀(25a)을 가질 수 있다. 관통홀(25a)은 메사(M)의 일측 가장자리에 가깝게 배치될 수 있으나, 이에 한정되는 것은 아니며, 메사(M)의 중앙에 배치될 수도 있다.
오믹 콘택층(27)은 제2 도전형 반도체층(25) 상에 배치되어 제2 도전형 반도체층(25)에 오믹 콘택한다. 오믹 콘택층(27)은 단일 층, 또는 다중 층으로 형성될 수 있으며, 투명 도전성 산화막 또는 금속막으로 형성될 수 있다. 투명 도전성 산화막은 예를 들어 ITO 또는 ZnO 등을 예로 들 수 있으며, 금속막으로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금을 예로 들 수 있다.
절연층(29)은 메사(M) 및 오믹 콘택층(27)을 덮는다. 나아가, 절연층(29)은 메사(M) 주위에 노출된 제1 도전형 반도체층(21)의 상면 및 측면을 덮을 수 있다. 한편, 절연층(29)은 오믹 콘택층(27)을 노출시키는 개구부(29a) 및 관통홀(25a) 내에서 제1 도전형 반도체층(21)을 노출시키는 개구부(29b)를 가질 수 있다. 절연층(29)은 실리콘 산화막 또는 실리콘 질화막의 단일층 또는 다중층으로 형성될 수 있다. 또한, 절연층(29)은 분포 브래그 반사기와 같은 절연 반사기를 포함할 수도 있다.
제1 전극 패드(31) 및 제2 전극 패드(33)는 절연층(29) 상에 배치된다. 제2 전극 패드(33)는 개구부(29a)를 통해 오믹 콘택층(27)에 전기적으로 접속될 수 있으며, 제1 전극 패드(31)는 개구부(29b)를 통해 제1 도전형 반도체층(21)에 전기적으로 접속될 수 있다.
제1 및/또는 제2 전극 패드들(31, 33)은 단일 층, 또는 다중층 금속으로 형성될 수 있다. 제1 및/또는 제2 전극 패드들(31, 33)의 재료로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금 등이 사용될 수 있다.
본 개시의 일 실시예에 따른 발광 소자(10a)가 도면과 함께 간략하게 설명되었으나, 발광 소자(10a)는 상술한 층 이외에도 부가적인 기능을 갖는 층을 더 포함할 수 있다. 예를 들어, 광을 반사하는 반사층, 특정 구성 요소를 절연하기 위한 추가 절연층, 솔더의 확산을 방지하는 솔더 방지층 등 다양한 층이 더 포함될 수 있다.
또한, 플립칩 타입의 발광 소자를 형성함에 있어, 다양한 형태로 메사를 형성할 수 있으며, 제1 및 제2 전극 패드들(31, 33)의 위치나 형상 또한 다양하게 변경될 수 있다. 또한, 오믹 콘택층(27)은 생략될 수도 있으며, 제2 전극 패드(33)가 제2 도전형 반도체층(25)에 직접 접촉할 수도 있다. 또한, 제1 전극 패드(31)가 직접 제1 도전형 반도체층(21)에 접속하는 것으로 도시하지만, 관통홀(25a)에 노출된 제1 도전형 반도체층(21) 상에 콘택층이 먼저 형성되고, 제1 전극 패드(31)가 상기 콘택층에 접속할 수도 있다.
도 3A는 본 개시의 제1 실시예에 따른 유닛 픽셀(100)을 설명하기 위한 개략적인 평면도이고, 도 3B는 도 3A의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 3A 및 도 3B를 참조하면, 유닛 픽셀(100)은 투명 기판(121), 제1 내지 제3 발광 소자들(10a, 10b, 10c), 표면층(122), 광 차단층(123), 접착층(125), 단차 조절층(127), 접속층들(129a, 129b, 129c, 129d), 범프들(133a, 133b, 133c, 133d), 및 보호층(131)을 포함할 수 있다.
유닛 픽셀(100)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)을 포함하여 하나의 픽셀을 제공한다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 서로 다른 색상의 광을 방출하며, 이들은 각각 서브 픽셀에 대응한다.
투명 기판(121)은 PET, 유리 기판, 쿼츠, 사파이어 기판 등 광 투과성 기판이다. 투명 기판(121)은 디스플레이 장치(도 1의 10000)의 광 방출면에 배치되며, 발광 소자들(10a, 10b, 10c)에서 방출된 광은 투명 기판(121)을 통해 외부로 방출된다. 투명 기판(121)은 발광 소자들(10a, 10b, 10c)을 대면하는 면에 요철 패턴(121p)을 포함할 수 있다. 요철 패턴(121p)은 발광 소자들(10a, 10b, 10c)에서 방출된 광을 산란시켜 지향각을 증가시킨다. 또한, 서로 다른 지향각 특성을 갖는 발광 소자들(10a, 10b, 10c)에서 방출된 광이 상기 요철 패턴(121p)에 의해 균일한 지향각으로 방출되도록 할 수 있다. 이에 따라, 보는 각도에 따라 색차가 발생하는 것을 방지할 수 있다.
요철 패턴(121p)은 규칙적일 수도 있고 불규칙적일 수도 있다. 요철 패턴(121P)은 예를 들어 3um의 피치, 2.8um의 직경, 및 1.8um의 높이를 가질 수 있다. 요철 패턴(121p)은 일반적으로 패터닝된 사파이어 기판에 적용되는 패턴일 수 있으나, 이에 한정되지 않는다.
투명 기판(121)은 또한 반사방지 코팅을 포함할 수 있으며, 또는 글래어 방지층을 포함하거나 글래어 방지 처리될 수 있다. 투명 기판(121)은, 예를 들어, 50um ~ 300um의 두께를 가질 수 있다.
투명 기판(121)이 광 방출면에 배치되므로, 투명 기판(121)은 회로를 포함하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 회로를 포함할 수도 있다.
한편, 하나의 투명 기판(121)에 하나의 유닛 픽셀(100)이 형성된 것을 도시하지만, 하나의 투명 기판(121)에 복수의 유닛 픽셀들(100)이 형성될 수도 있다.
표면층(122)은 투명 기판(121)의 요철 패턴(121p)을 덮는다. 표면층(122)은 요철 패턴(121p)의 형상을 따라 형성될 수 있다. 표면층(122)은 그 위에 형성되는 광 차단층(123)의 접착력을 향상시키기 위해 형성된다. 예를 들어, 표면층(122)은 실리콘 산화막으로 형성될 수 있다. 표면층(122)은 투명 기판(121)의 종류에 따라 생략될 수도 있다.
광 차단층(123)은 카본 블랙과 같이 광을 흡수하는 흡수 물질을 포함할 수 있다. 광 흡수 물질은 발광 소자들(10a, 10b, 10c)에서 생성된 광이 투명 기판(121)과 발광소자들(10a, 10b, 10c) 사이의 영역에서 측면측으로 누설되는 것을 방지하며, 디스플레이 장치의 콘트라스트를 향상시킨다.
광 차단층(123)은 발광 소자들(10a, 10b, 10c)에서 생성된 광이 투명 기판(121)으로 입사되도록 광 진행 경로를 위한 창(123a)을 가질 수 있으며, 이를 위해 투명 기판(121) 상에서 투명 기판(121)을 노출하도록 패터닝될 수 있다. 창(123a)의 폭은 발광 소자의 폭보다 좁을 수 있으나, 이에 한정되는 것은 아니며, 발광 소자의 폭보다 크거나 같을 수도 있다.
광 차단층(123)의 창(123a)은 또한 발광 소자들(10a, 10b, 10c)의 정렬 위치를 정의한다. 따라서, 발광 소자들(10a, 10b, 10c)의 정렬 위치를 정의하기 위한 별도의 정렬 마커들을 생략할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 발광 소자들(10a, 10b, 10c)을 정렬하기 위한 위치를 제공하기 위해 정렬 마커들이 투명 기판(121) 상에 또는 광 차단층(123)이나 접착층(125) 상에 제공될 수도 있다.
접착층(125)은 투명 기판(121) 상에 부착된다. 접착층(125)은 광 차단층(123)을 덮을 수 있다. 접착층(125)은 투명 기판(121)의 전면 상에 부착될 수 있으나, 이에 한정되는 것은 아니며, 투명 기판(121)의 가장자리 근처 영역을 노출하도록 일부 영역에 부착될 수도 있다. 접착층(125)은 발광 소자들(10a, 10b, 10c)을 투명 기판(121)에 부착하기 위해 사용된다. 접착층(125)은 광 차단층(123)에 형성된 창(123a)을 채울 수 있다.
접착층(125)은 광 투과성 층으로 형성될 수 있으며, 발광 소자들(10a, 10b, 10c)에서 방출된 광을 투과시킨다. 접착층(125)은 유기 접착제를 이용하여 형성될 수 있다. 예를 들어, 접착층(125)은 투명 에폭시를 이용하여 형성될 수 있다. 또한, 접착층(125)은 광을 확산시키기 위해, SiO2, TiO2, ZnO 등의 확산 물질(diffuser)을 포함할 수 있다. 광 확산 물질은 발광 소자들(10a, 10b, 10c)이 광 방출면으로부터 관찰되는 것을 방지한다.
한편, 제1 내지 제3 발광 소자들(10a, 10b, 10c)이 투명 기판(121) 상에 배치된다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 접착층(125)에 의해 투명 기판(121)에 부착될 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 광 차단층(123)의 창들(123a)에 대응하여 배치될 수 있다. 광 차단층(123)이 생략된 경우, 정렬 마커들이 발광 소자들(10a, 10b, 10c)의 정렬 위치를 제공하기 위해 추가될 수 있다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 예컨대, 적색 발광 소자, 녹색 발광 소자, 청색 발광 소자일 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c) 각각의 구체적인 구성은 앞서 도 2A 및 도 2B를 참조하여 설명한 바와 같으므로, 상세한 설명을 생략한다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 도 3A에 도시한 바와 같이, 일렬 로 배열될 수 있다. 특히, 투명 기판(121)이 사파이어 기판인 경우, 사파이어 기판은 절단 방향에 따라 결정면에 의해 깨끗한 절단면들(예컨대, m면)과 그렇지 않은 절단면들(예컨대, a면)을 포함할 수 있다. 예를 들어, 4각형 형상으로 절단될 경우, 양측 두 개의 절단면들(예컨대, m면)은 결정면을 따라 깨끗하게 절단될 수 있으며, 이들 절단면들에 수직하게 배치된 다른 두 개의 절단면들(예컨대, a면)은 그렇지 않을 수 있다. 이 경우, 사파이어 기판(121)의 깨끗한 절단면들이 발광 소자들(10a, 10b, 10c)의 정렬 방향에 나란할 수 있다. 예를 들어, 도 3A에서는 깨끗한 절단면들(예컨대, m면)이 상하에 배치되고, 다른 두 개의 절단면들(예컨대, a면)이 좌우에 배치될 수 있다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 앞서 도 2A 및 도 2B를 참조하여 설명한 것일 수 있으나, 이에 한정되는 것은 아니며, 수평형 또는 플립칩 구조의 다양한 발광 소자들이 사용될 수 있다.
단차 조절층(127)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)을 덮는다. 단차 조절층(127)은 발광 소자들(10a, 10b, 10c)의 제1 및 제2 전극 패드들(31, 33)을 노출시키는 개구부들(127a)을 갖는다. 단차 조절층(127)은 접속층들(129a, 129b, 129c, 129d)이 형성되는 면의 높이를 일정하게 조절하여 접속층들을 안전하게 형성할 수 있도록 돕는다. 나아가, 단차 조절층(127)은 범프들(133a, 133b, 133c 133d)이 형성되는 위치의 높이를 균일화할 수 있다. 단차 조절층(127)은 예컨대 감광성 폴리이미드로 형성될 수 있다.
단차 조절층(127)은 접착층(125)의 가장자리로 둘러싸인 영역 내에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 단차 조절층(127)은 접착층(125)의 가장자리를 부분적으로 노출시키도록 형성될 수도 있다.
제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 형성된다. 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127)의 개구부들(127a)을 통해 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제1 및 제2 전극 패드들(31, 33)에 접속할 수 있다.
일 실시예에서, 도 3A 및 도 3B에 도시한 바와 같이, 제1 접속층(129a)은 제1 발광 소자(10a)의 제2 도전형 반도체층에 전기적으로 접속하고, 제2 접속층(129b)은 제2 발광 소자(10b)의 제2 도전형 반도체층에 전기적으로 접속하고, 제3 접속층(129c)은 제3 발광 소자(10c)의 제2 도전형 반도체층에 전기적으로 접속할 수 있으며, 제4 접속층(129d)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제1 도전형 반도체층들에 전기적으로 공통 접속할 수 있다. 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 함께 형성될 수 있으며, 예컨대, Au를 포함할 수 있다.
범프들(133a, 133b, 133c, 133d)은 각각 상기 접속층들(129a, 129b, 129c, 129d) 상에 형성된다. 예를 들어, 제1 범프(133a)는 제1 접속층(129a)을 통해 제1 발광 소자(10a)의 제2 도전형 반도체층에 전기적으로 접속될 수 있으며, 제2 범프(133b)는 제2 접속층(129b)을 통해 제2 발광 소자(10b)의 제2 도전형 반도체층에 전기적으로 접속될 수 있고, 제3 범프(133c)는 제3 접속층(129c)을 통해 제3 발광 소자(10c)의 제2 도전형 반도체층에 전기적으로 접속될 수 있다. 한편, 제4 범프(133d)는 제4 접속층(129d)을 통해 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제1 도전형 반도체층들에 전기적으로 공통 접속될 수 있다. 범프들(133a, 133b, 133c, 133d)은 예를 들어, AuSn, SnAg, Sn, CuSn, CuN, CuAg, Sb, Ni, Zn, Mo, Co, 솔더 등의 금속 및/또는 금속 합금으로 형성될 수 있다.
다른 실시예에서, 제1 접속층(129a)은 제1 발광 소자(10a)의 제1 도전형 반도체층에 전기적으로 접속하고, 제2 접속층(129b)은 제2 발광 소자(10b)의 제1 도전형 반도체층에 전기적으로 접속하고, 제3 접속층(129c)은 제3 발광 소자(10c)의 제1 도전형 반도체층에 전기적으로 접속할 수 있으며, 제4 접속층(129d)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제2 도전형 반도체층들에 전기적으로 공통 접속할 수 있다. 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 함께 형성될 수 있다.
나아가, 범프들(133a, 133b, 133c, 133d)은 각각 상기 접속층들(129a, 129b, 129c, 129d) 상에 형성된다. 예를 들어, 제1 범프(133a)는 제1 접속층(129a)을 통해 제1 발광 소자(10a)의 제1 도전형 반도체층에 전기적으로 접속될 수 있으며, 제2 범프(133b)는 제2 접속층(129b)을 통해 제2 발광 소자(10b)의 제1 도전형 반도체층에 전기적으로 접속될 수 있고, 제3 범프(133c)는 제3 접속층(129c)을 통해 제3 발광 소자(10c)의 제1 도전형 반도체층에 전기적으로 접속될 수 있다. 한편, 제4 범프(133d)는 제4 접속층(129d)을 통해 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제2 도전형 반도체층들에 전기적으로 공통 접속될 수 있다.
한편, 보호층(131)이 범프들(133a, 133b, 133c, 133d)의 측면을 덮으며, 단차 조절층(127)을 덮을 수 있다. 또한, 보호층(131)은 단차 조절층(127) 주위에 노출된 접착층(125)을 덮을 수 있다. 보호층(131)은 예컨대, 감광성 솔더 레지스트(PSR)로 형성될 수 있으며, 따라서, 보호층(131)을 먼저 사진 및 현상을 통해 패터닝한 후, 범프들(133a, 133b, 133c, 133d)을 형성할 수 있다. 이를 위해, 보호층(131)은 접속층들(129a, 129b, 129c, 129d)을 노출시키는 개구부들을 갖도록 형성되고, 범프들(133a, 133b, 133c, 133d)이 보호층(131)의 개구부들 내에 형성될 수 있다. 범프들(133a, 133b, 133c, 133d)은 생략될 수도 있다.
보호층(131)은 광 누설을 방지하기 위해 백색 반사 물질 또는 흑색 에폭시와 같은 광 흡수 물질로 형성될 수 있다.
본 실시예에 있어서, 발광 소자들(10a, 10b, 10c)이 접착층(125)에 의해 투명 기판(121)에 부착된 것으로 설명하지만, 접착층(125) 대신 다른 결합기(coupler)를 이용하여 발광 소자들(10a, 10b, 10c)이 투명 기판(121)에 결합될 수도 있다. 예를 들어, 발광 소자들(10a, 10b, 10c)을 스페이서들을 이용하여 투명 기판(121)에 결합시킬 수 있으며, 따라서, 발광 소자들(10a, 10b, 10c)과 투명 기판(121) 사이의 영역에 기체 또는 액체가 채워질 수 있다. 이들 기체 또는 액체에 의해 발광 소자들(10a, 10b, 10c)에서 방출된 광을 투과시키는 광학층이 형성될 수 있다. 앞서 설명한 접착층(125)도 광학층의 일 예이다. 여기서, 광학층은 발광 소자들(10a, 10b, 10c)과는 다른 재료, 예컨대, 기체, 액체, 또는 고체로 형성되며, 따라서, 발광 소자들(10a, 10b, 10c) 내의 반도체층들의 재료와 구별된다.
도 4A는 본 개시의 일 실시예에 따른 픽셀 모듈(1000)을 설명하기 위한 개략적인 평면도이고, 도 4B는 도 4A의 절취선 C-C를 따라 취해진 개략적인 단면도이고, 도 4C는 픽셀 모듈(1000)의 배면도이고, 도 4D는 픽셀 모듈(1000)의 회로도이다.
도 4A 및 도 4B를 참조하면, 픽셀 모듈(1000)은 회로 기판(1001) 및 회로 기판(1001) 상에 배열된 유닛 픽셀들(100)을 포함한다. 나아가, 픽셀 모듈(1000)은 유닛 픽셀들(100)을 덮는 커버층(1010)을 더 포함할 수 있다.
회로 기판(1001)은 패널 기판(2100)과 발광 소자들(10a, 10b, 10c)을 전기적으로 연결하기 위한 회로를 가질 수 있다. 회로 기판(1001) 내의 회로는 다층 구조로 형성될 수 있다. 회로 기판(1001)은 또한 발광 소자들(10a, 10b, 10c)을 수동 매트릭스 구동 방식으로 구동하기 위한 수동 회로 또는 능동 매트릭스 구동 방식으로 구동하기 위한 능동 회로를 포함할 수도 있다. 회로 기판(1001)은 표면에 노출된 패드들(1003)을 포함할 수 있다. 패드들(1003)은 그 위에 실장될 유닛 픽셀들(100) 내의 범프들에 대응하여 배열될 수 있다.
유닛 픽셀들(100)의 구체적인 구성은 도 3A 및 도 3B를 참조하여 설명한 바와 같으므로, 중복을 피하기 위해 상세한 설명은 생략한다. 유닛 픽셀들(100)은 회로 기판(1001) 상에 정렬될 수 있다. 유닛 픽셀들(100)은 도 4A에 도시한 바와 같이 2×2 행렬로 배열될 수 있으나, 이에 한정되는 것은 아니며, 2×3, 3×3, 4×4, 5×5 등 다양한 행렬로 배열될 수 있다.
유닛 픽셀들(100)은 본딩재(1005)에 의해 회로 기판(1001)에 본딩된다. 예를 들어, 본딩재(1005)는 범프들(133a, 133b, 133c, 133d)을 패드들(1003)에 본딩할 수 있다. 본딩재(1005)는 예를 들어 솔더로 형성될 수 있다. 범프들(133a, 133b, 133c, 133d)이 솔더로 형성된 경우, 본딩재(1005)는 생략될 수도 있다.
커버층(1010)은 복수의 유닛 픽셀들(100)을 덮는다. 커버층(1010)은 유닛 픽셀들(100) 사이의 광 간섭을 방지하여 디스플레이 장치의 콘트라스트를 향상시킬 수 있다.
커버층(1010)은 예컨대 DFSR(dry-Film type solder resist), PSR(photoimageable solder resist), BM(black material) 또는 에폭시 몰딩 컴파운드(EMC) 등으로 형성될 수 있다. 커버층(1010)은 예를 들어, 라미네이션, 스핀 코팅, 슬릿 코팅, 프린팅 등의 기술을 이용하여 형성될 수 있다.
도 4A 및 도 4B에 도시된 픽셀 모듈들(1000)을 도 1의 패널 기판(2100) 상에 실장함으로써 디스플레이 장치(10000)가 제공될 수 있다. 회로 기판(1001)은 패드들(1003)에 연결된 바닥 패드들을 가진다. 바닥 패드들은 패드들(1003)에 일대일 대응하도록 배치될 수 있으나, 공통 접속을 통해 바닥 패드들의 개수를 감소시킬 수 있다. 이에 대해, 2×2 행렬로 배열된 유닛 픽셀들(100)을 갖는 픽셀 모듈(1000)을 예를 들어 도 4C 및 도 4D를 참조하여 설명한다.
도 4C는 픽셀 모듈(1000)의 배면도를 나타내며, 회로 기판(1001)의 바닥 패드들(C1, C2, R1, R2, G1, G2, B1 및 B2)이 도시되어 있다. 픽셀 모듈(1000)이 2×2 행렬로 배열된 되므로, 전체 4개의 픽셀 모듈이 회로 기판(1001) 상에 배열된다. 또한, 각 픽셀 모듈(1000) 상에 3개의 발광 소자들(10a, 10b, 10c)이 배치되고, 4개의 범프들(133a, 133b, 133c, 133d)이 배치된다. 따라서, 회로 기판(1001) 상에는 4개의 유닛 픽셀들(100)의 범프들인 16개에 해당하는 패드들(1003)이 제공될 것이다. 이에 반해, 바닥 패드들은 단지 8개만이 배치될 수 있으며, 이들 8개의 바닥 패드들이 패널 기판(2100)에 연결되어 각각의 발광 소자들(10a, 10b, 10c)을 개별 구동할 수 있다.
도 4D는 일 실시예에 있어서, 각 발광 소자들(10a, 10b, 10c)이 바닥 패드들(C1, C2, R1, R2, G1, G2, B1 및 B2)에 연결된 개략적인 회로도를 나타낸다.
도 4D를 참조하면, 바닥 패드(C1)는 왼쪽 열에 배치된 발광 소자들(10a, 10b, 10c)의 캐소드들에 공통으로 접속하며, 바닥 패드(C2)는 오른쪽 열에 배치된 발광 소자들(10a, 10b, 10c)의 캐소드들에 공통으로 접속한다.
한편, 위쪽 행에 배치된 유닛 픽셀들(100)에 있어서, 제1 발광 소자들(10a)의 애노드들에 바닥 패드(R1)가 접속되고, 제2 발광 소자들(10b)의 애노드들에 바닥 패드(G1)가 접속되고, 제3 발광 소자들(10c)의 애노들에 바닥 패드(B1)이 접속될 수 있다.
또한, 아래쪽 행에 배치된 유닛 픽셀들(100)에 있어서, 제1 발광 소자들(10a)의 애노드들에 바닥 패드(R2)가 접속되고, 제2 발광 소자들(10b)의 애노드들에 바닥 패드(G2)가 접속되고, 제3 발광 소자들(10c)의 애노들에 바닥 패드(B2)이 접속될 수 있다.
여기서 바닥 패드들(R1, G1, B1, R2, G2, B2)은 각각 적색, 녹색 및 청색 발광 소자들에 연결되는 패드들을 나타내기 위한 것이다. 다만, 적색, 녹색 및 청색 발광 소자들의 배열이 변경될 수도 있으며, 이에 따라, 바닥 패드들(R1, G1, B1, R2, G2, B2)이 연결되는 위치도 변경될 수 있다. 예를 들어, 도 4D의 회로도는 제1 발광 소자들(10a)이 적색 발광 소자이고, 제2 발광 소자들(10b)이 녹색 발광 소자이고, 제3 발광 소자들(10c)이 청색 발광 소자인 것을 예상하여 바닥 패드들을 나타내고 있다. 이와 달리, 제1 발광 소자들(10a)이 청색 발광 소자일 수도 있고, 제3 발광 소자들(10c)이 적색 발광 소자일 수도 있으며, 이 경우, 바닥 패드(R1, R2)와 바닥 패드(B1, B2)의 위치가 서로 바뀔 수 있다.
본 실시예에 따르면, 바닥 패드들(C1, C2)이 각 열 내의 발광 소자들의 캐소드들에 공통으로 접속되고, 바닥 패드들(R1, G1, B1, R2, B2, G2) 각각이 두 개의 발광 소자들의 애노드들에 공통으로 접속됨으로써, 바닥 패드들의 전체 개수를 줄이면서도 각각의 발광 소자들(10a, 10b, 10c)을 독립적으로 구동할 수 있다.
한편 본 실시예에서는 바닥 패드들(C1, C2)이 발광 소자들의 캐소드들에 연결되고, 바닥 패드들(R1, G1, B1, R2, B2, G2)이 발광 소자드의 애노드들에 연결된 것으로 도시 및 설명하지만, 도 4E에 도시한 바와 같이, 바닥 패드들(C1, C2)이 발광 소자들의 애노드들에 연결되고, 바닥 패드들(R1, G1, B1, R2, B2, G2)이 발광 소자드의 캐노드들에 연결될 수도 있다.
여기서는 유닛 픽셀들(100)이 2×2 행렬로 배열된 경우의 픽셀 모듈(1000)에 대해 설명하지만, 유닛 픽셀들(100)이 3×3이나, 5×5 등의 다른 행렬로 배열된 경우에도 공통 접속 회로를 이용하여 바닥 패드들의 개수를 줄일 수 있다.
픽셀 모듈(1000) 내의 발광 소자들(10a, 10b, 10c)은 패널 기판(2100) 상에 배치된 구동 IC에 의해 개별적으로 구동될 수 있으며, 복수의 픽셀 모듈들(1000)에 의해 이미지가 구현될 수 있다.
본 실시예에 있어서, 유닛 픽셀들(100)이 픽셀 모듈(1000)로 형성되고, 픽셀 모듈들(1000)을 패널 기판(2100) 상에 실장됨으로써 디스플레이 장치가 제공될 수 있으며, 이에 따라, 디스플레이 장치의 공정 수율을 향상시킬 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 유닛 픽셀들(100)을 직접 패널 기판(2100) 상에 실장할 수도 있다.
도 5A는 제1 실시예에 따른 유닛 픽셀(100)을 실장할 때 발생하는 문제를 설명하기 위한 개략도이고, 도 5B 제1 실시예에 따른 유닛 픽셀(100)을 실장할 때 발생한 결함을 보여주는 이미지이다.
도 5A를 참조하면, 유닛 픽셀(100)은 범프들(133a, 133b, 133c, 133d)의 형성 영역을 정의하기 위해 감광성 PSR을 이용하여 보호층(131)을 형성할 수 있다. 보호층(131)은 대체로 범프들(133a, 133b, 133c, 133d)의 높이에 상응하는 두께를 갖는다.
유닛 픽셀(100)은 패널 기판(2100)에 배치될 때까지 다수의 전사 공정을 거치며, 이 경우, 이젝터 핀(ejector pin, 150)에 의해 보호층(131)에 압력이 가해질 수 있다. 이젝터 핀(150)이 상대적으로 두꺼운 PSR로 형성된 보호층(131)을 누를 경우, 보호층(131)에 눌림 자국이 남아 외관 검사 불량을 초래할 수 있고, 나아가, 균열 등의 결함(151)이 발생할 수 있다. 도 5B에 표시된 바와 같이, 보호층(131)이 이젝터 핀(150)에 의해 결함(151), 특히 깨짐이 발생할 수 있다.
더욱이, PSR로 형성된 보호층(131)이 상대적으로 두껍기 때문에 유닛 픽셀(100)에 큰 스트레스를 유발할 수 있으며, 이에 따라, 발광 소자들(10a, 10b, 10c)이나 다양한 박막들에 균열이 생기거나 이들 박막들이 박리될 수도 있다.
이하에서는 위와 같이 PSR로 보호층(131)을 형성함에 따른 문제를 해결하기 위한 실시예들에 대해 설명한다.
도 6A는 제2 실시예에 따른 유닛 픽셀(200)을 설명하기 위한 개략적인 평면도이고, 도 6B는 도 6A의 절취선 D-D를 따라 취해진 개략적인 단면도이다.
도 6A 및 도 6B를 참조하면, 본 실시예에 따른 유닛 픽셀(200)은 투명 기판(221), 제1 내지 제3 발광 소자들(10a, 10b, 10c), 표면층(222), 광 차단층(223), 접착층(225), 단차 조절층(227), 접속층들(229a, 229b, 229c, 229d), 및 절연 물질층(231)을 포함할 수 있다. 투명 기판(221)은 또한 요철 패턴(221p)을 가질 수 있다.
투명 기판(221), 제1 내지 제3 발광 소자들(10a, 10b, 10c), 표면층(222), 광 차단층(223), 접착층(225), 및 단차 조절층(227)은 제1 실시예의 유닛 픽셀(100)에 대해 설명한 바와 동일하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
한편, 접속층들(229a, 229b, 229c, 229d)은 앞서 설명한 접속층들(129a, 129b, 129c, 129d)와 위치 및 형상을 제외하면 대체로 유사하므로, 상세한 설명은 생략한다.
절연 물질층(231)은 제1 실시예의 보호층(131)에 비해 상대적으로 얇은 두께로 형성된다. 예를 들어, 절연 물질층(231)은 단차 조절층(227)보다 얇은 두께로 형성될 수 있다. 절연 물질층(231)과 단차 조절층(227)의 두께의 합은 1um 이상 50um 이하일 수 있으나, 이에 한정되는 것은 아니다.
절연 물질층(231)은 단차 조절층(227)의 측면 및 접속층들(229a, 229b, 229c, 229d)을 덮는다. 또한, 절연 물질층(231)은 접착층(225)의 일부를 덮을 수 있다. 절연 물질층(231)은 접속층들(229a, 229b, 229c, 229d)을 노출시키는 개구부들(231a, 231b, 231c, 231d)을 가지며, 이에 따라 유닛 픽셀(200)의 패드 영역들이 정의될 수 있다.
일 실시예에 있어서, 절연 물질층(231)은 반투명 물질일 수 있으며, 유기 또는 무기 물질로 형성될 수 있다. 절연 물질층(231)은 예를 들어, 폴리이미드로 형성될 수 있다. 단차 조절층(227)과 함께 절연 물질층(231)이 폴리이미드로 형성된 경우, 접속층들(229a, 229b, 229c, 229d)은, 패드 영역들을 제외하고, 하부면, 측면, 및 상부면이 모두 폴리이미드로 둘러싸일 수 있다.
본 실시예에 따르면, 유닛 픽셀(200)은 도 3A 및 도 3B를 참조하여 설명한 유닛 픽셀(100)과 대체로 유사하나, 범프들(133a, 133b, 133c, 133d)을 포함하지 않는 것에 특징적인 차이가 있으며, 또한, PSR 보호층(131) 대신 상대적으로 얇은 절연 물질층(231)을 채택한 것에 차이가 있다. 이에 따라, 유닛 픽셀(200)을 전사하는 동안 유닛 픽셀(200)에 결함이 발생하는 것을 방지할 수 있다.
한편, 유닛 픽셀(200)은 솔더 등의 본딩재를 이용하여 회로 기판에 실장될 수 있으며, 본딩재는 절연 물질층(231)의 개구부들(231a, 231b, 231c, 231d)에 노출된 접속층들(229a, 229b, 229c, 229d)과 회로 기판 상의 패드들을 본딩할 수 있다.
도 7은 제2 실시예에 따른 유닛 픽셀(200)을 실장한 디스플레이 장치를 설명하기 위한 개략적인 단면도이다.
도 7을 참조하면, 회로 기판(210) 상에 본딩재(250)를 이용하여 유닛 픽셀들(200)이 실장된다. 회로 기판(210)은 앞서 설명한 패널 기판(2100)일 수도 있고, 픽셀 모듈(1000)의 회로 기판(1001)일 수도 있다.
본딩재(250)는 도 6A 및 도 6B를 참조하여 설명한 절연 물질층(231)의 개구부들(231a, 231b, 231c, 231d)을 통해 노출된 접속층들(229a, 229b, 229c, 229d)을 회로 기판(210) 상의 패드들(230)에 본딩한다. 본딩재(250)는 예를 들어 솔더일 수 있으며, 솔더 페이스트를 패드들(230) 상에 스크린 프린팅 등의 기술을 이용하여 배치한 후 리플로우 공정을 통해 유닛 픽셀(200)과 회로 기판(210)을 본딩할 수 있다.
본 실시예에 따르면, 유닛 픽셀(100)과 달리 범프들을 채택하지 않기 때문에, 접속층들(229a, 229b, 229c, 229d)과 패드들(230) 사이에 단일 구조의 본딩재(250)가 배치되며, 본딩재(250)가 접속층들(229a, 229b, 229c, 229d)과 패드들(230)을 직접 연결한다.
도 8은 제2 실시예에 따른 유닛 픽셀들(200)을 이용하여 형성한 디스플레이 장치의 몇몇 디스플레이 화면을 보여주는 이미지들이다.
도 8을 참조하면, 유닛 픽셀들(200) 내의 발광 소자들(10a, 10b, 10c)을 구동하여 다양한 색상의 화면이 구현될 수 있다. 왼쪽에 배치된 화면은 유닛 픽셀들(200) 내의 모든 발광 소자들(10a, 10b, 10c)을 구동시켜서 구현되는 것이다. 한편, 유닛 픽셀들(200) 내의 적색 발광 소자(10a), 녹색 발광 소자(10b), 및 청색 발광 소자(10c)를 각각 구동시켜서 구현되는 화면들, 및 임의의 두 종의 발광소자들을 조합하여 구동시켜서 구현되는 화면들이 오른쪽에 작은 크기로 표시되어 있다. 본 실시예에 따른 디스플레이 장치는 유닛 픽셀들(200)을 이용하여 다양한 색상의 컬러를 구현할 수 있다.
도 9A는 제3 실시예에 따른 유닛 픽셀(300)을 설명하기 위한 개략적인 평면도이고, 도 9B는 도 9A의 절취선 E-E를 따라 취해진 개략적인 단면도이다.
도 9A 및 도 9B를 참조하면, 본 실시예에 따른 유닛 픽셀(300)은 투명 기판(321), 제1 내지 제3 발광 소자들(10a, 10b, 10c), 표면층(322), 광 차단층(323), 접착층(325), 단차 조절층(327), 접속층들(329a, 329b, 329c, 329d), 절연 물질층(331), 및 본딩 패드들(333a, 333b, 333c, 333d)을 포함할 수 있다. 투명 기판(321)은 또한 요철 패턴(321p)을 가질 수 있다.
투명 기판(321), 제1 내지 제3 발광 소자들(10a, 10b, 10c), 표면층(322), 광 차단층(323), 접착층(325), 단차 조절층(327), 접속층들(329a, 329b, 329c, 329d), 절연 물질층(331)은 제2 실시예의 유닛 픽셀(200)에 대해 설명한 바와 유사하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
다만, 투명 기판(321)의 외형 크기는 투명 기판(221)의 외형 크기에 비해 상대적으로 작을 수 있다. 예를 들어, 투명 기판(221)은 약 300um × 300um보다 큰 면적을 가질 수 있으나, 투명 기판(321)은 그보다 작을 수 있다. 일 예로, 투명 기판(321)은 약 200um × 200um 이하의 면적을 가질 수 있다.
유닛 픽셀(200)의 경우, 투명 기판(221)의 크기가 작을 경우, 절연 물질층(231)의 개구부들(231a, 231b, 231c, 231d)을 통해 노출된 접속층들(229a, 229b, 229c, 229d)의 노출면적이 상대적으로 작아진다. 이에 따라, 유닛 픽셀(200)을 회로 기판(210)에 실장할 때, 본딩재(250)에 접촉되는 접속층들(229a, 229b, 229c, 229d)의 면적이 작게 되고, 이에 따라, 유닛 픽셀들(200)을 회로 기판(210) 상에 안정하게 실장할 수 없게 된다.
이 문제를 해결하기 위해, 본 실시예에 따른 유닛 픽셀(300)은 절연 물질층(331) 상에 본딩 패드들(333a, 333b, 333c, 333d)을 형성한다. 절연 물질층(331)은 접속층들(329a, 329b, 329c, 329d)을 노출시키는 개구부들(331a, 331b, 331c, 331d)을 가지며, 본딩 패드들(333a, 333b, 333c, 333d)은 절연 물질층(331)의 개구부들(331a, 331b, 331c, 331d)을 통해 접속층들(329a, 329b, 329c, 329d)에 각각 전기적으로 연결된다.
한편, 본딩 패드들(333a, 333b, 333c, 333d)은 접속층들(329a, 329b, 329c, 329d)보다 더 큰 면적을 가질 수 있으며, 특히, 본딩 패드들(333a, 333b, 333c, 333d)은 각각 발광 소자들(10a, 10b, 10c) 중 적어도 하나를 부분적으로 덮을 수 있다. 즉, 본딩 패드들(333a, 333b, 333c, 333d)은 각각 발광 소자들(10a, 10b, 10c) 중 적어도 하나와 수직 방향에서 부분적으로 중첩할 수 있다. 나아가, 본딩 패드들(333a, 333b, 333c, 333d)은 각각 인접한 두 개의 발광 소자들과 부분적으로 중첩할 수도 있다. 예를 들어, 도 9A에서, 제1 본딩 패드(333a)는 적색 발광 소자(10a) 및 녹색 발광 소자(10b)를 부분적으로 덮고, 제2 본딩 패드(333b)는 녹색 발광 소자(10b) 및 청색 발광 소자(10c)를 부분적으로 덮으며, 제3 본딩 패드(333c)는 녹색 발광 소자(10b) 및 청색 발광 소자(10c)를 부분적으로 덮는다. 제4 본딩 패드(333d)는 적색 발광 소자(10a)만을 부분적으로 덮는 것으로 도시하였지만, 녹색 발광 소자(10b)도 부분적으로 덮을 수 있다.
제1 내지 제4 본딩 패드들(333a, 333b, 333c, 333d)은 단차 조절층(327) 및 절연 물질층(331)에 의해 발광 소자들(10a, 10b, 10c)로부터 이격되며, 접속층들(329a, 329b, 329c, 329d)을 통해서만 발광 소자들(10a, 10b, 10c)에 전기적으로 접속될 수 있다. 따라서, 제1 내지 제4 본딩 패드들(333a, 333b, 333c, 333d)과 발광 소자들(10a, 10b, 10c)의 전기적 단락이 방지된다.
본 실시예에 따르면, 투명 기판(321)의 크기가 상대적으로 작더라도 본딩 패드들(333a, 333b, 333c, 333d)을 상대적으로 크게 형성할 수 있어 솔더와 같은 본딩재를 이용하여 회로 기판에 유닛 픽셀들(300)을 안정하게 실장할 수 있다.
도 10A 내지 도 10F는 제3 실시에에 따른 유닛 픽셀(300)을 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
우선, 도 10A를 참조하면, 투명 기판(321)의 표면에 요철 패턴(321p)이 형성된다. 투명 기판(321)은 PET, 유리 기판, 쿼츠, 사파이어 기판 등 광 투과성 기판이다. 일 실시예에 있어서, 요철 패턴(321p)은 건식 또는 습식 식각 기술을 이용하여 투명 기판(321)의 표면을 식각함으로써 형성될 수 있다.
표면층(322)이 투명 기판(321) 상에 형성될 수 있다. 표면층(322)은 요철 패턴(321p)을 따라 형성될 수 있다. 표면층(322)은 예를 들어 실리콘 산화막으로 형성될 수 있다. 표면층(322)은 투명 기판(321)의 표면을 개질하기 위해 형성되는 것으로, 생략될 수도 있다.
도 10B를 참조하면, 표면층(322) 상에 광 차단층(323)이 형성된다. 광 차단층(323)은 광을 흡수하는 물질층, 예를 들어 카본 블랙과 같이 광을 흡수하는 흡수 물질을 포함하는 블랙 매트릭스로 형성될 수 있다. 광 차단층(323)은 또한, 감광성 물질층으로 형성되어 노광 및 현상에 의해 패터닝될 수 있다. 광 차단층(323)을 패터닝함으로써 창(323a)이 형성될 수 있다. 발광 소자들(10a, 10b, 10c)에 대응하여 복수의 창들(323a)이 형성될 수 있으며, 이들 창들(323a)은 서로 이격될 수 있다.
이어서, 광 차단층(323) 상에 접착층(325)이 형성될 수 있다. 접착층(325)은 광 차단층(323)을 덮을 수 있으며, 또한, 광 차단층(323)에 형성된 창들(323a)을 통해 노출된 표면층(322) 또는 투명 기판(321)을 덮을 수 있다.
접착층(325)은 투명 기판(321)의 전면 상에 형성될 수 있으나, 이에 한정되는 것은 아니며, 투명 기판(321)의 가장자리 근처 영역을 노출하도록 일부 영역에 형성될 수도 있다. 접착층(325)은 발광 소자들(10a, 10b, 10c)을 투명 기판(321)에 부착하기 위해 사용된다. 접착층(325)은 광 투과성 층으로 형성될 수 있으며, 발광 소자들(10a, 10b, 10c)에서 방출된 광을 투과시킨다. 접착층(325)은 접착 시트 또는 유기 접착제를 이용하여 형성될 수 있다. 예를 들어, 접착층(325)은 투명 에폭시를 이용하여 형성될 수 있다. 일 실시예에 있어서, 접착층(325)은 광을 확산시키기 위해, SiO2, TiO2, ZnO 등의 확산 물질(diffuser)을 포함할 수 있다. 광 확산 물질은 발광 소자들(10a, 10b, 10c)이 광 방출면으로부터 관찰되는 것을 방지한다.
도 9A 및 도 10C를 참조하면, 접착층(325) 상에 발광 소자(10a)가 배치된다. 발광 소자(10a)는 창(323a)에 대응하여 배치될 수 있다. 발광 소자(10a)는 창(323a)보다 작은 크기를 갖고 창(323a)의 상부 영역 내에 위치할 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(10a)가 창(323a)보다 큰 면적을 가질 수도 있다.
도 10C에서 발광 소자(10a)만을 도시하지만, 발광 소자들(10b, 10c)도 대응되는 창들(323a) 상부에 배치될 수 있다. 일 실시예에 있어서, 발광 소자들(10a, 10b, 10c)은 전사 공정을 이용하여 함께 접착층(325)으로 전사될 수 있다.
도 9A 및 도 10D를 참조하면, 단차 조절층(327)이 발광 소자들(10a, 10b, 10c)을 덮도록 형성된다. 단차 조절층(327)은 예를 들어 감광성 폴리이미드로 형성될 수 있으며, 노광 및 현상 기술을 이용하여 패터닝될 수 있다.
예를 들어, 단차 조절층(327)은 발광 소자들(10a, 10b, 10c)을 노출시키는 개구부들(327a)을 가질 수 있다. 예를 들어, 단차 조절층(327)의 개구부들(327a)은 발광 소자들(10a, 10b, 10c)의 제1 및 제2 전극 패드들(31, 33)을 노출시킬 수 있다. 나아가, 단차 조절층(327)은 투명 기판(321)의 가장자리를 따라 제거되어 접착층(325)을 노출시킬 수 있다.
도 9A 및 도 10E를 참조하면, 단차 조절층(327) 상에 제1 내지 제4 접속층들(329a, 329b, 329c, 329d)이 형성된다. 예를 들어, 제1 내지 제4 접속층들(329a, 329b, 329c, 329d)은 리프트 오프 기술을 이용하여 형성될 수 있다.
제1 내지 제4 접속층들(329a, 329b, 329c, 329d)은 단차 조절층(327)의 개구부들(327a)을 통해 발광 소자들(10a, 10b, 10c)에 전기적으로 연결될 수 있다. 예를 들어, 제1 내지 제3 접속층들(329a, 329b, 329c)은 각각 발광 소자들(10a, 10b, 10c)의 제1 도전형 반도체층들에 전기적으로 연결될 수 있으며, 제4 접속층(329d)은 발광소자들(10a, 10b, 10c)의 제2 도전형 반도체층들에 공통으로 전기적으로 연결될 수 있다.
도 9A 및 도 10F를 참조하면, 제1 내지 제4 접속층들(329a, 329b, 329c, 329d)을 덮는 절연 물질층(331)이 형성된다. 절연 물질층(331)은 또한 단차 조절층(327)의 측면을 덮을 수 있으며, 접착층(325)을 부분적으로 덮을 수 있다. 예를 들어, 절연 물질층(331)은 감광성 폴리이미드로 형성될 수 있다. 절연 물질층(331)은 제1 내지 제4 접속층들(329a, 329b, 329c, 329d)을 각각 노출시키는 개구부들(331a, 331b, 331c, 331d)을 갖도록 패터닝될 수 있다.
그 후, 절연 물질층(331) 상에 본딩 패드들(333a, 333b, 333c, 333d)이 형성되어 도 9A 및 도 9B를 참조하여 설명한 유닛 픽셀(300)이 형성될 수 있다.
본딩 패드들(333a, 333b, 333c, 333d)은 제1 내지 제4 접속층들(329a, 329b, 329c, 329d)의 상부 영역을 벗어나 발광 소자들(10a, 10b, 10c)을 부분적으로 덮도록 형성될 수 있다.
도 11A는 일 실시예에 따른 발광 소자(20a)를 설명하기 위한 개략적인 평면도이고, 도 11B는 도 11A의 절취선 F-F를 따라 취해진 개략적인 단면도이다. 여기서 적색 발광 소자(20a)에 대해 설명하지만, 녹색 및 청색 발광 소자들(20b, 20c)도 대체로 유사한 구조를 가지므로, 서로 중복되는 설명은 생략한다.
도 11A 및 도 11B를 참조하면, 본 실시예에 따른 발광 소자(20a)는 도 2A 및 도 2B를 참조하여 설명한 발광 소자(10a)와 대체로 유사하나, 메사(M) 형상에 있어 차이가 있다. 이하에서 발광 소자(20a)가 발광 소자(10a)와 중복되는 내용은 간략하게 설명하고, 이들의 차이점에 대해 상세하게 설명하도록 한다.
발광 소자(20a)는 제1 도전형 반도체층(21), 활성층(23), 및 제2 도전형 반도체층(25)을 포함하는 발광 구조체, 오믹 콘택층(27), 제1 콘택 패드(53), 제2 콘택 패드(55), 절연층(59), 제1 전극 패드(61), 및 제2 전극 패드(63)을 포함한다. 발광 구조체 및 오믹 콘택층(27)의 구체적인 재료 및 특성은 발광 소자(10a)에 대해 설명한 바와 같으므로 이들에 대한 상세한 설명은 생략한다.
한편, 본 실시예에 있어서, 메사(M)는 그 주변에 제1 도전형 반도체층(21)을 노출시키도록 형성된다. 즉, 본 실시예에서, 관통홀(25a) 대신 메사(M)의 바깥측에서 제1 도전형 반도체층(21)이 노출된다.
제1 콘택 패드(53)는 노출된 제1 도전형 반도체층(21) 상에 배치된다. 제1 콘택 패드(53)는 제1 도전형 반도체층(21)에 오믹 콘택할 수 있다. 예를 들어, 제1 콘택 패드(53)는 제1 도전형 반도체층(21)에 오믹 콘택하는 오믹 금속층으로 형성될 수 있다. 제1 콘택 패드(53)의 오믹 금속층은 제1 도전형 반도체층(21)의 반도체 재료에 따라 적합하게 선정될 수 있다.
제2 콘택 패드(55)는 오믹 콘택층(27) 상에 배치될 수 있다. 제2 콘택 패드(55)는 오믹 콘택층(27)에 전기적으로 접속한다. 제2 콘택 패드(55)는 생략될 수도 있다.
절연층(59)은 메사(M), 오믹 콘택층(27), 제1 콘택 패드(53), 및 제2 콘택 패드(55)를 덮는다. 절연층(59)은 제1` 콘택 패드(53) 및 제2 콘택 패드(55)를 노출시키는 개구부들(59a, 59b)을 갖는다. 절연층(59)은 단일층 또는 다중층으로 형성될 수 있다. 나아가, 절연층(59)은 굴절률이 서로 다른 절연층들을 적층한 분포 브래그 반사기를 포함할 수도 있다. 예를 들어, 분포 브래그 반사기는 SiO2, Si3N4, SiON, TiO2, Ta2O5, Nb2O5에서 선택된 적어도 2 종류의 절연층을 포함할 수 있다.
분포 브래그 반사기는 활성층(23)에서 방출되는 광을 반사한다. 분포 브래그 반사기는 활성층(23)에서 방출되는 광의 피크 파장을 포함하여 상대적으로 넓은 파장 범위에 걸쳐 높은 반사율을 나타낼 수 있으며, 광의 입사각을 고려하여 설계될 수 있다. 일 실시예에 있어서, 분포 브래그 반사기는 다른 입사각으로 입사되는 광에 비해 입사각 0도로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다. 다른 실시예에 있어서, 분포 브래그 반사기는 입사각 0도로 입사되는 광에 비해 다른 특정 입사각으로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다. 예를 들어, 분포 브래그 반사기는 입사각 0도로 입사되는 광에 비해 입사각 10도로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다.
한편, 청색 발광 소자(10c)의 발광 구조체는 적색 발광 소자(10a) 및 녹색 발광 소자(10b)의 발광 구조체들에 비해 높은 내부 양자 효율을 갖는다. 이에 따라, 청색 발광 소자(10c)는 적색 및 녹색 발광 소자들(10a, 10b)에 비해 높은 광 추출 효율을 나타낼 수 있다. 이에 따라, 적색광, 녹색광, 및 청색광의 색 혼합 비율을 적정하게 유지하는 것이 어려울 수 있다.
적색광, 녹색광, 및 청색광의 색 혼합 비율을 조절하기 위해, 발광 소자들(10a, 10b, 10c)에 적용되는 분포 브래그 반사기들이 서로 다른 반사율을 갖도록 형성될 수 있다. 예를 들어, 청색 발광 소자(10c)는 적색 및 녹색 발광 소자들(10a, 10b)에 비해 상대적으로 낮은 반사율을 갖는 분포 브래그 반사기를 가질 수 있다. 예를 들어, 청색 발광 소자(10c)에 형성되는 분포 브래그 반사기는 활성층(23)에서 생성되는 청색광에 대해 입사각 0도에서 약 95% 미만, 나아가 90% 미만의 반사율을 가질 수 있으며, 녹색 발광 소자(10b)는 녹색광에 대해 입사각 0도에서 약 95% 이상 99% 이하의 반사율을 가질 수 있으며, 적색 발광 소자(10a)는 적색광에 대해 입사각 0도에서 99% 이상의 반사율을 가질 수 있다.
일 실시예에 있어서, 적색, 녹색, 및 청색 발광 소자들(10a, 10b, 10c)에 적용되는 분포 브래그 반사기들은 대체로 유사한 두께를 가질 수 있다. 예를 들어, 이들 발광 소자들(10a, 10b, 10c)에 적용된 분포 브래그 반사기들 사이의 두께 차이는 가장 두꺼운 분포 브래그 반사기 두께의 10% 미만일 수 있다. 분포 브래그 반사기들의 두께 차이를 작게 함으로서 적색, 녹색, 및 청색 발광 소자들(10a, 10b, 10c)에 적용되는 공정 조건, 예를 들어, 절연층(59)을 패터닝하는 공정을 유사하게 설정할 수 있으며, 나아가, 유닛 픽셀 제조 공정이 복잡해지는 것을 방지할 수 있다. 나아가, 적색, 녹색, 및 청색 발광 소자들(10a, 10b, 10c)에 적용되는 분포 브래그 반사기들은 대체로 유사한 적층 수를 가질 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 전극 패드(61) 및 제2 전극 패드(63)는 절연층(59) 상에 배치된다. 제1 전극 패드(61)는 제1 콘택 패드(53)의 상부로부터 메사(M)의 상부로 연장될 수 있으며, 제2 전극 패드(63)는 메사(M) 상부 영역 내에 배치될 수 있다. 제1 전극 패드(61)는 개구부(59a)를 통해 제1 콘택 패드(53)에 접속할 수 있으며, 제2 전극 패드(63)는 제2 콘택 패드(55)에 전기적으로 접속될 수 있다. 제1 전극 패드(61)가 직접 제1 도전형 반도체층(21)에 오믹 콘택할 수도 있으며, 이 경우, 제1 콘택 패드(53)은 생략될 수 있다. 또한, 제2 콘택 패드(55)가 생략된 경우, 제2 전극 패드(63)는 오믹 콘택층(27)에 직접 접속할 수 있다.
한편, 제1 도전형 반도체층(21)은 광 방출면 측에 요철 패턴(21p)을 포함할 수 있다. 일 실시예에 있어서, 요철 패턴(21p)은 도 12에 도시한 바와 같이, 제1 요철 패턴(21p1)과 제1 요철 패턴 상에 추가로 형성된 제2 요철 패턴(21p2)을 포함할 수 있다.
제1 요철 패턴(21p1)의 돌출부들은 약 2um 내지 3um의 높이, 1.5um 내지 2um의 간격, 및 약 3um 내지 5um의 바닥 직경을 가질 수 있다. 한편, 제2 요철 패턴(21p2)은 제1 요철 패턴(21p1)의 돌출부들 및 돌출부들 사이의 영역에 모두 형성될 수 있다. 제1 도전형 반도체층(21)의 표면에 실제 형성된 요철 패턴의 SEM 이미지가 도 13에 도시되어 있다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (20)

  1. 투명 기판;
    상기 투명 기판 상에 정렬된 복수의 발광소자들;
    상기 발광 소자들에 전기적으로 접속된 접속층들; 및
    상기 접속층들 상부에 배치되며, 상기 접속층들에 전기적으로 접속된 본딩 패드들을 포함하되,
    상기 본딩 패드들은 각각 상기 발광 소자들 중 적어도 하나와 수직 방향으로 부분적으로 중첩하는 유닛 픽셀.
  2. 청구항 1에 있어서,
    상기 본딩 패드들 중 적어도 하나는 상기 발광 소자들 중 2개의 발광 소자들과 수직 방향으로 부분적으로 중첩하는 유닛 픽셀.
  3. 청구항 1에 있어서,
    상기 투명 기판은 상기 발광소자들을 대면하는 면에 요철 패턴을 갖는 유닛 픽셀.
  4. 청구항 1에 있어서,
    상기 복수의 발광 소자는 각각 상기 투명 기판을 대면하는 면에 제1 요철 패턴 및 상기 제1 요철 패턴 상에 형성된 제2 요철 패턴을 갖는 유닛 픽셀.
  5. 청구항 1에 있어서,
    상기 복수의 발광 소자들은 서로 다른 색상의 광을 방출하는 적어도 3개의 발광 소자들을 포함하고,
    상기 적어도 3개의 발광 소자들은 일렬로 배열된 유닛 픽셀.
  6. 청구항 1에 있어서,
    상기 투명 기판과 상기 발광 소자들 사이에 배치된 광 차단층; 및
    상기 광 차단층과 상기 발광 소자들 사이에 배치된 접착층을 더 포함하되,
    상기 광 차단층은 상기 발광 소자들에서 생성된 광이 통과하는 창들을 갖고,
    상기 발광 소자들은 상기 창들에 대응하여 배치된 유닛 픽셀.
  7. 청구항 6에 있어서,
    상기 투명 기판과 상기 광 차단층 사이에 배치된 표면층을 더 포함하는 유닛 픽셀.
  8. 청구항 6에 있어서,
    상기 발광 소자를 덮는 단차 조절층을 더 포함하되,
    상기 단차 조절층은 상기 발광 소자들을 노출시키는 개구부들을 갖고,
    상기 접속층들은 상기 단차 조절층 상에 배치되며, 상기 단차 조절층의 개구부들을 통해 상기 발광 소자들에 전기적으로 접속된 유닛 픽셀.
  9. 청구항 8에 있어서,
    상기 접속층들을 덮는 절연 물질층을 더 포함하되,
    상기 절연 물질층은 상기 접속층들을 노출시키는 개구부들을 갖고,
    상기 본딩 패드들은 상기 절연 물질층의 개구부들을 통해 상기 접속층들에 전기적으로 접속된 유닛 픽셀.
  10. 청구항 9에 있어서,
    상기 절연 물질층은 상기 접속층들의 측면과 함께 상기 단차 조절층의 측면을 덮는 유닛 픽셀.
  11. 청구항 10에 있어서,
    상기 절연 물질층은 상기 단차 조절층의 두께보다 작은 두께를 갖는 유닛 픽셀.
  12. 청구항 10에 있어서,
    상기 단차 조절층 및 상기 절연 물질층은 폴리 이미드로 형성된 유닛 픽셀.
  13. 청구항 8에 있어서,
    상기 발광 소자들은 각각,
    제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 및 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 발광구조체; 및
    상기 발광구조체 상에 배치된 제1 전극 패드 및 제2 전극패드를 포함하고,
    상기 단차 조절층의 개구부들은 상기 제1 및 제2 전극 패드들을 노출시키는 유닛 픽셀.
  14. 청구항 13에 있어서,
    상기 발광 소자들은 각각 상기 발광 구조체와 상기 제1 및 제2 전극 패드들 사이에 배치된 절연층을 더 포함하되,
    상기 절연층은 분포 브래그 반사기를 포함하는 유닛 픽셀.
  15. 청구항 14에 있어서,
    상기 발광 소자들은 적색 발광 소자, 녹색 발광 소자, 및 청색 발광 소자를 포함하고,
    상기 청색 발광 소자의 절연층은 상기 적색 및 녹색 발광 소자의 절연층들보다 낮은 반사율을 갖는 유닛 픽셀.
  16. 청구항 1에 있어서,
    상기 투명 기판은 300um × 300um 미만의 면적을 갖는 유닛 픽셀.
  17. 패드들을 갖는 회로 기판;
    상기 회로 기판 상에 배치된 복수의 유닛 픽셀들; 및
    상기 유닛 픽셀들을 상기 패드들에 본딩하는 본딩재들을 포함하되,
    상기 유닛 픽셀 각각은
    투명 기판;
    상기 투명 기판 상에 정렬된 복수의 발광소자들;
    상기 발광 소자들에 전기적으로 접속된 접속층들; 및
    상기 접속층들 상부에 배치되며, 상기 접속층들에 전기적으로 접속된 본딩 패드들을 포함하고,
    상기 본딩 패드들은 각각 상기 발광 소자들 중 적어도 하나와 수직 방향으로 부분적으로 중첩하며,
    상기 본딩재들은 상기 본딩 패드들과 상기 회로 기판 상의 패드들을 본딩하는, 디스플레이 장치.
  18. 청구항 17에 있어서,
    상기 본딩재들은 솔더인, 디스플레이 장치.
  19. 청구항 17에 있어서,
    상기 유닛 픽셀은,
    상기 투명 기판과 상기 발광 소자들 사이에 배치된 광 차단층; 및
    상기 광 차단층과 상기 발광 소자들 사이에 배치된 접착층을 더 포함하되,
    상기 광 차단층은 상기 발광 소자들에서 생성된 광이 통과하는 창들을 갖고,
    상기 발광 소자들은 상기 창들에 대응하여 배치된, 디스플레이 장치.
  20. 청구항 17에 있어서,
    상기 투명 기판은 300um × 300um 미만의 면적을 갖는, 디스플레이 장치.
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