KR20230014118A - 표시 장치 - Google Patents

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KR20230014118A
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insulating layer
light blocking
width
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KR1020210094813A
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차명근
최상건
곽혜나
오윤정
최기석
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 적어도 메인 영역 및 상기 메인 영역의 일측에 위치하는 서브 영역을 포함하는 기판; 상기 기판 상에 위치하고 상기 메인 영역 내에 위치하는 박막 트랜지스터; 상기 박막 트랜지스터의 게이트 전극 상에 위치하는 제1 절연층; 상기 제1 절연층 상에 위치하고 상기 메인 영역 내에 위치하며 상기 박막 트랜지스터와 전기적으로 연결된 발광 소자; 상기 제1 절연층 상에 위치하고 상기 서브 영역 내에 위치하는 복수의 패드; 및 상기 기판과 상기 제1 절연층 사이에 위치하고 상기 복수의 패드와 중첩하는 광차단층을 포함할 수 있다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
최근에는 디스플레이 기술이 발전하면서, 표시 패널의 기판이 투명 폴리이미드로 이루어지는 기술들에 관한 연구 및 개발이 활발히 진행되고 있다.
본 발명이 해결하고자 하는 과제는 표시 패널의 기판을 투명 폴리이미드로 대체하는 경우 패드 커팅 공정 진행 시 발생할 수 있는 데미지를 방지하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 적어도 메인 영역 및 상기 메인 영역의 일측에 위치하는 서브 영역을 포함하는 기판; 상기 기판 상에 위치하고 상기 메인 영역 내에 위치하는 박막 트랜지스터; 상기 박막 트랜지스터의 게이트 전극 상에 위치하는 제1 절연층; 상기 제1 절연층 상에 위치하고 상기 메인 영역 내에 위치하며 상기 박막 트랜지스터와 전기적으로 연결된 발광 소자; 상기 제1 절연층 상에 위치하고 상기 서브 영역 내에 위치하는 복수의 패드; 및 상기 기판과 상기 제1 절연층 사이에 위치하고 상기 복수의 패드와 중첩하는 광차단층을 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 적어도 메인 영역 및 상기 메인 영역의 제1 방향 일측에 위치하는 서브 영역을 포함하는 기판; 상기 기판 상에 위치하고, 상기 서브 영역의 제1 방향 일측 끝단에 배치되며, 평면상에서 상기 제1 방향의 제1 폭 및 상기 제1 방향과 교차하는 제2 방향의 제2 폭을 가지는 패드; 및 상기 기판과 상기 복수의 패드 사이에 위치하고 상기 복수의 패드와 중첩하는 광차단층을 포함하되, 상기 패드의 상기 제1 폭은 상기 제2 폭보다 클 수 있다.
본 발명의 실시예에 따른 표시 장치는 패드 커팅 공정 진행 시 발생할 수 있는 데미지를 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 2는 도 1의 실시예에 따른 표시 장치의 회로 구조를 간략히 도시한 평면도이다.
도 3은 도 1의 서브 화소의 회로 구조를 도시한 회로도이다.
도 4a 및 도 4b는 도 1의 서브 화소의 구조를 간략히 도시한 구조도이다.
도 5는 도 4a의 B 영역을 확대한 확대도이다.
도 6은 도 1의 A영역을 확대한 확대도이다.
도 7은 도 6의 패드를 X1-X1`선을 따라 자른 단면을 간략히 도시한 단면도이다.
도 8은 도 7의 C 영역을 확대한 확대도이다.
도 9는 다른 실시예에 따른 표시 장치의 패드 및 광차단층을 도시한 평면도이다.
도 10은 또 다른 실시예에 따른 표시 장치의 패드 및 광차단층을 도시한 평면도이다.
도 11은 도 10의 패드를 X2-X2`선으로 절단한 절단면을 도시한 단면도이다.
도 12는 또 다른 실시예에 따른 표시 장치의 패드 및 광차단층을 도시한 평면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 패드 및 광차단층을 도시한 평면도이다.
도 14는 도 13의 패드를 X3-X3`선을 따라 절단한 절단면을 도시한 단면도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 패드 및 광차단층을 도시한 평면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 18은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 19는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 21은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 22는 또 다른 실시예에 따른 표시 장치의 표시 영역에서의 구조를 도시한 구조도이다.
도 23은 도 22의 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 24는 도 23의 D 영역을 확대한 확대도이다.
도 25는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 26은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 27은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 28은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 29는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 30은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 31은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 32는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 33은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 34는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 35는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 36은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 37은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 38은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층의 "상"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 2는 도 1의 실시예에 따른 표시 장치의 회로 구조를 간략히 도시한 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1)는 동영상이나 정지 영상 등을 표시하는 장치로서, 태블릿 PC, 스마트 폰, 이동 통신 단말기, 전자 책 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(1)는 3차원 입체 형상을 갖는다. 도면에서는 표시 장치(1)의 제1 변(세로변)에 나란한 방향을 제1 방향(DR1)으로, 표시 패널(PNL)의 제2 변에 나란한 방향을 제2 방향(DR2)으로, 표시 장치(1)의 두께 방향을 제3 방향(DR3)으로 각각 표기하고 있다. 이하의 명세서에서, 특별한 언급이 없다면 "방향"은 그 방향을 따라 연장하는 양측을 향하는 방향 모두를 지칭할 수 있다. 또한, 양측으로 연장하는 양 "방향"을 구분할 필요가 있을 경우, 일측을 "방향 일측"으로, 타측을 "방향 타측"으로 각각 구분하여 지칭하기로 한다. 도 1을 기준으로, 화살표가 향하는 방향이 일측, 그 반대 방향이 타측으로 지칭된다. 제1 방향(DR1) 내지 제3 방향(DR3)은 서로 교차하거나 각각 서로 수직일 수 있다. 표시 장치(1)는 도 1에 도시된 바와 같이 세로변이 가로변보다 길게 형성된 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
일 실시예에 따른 표시 장치(1)는 표시 패널(PNL)을 포함할 수 있다.
표시 패널(PNL)은 화면을 표시하는 패널로서, 유기 발광층을 포함하는 유기 발광 표시 패널, 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 소자 (Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널 등 어떠한 종류의 표시 패널도 본 실시예의 표시 패널(PNL)로 적용될 수 있다. 도 1을 기준으로 표시 패널(PNL)은 제3 방향(DR3) 일측으로 화면을 표시할 수 있다.
표시 패널(PNL)은 메인 영역(MR)과 메인 영역(MR)의 제1 방향(DR1) 일측에 배치된 서브 영역(SR) 및 메인 영역(MR)과 서브 영역(SR) 사이에 배치된 벤딩 영역(BR)을 포함할 수 있다.
메인 영역(MR)은 대체로 표시 장치(1)의 평면 형상과 유사한 형상을 가질 수 있다. 메인 영역(MR)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되지 않고, 메인 영역(MR)에서 벤딩 영역(BR)과 연결된 변을 제외한 나머지 가장자리들 중 적어도 하나의 가장자리가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
벤딩 영역(BR)은 메인 영역(MR)의 제1 방향(DR1) 일측에 연결된다. 예를 들어, 벤딩 영역(BR)은 메인 영역(MR)의 일 단변을 통해 연결될 수 있다. 몇몇 실시예에서 벤딩 영역(BR)의 제2 방향(DR2) 폭은 메인 영역(MR)의 단변의 폭 보다 작고, 메인 영역(MR)과 벤딩 영역(BR)의 연결부는 L자 형상을 가질 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 벤딩 영역(BR)의 제2 방향(DR2) 폭은 메인 영역(MR)의 단변의 폭과 동일할 수 있다.
벤딩 영역(BR)에서 표시 패널(PNL)은 제3 방향(DR3) 타측으로 곡률을 가지고 벤딩될 수 있다. 벤딩 영역(BR)은 일정한 곡률 반경을 가질 수 있지만, 이에 제한되지 않고 구간별로 다른 곡률 반경을 가질 수도 잇다. 표시 패널(PNL)이 벤딩 영역(BR)에서 벤딩됨에 따라 표시 패널(PNL)의 면이 반전된다. 즉, 벤딩 영역(BR)이 벤딩되기 전에는 서브 영역(SR)의 일면은 제3 방향(DR3) 일측을 향하고, 벤딩 영역(BR)이 제3 방향(DR3) 타측으로 벤딩되면, 서브 영역(SR)의 일면이 제3 방향(DR3) 타측을 향할 수 있다. 이 경우, 서브 영역(SR)은 표시 패널(PNL)의 제3 방향(DR3) 타측에 배치되어 표시 패널(PNL)의 메인 영역(MR)과 중첩할 수 있다.
서브 영역(SR)은 벤딩 영역(BR)으로부터 연장된다. 서브 영역(SR)은 벤딩 영역(BR)의 벤딩이 완료된 이후부터 시작하여 메인 영역(MR)과 평행한 방향으로 연장될 수 있다. 이 경우, 서브 영역(SR)은 제3 방향(DR3)으로 메인 영역(MR)과 중첩할 수 있다. 구체적으로 서브 영역(SR)은 메인 영역(MR) 가장자리의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MR)의 표시 영역(DA)에까지 중첩할 수 있다.
서브 영역(SR)의 제2 방향(DR2) 폭은 벤딩 영역(BR)의 제2 방향(DR2) 폭과 동일할 수 있지만, 이에 제한되는 것은 아니다.
서브 영역(SR)에는 후술할 회로 보드(CB)와 전기적으로 연결되는 복수의 패드(PAD)가 배치될 수 있다.
표시 패널(PNL)은 영상을 표시하는 표시 영역(DA)과 화면을 표시하지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(PNL)의 표시 영역(DA)은 메인 영역(MR) 내에 배치된다. 구체적으로 표시 영역(DA)은 메인 영역(MR)의 가장자리 일부를 제외한 중앙부에 위치할 수 있다.
표시 영역(DA)의 주변부는 비표시 영역(NDA)일 수 있다. 즉, 표시 영역(DA)을 제외한 표시 패널(PNL)의 나머지 부분은 표시 패널(PNL)의 비표시 영역(NDA)이 된다. 일 실시예에서 메인 영역(MR)의 표시 영역(DA) 주변부, 벤딩 영역(BR) 전체 및 서브 영역(SR) 전체가 비표시 영역(NDA)일 수 있다. 그러나 이에 제한되는 것은 아니고, 벤딩 영역(BR) 및/또는 서브 영역(SR)도 표시 영역(DA)을 포함할 수 있다.
도 2를 참조하면, 표시 영역(DA)에는 복수의 서브 화소(SP) 및 복수의 서브 화소(SP)들에 접속되는 제1 구동 전압 배선(VDDL), 데이터 배선(DL)들, 스캔 배선(SL)들, 및 발광 배선(EL)들이 배치될 수 있다.
제1 구동 전압 배선(VDDL)은 서브 화소(SP)에 구동 전압을 공급하는 역할을 할 수 있다. 제1 구동 전압(VDDL)은 표시 영역(DA)에서 제1 방향(DR1)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제1 방향(DR1)으로 나란하게 형성된 제1 구동 전압 배선(VDDL)은 비표시 영역(NDA)에서 서로 연결되거나, 도면에 도시하지는 않았지만, 표시 영역(DA)에서 제1 방향(DR1)으로 나란하게 형성되는 제1 서브 구동 전압 배선과 제2 방향(DR2)으로 나란하게 형성되는 제2 서브 구동 전압 배선을 포함할 수 있다.
데이터 배선(DL)들은 서브 화소(SP) 각각에 데이터 신호를 제공하는 역할을 할 수 있다. 데이터 배선(DL)들은 제1 방향(DR1)으로 나란하게 형성되어 제1 구동 전압 배선(VDDL)과 평행하게 배치될 수 있다.
스캔 배선(SL)들은 서브 화소(SP) 각각에 스캔 신호를 제공하는 역할을 할 수 있다. 스캔 배선(SL)들은 제2 방향(DR2)으로 나란하게 형성되어 제1 구동 전압 배선(VDDL) 및 데이터 배선(DL)들과 교차하도록 배치될 수 있다.
발광 배선(EL)들은 서브 화소(SP) 각각에 발광에 필요한 전압을 제공하는 역할을 할 수 있다. 발광 배선(EL)들은 제2 방향(DR2)으로 나란하게 형성되어 스캔 배선(SL)들과 평행하게 배치될 수 있다.
서브 화소(SP)는 제1 구동 전압(VDDL), 데이터 배선(DL), 스캔 배선(SL) 및 발광 배선(EL)들의 신호를 받아 발광하여 표시 영역(DA)에 영상을 출력하는 역할을 할 수 있다. 서브 화소(SP)들 각각은 제1 구동 전압 배선(VDDL), 스캔 배선(SL)들 중 적어도 어느 하나, 데이터 배선(DL)들 중 어느 하나, 발광 배선(EL)들 중 적어도 하나에 접속될 수 있다. 도 2에서는 서브 화소(SP)들 각각이 2 개의 스캔 배선(SL)들, 1 개의 데이터 배선(DL), 1 개의 발광 배선(EL), 및 제1 구동 전압 배선(VDDL)에 접속된 것을 예시하였지만, 이에 제한되지 않는다. 예를 들어, 서브 화소(SP)들 각각은 2 개의 스캔 배선(SL)들이 아닌 3 개의 스캔 배선(SL)들에 접속될 수도 있다.
비표시 영역(NDA)에는 스캔 구동부(SLD), 팬 아웃 배선(FL) 및 패드(PAD)들이 배치될 수 있다.
스캔 구동부(SLD)는 스캔 배선(SL)들에 스캔 신호를 인가하고, 발광 배선(EL)들에 발광 신호를 인가하는 역할을 할 수 있다. 스캔 구동부(SLD)는 메인 영역(MR)의 비표시 영역(NDA) 제2 방향(DR2) 타측 끝단에 배치될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 스캔 구동부(SLD)는 메인 영역(MR)의 비표시 영역(NDA) 제2 방향(DR2) 양측 끝단에 각각 배치될 수 있다. 스캔 구동부(SLD)는 도면에 도시하지는 않았지만, 스캔 신호 출력부와 발광 신호 출력부를 포함할 수 있다. 스캔 신호 출력부는 스캔 신호들을 생성하고, 스캔 신호들을 스캔 배선(SL)들에 순차적으로 출력할 수 있다. 발광 신호 출력부는 발광 신호들을 생성하고 발광 신호들을 발광 배선(EL)들에 순차적으로 출력할 수 있다.
스캔 구동부(SLD)는 복수의 스캔 제어 배선(SCL)을 통해 스캔 제어 신호와 발광 제어 신호를 입력 받을 수 있다. 스캔 제어 배선(SCL)과 표시 구동 회로의 전기적 연결은 도면에 도시되지는 않았지만, 스캔 제어 배선(SCL)은 표시 구동 회로와 전기적으로 연결되어 스캔 제어 신호와 발광 제어 신호를 받을 수 있다.
팬 아웃 배선(FL)은 데이터 배선(DL)을 서브 영역(SR)의 패드(PAD)와 전기적으로 연결시키는 역할을 할 수 있다. 상술한 바와 같이 벤딩 영역(BR)의 제2 방향(DR2) 폭이 메인 영역(MR)의 제2 방향(DR2) 폭보다 작은 경우, 팬 아웃 배선(FL)은 메인 영역(MR)과 벤딩 영역(BR) 사이에서 벤딩 영역(BR)의 제2 방향(DR2) 중앙부를 향해 수렴하도록 배치될 수 있다.
패드(PAD)는 후술할 회로 보드(CB)로부터 제어 신호를 공급받아 표시 패널(PNL)에 전달하는 역할을 할 수 있다. 복수의 패드(PAD)는 서브 영역(SR)의 제1 방향(DR1) 일측 끝단에 배치되어 제2 방향(DR2)으로 소정 간격을 가지면서 나란히 배열될 수 있다. 복수의 패드(PAD)에 대한 자세한 설명은 후술하기로 한다.
표시 장치(1)는 회로 보드(CB)를 더 포함할 수 있다. 회로 보드(CB)는 표시 패널(PNL)에 전원 신호 및 각종 제어 신호를 공급하는 역할을 할 수 있다. 회로 보드(CB)는 서브 영역(SR)의 제1 방향(DR1) 일측 끝단에 배치될 수 있다. 구체적으로, 회로 보드(CB)는 회로 보드(CB) 상의 접속 단자(CT)와 패드(PAD)가 이방성 도전 필름에 의해 전기적으로 연결됨으로써 표시 패널(PNL)과 전기적으로 연결될 수 있다. 회로 보드(CB)는 연성 인쇄 회로 보드, 인쇄 회로 보드, 칩온 필름 등으로 구현될 수 있다.
도 3은 도 1의 실시예에 따른 서브 화소의 회로 구조를 도시한 회로도이다. 도 4a 및 도 4b는 도 1의 서브 화소(SP)의 구조를 간략히 도시한 구조도이다. 도 5는 도 4a의 B 영역을 확대한 확대도이다.
도 3 및 도 4를 참조하면, 서브 화소(SP)는 제k-1(k는 2 이상의 양의 정수) 스캔 배선(Sk-1), 제k 스캔 배선(Sk) 및 제j(j는 양의 정수) 데이터 배선(Dj)에 접속될 수 있다. 또한, 서브 화소(SP)는 제1 구동 전압(VDDL)이 공급되는 제1 구동 전압 배선(VDDL), 초기화 전압이 공급되는 초기화 전압 배선, 및 제1 구동 전압(VDDL)보다 낮은 전압 값을 갖는 제2 구동 전압(VSSL)이 공급되는 제2 구동 전압 배선(VSSL)에 접속될 수 있다.
또한, 서브 화소(SP)는 구동 박막 트랜지스터, 발광 소자(LEL), 스위치 소자들 및 커패시터(Cap)를 포함한다. 예를 들어, 서브 화소(SP)는 구동 박막 트랜지스터로서 제1 박막 트랜지스터(ST1)를 포함하고, 스위치 소자들로서 제2 내지 제7 박막 트랜지스터(ST2, ST3, ST4, ST5, ST6, ST7)를 포함하며, 발광 소자(LEL)로서 제1 전극(ELT1), 제2 전극(ELT2) 및 발광층(EML)을 포함할 수 있다.
제1 박막 트랜지스터(ST1)는 제1 게이트 전극(G1), 제1 전극, 제2 전극 등을 포함할 수 있다. 제1 박막 트랜지스터(ST1)는 제1 게이트 전극(G1)에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(이하 "구동 전류"라 칭함)를 제어한다. 제1 박막 트랜지스터(ST1)의 채널을 통해 흐르는 구동 전류는 수학식 1과 같이 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)과 제1 전극 간의 전압과 문턱 전압 간의 차이의 제곱에 비례한다.
Figure pat00001
수학식 1에서, k`는 제1 박막 트랜지스터(ST1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 제1 박막 트랜지스터(ST1)의 게이트-소스간 전압, Vth는 제1 박막 트랜지스터(ST1)의 문턱전, Ids는 구동 전류를 의미한다.
발광 소자(LEL)는 구동 전류에 따라 발광하는 역할을 할 수 있다. 발광 소자(LEL)의 발광량은 구동 전류에 비례할 수 있다. 발광 소자(LEL)는 제1 전극(ELT1), 제2 전극(ELT2) 및 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치된 발광층(EML)을 포함할 수 있다. 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자(LEL)의 제1 전극(ELT1)은 제7 박막 트랜지스터(ST7)의 제1 전극과 제5 박막 트랜지스터(ST5)의 제2 전극에 접속되며, 제2 전극(ELT2)은 제2 구동 전압 배선(VSSL)에 접속될 수 있다. 발광 소자(LEL)의 제1 전극(ELT1)과 제2 전극(ELT2) 사이에는 기생 용량(Cel)이 형성될 수 있다.
제2 박막 트랜지스터(ST2)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)과 제2 전극을 접속시킨다. 즉, 제2 박막 트랜지스터(ST2)가 턴-온 되는 경우, 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)과 제2 전극이 접속되므로, 제1 박막 트랜지스터(ST1)는 다이오드로 구동한다. 제2 박막 트랜지스터(ST2)는 제2 게이트 전극(G2), 제1 전극 및 제2 전극을 포함할 수 있다. 제2 게이트 전극(G2)은 제k 스캔 배선(Sk)에 접속되고, 제2 박막 트랜지스터(ST2)의 제1 전극은 제1 박막 트랜지스터(ST1)의 제2 전극(D1)에 접속되며, 제2 박막 트랜지스터(ST2)의 제2 전극은 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)에 접속될 수 있다.
제3 박막 트랜지스터(ST3)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 전극과 제j 데이터 배선(Dj)을 접속시킨다. 제3 박막 트랜지스터(ST3)는 제3 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 제3 박막 트랜지스터(ST3)의 제3 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제3 박막 트랜지스터(ST3)의 제1 전극은 제1 박막 트랜지스터(ST1)의 제1 전극에 접속되며, 제3 박막 트랜지스터(ST3)의 제2 전극은 제j 데이터 배선(Dj)에 접속될 수 있다.
제4 박막 트랜지스터(ST4)는 제k-1 스캔 배선(Sk-1)의 스캔 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)과 초기화 전압 배선(VIL)을 접속시킨다. 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제4 박막 트랜지스터(ST4)는 제4 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 제4 박막 트랜지스터(ST4)의 제4 게이트 전극은 제k-1 스캔 배선(Sk-1)에 접속되고, 제4 박막 트랜지스터(ST4)의 제1 전극은 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)에 접속되며, 제4 박막 트랜지스터(ST4)의 제2 전극은 초기화 전압 배선(VIL)에 접속될 수 있다.
제5 박막 트랜지스터(ST5)는 제1 박막 트랜지스터(ST1)의 제2 전극과 발광 소자(LEL)의 제1 전극(ELT1) 사이에 접속된다. 제5 박막 트랜지스터(ST5)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제2 전극과 발광 소자(LEL)의 제1 전극(ELT1)을 접속한다. 제5 박막 트랜지스터(ST5)는 제5 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 제5 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제5 박막 트랜지스터(ST5)의 제1 전극은 제1 박막 트랜지스터(ST1)의 제2 전극에 접속되며, 제5 박막 트랜지스터(ST5)의 제2 전극은 발광 소자(LEL)의 제1 전극(ELT1)에 접속된다.
제6 박막 트랜지스터(ST6)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 전극과 제1 구동 전압 배선(VDDL)을 접속시킨다. 제6 박막 트랜지스터(ST6)는 제6 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 제6 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제6 박막 트랜지스터(ST6)의 제1 전극은 제1 구동 전압 배선(VDDL)에 접속되며, 제6 박막 트랜지스터(ST6)의 제2 전극은 제1 박막 트랜지스터(ST1)의 제1 전극에 접속된다. 제5 박막 트랜지스터(ST5)와 제6 박막 트랜지스터(ST6)가 모두 턴-온 되는 경우, 구동 전류(Ids)는 발광 소자(LEL)에 공급될 수 있다.
제7 박막 트랜지스터(ST7)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 발광 소자(LEL)의 제1 전극(ELT1)과 초기화 전압 배선(VIL)을 접속시킨다. 발광 소자(LEL)의 제1 전극(ELT1)은 초기화 전압으로 방전될 수 있다. 제7 박막 트랜지스터(ST7)는 제7 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 제7 게이트 전극은 제k 스캔 배선(SL)에 접속되고, 제7 박막 트랜지스터(ST7)의 제1 전극은 발광 소자(LEL)의 제1 전극(ELT1)에 접속되며, 제7 박막 트랜지스터(ST7)의 제2 전극은 초기화 전압 배선(VIL)에 접속된다.
커패시터(Cap)는 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)과 제1 구동 전압 배선(VDDL) 사이에 형성된다. 커패시터(Cap)의 일 전극은 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1)에 접속되고, 타 전극은 제1 구동 전압 배선(VDDL)에 접속될 수 있다.
제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 들은 각각 반도체층을 포함할 수 있다. 제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)들은 다결정 실리콘(poly silicon)으로 이루어진 반도체층을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)들의 반도체층이 다결정 실리콘으로 이루어진 경우, 그를 형성하기 위한 공정은 저온 다결정 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다. 또한, 도 3에서는 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)들이 모두 p형 박막 트랜지스터(p-type thin film transistor)로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, 일부 또는 전부는 n형 박막 트랜지스터(n-type thin film transistor)로 형성될 수도 있다.
이하에서는 표시 영역(DA)에서 표시 패널(PNL)의 적층 구조에 대해서 자세히 설명하도록 한다.
표시 패널(PNL)은 표시 영역(DA)에서 서브 화소(SP), 박막 봉지층(TFE), 터치층(TSL) 등을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 서브 화소(SP)는 기판(SUB), 버퍼층(BF), 제1 반도체 패턴(ACTP1), 제1 게이트 절연층(GI1), 제1 게이트 패턴(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 패턴(GAT2), 제1 절연층(ILD1), 제1 데이터 패턴(DAT1), 제1 비아 절연층(VIA1), 제2 데이터 패턴(DAT2), 발광 소자(LEL)를 포함할 수 있다.
기판(SUB)은 표시 패널(PNL)의 기저를 이루는 역할을 할 수 있다. 기판(SUB)은 유연성을 가지는 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어 기판(SUB)은 폴리이미드를 구성하고 있는 방향족을 트리플루오로메틸기(-CH3), 에테르기(-O-), 술폰기(-SO2)와 같은 구조로 대체하거나 첨가하여 만들어지는 투명 폴리이미드(colorless polyimide)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 투명 폴리이미드는 광학적으로 투명할 수 있다. 예를 들어 상기 투명 폴리이미드는 가시광 파장대역의 광에 대하여 약 90% 이상의 투과율을 가질 수 있다. 기판(SUB)이 투명 폴리이미드를 포함하는 경우, 표시 패널(PNL) 하부에 카메라를 배치하는 패널 하부 카메라(Under Panel Camera, UPC)기술 등이 도입될 수 있다. 이하에서는 기판(SUB)이 투명 폴리이미드를 포함하는 것을 중심으로 설명하도록 한다.
한편, 상술한 메인 영역(MR), 벤딩 영역(BR), 서브 영역(SR)은 기판(SUB)에도 정의될 수 있다.
버퍼층(BF)은 기판(SUB)으로부터 금속 원자들이나 불순물들이 제1 반도체 패턴(ACTP1)으로 확산되는 현상을 방지하는 역할을 할 수 있다. 버퍼층(BF)은 기판(SUB) 상에 전체적으로 배치될 수 있다.
제1 반도체 패턴(ACTP1)은 표시 영역(DA) 내에 배치되어 스캔 배선(SL) 및 데이터 배선(DL)으로부터 신호를 인가받아 제1 박막 트랜지스터 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)의 소스/드레인 전극에 전달하는 역할을 할 수 있다.
제1 반도체 패턴(ACTP1)은 제1 박막 트랜지스터 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)의 반도체층을 포함할 수 있다. 예를 들어, 도 4a 및 도 4b에 도시된 바와 같이 제 박막 트랜지스터(ST1)는 제1 반도체층(ACT1)을 제4 박막 트랜지스터(ST4)는 제4 반도체층(ACT4)을 포함하고, 제5 박막 트랜지스터(ST5)는 제5 반도체층(ACT5)을 포함한다.
제1 반도체층(ACT1)은 후술할 제1 게이트 전극(G1)과 중첩하는 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함하며, 제4 반도체층(ACT4)은 후술할 제4 게이트 전극(G4)과 중첩하는 제4 채널 영역, 상기 제4 채널 영역의 일측에 위치한 제4 드레인 영역 및 상기 제4 채널 영역의 타측에 위치한 제4 소스 영역을 포함하고, 제5 반도체층(ACT5)은 후술할 제5 게이트 전극(G5)과 중첩하는 제5 채널 영역, 상기 제5 채널 영역의 일측에 위치한 제5 드레인 영역 및 상기 제5 채널 영역의 타측에 위치한 제5 소스 영역을 포함할 수 있다.
제1 반도체 패턴(ACTP1)은 버퍼층의 일면 바로 위에 위치할 수 있다. 즉, 제1 반도체 패턴(ACTP1)은 버퍼층의 일면과 직접 접촉할 수 있다. 제1 반도체 패턴(ACTP1)은 버퍼층(BF) 상에 선택적으로 배치될 수 있다. 또한, 제1 반도체 패턴(ACTP1)은 다결정 실리콘을 포함할 수 있으나 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 패턴(ACTP1)은 비정질 실리콘(amorphous silicon) 등을 포함할 수 있다.
제1 게이트 절연층(GI1)은 제1 반도체 패턴(ACTP1)과 후술할 제1 게이트 패턴(GAT1)을 절연시키는 역할을 할 수 있다. 제1 게이트 절연층(GI1)은 제1 반도체 패턴(ACTP1)이 배치된 버퍼층(BF) 상에 배치되어 제1 반도체 패턴(ACTP1)을 덮을 수 있다. 제1 게이트 절연층(GI1)은 제1 반도체 패턴(ACTP1)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 몇몇 실시예에서 제1 게이트 절연층(GI1)은 산화 규소, 등을 포함하고, 복수의 층으로 형성될 수 있다.
제1 게이트 패턴(GAT1)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 게이트 패턴(GAT1)은 제1 게이트 절연층(GI1)의 일면 바로 위에 위치할 수 있다. 즉, 제1 게이트 패턴(GAT1)은 제1 게이트 절연층(GI1)의 일면과 직접 접촉할 수 있다.
제1 게이트 패턴(GAT1)은 표시 영역(DA)에 배치되는 제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)의 게이트 전극을 포함할 수 있다. 예를 들어 도 4a 및 도 4b에 도시된 바와 같이 제1 게이트 패턴(GAT1)은 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1), 제4 박막 트랜지스터(ST4)의 제4 게이트 전극(G4) 및 제5 박막 트랜지스터(ST5)의 제5 게이트 전극(G5)을 포함할 수 있다. 상술한 바와 같이 제1 게이트 전극(G1), 제4 게이트 전극(G4) 및 제5 게이트 전극(G5)은 각각 제1 반도체층(ACT1)의 제1 채널 영역, 제4 반도체층(ACT4)의 제4 채널 영역 및 제5 반도체층(ACT5)의 제5 채널 영역과 제3 방향(DR3)으로 중첩할 수 있다.
제1 게이트 패턴(GAT1)은 금속을 포함하는 제1 게이트 도전층일 수 있다. 예를 들어 제1 게이트 패턴(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 패턴(GAT1)과 후술할 제2 게이트 패턴(GAT2)을 절연시키는 역할을 할 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트 패턴(GAT1)이 배치된 제1 게이트 절연층(GI1) 상에 배치되어 제1 게이트 패턴(GAT1)을 덮을 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트 패턴(GAT1)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 몇몇 실시예에서 제2 게이트 절연층(GI2)은 산화 규소 등을 포함하고, 복수의 층으로 형성될 수 있다.
제2 게이트 패턴(GAT2)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제2 게이트 패턴(GAT2)은 제2 게이트 절연층(GI2)의 일면 바로 위에 위치할 수 있다. 즉, 제2 게이트 패턴(GAT2)은 제2 게이트 절연층(GI2)의 일면과 직접 접촉할 수 있다.
제2 게이트 패턴(GAT2)은 표시 영역(DA)에 배치되는 커패시터 전극을 포함할 수 있다. 예를 들어, 도 4b에 도시된 바와 같이 제2 게이트 패턴(GAT2)은 제1 박막 트랜지스터(ST1)의 제1 커패시터 전극(CP_1)을 포함할 수 있다. 제1 커패시터 전극(CP_1)에는 제1 구동 전압 배선(VDDL)에 인가되는 것과 같은 전압이 인가될 수 있다. 제1 커패시터 전극(CP_1)은 제1 게이트 전극(G1)과 제2 게이트 절연층(GI2)과 함게 스토리지 커패시터를 형성할 수 있다. 제1 커패시터 전극(CP_1)은 제1 게이트 전극(G1)과 제3 방향(DR3)으로 중첩할 수 있다.
제2 게이트 패턴(GAT2)은 금속을 포함하는 제2 게이트 도전층일 수 있다. 예를 들어 제2 게이트 패턴(GAT2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제1 절연층(ILD1)은 제2 게이트 패턴(GAT2)에 의해 생긴 단차를 덮어 평탄한 면을 제공하는 역할을 할 수 있다. 제1 절연층(ILD1)은 제2 게이트 패턴(GAT2)이 형성된 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제1 절연층(ILD1)은 복수의 층으로 형성될 수 있다.
제1 데이터 패턴(DAT1)은 제1 절연층(ILD1) 상에 배치될 수 있다. 제1 데이터 패턴(DAT1)은 제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)의 소스 전극 및 드레인 전극을 포함할 수 있다. 예를 들어 도 4a에 도시된 바와 같이 제1 데이터 패턴(DAT1)은 제5 박막 트랜지스터(ST5)의 제5 소스 전극(S5) 및 제5 드레인 전극(D5)과 제4 박막 트랜지스터(ST4)의 제4 소스 전극(S4)을 포함할 수 있다.
제1 데이터 패턴(DAT1)이 배치되어 제1 절연층(ILD1) 상에 소스 전극 및 드레인 전극이 형성되면, 제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)가 정의될 수 있다. 제4 소스 전극(S4) 및 제5 소스/드레인 전극(S5, D5)은 제1 절연층(ILD1), 제2 게이트 절연층(GI2) 및 제1 게이트 절연층(GI1)을 관통하여 형성되는 컨택홀을 통해 각각 제4 및 제5 반도체 패턴(ACT4, ACT5)의 제4 및 제5 소스/드레인 영역과 전기적으로 연결될 수 있다.
제1 데이터 패턴(DAT1)은 금속을 포함할 수 있다. 예를 들어, 제1 데이터 패턴(DAT1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 데이터 패턴(DAT1)은 단일막 또는 다층막일 수 있다.
한편, 제1 데이터 패턴(DAT1)은 후술할 제1 패드층(PAD_1)을 포함할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
제1 비아 절연층(VIA1)은 제1 데이터 패턴(DAT1)과 후술할 제2 데이터 패턴(DAT2)을 부분적으로 절연시키는 역할을 할 수 있다. 표시 영역(DA)에서 제1 데이터 패턴(DAT1)이 형성된 제1 절연층(ILD1) 상에 배치될 수 있다. 제1 비아 절연층(VIA1)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 물질을 사용하여 형성될 수 있다.
제2 데이터 패턴(DAT2)은 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 제2 데이터 패턴(DAT2)은 제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)의 소스 전극 또는 드레인 전극과 전기적으로 연결되는 연결 전극을 포함할 수 있다. 예를 들어 도 4a에 도시된 바와 같이, 제2 데이터 패턴(DAT2)은 제5 드레인 전극(D5)과 전기적으로 연결되는 제5 연결 전극(CNE5)을 포함할 수 있다. 제5 연결 전극(CNE5)은 제1 비아 절연층(VIA1)을 관통하여 형성되는 컨택홀을 통해 제5 드레인 전극(D5)과 전기적으로 연결될 수 있다.
제2 데이터 패턴(DAT2)은 금속을 포함할 수 있다. 예를 들어, 제2 데이터 패턴(DAT2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 데이터 패턴(DAT2)은 단일막 또는 다층막일 수 있다.
한편, 제2 데이터 패턴(DAT2)은 후술할 제2 패드층(PAD_2)을 포함할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
제2 비아 절연층(VIA2)은 표시 영역(DA)에서 제2 데이터 패턴(DAT2)이 형성된 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 제2 비아 절연층(VIA2)은 제1 비아 절연층(VIA1)과 같이 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 물질을 사용하여 형성될 수 있다.
발광 소자(LEL)는 상술한 바와 같이 제1 전극(ELT1), 발광층(EML) 및 제2 전극(ELT2)을 포함하고, 제2 비아 절연층(VIA2) 상에 배치될 수 있다.
제1 전극(ELT1)은 애노드 전극으로서 제2 비아 절연층(VIA2)을 관통하여 형성된 컨택홀을 통해 제5 연결 전극(CNE5)과 전기적으로 연결되어 제5 박막 트랜지스터(ST5)의 제5 드레인 전극(D5)과 전기적으로 연결될 수 있다.
제1 전극(ELT1)이 배치된 제2 비아 절연층(VIA2) 상에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 화소 정의막(PDL)은 제1 전극(ELT1)을 부분적으로 노출시키는 개구를 형성할 수 있다.
발광층(EML)은 제1 전극(ELT1) 및 화소 정의막(PDL) 상에 배치될 수 있다. 발광층(EML)이 유기물을 포함하는 유기 발광층인 경우, 발광 소자(LEL)는 유기 발광 다이오드이고, 발광층(EML)이 양자점 발광층을 포함하는 경우, 발광 소자(LEL)는 양자점 발광 소자이며, 발광층(EML)이 무기 반도체를 포함하는 경우, 발광 소자(LEL)는 무기 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 초소형 발광 다이오드(micro light emitting diode)일 수 있다.
제2 전극(ELT2)은 발광층(EML) 상에 배치될 수 있다. 제2 전극(ELT2)은 발광층(EML)과 실질적으로 동일한 프로파일을 가질 수 있다.
박막 봉지층(TFE)은 외부의 습기 및 산소가 서브 화소(SP) 내부로 침투하는 것을 막는 역할을 할 수 있다. 박막 봉지층(TFE)은 발광 소자(LEL)의 제2 전극(ELT2) 상에 배치될 수 있다.
박막 봉지층(TFE)은 표시 영역(DA)에서 적어도 하나의 유기층(OL)과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층(OL)과 적어도 하나의 무기층은 서로 교차하여 적층될 수 있다. 예를 들면 도 4에 도시된 바와 같이, 박막 봉지층(TFE)은 제1 무기층(IOL_1), 유기층(OL), 제2 무기층(IOL_2)을 포함하고, 유기층(OL)은 제1 무기층(IOL_1)과 제2 무기층(IOL_2) 사이에 배치될 수 있으나, 이에 제한되는 것은 아니다.
한편 박막 봉지층(TFE)은 비표시 영역(NDA)에서 유기층(OL)이 형성되지 않을 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
터치층(TSL)은 사용자의 손동작을 인식하는 역할을 할 수 있다. 터치층(TSL)은 박막 봉지층(TFE) 상에 배치될 수 있다. 터치층(TSL)은 터치 보호층(TGL)과 적어도 하나 이상의 도전층 및 절연층을 구비할 수 있다. 하나 이상의 도전층과 절연층은 서로 교차하여 적층될 수 있다. 예를 들어, 터치층(TSL)은 도 5에 도시된 바와 같이 터치 버퍼층(TBF), 제1 터치 도전층(TCL_1), 터치 절연층(TIL), 제2 터치 도전층(TCL_2) 및 터치 보호층(TGL)이 순서대로 적층된 구조를 가질 수 있다.
터치 버퍼층(TBF)은 박막 봉지층(TFE)의 제2 무기층(IOL_2) 상에 배치될 수 있으나, 생략될 수도 있다.
제1 터치 도전층(TCL_1) 및 제2 터치 도전층(TCL_2)은 도면에 도시하지는 않았지만, 제3 방향(DR3)에서 바라보았을 때 메쉬 형상을 가지고, 서로 교차하여 배치될 수 있다. 제1 터치 도전층(TCL_1) 및 제2 터치 도전층(TCL_2)은 금속을 포함할 수 있다. 제2 터치 도전층(TCL_2)은 후술하는 제3 패드층(PAD_3)과 동일한 물질로 이루어진다. 이에 대한 자세한 설명은 후술하도록 한다.
터치 보호층(TGL)은 제2 터치 도전층(TCL_2) 상에 배치될 수 있다. 터치 보호층(TGL)은 유기막일 수 있다.
이하에서는 서브 영역(SR)에서 표시 패널(PNL)의 적층 구조에 대해 자세히 설명하도록 한다.
도 6은 도 1의 A영역을 확대한 확대도이다. 도 7은 도 6의 패드를 X1-X1`선을 따라 자른 단면을 간략히 도시한 단면도이다. 도 8은 도 7의 C 영역을 확대한 확대도이다.
도 1 및 도 6을 참조하면, 패드(PAD)는 회로 보드(CB)의 구동 신호를 표시 패널(PNL)에 전달하는 역할을 할 수 있다. 복수의 패드(PAD)는 표시 패널(PNL)의 서브 영역(SR)의 제1 방향(DR1) 일측 끝단에 배치되어 제2 방향(DR2)으로 일정 간격으로 이격되어 나란히 배열될 수 있으나 이에 제한되는 것은 아니다. 서브 영역(SR)에 배치된 패드(PAD)는 데이터 신호를 표시 패널(PNL)에 공급하는 데이터 패드(PAD)일 수 있다. 따라서, 패드(PAD)의 제1 방향(DR1) 타측 끝단에는 메인 영역(MR)으로부터 서브 영역(SR)으로 팬 아웃 된 데이터 라인이 연결될 수 있다.
패드(PAD)의 제1 방향(DR1) 일측 끝단에는 검사 라인(TL)이 연결될 수 있다. 검사 라인(TL)은 패드(PAD)가 정상적으로 작동하는지 검사하는 검사 장치에 패드(PAD)를 전기적으로 연결시키는 역할을 한다. 패드(PAD)의 정상적인 작동 여부에 대한 검사가 끝난 후에 표시 패널(PNL)의 서브 영역(SR) 일측 끝단을 컷팅하는 공정을 수행하여 패드(PAD)와 상기 검사 장치의 전기적 연결을 끊을 수 있다. 이에 따라, 표시 패널(PNL)의 서브 영역(SR) 제1 방향(DR1) 일측 끝단은 컷팅면이고, 검사 라인(TL)은 서브 영역(SR)의 제1 방향(DR1) 일측 끝단에 얼라인(align)되어 있으며, 패드(PAD)의 제1 방향(DR1) 일측 끝단은 서브 영역(SR)의 제1 방향(DR1) 일측 끝단과 검사 라인(TL)을 사이에 두고 이격될 수 있다.
표시 패널(PNL)의 서브 영역(SR) 일측 끝단을 컷팅하는 공정은 레이저를 이용하여 수행될 수 있다. 구체적으로 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저는 510nm 내지 520nm 파장대를 갖으며, 서브 영역(SR)의 제1 방향(DR1) 일측 끝단에 제3 방향(DR3) 타측으로 조사될 수 있다. 이 경우, 컷팅 장치가 사용되며, 표시 패널(PNL)은 컷팅 장치의 하부 스테이지상에 놓일 수 있다.
도 7을 참조하면, 표시 패널(PNL)은 서브 영역(SR)에서 기판(SUB), 버퍼층(BF), 광차단층(1000), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 제1 절연층(ILD1), 패드(PAD), 제2 비아 절연층(VIA2), 제1 무기층(IOL_1), 제2 무기층(IOL_2) 및 터치 절연층(TIL)을 포함할 수 있다.
표시 패널(PNL)의 서브 영역(SR)에서의 기판(SUB), 버퍼층(BF), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 제1 절연층(ILD1), 제2 비아 절연층(VIA2), 제1 무기층(IOL_1), 제2 무기층(IOL_2) 및 터치 절연층(TIL)은 상술한 표시 영역(DA)에서의 기판(SUB), 버퍼층(BF), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 제1 절연층(ILD1), 제2 비아 절연층(VIA2), 제1 무기층(IOL_1), 제2 무기층(IOL_2) 및 터치 절연층(TIL)과 동일하다. 이하에서는 상기 구성에 대해 자세히 설명하도록 한다.
기판(SUB)은 표시 패널(PNL)의 기저를 이룰 수 있다. 도 8을 참조하면, 기판(SUB)은 제1 층(SUB_1), 제1 베리어층(BR1), 제2 층(SUB_2) 및 제2 베리어층(BR2)을 포함할 수 있다.
몇몇 실시예에서 제1 층(SUB_1)은 투명 폴리이미드를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 10㎛일 수 있으나, 이에 제한되는 것은 아니다.
제1 층(SUB_1) 상에 제1 베리어층(BR1)이 배치될 수 있다. 몇몇 실시예에서 제1 베리어층(BR1)은 산화 규소(SiOx)를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 6000
Figure pat00002
일 수 있으나, 이에 제한되는 것은 아니다.
제1 베리어층(BR1) 상에는 제2 층(SUB_2)이 배치될 수 있다. 몇몇 실시예에서 제2 층(SUB_2)은 투명 폴리이미드를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 5.8㎛일 수 있으나, 이에 제한되는 것은 아니다.
제2 층(SUB_2) 상에는 제2 베리어층(BR2)이 배치될 수 있다. 몇몇 실시예에서 제2 베리어층(BR2)은 산화 규소(SiOx)를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 5000
Figure pat00003
일 수 있으나, 이에 제한되는 것은 아니다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 도 8에 도시된 바와 같이 버퍼층(BF)은 제1 버퍼 무기층(BF_1)과 제2 버퍼 무기층(BF_2)을 포함할 수 있다. 몇몇 실시예에서 제1 버퍼 무기층(BF_1)은 질화 규소(SiNx)를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 350
Figure pat00004
일 수 있으나, 이에 제한되는 것은 아니다. 제1 버퍼 무기층(BF_1) 상에 제2 버퍼 무기층(BF_2)이 배치될 수 있다. 몇몇 실시예에서 제2 버퍼 무기층(BF_2)은 산화 규소(SiOx)를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 3500
Figure pat00005
일 수 있으나, 이에 제한되는 것은 아니다.
한편, 기판(SUB)이 상술한 투명 폴리이미드를 포함하는 경우, 표시 패널(PNL)의 서브 영역(SR) 일측 끝단을 컷팅하는 공정 진행 시 절연층 들뜸 현상이 일어날 수 있다. 구체적으로, 컷팅 공정에 사용되는 레이저는 컷팅 장치의 하부 스테이지로부터 반사 또는 산란되어 제3 방향(DR3) 일측으로 기판(SUB)과 버퍼층(BF)을 투과할 수 있고, 투명 폴리이미드의 경우, 일반 폴리이미드에 비해 공정에 사용되는 510nm 내지 520nm 파장대의 레이저 투과율이 높아 레이저가 에너지 손실을 입지 않고 투과하여 제1 절연층(ILD1)과 후술할 패드(PAD) 사이에 데미지를 주어 절연층 들뜸 현상이 일어날 수 있다. 이에 패드(PAD) 하부에 반사된 레이저를 차단할 필요가 있다.
광차단층(1000)은 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저에 의한 절연층 들뜸 현상을 방지하는 역할을 할 수 있다. 광차단층(1000)은 컷팅 장치의 하부 스테이지로부터 반사 또는 산란되는 레이저를 차단할 수 있다.
광차단층(1000)은 버퍼층(BF) 상에, 구체적으로 제2 버퍼 무기층(BF_2) 상에 배치되어 후술할 패드(PAD)의 평면상 형상과 실질적으로 동일한 형상을 가질 수 있으나, 이에 제한되는 것은 아니다. 광차단층(1000)은 패드(PAD)의 개수와 동일한 개수가 배치될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서 광차단층(1000)은 다결정 실리콘을 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 470
Figure pat00006
일 수 있으나, 이에 제한되는 것은 아니다. 이하에서는 광차단층(1000)이 다결정 실리콘을 포함하는 것을 중심으로 설명한다. 광차단층(1000)은 표시 영역(DA)의 제1 반도체층(ACT1), 제4 반도체층(ACT4) 및 제5 반도체층(ACT5)과 동일한 물질을 포함하고, 동시에 형성될 수 있다. 즉, 제1 반도체 패턴(ACTP1)은 상술한 바와 같이 제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)의 반도체층과 광차단층(1000)을 포함할 수 있다.
광차단층(1000)은 다결정 실리콘을 포함할 수 있으나 이에 제한되는 것은 아니다. 예를 들어 광차단층(1000)은 비정질 실리콘 등을 포함할 수 있다. 광차단층(1000)이 다결정 실리콘을 포함하는 경우, 컷팅 장치의 하부 스테이지로부터 반사 또는 산란되는 레이저를 흡수하여 레이저가 패드(PAD) 하부에 도달하는 것을 방지함으로써, 레이저에 의한 절연층 들뜸 현상을 방지할 수 있다.
제1 게이트 절연층(GI1)은 광차단층(1000)이 배치된 버퍼층(BF) 상에 배치되어 광차단층(1000)을 덮을 수 있다. 몇몇 실시예에서 제1 게이트 절연층(GI1)은 산화 규소(SiOx)를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 1200
Figure pat00007
일 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 서브 영역(SR)에서 제1 게이트 절연층(GI1)과 제2 게이트 절연층(GI2) 사이에는 제1 게이트 패턴(GAT1)이 배치되지 않을 수 있다. 몇몇 실시예에서 제2 게이트 절연층(GI2)은 질화 규소(SiNx)를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 1350
Figure pat00008
일 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(ILD1)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제1 절연층(ILD1)은 도 8에 도시된 바와 같이 제1 절연 무기층(ILD1_a) 및 제2 절연 무기층(ILD1_b)을 포함할 수 있다. 몇몇 실시예에서 제1 절연 무기층(ILD1_a)은 산화 규소(SiOx)를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 3000
Figure pat00009
일 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서 제2 절연 무기층(ILD1_b)은 질화 규소(SiNx)를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 2000
Figure pat00010
일 수 있으나, 이에 제한되는 것은 아니다. 제1 절연층(ILD1)의 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 제1 절연 무기층(ILD1_a)의 두께 및 제2 절연 무기층(ILD1_b)의 두께를 합한 값을 가질 수 있다. 즉, 제1 절연층(ILD1)의 두께는 5000
Figure pat00011
일 수 있으나, 이에 제한되는 것은 아니다.
패드(PAD)는 제1 절연층(ILD1) 상에 배치될 수 있다. 패드(PAD)는 도 7에 도시된 바와 같이 제1 패드층(PAD_1), 제2 패드층(PAD_2) 및 제3 패드층(PAD_3)을 포함할 수 있다.
제1 패드층(PAD_1)은 제1 절연층(ILD1) 상에 배치되고, 제3 방향(DR3) 일측으로 갈수록 폭이 좁아지는 사다리꼴 단면을 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 패드층(PAD_1)은 표시 영역(DA)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 동일한 물질을 포함하고, 동시에 형성될 수 있다. 즉, 제1 데이터 패턴(DAT1)은 제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)의 소스 전극 및 드레인 전극 및 제1 패드층(PAD_1)을 포함할 수 있다.
제1 패드층(PAD_1)은 금속을 포함할 수 있다. 예를 들어 제1 패드층(PAD_1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 패드층(PAD_2)은 제1 패드층(PAD_1)이 형성된 제1 절연층(ILD1) 상에 배치될 수 있다. 복수의 패드(PAD) 각각의 제2 패드층(PAD_2)은 제2 방향(DR2)으로 이격되어 나란히 배열되고, 제1 절연층(ILD1)을 노출할 수 있다. 제2 패드층(PAD_2)은 제1 패드층(PAD_1)의 주위를 둘러싸며 형성되며, 제1 패드층(PAD_1)과 전기적으로 연결될 수 있다. 제2 패드층(PAD_2)은 제3 방향(DR3) 일측으로 갈수록 폭이 좁아질 수 있으나, 이에 제한되는 것은 아니다.
제2 패드층(PAD_2)은 표시 영역(DA)의 제1 연결 전극(CNE1)과 동일한 물질을 포함하고, 동시에 형성될 수 있다. 즉, 제2 게이트 패턴(GAT2)은 제1 내지 제7 박막 트랜지스터(ST7)의 소스 전극 또는 드레인 전극과 전기적으로 연결되는 연결 전극과 제2 패드층(PAD_2)을 포함할 수 있다.
제2 패드층(PAD_2)은 금속을 포함할 수 있다. 예를 들어 제2 패드층(PAD_2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 비아 절연층(VIA2)은 서브 영역(SR)에서 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 배치된 제1 절연층(ILD1) 상에 배치될 수 있다. 서브 영역(SR)에서 제1 비아 절연층(VIA1)은 생략될 수 있다. 제2 비아 절연층(VIA2)은 제2 패드층(PAD_2)의 제3 방향(DR3) 일측 면을 노출하도록 부분적으로 배치될 수 있다. 즉, 제2 비아 절연층(VIA2)은 제2 패드층(PAD_2)의 제3 방향(DR3) 일측 면을 부분적으로 덮을 수 있다.
제2 비아 절연층(VIA2) 상에는 박막 봉지층(TFE)의 제1 무기층(IOL_1)이 배치될 수 있다. 즉 서브 영역(SR)에서는 표시 영역(DA)의 발광 소자(LEL), 화소 정의막(PDL)이 생략될 수 있다. 제1 무기층(IOL_1)의 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 2000
Figure pat00012
일 수 있으나, 이에 제한되는 것은 아니다.
제1 무기층(IOL_1) 상에는 박막 봉지층(TFE)의 제2 무기층(IOL_2)이 배치될 수 있다. 즉, 서브 영역(SR)에서는 박막 봉지층(TFE)의 유기막이 생략될 수 있다. 제2 무기층(IOL_2)의 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 2000
Figure pat00013
일 수 있으나, 이에 제한되는 것은 아니다.
제2 무기층(IOL_2) 상에는 터치층(TSL)의 터치 절연층(TIL)이 배치될 수 있다. 즉, 서브 영역(SR)에서는 터치층(STL)의 터치 버퍼층(TBF), 제1 터치 도전층(TCL_1) 및 터치 보호층(TGL)이 생략될 수 있다. 터치 절연층(TIL)의 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 3300
Figure pat00014
일 수 있으나, 이에 제한되는 것은 아니다.
제3 패드층(PAD_3)은 터치 절연층(TIL) 상에 배치될 수 있다. 복수의 패드(PAD) 각각의 제3 패드층(PAD_3)은 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제3 패드층(PAD_3)은 제1 무기층(IOL_1), 제2 무기층(IOL_2), 터치 절연층(TIL)을 관통하는 컨택홀을 통해 제2 패드층(PAD_2)과 전기적으로 연결될 수 있다.
제3 패드층(PAD_3)은 터치층(TSL)의 제2 터치 도전층(TCL_2)과 동일한 물질을 포함하고, 동시에 형성될 수 있다. 제3 패드층(PAD_3)은 금속을 포함할 수 있다.
제3 패드층(PAD_3)의 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 3100
Figure pat00015
일 수 있으나, 이에 제한되는 것은 아니다. 제3 패드층(PAD_3)은 도면에 도시하지는 않았지만, 회로 보드(CB)의 접속 단자(CT)와 이방성 도전 필름에 의해 전기적으로 연결될 수 있다.
도 6 및 도 7을 참조하면, 패드(PAD)는 제1 방향(DR1) 폭(이하 '제1 폭(W1)'이라 지칭함) 및 제2 방향(DR2) 폭(이하 '제2 폭(W2)'이라 지칭함)을 가질 수 있다.
광차단층(1000)은, 패드(PAD)의 제1 폭(W1) 및 제2 폭(W2)과 동일한 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭을 가질 수 있다. 구체적으로, 광차단층(1000)은 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 제1 절연층(ILD1)과 접하는 만큼의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭을 가질 수 있다. 즉, 광차단층은 평면상에서 제1 폭(W1) 및 제2 폭(W2)을 가질 수 있으나, 이에 제한되는 것은 아니다.
패드(PAD)의 가장자리 중 적어도 일부는 광차단층의 가장자리 중 일부와 얼라인 될 수 있다. 광차단층(1000)이 평면상에서 제1 폭(W1) 및 제2 폭(W2)을 가지는 경우, 광차단층(1000)은 서브 영역(SR)에 배치된 패드(PAD)와 동일한 개수로 배치되고, 광차단층(1000)의 제1 방향(DR1) 양측 및 제2 방향(DR2) 양측 가장자리는 패드(PAD)의 제1 방향(DR1) 양측 및 제2 방향(DR2) 양측 가장자리와 각각 얼라인되며, 광차단층(1000)은 패드(PAD)와 제3 방향(DR3)으로 완전히 중첩할 수 있다.
이러한 구성에 의해 도 1의 실시예에 따른 표시 장치(1)는 제1 반도체 패턴(ACTP1)을 형성할 때 서브 영역(SR)에 광차단층(1000)을 동시에 형성하여 제조 공정이 추가되지 않으면서, 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저에 의한 절연층 들뜸 현상을 방지할 수 있다.
이하 표시 장치(1)의 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위조로 설명하기로 한다.
도 9는 다른 실시예에 따른 표시 장치의 패드 및 광차단층을 도시한 평면도이다.
도 9를 참조하면 본 실시예에 따른 표시 장치(1_1)는 광차단층(1001)의 제1 방향(DR1) 폭(이하 '제3 폭(W3)'이라 지칭함)이 패드(PAD)의 제1 폭(W1)보다 작을 수 있음을 예시한다. 구체적으로, 광차단층(1001)의 제3 폭(W3)이 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 폭(W1)의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
이에 따라, 패드(PAD)는 광차단층(1001)과 중첩하는 부분 및 광차단층(1001)과 비중첩하는 부분을 포함할 수 있다. 이 경우, 패드(PAD)의 광차단층(1001)과 중첩하는 부분은 제1 방향(DR1)을 따라 패드(PAD)의 광차단층(1001)과 비중첩하는 부분과 기판(SUB) 서브 영역(SR)의 가장자리 사이에 위치할 수 있다.
서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저에 의한 절연층 들뜸 현상은 서브 영역(SR) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 폭(W1)의 1/2을 포함하는 영역까지 발생할 수 있다. 따라서, 광차단층(1001)의 제3 폭(W3)을 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 폭(W1)의 1/2 이상까지 제3 방향(DR3)으로 중첩되도록 배치하여 광차단층(1001) 형성에 들어가는 재료를 줄일 수 있다.
도 10은 또 다른 실시예에 따른 표시 장치의 패드 및 광차단층을 도시한 평면도이다. 도 11은 도 10의 패드를 X2-X2`선으로 절단한 절단면을 도시한 단면도이다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 표시 장치(1_2)는 광차단층(1002)의 제1 방향(DR1) 폭(이하 '제3 폭(W3)'이라 지칭함) 및 제2 방향(DR2) 폭(이하 '제4 폭(W4)'이라 지칭함)이 패드(PAD)의 제1 폭(W1) 및 제2 폭(W2)보다 클 수 있음을 예시한다. 구체적으로 광차단층(1002)의 제3 폭(W3) 및 제4 폭(W4)은 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 제1 절연층(ILD1)과 접하는 만큼의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다. 광차단층(1002)은 복수개로 형성되어 버퍼층(BF) 및 제1 게이트 절연층(GI1) 사이에 배치되어, 제2 방향(DR2)으로 이격되어 배치될 수 있다.
이에 따라, 광차단층(1002)은 패드(PAD)와 제3 방향(DR3)으로 중첩하는 부분과 중첩하지 않는 부분을 포함할 수 있다.
광차단층(1002)의 제3 폭(W3) 및 제4 폭(W4)이 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 제1 절연층(ILD1)과 접하는 만큼의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 크게 형성됨으로써, 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저에 의한 절연층 들뜸 현상을 더욱 효과적으로 방지할 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치의 패드 및 광차단층을 도시한 평면도이다.
도 12를 참조하면, 본 실시예에 따른 표시 장치(1_3)는 도 10에 따른 실시예와 비교하여 광차단층(1003)의 제3 폭(W3)이 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 폭(W1)의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다는 점에서 차이가 있다.
도 13은 또 다른 실시예에 따른 표시 장치의 패드 및 광차단층을 도시한 평면도이다. 도 14는 도 13의 패드를 X3-X3`선을 따라 절단한 절단면을 도시한 단면도이다.
도 13 및 도 14를 참조하면, 본 실시예에 따른 표시 장치(1_4)의 광차단층(1004)은 일체로 형성되어 서브 영역(SR)에 배치된 복수의 패드(PAD) 전체와 중첩될 수 있음을 예시한다. 구체적으로, 광차단층(1004)은 버퍼층(BF) 및 제1 게이트 절연층(GI1) 사이에 제2 방향(DR2)으로 단절되지 않고, 연속적으로 배치될 수 있다. 이 경우, 광차단층(1004)은 복수의 패드(PAD) 뿐만 아니라 복수의 패드(PAD)가 이격된 부분과도 중첩할 수 있다.
광차단층(1004)은 제3 방향(DR3)에서 바라보았을 때 직사각형의 평면 형상을 가질 수 있으나, 이에 제한되는 것은 아니다. 광차단층(1004)이 직사각형의 평면 형상을 갖는 경우, 광차단층(1004)의 제1 방향(DR1) 폭(이하 '제3 폭(W3)'이라 지칭함) 및 제2 방향(DR2) 폭(이하 '제4 폭(W4)'이라 지칭함)은 복수 개의 패드(PAD)를 모두 중첩하도록 형성될 수 있다. 즉, 제3 폭(W3)은 패드(PAD)의 제1 폭(W1)보다 클 수 있고, 제4 폭(W4)은 서브 영역(SR)의 제2 방향(DR2) 폭과 동일할 수 있으나 이에 제한되는 것은 아니다.
광차단층(1004)이 일체로 형성되어 서브 영역(SR)에 배치된 복수의 패드(PAD) 전체 및 복수의 패드(PAD)가 이격된 부분과도 중첩되게 형성됨으로써, 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저에 의한 절연층 들뜸 현상을 더욱 효과적으로 방지할 수 있다.
도 15는 또 다른 실시예에 따른 표시 장치의 패드 및 광차단층을 도시한 평면도이다.
도 15를 참조하면, 본 실시예에 따른 표시 장치(1_5)는 도 13의 실시예에 따른 표시 장치(1_4)와 비교하여 광차단층(1005)의 제3 폭(W3)이 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 폭(W1)의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다는 점에서 차이가 있다.
도 16은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 16을 참조하면, 본 실시예에 따른 표시 장치(1_6)의 광차단층(1006)은 제1 게이트 패턴(GAT1)에 포함될 수 있음을 예시한다. 구체적으로 광차단층(1006)은 표시 영역(DA)의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 동일한 물질을 포함하고, 동시에 형성될 수 있다.
본 실시예에 따른 광차단층(1006)은 제1 게이트 절연층(GI1)과 제2 게이트 절연층(GI2) 사이에 배치될 수 있다. 광차단층(1006)은 금속을 포함할 수 있다. 예를 들어, 광차단층(1006)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 이에 따라, 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저는 광차단층(1006)에 의해 반사되어 패드(PAD)에 도달하지 못하므로 절연층 들뜸 현상이 방지될 수 있다.
광차단층(1006)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 17은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 17을 참조하면, 본 실시예에 따른 표시 장치(1_7)는 도 16의 실시예에 따른 표시 장치(1_6)와 비교하여 광차단층(1007)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭이 패드(PAD)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1007)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭은 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 제1 절연층(ILD1)과 접하는 만큼의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다.
광차단층(1007)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 18은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 18을 참조하면, 본 실시예에 따른 표시 장치(1_8)는 도 16의 실시예에 따른 표시 장치(1_6)와 비교하여 광차단층(1008)이 일체로 형성되어 서브 영역(SR)에 배치된 복수의 패드(PAD) 전체와 중첩될 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1008)은 제1 게이트 절연층(GI1)과 제2 게이트 절연층(GI2) 사이에 제2 방향(DR2)으로 단절되지 않고, 연속적으로 배치되며, 제3 방향(DR3)에서 바라보았을 때 직사각형의 평면 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
광차단층(1008)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 19는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 19를 참조하면, 본 실시예에 따른 표시 장치(1_9)의 광차단층(1009)은 제2 게이트 패턴(GAT2)에 포함될 수 있음을 예시한다. 구체적으로 광차단층(1009)은 표시 영역(DA)의 제1 커패시터 전극(CP_1) 및 제2 커패시터 전극(CP_2)과 동일한 물질을 포함하고, 동시에 형성될 수 있다.
본 실시예에 따른 광차단층(1009)은 제2 게이트 절연층(GI2)과 제1 절연층(ILD1) 상이에 배치될 수 있다. 광차단층(1009)은 금속을 포함할 수 있다. 예를 들어 광차단층(1009)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 이에 따라, 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저는 광차단층(1009)에 의해 반사되어 패드(PAD)에 도달하지 못하므로 절연층 들뜸 현상이 방지될 수 있다.
광차단층(1009)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 20은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 20을 참조하면, 본 실시예에 따른 표시 장치(1_10)는 도 19의 실시예에 따른 표시 장치(1_9)와 비교하여 광차단층(1010)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭이 패드(PAD)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1010)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭은 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 제1 절연층(ILD1)과 접하는 만큼의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다. 광차단층(1010)은 버퍼층(BF) 및 제1 게이트 절연층(GI1) 사이에 배치되어, 제2 방향(DR2)으로 이격될 수 있다.
광차단층(1010)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 21은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 21을 참조하면, 본 실시예에 따른 표시 장치(1_11)는 도 19의 실시예에 따른 표시 장치(1_9)와 비교하여 광차단층(1011)이 일체로 형성되어 서브 영역(SR)에 배치된 복수의 패드(PAD) 전체와 중첩될 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1011)은 제1 게이트 절연층(GI1)과 제2 게이트 절연층(GI2) 사이에 제2 방향(DR2)으로 단절되지 않고, 연속적으로 배치되며, 제3 방향(DR3)에서 바라보았을 때 직사각형의 평면 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
광차단층(1011)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
한편 상술한 실시예들에 따른 광차단층(1000 내지 1011)은 서브 영역(SR) 내에서 중복되어 배치될 수 있다. 예를 들어, 도 1의 실시예에 따른 광차단층(1000)과 도 16의 실시예에 따른 광차단층(1006)이 중복되어 배치되거나, 도 1의 실시예에 따른 광차단층(1000), 도 16의 실시예에 따른 광차단층(1006) 및 도 19의 실시예에 따른 광차단층(1009)이 중복되어 배치될 수도 있으나, 이에 제한되는 것은 아니다.
도 22는 또 다른 실시예에 따른 표시 장치의 표시 영역에서의 구조를 도시한 구조도이다. 도 23은 도 22의 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다. 도 24는 도 23의 D 영역을 확대한 확대도이다.
도 22 내지 도 24를 참조하면, 본 실시예에 따른 표시 장치(1_12)는 도 1의 실시예에 따른 표시 장치(1)와 비교하여 스위치 소자들 중 일부의 반도체층이 산화물로 이루어질 수 있다는 점에서 차이가 있다. 구체적으로, 본 실시예에 따른 표시 장치(1_12)는 제2 박막 트랜지스터(ST2) 및 제4 박막 트랜지스터(ST4)의 반도체층이 산화물로 이루어질 수 있으나 이에 제한되는 것은 아니다. 이하에서는 제2 박막 트랜지스터(ST2) 및 제4 박막 트랜지스터(ST4)의 반도체층이 산화물로 이루어진 것을 중심으로 설명한다.
도 22을 참조하면, 서브 화소(SP)는 기판(SUB), 버퍼층(BF), 제1 반도체 패턴(ACTP1), 제1 게이트 절연층(GI1), 제1 게이트 패턴(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 패턴(GAT2), 제1 절연층(ILD1), 제2 반도체 패턴(ACTP2), 제3 게이트 절연층(GI3), 제3 게이트 패턴(GAT3), 제2 절연층(ILD2), 제1 데이터 패턴(DAT1), 제1 비아 절연층(VIA1), 제2 데이터 패턴(DAT2), 발광 소자(LEL)를 포함할 수 있다. 즉, 본 실시예에 따른 서브 화소(SP)는 도 1의 실시예에 따른 서브 화소(SP)와 비교하여, 제2 반도체 패턴(ACTP2), 제3 게이트 절연층(GI3), 제3 게이트 패턴(GAT3), 제2 절연층(ILD2)을 더 포함할 수 있다.
기판(SUB)은 표시 패널(PNL)의 기저를 이루고, 기판(SUB) 상에 버퍼층(BF)이 배치될 수 있다.
버퍼층(BF) 상에 제1 반도체 패턴(ACTP1)이 배치될 수 있다. 제1 반도체 패턴(ACTP1)은 제1 박막 트랜지스터(ST1), 제3 박막 트랜지스터(ST3), 제5 박막 트랜지스터 내지 제7 박막 트랜지스터(ST5, ST6, ST7)의 반도체층을 포함할 수 있다.
제1 게이트 절연층(GI1)은 제1 반도체 패턴(ACTP1)이 배치된 버퍼층(BF) 상에 배치되어 제1 반도체 패턴(ACTP1)을 덮을 수 있다.
제1 게이트 패턴(GAT1)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 게이트 패턴(GAT1)은 제1 박막 트랜지스터(ST1), 제3 박막 트랜지스터(ST3), 제5 박막 트랜지스터 내지 제7 박막 트랜지스터(ST5, ST6, ST7)의 게이트 전극을 포함할 수 있다. 예를 들어, 제1 게이트 패턴(GAT1)은 제5 박막 트랜지스터(ST5)의 제5 게이트 전극(G5)을 포함할 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 패턴(GAT1)이 배치된 제1 절연층 상에 배치되어 제1 게이트 패턴(GAT1)을 덮을 수 있다.
제2 게이트 패턴(GAT2)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제2 게이트 패턴(GAT2)은 제1 박막 트랜지스터(ST1), 제3 박막 트랜지스터(ST3), 제5 박막 트랜지스터 내지 제7 박막 트랜지스터(ST5, ST6, ST7)의 커패시터 전극과 제2 박막 트랜지스터(ST2) 및 제4 박막 트랜지스터(ST4)의 하부 게이트 전극을 포함할 수 있다. 예를 들어, 제2 게이트 패턴(GAT2)은 제4 박막 트랜지스터(ST4)의 제2 하부 게이트 전극(BG2)을 포함할 수 있다. 제2 하부 게이트 전극(BG2)은 후술할 제4 반도체층(ACT4_12)과 제3 방향(DR3)으로 중첩 배치될 수 있다.
제1 절연층(ILD1)은 제2 게이트 패턴(GAT2)이 형성된 제2 게이트 절연층(GI2) 상에 배치될 수 있다.
제2 반도체 패턴(ACTP2)은 제1 절연층(ILD1) 상에 배치될 수 있다. 제2 반도체 패턴(ACTP2)은 제2 박막 트랜지스터(ST2) 및 제4 박막 트랜지스터(ST4)의 반도체층을 포함할 수 있다. 예를 들어 제2 반도체 패턴(ACTP2)은 제4 박막 트랜지스터(ST4)의 제4 반도체층(ACT4_12)을 포함할 수 있다. 제4 반도체층(ACT4)은 후술할 제2 상부 게이트 전극(UG2)과 제3 방향(DR3)으로 중첩하는 제4 채널 영역, 상기 제4 채널 영역의 일측에 위치한 제4 드레인 영역 및 상기 제4 채널 영역의 타측에 위치한 제4 소스 영역을 포함할 수 있다.
제2 반도체 패턴(ACTP2)은 산화물을 포함하여 이루어질 수 있다. 상기 산화물은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물을 포함할 수 있다. 상기 산화물은 인듐-갈륨-아연　산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석　산화물(ZTO, Zinc Tin Oxide), 인듐-주석　산화물(IZO, Indium Tin Oxide) 등 중 적어도 하나를 포함하여 이루어질 수 있다.
제3 게이트 절연층(GI3)은 제2 반도체 패턴(ACTP2)과 후술할 제3 게이트 패턴(GAT3)을 절연시키는 역할을 할 수 있다. 제3 게이트 절연층(GI3)은 제2 반도체 패턴(ACTP2)이 배치된 제1 절연층(ILD1) 상에 배치될 수 있다.
제3 게이트 절연층(GI3) 상에 제3 게이트 패턴(GAT3)이 배치될 수 있다. 제3 게이트 패턴(GAT3)은 제2 박막 트랜지스터(ST2) 및 제4 박막 트랜지스터(ST4)의 상부 게이트 전극을 포함할 수 있다. 예를 들어 제3 게이트 패턴(GAT3)은 제4 박막 트랜지스터(ST4)의 제2 상부 게이트 전극(UG2)을 포함할 수 있다. 본 실시예에서, 제4 박막 트랜지스터(ST4)의 게이트 전극은 제2 상부 게이트 전극(UG2)과 제2 하부 게이트 전극(BG2)을 포함하는 더블 게이트 전극일 수 있다. 제2 상부 게이트 전극(UG2)과 제2 하부 게이트 전극(BG2)은 전기적으로 연결될 수 있다.
제3 게이트 패턴(GAT3)은 금속을 포함하는 제3게이트 도전층일 수 있다. 예를 들어 제3 게이트 패턴(GAT3)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 절연층(ILD2)은 제3 게이트 패턴(GAT3)에 의해 발생한 단차를 평탄화 시키는 역할을 할 수 있다. 제2 절연층(ILD2)은 제3 게이트 패턴(GAT3)이 배치된 제3 게이트 절연층(GI3) 상에 배치될 수 있다. 제2 절연층(ILD2)은 도 24에 도시된 바와 같이 제1 절연 무기층(ILD2_a)과 제2 절연 무기층(ILD2_b)을 포함할 수 있다. 제1 절연 무기층(ILD2_a)은 산화 규소(SiOx)를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 3000
Figure pat00016
일 수 있으나, 이에 제한되는 것은 아니다. 제2 절연 무기층(ILD2_b)은 질화 규소(SiNx)를 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 2000
Figure pat00017
일 수 있으나, 이에 제한되는 것은 아니다. 제2 절연층(ILD2)의 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 제1 절연 무기층(ILD2_a)의 두께 및 제2 절연 무기층(ILD2_b)의 두께를 합한 값을 가질 수 있다. 즉, 제2 절연층(ILD2)의 두께는 5000
Figure pat00018
일 수 있으나, 이에 제한되는 것은 아니다.
제1 데이터 패턴(DAT1)은 제2 절연층(ILD2) 상에 배치될 수 있다. 제1 데이터 패턴(DAT1)은 제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)의 소스/드레인 전극을 포함할 수 있다.
제1 비아 절연층(VIA1)은 제1 데이터 패턴(DAT1)이 형성된 제2 절연층(ILD2) 상에 배치될 수 있다.
제2 데이터 패턴(DAT2)은 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 제2 데이터 패턴(DAT2)은 제1 내지 제7 박막 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)의 소스 전극 또는 드레인 전극과 전기적으로 연결되는 연결 전극을 포함할 수 있다.
나머지 제2 비아 절연층(VIA2), 발광 소자(LEL), 박막 봉지층(TFE), 터치 층의 배치관계는 도 1의 실시예에서 설명한 바와 같다.
도 23을 참조하면, 본 실시예에 따른 표시 장치(1_12)는 서브 영역(SR)에서, 도 1의 실시예에 따른 표시 장치(1)와 비교하여 제3 게이트 절연층(GI3)과 제2 절연층(ILD2)을 더 포함할 수 있다. 구체적으로 표시 장치(1-12)는 서브 영역(SR)에서 순차 적층된 기판(SUB), 기판(SUB) 상에 배치된 버퍼층(BF), 버퍼층(BF) 상에 배치된 광차단층(1000), 광차단층(1000)이 배치된 버퍼층(BF) 상에 배치된 제1 게이트 절연층(GI1), 제1 게이트 절연층(GI1) 상에 배치된 제2 게이트 절연층(GI2), 제2 게이트 절연층(GI2) 상에 배치된 제1 절연층(ILD1), 제1 절연층(ILD1) 상에 배치된 제3 게이트 절연층(GI3), 제3 게이트 절연층(GI3) 상에 배치된 제2 절연층(ILD2), 제2 절연층(ILD2) 상에 배치된 패드(PAD) 및 제2 비아 절연층(VIA2) 등을 포함할 수 있다.
광차단층(1012)은 버퍼층(BF)과 제1 게이트 절연층(GI1) 사이에 배치되어 패드(PAD)의 평면상 형상과 실질적으로 동일한 형상을 가질 수 있다. 광차단층(1012)은 다결정 실리콘을 포함하고, 제3 방향(DR3)의 폭(이하 '두께'라 칭함)은 470
Figure pat00019
일 수 있으나, 이에 제한되는 것은 아니다. 광차단층(1012)은 제1 반도체층(ACT1)과 같은 물질을 포함하고, 동시에 형성될 수 있다. 즉, 제1 반도체 패턴(ACTP1)은 제1 박막 트랜지스터(ST1), 제3 박막 트랜지스터(ST3), 제5 박막 트랜지스터 내지 제7 박막 트랜지스터(ST5, ST6, ST7)의 반도체층 및 광차단층(1012)을 포함할 수 있다.
광차단층(1012)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 25는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 25를 참조하면, 본 실시예에 따른 표시 장치(1_13)는 도 22의 실시예에 따른 표시 장치(1_12)와 비교하여 광차단층(1013)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭이 패드(PAD)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1013)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭은 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 제1 절연층(ILD1)과 접하는 만큼의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다. 광차단층(1013)은 버퍼층(BF) 및 제1 게이트 절연층(GI1) 사이에 배치되어, 제2 방향(DR2)으로 이격될 수 있다.
광차단층(1013)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 26은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 26을 참조하면, 본 실시예에 따른 표시 장치(1_14)는 도 22의 실시예에 따른 표시 장치(1_12)와 비교하여 광차단층(1014)이 일체로 형성되어 서브 영역(SR)에 배치된 복수의 패드(PAD) 전체와 중첩될 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1014)은 제1 게이트 절연층(GI1)과 제2 게이트 절연층(GI2) 사이에 제2 방향(DR2)으로 단절되지 않고, 연속적으로 배치되며, 제3 방향(DR3)에서 바라보았을 때 직사각형의 평면 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
광차단층(1014)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 27은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 27을 참조하면, 본 실시예에 따른 표시 장치(1_15)는 도 22의 실시예에 따른 표시 장치(1_12)와 비교하여 광차단층(1015)이 제1 게이트 패턴(GAT1)에 포함된다는 점에서 차이가 있다. 구체적으로 광차단층(1015)은 표시 영역(DA)의 제1 게이트 전극(G1)과 동일한 물질을 포함하고, 동시에 형성될 수 있다.
본 실시예에 따른 광차단층(1015)은 제1 게이트 절연층(GI1)과 제2 게이트 절연층(GI2) 사이에 배치될 수 있다. 광차단층(1015)은 금속을 포함할 수 있다. 예를 들어 광차단층(1015)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 이에 따라, 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저는 광차단층(1015)에 의해 반사되어 패드(PAD)에 도달하지 못하므로 절연층 들뜸 현상이 방지될 수 있다.
광차단층(1015)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 28은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 28을 참조하면 본 실시예에 따른 표시 장치(1_16)는 도 27의 실시예에 따른 표시 장치(1_15)와 비교하여 광차단층(1016)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭이 패드(PAD)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1016)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭은 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 제1 절연층(ILD1)과 접하는 만큼의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다. 광차단층(1016)은 버퍼층(BF) 및 제1 게이트 절연층(GI1) 사이에 배치되어, 제2 방향(DR2)으로 이격될 수 있다.
광차단층(1016)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 29는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 29를 참조하면, 본 실시예에 따른 표시 장치(1_17)는 도 27의 실시예에 따른 표시 장치(1_15)와 비교하여 광차단층(1017)이 일체로 형성되어 서브 영역(SR)에 배치된 복수의 패드(PAD) 전체와 중첩될 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1017)은 제1 게이트 절연층(GI1)과 제2 게이트 절연층(GI2) 사이에 제2 방향(DR2)으로 단절되지 않고, 연속적으로 배치되며, 제3 방향(DR3)에서 바라보았을 때 직사각형의 평면 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
광차단층(1017)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 30은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 30을 참조하면, 본 실시예에 따른 표시 장치(1_18)는 도 22의 실시예에 따른 표시 장치(1_12)와 비교하여 광차단층(1018)이 제2 게이트 패턴(GAT2)에 포함된다는 점에서 차이가 있다. 구체적으로 광차단층(1018)은 표시 영역(DA)의 제1 커패시터 전극(CP_1) 및 제1 하부 게이트 전극(BG1)과 동일한 물질을 포함하고, 동시에 형성될 수 있다.
본 실시예에 따른 광차단층(1018)은 제2 게이트 절연층(GI2)과 제1 절연층(ILD1) 사이에 배치될 수 있다. 광차단층(1018)은 금속을 포함할 수 있다. 예를 들어 광차단층(1018)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 이에 따라, 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저는 광차단층(1018)에 의해 반사되어 패드(PAD)에 도달하지 못하므로 절연층 들뜸 현상이 방지될 수 있다.
광차단층(1018)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 31은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 31을 참조하면 본 실시예에 따른 표시 장치(1_19)는 도 30의 실시예에 따른 표시 장치(1_18)와 비교하여 광차단층(1019)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭이 패드(PAD)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1019)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭은 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 제1 절연층(ILD1)과 접하는 만큼의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다. 광차단층(1019)은 버퍼층(BF) 및 제1 게이트 절연층(GI1) 사이에 배치되어, 제2 방향(DR2)으로 이격될 수 있다.
광차단층(1019)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 32는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 32를 참조하면, 본 실시예에 따른 표시 장치(1_20)는 도 30의 실시예에 따른 표시 장치(1_18)와 비교하여 광차단층(1020)이 일체로 형성되어 서브 영역(SR)에 배치된 복수의 패드(PAD) 전체와 중첩될 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1020)은 제1 게이트 절연층(GI1)과 제2 게이트 절연층(GI2) 사이에 제2 방향(DR2)으로 단절되지 않고, 연속적으로 배치되며, 제3 방향(DR3)에서 바라보았을 때 직사각형의 평면 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
광차단층(1020)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 33은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 33을 참조하면, 본 실시예에 따른 표시 장치(1_21)는 도 22의 실시예에 따른 표시 장치(1_12)와 비교하여 광차단층(1021)이 제2 반도체 패턴(ACTP2)에 포함될 수도 있음을 예시한다. 구체적으로 광차단층(1021)은 표시 영역(DA)의 제2 반도체층(ACT2)과 동일한 물질을 포함하고, 동시에 형성될 수 있다.
본 실시예에 따른 광차단층(1021)은 제1 절연층(ILD1)과 제3게이트 절연층 사이에 배치될 수 있다. 광차단층(1021)은 산화물을 포함하여 이루어질 수 있다. 상기 산화물은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물을 포함할 수 있다. 상기 산화물은 인듐-갈륨-아연　산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석　산화물(ZTO, Zinc Tin Oxide), 인듐-주석　산화물(IZO, Indium Tin Oxide) 등 중 적어도 하나를 포함하여 이루어질 수 있다. 이에 따라, 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저는 광차단층(1021)에 의해 흡수되어 패드(PAD)에 도달하지 못하므로 절연층 들뜸 현상이 방지될 수도 있다.
광차단층(1021)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 34는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 34를 참조하면 본 실시예에 따른 표시 장치(1_22)는 도 33의 실시예에 따른 표시 장치(1_21)와 비교하여 광차단층(1022)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭이 패드(PAD)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1022)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭은 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 제1 절연층(ILD1)과 접하는 만큼의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다. 광차단층(1022)은 버퍼층(BF) 및 제1 게이트 절연층(GI1) 사이에 배치되어, 제2 방향(DR2)으로 이격될 수 있다.
광차단층(1022)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 35는 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 35를 참조하면, 본 실시예에 따른 표시 장치(1_23)는 도 33의 실시예에 따른 표시 장치(1_21)와 비교하여 광차단층(1023)이 일체로 형성되어 서브 영역(SR)에 배치된 복수의 패드(PAD) 전체와 중첩될 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1023)은 제1 게이트 절연층(GI1)과 제2 게이트 절연층(GI2) 사이에 제2 방향(DR2)으로 단절되지 않고, 연속적으로 배치되며, 제3 방향(DR3)에서 바라보았을 때 직사각형의 평면 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
광차단층(1023)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 36은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 36을 참조하면, 본 실시예에 따른 표시 장치(1_24)는 도 22의 실시예에 따른 표시 장치(1_12)와 비교하여 광차단층(1024)이 제3 게이트 패턴(GAT3)에 포함된다는 점에서 차이가 있다. 구체적으로 광차단층(1024)은 표시 영역(DA)의 제1 상부 게이트 전극(UG1)과 동일한 물질을 포함하고, 동시에 형성될 수 있다.
본 실시예에 따른 광차단층(1024)은 제3 게이트 절연층(GI3)과 제2 절연층(ILD2) 사이에 배치될 수 있다. 광차단층(1024)은 금속을 포함할 수 있다. 예를 들어 광차단층(1024)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 이에 따라, 서브 영역(SR) 일측 끝단을 컷팅하는 공정에 사용되는 레이저는 광차단층(1024)에 의해 반사되어 패드(PAD)에 도달하지 못하므로 절연층 들뜸 현상이 방지될 수 있다.
광차단층(1024)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
도 37은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 37을 참조하면 본 실시예에 따른 표시 장치(1_25)는 도 36의 실시예에 따른 표시 장치(1_24)와 비교하여 광차단층(1025)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭이 패드(PAD)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1025)의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭은 제1 패드층(PAD_1) 및 제2 패드층(PAD_2)이 제1 절연층(ILD1)과 접하는 만큼의 제1 방향(DR1) 폭 및 제2 방향(DR2) 폭보다 클 수 있다. 광차단층(1025)은 버퍼층(BF) 및 제1 게이트 절연층(GI1) 사이에 배치되어, 제2 방향(DR2)으로 이격될 수 있다.
도 38은 또 다른 실시예에 따른 표시 장치의 서브 영역에서의 구조를 도시한 구조도이다.
도 38를 참조하면, 본 실시예에 따른 표시 장치(1_26)는 도 36의 실시예에 따른 표시 장치(1_24)와 비교하여 광차단층(1026)이 일체로 형성되어 서브 영역(SR)에 배치된 복수의 패드(PAD) 전체와 중첩될 수 있다는 점에서 차이가 있다. 구체적으로 광차단층(1026)은 제1 게이트 절연층(GI1)과 제2 게이트 절연층(GI2) 사이에 제2 방향(DR2)으로 단절되지 않고, 연속적으로 배치되며, 제3 방향(DR3)에서 바라보았을 때 직사각형의 평면 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
광차단층(1026)의 제1 방향(DR1) 폭은 도면에 도시하지는 않았지만, 적어도 패드(PAD)의 제1 방향(DR1) 일측 끝단으로부터 제1 방향(DR1) 타측으로 패드(PAD)의 제1 방향(DR1) 폭의 1/2 이상까지 제3 방향(DR3)으로 중첩될 수 있다.
한편 상술한 실시예들에 따른 광차단층(1012 내지 1026)은 서브 영역(SR) 내에서 중복되어 배치될 수 있다. 예를 들어, 도 22의 실시예에 따른 광차단층(1012)과 도 27의 실시예에 따른 광차단층(1015)이 중복되어 배치되거나, 도 22의 실시예에 따른 광차단층(1012), 도 27의 실시예에 따른 광차단층(1015), 도 30의 실시예에 따른 광차단층(1018), 도 33의 실시예에 따른 광차단층(1021) 및 도 36의 실시예에 따른 광차단층(1024)이 중복되어 배치될 수도 있으나, 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PNL: 표시 패널
SUB: 기판
BF: 버퍼층
ACTP1: 제1 반도체 패턴
GI1: 제1 게이트 절연막
GAT1: 제1 게이트 패턴
GI2: 제2 게이트 절연막
GAT2: 제2 게이트 패턴
IDL1: 제1 절연막
ACTP2: 제2 반도체 패턴
GI3: 제3 게이트 절연막
GAT3: 제3 게이트 패턴
SP: 서브 화소
LEL: 발광 소자
TFE: 박막 봉지층
TSL: 터치층
1000: 광차단층

Claims (20)

  1. 메인 영역 및 상기 메인 영역의 일측에 위치하는 서브 영역을 포함하는 기판;
    상기 기판 상에 위치하고 상기 메인 영역 내에 위치하는 박막 트랜지스터;
    상기 박막 트랜지스터의 게이트 전극 상에 위치하는 제1 절연층;
    상기 제1 절연층 상에 위치하고 상기 메인 영역 내에 위치하며 상기 박막 트랜지스터와 전기적으로 연결된 발광 소자;
    상기 제1 절연층 상에 위치하고 상기 서브 영역 내에 위치하는 복수의 패드; 및
    상기 기판과 상기 제1 절연층 사이에 위치하고 상기 복수의 패드와 중첩하는 광차단층을 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 기판과 상기 제1 절연층 사이에 위치하는 버퍼층을 더 포함하고,
    상기 박막 트랜지스터는 상기 기판과 상기 게이트 전극 사이에 위치하고 상기 게이트 전극과 중첩하는 제1 반도체층을 포함하며,
    상기 제1 반도체층 및 상기 광차단층은 상기 버퍼층과 상기 제1 절연층 사이에 위치하되,
    상기 메인 영역에서 상기 제1 반도체층은 상기 버퍼층의 일면 바로 위에 위치하고,
    상기 서브 영역에서 상기 광차단층은 상기 버퍼층의 상기 일면 바로 위에 위치하는 표시 장치.
  3. 제2항에 있어서,
    상기 제1 반도체층 및 상기 광차단층은 다결정 실리콘(poly silicon)을 포함하는 표시 장치.
  4. 제1항에 있어서,
    상기 기판과 상기 제1 절연층 사이에 위치하는 제1 게이트 절연층을 더 포함하되,
    상기 메인 영역에서 상기 박막 트랜지스터의 제1 반도체층은 상기 기판과 상기 제1 게이트 절연층 사이에 위치하고, 상기 박막 트랜지스터의 상기 게이트 전극은 상기 제1 게이트 절연층의 일면의 바로 위에 위치하며,
    상기 서브 영역에서 상기 광차단층은 상기 제1 게이트 절연층의 상기 일면의 바로 위에 위치하는 표시 장치.
  5. 제4항에 있어서,
    상기 게이트 전극 및 상기 광차단층은 동일한 물질을 포함하는 표시 장치.
  6. 제1항에 있어서,
    상기 기판과 상기 제1 절연층 사이에 위치하는 제1 게이트 절연층;
    상기 제1 게이트 절연층과 상기 제1 절연층 사이에 위치하는 제2 게이트 절연층; 및
    상기 제2 게이트 절연층과 상기 제1 절연층 사이에 위치하는 커패시터 전극을 더 포함하되,
    상기 메인 영역에서 상기 박막 트랜지스터의 제1 반도체층은 상기 기판과 상기 제1 게이트 절연층 사이에 위치하고, 상기 박막 트랜지스터의 상기 게이트 전극은 상기 제1 게이트 절연층과 상기 제2 게이트 절연층 사이에 위치하며, 상기 커패시터 전극은 상기 제2 게이트 절연층의 일면 바로 위에 위치하고,
    상기 서브 영역에서 상기 광차단층은 상기 제2 게이트 절연층의 상기 일면 바로 위에 위치하는 표시 장치.
  7. 제6항에 있어서,
    상기 커패시터 전극 및 상기 광차단층은 동일한 물질을 포함하는 표시 장치.
  8. 제1항에 있어서,
    상기 복수의 패드는 상기 제1 절연층의 일면 바로 위에 위치하는 제1 패드층 및 상기 제1 패드층 상에 위치하고 상기 제1 패드층과 전기적으로 연결되는 제2 패드층을 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 메인 영역에서 상기 발광 소자 상에 위치하는 터치층을 더 포함하고,
    상기 서브 영역에서 상기 복수의 패드는 상기 제2 패드층 상에 배치되는 제3 패드층을 더 포함하되,
    상기 터치층은 제1 터치 도전층, 상기 제1 터치 도전층 상에 위치하는 터치 절연층 및 상기 터치 절연층 상에 위치하는 제2 터치 도전층을 포함하고,
    상기 제3 패드층은 상기 제2 패드층과 전기적으로 연결되며, 상기 제2 터치 도전층과 상기 제3 패드층은 동일한 물질을 포함하는 표시 장치.
  10. 메인 영역 및 상기 메인 영역의 제1 방향 일측에 위치하는 서브 영역을 포함하는 기판;
    상기 기판 상에 위치하고, 상기 서브 영역의 제1 방향 일측 끝단에 배치되며, 평면상에서 상기 제1 방향의 제1 폭 및 상기 제1 방향과 교차하는 제2 방향의 제2 폭을 가지는 패드; 및
    상기 기판과 상기 복수의 패드 사이에 위치하고 상기 복수의 패드와 중첩하는 광차단층을 포함하되,
    상기 패드의 상기 제1 폭은 상기 제2 폭보다 큰 표시 장치.
  11. 제10항에 있어서,
    상기 패드의 가장자리 중 적어도 일부는 상기 광차단층의 가장자리 중 일부와 얼라인 되는 표시 장치.
  12. 제11항에 있어서,
    상기 패드는 평면상에서 상기 광차단층과 완전히 중첩하는 표시 장치.
  13. 제12항에 있어서,
    상기 광차단층은 평면상에서 상기 제1 폭과 상기 제2 폭을 갖는 표시 장치.
  14. 제10항에 있어서,
    평면상에서 상기 패드는 상기 광차단층과 중첩하는 부분 및 상기 광차단층과 비중첩하는 부분을 포함하되,
    상기 중첩하는 부분은 상기 제1 방향을 따라 상기 비중첩하는 부분과 상기 기판의 가장자리 사이에 위치하는 표시 장치.
  15. 제14항에 있어서,
    상기 광차단층은 평면상에서 상기 제1 방향의 제3 폭을 갖되,
    상기 제3 폭은 상기 제1 폭보다 작은 표시 장치.
  16. 제10항에 있어서,
    상기 패드는 복수개가 구비되고, 상기 제2 방향을 따라 이격되어 배열되며, 상기 광차단층은 상기 복수개의 패드와 모두 중첩하고, 상기 복수개의 패드 사이의 이격부분과도 중첩하는 표시 장치.
  17. 제16항에 있어서,
    상기 광차단층은 상기 제2 방향을 따라 연장되어 배치되는 표시 장치.
  18. 제10항에 있어서,
    상기 패드는 둘 이상 배치되어 상기 제2 방향을 따라 서로 이격하여 배치되고,
    상기 광차단층은 둘 이상 배치되어 상기 제2 방향을 따라 서로 이격하여 배치되며,
    평면상에서 상기 패드는 상기 광차단층과 완전히 중첩하는 표시 장치.
  19. 제18항에 있어서,
    상기 광차단층은 평면상에서 상기 제1 방향의 제3 폭과 상기 제2 방향의 제4 폭을 갖되,
    상기 제3폭은 상기 제1 폭보다 크고, 상기 제4 폭은 상기 제2 폭보다 큰 표시 장치.
  20. 제10항에 있어서,
    상기 기판의 상기 메인 영역 상에 위치하는 반도체층, 상기 반도체층 상에 위치하는 제1 게이트 도전층 및 상기 제1 게이트 도전층 상에 위치하는 제2 게이트 도전층을 더 포함하되,
    상기 광차단층은 상기 반도체층 상기 제1 게이트 도전층 및 상기 제2 게이트 도전층 중 어느 하나와 동일 물질을 포함하는 표시 장치.

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100701896B1 (ko) 2000-06-15 2007-03-30 엘지.필립스 엘시디 주식회사 액정표시소자와 그 제조방법
US20110133308A1 (en) * 2009-05-22 2011-06-09 Chan Kuei-Ti Semiconductor device with oxide define pattern
US9472507B2 (en) 2013-06-17 2016-10-18 Samsung Display Co., Ltd. Array substrate and organic light-emitting display including the same
KR102542429B1 (ko) 2016-05-25 2023-06-13 엘지디스플레이 주식회사 유기발광 표시장치 및 그 제조방법
KR102662278B1 (ko) * 2016-11-30 2024-05-02 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102637499B1 (ko) * 2018-12-17 2024-02-15 엘지디스플레이 주식회사 플렉서블 인쇄 회로 기판과 이를 포함하는 플렉서블 디스플레이 모듈 및 전자 기기
KR20200076148A (ko) 2018-12-19 2020-06-29 엘지디스플레이 주식회사 베젤이 감소된 표시장치 및 그 제조방법
TWI715155B (zh) * 2019-08-16 2021-01-01 錼創顯示科技股份有限公司 微型發光元件顯示裝置及其製造方法

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