KR20230011681A - 유연 소자 및 전자 장치 - Google Patents

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KR20230011681A
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film transistor
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이계황
윤영준
정종원
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Abstract

제1 탄성 모듈러스를 가진 제1 영역과 상기 제1 탄성 모듈러스보다 낮은 제2 탄성 모듈러스를 가진 제2 영역을 포함하는 기판, 상기 기판 위에 반복적으로 배열되어 있는 복수의 화소 회로, 그리고 상기 각 화소 회로에 전기적으로 연결되어 있는 단위 소자를 포함하고, 상기 각 화소 회로는 복수의 박막 트랜지스터를 포함하며, 상기 복수의 박막 트랜지스터의 일부는 상기 기판의 상기 제1 영역 위에 위치하고, 상기 복수의 박막 트랜지스터의 일부는 상기 기판의 상기 제2 영역 위에 위치하는 유연 소자 및 이를 포함하는 전자 장치에 관한 것이다.

Description

유연 소자 및 전자 장치{FLEXIBLE DEVICE AND ELECTRONIC DEVICE}
유연 소자 및 전자 장치에 관한 것이다.
근래, 유연 표시 패널(flexible display panel) 및 부착형 센서(wearable sensor)와 같은 유연 소자(flexible device)에 대한 연구가 진행되고 있다. 이러한 유연 소자는 소정 방향으로 휘거나 구부리거나 접을 수 있는 유연성이 요구되고 사물의 형태나 생체의 움직임에 따라 신축될 수 있는 연신성이 추가로 요구될 수 있다.
고해상도 표시 패널 또는 고감도 센서 어레이와 같은 고성능 소자를 구현하기 위해서는 화소 크기를 줄여 단위 면적당 화소 개수를 늘리는 것이 필요하다. 그러나 유연 소자는 기판에 유연성 또는 연신성을 제공하기 위한 소정의 영역을 확보하여야 하므로 화소들이 차지하는 면적을 줄여야 하고 이로 인해 단위 면적당 화소 개수를 늘이는데 한계가 있다.
일 구현예는 유연성 또는 연신성을 확보하면서 개선된 성능을 구현할 수 있는 연신 소자를 제공한다.
다른 구현예는 상기 연신 소자를 포함하는 전자 장치를 제공한다.
일 구현예에 따르면, 제1 탄성 모듈러스를 가진 제1 영역과 상기 제1 탄성 모듈러스보다 낮은 제2 탄성 모듈러스를 가진 제2 영역을 포함하는 기판, 상기 기판 위에 반복적으로 배열되어 있는 복수의 화소 회로, 그리고 상기 각 화소 회로에 전기적으로 연결되어 있는 단위 소자를 포함하고, 상기 각 화소 회로는 복수의 박막 트랜지스터를 포함하며, 상기 복수의 박막 트랜지스터의 일부는 상기 기판의 상기 제1 영역 위에 위치하고, 상기 복수의 박막 트랜지스터의 일부는 상기 기판의 상기 제2 영역 위에 위치하는 유연 소자를 제공한다.
상기 복수의 박막 트랜지스터는 제1 박막 트랜지스터와 제2 박막 트랜지스터를 포함할 수 있고, 상기 제1 박막 트랜지스터는 상기 기판의 상기 제1 영역 위에 위치할 수 있고, 상기 제2 박막 트랜지스터는 상기 기판의 상기 제2 영역 위에 위치할 수 있다.
상기 제1 박막 트랜지스터는 비연신 반도체 층을 포함할 수 있고, 상기 제2 박막 트랜지스터는 연신 반도체 층을 포함할 수 있다.
상기 연신 반도체 층은 반도체 물질과 탄성체를 포함할 수 있다.
상기 반도체 물질은 유기 반도체, 산화물 반도체 또는 이들의 조합을 포함할 수 있다.
상기 연신 반도체 층은 유기 반도체를 포함할 수 있다.
상기 제1 박막 트랜지스터는 구동 박막 트랜지스터일 수 있고, 상기 제2 박막 트랜지스터는 스위칭 박막 트랜지스터일 수 있다.
상기 기판의 상기 제1 영역은 소정 간격으로 배열되어 있는 복수의 섬형 영역일 수 있고, 상기 기판의 상기 제2 영역은 상기 복수의 섬형 영역 사이에 위치하는 연신 영역일 수 있다.
상기 유연 소자는 상기 기판의 상기 연신 영역 위에 위치하고 상기 인접한 단위 소자를 전기적으로 연결하는 연결 배선을 더 포함할 수 있다.
상기 기판의 상기 제1 영역은 소정 간격으로 배열되어 있는 복수의 섬형 영역, 그리고 상기 복수의 섬형 영역을 연결하는 연결 영역을 포함할 수 있다.
상기 유연 소자는 상기 기판의 상기 연결 영역 위에 위치하고 상기 인접한 단위 소자를 전기적으로 연결하는 연결 배선을 더 포함할 수 있다.
상기 기판의 상기 제2 영역은 외부 힘에 의해 변형되는 복수의 절개선을 가질 수 있다.
상기 기판의 상기 제1 영역의 탄성 모듈러스는 상기 기판의 상기 제2 영역의 탄성 모듈러스보다 약 10배 내지 108배 높을 수 있다.
상기 기판의 상기 제1 영역은 폴리카보네이트, 폴리메틸메타크릴레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리이미드, 폴리아미드, 폴리아미드이미드, 폴리에테르술폰 또는 이들의 조합을 포함할 수 있고, 상기 기판의 상기 제2 영역은 폴리오가노실록산, 부타디엔 모이어티를 포함하는 중합체, 우레탄 모이어티를 포함하는 중합체, 아크릴 모이어티를 포함하는 중합체, 올레핀 모이어티를 포함하는 중합체 또는 이들의 조합을 포함할 수 있다.
상기 기판의 상기 제1 영역은 제1 중합체를 포함할 수 있고, 상기 기판의 상기 제2 영역은 제2 중합체를 포함할 수 있고, 상기 제1 중합체와 상기 제2 중합체는 적어도 하나의 구조 단위를 공통적으로 포함할 수 있다.
상기 제1 중합체와 상기 제2 중합체는 각각 적어도 하나의 강성 구조 단위와 적어도 하나의 연성 구조 단위를 포함하는 공중합체일 수 있고, 상기 제1 중합체의 상기 연성 구조 단위에 대한 상기 강성 구조 단위의 중량비는 약 1.2 내지 9.9일 수 있고, 상기 제2 중합체의 상기 연성 구조 단위에 대한 상기 강성 구조 단위의 중량비는 약 0.01 내지 0.7일 수 있다.
상기 단위 소자는 발광 다이오드, 광전변환다이오드 또는 이들의 조합을 포함할 수 있다.
상기 단위 소자는 상기 기판의 상기 제1 영역 위에 위치할 수 있다.
상기 복수의 화소 회로는 캐패시터를 더 포함할 수 있고, 상기 복수의 박막 트랜지스터는 구동 박막 트랜지스터와 스위칭 박막 트랜지스터를 포함할 수 있으며, 상기 캐패시터, 상기 구동 박막 트랜지스터 및 상기 단위 소자는 상기 기판의 상기 제1 영역 위에 위치할 수 있고, 상기 스위칭 박막 트랜지스터는 상기 기판의 상기 제2 영역 위에 위치할 수 있다.
상기 유연 소자는 표시 패널 또는 센서 어레이일 수 있고, 상기 표시 패널 또는 상기 센서 어레이의 단위 면적당 화소의 개수는 약 200ppi 내지 1000ppi일 수 있다.
상기 기판은 연신 기판일 수 있다.
다른 구현예에 따르면, 제1 탄성 모듈러스를 가진 제1 영역과 상기 제1 탄성 모듈러스보다 낮은 제2 탄성 모듈러스를 가진 제2 영역을 포함하는 기판, 상기 기판 위에 반복적으로 배열되어 있는 복수의 화소 회로, 그리고 상기 기판의 상기 제1 영역 위에 위치하고 상기 화소 회로에 전기적으로 연결되어 있는 단위 소자를 포함하고, 상기 각 화소 회로는 구동 박막 트랜지스터와 스위칭 박막 트랜지스터를 포함하며, 상기 스위칭 박막 트랜지스터는 상기 기판의 상기 제2 영역 위에 위치하는 유연 소자를 제공한다.
상기 단위 소자 및 상기 구동 박막 트랜지스터는 상기 기판의 상기 제1 영역 위에 위치할 수 있다.
상기 스위칭 박막 트랜지스터와 상기 구동 박막 트랜지스터는 서로 같거나 다른 반도체 층을 포함할 수 있고, 상기 스위칭 박막 트랜지스터는 유기 반도체 층, 산화물 반도체 층 또는 이들의 조합을 포함할 수 있으며, 상기 구동 박막 트랜지스터는 실리콘 반도체 층, 산화물 반도체 층 또는 이들의 조합을 포함할 수 있다.
상기 유연 소자는 표시 패널 또는 센서 어레이일 수 있고, 상기 표시 패널 또는 상기 센서 어레이의 단위 면적당 화소의 개수는 약 200ppi 내지 1000ppi일 수 있다.
또 다른 구현예에 따르면, 상기 유연 소자를 포함하는 전자 장치를 제공한다.
유연성 또는 연신성을 확보하면서 연신 소자의 성능을 개선할 수 있다.
도 1은 일 구현예에 따른 유연 소자의 일 예를 보여주는 평면도이고,
도 2는 도 1의 유연 소자에 포함된 기판의 일 예를 보여주는 평면도이고,
도 3은 도 1의 유연 소자의 박막 트랜지스터의 일 예를 보여주는 단면도이고,
도 4는 도 1의 유연 소자의 단위 소자의 일 예를 보여주는 단면도이고,
도 5는 도 1의 유연 소자의 단위 소자의 다른 예를 보여주는 단면도이고,
도 6은 일 구현예에 따른 유연 소자의 다른 예를 보여주는 평면도이고,
도 7은 도 6의 유연 소자에 포함된 기판의 일 예를 보여주는 평면도이다.
도 8은 일 예에 따른 피부형 표시 패널을 보여주는 개략도이고,
도 9는 일 예에 따른 센서 어레이를 보여주는 개략도이고,
도 10은 실시예에 따른 박막 트랜지스터의 연신에 따른 전기적 특성을 보여주는 그래프이다.
이하, 구현예에 대하여 해당 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 실제 적용되는 구조는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하에서 별도의 정의가 없는 한, '치환된'이란, 화합물 또는 작용기 중의 수소 원자가 할로겐 원자, 히드록시기, 알콕시기, 니트로기, 시아노기, 아미노기, 아지도기, 아미디노기, 히드라지노기, 히드라조노기, 카르보닐기, 카르바밀기, 티올기, 에스테르기, 카르복실기나 그의 염, 술폰산기나 그의 염, 인산이나 그의 염, 실릴기, C1 내지 C20 알킬기, C2 내지 C20 알케닐기, C2 내지 C20 알키닐기, C6 내지 C30 아릴기, C7 내지 C30 아릴알킬기, C1 내지 C30 알콕시기, C1 내지 C20 헤테로알킬기, C3 내지 C20 헤테로아릴기, C3 내지 C20 헤테로아릴알킬기, C3 내지 C30 사이클로알킬기, C3 내지 C15 사이클로알케닐기, C6 내지 C15 사이클로알키닐기, C3 내지 C30 헤테로사이클로알킬기 및 이들의 조합에서 선택된 치환기로 치환된 것을 의미한다.
이하에서 ‘중합체’는 단일 중합체, 공중합체 또는 이들의 조합을 포함한다.
이하에서 '조합'이란 혼합, 복합체 또는 둘 이상의 적층 구조를 포함한다.
이하에서 유연 소자(flexible device)는 외부 힘에 의해 변형 가능한 기판 위에 형성된 전자 소자일 수 있으며, 외부 힘에 의해 신축 및 복원 가능한 연신 소자(stretchable device)를 포함한다.
이하 도면을 참고하여 일 구현예에 따른 유연 소자를 설명한다.
일 구현예에 따른 유연 소자는 유연 및/또는 연신 특성을 가지고 능동 매트릭스(active matrix) 방식으로 동작하는 모든 전자 소자를 포함할 수 있으며, 예컨대 유연 표시 패널, 연신 표시 패널, 유연 센서 어레이, 연신 센서 어레이 또는 이들의 조합을 포함할 수 있다.
도 1은 일 구현예에 따른 유연 소자의 일 예를 보여주는 평면도이고, 도 2는 도 1의 유연 소자에 포함된 기판의 일 예를 보여주는 평면도이고, 도 3은 도 1의 유연 소자의 박막 트랜지스터의 일 예를 보여주는 단면도이고, 도 4는 도 1의 유연 소자의 단위 소자의 일 예를 보여주는 단면도이고, 도 5는 도 1의 유연 소자의 단위 소자의 다른 예를 보여주는 단면도이다.
도 1을 참고하면, 유연 소자(100)는 기판(110), 복수의 화소 회로(pixel circuit)(120), 단위 소자(130) 및 연결 배선(140)을 포함한다.
유연 소자(100)는 복수의 화소(pixels, PX)를 포함하고 복수의 화소(PX)는 행 및/또는 열을 따라 반복적으로 배열된 매트릭스 배열을 가질 수 있다. 각 화소(PX)는 복수의 서브화소(subpixels)를 포함할 수 있으며 각 화소(PX)에 포함된 복수의 서브화소는 3x1, 2x2, 3x3, 4x4와 같은 배열을 가질 수 있으나, 이에 한정되는 것은 아니다. 복수의 화소(PX)(또는 서브화소)의 배열은 단위 소자(130)의 배열과 같을 수 있으며, 예컨대 바이어 매트릭스(Bayer matrix), 펜타일 매트릭스(PenTile matrix) 및/또는 다이아몬드 매트릭스(diamond matrix) 등일 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서 화소와 서브화소는 혼용될 수 있다.
도면에서는 모든 화소(PX)가 동일한 크기를 가지는 것으로 도시하였으나, 이에 한정되지 않고 하나 이상의 화소(PX)는 다른 화소(PX)보다 크거나 작을 수 있다. 도면에서는 모든 화소(PX)가 동일한 모양을 가지는 것으로 도시하였으나, 이에 한정되지 않고 하나 이상의 화소(PX)는 다른 화소(PX)와 다른 모양을 가질 수 있다.
기판(110)은 소정 방향으로 휘거나 구부리거나 접을 수 있는 유연 기판(flexible substrate)이거나 소정 방향으로 연신되고 복원될 수 있는 연신 기판(stretchable substrate)일 수 있다. 기판(110)은 소정 방향으로 비틀고 누르고 잡아당기는 것과 같은 외력 또는 외부의 움직임에 유연하게 대응할 수 있다. 기판(110)은 투광 기판일 수 있다.
기판(110)은 유연 및/또는 연신 재료를 포함할 수 있고, 유연 및/또는 연신 재료는 예컨대 중합체(유무기 중합체 포함), 무기 탄성체형 물질(inorganic elastomer-like material) 또는 이들의 조합을 포함할 수 있다. 중합체는 예컨대 폴리카보네이트, 폴리메틸메타크릴레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리이미드, 폴리아미드, 폴리아미드이미드, 폴리에테르술폰, 폴리디메틸실록산(polydimethylsiloxane)과 같은 치환 또는 비치환된 폴리오가노실록산, 스티렌-에틸렌-부틸렌-스티렌(styrene-ethylene-butylene-styrene)과 같은 치환 또는 비치환된 부타디엔 모이어티를 포함하는 중합체, 우레탄 모이어티를 포함하는 중합체, 아크릴 모이어티를 포함하는 중합체, 올레핀 모이어티를 포함하는 중합체 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 무기 탄성체형 물질은 탄성을 가진 세라믹, 고체 금속, 액체 금속 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(110)은 1층 또는 서로 다른 물질로 이루어진 2층 이상일 수 있다.
기판(110)은 강성도(stiffness)가 다른 복수의 영역을 포함할 수 있다. 여기서 강성도는 외부로부터 힘을 받았을 때 변형에 대한 저항의 정도를 나타내는 것으로, 강성도가 상대적으로 높다는 것은 변형에 대한 저항이 상대적으로 커서 변형이 작은 것을 의미하고 강성도가 상대적으로 낮다는 것은 변형에 대한 저항이 상대적으로 작아서 변형이 큰 것을 의미한다. 강성도는 탄성 모듈러스(elastic modulus)로부터 평가할 수 있으며, 상대적으로 높은 탄성 모듈러스는 상대적으로 높은 강성도를 의미할 수 있고 상대적으로 낮은 탄성 모듈러스는 상대적으로 낮은 강성도를 의미할 수 있다. 탄성 모듈러스는 예컨대 영스 모듈러스(Young’s modulus)일 수 있다.
도 2를 참고하면, 기판(110)은 비교적 높은 탄성 모듈러스(제1 탄성 모듈러스)를 가진 제1 영역(110A)과 비교적 낮은 탄성 모듈러스(제2 탄성 모듈러스)를 가진 제2 영역(110B)을 포함할 수 있다. 기판(110)의 제1 영역(110A)의 탄성 모듈러스와 기판(110)의 제2 영역(110B)의 탄성 모듈러스의 차이는 약 10배 이상일 수 있으며, 상기 범위 내에서 약 50배 이상, 약 100배 이상, 약 500배 이상 또는 약 1000배 이상일 수 있으며, 상기 범위 내에서 약 10배 내지 108배, 약 50배 내지 108배, 약 100배 내지 108배, 약 500배 내지 108배, 약 1000배 내지 108배, 약 10배 내지 107배, 약 50배 내지 107배, 약 100배 내지 107배, 약 500배 내지 107배 또는 약 103배 내지 107배일 수 있다. 일 예로, 기판(110)의 제1 영역(110A)의 탄성 모듈러스는 약 103Pa 내지 1012Pa일 수 있고 기판(110)의 제2 영역(110B)의 탄성 모듈러스는 약 100Pa 내지 109Pa일 수 있으나, 이에 한정되는 것은 아니다.
기판(110)의 제1 영역(110A)은 소정 간격으로 배열되어 있는 복수의 섬형 영역일 수 있으며, 각 섬형 영역은 각 화소(PX)에 대응할 수 있고 후술하는 단위 소자(130)와 중첩할 수 있다. 이에 따라 기판(110)의 복수의 제1 영역(110A)(섬형 영역)은 화소(PX)와 마찬가지로 행 및/또는 열을 따라 반복적으로 배열될 수 있다.
기판(110)의 제2 영역(110B)은 제1 영역(110A)을 제외한 나머지 영역일 수 있으며, 복수의 제1 영역(110A)(섬형 영역) 사이에 위치할 수 있다. 예컨대 기판(110)의 제2 영역(110B)은 기판(110) 전체에 걸쳐 연속적으로 연결되어 있을 수 있다. 기판(110)의 제2 영역(110B)은 기판(110)에 유연성 및/또는 연신성을 제공하는 연신 영역일 수 있으며, 비교적 낮은 강성도로 인해 비틀고 누르고 잡아당기는 것과 같은 외력 또는 외부의 움직임에 유연하게 대응할 수 있고 원래 상태로 용이하게 복원될 수 있다.
일 예로, 기판(110)의 제1 영역(110A)과 제2 영역(110B)은 서로 다른 재료로 만들어질 수 있으며, 예컨대 기판(110)의 제1 영역(110A)은 비교적 높은 탄성 모듈러스를 가진 무기물, 유기물, 유무기물 또는 이들의 조합을 포함할 수 있고 기판(110)의 제2 영역(110B)은 비교적 낮은 탄성 모듈러스를 가진 무기물, 유기물, 유무기물 또는 이들의 조합을 포함할 수 있다. 예컨대 기판(110)의 제1 영역(110A)은 폴리카보네이트, 폴리메틸메타크릴레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리이미드, 폴리아미드, 폴리아미드이미드, 폴리에테르술폰 또는 이들의 조합을 포함할 수 있고, 기판(110)의 제2 영역(110B)은 폴리오가노실록산, 부타디엔 모이어티를 포함하는 중합체, 우레탄 모이어티를 포함하는 중합체, 아크릴 모이어티를 포함하는 중합체, 올레핀 모이어티를 포함하는 중합체 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(110)의 제2 영역(110B)은 예컨대 폴리디메틸실록산(polydimethylsiloxane, PDMS), 열가소성 폴리우레탄(thermoplastic polyurethane, TPU), 스타이렌-에틸렌-부틸렌-스타이렌(styrene-ethylene-butylene-styrene, SEBS), 스타이렌-에틸렌-프로필렌-스타이렌(styrene-ethylene-propylene-styrene, SEPS), 스타이렌-부타디엔-스타이렌(styrene-butadiene-styrene, SBS), 스타이렌-이소프렌-스타이렌(styrene-isoprene-styrene, SIS), 스타이렌-이소부틸렌-스타이렌(styrene-isobutylene-styrene, SIBS) 및 이들의 조합에서 선택된 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
일 예로, 기판(110)의 제1 영역(110A)과 제2 영역(110B)은 동일한 중합체를 기반으로 만들어지되 중합도 및/또는 경화도와 같은 조건을 다르게 하여 다른 탄성 모듈러스를 가질 수 있다. 예컨대, 기판(110)은 폴리디메틸실록산(PDMS)을 기반으로 하여 중합도, 경화제의 종류 및 함량 및/또는 경화 온도 등을 다르게 하여 상대적으로 높은 탄성 모듈러스를 가진 제1 영역(110A)과 상대적으로 낮은 탄성 모듈러스를 가진 제2 영역(110B)을 형성할 수 있다.
일 예로, 기판(110)의 제1 영역(110A)과 제2 영역(110B)은 서로 다른 중합체로 만들어지되 적어도 하나의 구조 단위를 공통적으로 포함할 수 있다. 예컨대 기판(110)의 제1 영역(110A)은 제1 중합체를 포함할 수 있고 기판(110)의 제2 영역(110B)은 제2 중합체를 포함할 수 있으며 제1 중합체와 제2 중합체는 적어도 하나의 구조 단위를 공통적으로 포함할 수 있다. 제1 중합체와 제2 중합체는 예컨대 각각 열가소성 중합체(thermoplastic polymer)일 수 있다. 예컨대 제1 중합체와 제2 중합체는 2종의 구조 단위를 포함할 수 있고, 이 중 1종 또는 2종의 구조 단위를 공통적으로 포함할 수 있다. 예컨대 제1 중합체와 제2 중합체는 3종의 구조 단위를 포함할 수 있고, 이 중 1종, 2종 또는 3종의 구조 단위를 공통적으로 포함할 수 있다. 이와 같이 제1 중합체와 제2 중합체는 적어도 하나의 구조 단위를 공통적으로 포함함으로써 기판(100)의 제1 영역(110A)과 제2 영역(110B)의 계면에서 이질성을 줄이는 동시에 제1 중합체와 제2 중합체의 열가소 특성으로 인해 유리전이온도(glss transition temperature, Tg) 또는 녹는점(melting temperature, Tm) 이상의 온도에서 제1 중합체와 제2 중합체 사이에 형성된 가교결합과 같은 화학 결합에 의해 기판(110)의 제1 영역(110A)과 제2 영역(110B)의 계면의 접착성을 높일 수 있다.
일 예로, 제1 중합체 및/또는 제2 중합체는 각각 독립적으로 단단한 물성을 제공하는 적어도 하나의 강성 구조 단위(hard structural unit)와 선택적으로 부드러운 물성을 제공하는 적어도 하나의 연성 구조 단위(soft structural unit)를 포함하는 공중합체일 수 있으며, 제1 중합체와 제2 중합체는 강성 구조 단위를 공통적으로 포함할 수 있다. 제1 중합체와 제2 중합체는 예컨대 스타이렌 함유 구조 단위, 올레핀 함유 구조 단위, 우레탄 함유 구조 단위, 에테르 함유 구조 단위 또는 이들의 조합을 공통적으로 포함할 수 있고 이에 따라 제1 중합체와 제2 중합체는 스타이렌 함유 중합체, 올레핀 함유 중합체, 우레탄 함유 중합체 및 에테르 함유 중합체 중 어느 하나에 공통적으로 속할 수 있다. 일 예로, 제1 중합체와 제2 중합체는 강성 구조 단위로서 스타이렌 함유 구조 단위를 공통적으로 포함할 수 있으며, 제2 중합체는 연성 구조 단위로서 에틸렌 구조 단위, 프로필렌 구조 단위, 부틸렌 구조 단위, 이소부틸렌 구조 단위, 부타디엔 구조 단위, 이소프렌 구조 단위 또는 이들의 조합을 포함할 수 있다.
일 예로, 제1 중합체와 제2 중합체는 전술한 강성 구조 단위와 연성 구조 단위의 비율을 조절함으로써 서로 다른 탄성 모듈러스를 가질 수 있다. 예컨대 제1 중합체의 연성 구조 단위에 대한 강성 구조 단위의 중량비는 제2 중합체의 연성 구조 단위에 대한 강성 구조 단위의 중량비보다 클 수 있으며, 이에 따라 제1 중합체는 제2 중합체보다 높은 탄성 모듈러스를 가질 수 있다. 예컨대 제1 탄성체의 연성 구조 단위에 대한 강성 구조 단위의 중량비는 제2 탄성체의 연성 구조 단위에 대한 강성 구조 단위의 중량비보다 약 2배, 약 3배, 약 4배, 약 5배, 약 7배 또는 약 10배 이상 클 수 있다.
일 예로, 제1 중합체의 연성 구조 단위에 대한 강성 구조 단위의 중량비는 약 1보다 클 수 있으며, 상기 범위 내에서 약 1.1 이상, 약 1.2 이상, 약 1.3 이상, 약 1.4 이상, 약 1.5 이상, 약 1.7 이상, 약 1.9 이상 또는 약 2.0 이상일 수 있으며, 약 1.0 초과 9.9, 약 1.1 내지 9.9, 약 1.2 내지 9.9, 약 1.3 내지 9.9, 약 1.4 내지 9.9, 약 1.5 내지 9.9, 약 1.7 내지 9.9, 약 1.9 내지 9.9 또는 약 2.0 내지 9.9 일 수 있다.
일 예로, 제2 중합체의 연성 구조 단위에 대한 강성 구조 단위의 중량비는 약 1보다 작을 수 있으며, 상기 범위 내에서 약 0.9 이하, 약 0.8 이하, 약 0.7 이하, 약 0.6 이하, 약 0.5 이하, 약 0.4 이하 또는 약 0.3 이하일 수 있으며, 약 0.01 내지 0.9, 약 0.01 내지 0.8, 약 0.01 내지 0.7, 약 0.01 내지 0.6, 약 0.01 내지 0.5, 약 0.01 내지 0.4 또는 약 0.01 내지 0.3일 수 있다.
예컨대, 제2 중합체의 연성 구조 단위에 대한 강성 구조 단위의 중량비는 약 1.2 이상일 수 있고 제1 중합체의 연성 구조 단위에 대한 강성 구조 단위의 중량비는 약 0.7 이하일 수 있다. 예컨대, 제2 중합체의 연성 구조 단위에 대한 강성 구조 단위의 중량비는 약 1.5 이상일 수 있고 제1 중합체의 연성 구조 단위에 대한 강성 구조 단위의 중량비는 약 0.5 이하일 수 있다.
복수의 화소 회로(120)는 기판(110) 위에 형성되어 있다.
도 1을 참고하면, 복수의 화소 회로(120)는 기판(110) 위에서 반복적으로 배열되어 있으며, 각 화소(PX)를 중심으로 배치될 수 있다. 각 화소 회로(120)는 화소(PX)를 독립적으로 제어 및/또는 구동하는데 필요한 소자들을 포함할 수 있으며, 예컨대 복수의 박막 트랜지스터(thin film transistor, TFT) 및 캐패시터(capacitor)를 포함할 수 있다.
복수의 박막 트랜지스터는 신호선에 전기적으로 연결되어 있을 수 있으며 신호선은 게이트 신호(또는 주사 신호)를 전달하는 게이트선, 데이터 신호를 전달하는 데이터선 및/또는 구동 전압을 전달하는 구동 전압선을 포함할 수 있다. 복수의 신호선 중 적어도 일부는 연신 배선(stretchable wires)일 수 있다. 복수의 박막 트랜지스터는 적어도 하나의 스위칭 박막 트랜지스터(switching TFT)와 적어도 하나의 구동 박막 트랜지스터(driving TFT)를 포함할 수 있다.
각 화소 회로(120)에 포함된 복수의 소자들은 기판(110)의 제1 영역(110A)과 제2 영역(110B) 위에 위치할 수 있으며, 예컨대 복수의 소자들의 일부는 상대적으로 높은 탄성 모듈러스를 가진 기판(110)의 제1 영역(110A) 위에 위치할 수 있고 복수의 소자들의 일부는 상대적으로 낮은 탄성 모듈러스를 가진 기판(110)의 제2 영역(110B) 위에 위치할 수 있다. 예컨대 복수의 소자들의 일부는 화소(PX)와 중첩하는 기판(110)의 제1 영역(110A)(섬형 영역) 위에 위치할 수 있고 복수의 소자들의 일부는 인접한 화소(PX) 사이에 위치하는 기판(110)의 제2 영역(110B)(연신 영역) 위에 위치할 수 있다.
예컨대 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터의 일부는 상대적으로 높은 탄성 모듈러스를 가진 기판(110)의 제1 영역(110A)(섬형 영역) 위에 위치할 수 있고 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터의 일부는 상대적으로 낮은 탄성 모듈러스를 가진 기판(110)의 제2 영역(110B)(연신 영역) 위에 위치할 수 있다. 즉, 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터의 일부는 화소(PX) 내에 위치할 수 있고 복수의 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터의 일부는 인접한 화소(PX) 사이에 위치할 수 있다.
이와 같이 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터의 일부가 화소(PX) 이외의 영역에 배치됨으로써 각 화소(PX) 내에 모든 박막 트랜지스터가 배치된 구조와 비교하여 화소(PX) 내에서 박막 트랜지스터가 차지하는 면적을 줄일 수 있고 이에 따라 화소(PX) 크기의 감소의 한계를 극복하고 화소 크기를 효과적으로 줄일 수 있다.
구체적으로 본 구현예와 같이 기판(110)으로서 유연 기판 또는 연신 기판을 사용하는 연신 소자(100)의 경우, 연신 소자(100)에 유연성 및/또는 연신성을 제공하기 위한 별도의 영역(예컨대 연신 영역)을 확보하여야 하므로 유리 기판을 사용하는 일반 소자(비유연 소자)와 비교하여 기판(110)의 전체 면적 대비 화소(PX)가 차지하는 면적이 상대적으로 감소될 수 밖에 없다. 한편 일반적으로 화소(PX)의 크기는 화소 회로(120)가 차지하는 면적보다 작을 수 없다. 본 구현예에서는 이러한 한계를 극복하고 화소 회로(120)의 일부, 즉 박막 트랜지스터의 일부를 화소(PX) 이외의 영역에 배치함으로써 화소(PX) 내 화소 회로(120)의 면적을 효과적으로 줄일 수 있고 이에 따라 화소(PX)의 크기 또한 효과적으로 줄일 수 있다. 이에 따라 연신 소자(100)의 한계를 극복하고 기판(110) 위에 단위 면적당 화소(PX)의 개수를 늘려 높은 해상도의 연신 소자(100)를 구현할 수 있다.
일 예로, 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터는 상대적으로 높은 탄성 모듈러스를 가진 기판(110)의 제1 영역(110A)(섬형 영역) 위에 위치하는 제1 박막 트랜지스터(120a)와 상대적으로 낮은 탄성 모듈러스를 가진 기판(110)의 제2 영역(110B)(연신 영역) 위에 위치하는 제2 박막 트랜지스터(120b)를 포함할 수 있다.
예컨대 제1 박막 트랜지스터(120a)는 활성층으로서 비연신 반도체 층(non-stretchable semiconductor layer)을 포함하는 비연신 박막 트랜지스터일 수 있고, 제2 박막 트랜지스터(120b)는 활성층으로서 연신 반도체 층(stretchable semiconductor layer)을 포함하는 연신 박막 트랜지스터일 수 있다. 비연신 반도체 층은 예컨대 무기 반도체 층을 포함할 수 있으며 예컨대 실리콘, 산화물 반도체 또는 이들의 조합을 포함할 수 있다. 연신 반도체 층은 예컨대 유기 반도체를 포함할 수 있으며 예컨대 저분자 반도체, 고분자 반도체 또는 이들의 조합을 포함할 수 있다. 연신 반도체 층은 예컨대 반도체 물질과 탄성체를 포함할 수 있고, 반도체 물질은 예컨대 유기 반도체, 산화물 반도체 또는 이들의 조합을 포함할 수 있고, 탄성체는 예컨대 폴리디메틸실록산(PDMS), 스타이렌-에틸렌-부틸렌-스타이렌(SEBS), 스타이렌-에틸렌-프로필렌-스타이렌(SEPS), 스타이렌-부타디엔-스타이렌(SBS), 스타이렌-이소프렌-스타이렌(SIS), 스타이렌-이소부틸렌-스타이렌(SIBS) 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이에 따라 비연신 박막 트랜지스터는 상대적으로 높은 탄성 모듈러스를 가진 기판(110)의 제1 영역(110A) 위에 배치되어 연신과 같은 외력에 의한 손상을 방지할 수 있고 연신 박막 트랜지스터는 상대적으로 낮은 탄성 모듈러스를 가진 기판(110)의 제2 영역(110B) 위에 배치되어 연신과 같은 외력에 유연하게 반응할 수 있다. 이에 따라 화소(PX) 내 박막 트랜지스터가 차지하는 면적을 효과적으로 줄여 전술한 바와 같이 고해상도 연신 소자를 구현할 수 있다.
예컨대 제1 박막 트랜지스터(120a)와 제2 박막 트랜지스터(120b) 중 하나는 스위칭 박막 트랜지스터일 수 있고 다른 하나는 구동 박막 트랜지스터일 수 있다. 스위칭 박막 트랜지스터는 게이트선 및 데이터선에 전기적으로 연결되어 있으며 화소(PX)의 온/오프를 제어할 수 있고, 구동 박막 트랜지스터는 스위칭 박막 트랜지스터 및 구동 전압선에 전기적으로 연결되어 있으며 화소(PX)를 구동시킬 수 있다.
예컨대 스위칭 박막 트랜지스터는 게이트선에 전기적으로 연결되어 있는 제1 게이트 전극; 데이터선에 전기적으로 연결되어 있는 제1 소스 전극; 제1 소스 전극과 마주하는 제1 드레인 전극; 및 제1 소스 전극과 제1 드레인 전극에 각각 전기적으로 연결되어 있는 제1 반도체 층을 포함할 수 있다. 예컨대 구동 박막 트랜지스터는 제1 드레인 전극에 전기적으로 연결되어 있는 제2 게이트 전극; 구동 전압선에 연결되어 있는 제2 소스 전극; 제2 소스 전극과 마주하는 제2 드레인 전극; 제2 소스 전극과 제2 드레인 전극에 각각 전기적으로 연결되어 있는 제2 반도체 층을 포함할 수 있다. 스위칭 박막 트랜지스터와 구동 박막 트랜지스터는 서로 같거나 다른 반도체 층을 포함할 수 있다.
일 예로 구동 박막 트랜지스터는 높은 전하 이동 특성이 요구될 수 있으며 활성층으로서 이러한 높은 전하 이동 특성을 가진 실리콘 반도체 층, 산화물 반도체 층 또는 이들의 조합을 포함할 수 있다. 실리콘 반도체 층 및/또는 산화물 반도체 층은 전술한 바와 같이 비연신 반도체 층일 수 있으므로 기판(110)의 제1 영역(110A)(섬형 영역) 위에 위치하는 제1 박막 트랜지스터(120a)일 수 있다.
일 예로 스위칭 박막 트랜지스터는 높은 온/오프 특성을 위하여 낮은 누설전류 특성이 요구될 수 있으며 활성층으로서 이러한 낮은 누설전류 특성을 가지는 유기 반도체 층, 산화물 반도체 층 또는 이들의 조합을 포함할 수 있다. 유기 반도체 층 및 산화물 반도체 층은 전술한 바와 같이 연신 반도체 층일 수 있으므로, 스위칭 박막 트랜지스터는 기판(110)의 제2 영역(110B)(연신 영역) 위에 위치하는 제2 박막 트랜지스터(120b)일 수 있다.
도 3을 참고하면, 제2 박막 트랜지스터(120b)는 스위칭 박막 트랜지스터일 수 있으며, 기판(110) 위에 위치하는 제1 게이트 전극(124), 게이트 절연체(140), 제1 소스 전극(173), 제1 드레인 전극(175) 및 제1 반도체 층(154)을 포함할 수 있다. 제1 게이트 전극(124), 제1 소스 전극(173) 및 제1 드레인 전극(175)은 기판(110)의 제2 영역(110B)(연신 영역) 위에 위치할 수 있으며, 각각 연신 도전체를 포함할 수 있다. 게이트 절연체(140)는 예컨대 연신 절연체일 수 있다. 제1 소스 전극(173) 및 제1 드레인 전극(175)에 각각 전기적으로 연결된 신호선 또는 전극(180a, 180b)은 예컨대 기판(110)의 제1 영역(110A)(비연신 영역) 위에 위치할 수 있으며, 각각 비연신 도전체를 포함할 수 있다.
도 1에서는 설명의 편의를 위하여 제1 박막 트랜지스터(120a)와 제2 박막 트랜지스터(120b)를 임의의 모양과 크기로 도시하였으나, 제1 박막 트랜지스터(120a)와 제2 박막 트랜지스터(120b)의 모양과 크기는 다양할 수 있다. 또한 도 1에서는 설명의 편의를 위하여 제1 박막 트랜지스터(120a)와 제2 박막 트랜지스터(120b)를 임의의 위치에 도시하였으나, 제1 박막 트랜지스터(120a)는 기판(110)의 제1 영역(110A)(섬형 영역) 위에 어디든지 위치할 수 있고 제2 박막 트랜지스터(120b)는 기판(110)의 제2 영역(110B)(연신 영역) 위에 어디든지 위치할 수 있다.
일 예로, 각 화소 회로(120)에 포함된 제2 박막 트랜지스터(120b)의 개수는 각 화소 회로(120)에 포함된 제1 박막 트랜지스터(120a)의 개수와 같거나 그보다 적을 수 있다. 일 예로, 각 화소 회로(120)에 포함된 제2 박막 트랜지스터(120b)의 개수는 각 화소 회로(120)에 포함된 제1 박막 트랜지스터(120a)의 개수보다 많을 수 있다. 예컨대 각 화소 회로(120)에 포함된 제1 박막 트랜지스터의 개수는 1개 내지 10개일 수 있다. 예컨대 각 화소 회로(120)에 포함된 제2 박막 트랜지스터의 개수는 1개 내지 10개일 수 있다.
복수의 단위 소자(130)는 기판(110) 위에 배열되어 있으며 각 단위 화소(130)는 실질적으로 화소(PX)를 정의할 수 있다. 복수의 단위 소자(130)는 예컨대 행 및/또는 열을 따라 배열되어 단위 소자 어레이(130A)를 형성할 수 있다. 단위 소자 어레이(130A)는 화소(PX)의 배열과 마찬가지로 예컨대 바이어 매트릭스, 펜타일 매트릭스 및/또는 다이아몬드 매트릭스 등으로 배열될 수 있으나, 이에 한정되는 것은 아니다.
복수의 단위 소자(130)는 서로 같거나 다를 수 있으며, 각 단위 소자(130)는 예컨대 유기 발광 다이오드, 무기 발광 다이오드, 양자점 발광 다이오드, 마이크로 발광 다이오드 또는 페로브스카이트 발광 다이오드와 같은 발광 다이오드이거나 유기 광전변환다이오드, 무기 광전변환다이오드 또는 유무기 광전변환다이오드와 같은 광전변환다이오드일 수 있다.
일 예로, 각 단위 소자(130)는 적색, 녹색, 청색 또는 이들의 조합을 독립적으로 표시하는 발광 다이오드일 수 있다.
도 4를 참고하면, 단위 소자(130)는 발광 다이오드일 수 있고, 애노드(131); 캐소드(132); 애노드(131)와 캐소드(132) 사이에 위치하는 발광층(133), 그리고 선택적으로 애노드(131)와 발광층(133) 사이 및/또는 캐소드(132)와 발광층(133) 사이에 위치하는 보조층(134a, 134b)을 포함할 수 있다.
애노드(131)와 캐소드(132) 중 적어도 하나는 투광 전극일 수 있다. 예컨대 애노드(131)는 투광 전극이고 캐소드(132)는 반사 전극일 수 있다. 예컨대 애노드(131)는 반사 전극이고 캐소드(132)는 투광 전극일 수 있다. 예컨대 애노드(131)와 캐소드(132)는 각각 투광 전극일 수 있다. 애노드(131)와 캐소드(132) 중 적어도 하나는 연신 전극일 수 있다. 연신 전극은 예컨대 연신성 도전체를 포함하거나 물결 모양, 주름 모양, 팝업 모양 또는 비평면 메쉬 모양과 같은 연신 가능한 모양을 가질 수 있다. 연신 전극은 예컨대 복수의 미세크랙(microcracks)을 가질 수 있으며, 복수의 미세크랙은 작은 홀(hole)과 같이 서로 분리되어 있으므로 연신 전극 내의 전기적 이동 통로를 유지하면서 연신시 연신 방향을 따라 확장되어 연신 전극에 유연성을 부여할 수 있다.
발광층(133)은 적색 파장 영역, 녹색 파장 영역, 청색 파장 영역, 적외선 파장 영역 또는 이들의 조합의 광을 낼 수 있으며, 예컨대 유기 발광층, 무기 발광층, 유무기 발광층 또는 이들의 조합을 포함할 수 있다. 발광층(133)은 적어도 하나의 호스트 물질과 적어도 하나의 도펀트를 포함할 수 있다.
보조층(134a, 134b)는 예컨대 전하 보조층일 수 있으며, 예컨대 정공 수송층, 정공 주입층, 전자 차단층, 전자 수송층, 전자 주입층, 정공 차단층 또는 이들의 조합일 수 있으나, 이에 한정되는 것은 아니다.
일 예로, 각 단위 소자(130)는 적색 파장 영역, 녹색 파장 영역, 청색 파장 영역, 적외선 파장 영역 또는 이들의 조합의 광을 흡수하여 광전변환하는 광전변환다이오드일 수 있다.
도 5를 참고하면, 단위 소자(130)는 광전변환다이오드일 수 있고, 광전변환다이오드는 애노드(135); 캐소드(136); 애노드(135)와 캐소드(136) 사이에 위치하는 광전변환층(137), 그리고 선택적으로 애노드(135)와 광전변환층(137) 사이 및/또는 캐소드(136)와 광전변환층(137) 사이에 위치하는 보조층(138a, 138b)을 포함할 수 있다.
애노드(135) 및 캐소드(136)는 전술한 바와 같다. 광전변환층(137)은 적색 파장 영역, 녹색 파장 영역, 청색 파장 영역, 적외선 파장 영역 또는 이들의 조합의 광을 흡수하여 전기적 신호로 변환할 수 있으며, 예컨대 유기 광전변환층, 무기 광전변환층, 유무기 광전변환층 또는 이들의 조합일 수 있다. 광전변환층(137)은 p형 반도체와 n형 반도체를 포함할 수 있으며, p형 반도체와 n형 반도체는 pn 접합을 형성할 수 있다.
보조층(138a, 138b)는 예컨대 전하 보조층 및/또는 광학 보조층일 수 있으며, 예컨대 정공 추출층, 전자 차단층, 전자 추출층, 정공 차단층, 광 흡수 보조층 또는 이들의 조합일 수 있으나, 이에 한정되는 것은 아니다.
일 예로, 복수의 단위 소자(130)의 일부는 발광 다이오드이고 복수의 단위 소자(130)의 일부는 광전변환다이오드일 수 있다.
일 예로, 복수의 단위 소자(130)의 일부는 발광 다이오드이고 복수의 단위 소자(130)의 일부는 광전변환다이오드일 수 있고 복수의 단위 소자(130)의 일부는 압력 센서와 같은 보조 소자일 수 있다.
연결 배선(140)은 기판(110)의 제2 영역(110B) 위에 위치할 수 있으며 예컨대 연신 배선일 수 있다. 연결 배선(140)은 인접한 단위 소자(130) 사이에 위치하여 인접한 단위 소자(130)를 전기적으로 연결시킬 수 있다. 연결 배선(140)은 하나 또는 둘 이상일 수 있으며, 행 및/또는 열을 따라 배열된 단위 소자(130) 사이에서 행 방향(예컨대 x방향) 및 열 방향(예컨대 y방향)을 따라 배열되어 있을 수 있다. 연결 배선(140)은 신호선(도시하지 않음)에 연결되어 있을 수 있으며, 신호선은 예컨대 게이트 신호(또는 주사 신호)를 전달하는 게이트선, 데이터 신호를 전달하는 데이터선, 구동 전압을 인가하는 구동 전압선 및/또는 공통 전압을 인가하는 공통 전압선을 포함할 수 있으나, 이에 한정되는 것은 아니다.
연결 배선(140)은 예컨대 저저항 도전체를 포함할 수 있으며, 예컨대 은, 금, 구리, 알루미늄 또는 이들의 합금을 포함할 수 있다. 도면에서는 편의상 연결 배선(140)이 직선 형태로 도시되었으나 이에 한정되지 않고 구불구불하거나 지그재그 모양을 가질 수도 있다. 연결 배선(140)은 생략될 수 있다.
유연 소자(100)는 단위 소자(130)에 따라 예컨대 표시 패널(display panel) 또는 센서 어레이(sensor array)일 수 있다. 예컨대 단위 소자(130)가 발광 다이오드일 때, 유연 소자(100)는 표시 패널일 수 있다. 예컨대 단위 소자(130)가 광전변환다이오드를 포함하고 선택적으로 발광 다이오드를 더 포함할 때, 유연 소자(100)는 센서 어레이일 수 있다.
유연 소자(100)는 전술한 바와 같이 화소 회로(120) 중 일부(예컨대 제2 박막 트랜지스터(120a))를 화소(PX) 이외의 영역에 배치함으로써 화소 크기를 줄일 수 있고 이에 따라 단위 면적당 화소 개수를 늘릴 수 있다. 예컨대 유연 소자(100)는 표시 패널 또는 센서 어레이일 수 있고, 표시 패널 또는 센서 어레이의 단위 면적당 화소의 개수는 약 150ppi (pixel per inch), 약 200ppi 이상, 약 250ppi 이상, 약 300ppi 이상, 약 350ppi 이상, 약 400ppi 이상, 약 450ppi 이상 또는 약 500ppi 이상일 수 있고, 예컨대 약 150ppi 내지 1000ppi, 약 200ppi 내지 1000ppi, 약 250ppi 내지 1000ppi, 약 300ppi 내지 1000ppi, 약 350ppi 내지 1000ppi, 약 400ppi 내지 1000ppi, 약 450ppi 내지 1000ppi 또는 약 500ppi 내지 1000ppi 일 수 있다.
이하 유연 소자의 다른 예에 대하여 설명한다.
도 6은 일 구현예에 따른 유연 소자의 다른 예를 보여주는 평면도이고, 도 7은 도 6의 유연 소자에 포함된 기판의 일 예를 보여주는 평면도이다.
도 6을 참고하면, 유연 소자(100)는 전술한 구현예와 마찬가지로 기판(110), 복수의 화소 회로(120), 단위 소자(130) 및 연결 배선(140)을 포함한다.
본 예에 따른 유연 소자(100)는 전술한 예와 마찬가지로 복수의 화소(PX)를 포함할 수 있으며 각 화소(PX)는 단위 소자(130)에 의해 정의될 수 있다.
기판(110)은 전술한 바와 같이 유연 기판이거나 연신 기판일 수 있다.
도 7을 참고하면, 기판(110)은 전술한 바와 마찬가지로 비교적 높은 탄성 모듈러스(제1 탄성 모듈러스)를 가진 제1 영역(110A)과 비교적 낮은 탄성 모듈러스(제2 탄성 모듈러스)를 가진 제2 영역(110B)을 포함할 수 있다.
기판(110)의 제1 영역(110A)은 소정 간격으로 배열되어 있는 복수의 섬형 영역(110A-1)과 복수의 섬형 영역(110A-1)을 연결하는 연결 영역(110A-2)을 포함할 수 있다. 섬형 영역(110A-1)은 소정 간격으로 이격되어 있으며 기판(110)의 면 방향(예컨대 XY방향)을 따라 배열되어 있을 수 있다. 각 섬형 영역(110A-1)은 각 화소(PX)에 대응할 수 있고 각 단위 소자(130)와 중첩할 수 있으며, 각 연결 영역(110A-2)은 후술하는 연결 배선(140)이 배치될 영역일 수 있다.
기판(110)의 제2 영역(110B)은 연신 영역일 수 있다. 기판(110)의 제2 영역(110B)에는 외부 힘에 의해 변형되는 복수의 절개선(도시하지 않음)이 형성되어 있다. 절개선은 기판(110)의 연신에 의해 벌어지거나 뒤틀어지면서 기하학적으로 변형될 수 있으며 이에 따라 기판(110)에 유연성 및/또는 연신성을 제공할 수 있다. 복수의 절개선의 모양, 위치 및/또는 크기는 기판(110)의 연신 방향, 단위 소자(130)의 배치 등을 고려하여 기하학적으로 미리 계산되어 결정될 수 있다. 복수의 절개선은 기판(110)의 면 방향(예컨대 XY방향)을 따라 반복하여 배치될 수 있으며 이에 따라 소정 방향(예컨대 X방향 및/또는 Y방향)으로 연신시 기판(110)에 반복적인 기하학적 변형이 발생할 수 있다. 이러한 구조는 소위 "키리가미(kirigami) 구조" 라고 불리울 수 있으며, 절개선 및 절개선에 의해 갈라진 인접 패턴들(절단 패턴들)은 벌어지거나 늘어나거나 뒤틀어질 수 있으며 이에 따라 연신 유무 또는 연신 세기에 따라 인접 패턴들(절단 패턴들) 사이의 이격 거리가 변할 수 있다. 예컨대 연신 유무 또는 연신 세기에 따라 인접한 연결 영역(110A-2) 사이의 이격 거리(L1, L2)가 변할 수 있다. 이러한 2차원 및/또는 3차원적인 구조 변형에 의해 연신 방향으로의 신장 및 복원이 용이하여 기판(110)의 제2 영역(110B)에 효과적인 연신성을 제공할 수 있다.
기판(110)의 제1 영역(110A)과 제2 영역(110B)의 재료에 관한 구체적인 설명은 전술한 바와 같다.
도 6을 참고하면, 복수의 화소 회로(120)는 기판(110) 위에서 반복적으로 배열되어 있으며, 각 화소(PX)를 중심으로 배치될 수 있다. 각 화소 회로(120)는 화소(PX)를 독립적으로 제어 및/또는 구동하는데 필요한 소자들을 포함할 수 있으며, 예컨대 복수의 박막 트랜지스터 및 캐패시터를 포함할 수 있다. 복수의 박막 트랜지스터는 적어도 하나의 스위칭 박막 트랜지스터와 적어도 하나의 구동 박막 트랜지스터를 포함할 수 있다.
각 화소 회로(120)에 포함된 복수의 소자들은 기판(110)의 제1 영역(110A)과 제2 영역(110B) 위에 위치할 수 있으며, 예컨대 복수의 소자들의 일부는 상대적으로 높은 탄성 모듈러스를 가진 기판(110)의 제1 영역(110A) 위에 위치할 수 있고 복수의 소자들의 일부는 상대적으로 낮은 탄성 모듈러스를 가진 기판(110)의 제2 영역(110B) 위에 위치할 수 있다. 예컨대 복수의 소자들의 일부는 화소(PX)와 중첩하는 기판(110)의 제1 영역(110A) 위에 위치할 수 있고 복수의 소자들의 일부는 인접한 화소(PX) 사이에 위치하는 기판(110)의 제2 영역(110B) 위에 위치할 수 있다.
예컨대 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터의 일부는 상대적으로 높은 탄성 모듈러스를 가진 기판(110)의 제1 영역(110A)(섬형 영역) 위에 위치할 수 있고 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터의 일부는 상대적으로 낮은 탄성 모듈러스를 가진 기판(110)의 제2 영역(110B)(연신 영역) 위에 위치할 수 있다. 즉, 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터의 일부는 화소(PX) 내에 위치할 수 있고 복수의 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터의 일부는 인접한 화소(PX) 사이에 위치할 수 있다. 이와 같이 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터의 일부가 화소(PX) 이외의 영역에 배치됨으로써 각 화소(PX) 내에 모든 박막 트랜지스터가 배치된 구조와 비교하여 화소(PX) 내에서 박막 트랜지스터가 차지하는 면적을 줄일 수 있고 이에 따라 화소(PX) 크기의 감소의 한계를 극복하고 화소 크기를 효과적으로 줄일 수 있다.
일 예로, 각 화소 회로(120)에 포함된 복수의 박막 트랜지스터는 상대적으로 높은 탄성 모듈러스를 가진 기판(110)의 제1 영역(110A)(섬형 영역) 위에 위치하는 제1 박막 트랜지스터(120a)와 상대적으로 낮은 탄성 모듈러스를 가진 기판(110)의 제2 영역(110B)(연신 영역) 위에 위치하는 제2 박막 트랜지스터(120b)를 포함할 수 있다.
예컨대 제1 박막 트랜지스터(120a)는 활성층으로서 비연신 반도체 층을 포함하는 비연신 박막 트랜지스터일 수 있고, 제2 박막 트랜지스터(120b)는 활성층으로서 연신 반도체 층을 포함하는 연신 박막 트랜지스터일 수 있다. 비연신 반도체 층은 예컨대 무기 반도체 층을 포함할 수 있으며 예컨대 실리콘, 산화물 반도체 또는 이들의 조합을 포함할 수 있다. 연신 반도체 층은 예컨대 유기 반도체를 포함할 수 있으며 저분자 반도체, 고분자 반도체 또는 이들의 조합을 포함할 수 있다. 연신 반도체 층과 비연신 반도체 층에 대한 설명은 전술한 바와 같다.
예컨대 제1 박막 트랜지스터(120a)와 제2 박막 트랜지스터(120b) 중 하나는 스위칭 박막 트랜지스터일 수 있고 다른 하나는 구동 박막 트랜지스터일 수 있다.
일 예로 구동 박막 트랜지스터는 높은 전하 이동 특성이 요구될 수 있으며 활성층으로서 이러한 높은 전하 이동 특성을 가진 실리콘 반도체 층, 산화물 반도체 층 또는 이들의 조합을 포함할 수 있다. 실리콘 반도체 층 및/또는 산화물 반도체 층은 전술한 바와 같이 비연신 반도체 층일 수 있으므로 기판(110)의 제1 영역(110A)(섬형 영역) 위에 위치하는 제1 박막 트랜지스터(120a)일 수 있다.
일 예로 스위칭 박막 트랜지스터는 높은 온/오프 특성을 위하여 낮은 누설전류 특성이 요구될 수 있으며 활성층으로서 이러한 낮은 누설전류 특성을 가지는 유기 반도체 층을 포함할 수 있다. 유기 반도체 층은 전술한 바와 같이 연신 반도체 층일 수 있으므로, 스위칭 박막 트랜지스터는 기판(110)의 제2 영역(110B)(연신 영역) 위에 위치하는 제2 박막 트랜지스터(120b)일 수 있다.
도 6에서는 설명의 편의를 위하여 제1 박막 트랜지스터(120a)와 제2 박막 트랜지스터(120b)를 임의의 모양과 크기로 도시하였으나, 제1 박막 트랜지스터(120a)와 제2 박막 트랜지스터(120b)의 모양과 크기는 다양할 수 있다. 또한 도 6에서는 설명의 편의를 위하여 제1 박막 트랜지스터(120a)와 제2 박막 트랜지스터(120b)를 임의의 위치에 도시하였으나, 제1 박막 트랜지스터(120a)는 기판(110)의 제1 영역(110A)(섬형 영역) 내에 어디든지 위치할 수 있고 제2 박막 트랜지스터(120b)는 기판(110)의 제2 영역(110B)(연신 영역) 내에 어디든지 위치할 수 있다.
일 예로, 제2 박막 트랜지스터(120b)는 기판(110)의 제2 영역(110B)(연신 영역) 중 스트레스(stress)가 상대적으로 적은 영역에 배치될 수 있으며, 이러한 스트레스가 상대적으로 적은 영역은 단위 소자(130)의 배치 및 간격에 따라 다양하게 선택될 수 있다. 예컨대 제2 박막 트랜지스터(120b)는 기판(110)의 섬형 영역(110A-1)과 연결 영역(110A-2) 사이에 배치될 수 있다.
복수의 단위 소자(130)는 기판(110) 위에 배열되어 있으며 각 단위 화소(130)는 실질적으로 화소(PX)를 정의할 수 있다. 복수의 단위 소자(130)는 서로 같거나 다를 수 있으며, 각 단위 소자(130)는 전술한 바와 같이 예컨대 유기 발광 다이오드, 무기 발광 다이오드, 양자점 발광 다이오드, 마이크로 발광 다이오드 또는 페로브스카이트 발광 다이오드와 같은 발광 다이오드이거나 유기 광전변환다이오드, 무기 광전변환다이오드 또는 유무기 광전변환다이오드와 같은 광전변환다이오드일 수 있다. 구체적인 설명은 전술한 바와 같다.
연결 배선(140)은 기판(110)의 제1 영역(110A-2) 위에 위치할 수 있다. 연결 배선(140)은 인접한 단위 소자(130) 사이에 위치하여 인접한 단위 소자(130)를 전기적으로 연결시킬 수 있다. 연결 배선(140)은 하나 또는 둘 이상일 수 있으며, 행 및/또는 열을 따라 배열된 단위 소자(130) 사이에서 행 방향(예컨대 x방향) 및 열 방향(예컨대 y방향)을 따라 배열되어 있을 수 있다. 연결 배선(140)은 신호선(도시하지 않음)에 연결되어 있을 수 있으며, 신호선은 예컨대 게이트 신호(또는 주사 신호)를 전달하는 게이트선, 데이터 신호를 전달하는 데이터선, 구동 전압을 인가하는 구동 전압선 및/또는 공통 전압을 인가하는 공통 전압선을 포함할 수 있으나, 이에 한정되는 것은 아니다. 연결 배선(140)은 연신 배선 또는 비연신 배선일 수 있다.
상술한 유연 소자(100)는 유연성 및/또는 연신성이 요구되는 다양한 유연 소자일 수 있으며, 예컨대 표시 패널 또는 센서 어레이일 수 있다. 유연 소자(100)는 예컨대 벤더블 표시 패널(bendable display panel), 폴더블 표시 패널(folderable display panel), 롤러블 표시 패널(rollable display panel), 웨어러블 소자(wearable device), 피부형 표시 패널(skin-like display panel), 피부형 센서(skin-like sensor), 대면적 순응형 표시 소자(large-area conformable display), 스마트 의류(smart clothing) 등일 수 있으나, 이에 한정되는 것은 아니다.
도 8은 일 예에 따른 피부형 표시 패널을 보여주는 개략도이고, 도 9는 일 예에 따른 센서 어레이를 보여주는 개략도이다.
도 8을 참고하면, 상술한 유연 소자(100)는 아주 얇은 표시 패널(ultrathin display panel)인 피부형 표시 패널일 수 있으며, 다양한 문자 및/또는 화상과 같은 소정의 정보를 표시할 수 있다.
도 9를 참고하면, 상술한 유연 소자(100)는 부착형 생체 센서 어레이일 수 있으며, 피부와 같은 생체 표면, 장기와 같은 생체 내부 또는 의복과 같은 생체에 접촉하는 간접 수단에 부착되어 생체 신호와 같은 생체 정보를 감지 및 측정할 수 있다. 일 예로, 생체 센서 어레이는 뇌전도(electroencephalogram, EEG) 센서, 심전도 (electrocardiogram, ECG) 센서, 혈압(blood pressure, BP) 센서, 근전도(electromyography, EMG) 센서, 당뇨(blood glucose, BG) 센서, 광혈류 측정(photoplethysmography, PPG) 센서, 가속도계(accelerometer), RFID 안테나(RFID antenna), 관성 센서(inertial sensor), 활동 센서(activity sensor), 스트레인 센서(strain sensor), 동작 센서(Motion sensor) 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 생체 센서 어레이는 아주 얇은 패치형 또는 밴드형으로 생체에 부착되어 생체 정보를 실시간으로 모니터링할 수 있다.
일 예로, 유연 소자(100)는 광혈류 측정 센서(PPG 센서)를 포함하는 센서 어레이일 수 있으며, 생체 정보는 심박수, 산소포화도, 스트레스, 부정맥, 혈압 등을 포함할 수 있고, 전기적 신호의 파형을 분석하여 생체 정보를 획득할 수 있다.
일 예로, 유연 소자(100)는 관절 및 근육에 문제가 발생한 환자들의 재활 치료를 위하여 관절 부분에 부착하는 근전도(EMG) 센서 또는 스트레인 센서를 포함하는 센서 어레이일 수 있다. 근전도(EMG) 센서 또는 스트레인 센서는 치료를 원하는 부위에 부착되어 근육의 움직임 또는 관절의 움직임을 정량적으로 측정하여 재활에 필요한 데이터를 확보할 수 있다.
전술한 유연 소자는 다양한 전자 장치에 포함될 수 있으며, 전자 장치는 프로세서(도시하지 않음) 및 메모리(도시하지 않음)를 더 포함할 수 있다. 전자 장치는 모바일; TV; 헬스 케어 장치 등일 수 있으며, 헬스 케어 장치는 예컨대 광혈류 측정(photoplethysmography, PPG) 센서 장치, 뇌전도(electroencephalogram, EEG) 센서 장치, 심전도 (electrocardiogram, ECG) 센서 장치, 혈압(blood pressure, BP) 센서 장치, 근전도(electromyography, EMG) 센서 장치, 당뇨(blood glucose, BG) 센서 장치, 가속도계(accelerometer) 장치, RFID 안테나(RFID antenna) 장치, 관성 센서(inertial sensor) 장치, 활동 센서(activity sensor) 장치, 스트레인 센서(strain sensor) 장치, 동작 센서(Motion sensor) 장치 또는 이들의 조합일 수 있으나, 이에 한정되는 것은 아니다.
이하 실시예를 통하여 상술한 구현예를 보다 상세하게 설명한다. 　다만 하기의 실시예는 단지 설명의 목적을 위한 것이며 권리범위를 제한하는 것은 아니다.
실시예
실시예 1
스티렌-에틸렌-부틸렌-스티렌(SEBS) 기판 위에 Au를 열증착하여 게이트 전극을 형성한 후 SEBS 용액을 도포하고 100℃에서 0.5시간 동안 어닐링하여 게이트 절연체를 형성한다. 게이트 절연체 위에 화학식 A로 표현되는 유기 반도체와 SEBS(탄성체)를 3:7의 중량비로 클로로벤젠에서 0.6중량% 농도로 혼합한 유기 반도체 용액을 1000rpm에서 1000Å 두께로 스핀코팅하고 질소 분위기 하에서 100℃에서 1시간 열처리하여 유기 반도체 층을 형성한다. 이어서 유기 반도체 층 위에 Au을 열증착하여 소스 전극 및 드레인 전극을 형성하여 박막 트랜지스터를 제조한다. 박막 트랜지스터의 폭(width)/길이(length)의 비율은 25/10이다.
<화학식 A>
Figure pat00001
실시예 2
박막 트랜지스터의 폭/길이의 비율을 245/10으로 바꾼 것을 제외하고 실시예 1과 동일한 방법으로 박막 트랜지스터를 제조한다.
평가
실시예에 따른 박막 트랜지스터의 연신에 따른 전기적 특성을 평가한다.
연신에 따른 전기적 특성은 실시예에 따른 박막 트랜지스터를 1000회 반복 연신(초기 길이에 대하여 50% 길이가 늘어나도록 연신)하면서 연신에 따른 전류값의 변화로부터 평가한다 (VG=-20V)
그 결과는 도 10과 같다.
도 10은 실시예에 따른 박막 트랜지스터의 연신에 따른 전기적 특성을 보여주는 그래프이다.
도 10을 참고하면, 실시예에 따른 박막 트랜지스터는 1000회 반복 연신 후에도 초기 전류특성이 실질적으로 유지되는 것을 확인할 수 있다. 이로부터 실시예에 따른 박막 트랜지스터는 연신에 따른 전기적 안정성이 높은 것을 확인할 수 있다.
이상에서 실시예들에 대하여 상세하게 설명하였지만 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 권리범위에 속하는 것이다.
100: 유연 소자
110: 기판
110A: 기판의 제1 영역 110B: 기판의 제2 영역
120: 화소 회로
120a: 제1 박막 트랜지스터 120b: 제2 박막 트랜지스터
130: 단위 소자
131, 135: 애노드 132, 136: 캐소드
133: 발광층 137: 광전변환층
134a, 134b, 138a, 138b: 보조층
140: 연결 배선

Claims (26)

  1. 제1 탄성 모듈러스를 가진 제1 영역과 상기 제1 탄성 모듈러스보다 낮은 제2 탄성 모듈러스를 가진 제2 영역을 포함하는 기판,
    상기 기판 위에 반복적으로 배열되어 있는 복수의 화소 회로, 그리고
    상기 각 화소 회로에 전기적으로 연결되어 있는 단위 소자
    를 포함하고,
    상기 각 화소 회로는 복수의 박막 트랜지스터를 포함하며,
    상기 복수의 박막 트랜지스터의 일부는 상기 기판의 상기 제1 영역 위에 위치하고,
    상기 복수의 박막 트랜지스터의 일부는 상기 기판의 상기 제2 영역 위에 위치하는
    유연 소자.
  2. 제1항에서,
    상기 복수의 박막 트랜지스터는 제1 박막 트랜지스터와 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는 상기 기판의 상기 제1 영역 위에 위치하고,
    상기 제2 박막 트랜지스터는 상기 기판의 상기 제2 영역 위에 위치하는
    유연 소자.
  3. 제2항에서,
    상기 제1 박막 트랜지스터는 비연신 반도체 층을 포함하고,
    상기 제2 박막 트랜지스터는 연신 반도체 층을 포함하는
    유연 소자.
  4. 제3항에서,
    상기 연신 반도체 층은 반도체 물질과 탄성체를 포함하는
    유연 소자.
  5. 제4항에서,
    상기 반도체 물질은 유기 반도체, 산화물 반도체 또는 이들의 조합을 포함하는 유연 소자.
  6. 제3항에서,
    상기 연신 반도체 층은 유기 반도체를 포함하는 유연 소자.
  7. 제2항에서,
    상기 제1 박막 트랜지스터는 구동 박막 트랜지스터이고,
    상기 제2 박막 트랜지스터는 스위칭 박막 트랜지스터인
    유연 소자.
  8. 제1항에서,
    상기 기판의 상기 제1 영역은 소정 간격으로 배열되어 있는 복수의 섬형 영역이고,
    상기 기판의 상기 제2 영역은 상기 복수의 섬형 영역 사이에 위치하는 연신 영역인
    유연 소자.
  9. 제8항에서,
    상기 기판의 상기 연신 영역 위에 위치하고 상기 인접한 단위 소자를 전기적으로 연결하는 연결 배선을 더 포함하는 유연 소자.
  10. 제1항에서,
    상기 기판의 상기 제1 영역은
    소정 간격으로 배열되어 있는 복수의 섬형 영역, 그리고
    상기 복수의 섬형 영역을 연결하는 연결 영역
    을 포함하는 유연 소자.
  11. 제10항에서,
    상기 기판의 상기 연결 영역 위에 위치하고 상기 인접한 단위 소자를 전기적으로 연결하는 연결 배선을 더 포함하는 유연 소자.
  12. 제10항에서,
    상기 기판의 상기 제2 영역은 외부 힘에 의해 변형되는 복수의 절개선을 가지는 유연 소자.
  13. 제1항에서,
    상기 기판의 상기 제1 영역의 탄성 모듈러스는 상기 기판의 상기 제2 영역의 탄성 모듈러스보다 10배 내지 108배 높은 유연 소자.
  14. 제1항에서,
    상기 기판의 상기 제1 영역은 폴리카보네이트, 폴리메틸메타크릴레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리이미드, 폴리아미드, 폴리아미드이미드, 폴리에테르술폰 또는 이들의 조합을 포함하고,
    상기 기판의 상기 제2 영역은 폴리오가노실록산, 부타디엔 모이어티를 포함하는 중합체, 우레탄 모이어티를 포함하는 중합체, 아크릴 모이어티를 포함하는 중합체, 올레핀 모이어티를 포함하는 중합체 또는 이들의 조합을 포함하는
    유연 소자.
  15. 제1항에서,
    상기 기판의 상기 제1 영역은 제1 중합체를 포함하고,
    상기 기판의 상기 제2 영역은 제2 중합체를 포함하고,
    상기 제1 중합체와 상기 제2 중합체는 적어도 하나의 구조 단위를 공통적으로 포함하는 유연 소자.
  16. 제15항에서,
    상기 제1 중합체와 상기 제2 중합체는 각각 적어도 하나의 강성 구조 단위와 적어도 하나의 연성 구조 단위를 포함하는 공중합체이고,
    상기 제1 중합체의 상기 연성 구조 단위에 대한 상기 강성 구조 단위의 중량비는 1.2 내지 9.9이고,
    상기 제2 중합체의 상기 연성 구조 단위에 대한 상기 강성 구조 단위의 중량비는 0.01 내지 0.7인
    유연 소자.
  17. 제1항에서,
    상기 단위 소자는 발광 다이오드, 광전변환다이오드 또는 이들의 조합을 포함하는 유연 소자.
  18. 제17항에서,
    상기 단위 소자는 상기 기판의 상기 제1 영역 위에 위치하는 유연 소자.
  19. 제1항에서,
    상기 복수의 화소 회로는 캐패시터를 더 포함하고,
    상기 복수의 박막 트랜지스터는 구동 박막 트랜지스터와 스위칭 박막 트랜지스터를 포함하며,
    상기 캐패시터, 상기 구동 박막 트랜지스터 및 상기 단위 소자는 상기 기판의 상기 제1 영역 위에 위치하고,
    상기 스위칭 박막 트랜지스터는 상기 기판의 상기 제2 영역 위에 위치하는
    유연 소자.
  20. 제1항에서,
    상기 유연 소자는 표시 패널 또는 센서 어레이이고,
    상기 표시 패널 또는 상기 센서 어레이의 단위 면적당 화소의 개수는 200ppi 내지 1000ppi인 유연 소자.
  21. 제1항에서,
    상기 기판은 연신 기판인 유연 소자.
  22. 제1 탄성 모듈러스를 가진 제1 영역과 상기 제1 탄성 모듈러스보다 낮은 제2 탄성 모듈러스를 가진 제2 영역을 포함하는 기판,
    상기 기판 위에 반복적으로 배열되어 있는 복수의 화소 회로, 그리고
    상기 기판의 상기 제1 영역 위에 위치하고 상기 화소 회로에 전기적으로 연결되어 있는 단위 소자
    를 포함하고,
    상기 각 화소 회로는 구동 박막 트랜지스터와 스위칭 박막 트랜지스터를 포함하며,
    상기 스위칭 박막 트랜지스터는 상기 기판의 상기 제2 영역 위에 위치하는 유연 소자.
  23. 제22항에서,
    상기 단위 소자 및 상기 구동 박막 트랜지스터는 상기 기판의 상기 제1 영역 위에 위치하는 유연 소자.
  24. 제22항에서,
    상기 스위칭 박막 트랜지스터와 상기 구동 박막 트랜지스터는 서로 같거나 다른 반도체 층을 포함하고,
    상기 스위칭 박막 트랜지스터는 유기 반도체 층, 산화물 반도체 층 또는 이들의 조합을 포함하며,
    상기 구동 박막 트랜지스터는 실리콘 반도체 층, 산화물 반도체 층 또는 이들의 조합을 포함하는 유연 소자.
  25. 제22항에서,
    상기 유연 소자는 표시 패널 또는 센서 어레이이고,
    상기 표시 패널 또는 상기 센서 어레이의 단위 면적당 화소의 개수는 200ppi 내지 1000ppi인 유연 소자.
  26. 제1항 내지 제25항 중 어느 한 항에 따른 유연 소자를 포함하는 전자 장치.
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