KR20230011087A - 인쇄회로기판 및 이를 포함하는 스토리지 장치 - Google Patents
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- 238000003860 storage Methods 0.000 title description 41
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 61
- 229910052802 copper Inorganic materials 0.000 claims abstract description 48
- 239000010949 copper Substances 0.000 claims abstract description 48
- 238000007689 inspection Methods 0.000 claims abstract description 41
- 230000001066 destructive effect Effects 0.000 claims abstract description 37
- 239000000523 sample Substances 0.000 claims abstract description 29
- 239000011889 copper foil Substances 0.000 claims abstract description 13
- 230000007547 defect Effects 0.000 claims description 18
- 235000005633 Chrysanthemum balsamita Nutrition 0.000 claims description 12
- 241000723353 Chrysanthemum Species 0.000 claims description 10
- 230000005611 electricity Effects 0.000 claims description 8
- 238000012360 testing method Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 81
- 239000004065 semiconductor Substances 0.000 description 27
- 239000011241 protective layer Substances 0.000 description 13
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000007787 solid Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000009659 non-destructive testing Methods 0.000 description 3
- 241000132023 Bellis perennis Species 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- RNFJDJUURJAICM-UHFFFAOYSA-N 2,2,4,4,6,6-hexaphenoxy-1,3,5-triaza-2$l^{5},4$l^{5},6$l^{5}-triphosphacyclohexa-1,3,5-triene Chemical compound N=1P(OC=2C=CC=CC=2)(OC=2C=CC=CC=2)=NP(OC=2C=CC=CC=2)(OC=2C=CC=CC=2)=NP=1(OC=1C=CC=CC=1)OC1=CC=CC=C1 RNFJDJUURJAICM-UHFFFAOYSA-N 0.000 description 1
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000003063 flame retardant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H05K1/0298—Multilayer circuits
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- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0335—Layered conductors or foils
- H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer, layered thin film adhesion layer
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/096—Vertically aligned vias, holes or stacked vias
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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- H05K2201/10007—Types of components
- H05K2201/10159—Memory
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- Electromagnetism (AREA)
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- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
본 발명의 기술적 사상에 의한 실시예에 따른 인쇄회로기판은, K(여기서, K는 2 이상의 정수)개의 동박 적층판들이 최상 회로층(1층)부터 최하 회로층(K층)까지 수직 방향으로 적층되는 인쇄회로기판에 있어서, 인쇄회로기판에 배치되는 비파괴 검사 영역, 비파괴 검사 영역에서 동박 적층판들 각각에 배치되는 오적층 식별부들, 비파괴 검사 영역에서 오적층 식별부들 각각을 수직 방향으로 오픈하며 서로 제1 간격으로 배치되는 관통 비아홀들, 및 오적층 식별부들 각각의 동일 방향의 말단 부분에 접촉하며 수직 방향으로 연장되는 프로브 비아를 포함하고, N(여기서, N은 1 내지 K의 정수)층의 동박 적층판에 배치되는 오적층 식별부의 수평 방향의 길이는 (N-1)층의 동박 적층판에 배치되는 오적층 식별부의 수평 방향의 길이보다 더 길고, N층의 동박 적층판에 배치되는 오적층 식별부에는 (N-1)개의 동박 제거 영역이 제1 간격으로 배치된다.
Description
본 발명의 기술분야는 인쇄회로기판 및 이를 포함하는 스토리지 장치에 관한 것이다.
플래시 메모리는 비휘발성, 대용량, 저소음 등의 장점으로 다양한 분야에서 스토리지 장치로 사용된다. 플래시 메모리를 기반으로 하는 스토리지 장치는 솔리드 스테이트 드라이브(solid state drive, SSD)로 지칭된다. 이러한 솔리드 스테이트 드라이브는 컨트롤러, 플래시 메모리 등과 같은 다수의 반도체 소자를 포함하고, 다수의 반도체 소자는 인쇄회로기판에 실장되어 반도체 패키지를 구성한다. 이러한 솔리드 스테이트 드라이브와 같은 스토리지 장치에서 인쇄회로기판의 불량을 미리 발견하고 그에 맞는 해결 방안을 도출하는 것은 제품의 신뢰성을 위해 매우 중요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 인쇄회로기판의 제작 과정에서 발생할 수 있는 동박 적층판들의 오적층 불량을 포착할 수 있도록, 비파괴 검사가 가능한 인쇄회로기판 및 이를 포함하는 스토리지 장치를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 실시예에 따른 인쇄회로기판은, K(여기서, K는 2 이상의 정수)개의 동박 적층판들이 최상 회로층(1층)부터 최하 회로층(K층)까지 수직 방향으로 적층되는 인쇄회로기판에 있어서, 상기 인쇄회로기판에 배치되는 비파괴 검사 영역; 상기 비파괴 검사 영역에서 상기 동박 적층판들 각각에 배치되는 오적층 식별부들; 상기 비파괴 검사 영역에서 상기 오적층 식별부들 각각을 수직 방향으로 오픈하며 서로 제1 간격으로 배치되는 관통 비아홀들; 및 상기 오적층 식별부들 각각의 동일 방향의 말단 부분에 접촉하며 수직 방향으로 연장되는 프로브 비아;를 포함하고, N(여기서, N은 1 내지 K의 정수)층의 동박 적층판에 배치되는 상기 오적층 식별부의 수평 방향의 길이는 (N-1)층의 동박 적층판에 배치되는 상기 오적층 식별부의 수평 방향의 길이보다 더 길고, 상기 N층의 동박 적층판에 배치되는 상기 오적층 식별부에는 (N-1)개의 동박 제거 영역이 상기 제1 간격으로 배치된다.
본 발명의 기술적 사상에 의한 실시예에 따른 인쇄회로기판은, K(여기서, K는 2 이상의 정수)개의 동박 적층판들이 최상 회로층(1층)부터 최하 회로층(K층)까지 수직 방향으로 적층되는 인쇄회로기판에 있어서, 상기 인쇄회로기판의 더미 영역에 배치되는 비파괴 검사 영역; 상기 비파괴 검사 영역에서 상기 동박 적층판들 각각에 배치되며, 동박 적층판의 상면에서 제1 길이로 수평 방향으로 연장되는 수평 연장부 및 상기 수평 연장부의 말단에서 동박 적층판을 관통하며 수직 방향으로 연장되는 수직 연장부를 구비하는 데이지 체인들; 상기 비파괴 검사 영역에서 상기 데이지 체인들의 기준 위치를 제공하며 수직 방향으로 연장되는 기준선; N(여기서, N은 1 내지 K의 정수)층의 동박 적층판에 배치되는 상기 데이지 체인은 상기 기준선으로부터 상기 제1 길이의 (N-1)배만큼 이격되어 배치된다.
본 발명의 기술적 사상에 의한 실시예에 따른 스토리지 장치는, 인쇄회로기판; 상기 인쇄회로기판에 실장되고, 복수의 비휘발성 메모리 칩을 포함하는 적어도 한 개의 반도체 패키지; 및 상기 인쇄회로기판에 배치되고, 상기 반도체 패키지에 대해 기입 및 독출 동작을 수행하는 메모리 컨트롤러;를 포함하고, 상기 인쇄회로기판은, 복수개의 동박 적층판들이 최상 회로층부터 최하 회로층까지 수직 방향으로 적층되고, 비파괴 검사 영역에서 상기 동박 적층판들 각각에 배치되는 오적층 식별부들; 상기 비파괴 검사 영역에서 상기 오적층 식별부들 각각을 오픈하며 제1 간격으로 배치되는 관통 비아홀들; 및 상기 오적층 식별부들 각각의 동일 방향의 말단 부분에 접촉하며 수직 방향으로 연장되는 프로브 비아;를 포함하고, 상기 최상 회로층으로부터 상기 최하 회로층까지, 상기 오적층 식별부들은 수평 방향으로 길이가 점진적으로 길어지고, 상기 오적층 식별부들은 동박 제거 영역의 개수가 점진적으로 늘어난다.
본 발명의 기술적 사상에 따른 인쇄회로기판 및 이를 포함하는 스토리지 장치는, 인쇄회로기판의 제작 과정에서 발생할 수 있는 동박 적층판들의 오적층 불량을 비파괴 검사로 포착할 수 있으므로, 높은 제품 신뢰성 및 높은 생산 효율성을 제공하는 효과가 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 인쇄회로기판을 포함하는 지지 기판을 나타내는 평면도이다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 3a 및 도 3b는 스토리지 장치에 탑재되는 인쇄회로기판을 규정하는 다양한 폼 팩터의 예시들을 나타내는 도면들이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상의 일 실시예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상의 다른 실시예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도이다.
도 6a 내지 도 6c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도이다.
도 7은 본 발명의 기술적 사상의 실시예에 따른 스토리지 장치를 포함하는 전자 장치를 나타내는 개략적인 평면도이다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 스토리지 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 3a 및 도 3b는 스토리지 장치에 탑재되는 인쇄회로기판을 규정하는 다양한 폼 팩터의 예시들을 나타내는 도면들이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상의 일 실시예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상의 다른 실시예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도이다.
도 6a 내지 도 6c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도이다.
도 7은 본 발명의 기술적 사상의 실시예에 따른 스토리지 장치를 포함하는 전자 장치를 나타내는 개략적인 평면도이다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 스토리지 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 인쇄회로기판을 포함하는 지지 기판을 나타내는 평면도이다.
도 1을 참조하면, 복수의 인쇄회로기판(10)이 복수의 행과 복수의 열로 배열된 지지 기판(1000)을 나타낸다.
지지 기판(1000)은 복수의 인쇄회로기판(10) 및 이들을 연결하며 지지하는 지지대(1100)를 포함한다. 상기 복수의 인쇄회로기판(10)은 M.2 방식의 솔리드 스테이트 드라이브(solid state drive, SSD)에 사용되는 폼 팩터(form factor)가 8연 배열된 것으로 도시되어 있으나, 상기 지지 기판(1000)에 배열되는 인쇄회로기판(10)의 개수 및 배열이 이에 한정되는 것은 아니다.
복수의 인쇄회로기판(10) 각각은 비파괴 검사 영역(IA)을 포함할 수 있다. 이에 따라, 복수의 인쇄회로기판(10)에 대한 동박 적층판들의 오적층 불량 분석 시, 별도로 복수의 인쇄회로기판(10)을 테스트 장치와 연결할 필요가 없으므로 불량 분석 시간을 절약할 수 있다. 또한, 동박 적층판들의 오적층 불량 분석이 완료된 후, 복수의 인쇄회로기판(10)과 지지대(1100)를 연결하는 부분을 분리하면, 복수의 인쇄회로기판(10) 각각은 M.2 방식의 솔리드 스테이트 드라이브에 사용되는 폼 팩터로 스토리지 장치(100, 도 2 참조)에 제공될 수 있다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 2를 참조하면, 스토리지 장치(100) 및 호스트(200)는 서로 통신할 수 있고, 스토리지 장치(100)는 반도체 패키지(120), 메모리 컨트롤러(140), 전원 공급 장치(160), 및 포트(180)를 포함할 수 있다.
반도체 패키지(120)는 각각 복수의 메모리 셀을 포함하는 복수의 메모리 칩을 포함할 수 있다. 본 명세서에 있어서, 반도체 패키지(120)란 메모리 칩이 패키지 형태가 아닌 칩 스케일 형태인 경우도 모두 포함하는 개념이며, 일반적인 형태의 반도체 패키지만을 지칭하는 것은 아니다.
반도체 패키지 공정의 기술 발전에 따라, 인쇄회로기판(10, 도 1 참조) 상에 메모리 칩이 패키지 형태가 아닌 칩 스케일 형태로 실장될 수 있다. 구체적으로, 메모리 칩 전체가 케이스 등으로 보호되거나, 또는 몰딩 컴파운드(molding compound)가 아닌 폴리머 레진(polymer resin)을 이용하여 인쇄회로기판(10, 도 1 참조) 상에 메모리 칩을 직접 봉지(encapsulation)할 수 있다.
예를 들어, 상기 메모리 칩은 3차원(3D) 메모리 어레이를 포함하는 메모리 칩일 수 있다. 상기 3D 메모리 어레이는 실리콘 웨이퍼 상에 배치되는 활성 영역과, 메모리 셀의 동작과 관련된 회로로서 상기 실리콘 웨이퍼 상에 또는 상기 실리콘 웨이퍼 내에 형성된 회로를 가지는 메모리 셀의 적어도 하나의 물리적 레벨에 모놀리식(monolithic)으로 형성될 수 있다. 용어 '모놀리식'은 메모리 셀 어레이를 구성하는 각 레벨의 층들이 메모리 셀 어레이 중 각 하부 층들의 바로 위에 적층되어 있음을 지칭할 수 있다.
일부 실시예들에서, 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치되고, 보조 셀들이 메모리 셀들 위에, 또는 메모리 셀들 아래에 배치된 수직 구조의 NAND 스트링을 포함할 수 있고, 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
다른 실시예들에서, 복수의 메모리 셀은 2차원 수평 구조의 낸드(planar NAND) 플래시 메모리 셀들일 수 있다. 또 다른 실시예들에서, 복수의 메모리 셀은 RRAM(resistive RAM), PRAM(phase change RAM), 또는 MRAM(magnetic RAM)과 같은 비휘발성 메모리 셀일 수 있다.
메모리 셀 어레이에 포함된 메모리 셀은 2 비트(bit) 이상의 데이터를 저장할 수 있다. 일부 실시예들에서, 메모리 셀 어레이에 포함된 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 다른 실시예들에서, 메모리 셀 어레이에 포함된 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 또 다른 실시예들에서, 메모리 셀 어레이에 포함된 메모리 셀은 4 비트 이상의 데이터를 저장할 수 있다. 또한, 메모리 셀 어레이의 스트링에 포함된 메모리 셀은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)로서 사용될 수도 있다.
반도체 패키지(120)를 구성하는 메모리 칩은 채널 그룹을 통해서 메모리 컨트롤러(140)와 연결될 수 있다. 예를 들어, 반도체 패키지 A(120A)는 채널 그룹 A(CH-A)를 통해서 메모리 컨트롤러(140)와 연결될 수 있고, 반도체 패키지 B(120B)는 채널 그룹 B(CH-B)를 통해서 메모리 컨트롤러(140)와 연결될 수 있다.
도면에는 2개의 반도체 패키지들(120A, 120B) 및 채널 그룹들(CH-A, CH-B)이 도시되었으나, 이에 한정되는 것은 아니다. 본 발명의 기술적 사상에 따른 스토리지 장치(100)는 1개의 반도체 패키지 및 채널 그룹을 포함할 수도 있고, 3개 이상의 반도체 패키지들 및 채널 그룹들을 포함할 수도 있다.
메모리 컨트롤러(140)는 포트(180)를 통해서 호스트(200)로부터 요청(REQ)을 수신할 수 있고, 포트(180)를 통해서 호스트(200)에 응답(RES)을 전송할 수 있다. 예를 들어, 메모리 컨트롤러(140)는 호스트(200)로부터 데이터의 독출 요청을 포트(180)를 통해서 수신할 수 있고, 이에 응답하여 메모리 컨트롤러(140)는 반도체 패키지(120)에 포함되는 메모리 칩에 저장된 데이터를 독출하고 포트(180)를 통해서 호스트(200)에 전송할 수 있다. 상기 메모리 컨트롤러(140)는 반도체 패키지 형태 또는 칩 스케일 형태로 구성될 수 있다.
전원 공급 장치(160)는 포트(180)를 통해서 호스트(200)로부터 전원(PWR)을 수신하고, 수신된 전원(PWR)에 기초하여 스토리지 장치(100)에 포함된 구성 요소들, 예를 들어, 반도체 패키지(120) 및 메모리 컨트롤러(140)에 전원을 공급할 수 있다.
포트(180)는 복수의 핀을 포함할 수 있고, 호스트(200)와 통신하는 인터페이스 프로토콜(protocol)에 기초하여 핀의 개수, 크기, 및 배치가 결정될 수 있다. 스토리지 장치(100) 및 호스트(200)는, 예를 들어, USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 및 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해서 통신할 수 있고, 포트(180)는 인터페이스 프로토콜에 따라 복수의 핀을 포함할 수 있다.
스토리지 장치(100)는 다양한 저장 용량을 가질 수 있는 반도체 패키지(120)를 탑재할 수 있도록 다양한 폼 팩터를 가질 수 있다. 스토리지 장치(100)는 인쇄회로기판(10, 도 1 참조)과 같은 배선 기판을 포함할 수 있고, 스토리지 장치(100)의 구성 요소들인 반도체 패키지(120), 메모리 컨트롤러(140), 및 전원 공급 장치(160)는 인쇄회로기판(10, 도 1 참조)에 실장될 수 있다. 인쇄회로기판(10, 도 1 참조)은 서로 이격되어 위치하는 메모리 칩 실장 영역을 포함할 수 있고, 스토리지 장치(100)가 사용되는 환경 또는 어플리케이션에 따라, 상기 메모리 칩 실장 영역에 모두 반도체 패키지(120)가 실장되거나, 또는 이 중 하나의 실장 영역에만 반도체 패키지(120)가 실장되어 메모리 용량을 조절함으로써, 스토리지 장치(100)를 유연하게 사용할 수 있다.
최근 다양한 폼 팩터의 인쇄회로기판(10, 도 1 참조)이 요구되어 제조되는 환경에서, 인쇄회로기판(10, 도 1 참조)을 구성하는 동박 적층판들의 오적층 불량이 특히 문제될 수 있다. 이러한 동박 적층판들의 오적층 불량을 해결하기 위하여, 본 발명의 기술적 사상에 따른 인쇄회로기판(10, 도 1 참조) 및 이를 포함하는 스토리지 장치(100)는 비파괴 검사로 동박 적층판들의 오적층 불량을 포착할 수 있는 구성을 제안한다. 이에 대한 자세한 내용은 후술하도록 한다.
도 3a 및 도 3b는 스토리지 장치에 탑재되는 인쇄회로기판을 규정하는 다양한 폼 팩터의 예시들을 나타내는 도면들이다.
구체적으로, 도 3a는 M.2 표준에 따른 인쇄회로기판(10-1)의 다양한 크기를 도시하고, 도 3b는 PCI 카드 표준에 따른 인쇄회로기판(10-2)의 다양한 크기를 도시한다.
도 3a를 참조하면, 폼 팩터의 예시로서 M.2 표준은 스토리지 장치(100, 도 2 참조)를 구성하는 인쇄회로기판(10-1)의 두께 및 좌우 폭들을 규정할 수 있다.
M.2 표준은 인쇄회로기판(10-1)의 X 방향의 길이를 60㎜, 80㎜, 또는 110㎜로 규정하고, 인쇄회로기판(10-1)의 Y 방향의 길이를 22㎜로 규정할 수 있다.
M.2 표준은 포트(180)를 규정할 수 있다. 포트(180)는 인쇄회로기판(10-1)의 일측에 위치할 수 있고, 호스트(200, 도 2 참조)와 통신하기 위한 복수의 핀을 포함할 수 있다. 복수의 핀은 노출된 패턴일 수 있고, 노출된 패턴은 호스트(200)에 포함된 소켓에 접속될 수 있다. 복수의 핀은 전도성 물질, 예를 들어, 구리와 같은 금속을 포함할 수 있다.
또한, M.2 표준은 스토리지 장치(100, 도 2 참조)를 호스트(200, 도 2 참조)에 장착하고 고정하기 위한 만입 구조(190)를 규정할 수 있다. 이러한 폼 팩터는 포트(180)와 대향하는 타측에 형성된 반원형 만입 구조(190)를 포함할 수 있다. 노출된 패턴이 만입 구조(190)의 테두리에 형성될 수 있고, 호스트(200)에 장착되는 경우 호스트(200)의 도전체와 연결될 수 있다. 예를 들어, 만입 구조(190)의 테두리에 형성된 패턴은 스토리지 장치(100)의 접지 노드에 대응할 수 있고, 호스트(200)에 장착되는 경우 호스트(200)의 접지 노드에 대응하는 도전체와 연결될 수 있다.
도 3b를 참조하면, 폼 팩터의 예시로서 PCI 카드 표준은 스토리지 장치(100, 도 2 참조)를 구성하는 인쇄회로기판(10-2)의 X 방향의 길이를 106.68㎜로 규정하고, 인쇄회로기판(10-2)의 Y 방향의 길이를 174㎜ 또는 312㎜로 규정할 수 있다.
PCI 카드 표준이 규정하는 Y 방향의 길이는 인쇄회로기판(10-2)의 최대 길이를 규정하는 것으로서, 174㎜의 Y 방향의 길이는 하프 랭스(Half Length), 312㎜의 Y 방향의 길이는 풀 랭스(Full Length)로 지칭될 수 있다. 예를 들어, 하프 랭스의 인쇄회로기판(10-2)은 106.68㎜인 X 방향의 길이를 가질 수 있고, 174㎜ 이하의 Y 방향의 길이를 가질 수 있다. 하프 랭스 및 풀 랭스에서 포트(180)는 동일한 위치 및 모양을 가질 수 있다.
다양한 전자 장치에 포함되는 다양한 메인 보드의 서로 다른 규격 및 메모리 용량에 따른 반도체 패키지의 실장 개수 등에 따라, 이를 수용할 수 있도록 인쇄회로기판(10-1, 10-2)이 다양한 폼 팩터를 가지도록 제작될 수 있다.
이하에서, 본 발명의 실시예들에 따른 인쇄회로기판(10, 20, 30, 도 4a 내지 도 6c 참조)은 M.2 표준에 따른 폼 팩터를 준수하는 것으로서 설명되나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 도 3a 및 도 3b는 인쇄회로기판(10-1, 10-2)의 폼 팩터를 규정하는 예시들로서, M.2 표준 및 PCI 카드 표준이 제시되었으나, 인쇄회로기판의 복수의 크기에 대응하는 폼 팩터를 규정하는 다른 표준에도 본 발명의 기술적 사상이 적용될 수 있음은 이해될 것이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상의 일 실시예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도이다.
도 4a 내지 도 4c를 함께 참조하면, 복수의 동박 적층판(CCL1, CCL2, CCL3) 및 복수의 오적층 식별부(IL1, IL2, IL3)를 포함하는 인쇄회로기판(10)을 나타낸다.
인쇄회로기판(10)의 X 방향의 길이(10X)를 60㎜, 80㎜, 또는 110㎜로 규정하고, 인쇄회로기판(10)의 Y 방향의 길이(10Y)를 22㎜로 규정할 수 있다. 즉, 인쇄회로기판(10)은 M.2 표준으로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
인쇄회로기판(10)은 바디층(11), 상부 보호층(13), 및 하부 보호층(15)을 포함할 수 있다. 인쇄회로기판(10)에는 배선층들이 형성되어 있고, 그러한 상기 인쇄회로기판(10) 상의 배선층들은 접속 단자를 통해 반도체 패키지에 전기적으로 연결될 수 있다. 또한, 상기 인쇄회로기판(10)에는 포트(180)가 배치될 수 있다. 상기 인쇄회로기판(10)은 상기 포트(180)를 통해 모듈 기판, 시스템 보드, 메인 보드 등에 전기적으로 연결되면서 탑재될 수 있다.
상기 바디층(11) 내에는 다층의 배선층이 형성될 수 있고, 그러한 배선층을 통해 메모리 컨트롤러 및 반도체 패키지와 전기적으로 연결될 수 있다. 상부 보호층(13) 및 하부 보호층(15)은 상기 바디층(11)을 보호하는 기능을 하며, 예를 들어, 솔더 레지스트(solder resist)로 형성될 수 있다.
또한, 바디층(11)은 통상적으로, 열경화성 수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성하고, 동박(copper foil)을 입힌 후, 패터닝을 통해 전기적 신호의 전달 경로인 배선층을 형성함으로써 구현될 수 있다. 이와 같이 동박이 형성된 박형의 판을 동박 적층판(copper clad laminate)으로 지칭할 수 있다.
특히, 본 발명의 기술적 사상에 따른 인쇄회로기판(10)은, K(여기서, K는 2 이상의 정수)개의 동박 적층판들이 최상 회로층(1층)에서 최하 회로층(K층)까지 수직 방향으로 적층되는 바디층(11)을 포함할 수 있다. 설명의 편의를 위하여, 동박 적층판들(CCL1, CCL2, CCL3)을 3개(여기서, K=3)로 도시하고 있으나, 이에 한정되는 것은 아니다.
또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박 적층판들(CCL1, CCL2, CCL3)의 개수를 3개 이상으로 적층할 수 있고, 적층된 동박 적층판들(CCL1, CCL2, CCL3)의 개수에 따라 3개 이상의 배선층을 형성함으로써, 다층 배선의 PCB가 구현될 수도 있다. 다만, 본 발명의 기술적 사상이 앞서 설명한 인쇄회로기판(10)의 구조나 재질 등에 한정되는 것은 아니다.
인쇄회로기판(10)은 반도체 패키지가 실장되는 기판으로서 절연층 및 배선층을 포함한다. 배선층은, 절연층에 형성되는 도전성 트레이스 및 절연층을 관통하여 상기 도전성 트레이스와 연결되는 도전성 비아를 포함한다.
인쇄회로기판(10)은 메모리 컨트롤러 영역(CA)과 두 개의 메모리 칩 실장 영역인 제1 및 제2 실장 영역(MA1, MA2)을 포함할 수 있다. 다만, 인쇄회로기판(10)에 포함되는 메모리 칩 실장 영역의 개수가 이에 한정되는 것은 아니다.
상기 제1 및 제2 실장 영역(MA1, MA2)은 상기 인쇄회로기판(10)의 동일 면에 위치할 수 있고, 상기 제1 실장 영역(MA1)은 상기 제2 실장 영역(MA2)보다 상기 메모리 컨트롤러 영역(CA)에서 더 먼 곳에 위치할 수 있다. 다만, 상기 제1 및 제2 실장 영역(MA1, MA2)의 배치가 이에 한정되는 것은 아니다.
또한, 인쇄회로기판(10)은 메모리 컨트롤러 영역(CA)에 이웃하여 전원 공급 장치 영역(PA)을 포함할 수 있다. 다만, 전원 공급 장치 영역(PA)의 배치가 이에 한정되는 것은 아니다.
또한, 본 발명의 기술적 사상에 따른 인쇄회로기판(10)은 더미 영역에 배치되는 비파괴 검사 영역(IA)을 포함할 수 있다. 상기 비파괴 검사 영역(IA)은 전기적 신호의 전달 경로인 배선층과 이격되어 아일랜드 형상으로 배치될 수 있다.
상기 비파괴 검사 영역(IA)에는 동박 적층판들(CCL1, CCL2, CCL3) 각각에 포함되는 오적층 식별부들(IL1, IL2, IL3)이 배치될 수 있다. 상기 오적층 식별부들(IL1, IL2, IL3) 각각은 Z 방향으로 서로 동일한 간격으로 이격되며 배치될 수 있다.
상기 비파괴 검사 영역(IA)에서 상기 오적층 식별부들(IL1, IL2, IL3) 각각을 Z 방향으로 오픈하며 제1 간격(SS)으로 배치되는 관통 비아홀들(TV1, TV2, TV3) 및 상기 오적층 식별부들(IL1, IL2, IL3) 각각의 동일 방향의 말단에 접촉하며 Z 방향으로 연장되는 프로브 비아(PV)를 포함할 수 있다.
상기 관통 비아홀들(TV1, TV2, TV3) 각각의 직경(TVD)은 약 200㎛ 내지 약 1000㎛일 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 프로브 비아(PV)의 상면의 레벨은 상기 최상 회로층(1층)의 배선층의 레벨보다 Z 방향으로 더 높게 형성되어, 상기 프로브 비아(PV)의 상면은 외부로 노출될 수 있다. 즉, 상기 프로브 비아(PV)의 상면은 상부 보호층(13)으로 덮이지 않을 수 있다. 일부 실시예들에서, 상기 프로브 비아(PV)의 하면은 외부로 노출될 수 있다. 즉, 상기 프로브 비아(PV)의 하면은 하부 보호층(15)으로 덮이지 않을 수 있다.
N(여기서, N은 1 내지 K의 정수)층의 동박 적층판 중에서 예를 들어, 3층의 동박 적층판(CCL3)에 배치되는 상기 오적층 식별부(IL3)의 X 방향의 길이는 2층의 동박 적층판(CCL2)에 배치되는 상기 오적층 식별부(IL2)의 X 방향의 길이보다 더 길게 형성될 수 있다.
일부 실시예들에서, 예를 들어, 3층의 동박 적층판(CCL3)에 배치되는 상기 오적층 식별부(IL3)에는 2개의 동박 제거 영역(CM)이 제1 간격(SS)으로 배치될 수 있다. 즉, 최상 회로층(1층)으로부터 최하 회로층(K층)까지, 상기 오적층 식별부들(IL1, IL2, IL3) 각각은 X 방향으로 길이가 점진적으로 길어지며, 상기 오적층 식별부들(IL1, IL2, IL3) 각각은 상기 동박 제거 영역(CM)의 개수가 점진적으로 늘어날 수 있다.
일부 실시예들에서, 예를 들어, 3층의 동박 적층판(CCL3)에 배치되는 상기 오적층 식별부(IL3)를 오픈하는 3번째 관통 비아홀(TV3)은 상기 프로브 비아(PV)로부터 상기 제1 간격(SS)의 3배만큼 이격되어 배치될 수 있다.
여기서, 상기 오적층 식별부들(IL1, IL2, IL3)의 동박 제거 영역(CM)은 광이 반사되지 않고 전기가 통하지 않으며, 상기 오적층 식별부들(IL1, IL2, IL3)의 동박 제거 영역(CM) 이외의 나머지 영역은 광이 반사되고 전기가 통할 수 있는 구리와 같은 금속으로 형성될 수 있다.
따라서, 광학 검사 장치(ID1)로 검사한 경우, 상기 관통 비아홀들(TV1, TV2, TV3) 중 적어도 하나에서 광이 반사되지 않는 인쇄회로기판(10D)은 동박 적층판들(CCL1, CCL2, CCL3)의 오적층 불량으로 판정될 수 있다. 또한, 전기 검사 장치(ID2)로 검사한 경우, 상기 관통 비아홀들(TV1, TV2, TV3)로부터 오픈되는 상기 오적층 식별부들(IL1, IL2, IL3) 중 적어도 하나와 상기 프로브 비아(PV)의 사이에 전기가 통하지 않는 인쇄회로기판(10D)은 동박 적층판들(CCL1, CCL2, CCL3)의 오적층 불량으로 판정될 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따르면 인쇄회로기판(10)의 제작 과정에서 발생할 수 있는 동박 적층판들(CCL1, CCL2, CCL3)의 오적층 불량을, 광학 검사 장치(ID1) 및/또는 전기 검사 장치(ID2)를 이용한 비파괴 검사로 포착할 수 있으므로, 높은 제품 신뢰성 및 높은 생산 효율성을 제공하는 효과가 있다.
도 5a 내지 도 5c는 본 발명의 기술적 사상의 다른 실시예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도이다.
이하에서 설명하는 인쇄회로기판(20)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 4a 내지 도 4c를 참조하여 설명한 인쇄회로기판(10)과 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 인쇄회로기판(10)과 차이점을 중심으로 설명하도록 한다.
도 5a 내지 도 5c를 함께 참조하면, 복수의 동박 적층판(CCL1, CCL2, CCL3) 및 복수의 데이지 체인(DC1, DC2, DC3)을 포함하는 인쇄회로기판(20)을 나타낸다.
본 발명의 기술적 사상에 따른 인쇄회로기판(20)은 K(여기서, K는 2 이상의 정수)개의 동박 적층판들이 최상 회로층(1층)에서 최하 회로층(K층)까지 수직 방향으로 적층되는 바디층(11)을 포함할 수 있다. 설명의 편의를 위하여, 동박 적층판들(CCL1, CCL2, CCL3)을 3개(여기서, K=3)로 도시하고 있으나, 이에 한정되는 것은 아니다.
본 발명의 기술적 사상에 따른 인쇄회로기판(20)은 더미 영역에 배치되는 비파괴 검사 영역(IA)을 포함할 수 있다. 상기 비파괴 검사 영역(IA)은 전기적 신호의 전달 경로인 배선층과 이격되어 아일랜드 형상으로 배치될 수 있다.
상기 비파괴 검사 영역(IA)에서 상기 동박 적층판들(CCL1, CCL2, CCL3) 각각에 배치되며, 동박 적층판들(CCL1, CCL2, CCL3) 각각의 상면에서 X 방향으로 제1 길이(DD)로 연장되는 수평 연장부(HP) 및 상기 수평 연장부(HP)의 말단에서 동박 적층판들(CCL1, CCL2, CCL3)을 관통하며 Z 방향으로 연장되는 수직 연장부(VP)를 구비하는 데이지 체인들(DC1, DC2, DC3)이 배치될 수 있다. 여기서, 상기 데이지 체인들(DC1, DC2, DC3)은 연속하는 계단 형상으로 배치될 수 있다.
상기 비파괴 검사 영역(IA)에서 상기 데이지 체인들(DC1, DC2, DC3)의 기준 위치를 제공하며, 상기 인쇄회로기판(20)을 관통하여 Z 방향으로 연장되는 제1 프로브 비아(PV1)를 포함할 수 있다.
N(여기서, N은 1 내지 K의 정수)층의 동박 적층판 중에서 예를 들어, 2층의 동박 적층판(CCL2)에 배치되는 상기 데이지 체인(DC2)은 상기 제1 프로브 비아(PV1)로부터 상기 제1 길이(DD)만큼 이격되어 배치될 수 있다.
일부 실시예들에서, 최상 회로층(1층)의 동박 적층판(CCL1)에 배치되는 상기 데이지 체인(DC1)은 상기 비파괴 검사 영역(IA)의 일단에 배치되는 제1 프로브 비아(PV1)와 직접 접촉할 수 있다.
일부 실시예들에서, 최하 회로층(K층)의 동박 적층판(CCL3)에 배치되는 상기 데이지 체인(DC3)은 상기 비파괴 검사 영역(IA)의 타단에 배치되는 제2 프로브 비아(PV2)와 직접 접촉할 수 있다.
상기 제1 및 제2 프로브 비아(PV1, PV2) 각각의 상면의 레벨은 상기 최상 회로층(1층)의 배선층의 레벨보다 Z 방향으로 더 높게 형성되어, 상기 제1 및 제2 프로브 비아(PV1, PV2) 각각의 상면은 외부로 노출될 수 있다. 즉, 상기 제1 및 제2 프로브 비아(PV1, PV2) 각각의 상면은 상부 보호층(13)으로 덮이지 않을 수 있다. 일부 실시예들에서, 상기 제1 및 제2 프로브 비아(PV1, PV2) 각각의 하면은 외부로 노출될 수 있다. 즉, 상기 제1 및 제2 프로브 비아(PV1, PV2) 각각의 하면은 하부 보호층(15)으로 덮이지 않을 수 있다.
전기 검사 장치(ID2)로 검사한 경우, 상기 제1 프로브 비아(PV1)와 상기 제2 프로브 비아(PV2)의 사이에 전기가 통하지 않는 인쇄회로기판(20D)은 동박 적층판들(CCL1, CCL2, CCL3)의 오적층 불량으로 판정될 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따르면 인쇄회로기판(20)의 제작 과정에서 발생할 수 있는 동박 적층판들(CCL1, CCL2, CCL3)의 오적층 불량을, 전기 검사 장치(ID2)를 이용한 비파괴 검사로 포착할 수 있으므로, 높은 제품 신뢰성 및 높은 생산 효율성을 제공하는 효과가 있다.
도 6a 내지 도 6c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도이다.
이하에서 설명하는 인쇄회로기판(30)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 4a 내지 도 4c를 참조하여 설명한 인쇄회로기판(10)과 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 인쇄회로기판(10)과 차이점을 중심으로 설명하도록 한다.
도 6a 내지 도 6c를 함께 참조하면, 복수의 동박 적층판(CCL1, CCL2, CCL3) 및 복수의 데이지 체인(DC1, DC2, DC3)을 포함하는 인쇄회로기판(30)을 나타낸다.
본 발명의 기술적 사상에 따른 인쇄회로기판(30)은 K(여기서, K는 2 이상의 정수)개의 동박 적층판들이 최상 회로층(1층)에서 최하 회로층(K층)까지 수직 방향으로 적층되는 바디층(11)을 포함할 수 있다. 설명의 편의를 위하여, 동박 적층판들(CCL1, CCL2, CCL3)을 3개(여기서, K=3)로 도시하고 있으나, 이에 한정되는 것은 아니다.
본 발명의 기술적 사상에 따른 인쇄회로기판(30)은 더미 영역에 배치되는 비파괴 검사 영역(IA)을 포함할 수 있다. 상기 비파괴 검사 영역(IA)은 전기적 신호의 전달 경로인 배선층과 이격되어 아일랜드 형상으로 배치될 수 있다.
상기 비파괴 검사 영역(IA)에서 상기 동박 적층판들(CCL1, CCL2, CCL3) 각각에 배치되며, 동박 적층판들(CCL1, CCL2, CCL3) 각각의 상면에서 X 방향으로 제1 길이(DD)로 연장되는 수평 연장부(HP) 및 상기 수평 연장부(HP)의 말단에서 동박 적층판들(CCL1, CCL2, CCL3)을 관통하며 Z 방향으로 연장되는 수직 연장부(VP)를 구비하는 데이지 체인들(DC1, DC2, DC3)이 배치될 수 있다. 여기서, 상기 데이지 체인들(DC1, DC2, DC3)은 연속하는 계단 형상으로 배치될 수 있다.
상기 비파괴 검사 영역(IA)에서 상기 데이지 체인들(DC1, DC2, DC3)의 기준 위치를 제공하며, Z 방향으로 연장되는 기준선(VL)을 포함할 수 있다. N(여기서, N은 1 내지 K의 정수)층의 동박 적층판 중에서 예를 들어, 2층의 동박 적층판(CCL2)에 배치되는 상기 데이지 체인(DC2)은 상기 기준선(VL)으로부터 상기 제1 길이(DD)만큼 이격되어 배치될 수 있다.
일부 실시예들에서, 최상 회로층(1층)의 동박 적층판(CCL1)에 배치되는 상기 데이지 체인(DC1)은 상기 인쇄회로기판(30)의 포트(180)에 배치되는 더미 단자(DIO)의 상부 탭과 제1 연장 라인(PX1)을 통해 직접 접촉할 수 있다.
일부 실시예들에서, 최하 회로층(K층)의 동박 적층판(CCL3)에 배치되는 상기 데이지 체인(DC3)은 상기 인쇄회로기판(30)의 포트(180)에 배치되는 더미 단자(DIO)의 하부 탭과 제2 연장 라인(PX2)을 통해 직접 접촉할 수 있다.
일부 실시예들에서, 상기 제1 연장 라인(PX1)의 상면의 레벨은 상기 상부 보호층(13)의 상면의 레벨과 실질적으로 동일하고, 상기 제2 연장 라인(PX2)의 하면의 레벨은 상기 하부 보호층(15)의 하면의 레벨과 실질적으로 동일할 수 있다. 즉, 상기 제1 연장 라인(PX1)의 상면 및 상기 제2 연장 라인(PX2)의 하면은 외부로 노출될 수 있다.
포트 검사 장치(ID3)로 검사한 경우, 상기 포트(180)에 배치되는 더미 단자(DIO)의 상부 탭과 하부 탭의 사이에 전기가 통하지 않는 인쇄회로기판(30D)은 동박 적층판들(CCL1, CCL2, CCL3)의 오적층 불량으로 판정될 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따르면 인쇄회로기판(30)의 제작 과정에서 발생할 수 있는 동박 적층판들(CCL1, CCL2, CCL3)의 오적층 불량을, 포트 검사 장치(ID3)를 이용한 비파괴 검사로 포착할 수 있으므로, 높은 제품 신뢰성 및 높은 생산 효율성을 제공하는 효과가 있다.
도 7은 본 발명의 기술적 사상의 실시예에 따른 스토리지 장치를 포함하는 전자 장치를 나타내는 개략적인 평면도이다.
도 7을 참조하면, 전자 장치(2000)는 하우징(2100) 내부에 배치되는 메인 보드(2200)를 포함할 수 있고, 상기 메인 보드(2200)에는 스토리지 장치(2400) 및 상기 스토리지 장치(2400)를 둘러싸는 주변 영역으로 전자 소자, 예를 들면, 캐패시터, 인덕턴스(inductance), 저항(resister)과 같은 수동 소자(2300)를 포함할 수 있다.
전자 장치(2000)는 스토리지 장치(2400)로 원활한 신호 전달을 위하여, 수동 소자(2300)를 필요로 할 수 있다. 상기 저항은 신호파에 대한 노이즈를 감소시키는 역할을 하며, 상기 캐패시터는 디커플링(decoupling) 캐패시터로서 작동한다.
스토리지 장치(2400)는 앞서 도 4a 내지 도 6c에서 설명한 본 발명의 인쇄회로기판(10, 20, 30) 중 어느 하나를 이용하여 구현될 수 있고, 전자 장치(2000)가 요구하는 메모리 용량을 가지도록 재구성될 수 있다.
전자 장치(2000)에 제공되는 컴퓨터 버스 인터페이스는 후술하는 도 8에서와 유사하다. 원하는 전자 장치(2000)의 지원 단계나 장비의 유형에 따라 어떤 인터페이스를 지원할 것인지에 대한 선택은 해당 전자 장치(2000)와 장비에 따른다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 스토리지 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 8을 참조하면, 컴퓨팅 시스템(3000)은 스토리지 장치(3100), 프로세서(3200), RAM(3300), 입/출력 장치(3400), 및 전원 공급 장치(3500)를 포함할 수 있다.
도시되지 않았지만, 컴퓨팅 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 장치들과 통신할 수 있는 포트를 더 포함할 수 있다. 컴퓨팅 시스템(3000)은 퍼스널 컴퓨터 및 서버 장치와 같은 고정식 전자 장치로 구현되거나, 휴대 전화, 디지털 카메라, 휴대용 단말기, 노트북 컴퓨터 등과 같은 이동식 전자 장치로 구현될 수 있다.
프로세서(3200)는 특정 계산 또는 태스크(task)를 수행할 수 있다. 일부 실시예들에서, 프로세서(3200)는 마이크로프로세서(microprocessor), 중앙 처리 장치(Central Processing Unit, CPU)일 수 있다. 프로세서(3200)는 어드레스 버스(address bus), 제어 버스(control bus), 및 데이터 버스(data bus) 등과 같은 버스(3600)를 통하여 RAM(3300), 입/출력 장치(3400), 및 스토리지 장치(3100)와 통신을 수행할 수 있다. 프로세서(3200)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
스토리지 장치(3100)는 앞서 도 4a 내지 도 6c에서 설명한 본 발명의 인쇄회로기판(10, 20, 30) 중 어느 하나를 이용하여 구현될 수 있고, 컴퓨팅 시스템(3000)이 요구하는 메모리 용량을 가지도록 재구성될 수 있다.
RAM(3300)은 컴퓨팅 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(3300)은 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM, 및/또는 MRAM으로 구현될 수 있다.
입/출력 장치(3400)는 키보드, 키패드, 마우스, 터치패드 등과 같은 입력 수단 및 프린터, 디스플레이, 터치스크린 등과 같은 출력 수단을 포함할 수 있다.
전원 공급 장치(3500)는 컴퓨팅 시스템(3000)의 동작에 필요한 동작 전원을 공급할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30: 인쇄회로기판
11: 바디층
13: 상부 보호층 15: 하부 보호층
CCL1, CCL2, CCL3: 동박 적층판
IL1, IL2, IL3: 오적층 식별부
DC1, DC2, DC3: 데이지 체인
TV1, TV2, TV3: 관통 비아홀
PV, PV1, PV2: 프로브 비아
100: 스토리지 장치 1000: 지지 기판
2000: 전자 장치 3000: 컴퓨팅 시스템
13: 상부 보호층 15: 하부 보호층
CCL1, CCL2, CCL3: 동박 적층판
IL1, IL2, IL3: 오적층 식별부
DC1, DC2, DC3: 데이지 체인
TV1, TV2, TV3: 관통 비아홀
PV, PV1, PV2: 프로브 비아
100: 스토리지 장치 1000: 지지 기판
2000: 전자 장치 3000: 컴퓨팅 시스템
Claims (10)
- K(여기서, K는 2 이상의 정수)개의 동박 적층판들이 최상 회로층(1층)부터 최하 회로층(K층)까지 수직 방향으로 적층되는 인쇄회로기판에 있어서,
상기 인쇄회로기판에 배치되는 비파괴 검사 영역;
상기 비파괴 검사 영역에서 상기 동박 적층판들 각각에 배치되는 오적층 식별부들;
상기 비파괴 검사 영역에서 상기 오적층 식별부들 각각을 수직 방향으로 오픈하며 서로 제1 간격으로 배치되는 관통 비아홀들; 및
상기 오적층 식별부들 각각의 동일 방향의 말단 부분에 접촉하며 수직 방향으로 연장되는 프로브 비아;를 포함하고,
N(여기서, N은 1 내지 K의 정수)층의 동박 적층판에 배치되는 상기 오적층 식별부의 수평 방향의 길이는 (N-1)층의 동박 적층판에 배치되는 상기 오적층 식별부의 수평 방향의 길이보다 더 길고,
상기 N층의 동박 적층판에 배치되는 상기 오적층 식별부에는 (N-1)개의 동박 제거 영역이 상기 제1 간격으로 배치되는,
인쇄회로기판. - 제1항에 있어서,
상기 N층의 동박 적층판에 배치되는 상기 오적층 식별부를 오픈하는 N번째 관통 비아홀은 상기 프로브 비아로부터 상기 제1 간격의 N배만큼 이격되어 배치되는 것을 특징으로 하는 인쇄회로기판. - 제1항에 있어서,
상기 관통 비아홀들 각각의 직경은 약 200㎛ 내지 약 1000㎛인 것을 특징으로 하는 인쇄회로기판. - 제1항에 있어서,
상기 오적층 식별부의 상기 동박 제거 영역에서는 광이 반사되지 않고 전기가 통하지 않으며,
상기 오적층 식별부의 상기 동박 제거 영역 이외의 영역에서는 광이 반사되고 전기가 통하는 것을 특징으로 하는 인쇄회로기판. - 제4항에 있어서,
상기 관통 비아홀들로부터 오픈되는 상기 오적층 식별부들 중 적어도 하나에서 광이 반사되지 않으면, 상기 인쇄회로기판은 오적층 불량으로 판정되는 것을 특징으로 하는 인쇄회로기판. - 제4항에 있어서,
상기 관통 비아홀들로부터 오픈되는 상기 오적층 식별부들 중 적어도 하나와 상기 프로브 비아의 사이에 전기가 통하지 않으면, 상기 인쇄회로기판은 오적층 불량으로 판정되는 것을 특징으로 하는 인쇄회로기판. - 제1항에 있어서,
상기 오적층 식별부들 각각은 수직 방향으로 서로 동일한 간격으로 이격되어 배치되는 것을 특징으로 하는 인쇄회로기판. - K(여기서, K는 2 이상의 정수)개의 동박 적층판들이 최상 회로층(1층)부터 최하 회로층(K층)까지 수직 방향으로 적층되는 인쇄회로기판에 있어서,
상기 인쇄회로기판의 더미 영역에 배치되는 비파괴 검사 영역;
상기 비파괴 검사 영역에서 상기 동박 적층판들 각각에 배치되며, 동박 적층판의 상면에서 제1 길이로 수평 방향으로 연장되는 수평 연장부 및 상기 수평 연장부의 말단에서 동박 적층판을 관통하며 수직 방향으로 연장되는 수직 연장부를 구비하는 데이지 체인들;
상기 비파괴 검사 영역에서 상기 데이지 체인들의 기준 위치를 제공하며 수직 방향으로 연장되는 기준선;
N(여기서, N은 1 내지 K의 정수)층의 동박 적층판에 배치되는 상기 데이지 체인은 상기 기준선으로부터 상기 제1 길이의 (N-1)배만큼 이격되어 배치되는,
인쇄회로기판. - 제8항에 있어서,
상기 최상 회로층(1층)의 동박 적층판에 배치되는 상기 데이지 체인은 상기 인쇄회로기판을 관통하여 수직 방향으로 연장되고 상기 비파괴 검사 영역의 일단에 배치되는 제1 프로브 비아와 접촉하고,
상기 최하 회로층(K층)의 동박 적층판에 배치되는 상기 데이지 체인은 상기 인쇄회로기판을 관통하여 수직 방향으로 연장되고 상기 비파괴 검사 영역의 타단에 배치되는 제2 프로브 비아와 접촉하는 것을 특징으로 하는 인쇄회로기판. - 제8항에 있어서,
상기 최상 회로층(1층)의 동박 적층판에 배치되는 상기 데이지 체인의 상기 수평 연장부는 상기 인쇄회로기판의 포트에 배치되는 더미 단자의 상부 탭과 제1 연장 라인을 통해 연결되고,
상기 최하 회로층(K층)의 동박 적층판에 배치되는 상기 데이지 체인의 상기 수직 연장부는 상기 인쇄회로기판의 상기 포트에 배치되는 상기 더미 단자의 하부 탭과 제2 연장 라인을 통해 연결되는 것을 특징으로 하는 인쇄회로기판.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020210091681A KR20230011087A (ko) | 2021-07-13 | 2021-07-13 | 인쇄회로기판 및 이를 포함하는 스토리지 장치 |
| US17/734,462 US20230014935A1 (en) | 2021-07-13 | 2022-05-02 | Printed circuit board and storage device including the same |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230011087A true KR20230011087A (ko) | 2023-01-20 |
Family
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Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20230014935A1 (ko) |
| KR (1) | KR20230011087A (ko) |
-
2021
- 2021-07-13 KR KR1020210091681A patent/KR20230011087A/ko unknown
-
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