KR20230003521A - 전력 복원을 사용하는 입력 임피던스 네트워크들 - Google Patents

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Abstract

입력 임피던스 네트워크들 및 연관된 방법들이 개시된다. 입력 임피던스 네트워크는 전원에 결합하도록 구성된 소스-단자-쌍, 전력 싱크에 결합하도록 구성된 복원된-전력-단자-쌍, M 개의 섹션들을 포함하는 소스-단자-쌍에 결합된 전송 라인, 및 N 개의 클램핑 회로들을 포함한다. N 개의 클램핑 회로들 각각은 M 개의 섹션들 중 하나에서 전압 또는 전류 중 적어도 하나를 클램핑하도록 구성되고, 전력 복원 회로는 복원된 에너지가 복원된-전력-단자-쌍에 인가될 수 있게 하기 위해 N 개의 클램핑 회로들에 커플링된다.

Description

전력 복원을 사용하는 입력 임피던스 네트워크들
35 U.S.C . §119 하의 우선권 주장
본 특허 출원은 2020년 4월 13일자로 출원된 "Input Impedance Network with Power Recovery" 라는 제목의 가출원 제 63/009,049 호에 대해 우선권을 주장하고, 그것은 본원의 양수인에게 양도되었고, 본원에 참조에 의해 명시적으로 통합된다.
배경
분야
본 개시된 실시양태들은 일반적으로 전력에 관한 것으로, 보다 구체적으로는 입력 임피던스 네트워크들에 관한 것이다.
배경
전력을 알려진 부하(예를 들어, 50 Ω)로 전달하기 위해 전원을 설계하는 것은 비교적 용이하다. 플라즈마 부하의 맥락에서, 플라즈마 부하 임피던스는 인가된 전력, 가스 특성들 등에 기초하여 변할 수 있다. 따라서, (예를 들어, 플라즈마를 점화하고 유지하기 위해) 플라즈마 부하에 전력을 인가하는 제너레이터들(예를 들어, RF 제너레이터들)은 변화하는 임피던스들로 전력을 전달할 필요가 있다.
또한, 플라즈마 시스템으로의 변화하는 전력으로 인해 플라즈마 임피던스가 변하기 때문에 제너레이터-플라즈마 시스템 불안정이 초래될 수 있다. 더욱이, 다른 소스들에 의한 플라즈마 부하들의 변조는 상당한 전력이 제너레이터에서 다시 반사되게 한다. 이로 인해 제너레이터들은 그 문제를 해결하기 위해 상당히 과대 설계되어야 한다.
요약
일 양태는, 전원(power source)에 결합하도록 구성된 소스-단자-쌍(source-terminal-pair), 전력 싱크(power source)에 결합하도록 구성된 복원된-전력-단자-쌍(recovered-power-terminal-pair), M개의 섹션들을 포함하는 소스-단자-쌍에 결합된 전송 라인(transmission line), 및 M개의 섹션들 중 하나에서 전압 또는 전류 중 적어도 하나를 클램핑하도록 구성된 N 개의 클램핑 회로들(clamping circuits)을 포함하는 입력 임피던스 네트워크로서 특징지어질 수도 있다. 입력 임피던스 네트워크는 또한 N 개의 클램핑 회로들에 결합된 전력 복원 회로(power recovery circuit)를 포함하고, 전력 복원 회로는 복원된-전력-단자-쌍에 전력을 인가하기 위해 클램핑 회로들로부터 복원된 에너지를 사용한다.
다른 양태는 전원 및 전원에 결합된 입력 임피던스 네트워크를 포함하는 전력 시스템으로서 특징지어질 수도 있다. 입력 임피던스 네트워크는 M 개의 섹션들을 포함하는 전송 라인 및 M 개의 섹션들 중 N 개의 섹션들에서 전압 또는 전류 중 적어도 하나를 클램핑하도록 구성된 분산 클램핑 회로(distributed-clamping circuit)를 포함한다. 전력 시스템은 또한 분산 클램핑 회로로부터 복원된 에너지를 사용하여 전력 싱크에 전력을 인가하기 위한 전력 복원 회로를 포함한다.
또 다른 양태는 전원 및 전원에 결합된 입력 임피던스 네트워크를 포함하는 전력 시스템으로서 특징지어질 수도 있다. 입력 임피던스 네트워크는 전원에 실질적으로 일정한 임피던스를 제공하기 위한 수단 및 실질적으로 일정한 임피던스를 제공하기 위한 수단으로부터 복원된 에너지를 사용하여 전력 싱크에 전력을 인가하기 위해 전원에 결합된 전력 복원 회로를 포함한다.
도면들의 간단한 설명
도 1a는 입력 임피던스 네트워크를 포함하는 전력 시스템을 도시하는 블록도이다.
도 1b는 도 1a에 도시된 부하가 매칭 네트워크 및 플라즈마 챔버 내의 플라즈마를 포함하는 전력 시스템을 도시하는 블록도이다.
도 2는 입력 임피던스 네트워크가 전력을 복원하고 인버터를 통해 제너레이터에 전력을 인가하는 시스템을 도시하는 블록도이다.
도 3은 입력 임피던스 네트워크가 전력을 복원하고 제너레이터의 DC 버스에 전력을 인가하는 시스템을 도시하는 블록도이다.
도 4는 입력 임피던스 네트워크의 예를 도시하는 다이어그램이다.
도 5는 전류 진폭 측정 회로의 예를 도시하는 개략도이다.
도 6은 전압 진폭 측정 회로의 예를 도시하는 개략도이다.
도 7은 입력 임피던스 회로의 양태들을 도시하는 개략도이다.
도 8은 서큘레이터와 관련하여 이용되는 결합된 입력 임피던스 네트워크를 포함하는 시스템을 도시하는 다이어그램이다.
도 9는 서큘레이터와 관련하여 이용되는 입력 임피던스 네트워크를 포함하는 다른 시스템을 도시하는 다이어그램이다.
도 10은 다른 입력 임피던스 네트워크를 도시하는 개략도이다.
도 11a 내지 도 11f는 입력 임피던스 네트워크의 다른 예를 도시하는 개략도이다.
도 12는 부하 저항이 집중 소자 등가 전송 라인 섹션들(lumped-element-equivalent transmission line sections)의 특성 임피던스의 실수부(real part)보다 작은 저항성 부하들을 갖는 도 11a 내지 도 11f의 회로의 동작 양태들을 도시하는 스미스 차트 및 그래프이다.
도 13은 부하 저항이 집중 소자 등가 전송 라인 섹션들의 특성 임피던스의 실수부보다 큰 저항성 부하들을 갖는 도 11a 내지 도 11f의 회로의 동작 양태들을 도시하는 스미스 차트 및 그래프이다.
도 14는 부하 리액턴스가 양인 리액티브 부하들을 갖는 도 11a 내지 도 11f의 회로의 동작 양태들을 도시하는 스미스 차트 및 그래프이다.
도 15는 부하 리액턴스가 음인 리액티브 부하들을 갖는 도 11a 내지 도 11f의 회로의 동작 양태들을 도시하는 스미스 차트 및 그래프이다.
도 16은 부하 저항이 전압 및 전류 클램핑에 대한 2개의 상이한 레벨들에 대한 집중 소자 등가 전송 라인 섹션들의 특성 임피던스의 실수부보다 작은 저항성 부하들을 갖는 도 11a 내지 도 11f의 회로의 동작 양태들을 도시하는 스미스 차트 및 그래프이다.
도 17은 부하 저항이 전압 및 전류 클램핑에 대한 2개의 상이한 레벨들에 대한 집중 소자 등가 전송 라인 섹션들의 특성 임피던스의 실수부보다 큰 저항성 부하들을 갖는 도 11a 내지 도 11f의 회로의 동작 양태들을 도시하는 스미스 차트 및 그래프이다.
도 18은 부하 리액턴스가 전압 및 전류 클램핑에 대한 2개의 상이한 레벨들에 대해 양인 리액티브 부하들을 갖는 도 11a 내지 도 11f의 회로의 동작 양태들을 도시하는 스미스 차트 및 그래프이다.
도 19는 부하 리액턴스가 전압 및 전류 클램핑에 대한 2개의 상이한 레벨들에 대해 음인 리액티브 부하들을 갖는 도 11a 내지 도 11f의 회로의 동작 양태들을 도시하는 스미스 차트 및 그래프이다.
도 20a 및 도 20b는 전력 복원 회로의 일 예를 도시하는 개략도이다.
도 21은 클램핑될 전압이 클램핑 전압보다 작을 때 도 20a 및 도 20b의 전력 복원 회로의 전력, 전압 및 전류를 도시하는 그래프를 포함한다.
도 22는 클램핑될 전압이 클램핑 전압보다 클 때 도 20a 및 도 20b의 전력 복원 회로의 전력, 전압 및 전류를 도시하는 그래프를 포함한다.
도 23a 및 도 23b는 전력 복원 회로의 다른 예를 도시하는 개략도이다.
도 24는 클램핑될 전류가 클램핑 전류보다 작을 때 도 23a 및 도 23b의 전력 회복 회로의 전력, 전압 및 전류를 도시하는 그래프들을 포함한다.
도 25는 클램핑될 전류가 클램핑 전류보다 클 때 도 23a 및 도 23b의 전력 복원 회로의 전력, 전압 및 전류를 도시하는 그래프를 포함한다.
도 26은 본 명세서에 개시된 실시양태들과 관련하여 이용될 수도 있는 컴퓨팅 컴포넌트들의 예를 도시하는 블록도이다.
상세한 설명
상기 열거된 모든 문제들은 제너레이터와 플라즈마 사이에 서큘레이터(circulator)를 배치함으로써 해결되거나 심각도가 상당히 감소될 수 있다. 그러나, 낮은 주파수(예를 들어, 60 MHz 미만)에서의 서큘레이터는 부피가 크고, 비싸며, 일반적으로 구성하기가 어렵다. 게다가, 서큘레이터가 사용될 때, 반사된 전력은 통상적으로 덤프 부하(dump load)에서 열로서 소산된다.
로렌츠 상호성 (lorentz reciprocity) 은 서큘레이터의 특성들을 갖는 회로를 구성하기 위해, 비-등방성 매체들 (예를 들어, 직류 (direct current; DC) 자기장 또는 플라즈마를 받는 페라이트) 가 필요하거나, 비선형 컴포넌트들이 필요하거나, 그리고/또는 시변 컴포넌트들이 필요하다는 것을 분명히 한다.
서큘레이터형 특성들을 갖는 등방성 매체들(isotropic media)로 전적으로 구성된 (따라서 비선형 또는 시변 성분들을 포함하는) 다양한 회로들이 제안되었지만, 이들 회로들은 상당한 입사 전력이 부하로부터 다시 반사되는 저주파수 고전력 애플리케이션들에 적합하지 않다.
본 명세서에 설명된 많은 회로 변형들 중에서, 본 개시는 소스가 부하 임피던스에 관계없이 거의 일정한 임피던스를 보고, 부하에 전달되지 않는 회로에 전달된 실질적으로 모든 전력이 복원되는 서큘레이터-유사 특성들을 갖는 회로들의 클래스를 설명한다. 본 개시에서 단어 "예시적인"은 "예, 실례 또는 예시로서 역할을 하는"을 의미하는 것으로 본 명세서에서 사용된다. "예시적"으로서 본원에 설명된 임의의 실시양태는 반드시 다른 실시양태들보다 바람직하거나 또는 유리한 것으로 해석될 필요는 없다.
본 명세서에 설명된 다양한 회로들을 더 잘 이해하기 위해, 소스로부터 부하로의 전력을 전송 라인으로 결합하는 것과 관련된 문제들을 이해하는 것이 도움이 된다. 전송 라인이 RF 전력의 소스와 부하 사이에 연결된 무손실 전송 라인 (또는 그것의 집중 소자 등가(lumped element equivalent)) 인 경우, 그리고 부하 임피던스가 전송 라인의 특성 임피던스에 매칭되는 경우, 라인을 따른 전압 및 전류의 진폭은 일정하다. 그러나 부하 임피던스가 전송 라인의 특성 임피던스와 다르면, 정재파가 전송 라인의 길이를 따라 형성되고, 전압 및 전류의 진폭은 전송 라인의 길이를 따라 변한다.
본 출원인은, (인가된 전력의 주파수에서) 사분의 일 파장 길이 (quarter wavelength long) 인 전송 라인이 섹션들로 분할되는 경우, 각각의 섹션의 인터페이스에서 피크 전압 크기를 전송 라인의 소스 측에서 생성된 전압의 진폭으로 클램핑하는 전압 클램프를 포함하는 분산 전압 클램핑 회로(distributed-voltage-clamping circuit)가, 충분한 수의 섹션들이 사용된다면, 전술된 문제들의 부분을 본질적으로 해결함을 발견하였다. 보다 구체적으로, 이러한 분산 전압 클램핑 회로는 부하 임피던스가 저항성이고 전송 라인의 특성 임피던스의 실수부보다 크면 거의 일정한 임피던스를 제너레이터에 제공한다. (손실성 전송 라인의 특성 임피던스는 복잡할 수 있지만, 저손실 전송 라인의 경우, 실수부는 일반적으로 허수부의 크기보다 상당히 더 크고, 허수부는 일반적으로 무시될 수 있다.) 이 경우에 전압 클램프들로부터 취해진 전력은 부하에 전달되지 않는 소스에 의해 공급된 전력의 일부와 실질적으로 동일하며, 따라서 그러한 의미에서, 분산 전압 클램핑 회로는 실질적으로 무손실이다. 예를 들어, 전송 라인이 부하 측에서 개방 회로(open circuited)되면, 분산 전압 클램핑 회로는 전송 라인의 특성 임피던스와 실질적으로 동일한 임피던스를 소스에 제공할 수 있다. 유사하게, 부하가 저항성이고 전송 라인의 특성 임피던스의 실수부보다 작은 경우, 반파장 긴 전송 라인은 제너레이터에 거의 일정한 임피던스를 제공한다. 예를 들어, 반 파장 길이 라인이 부하 측에서 단락(short circuited)되면, 분산 전압 클램핑 회로는 전송 라인의 특성 임피던스와 실질적으로 동일한 임피던스를 소스에 제공할 수 있다.
그러나, 예를 들어, 라인이 사분의 일 파장 길이이고, 부하가 저항성이고, 부하 저항이 전송 라인의 특성 임피던스의 실수부보다 작으면, 분배 전압 클램핑 회로는 동일한 방식으로 작용하는 것을 중단한다. 보다 구체적으로, 전압 진폭은 소스에서 가장 클 것이고, 전송 라인을 따라 다른 모든 곳에서 더 작을 것이다. 이 경우, 전술한 분산 전압 클램핑 회로는 실질적으로 아무것도 하지 않고, 소스에 의해 보여지는 임피던스는 전송 라인에 의해 변환된 부하 임피던스와 동일하다. 유사하게, 부하가 저항성이고 부하 저항이 전송 라인의 특성 임피던스의 실수부보다 크면, 반 파장 길이 전압 클램핑된 전송 라인은 소스에 실질적으로 일정한 임피던스를 제공하지 못한다. 이 경우, 전압은 전송 라인의 소스 및 부하 단들에서 가장 높고 전압 클램핑 회로는 실질적으로 아무것도 하지 않는다.
부하가 저항성이고 부하 저항이 전송 라인의 특성 임피던스의 실수부보다 작은 사분의 일 파장 길이 전송 라인의 경우를 계속하면, 전류는 전송 라인의 소스단에서 최소이고 전송 라인의 길이를 따라 그 밖의 모든 곳에서 더 높다. 이 경우, 라인의 길이에 따른 전류를 라인의 소스 측에서의 전류로 제한함으로써 라인의 길이를 따른 정재파(standing wave)가 억제될 수 있다. 예를 들어, 전송 라인은 섹션들로 분할될 수도 있고, 각 섹션의 인터페이스에서, 전류 클램프를 포함하는 분산 전류 클램핑 회로가 사용될 수도 있다. 각각의 전류 클램프는 피크 전류 크기를 전송 라인의 소스 측에서의 전류의 진폭으로 클램핑할 수도 있다. 유익하게는, 많은 구현들에서, 전송 라인의 소스 단에서 아무 것도 행해질 필요가 없다.
분산-전압-클램프 및 분산-전류-클램프 기법들 (일반적으로 분산-클램핑 회로들로 지칭됨) 양자 모두가 조합되면, 소스가 보는 임피던스는 부하 임피던스에 관계없이 라인의 특성 임피던스로부터의 매우 작은 편위들(excursions)로 제한될 수도 있다. 그리고 또한, 본 명세서에 개시된 몇몇 클램핑 회로들은 부하에 전달되지 않는 소스에 의해 전달된 임의의 전력이 클램핑 회로들로부터 복원되어 실질적으로 무손실 회로를 초래하게 한다.
RF 전력의 소스 (예를 들어, RF 제너레이터의 전력 증폭기 (PA)) 에 거의 일정한 임피던스를 제공하는 것에 추가하여, (소스가 일정한 전력을 전달할 때) 부하 반사 계수 크기의 함수로서 부하에 전달되는 전력의 부분은 (1-x)에 매우 가깝고, 여기서 x 는 부하 반사 계수 크기이다. 대략 0.5의 x의 값들에 대해, 이것은 반도체 애플리케이션들에 사용되는 산업 제너레이터들에 요구되는 표준 전력 프로파일과 매칭한다. x의 낮은 값들에 대해, 부하로의 전력은 x가 약 0.2일 때까지 대략 일정하게 유지되는 대신 즉시 감소한다. 이것은 회로의 소스 측에서의 값들을 약간 초과하는 전압 및 전류를 클램핑함으로써 구제될 수 있지만, 이것은 소스에 의해 보여지는 임피던스의 더 많은 변화를 허용한다.
본원에 설명된 많은, 그러나 전부는 아닌 회로 변형들의 일 양태는: 전력 (예를 들어, RF 전력) 의 소스에 실질적으로 일정한 임피던스 및 부하에 전달되지 않는 소스에 의해 전달된 전력의 실질적인 부분에 대한 전력 복원(power recovery) 양자 모두를 제공하는 능력이다. 회로들이 무손실 컴포넌트들(예를 들어, 제로 전압 강하를 갖는 다이오드들, 무손실 스위치들, 및 무손실 수동 컴포넌트들)로 구성되고, 무한 수의 전송 라인 섹션들이 사용되는 이상적인 경우에, 회로들은 실제로 무손실이고, 소스에 실질적으로 일정한 임피던스를 제공한다. 실제 세계에서, 부하에 전달되지 않는 소스에 의해 전달된 전력의 전부는 아니지만 상당한 부분이 복원되고, 부하 임피던스가 변경되는 경우에 소스에 의해 보여지는 임피던스는 다소 변한다. 이하에서, 여기에 설명된 유형의 회로는 저 손실 입력 임피던스 네트워크(Low Loss Input Impedance Network; LLIIN)로 지칭된다.
먼저 도 1a 및 도 1b를 참조하면, LLIIN(100)의 여러 구현들이 이용될 수도 있는 전력 시스템들을 포함하는 예시적인 환경들이 도시되어 있다. 도시된 바와 같이, LLIIN(100)은 소스(104)에 결합하도록 구성되는 소스-단자-쌍(102), 전력 싱크(도 1a 및 도 1b에 도시되지 않음)에 결합하도록 구성되는 복원된-전력-단자-쌍(106), 및 선택적인 부하(110)에 결합할 수도 있는 선택적인 부하-단자-쌍(108)을 포함한다. LLIIN(100)은 소스(104), 선택적 부하(110), 및 전력 싱크와는 구분되는 별개의 장치로서 제조되고 판매될 수도 있다는 것을 인식해야 한다. 또한, LLIIN(100)은 본 명세서에서 추가로 논의되는 바와 같이 단일 디바이스를 형성하기 위해 소스 및 전력 싱크와 선택적으로 통합될 수도 있다. 도 1b에 도시된 바와 같이, 선택적인 부하 (110) 는 플라즈마 (116) 를 포함하도록 구성된 플라즈마 챔버 (114)에 결합된 매칭 네트워크 (112) 를 포함할 수도 있다.
LLIIN(100)의 많은 변형들은 소스(104)에 거의 일정한 부하 임피던스를 제공하는 한편, 에너지가 (예를 들어, 덤프 저항기를 통해) 열로서 소산되는 것과 반대로 (예를 들어, 일을 하도록) 복원될 수도 있도록 복원된-전력-단자-쌍(106)에 전력을 인가하도록 동작한다. LLIIN(100)의 일부 변형들은, 고전압 및/또는 고전류 조건들과 같은 전력 조건들을 손상시키는 것으로부터 소스를 보호하면서 소스(104)에 의해 보여지는 임피던스가 변화하도록 허용하고, 이들 변형들에서, 전력은 또한 복원되고 복원된 전력-단자-쌍(106)에 인가될 수도 있다.
LLIIN(100)은 M 개의 섹션들로 분할된 전송 라인을 포함할 수도 있으며, 각 섹션의 인터페이스에서 전압 및/또는 전류를 분배 전압 클램핑 회로 및/또는 분배 전류 클램핑 회로가 클램핑할 수도 있다. 많은 구현들에서, 전송 라인의 총 길이는 전송 라인에 인가되는 전력의 사분의 일 파장 또는 반 파장이다. 소스(104)가 주파수들의 범위 (그리고 따라서 파장들의 범위) 를 제공할 수도 있는 경우, 전송 라인의 총 길이는 소스(104)에 의해 인가되는 전력의 최저 주파수의 적어도 1/4 파장일 수도 있다. 전송 라인의 분할들의 섹션들은 동일한 길이일 수도 있지만, 이는 요구되지 않고, 일부 구현들에서, 각각의 섹션의 길이는 동일하지 않다.
분산형 전압 클램핑 회로가 이용되는 경우, 많은 구현들에서, 각각의 섹션에서의 전압은 소스에 의해 인가되는 전압으로 클램핑될 수도 있다. 그러나, 각각의 섹션에서의 전압은 고정된 전압으로 클램핑될 수도 있다는 것이 또한 고려된다. 분산 전류 클램핑 회로가 이용되는 경우, 많은 구현들에서, 각각의 섹션에서의 전류는 소스에 의해 제공되는 전류 레벨로 클램핑될 수도 있다. 그러나, 각각의 섹션에서의 전류는 고정된 전류로 클램핑될 수도 있다는 것이 또한 고려된다.
소스(104)는 일반적으로, 예를 들어, 더 큰 시스템의 일부인 서큘레이터의 격리 포트(isolation port) 또는 제너레이터에 의해 실현될 수도 있는 전기적 전원이다. 제너레이터에 의해 실현될 때, 제너레이터는 주파수들의 범위를 적용할 수 있다. 많은 구현들에서, 제너레이터는 100 kHz보다 큰 주파수들을 갖는 전력을 인가할 수도 있고, 또 다른 구현들에서, LLIIN은 100 MHz 미만의 주파수들에서 특히 유용하며, 여기서 서큘레이터들은 구현하기 어렵다. 그러나, 훨씬 더 낮은 주파수들(예컨대, 5 kHz) 또는 훨씬 더 높은 주파수들(예컨대, 5 GHz)에서 동작하는 제너레이터들이 이용될 수도 있다는 것이 또한 고려된다.
일부 애플리케이션들에서, LLIIN(100)은 부하에 전혀 결합되지 않는다 (예를 들어, 부하-단자-쌍이 LLIIN 내부의 부하-단자-쌍을 단락시킴으로써 제거된다). 도 2, 도 3 및 도 4를 참조하여 설명된 바와 같은 다른 애플리케이션들에서, LLIIN은 고정된 또는 동적 비선형 부하, 예를 들어, (도 1b에 도시된 바와 같은) 플라즈마 부하에 결합될 수도 있다.
도 2를 참조하면, 소스가 제너레이터(204)인 부하(210)에 소스로부터의 전력을 결합하도록 배치된 LLIIN(200)(LLIIN(100)을 실현하기 위해 사용될 수도 있음)이 도시되어 있다. 유리하게는, LLIIN(200)은 또한 실질적으로 무손실 방식으로 제너레이터(204)로부터 부하(210)로의 전력의 인가를 가능하게 한다. 보다 구체적으로, 부하(210)에 효과적으로 인가되지 않는 제너레이터(204)로부터의 전력은 LLIIN(200)에 의해 복원된다. 도 2에 도시된 구현에서, 부하(210)에 인가되지 않은 전력은 인버터(220)에 인가되는 직류(DC) 전력으로서 복원되고, 이는 다시 DC 전력을 제너레이터(204)의 AC 입력에 결합되는 AC 메인들에 인가되는 AC 전력으로 변환한다. 도 2에서, 인버터(220)는 별개의 컴포넌트로서 도시되지만, 인버터(220)는 (예를 들어, LLIIN(200)과 동일한 하우징 및/또는 동일한 회로 기판 내에) LLIIN(200)의 일부로서 포함될 수도 있다.
도 3에 도시된 바와 같이, (LIIN(100)을 실현하기 위해 사용될 수도 있는) LLIIN(300)은 (제너레이터(304) 내의) DC 공급부(328)로부터의 DC 전력을 전력 증폭기(330) (예를 들어, 제너레이터(304) 내의 RF 전력 증폭기(330)) 에 결합하는 DC 버스(326)에 DC 전력을 인가하도록 구성될 수도 있다. 동작시, LLIIN(300)은 복원된 전력을 DC 버스(326)를 가로질러 인가되는 레벨로 변환한다. 도 3에 도시된 LLIIN(300)은, 도 2의 LLIIN(200)에 의해 출력되는 복원된 DC 전력이 DC 버스(326)를 가로질러 인가되는 전압 레벨과 일치하는 DC 전압 레벨을 인가할 필요가 없다는 것을 제외하고는, 도 2의 LLIIN(200)과 동일할 수도 있다. 도 2 및 도 3에 도시된 구현들에서, LLIIN들(200, 300)은 (제너레이터로서 구현되는) 소스를 부하에 결합하는 전송 라인을 포함한다.
도 4를 참조하면, 도 2 및 도 3에 도시된 LLIIN들(200, 300)을 실현하기 위해 구현될 수도 있는 예시적인 LLIIN이 도시된다. 도시된 바와 같이, LLIIN(400)은 소스에 결합하도록 구성된 소스-단자-쌍(402) 및 부하에 결합하도록 구성된 부하-단자-쌍(408)을 포함하는 전송 라인을 포함한다. 부하-단자 쌍이 일부 애플리케이션들에서 단락 회로 또는 개방 회로로 유지될 수도 있다는 것이 또한 고려된다.
도시된 바와 같이, 전송 라인은 M 섹션들로 섹션화되고, 여기서 M 은 2 이상과 동일하고, M 섹션들 각각은 전압 클램핑 회로(432)에 의해 클램핑된 전압 및 전류 클램핑 회로 (434)에 의해 클램핑된 전류이다. 전송 라인은 특성 임피던스(Z01 내지 Z0M) 및 전기적 지연(td1 내지 tdM)을 특징으로 한다. 전기적 길이는 사분의 일 파장의 전기적 길이가 RF 전력의 주기 (1/f) 의 1/4 와 동일한 지연에 대응하도록 주파수 f 에서 RF 전력에 대한 전기적 지연에 관련된다. 집합적으로 M 개의 전압 클램핑 회로들(432) (분산 전압 클램핑 회로를 형성함) 및 M 개의 전류 클램핑 회로들(434) (분산-전류-클램핑 회로를 형성함) 이 존재한다. 일부 애플리케이션들에서, 전류 클램핑 회로들보다 더 많은 전압 클램핑 회로들 또는 전압 클램핑 회로들(432)보다 더 많은 전류 클램핑 회로들(434)이 있을 수도 있다. 전류 진폭 측정 회로(440)는 제너레이터 측(소스-단자-쌍 측) 상의 전송 라인의 컨덕터들 중 하나를 따라 위치되고, 전압 진폭 측정 회로(442)는 소스-단자-쌍(402)을 가로질러 위치된다. 대안적으로, 전류 진폭 측정 회로(440) 및 전압 진폭 측정 회로(442)를 사용하기 보다는, 전압 및 전류의 진폭은 분배 클램핑 회로의 제어를 가능하게 하기 위해 커플러(coupler)(예를 들어, 지향성 커플러) 또는 VI 센서 기반 측정 시스템을 통해 획득될 수도 있다. 일부 애플리케이션들에서, 전류 클램핑 회로들(434)은 각각의 섹션에서의 피크 전류 크기를 전류 진폭 측정 회로(440)에 의해 측정된 바와 같은 전송 라인의 제너레이터 측에서의 전류의 진폭과 동일하거나 또는 그에 비례하는 일부 값과 동일한 전류 레벨로 클램핑한다. 일부 애플리케이션들에서, 전압 클램핑 회로들(432)은 각각의 섹션에서 피크 전압 크기를 전압 진폭 측정 회로에 의해 측정된 바와 같은 전송 라인의 제너레이터 측에서의 전압의 진폭과 동일하거나 또는 그에 비례하는 일부 값과 동일한 전압 레벨로 클램핑한다. 전송 라인은, 예를 들어, 동축 전송 라인 또는 등가 집중 회로들(equivalent lumped circuits)의 섹션들일 수도 있다.
M개의 섹션들의 각각은 각 섹션의 임피던스 및 지연이 동일하도록 동일한 길이일 수도 있다. 그러나, 각각의 섹션의 임피던스 및 지연은 동일할 필요가 없는 것으로 고려된다. 많은 구현들에서, M 개의 섹션들의 총 지연은 제너레이터의 최저 주파수의 주기의 1/4 이상이다.
섹션들의 각각의 길이는 제너레이터에 의해 인가되는 전력의 주파수에 적합하도록 적응될 수 있다. 예시적인 구현에서, 각 섹션이 인가된 전력의 주기의 1/32 (인가된 전력의 주기의 1/4의 총 지연 동안) 또는 인가된 전력의 주기의 1/16 (인가된 전력의 주기의 1/2의 총 지연 동안) 과 동일한 전기적 지연을 갖는 8개(M=8) 섹션들이 LLIIN(400)의 수용가능한 성능을 초래하는 것으로 밝혀졌다. 요망되는 임피던스는 50 옴일 수도 있지만, 다른 임피던스 값들이 각각의 섹션에 대해 요망될 수도 있다는 것이 고려된다.
동작시, 전류 진폭 측정 회로(440)는 전송 라인의 소스 측에서 전류의 레벨을 나타내는 출력을 제공하고, 전압 진폭 측정 회로(442)는 전송 라인의 소스 측에서 소스-단자-쌍에 걸친 전압의 레벨을 나타내는 출력을 제공한다. 측정된 전류 및 전압에 응답하여, 전류 클램핑 회로들(434) 각각은 M개의 섹션들 사이의 인터페이스들에서의 전류 레벨을 전송 라인의 소스 측에서의 전류 레벨로 클램핑하도록 제어될 수도 있고, 전압 클램핑 회로들(432) 각각은 M 개의 섹션들 각각에 걸친 전압 레벨을 전송 라인의 소스 측에서 소스-단자-쌍(402)에 걸친 전압 레벨로 클램핑하도록 제어될 수도 있다.
이러한 방식으로 동작될 때, LLIIN(400)은 부하 임피던스에 관계없이 제너레이터가 전송 라인의 특성 임피던스로부터 매우 작은 편위들로 보는 임피던스를 제한하고, 또한 부하에 전달되지 않는 제너레이터에 의해 전달되는 전력은 전력 복원 회로(444)로 전압 클램핑 회로들(432) 및/또는 전류 클램핑 회로들(434)로부터 복원될 수 있다. 전력 복원 회로(444)는 M 개의 클램핑 회로들에 결합되고, 전력 복원 회로(444)는 전력을 복원된-전력-단자-쌍(406)에 인가하기 위해 클램핑 회로들로부터 복원된 에너지를 사용하도록 구성된다.
도 5를 참조하면, 도 4에 도시된 전류 진폭 측정 회로(440)를 실현하는데 사용될 수도 있는 예시적인 전류 진폭 측정 회로(540)가 도시되어 있다. 도시된 바와 같이, 전류 진폭 측정 회로는 풀 다이오드 브릿지의 노드들 사이에 저항성 및 유도성 엘리먼트들의 직렬 배열을 포함하는 감지된 전류(Isense)에 대한 전류 경로를 포함할 수도 있다. 그리고, 도 6은 도 4에 도시된 전압 진폭 측정 회로(442)를 실현하기 위해 사용될 수도 있는 예시적인 전압 진폭 측정 회로(542)이다. 도시된 바와 같이, 전위차(Vsense)는 저항성 엘리먼트와 병렬로 배열된 커패시터에 걸쳐 설정되고, 커패시터와 저항성 엘리먼트의 병렬 결합은 다이오드 브릿지의 2개의 노드들 사이에 위치된다.
도 7은 도 4에 도시된 LLIIN(400)을 구현하는데 사용될 수도 있는 LLIIN(700)의 부분을 도시한다. 특히, 도 7은 전류 클램핑 회로들(734) 및 전압 클램핑 회로들(732)에 대한 특정 구현들을 도시한다. 도시된 바와 같이, 각각의 전류 클램핑 회로(734)는, 각각의 전류 클램핑 회로(734)를 통한 전류가 제어될 수 있게 하는, 전력 복원 회로(444)를 통해 공급되는 풀 다이오드 브릿지의 노드들 사이의 전류 경로(IclampM)를 포함한다. 그리고 각각의 전압 클램핑 회로 (732) 는 전압(VclampM)이 전력 복원 회로 (444)에 의해 제어될 수 있도록 풀 다이오드 브릿지의 노드들 사이에 위치된 커패시터를 포함한다. 결과적으로, M개의 섹션들 각각의 전압이 제어될 수도 있다. 보다 구체적으로, 전송 라인의 섹션의 전압 진폭은 전압(VclampM) 더하기 2개의 다이오드 전압 강하이다. M개의 전송 라인 섹션들의 전압 및/또는 전류를 클램핑하기 위해 M 개의 클램핑 회로들이 이용될 수도 있지만, 또한 N 이 M 보다 작은 경우 N개의 클램핑 회로들이 이용될 수도 있다는 것이 고려된다. 예를 들어, 가능한 입력 임피던스 네트워크는 클램핑되고 있는 M 개의 섹션들의 전부보다 더 적은 것으로 구성될 수도 있다. 예를 들어, N 은 M 마이너스 1 과 동일할 수도 있거나 N 은 M 마이너스 2 와 동일할 수도 있지만, 이들은 단지 예들일 뿐이다.
도 8을 참조하면, 서큘레이터(804)의 덤프 포트(격리 포트)에 통상적으로 결합되는 덤프 저항기를 대체하기 위해 LLIIN(800)의 소스-단자-쌍(802)이 서큘레이터(804)에 결합되는 LLIIN(800)이 도시된다. 덤프 저항기에서 열로서 통상 소산되는 전력은 대신에 LLIIN(800)의 복원된-전력-단자-쌍(806)에서 DC 전력으로서 복원되고 인버터(220)에 공급되며, 인버터는 다시 DC 전력을 AC 메인들에 인가되는 AC 전력으로 변환한다. DC 대 AC 인버터는 또한 LLIIN(800)의 일부일 수도 있다.
도 9에 도시된 바와 같이, (LIIN(100)을 실현하기 위해 사용될 수도 있는) LLIIN(900)은 (제너레이터(304) 내의) DC 공급부(328)로부터의 DC 전력을 전력 증폭기(330)(예를 들어, 제너레이터 내의 RF 전력 증폭기(330))에 결합하는 DC 버스(326)에 DC 전력을 인가하도록 구성될 수도 있다. 동작시, LLIIN(900)은 서큘레이터(804)로부터의 복원된 전력을 DC 버스(326)를 가로질러 인가되는 레벨로 변환한다. 도 9에 도시된 LLIIN(900)은, 도 8의 LLIIN(800)에 의해 출력되는 복원된 DC 전력이 DC 버스를 가로질러 인가되는 전압 레벨과 매칭하는 DC 전압 레벨을 인가할 필요가 없다는 것을 제외하고는, 도 8의 LLIIN(800)과 동일할 수도 있다.
다음으로 도 10을 참조하면, 도 8의 LLIIN(800) 및 도 9의 LLIIN(900)을 실현하기 위해 사용될 수도 있는 예시적인 LLIIN(1000)이 도시되어 있다. LLIIN(1000)은 부하-단자-쌍(1008)의 단자들이 단락되고 전류 클램핑 회로들이 사용되지 않는 것을 제외하고 LLIIN(400)과 유사하다. 부하-단자-쌍(1008)의 단자들을 단락시키는 것은 부하 단자들에 대한 전송 라인의 특성 임피던스의 실수부보다 작은 저항(0 Ω)을 제공하며; 따라서, 전송 라인의 소스 측에서 생성된 피크 전압으로 각 섹션의 전압을 클램핑하는 분산-전압-클램핑 회로는 총 전기적 지연이 인가된 전력의 주기의 절반과 동일하면 전류 클램핑 회로들의 사용 없이 서큘레이터(804)에 실질적으로 일정한 임피던스를 제공한다. 대안적으로, 부하-단자 쌍은 개방 회로될 수도 있고, 사용된 인가된 전력의 주기의 1/4과 동일한 총 전기적 지연이 있을 수도 있다. 결과적으로, 도 10의 LLIIN(1000)은 도 4를 참조하여 설명된 LLIIN(400)보다 구현하기가 더 간단하다.
다음으로 도 11a 내지 도 11f 를 참조하면, 시뮬레이션을 사용하여 LLIIN의 성능을 검증하는데 사용되는 회로의 개략도가 도시된다. 도 11a 내지 도 11f 는 명확성을 위해 다수의 페이지들에 걸쳐 도시되는 단일 회로를 도시한다. 도 11a 내지 도 11f에서, 동일한 라벨을 갖는 노드들은 동일한 노드이다. 예를 들어, 도 11a에서 "n1a" 및 "n1"로 라벨링된 노드들은 도 11c의 "n1a" 및 "n1"과 동일한 노드들이다. 도 11a 내지 도 11f 를 참조하면서, 동시에 도 12를 참조하며, 이는 부하 저항이 집중 소자 등가 전송 라인 섹션들의 특성 임피던스의 실수부보다 작은 저항성 부하들을 갖는 도 11a 내지 도 11f 회로에 대한 시뮬레이션 결과들을 도시한다. 아래의 테이블 1은 도 11a 내지 도 11f 에 도시된 회로의 동작 설정들에 대한 추가적인 상세들을 제공한다. 도 12의 결과는 부하(도 11a의 R2)를 상이한 임피던스들로 대체하고, 소스(도 11a의 V1)에 의해 보여지는 임피던스 뿐만 아니라 소스에 의해 전달되는 전력, 부하에 전달되는 전력 및 전압 및 전류 클램프들에 의해 복원되는 전력(도 11e의 B1 내지 B8 및 도 11b의 BI2 내지 BI9로 리턴된 전력)을 계산함으로써 얻어진다. 도 12의 좌측에 있는 스미스 차트(Smith chart)는, 부하 임피던스가 스미스 차트의 음의 실수 축을 따라 변화하더라도, 소스에 의해 보여지는 임피던스는 매우 적게 변화함을 나타낸다. 도 12의 우측 차트는 소스에 의해 전달되고 부하로 전달되지 않는 전력이 DC 전력으로 복원됨을 보여준다. 도 12의 결과들은 소스에서 각각 전압 및 전류의 진폭에 클램핑된 피크 전압 크기 및 피크 전류 크기로 얻어지며, 즉 전류 및 전압(아래의 테이블에서 파라미터 Iscl 및 Vscl)은 둘 다 1.0으로 설정된다. 소스들(B1 내지 B8 및 BI2 내지 BI9)은 각각 도 20a 내지 도 20b 및 도 23a 및 도 23b 에 도시된 것들과 같은 회로들에 의해 전압 및 전류 클램프들에 제공되는 정전압 및 정전류를 나타낸다.
구성(해당하는 경우) 설정/로직
Source (V1) .param freq=13.56meg Iscl=1.2 Vscl=1.2
.model D D(Ron=1m Roff=1Meg Vfwd=1m)
.meas Aavg1 avg V(n1)
.meas Bavg1 avg -I(V1)
.meas Are1 avg (V(n1)-Aavg1)*cos(360*time*v(n_freq))
.meas Aim1 avg -(V(n1)-Aavg1)*sin(360*time*v(n_freq))
.meas Bre1 avg ( -I(v1)-Bavg1)*cos(360*time*v(n_freq))
.meas Bim1 avg -( -I(v1)- avg1)*sin(360*time*v(n_freq))
.meas Rdrv1 param (Are1*Bre1+Aim1*Bim1)/(Bre1**2+Bim1**2)
.meas Xdrv1 param (Aim1*Bre1-Are1*Bim1)/(Bre1**2+Bim1**2)
.meas Pin avg -i(v1)*v(n1)
.meas Pout avg i(R2)*v(n9)
.meas Pdcv avg -i(B1)*v(n_pc1,n_nc1) -i(B2)*v(n_pc2,n_nc2) -i(B3)*v(n_pc3,n_nc3) -i(B4)*v(n_pc4,n_nc4) + -i(B5)*v(n_pc5,n_nc5) - (B6)*v(n_pc6,n_nc6) -i(B7)*v(n_pc7,n_nc7) -i(B8)*v(n_pc8,n_nc8)
.meas Pdcv2 param 1.0*Pdcv
.meas Pdci avg i(BI2)*v(n2p,n2n) + i(BI3)*v(n3p,n3n) + i(BI4)*v(n4p,n4n) + i(BI5)*v(n5p,n5n) + + i(BI6)*v(n6p,n6n) + i(BI7)*v(n7p,n7n) + i(BI8)*v(n8p,n8n) + i(BI9)*v(n9p,n9n)
.meas Pdci2 param 1.0*Pdci
.meas Pdc param Pdcv + Pdci
.param t0 = 1u
.param t1 = t0+20/freq
.tran 0 {t1} {t0} 1n
BI2-BI9 I={Iscl}*i(Rsense)
B1 V={Vscl}*v(n_p,n_n)
B2 V={Vscl}*v(n_p,n_n)
B3 V={Vscl}*v(n_p,n_n)
B4 V={Vscl}*v(n_p,n_n)
B5 V={Vscl}*v(n_p,n_n)
B6 V={Vscl}*v(n_p,n_n)
B7 V={Vscl}*v(n_p,n_n)
B8 V={Vscl}*v(n_p,n_n)
테이블 1
다음으로, 도 13을 참조하면, 부하 저항이 집중 소자 등가 전송 라인 섹션들의 특성 임피던스의 실수부보다 큰 저항성 부하들을 갖는 도 11a 내지 도 11f 의 회로에 대한 시뮬레이션 결과들이 도시된다. 도 13의 결과들은 부하(도 11a의 R2)를 상이한 임피던스들로 대체하고, 소스(도 11a의 V1)에 의해 보여지는 임피던스 뿐만 아니라 소스에 의해 전달되는 전력, 부하에 전달되는 전력 및 전압 및 전류 클램프들에 의해 복원되는 전력(B1 내지 B8 및 BI2 내지 BI9로 리턴되는 전력)을 계산함으로써 얻어진다. 도 13의 좌측에 있는 스미스 차트는, 부하 임피던스가 스미스 차트의 양의 실수 축을 따라 변화하더라도, 소스에 의해 보여지는 임피던스는 매우 적게 변화함을 나타낸다. 도 13의 우측 차트는 소스에 의해 전달되고 부하로 전달되지 않는 전력이 DC 전력으로 복원됨을 보여준다. 도 13의 결과는 소스에서 각각 전압 및 전류의 진폭에 클램핑된 피크 전압 크기 및 피크 전류 크기로 얻어지며, 즉 파라미터 Iscl 및 Vscl 은 양자 모두 1.0 으로 설정된다.
다음으로 도 14를 참조하면, 부하 리액턴스가 양인 리액티브 부하들을 갖는 도 11의 회로에 대한 시뮬레이션 결과들이 도시되어 있다. 도 14의 결과들은 부하(도 11a의 R2)를 상이한 임피던스들로 대체하고, 소스(도 11a의 V1)에 의해 보여지는 임피던스 뿐만 아니라 소스에 의해 전달되는 전력, 부하에 전달되는 전력 및 전압 및 전류 클램프들에 의해 복원되는 전력(B1 내지 B8 및 BI2 내지 BI9로 리턴되는 전력)을 계산함으로써 얻어진다. 도 14의 좌측에 있는 스미스 차트는, 부하 임피던스가 스미스 차트의 양의 허수 축을 따라 변화하더라도, 소스에 의해 보여지는 임피던스는 매우 적게 변화함을 나타낸다. 도 14의 우측 차트는 소스에 의해 전달되고 부하로 전달되지 않는 전력이 DC 전력으로 복원됨을 보여준다. 도 14의 결과들은 소스에서 각각 전압 및 전류의 진폭에 클램핑된 피크 전압 크기 및 피크 전류 크기로 얻어지며, 즉 파라미터 Iscl 및 Vscl 은 양자 모두 1.0 으로 설정된다.
다음으로, 도 15를 참조하면, 부하 리액턴스가 음인 리액티브 부하들을 갖는 도 11의 회로에 대한 시뮬레이션 결과들이 도시되어 있다. 도 15의 결과들은 부하(도 11의 R2)를 상이한 임피던스들로 대체하고, 소스(도 11의 V1)에 의해 보여지는 임피던스 뿐만 아니라 소스에 의해 전달되는 전력, 부하에 전달되는 전력 및 전압 및 전류 클램프들에 의해 복원되는 전력(도 11의 B1 내지 B8 및 BI2 내지 BI9로 리턴되는 전력)을 계산함으로써 얻어진다. 도 15의 좌측에 있는 스미스 차트는, 부하 임피던스가 스미스 차트의 음의 허수 축을 따라 변화하더라도, 소스에 의해 보여지는 임피던스는 매우 적게 변화함을 나타낸다. 도 15의 우측 차트는 소스에 의해 전달되고 부하로 전달되지 않는 전력이 DC 전력으로 복원됨을 보여준다. 도 15의 결과들은 소스에서 각각 전압 및 전류의 진폭에 클램핑된 피크 전압 크기 및 피크 전류 크기로 얻어지며, 즉 도 11의 개략도에 도시된 파라미터 Iscl 및 Vscl은 둘 다 1.0과 동일하게 설정된다.
다음으로, 도 16은 부하 저항이 전압 및 전류 클램핑에 대한 2개의 상이한 레벨들에 대한 집중 소자 등가 전송 라인 섹션들의 특성 임피던스의 실수부보다 작은 저항성 부하들을 갖는 도 11의 회로에 대한 시뮬레이션 결과들이다. 도 16의 상부 행의 2개의 그래프는 몇 개 더 많은 데이터 포인트들을 갖는 도 12에 도시된 결과들의 반복이다. 도 16의 하부 행의 2개의 그래프는 회로의 소스 측에서 각각 전압 및 전류의 진폭의 1.2배에서 피크 전압 및 전류 크기를 클램핑하는 효과를 도시한다 (즉, 도 11의 개략도에 도시된 파라미터들 Iscl 및 Vscl은 둘 다 1.2와 동일하게 설정됨). 이것은, 도 16의 2개의 우측 그래프들의 비교가 도시하는 바와 같이, 부하 반사 계수 크기의 작은 값들에 대해 더 큰 비율의 소스 전력이 부하로 가게 하는 특정 애플리케이션들에서 바람직하다. 도 16의 좌측 2개의 그래프들은 이것이 소스에 제시된 임피던스에서의 더 많은 변동을 희생하여 수행된다는 것을 보여준다.
다음으로, 도 17을 참조하면, 부하 저항이 전압 및 전류 클램핑을 위한 2개의 상이한 레벨들에 대한 집중 소자 등가 전송 라인 섹션들의 특성 임피던스의 실수부보다 큰 저항성 부하들을 갖는 도 11 의 회로에 대한 시뮬레이션 결과들이 도시되어 있다. 도 17의 상부 행의 2개의 그래프는 몇 개 더 많은 데이터 포인트들을 갖는 도 13에 도시된 결과들의 반복이다. 도 17의 하부 행의 2개의 그래프는 회로의 소스 측에서 각각 전압 및 전류의 진폭의 1.2배에서 피크 전압 및 전류 크기를 클램핑하는 효과를 도시한다 (즉, 도 11의 개략도에 도시된 파라미터들 Iscl 및 Vscl은 둘 다 1.2와 동일하게 설정됨). 이것은, 도 17의 2개의 우측 그래프들의 비교가 도시하는 바와 같이, 부하 반사 계수 크기의 작은 값들에 대해 더 큰 비율의 소스 전력이 부하로 가게 하는 특정 애플리케이션들에서 바람직하다. 도 17의 좌측 2개의 그래프들은 이것이 소스에 제시된 임피던스에서의 더 많은 변동을 희생하여 수행된다는 것을 보여준다.
다음으로 도 18을 참조하면, 부하 리액턴스가 전압 및 전류 클램핑을 위한 2개의 상이한 레벨들에 대해 양인 리액티브 부하들을 갖는 도 11의 회로에 대한 시뮬레이션 결과들이 도시되어 있다. 도 18의 상부 행의 2개의 그래프는 몇 개 더 많은 데이터 포인트들을 갖는 도 14에 도시된 결과들의 반복이다. 도 18의 하부 행의 2개의 그래프는 회로의 소스 측에서 각각 전압 및 전류의 진폭의 1.2배에서 피크 전압 및 전류 크기를 클램핑하는 효과를 도시한다 (즉, 도 11의 개략도에 도시된 파라미터들 Iscl 및 Vscl은 둘 다 1.2와 동일하게 설정됨). 이것은, 도 18의 2개의 우측 그래프들의 비교가 도시하는 바와 같이, 부하 반사 계수 크기의 작은 값들에 대해 더 큰 비율의 소스 전력이 부하로 가게 하는 특정 애플리케이션들에서 바람직하다. 도 18의 좌측 2개의 그래프들은 이것이 소스에 제시된 임피던스에서의 더 많은 변동을 희생하여 수행된다는 것을 보여준다.
다음으로, 도 19는 전압 및 전류 클램핑을 위한 2개의 상이한 레벨들에 대해 부하 리액턴스가 음인 리액티브 부하들을 갖는 도 11의 회로에 대한 시뮬레이션 결과들이다. 도 19의 상부 행의 2개의 그래프는 몇 개 더 많은 데이터 포인트들을 갖는 도 15에 도시된 결과들의 반복이다. 도 19의 하부 행의 2개의 그래프는 회로의 소스 측에서 각각 전압 및 전류의 진폭의 1.2배에서 피크 전압 및 전류 크기를 클램핑하는 효과를 도시한다 (즉, 도 11의 개략도에 도시된 파라미터들 Iscl 및 Vscl은 둘 다 1.2와 동일하게 설정됨). 이것은, 도 19의 2개의 우측 그래프들의 비교가 도시하는 바와 같이, 부하 반사 계수 크기의 작은 값들에 대해 더 큰 비율의 소스 전력이 부하로 가게 하는 특정 애플리케이션들에서 바람직하다. 도 19의 좌측 2개의 그래프들은 이것이 소스에 제시된 임피던스에서의 더 많은 변동을 희생하여 수행된다는 것을 보여준다.
다음으로, 도 20a 및 도 20b를 참조하면, 100 V(도 20a 및 도 20b의 Vdc1)에서 유지되는 DC 전력 싱크로의 전력 복원을 갖는 전압 클램프의 성능을 검증하기 위해 사용되는 회로의 개략도가 도시되어 있다. 도 20a 및 도 20b에서 동일한 라벨을 갖는 노드들은 동일한 노드들이다. 예를 들어, 도 20a의 노드 라벨 "decr_v" 및 "incr_v"는 도 20b의 노드 라벨 "decr_v" 및 "incr_v"와 동일한 노드이다. 동작시, S5, S6, S7 및 S8에 의해 형성된 상부 브릿지 및 S9, S10, S11 및 S12에 의해 형성된 하부 브릿지는 교대로 동작한다. 상부 브릿지가 동작할 때, 그것은 먼저 S5 및 S6이 온이고, 이어서 S7 및 S8이 온인 사이클을 완료한다. 상부 브릿지의 이러한 동작의 결과는 결합된 인덕터들(L3 및 L4)에 의해 형성된 변압기의 권선들에 걸친 전압을 생성하는 것이다. 이 사이클 동안, C2 양단의 전압이 정전압원(Vdc1)의 전압보다 크면, 하부 다이오드들(D17, D18, D19, 및 D20)의 정류 작용을 통해 전력이 C2로부터 Vdc1로 전달된다. C2 양단의 전압이 정전압원(Vdc1)의 전압보다 작으면, 이 사이클 동안 회로의 상부 절반과 하부 절반 사이에 전력이 전달되지 않는다. 회로의 상부 절반은 직접적으로 또는 다른 회로 엘리먼트들을 통해 L3에 연결되는 절반이다. 회로의 하부 절반은 직접적으로 또는 다른 회로 엘리먼트들을 통해 L4에 연결되는 절반이다. 하부 브릿지가 동작할 때, 그것은 먼저 S9 및 S10 이 그리고 이어서 S11 및 S12 가 온되는 사이클을 완료한다. 하부 브릿지의 이러한 동작의 결과는 결합된 인덕터들(L3 및 L4)에 의해 형성된 변압기의 권선들에 걸친 전압을 생성하는 것이다. C2 양단의 전압이 정전압원(Vdc1)의 전압보다 작으면, 상부 다이오드들(D9, D10, D11, D12)의 정류 작용을 통해 전력이 Vdc1에서 C2로 전달된다. C2 양단의 전압이 정전압원(Vdc1)의 전압보다 크면, 이 사이클 동안 회로의 상부 절반과 하부 절반 사이에 전력이 전달되지 않는다. 이 관계를 유지하기 위해, 양 사이클들은 함께 C2와 Vdc1 사이의 양방향 전력 흐름에 의해 정전압원(Vdc1)의 전압과 실질적으로 동일한 C2 에 걸친 전압을 유지한다.
도 20a 및 도 20b 에서, S1, S2, S3, 및 S4에 의해 형성된 브릿지는 요망되는 클램핑 전압 마이너스 C5에 걸친 2개의 다이오드 전압 강하를 유지한다. 브릿지는 C5 양단의 전압이 너무 낮을 때 S3 및 S4를 턴온하고 전압이 너무 높을 때 S1 및 S2를 턴온함으로써 이를 수행한다. 그리고, 노드들(rf1 및 rf2) 사이의 전압은 C5 양단의 전압 플러스 다이오드들(D1, D2, D3, 및 D4)을 통한 2개의 전압 강하들로 클램핑된다. 아래의 테이블 2는 시뮬레이션에 이용되는 설정들에 관한 추가적인 세부사항들을 제공한다.
구성(해당하는 경우) 설정/로직
.param Vlim=50
.model sw1 sw(Ron=10m Roff=1meg Vt=0 Vh=0.1)
.model D D(Ron=10m Roff=100k Vfwd=0.5)
.tran 0 1000u 0 1n
V11 SINE(0 1 5meg)
V13 SINE(0 1 2.5meg)
B11 V=if(v(cp,cn)<{Vlim-1},1,-1)
B12 V=if(v(cp,cn)>{Vlim-1},1,-1)
B13 V=if(v(sw_c)>0,v(sw_a),-1)
B14 V=if(v(sw_c)>0,-v(sw_a),-1)
B15 V=if(v(sw_c)<0,v(sw_a),-1)
B16 V=if(v(sw_c)<0,-v(sw_a),-1)
Vrf Rser=1; SINE(0 60 10meg)
테이블 2
다음으로 도 21을 참조하면, 클램핑될 전압(도 20의 Vrf)이 클램핑 전압(이 시뮬레이션에서 50V)보다 작을 때 도 20의 회로를 시뮬레이션한 결과가 도시되어 있다. 도 21의 하부 그래프는 전압 진폭이 10 V일 때 전압 클램프를 통한 피크 전류가 단지 100 μA임을 나타낸다. 하부 그래프들의 두 번째 그래프는 전압 클램프에 걸친 전압을 나타낸다. 밑에서 세 번째 그래프는 전압 클램프가 비이상적 다이오드들에서의 손실들로 인해 DC 전력 싱크로부터 4.5W를 취한다는 것을 보여준다. 최상부 그래프는 전압 클램프에 연결된 전압 소스로부터 전력을 거의 취하지 않는 것을 나타낸다.
다음으로 도 22를 참조하면, 클램핑될 전압(도 20의 Vrf)이 클램핑 전압(이 시뮬레이션에서 50V)보다 클 때 도 20의 회로를 시뮬레이션한 결과가 도시되어 있다. 도 22의 하부 그래프는 소스(도 20 의 Vrf)의 1 Ω 내부 저항에 걸쳐 10 V 전압 강하를 달성하고 전압 클램프에 걸쳐 피크 전압을 50 V로 클램핑하기 위해 전압 클램프를 통한 피크 전류가 10 A임을 보여준다. 밑에서 두 번째 그래프는 의도된 바와 같이 50V 에서 클램핑되는 전압 클램프에 걸친 전압을 보여준다. 밑에서 세 번째 그래프는 전압 클램프가 DC 전력 싱크로 117 와트를 복원하는 것을 보여준다. 상단 그래프는 전압 클램프에 연결된 전압원으로부터 122 와트가 취해지는 것을 보여준다.
다음으로, 도 23a 및 도 23b 를 참조하면, 100 V(도 23a의 Vdc1)에서 유지되는 DC 전력 싱크로의 전력 복원을 갖는 전류 클램프의 성능을 검증하는데 사용되는 회로의 개략도가 도시되어 있다. 동일한 라벨을 갖는 도 20a 및 도 20b에서의 노드들은 동일한 노드들이다. 예를 들어, 도 20a의 노드 라벨 "decr_i" 및 "incr_i" 은 도 23b의 노드 라벨 "decr_i" 및 "incr_i"와 동일한 노드들이다. 도 23a 에서, S5, S6, S7 및 S8에 의해 형성된 상부 브릿지 및 S9, S10, S11 및 S12에 의해 형성된 하부 브릿지는 교대로 동작한다. 상부 브릿지가 동작할 때, 그것은 먼저 S5 및 S6이 온이고, 이어서 S7 및 S8이 온인 사이클을 완료한다. 상부 브릿지의 이러한 동작의 결과는 결합된 인덕터들(L3 및 L4)에 의해 형성된 변압기의 권선들에 걸친 전압을 생성하는 것이다. 이 사이클 동안, C2 양단의 전압이 정전압원(Vdc1)의 전압보다 크면, 하부 다이오드들(D17, D18, D19, 및 D20)의 정류 작용을 통해 전력이 C2로부터 Vdc1로 전달된다. C2 양단의 전압이 정전압원(Vdc1)의 전압보다 작으면, 이 사이클 동안 회로의 상부 절반과 하부 절반 사이에 전력이 전달되지 않는다. 회로의 상부 절반은 직접적으로 또는 다른 회로 엘리먼트들을 통해 L3에 연결되는 절반이다. 회로의 하부 절반은 직접적으로 또는 다른 회로 엘리먼트들을 통해 L4에 연결되는 절반이다. 하부 브릿지가 동작할 때, 그것은 먼저 S9 및 S10 이 그리고 이어서 S11 및 S12 가 온되는 사이클을 완료한다. 하부 브릿지의 이러한 동작의 결과는 결합된 인덕터들(L3 및 L4)에 의해 형성된 변압기의 권선들에 걸친 전압을 생성하는 것이다. C2 양단의 전압이 정전압원(Vdc1)의 전압보다 작으면, 상부 다이오드들(D9, D10, D11, D12)의 정류 작용을 통해 전력이 Vdc1에서 C2로 전달된다. C2 양단의 전압이 정전압원(Vdc1)의 전압보다 크면, 이 사이클 동안 회로의 상부 절반과 하부 절반 사이에 전력이 전달되지 않는다. 이 관계를 유지하기 위해, 양 사이클들은 함께 C2와 Vdc1 사이의 양방향 전력 흐름에 의해 정전압원(Vdc1)의 전압과 실질적으로 동일한 C2 에 걸친 전압을 유지한다. 도 23a에서, S1, S2, S3, 및 S4에 의해 형성된 브릿지는 인덕터들(L1 및 L2)을 통해 원하는 클램핑 전류를 유지한다. 브릿지는 L1을 통한 전류가 너무 낮을 때 S1 및 S2를 턴온하고, 전류가 너무 높을 때 S3 및 S4를 턴온함으로써 이것을 수행한다. 도 23a에서, 노드들(rf1 및 rf2) 사이의 다이오드 브릿지를 통한 전류의 진폭은 L1을 통한 전류에 클램핑된다.
구성(해당하는 경우) 설정/로직
.param Ilim=5
.model sw1 sw(Ron=10m Roff=1meg Vt=0 Vh=0.1)
.model D D(Ron=10m Roff=100k Vfwd=0.5)
.tran 0 100u 0 1n
V21 SINE(0 1 5meg)
V23 SINE(0 1 2.5meg)
B21 V=if(i(l1)<{Ilim},1,-1)
B22 V=if(i(l1)>{Ilim},1,-1)
B23 V=if(v(sw_c)>0,v(sw_a),-1)
B24 V=if(v(sw_c)>0,-v(sw_a),-1)
B25 V=if(v(sw_c)<0,v(sw_a),-1)
B26 V=if(v(sw_c)<0,-v(sw_a),-1)
Vrf Rser=0.1; SINE(0 10 10meg)
테이블 3
다음으로 도 24를 참조하면, (도 23a에서 Vrf에 의해 공급되는) 클램핑될 전류가 클램핑 전류(이 시뮬레이션에서 5A)보다 작을 때 도 23a 및 도 23b의 회로를 시뮬레이션한 결과가 도시된다. 도 24의 하단 그래프는 전류 클램프를 통한 피크 전류를 도시한다. 도 24의 밑에서 두 번째 그래프는 클램프를 통한 전류가 1.8 A일 때 클램프를 통한 전압이 단지 18 mV임을 나타낸다. 도 24의 밑에서 세 번째 그래프는 전류 클램프가 비이상적 다이오드들에서의 손실들로 인해 DC 전력 싱크로부터 7.1 W를 취함을 나타낸다. 상단 그래프는 전류 클램프에 연결된 소스(도 23의 Vrf)로부터 전력이 거의 취해지지 않음을 보여준다.
다음으로 도 25를 참조하면, (도 23a에서 Vrf에 의해 공급되는) 클램핑될 전류가 클램핑 전류(이 시뮬레이션에서 5A)보다 클 때 도 23a 및 도 23b의 회로를 시뮬레이션한 결과가 도시된다. 도 22의 하단 그래프는 전류 클램프를 통한 피크 전류가 의도된 대로 5A에서 클램핑됨을 보여준다. 밑에서 두 번째 그래프는 5A에서 전류를 클램핑하기 위해 9.5 V인 전류 클램프에 걸친 피크 전압을 도시한다. 밑에서 세 번째 그래프는 전압 클램프가 DC 전력 싱크에 21.2 W를 복원한다는 것을 보여준다. 상단 그래프는 전류 클램프에 연결된 전압 소스로부터 29.4 W가 취해진 것을 보여준다.
당업자는 본원에 개시된 실시양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들 양자의 조합들로서 구현될 수도 있음을 추가로 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호 대체 가능성을 분명히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능의 관점에서 기술되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 전체 시스템에 부과된 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자는 각각의 특정 애플리케이션에 대해 다양한 방식들로 설명된 기능을 구현할 수도 있지만, 그러한 구현 결정들은 본 발명의 범위로부터의 일탈을 야기하는 것으로서 해석되지는 않아야 한다.
본 명세서에서 개시된 실시양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 그 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합, 예컨대, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 기타 다른 구성물로서 구현될 수도 있다.
도 26을 참조하면, 본 명세서에 개시된 임피던스 네트워크들의 하나 이상의 양태들을 실현하기 위해 이용될 수도 있는 물리적 컴포넌트들을 도시하는 블록도가 도시된다. 도시된 바와 같이, 이 실시형태에 있어서, 디스플레이 (1412) 및 비휘발성 메모리 (1420) 는 버스 (1422) 에 결합되고, 이 버스 (1422) 는 또한 랜덤 액세스 메모리 ("RAM") (1424), 프로세싱부 (N개의 프로세싱 컴포넌트들을 포함) (1426), 필드 프로그래밍가능 게이트 어레이 (FPGA) (1427), 및 N개의 트랜시버들을 포함하는 트랜시버 컴포넌트 (1428) 에 결합된다. 도 26 에 도시된 컴포넌트들이 물리적 컴포넌트들을 나타내지만, 도 26 은 상세한 하드웨어 다이어그램인 것으로 의도되지 않으며; 따라서, 도 26 에 도시된 많은 컴포넌트들은 공통 구성들로 실현될 수도 있거나 추가의 물리적 컴포넌트들 중에서 분산될 수도 있다. 더욱이, 다른 기존의 및 아직 개발예정의 물리 컴포넌트들 및 아키텍처들이 도 26 을 참조하여 설명된 기능 컴포넌트들을 구현하기 위해 활용될 수도 있음이 고려된다.
디스플레이 (1412) 는 일반적으로 사용자에 대해 사용자 인터페이스를 제공하도록 동작하고, 여러 구현들에서, 디스플레이 (1412) 는 터치스크린 디스플레이에 의해 실현된다. 예를 들어, 디스플레이(1412)는 본 명세서에 설명된 컴포넌트들을 제어하고 그와 상호작용하는 데 사용될 수 있다. 일반적으로, 비휘발성 메모리 (1420) 는 데이터 및 머신 판독가능 (예컨대, 프로세서 실행가능) 코드 (본 명세서에서 설명된 방법들을 실시하는 것과 연관되는 실행가능 코드를 포함) 를 저장 (예컨대, 지속적으로 저장) 하도록 기능하는 비일시적인 메모리이다. 일부 실시양태들에 있어서, 예를 들어, 비휘발성 메모리 (1420) 는 부트로더 코드, 오퍼레이팅 시스템 코드, 파일 시스템 코드, 및 본 명세서에서 설명된 방법들의 실행을 용이하게 하는 비일시적인 프로세서 실행가능 코드를 포함한다.
다수의 구현들에 있어서, 비휘발성 메모리 (1420) 는 플래시 메모리 (예컨대, NAND 또는 ONENAND 메모리) 에 의해 실현되지만, 다른 메모리 타입들이 물론 활용될 수도 있음이 고려된다. 비록 비휘발성 메모리 (1420) 로부터 코드를 실행하는 것이 가능할 수도 있지만, 비휘발성 메모리 내의 실행가능 코드는 통상적으로, RAM (1424) 에 로딩되고, 프로세싱부 (1426) 에서의 N개의 프로세싱 컴포넌트들 중 하나 이상에 의해 실행된다.
동작 시에, RAM (1424) 과 관련된 N 개의 프로세싱 컴포넌트들은 일반적으로 본 명세서에서 설명된 전력 복원 회로들의 기능을 실현하기 위해 비휘발성 메모리 (1420)에 저장된 명령들을 실행하도록 동작할 수도 있다. 예를 들어, 본 명세서에서 설명된 방법들을 실시하기 위한 비일시적인 프로세서 실행가능 명령들은 비휘발성 메모리 (1420) 에 지속적으로 저장되고 RAM (1424) 과 관련된 N개의 프로세싱 컴포넌트들에 의해 실행될 수도 있다. 당업자는 프로세싱부(1426)가 비디오 프로세서, 디지털 신호 프로세서 (DSP), 그래픽 프로세싱 유닛 (GPU), 및 다른 프로세싱 컴포넌트들을 포함할 수도 있음을 알 것이다.
추가적으로 또는 대안적으로, 필드 프로그래밍가능 게이트 어레이(FPGA)(1427)는 본 명세서에 설명된 방법론들의 하나 이상의 양태들을 실시하도록 구성될 수도 있다. 예를 들어, 비일시적 FPGA-구성-명령들은 비휘발성 메모리(1420)에 지속적으로 저장되고 FPGA(1427)를 구성하기 위해 (예를 들어, 부트 업 동안) FPGA(1427)에 의해 액세스될 수도 있다.
입력 컴포넌트는 전압 및/또는 전류를 나타내는 신호들을 (예를 들어, 전압 진폭 측정 회로(442) 및/또는 전류 진폭 측정 회로(440)로부터) 수신하도록 동작할 수도 있다. 출력 컴포넌트는 일반적으로 전력 복원 회로의 동작 양태들을 달성하기 위해 하나 이상의 아날로그 또는 디지털 신호들을 제공하도록(예를 들어, 전력 복원 회로(444)의 벅 컨버터들의 스위치(들)에 구동 신호들을 프롬프트하도록) 동작한다.
도시된 트랜시버 컴포넌트(1428)는, 무선 또는 유선 네트워크들을 통해 외부 디바이스들(예를 들어, 외부 제어기들)과 통신하기 위해 사용될 수도 있는 N개의 트랜시버 체인들을 포함한다. N개의 트랜시버 체인들의 각각은 특정 통신 방식 (예컨대, WiFi, 이더넷, Profibus 등) 과 연관된 트랜시버를 나타낼 수도 있다.
본 명세서에서 사용된 바와 같이, "A, B 및 C 중 적어도 하나" 의 기재는 "A, B, C 또는 A, B 및 C 의 임의의 조합 중 어느 하나" 를 의미하는 것으로 의도된다. 개시된 실시형태의 이전 설명은 당업자가 본 개시를 실시 또는 사용할 수 있게 하기 위해 제공된다. 이들 실시양태들에 대한 다양한 수정들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 사상 또는 범위로부터 일탈함 없이 다른 실시양태들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 도시된 실시형태들에 한정되도록 의도되지 않으며, 본 명세서에서 개시된 원리들 및 신규한 피처들에 부합하는 최광의 범위를 부여받아야 한다.

Claims (30)

  1. 입력 임피던스 네트워크로서,
    전원에 결합하도록 구성된 소스 단자 쌍;
    전력 싱크에 결합하도록 구성된 복원된 전력 단자 쌍;
    상기 소스 단자 쌍에 결합된 전송 라인으로서, M 개의 섹션들을 포함하는, 상기 전송 라인;
    N 개의 클램핑 회로들로서, 상기 N 개의 클램핑 회로들의 각각은 상기 M 개의 섹션들 중 하나에서 전압 또는 전류 중 적어도 하나를 클램핑하도록 구성되는, 상기 N 개의 클램핑 회로들; 및
    상기 N 개의 클램핑 회로들에 결합된 전력 복원 회로로서, 상기 전력 복원 회로는 상기 복원된 전력 단자 쌍에 전력을 인가하기 위해 상기 클램핑 회로들로부터 복원된 에너지를 사용하는, 상기 전력 복원 회로를 포함하는, 입력 임피던스 네트워크.
  2. 제 1 항에 있어서,
    상기 N 개의 클램핑 회로들은 상기 소스 단자 쌍에서의 전압 또는 전류의 레벨에 기초하여 상기 전압 또는 전류 중 적어도 하나를 클램핑하도록 구성되는, 입력 임피던스 네트워크.
  3. 제 1 항에 있어서,
    상기 전송 라인에 결합된 부하 단자 쌍을 더 포함하는, 입력 임피던스 네트워크.
  4. 제 3 항에 있어서,
    단락된 부하 단자 쌍을 포함하는, 입력 임피던스 네트워크.
  5. 제 3 항에 있어서,
    개방 회로 부하 단자 쌍을 포함하는, 입력 임피던스 네트워크.
  6. 제 3 항에 있어서,
    상기 부하 단자 쌍은 부하에 결합되도록 구성되는, 입력 임피던스 네트워크.
  7. 전력 시스템으로서,
    전원; 및
    상기 전원에 결합된 입력 임피던스 네트워크를 포함하고,
    상기 입력 임피던스 네트워크는:
    M 개의 섹션들을 포함하는 전송 라인;
    상기 M 개의 섹션들 중 N 개의 섹션들에서 전압 또는 전류 중 적어도 하나를 클램핑하도록 구성된 분산 클램핑 회로; 및
    상기 분산 클램핑 회로로부터 복원된 에너지를 이용하여 전력 싱크에 전력을 인가하기 위한 전력 복원 회로를 포함하는, 전력 시스템.
  8. 제 7 항에 있어서,
    상기 전원은 서큘레이터의 격리 포트를 포함하는, 전력 시스템.
  9. 제 7 항에 있어서,
    상기 전원은 제너레이터를 포함하는, 전력 시스템.
  10. 제 9 항에 있어서,
    상기 제너레이터는 100 MHz 미만의 주파수들에서 동작하도록 구성되는, 전력 시스템.
  11. 제 7 항에 있어서,
    상기 전력 싱크는 상기 전력 시스템을 포함하는, 전력 시스템.
  12. 제 11 항에 있어서,
    상기 전력 복원 회로와 상기 전력 시스템의 AC 입력 사이에 결합되어 복원된 DC 전력을 상기 전력 시스템의 상기 AC 입력에 인가되는 AC 전력으로 변환하는 인버터를 포함하는, 전력 시스템.
  13. 제 11 항에 있어서,
    상기 전력 복원 회로는 상기 전력 시스템의 DC 버스에 복원된 DC 전력을 인가하기 위해 상기 전력 시스템의 DC 버스에 결합되는, 전력 시스템.
  14. 제 11 항에 있어서,
    상기 전력 싱크는 덤프 저항기를 포함하는, 전력 시스템.
  15. 제 7 항에 있어서,
    상기 입력 임피던스 네트워크는 상기 전원에 의해 인가되는 전력의 주파수에서 적어도 사분의 일 파장 길이의 전송 라인을 포함하는, 전력 시스템.
  16. 제 7 항에 있어서,
    상기 분산 클램핑 회로는 상기 입력 임피던스 네트워크의 상기 N 개의 섹션들을 상기 전원의 전압 및 전류로 클램핑하도록 구성되는, 전력 시스템.
  17. 제 7 항에 있어서,
    상기 분산 클램핑 회로는 상기 입력 임피던스 네트워크의 상기 N 개의 섹션들을 고정 전압들 및 고정 전류들로 클램핑하도록 구성되는, 전력 시스템.
  18. 제 7 항에 있어서,
    상기 분산 클램핑 회로의 제어를 가능하게 하기 위해 전압 진폭 측정 회로 또는 전류 진폭 측정 회로 중 적어도 하나를 포함하는, 전력 시스템.
  19. 제 7 항에 있어서,
    상기 분산 클램핑 회로의 제어를 가능하게 하기 위해 지향성 커플러 또는 VI 센서 기반 측정 시스템 중 적어도 하나를 포함하는, 전력 시스템.
  20. 전력 시스템으로서,
    전원; 및
    상기 전원에 결합된 입력 임피던스 네트워크를 포함하고,
    상기 입력 임피던스 네트워크는:
    상기 전원에 실질적으로 일정한 임피던스를 제공하기 위한 수단; 및
    상기 실질적으로 일정한 임피던스를 제공하기 위한 수단으로부터 복원된 에너지를 사용하여 전력 싱크에 전력을 인가하기 위해 상기 전원에 결합된 전력 복원 회로를 포함하는, 전력 시스템.
  21. 제 20 항에 있어서,
    상기 전원은 서큘레이터의 격리 포트를 포함하는, 전력 시스템.
  22. 제 20 항에 있어서,
    상기 전원은 제너레이터를 포함하는, 전력 시스템.
  23. 제 22 항에 있어서,
    상기 제너레이터는 100 MHz 미만의 주파수들에서 동작하도록 구성되는, 전력 시스템.
  24. 제 20 항에 있어서,
    상기 전력 싱크는 상기 전력 시스템을 포함하는, 전력 시스템.
  25. 제 24 항에 있어서,
    상기 전력 복원 회로와 상기 전력 시스템의 AC 입력 사이에 결합되어 복원된 DC 전력을 상기 전력 시스템의 상기 AC 입력에 인가되는 AC 전력으로 변환하는 인버터를 포함하는, 전력 시스템.
  26. 제 24 항에 있어서,
    상기 전력 복원 회로는 상기 전력 시스템의 DC 버스에 복원된 DC 전력을 인가하기 위해 상기 전력 시스템의 DC 버스에 결합되는, 전력 시스템.
  27. 제 24 항에 있어서,
    상기 전력 싱크는 덤프 저항기를 포함하는, 전력 시스템.
  28. 제 20 항에 있어서,
    상기 입력 임피던스 네트워크는 상기 전원에 의해 인가되는 전력의 주파수에서 적어도 사분의 일 파장 길이의 전송 라인을 포함하는, 전력 시스템.
  29. 제 20 항에 있어서,
    상기 실질적으로 일정한 임피던스를 제공하기 위한 수단은 전압 진폭 측정 회로 또는 전류 진폭 측정 회로 중 적어도 하나를 포함하는, 전력 시스템.
  30. 제 20 항에 있어서,
    상기 실질적으로 일정한 임피던스를 제공하기 위한 수단의 제어를 가능하게 하기 위해 지향성 커플러 또는 VI 센서 기반 측정 시스템 중 하나를 포함하는, 전력 시스템.
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