KR20230001957A

KR20230001957A - 통신망 환경에서의 디지털 교환기의 오류를 검출하는 장치 및 방법

Info

Publication number: KR20230001957A
Application number: KR1020210085116A
Authority: KR
Inventors: 송재일; 김성원; 김진원; 임현우; 김도형
Original assignee: 주식회사 엔에스엠
Priority date: 2021-06-29
Filing date: 2021-06-29
Publication date: 2023-01-05
Also published as: KR102494090B1

Abstract

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치는 클럭 신호를 생성하는 클럭 제어부, 디지털 교환기의 출력을 수신하는 제1 레지스터, 상기 클럭 신호에 따라 동작하는 T 플립플롭(T Flip-Flop), 상기 T 플립플롭의 출력을 수신하는 제2 레지스터, 상기 제1 레지스터 및 상기 제2 레지스터의 데이터를 이용하여 오류를 검출하는 오류 검출부를 포함한다.

Description

통신망 환경에서의 디지털 교환기의 오류를 검출하는 장치 및 방법{APPARATUS AND METHOD FOR DETECTING ERROR OF DIGITAL EXCHANGER IN COMMUNICATION NETWORK ENVIRONMENT}

본 발명은 디지털 교환기 간에 데이터를 통신하는 경우, 상호 동기 불일치로 인하여 발생되는 비트 슬립을 검출하는 기술에 관한 것이다.

구체적으로, 본 발명은 레지스터들의 데이터를 연산한 결과에 기반하여 비트 슬립을 검출하는 기술에 관한 것이다.

디지털 교환기 간의 데이터 통신 시 상호 동기 불일치로 인하여 비트 슬립이 발생할 수 있다. 비트 슬립이란 디지털 신호의 한 비트 또는 여러 연속 비트가 손실되거나 중복되는 현상을 말하며, 비트 슬립이 발생하면 일정 단위(프레임)로 정보를 재전송해야 하기 때문에 데이터 통신 처리 능력이 저하되며, 특히 암호화 통신 시 복호에 막대한 영향을 초래한다.

비트 슬립이 발생하는 주요 원인으로는 첫째, 디지털 교환기에서 생성되는 클럭의 정확도와 안정도의 제한으로 인하여 클럭 주파수의 불일치로 발생하고, 둘째, 전송매체의 전파특성에 따른 전송지연으로 인한 위상차로 발생하며, 셋째, 외부 전자기장에 의한 잡음 및 지터 등의 영향으로 발생한다. 또한, 세 가지 원인이 복합적으로 결합되어 발생할 수 있다.

디지털 교환기의 망 전체에 대한 주파수 동기의 일치를 통하여 비트 슬립의 발생을 억제할 수도 있으나, 주파수 동기의 일치는 지속적인 유지 보수를 해야만 가능하며, 한 시점에 망 전체에 대한 주파수 동기가 일치하더라도 일정 기간 유지 보수가 없이 장기간 운용하다 보면 점차 클럭의 정확도가 점점 틀어지고, 전송지연과 지터 등의 복합적인 영향이 결합되어 순간적인 동기 불일치로 인해 비트 슬립이 발생한다.

비트 슬립은 대부분 한 비트 손실 및 중복 현상으로 발생하며, 간헐적이고 순간적으로 발생하기 때문에 발생 차체를 인지하기 어렵고, 검출하기도 어려운 실정이다.

국내 공개특허공보 제10-2002-0026113호(발명의 명칭: 교환기에서의 슬립 검출 방법)

본 발명의 목적은 디지털 교환망의 데이터 통신 선로에 장착하여 비트 슬립 현상을 검출하는 방법을 제공하는 것이다.

또한, 본 발명의 목적은 비트 슬립을 검출한 경우 클럭 신호를 제어하여 비트 슬립 현상을 해결하는 방법을 제공하는 것이다.

이때, 상기 제1 레지스터 및 상기 제2 레지스터는 직렬입력 병렬출력 레지스터에 상응할 수 있다.

이때, 상기 T 플립플롭 및 상기 제2 레지스터는 상기 클럭 제어부에서 생성된 클럭 신호에 따라 동작하고, 상기 제1 레지스터는 상기 디지털 교환기의 데이터 전송속도의 2배에 상응하는 타깃 클럭 신호에 따라 동작할 수 있다.

이때, 상기 오류 검출부는 상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 XOR 연산한 결과값에 기반하여 오류 발생 여부를 판단할 수 있다.

이때, 상기 오류 검출부는 상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 XOR 연산한 결과값의 최상위 비트가 1에 상응하는 경우, 오류가 발생했다고 판단할 수 있다.

이때, 상기 오류 검출부는 상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터 XOR 연산한 결과값의 최상위 비트가 1에 상응하고, 상기 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 이상이면 비트 슬립이 발생한 것으로 판단할 수 있다.

또한, 상기 오류 검출부는 상기 결과값의 최상위 비트가 1에 상응하고, 상기 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 미만이면 비트 오류가 발생한 것으로 판단할 수 있다.

이때, 상기 오류 검출부는 상기 결과값에 상응하는 값들 및 판단 결과를 저장한 룩업 테이블(Lookup Table)을 이용하여 오류를 판단할 수 있다.

이때, 상기 클럭 제어부는 비트 슬립이 발생한 것으로 판단한 경우, 추가 클럭을 생성하여 제2 레지스터의 데이터 순서를 비트 슬립이 없는 상태로 제어할 수 있다.

또한, 비트 슬립이 발생한 것이 아닌 경우, 상기 타깃 클럭 신호에 동기화하여 클럭 신호를 생성할 수 있다.

이때, 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치는 상기 오류 검출부가 비트 슬립 또는 비트 오류가 발생한 것으로 판단한 경우, RTC(Real Time Clock)를 참조하여 로그 기록을 저장하는 저장부를 더 포함할 수 있다.

이때, 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치는 상기 타깃 클럭 신호를 2분주한 신호를 출력하는 출력부를 더 포함할 수 있다.

이때, 상기 디지털 교환기의 출력은 상기 타깃 클럭 신호를 2분주한 신호에 기반하여 생성되는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 방법은 클럭 신호를 생성하는 단계, 디지털 교환기의 출력을 제1 레지스터에 입력하는 단계, 상기 클럭 신호에 따라 동작하는 T 플립플롭의 출력을 제2 레지스터에 입력하는 단계, 및 상기 제1 레지스터 및 상기 제2 레지스터의 데이터를 이용하여 오류를 검출하는 단계를 포함할 수 있다.

이때, 상기 T 플립플롭 및 상기 제2 레지스터는 상기 클럭 신호에 따라 동작하고, 상기 제1 레지스터는 상기 디지털 교환기의 데이터 전송속도의 2배에 상응하는 타깃 클럭 신호에 따라 동작할 수 있다.

이때, 상기 오류를 검출하는 단계는 상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 XOR 연산한 결과값에 기반하여 오류 발생 여부를 판단할 수 있다.

이때, 상기 오류를 검출하는 단계는 상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 XOR 연산한 결과값의 최상위 비트가 1에 상응하는 경우, 오류가 발생했다고 판단할 수 있다.

이때, 상기 오류를 검출하는 단계는 상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터 XOR 연산한 결과값의 최상위 비트가 1에 상응하고, 상기 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 이상이면 비트 슬립이 발생한 것으로 판단할 수 있다.

또한, 상기 결과값의 최상위 비트가 1에 상응하고, 상기 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 미만이면 비트 오류가 발생한 것으로 판단할 수 있다.

이때, 상기 오류를 검출하는 단계는 상기 결과값에 상응하는 값들 및 판단 결과를 저장한 룩업 테이블(Lookup Table)을 이용하여 오류를 판단할 수 있다.

이때, 상기 클럭 신호를 생성하는 단계는 비트 슬립이 발생한 것으로 판단한 경우, 추가 클럭을 생성하여 제2 레지스터의 데이터 순서를 비트 슬립이 없는 상태로 제어할 수 있다.

이때, 상기 오류를 검출하는 단계는 비트 슬립 또는 비트 오류가 발생한 것으로 판단한 경우, RTC(Real Time Clock)를 참조하여 로그 기록을 저장하는 단계를 포함할 수 있다.

이때, 상기 디지털 신호의 출력은 상기 타깃 클럭 신호를 2분주한 신호에 기반하여 생성될 수 있다.

본 발명에 따르면, 디지털 교환망의 데이터 통신 선로에 장착하여 비트 슬립 현상을 검출할 수 있다.

또한, 본 발명에 따르면 비트 슬립을 검출한 경우 클럭 신호를 제어하여 비트 슬립 현상을 해결할 수 있다.

도 1은 본 발명의 일 실시예에 따른 디지털 교환기의 오류 검출 장치를 이용하여 교환기의 오류를 검출하는 것을 예시적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치의 구성을 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치의 구성을 상세하게 나타낸 도면이다.
도 4는 디지털 교환기에서 비트 슬립이 발생할 때의 디지털 신호를 나타낸 그래프이다.
도 5는 비트 슬립이 발생할 때 레지스터들의 데이터와 XOR 연산 결과를 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 방법을 나타낸 흐름도이다.
도 7은 실시예에 따른 컴퓨터 시스템의 구성을 나타낸 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 "제1" 또는 "제2" 등이 다양한 구성요소를 서술하기 위해서 사용되나, 이러한 구성요소는 상기와 같은 용어에 의해 제한되지 않는다. 상기와 같은 용어는 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용될 수 있다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소 또는 단계가 하나 이상의 다른 구성요소 또는 단계의 존재 또는 추가를 배제하지 않는다는 의미를 내포한다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 해석될 수 있다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치를 이용하여 오류를 검출하는 것을 예시적으로 나타낸 도면이다.

도 1을 참조하면, 비트 슬립 검출 장치A(110)에서 디지털 데이터를 전송하여 디지털 교환기A(120), 디지털 교환망(130), 디지털 교환기B(140)을 거쳐 비트 슬립 검출 장치B(150)에서 디지털 데이터를 수신하는 것을 볼 수 있다.

이때, 비트 슬립 검출 장치B(150) 수신한 디지털 데이터에서 비트 슬립 발생 여부를 검출할 수 있다.

도 1과 같이, 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치는 디지털 교환기와 연결하여 사용될 수 있다.

도 2는 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치의 구성을 나타낸 블록도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치는 입력부(210), 제1 레지스터(220), T 플립플롭(230), 제2 레지스터(240), 오류 검출부(250), 및 클럭 제어부(260)를 포함할 수 있다.

이때, 입력부(210)는 오류 검출의 대상이 되는 디지털 교환망 또는 디지털 교환기의 출력에 상응하는 신호를 수신할 수 있다.

이때, 제1 레지스터(220) 및 제2 레지스터(240)는 직렬 입력 병렬 출력 레지스터에 상응할 수 있다. 다만, 본 발명의 범위가 이에 한정되는 것은 아니며 제1 레지스터(220) 및 제2 레지스터(240)는 다양한 형태의 레지스터에 상응할 수 있다.

이때, T 플립플롭(230)은 입력을 논리 1 상태로 고정하고 클럭 펄스를 트리거 입력으로 사용할 수 있다. 이 경우, T 플리플롭(230)은 펄스가 들어올 때마다 상태가 토글되고 플립플롭의 출력은 클럭 신호에서 주기가 2배 늘어나고, 주파수는 1/2인 신호가 된다.

이때, T 플립플롭(230) 및 제2 레지스터(240)는 상기 클럭 제어부(260)에서 생성된 클럭 신호에 따라 동작하고, 제1 레지스터(220)는 상기 디지털 교환기의 데이터 전송속도의 2배에 상응하는 타깃 클럭 신호에 따라 동작할 수 있다.

이때, 오류 검출부(250)는 제1 레지스터(220)의 데이터 및 제2 레지스터(240)의 데이터를 XOR 연산한 결과값에 기반하여 오류 발생 여부를 판단할 수 있다.

구체적으로, 오류 검출부(250)는 제1 레지스터(220)의 데이터 및 제2 레지스터(240)의 데이터를 XOR 연산한 결과값의 최상위 비트가 1에 상응하면, 오류가 발생한 것으로 판단할 수 있다.

이때, 오류는 비트 슬립이 발생한 경우와 단순한 비트 오류가 발생한 경우가 있을 수 있다. 따라서, 비트 슬립과 비트 오류를 판별하기 위한 방법을 설명한다.

비트 슬립과 비트 오류를 판별하기 위해, 오류 검출부(250)는 제1 레지스터(220)의 데이터 및 제2 레지스터(240)의 데이터를 XOR 연산한 결과값에서 최상위 비트를 제외한 나머지 비트를 이용하여 비트 오류를 판별할 수 있다.

즉, 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 이상이면 비트 슬립이 발생한 것으로 판단하고, 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 미만이면 비트 오류가 발생한 것으로 판단할 수 있다.

예를 들어, 제1 레지스터(220)와 제2 레지스터(240)가 8비트 레지스터인 경우, 최상위 비트인 7번 비트의 XOR 연산 결과가 1인 경우 오류가 발생한 것으로 판단한다. 또한 레지스터들의 데이터를 XOR 연산한 결과값에서 최상위 비트를 제외한 나머지 7개의 비트 중 5개 이상의 비트가 1인 경우 비트 슬립이 발생한 것으로 판별할 수도 있다.

이때, 상기 결과값에서 최상위 비트를 제외한 나머지 7개의 비트 중 5개 미만의 비트가 1인 경우에는 단순 비트 오류가 발생한 것으로 판별할 수 있다.

이때, 오류 검출부(250)는 신속하게 비트 슬립 및 비트 오류를 판별하기 위해 제1 레지스터(220)의 데이터 및 제2 레지스터(240)의 데이터를 XOR 연산한 결과값에 상응하는 값들 및 판단 결과를 저장한 룩업 테이블(Lookup Table)을 이용할 수도 있다.

이때, 도 2에는 도시되지 않았지만, 디지털 교환기의 오류를 검출하는 장치는 오류 검출부(250)가 비트 슬립 또는 비트 오류가 발생한 것으로 판단한 경우, RTC(Real Time Clock)를 참조하여 로그 기록을 저장하는 저장부를 더 포함할 수 있다.

또한, 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치는 비트 슬립을 검출한 경우, 클럭 신호를 제어하여 비트 슬립을 해결할 수 있다.

즉, 클럭 제어부(260)는 오류 검출부(250)에서 비트 슬립이 발생한 것으로 판단한 경우, 추가 클럭을 생성하여 제2 레지스터(240)의 데이터 순서를 비트 슬립이 없는 상태로 제어할 수 있다.

이때, 비트 슬립이 발생한 것이 아닌 경우, 타깃 클럭 신호에 동기화하여 클럭 신호를 생성할 수 있다.

이때, 도 2에는 도시되지 않았지만, 디지털 교환기의 오류를 검출하는 장치는 타깃 클럭 신호를 2분주한 신호를 출력하는 출력부를 더 포함할 수 있으며, 디지털 교환기의 출력은 타깃 클럭 신호를 2분주한 신호에 기반하여 생성될 수 있다.

이때, 디지털 교환기의 출력 신호는 비트 슬립을 검출하는 제1 검출 장치와 다른 제2 검출 장치에서 발생된 출력신호에 기반하여 생성될 수 있다.

도 3은 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 장치의 구성을 상세하게 나타낸 도면이다.

이하, 도 3을 참조하여 제1 레지스터 및 제2 레지스터는 8비트 직렬 입력 병렬 출력 시프트 레지스터(8-bit SIPO Shift Register)를 예시로 하여 설명한다. 다만 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 레지스터 및 제2 레지스터는 다양한 형태의 레지스터에 상응할 수 있다.

본 발명의 실시예에 따른 디지털 교환기의 오류를 검출하는 장치는 디지털 교환기와 연결하여 사용될 수 있으며, 디지털 데이터를 교환기로 출력하는 출력부와 교환기로부터 디지털 데이터를 수신하는 입력(310)부를 포함할 수 있다.

이때, 상기 장치는 출력부(390)를 포함할 수 있으며, 출력부(390)로 출력되는 데이터는 이상적인 클럭을 2분주한 데이터로 0과 1이 지속적으로 반복되는 디지털 데이터에 상응할 수 있다.

이때, 이상적인 클럭은 디지털 데이터 전송속도의 2배에 상응하는 클럭 신호일 수 있다.

T 플립플롭(330)은 클럭의 입력에 따라 이전 상태와 배타적으로 출력하여 0과 1을 반복적으로 만드는 회로이다.

이때, T 플립플롭(330)은 에지 트리거 T 플리플롭에 상응할 수 있다. T 플리플롭은 입력을 논리 1 상태로 고정하고 클록 펄스를 트리거 입력으로 사용할 수 있다. 이 경우 T 플리플롭(330)은 펄스가 들어올 때마다 상태가 토글된다.

이때, T 플립플롭(330)의 출력은 클럭 신호에서 주기가 2배 늘어나고, 주파수는 1/2이 된 신호가 된다.

8비트 직렬 입력 병렬 출력 레지스터는 클럭의 입력에 따라 오른쪽으로 한 비트씩 이동하면서 병렬 출력하는 레지스터이다. 상위 SIPO 레지스터(320)는 입력부(310)로부터 수신한 데이터를 이상적인 클럭에 따라 동작하고, 하위 SIPO 레지스터(340)는 T 플립플롭(330)의 출력을 클럭 제어부(360)에서 생성하는 클럭에 따라 동작한다.

클럭 제어부(360)는 상위 SIPO 레지스터(320)와 하위 SIPO 레지스터(340)의 데이터 순서를 맞추어 동작시키기 위해 클럭을 생성할 수 있다.

이하, 비트 슬립 및 비트 오류를 판별하는 과정에 대하여 8비트 레지스터의 데이터를 예시로 들어 설명하지만 본 발명의 범위가 이에 한정되는 것은 아니다.

비트 슬립과 비트 오류 판별부(350)는 상위 SIPO 레지스터(320)와 하위 SIPO 레지스터(340)의 8개 비트를 각각 XOR하여 전체 값이 0이면 비트 슬립과 비트 오류가 없는 것으로 판단하고, 비트 7번(마지막)의 XOR 값이 1인 경우에는 비트 슬립 또는 비트 오류 중 하나가 발생된 것으로 판단한다.

비트 슬립과 비트 오류의 판단 기준은 상위 레지스터와 하위 레지스터의 0~6비트까지를 각각 XOR 연산한 값 중 1의 개수가 5개 이상이면 비트 슬립이고, 미만이면 비트 오류로 판별할 수 있다.

다만, 위에서 예시적으로 설명한 판단 기준은 데이터 교환 환경을 고려하여 변경될 수 있다.

이때, 비트 슬립과 비트 오류 판별부(350)는 빠른 오류 판별을 위해 룩업 테이블(Lookup table)을 이용할 수 있다. 예를 들어, 룩업 테이블은 아래 [표 1]과 같이 구성될 수 있다.

Lookup Table	판별 결과: 정상동작(0), 비트 오류(1), 비트 슬립(2)
00000000	0
00000001	0
00000010	0
00000011	0
00000100	0
…	중략
01111111	0
11110000	1
11110001	1
11110010	1
11110011	2
11110100	1
11110101	2
11110110	2
11110111	2
11111000	1
11111001	2
11111010	2
11111011	2
11111100	2
11111101	2
11111110	2
11111111	2

이때, 비트 슬립으로 판별된 경우에는 클럭 제어부(360)에서 클럭 하나를 발생시켜 하위 SIPO 레지스터(340)의 데이터 순서를 비트 슬립 없는 상태로 맞추고, 상위 SIPO 레지스터(320)의 다음 입력값에 처리하기 위하여 이상적인 클럭에 동기하여 클럭을 발생시킨다.

이때, 비트 슬립이 발생하지 않은 것으로 판별된 경우에는 클럭 제어부(360)에서 이상적인 클럭에 동기하여 클럭을 발생시킨다.

이때, 비트 슬립 또는 비트 오류 발생 시 검출결과 저장부(380)에서는 RTC(Real time clock)를 참조하여 로그 기록(순번, 시간 정보, 클럭 제어부의 클럭 생성 수, 비트 슬립/비트 오류 결과값 등)을 저장할 수 있다.

도 4는 디지털 교환기에서 비트 슬립이 발생할 때의 디지털 신호를 나타낸 그래프이다.

도 4를 참조하면, 디지털 교환기A(120)의 출력과 디지털 교환기B(140)의 입력간에 위상 지터가 발생하며, 디지털 교환기 B(140)의 출력에 비트 슬립이 발생한 것을 볼 수 있다.

도 5는 비트 슬립이 발생할 때 각 레지스터들의 데이터와 XOR 연산 결과를 나타낸 그래프이다.

도 5를 참조하면, 상위 SIPO 레지스터(320)는 디지털 교환기 B의 출력을 수신하므로 비트 슬립의 영향을 받은 반면, 하위 SIPO레지스터는 T 플리플롭의 출력을 수신하므로 비트 슬립의 영향을 받지 않고 0 과 1을 지속적으로 출력하는 것을 볼 수 있다.

결국, 상위 SIPO의 출력과 하위 SIPO의 출력을 XOR 연산하면 비트 슬립이 발생한 시점부터 연산 결과가 1이 되는 것을 볼 수 있다.

도 6은 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 방법을 나타낸 흐름도이다.

도 6을 참조하면, 본 발명의 일 실시예에 따른 디지털 교환기의 오류를 검출하는 방법은 클럭 신호를 생성하는 단계(S610), 디지털 교환기의 출력을 제1 레지스터에 입력하는 단계(S620), 상기 클럭 신호에 따라 동작하는 T 플립플롭의 출력을 제2 레지스터에 입력하는 단계(S630), 및 상기 제1 레지스터 및 상기 제2 레지스터의 데이터를 이용하여 오류를 검출하는 단계(S640)를 포함할 수 있다.

이때, 디지털 교환기의 출력을 제1 레지스터에 입력하는 단계(S620), 및 T 플립플롭의 출력을 제2 레지스터에 입력하는 단계(S630)는 병렬적으로 수행될 수 있다.

이때, 상기 오류를 검출하는 단계(S640)는 상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 XOR 연산한 결과값에 기반하여 오류 발생 여부를 판단할 수 있다.

이때, 상기 오류를 검출하는 단계(S640)는 상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 XOR 연산한 결과값의 최상위 비트가 1에 상응하는 경우, 오류가 발생했다고 판단할 수 있다.

이때, 상기 오류를 검출하는 단계(S640)는 상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터 XOR 연산한 결과값의 최상위 비트가 1에 상응하고, 상기 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 이상이면 비트 슬립이 발생한 것으로 판단할 수 있다.

이때, 상기 오류를 검출하는 단계(S640)는 상기 결과값에 상응하는 값들 및 판단 결과를 저장한 룩업 테이블(Lookup Table)을 이용하여 오류를 판단할 수 있다.

이때, 상기 클럭 신호를 생성하는 단계(S610)는 비트 슬립이 발생한 것으로 판단한 경우, 추가 클럭을 생성하여 제2 레지스터의 데이터 순서를 비트 슬립이 없는 상태로 제어할 수 있다.

이때, 상기 오류를 검출하는 단계(S640)는 비트 슬립 또는 비트 오류가 발생한 것으로 판단한 경우, RTC(Real Time Clock)를 참조하여 로그 기록을 저장하는 단계를 포함할 수 있다.

도 7은 실시예에 따른 컴퓨터 시스템의 구성을 나타낸 도면이다.

실시예에 따른 디지털 교환기의 오류를 검출하는 장치는 컴퓨터로 읽을 수 있는 기록매체와 같은 컴퓨터 시스템(1000)에서 구현될 수 있다.

컴퓨터 시스템(1000)은 버스(1020)를 통하여 서로 통신하는 하나 이상의 프로세서(1010), 메모리(1030), 사용자 인터페이스 입력 장치(1040), 사용자 인터페이스 출력 장치(1050) 및 스토리지(1060)를 포함할 수 있다. 또한, 컴퓨터 시스템(1000)은 네트워크(1080)에 연결되는 네트워크 인터페이스(1070)를 더 포함할 수 있다. 프로세서(1010)는 중앙 처리 장치 또는 메모리(1030)나 스토리지(1060)에 저장된 프로그램 또는 프로세싱 인스트럭션들을 실행하는 반도체 장치일 수 있다. 메모리(1030) 및 스토리지(1060)는 휘발성 매체, 비휘발성 매체, 분리형 매체, 비분리형 매체, 통신 매체, 또는 정보 전달 매체 중에서 적어도 하나 이상을 포함하는 저장 매체일 수 있다. 예를 들어, 메모리(1030)는 ROM(1031)이나 RAM(1032)을 포함할 수 있다.

도 1내지 도 7을 참조하여 설명한 바와 같이, 본 발명에 따르면 간헐적이면서 순간적으로 발생하여 검출하기 어려운 비트 슬립을 간단하게 검출할 수 있으며, 비트 오류 또한 검출할 수 있다. 또한, 검출 결과는 실시간으로 저장되어 추후 비트 슬립 및 BER(Bit Error Rate) 분석 자료로 활용할 수 있다.

본 발명에서 설명하는 특정 실행들은 실시예들로서, 어떠한 방법으로도 본 발명의 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다. 또한, “필수적인”, “중요하게” 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.

따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 또는 이로부터 등가적으로 변경된 모든 범위는 본 발명의 사상의 범주에 속한다고 할 것이다.

210: 입력부
220: 제1 레지스터
230: T 플립플롭
240: 제2 레지스터
250: 오류 검출부
260: 클럭 제어부

Claims

클럭 신호를 생성하는 클럭 제어부;
디지털 교환기의 출력을 수신하는 제1 레지스터;
상기 클럭 신호에 따라 동작하는 T 플립플롭(T Flip-Flop);
상기 T 플립플롭의 출력을 수신하는 제2 레지스터; 및
상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 이용하여 오류를 검출하는 오류 검출부;
를 포함하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.
청구항 1에 있어서,
상기 제1 레지스터 및 상기 제2 레지스터는 직렬입력 병렬출력 레지스터에 상응하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.
청구항 2에 있어서,
상기 제2 레지스터는 상기 클럭 제어부에서 생성된 상기 클럭 신호에 따라 동작하고,
상기 제1 레지스터는 상기 디지털 교환기의 데이터 전송속도의 2배에 상응하는 타깃 클럭 신호에 따라 동작하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.
청구항 3에 있어서,
상기 오류 검출부는
상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 XOR 연산한 결과값에 기반하여 오류 발생 여부를 판단하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.
청구항 4에 있어서,
상기 오류 검출부는
상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 XOR 연산한 결과값의 최상위 비트가 1에 상응하는 경우, 오류가 발생했다고 판단하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.
청구항 5에 있어서,
상기 오류 검출부는
상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터 XOR 연산한 결과값의 최상위 비트가 1에 상응하고, 상기 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 이상이면 비트 슬립이 발생한 것으로 판단하고,
상기 결과값의 최상위 비트가 1에 상응하고, 상기 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 미만이면 비트 오류가 발생한 것으로 판단하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.
청구항 6에 있어서,
상기 오류 검출부는
상기 결과값에 상응하는 값들 및 판단 결과를 저장한 룩업 테이블(Lookup Table)을 이용하여 오류를 판단하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.
청구항 6에 있어서,
상기 클럭 제어부는
비트 슬립이 발생한 것으로 판단한 경우, 추가 클럭을 생성하여 제2 레지스터의 데이터 순서를 비트 슬립이 없는 상태로 제어하고,
비트 슬립이 발생한 것이 아닌 경우, 상기 타깃 클럭 신호에 동기화하여 클럭 신호를 생성하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.
청구항 6에 있어서,
상기 오류 검출부가 비트 슬립 또는 비트 오류가 발생한 것으로 판단한 경우, RTC(Real Time Clock)를 참조하여 로그 기록을 저장하는 저장부를 더 포함하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.
청구항 1에 있어서,
상기 타깃 클럭 신호를 2분주한 신호를 출력하는 출력부를 더 포함하고,
상기 디지털 교환기의 출력은 상기 타깃 클럭 신호를 2분주한 신호에 기반하여 생성되는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 장치.
클럭 신호를 생성하는 단계;
디지털 교환기의 출력을 제1 레지스터에 입력하는 단계;
상기 클럭 신호에 따라 동작하는 T 플립플롭의 출력을 제2 레지스터에 입력하는 단계; 및
상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 이용하여 오류를 검출하는 단계;
를 포함하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 방법.
청구항 11에 있어서,
상기 제1 레지스터 및 상기 제2 레지스터는 직렬입력 병렬출력 레지스터에 상응하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 방법.
청구항 12에 있어서,
상기 제2 레지스터는 상기 클럭 신호에 따라 동작하고,
상기 제1 레지스터는 상기 디지털 교환기의 데이터 전송속도의 2배에 상응하는 타깃 클럭 신호에 따라 동작하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 방법.
청구항 13에 있어서,
상기 오류를 검출하는 단계는
상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 XOR 연산한 결과값에 기반하여 오류 발생 여부를 판단하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 방법.
청구항 14에 있어서,
상기 오류를 검출하는 단계는
상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터를 XOR 연산한 결과값의 최상위 비트가 1에 상응하는 경우, 오류가 발생했다고 판단하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 방법.
청구항 15에 있어서,
상기 오류를 검출하는 단계는
상기 제1 레지스터의 데이터 및 상기 제2 레지스터의 데이터 XOR 연산한 결과값의 최상위 비트가 1에 상응하고, 상기 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 이상이면 비트 슬립이 발생한 것으로 판단하고,
상기 결과값의 최상위 비트가 1에 상응하고, 상기 결과값에서 최상위 비트를 제외한 나머지 비트들 중 1에 상응하는 비트의 개수가 기설정된 개수 미만이면 비트 오류가 발생한 것으로 판단하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 방법.
청구항 16에 있어서,
상기 오류를 검출하는 단계는
상기 결과값에 상응하는 값들 및 판단 결과를 저장한 룩업 테이블(Lookup Table)을 이용하여 오류를 판단하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 방법.
청구항 16에 있어서,
상기 클럭 신호를 생성하는 단계는
비트 슬립이 발생한 것으로 판단한 경우, 추가 클럭을 생성하여 제2 레지스터의 데이터 순서를 비트 슬립이 없는 상태로 제어하고,
비트 슬립이 발생한 것이 아닌 경우, 상기 타깃 클럭 신호에 동기화하여 클럭 신호를 생성하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 방법.
청구항 16에 있어서,
상기 오류를 검출하는 단계는
비트 슬립 또는 비트 오류가 발생한 것으로 판단한 경우, RTC(Real Time Clock)를 참조하여 로그 기록을 저장하는 단계를 포함하는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 방법.
청구항 11에 있어서,
상기 디지털 교환기의 출력은 상기 타깃 클럭 신호를 2분주한 신호에 기반하여 생성되는 것을 특징으로 하는 디지털 교환기의 오류를 검출하는 방법.