KR20230000795A - 이미지 센싱 장치 - Google Patents

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곽호영
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이재원
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Abstract

본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 광이 입사되는 후면(backside) 및 상기 후면에 대향하는 전면(front-side)을 포함하는 기판; 상기 기판 내에 포텐셜 구배를 발생시키는 제어 노드와, 상기 광에 의해 생성되어 상기 포텐셜 구배에 의해 이동하는 광전하를 캡쳐하는 검출 노드를 각각 포함하는 탭들; 및 상기 탭들의 상기 제어 노드들에 접하도록 배치되고, 상기 제어 노드들과는 상이한 도전형의 불순물을 포함하는 제1 웰 영역을 포함할 수 있다.

Description

이미지 센싱 장치{Image Sensing Device}
본 개시는 대상 물체와의 거리를 감지하기 위한 이미지 센싱 장치에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 장치이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 스마트폰, 디지털 카메라, 게임기기, 사물 인터넷(Internet of Things), 로봇, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이미지 센서는 크게 CCD(Charge Coupled Device) 이미지 센서와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 구분될 수 있다. CCD 이미지 센서는 CMOS 이미지 센서에 비해 잡음(noise)이 적고, 화질이 우수하다. 하지만, CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, CMOS 이미지 센서는 신호 처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 용이하고 전력 소모가 매우 낮으며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가가 낮다. 최근에는 모바일 기기에 보다 적합한 특성으로 인하여 CMOS 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 기술적 사상은 불필요한 전력 소모를 저감할 수 있는 ToF 픽셀을 포함하는 이미지 센싱 장치를 제공할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 문서에 개시되는 본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 광이 입사되는 후면(backside) 및 상기 후면에 대향하는 전면(front-side)을 포함하는 기판; 상기 기판 내에 포텐셜 구배를 발생시키는 제어 노드와, 상기 광에 의해 생성되어 상기 포텐셜 구배에 의해 이동하는 광전하를 캡쳐하는 검출 노드를 각각 포함하는 탭들; 및 상기 탭들의 상기 제어 노드들에 접하도록 배치되고, 상기 제어 노드들과는 상이한 도전형의 불순물을 포함하는 제1 웰 영역을 포함할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는, 기판 내에 포텐셜 구배를 발생시키고 입사광에 의해 생성되어 상기 포텐셜 구배에 의해 이동하는 광전하를 각각 캡쳐하는 탭들; 상기 탭들에 접하도록 배치되는 제1 웰 영역; 상기 캡쳐된 광전하를 픽셀 신호로 변환하는 픽셀 트랜지스터들을 포함하는 픽셀 트랜지스터 영역; 상기 탭들 각각과 상기 픽셀 트랜지스터 영역의 사이에 배치되는 트렌치(trench)를 포함하는 STI(shallow trench isolation) 영역; 및 상기 STI 영역의 내부에 배치되고 상기 트렌치를 포함하지 않는 적어도 하나의 웰 벙커 영역을 포함할 수 있다.
본 문서에 개시되는 실시 예들에 따르면, ToF 픽셀에 소모되는 전력을 저감하면서도 ToF 픽셀의 성능을 개선할 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 2는 도 1에 도시된 픽셀의 레이아웃의 일 예를 간략히 나타낸 도면이다.
도 3은 도 2에 도시된 픽셀의 회로도를 나타낸 도면이다.
도 4는 도 2의 제1 절단선 또는 제2 절단선을 따라 픽셀을 절단한 단면의 일 예를 나타낸다.
도 5는 제1 구간에서 픽셀의 단면에서의 광전하의 흐름을 나타낸 도면이다.
도 6은 제2 구간에서 픽셀의 단면에서의 광전하의 흐름을 나타낸 도면이다.
도 7은 도 2의 제5 절단선 또는 제6 절단선을 따라 픽셀을 절단한 단면의 일 예를 나타낸다.
도 8은 제1 구간에서 매트릭스로 배열된 픽셀들에서 흐르는 홀 전류를 예시적으로 나타낸 도면이다.
도 9는 제2 구간에서 매트릭스로 배열된 픽셀들에서 흐르는 홀 전류를 예시적으로 나타낸 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.
이미지 센서를 이용하여 depth를 측정하는 방식과 관련해, 보안, 의료기기, 자동차, 게임기, VR/AR, 모바일 기기 등에 수요가 급증하고 있는 추세이다. Depth를 측정하는 방식은 대표적으로 Triangulation, Time of flight, Interferometry 방식이 있으며, 이중 time of flight 방식이 활용 할 수 있는 범위가 넓고 처리속도가 빠르며 비용 면에서도 유리하기 때문에 중요도가 높아지고 있다.
ToF (time of flight) 방식은 크게 direct 방식과 in-direct 방식으로 구분 될 수 있으며, 이는 조사된 빛과 반사되어 돌아오는 빛을 이용하여 거리를 구하는 공통적인 원리에서 왕복 시간을 직접 계산하여 거리를 측정하는 direct 방식과 위상 차이를 이용하여 거리를 측정하는 in-direct 방식으로 나누어 지게 된다. Direct 방식의 경우 장거리에 유리하여 자동차 등에 많이 사용되고 있으며, In-direct 방식의 경우 거리가 보다 가깝고, 빠른 처리속도가 요구되는 게임기나 모바일 카메라에 이용되고 있다. In-direct 방식의 경우 회로가 간단하고 메모리도 적게 필요하며 비용이 상대적으로 저렴하다는 장점이 있다.
In-direct ToF 방식을 이용하여 동작하는 픽셀 중 하나인 CAPD(Current-Assisted Photonic Demodulator)는 substrate 전압을 인가하여 majority current를 이용하여 Pixel 내부에 생성된 전자들을 전계의 전압 차이를 이용하여 검출하는 방식이며, majority current를 이용하기 때문에 전자들을 빠르게 검출 할 수 있으며, 광 입사면으로부터 깊게 생성된 전자들까지 검출 할 수 있어 효율 면에서도 우수하다고 볼 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 1을 참조하면, 이미지 센싱 장치(ISD)는 ToF(time of flight) 방식을 이용하여 대상 물체(1)와의 거리를 측정할 수 있다. ToF 방식은 직접(direct) ToF 방식과 간접(indirect) ToF 방식으로 구분될 수 있다. 직접 ToF 방식은 대상 물체(1)를 향해 광을 조사하고 반사된 광이 도달하기까지 소요된 시간을 측정하여 대상 물체(1)와의 거리를 측정하는 방식을 의미할 수 있다. 간접 ToF 방식은 대상 물체(1)를 향해 변조광을 조사하고(emit), 대상 물체(1)로부터 반사되어 입사되는 반사광을 감지하여, 변조광과 반사광 간의 위상차(phase difference)에 기초하여 간접적으로 이미지 센싱 장치(ISD)와 대상 물체(1) 간의 거리를 측정하는 방식을 의미할 수 있다. 본 개시에서는 이미지 센싱 장치(ISD)가 간접 ToF 방식을 이용하는 것으로 설명되나, 본 발명의 범위는 이에 한정되지 않는다. 또한, 대상 물체(1)는 하나의 독립적인 물체 만을 의미하는 것은 아니며, 이미지 센싱 장치(ISD)가 촬영하는 장면(scene)을 의미할 수 있다.
이미지 센싱 장치(ISD)는 광원(10), 렌즈 모듈(20), 픽셀 어레이(30) 및 제어 블록(40)을 포함할 수 있다.
광원(10)은 제어 블록(40)으로부터 제공되는 광 변조 신호(MLS)에 응답하여 대상 물체(1)에 광을 조사한다. 광원(10)은 특정 파장 대역의 광(예컨대, 근적외선, 적외선 또는 가시광)을 발광하는 레이저 다이오드(LD; Laser Diode)나 발광 다이오드(LED; Light Emitting Diode), 근적외선 레이저(NIR; Near Infrared Laser), 포인트 광원, 백색 램프 및 모노크로메이터(monochromator)가 조합된 단색(monochromatic) 조명원, 또는 다른 레이저 광원의 조합일 수 있다. 예를 들어, 광원(10)은 800㎚ 내지 1000㎚의 파장을 가지는 적외선을 발광할 수 있다. 광원(10)으로부터 조사되는 광은 미리 정해진 주파수로 변조된 변조광일 수 있다. 도 1에서는 설명의 편의를 위해 하나의 광원(10)만을 도시하였으나, 복수의 광원들이 렌즈 모듈(20)의 주변에 배열될 수도 있다.
렌즈 모듈(20)은 대상 물체(1)로부터 반사된 광을 수집하여 픽셀 어레이(30)의 픽셀들(PX)에 집중 시킬 수 있다. 예를 들어, 렌즈 모듈(20)은 유리 또는 플라스틱 표면의 집중 렌즈 또는 다른 원통형 광학 원소를 포함할 수 있다. 렌즈 모듈(20)은 광축을 중심으로 정렬된 복수의 렌즈들을 포함할 수 있다.
픽셀 어레이(30)는 2차원 매트릭스(matrix) 구조로 연속적으로 배열된(예를 들어, 컬럼(column) 방향 및 로우(row) 방향으로 연속적으로 배열된) 복수의 단위 픽셀들(PX)을 포함할 수 있다. 단위 픽셀들(PX)은 반도체 기판에 형성될 수 있으며, 각 단위 픽셀(PX)은 렌즈 모듈(20)을 통해 입사되는 광을 광의 세기에 대응하는 전기 신호로 변환하여 픽셀 신호를 출력할 수 있다. 이때, 픽셀 신호는 대상 물체(1)와의 거리를 나타내는 신호일 수 있다. 예를 들어, 각 단위 픽셀(PX)은 CAPD(current-assisted photonic demodulator) 픽셀 또는 QEM(quantum efficiency modulation) 픽셀일 수 있다. 본 개시에서는 CAPD 픽셀을 예로 들어 설명하나, QEM 픽셀 또는 다른 방식의 픽셀에도 본 개시와 실질적으로 동일한 기술적 사상이 적용될 수 있다. 각 단위 픽셀(PX)의 보다 상세한 구조 및 동작에 대해서는 도 2 이하를 참조하여 후술하기로 한다.
제어 블록(40)은 광원(10)을 제어하여 대상 물체(1)에 광을 조사하고, 픽셀 어레이(30)의 단위 픽셀들(PX)을 구동시켜 대상 물체(1)로부터 반사된 광에 대응되는 픽셀 신호들을 처리하여 대상 물체(1)의 표면에 대한 거리를 측정할 수 있다.
이러한 제어 블록(40)은 로우 드라이버(row driver, 41), 복조 드라이버(demodulation driver, 42), 광원 드라이버(light source driver, 43), 타이밍 컨트롤러(timing controller; T/C, 44), 및 리드아웃 회로(readout circuit, 45)를 포함할 수 있다.
로우 드라이버(41)와 복조 드라이버(42)는 제어 회로(control circuit)으로 통칭될 수 있다.
제어 회로는 타이밍 컨트롤러(44)로부터 출력된 타이밍 신호에 응답하여 픽셀 어레이(30)의 단위 픽셀들(PX)을 구동할 수 있다.
제어 회로는 픽셀 어레이(30)의 복수의 로우 라인들(row lines) 중에서 적어도 하나의 로우 라인을 선택 및 제어할 수 있는 제어 신호를 생성할 수 있다. 이러한 제어 신호는 기판 내 픽셀 전류(pixel current)를 발생시키기 위한 복조 제어 신호, 리셋 트랜지스터를 제어하는 리셋 신호, 검출 노드에 축적된 광전하의 전달을 제어하는 전송 신호, 고조도 조건에서 추가적인 정전 용량을 제공하기 위한 플로팅 디퓨전 신호, 선택 트랜지스터를 제어하는 선택 신호 등을 포함할 수 있다. 픽셀 전류는 기판에서 생성된 광전하를 검출 노드 방향으로 이동시키기 위한 전류를 의미할 수 있다.
여기서, 로우 드라이버(41)는 리셋 신호, 전송 신호, 플로팅 디퓨전 신호 및 선택 신호를 생성할 수 있고, 복조 드라이버(42)는 복조 제어 신호를 생성할 수 있다. 본 개시에서는 로우 드라이버(41)와 복조 드라이버(42)가 독립적인 구성으로 설명되었으나, 다른 실시예에 따라 로우 드라이버(41)와 복조 드라이버(42)는 하나의 구성으로 구현되어 픽셀 어레이(30)의 일측에 배치될 수 있다.
광원 드라이버(43)는 타이밍 컨트롤러(44)의 제어에 따라 광원(10)을 구동시킬 수 있는 광 변조 신호(MLS)를 생성할 수 있다. 광 변조 신호(MLS)는 미리 정해진 주파수로 변조된 신호일 수 있다.
타이밍 컨트롤러(44)는 로우 드라이버(41), 복조 드라이버(42), 광원 드라이버(43) 및 리드아웃 회로(45)의 동작을 제어하기 위한 타이밍 신호를 생성할 수 있다.
리드아웃 회로(45)는 타이밍 컨트롤러(44)의 제어에 따라 픽셀 어레이(30)로부터 출력되는 픽셀 신호들을 처리하여 디지털 신호 형태의 픽셀 데이터를 생성할 수 있다. 이를 위해, 리드아웃 회로(45)는 픽셀 어레이(30)로부터 출력된 픽셀 신호들에 대해 상관 이중 샘플링(correlated double sampling)을 수행하기 위한 상관 이중 샘플러(CDS: correlated double sampler)를 포함할 수 있다. 또한, 리드아웃 회로(45)는 상관 이중 샘플러로부터의 출력 신호들을 디지털 신호들로 변환하기 위한 아날로그-디지털 컨버터를 포함할 수 있다. 아울러, 리드아웃 회로(45)는 아날로그-디지털 컨버터로부터 출력되는 픽셀 데이터를 임시 저장하고 타이밍 컨트롤러(44)의 제어에 따라 외부로 출력하기 위한 버퍼 회로를 포함할 수 있다. 한편, 픽셀 어레이(30)가 CAPD 픽셀들로 구성됨에 따라, 픽셀 신호를 전달하기 위한 컬럼 라인은 픽셀 어레이(30)의 한 컬럼당 2개씩 구비될 수 있으며, 각 컬럼 라인으로부터 출력되는 픽셀 신호를 처리하기 위한 구성들 역시 각 컬럼 라인에 대응하여 구비될 수 있다.
광원(10)은 이미지 센싱 장치(ISD)가 촬영하는 장면을 향해 미리 정해진 주파수로 변조된 변조광을 조사하고, 이미지 센싱 장치(ISD)는 장면 내의 대상 물체들(1)로부터 반사된 변조광(즉, 입사광)을 감지하여 각 단위 픽셀(PX)마다 깊이 정보를 생성할 수 있다. 변조광과 입사광 사이에는 이미지 센싱 장치(ISD)와 대상 물체(1) 간의 거리에 따른 시간 지연(time delay)이 존재하게 되는데, 이러한 시간 지연은 이미지 센싱 장치(ISD)가 생성하는 신호와 광원(10)을 제어하는 광 변조 신호(MLS) 간의 위상차(phase difference)로 나타나게 된다. 이미지 프로세서(미도시)는 이미지 센싱 장치(ISD)로부터 출력되는 신호에 나타난 위상차를 연산하여 각 단위 픽셀(PX)마다의 깊이 정보를 포함하는 깊이 이미지를 생성할 수 있다.
도 2는 도 1에 도시된 픽셀의 레이아웃의 일 예를 간략히 나타낸 도면이다.
도 2를 참조하면, 픽셀(200)은 도 1에 도시된 픽셀(PX) 중 어느 하나일 수 있으며, 설명의 편의상 하나의 픽셀(200)을 예로 들어 설명하나, 픽셀 어레이(30)에 포함된 임의의 픽셀에 실질적으로 동일한 구조 및 동작이 적용될 수 있다.
픽셀(200)은 제1 탭(TA1), 제2 탭(TB2), 제3 탭(TB3), 제4 탭(TA4), 가이드 웰 영역(GW), 포텐셜 제어 영역(PC), 픽셀 트랜지스터 영역(PTA), 제1 내지 제4 전압 안정화 영역(VS1~VS4), STI(shallow trench isolation) 영역(STI), 및 제1 내지 제4 웰 벙커 영역(well bunker area, WBA1~WBA4)을 포함할 수 있다. 본 개시에서는 하나의 픽셀(200) 내에 4개의 탭들(TA1, TB2, TB3, TA4)이 포함되는 것으로 예시하여 설명하나, 본 발명의 범위는 이에 한정되지 않는다. 즉, 하나의 픽셀(200) 내에 3개 이하 또는 5개 이상의 탭들이 포함될 수 있으며, 이 경우 복수의 탭들은 서로 동일하거나 서로 다른 종류(또는 타이밍)의 복조 제어 신호를 인가받을 수 있다.
제1 탭(TA1)과 제4 탭(TA4)은 서로 동일한 복조 제어 신호를 수신하는 제1 탭 그룹으로 정의될 수 있고, 제2 탭(TB2)과 제3 탭(TB3)은 서로 동일한 복조 제어 신호를 수신하는 제2 탭 그룹으로 정의될 수 있다. 제1 탭 그룹과 제2 탭 그룹은 서로 다른 복조 제어 신호를 수신할 수 있으며, 제1 탭 그룹이 수신하는 복조 제어 신호를 제1 복조 제어 신호로 정의하고 제2 탭 그룹이 수신하는 복조 제어 신호를 제2 복조 제어 신호로 정의할 수 있다.
제1 탭(TA1)과 제4 탭(TA4)은 제1 사선 방향을 따라 픽셀(200)의 중심의 양측에 배치되고, 제2 탭(TB2)과 제3 탭(TB3)은 제2 사선 방향을 따라 픽셀(200)의 중심의 양측에 배치될 수 있다. 여기서, 제1 사선 방향은 픽셀(200)의 좌상측에 위치한 제1 꼭지점과 우하측에 위치한 제4 꼭지점을 지나는 직선(A-A')을 지나는 사선 방향을 의미할 수 있고, 제2 사선 방향은 픽셀(200)의 우상측에 위치한 제2 꼭지점과 좌하측에 위치한 제3 꼭지점을 지나는 직선(B-B')을 지나는 사선 방향을 의미할 수 있다. 따라서, 제1 탭(TA1)과 제4 탭(TA4)은 픽셀(200)의 중심에 대해 제1 사선 방향을 따라 서로 마주보도록 배치되고, 제2 탭(TB2)과 제3 탭(TB3)은 픽셀(200)의 중심에 대해 제2 사선 방향을 따라 서로 마주보도록 배치될 수 있다.
제1 탭(TA1)은 제1 제어 노드(CA1), 제1 검출 노드(DA1) 및 제1 하부 웰 영역(BW1)를 포함할 수 있다.
제1 제어 노드(CA1)가 사각 형태를 갖고, 제1 검출 노드(DA1)가 제1 제어 노드(CA1)의 상변 및 좌변을 둘러싸는 형태로 예시되어 있으나, 본 발명의 범위는 이에 한정되지 않는다. 이러한 제1 검출 노드(DA1)의 형태는 제1 제어 노드(CA1)를 보다 넓은 면적으로 둘러싸도록 하기 위함이며, 이러한 형태를 갖는 제1 검출 노드(DA1)는 제1 제어 노드(CA1)에 의해 형성되는 포텐셜 구배(potential gradient)를 따라 이동하는 신호 캐리어를 보다 용이하게 캡쳐할 수 있다. 본 개시에서 언급되는 포텐셜은 전기적 포텐셜(electrical potential)을 의미할 수 있다.
제1 하부 웰 영역(BW1)은 제1 제어 노드(CA1) 및 제1 검출 노드(DA1)와 평면 상에서 오버랩되도록 배치되고, 제1 제어 노드(CA1)보다 넓은 면적을 가질 수 있다. 제1 하부 웰 영역(BW1)은 제1 제어 노드(CA1) 및 제1 검출 노드(DA1)와 수직적으로 이격되어 배치되며, 제1 제어 노드(CA1) 및 제1 검출 노드(DA1)와, 제1 하부 웰 영역(BW1) 사이에는 가이드 웰 영역(GW)이 배치될 수 있다.
제1 제어 노드(CA1)와 제1 검출 노드(DA1)는 서로 접하도록 배치되어 반대 도핑을 통한 정션 분리(junction isolation)를 이용해 물리적으로 분리될 수 있다.
다른 실시예에 따라, 제1 제어 노드(CA1)와 제1 검출 노드(DA1)는 소정 거리만큼 이격되어 배치될 수 있고, 제1 제어 노드(CA1)와 제1 검출 노드(DA1) 사이에는 절연 물질이 배치될 수 있다.
제2 탭(TB2)은 제2 제어 노드(CB2), 제2 검출 노드(DB2) 및 제2 하부 웰 영역(BW2)를 포함할 수 있다.
제2 제어 노드(CB2)가 사각 형태를 갖고, 제2 검출 노드(DB2)가 제2 제어 노드(CB2)의 상변 및 우변을 둘러싸는 형태로 예시되어 있으나, 본 발명의 범위는 이에 한정되지 않는다. 이러한 제2 검출 노드(DB2)의 형태는 제2 제어 노드(CB2)를 보다 넓은 면적으로 둘러싸도록 하기 위함이며, 이러한 형태를 갖는 제2 검출 노드(DB2)는 제2 제어 노드(CB2)에 의해 형성되는 포텐셜 구배를 따라 이동하는 신호 캐리어를 보다 용이하게 캡쳐할 수 있다.
제2 하부 웰 영역(BW2)은 제2 제어 노드(CB2) 및 제2 검출 노드(DB2)와 평면 상에서 오버랩되도록 배치되고, 제2 제어 노드(CB2)보다 넓은 면적을 가질 수 있다. 제2 하부 웰 영역(BW2)은 제2 제어 노드(CB2) 및 제2 검출 노드(DB2)와 수직적으로 이격되어 배치되며, 제2 제어 노드(CB2) 및 제2 검출 노드(DB2)와, 제2 하부 웰 영역(BW2) 사이에는 가이드 웰 영역(GW)이 배치될 수 있다.
제2 제어 노드(CB2), 제2 검출 노드(DB2) 및 제2 하부 웰 영역(BW2)의 배치 형태와 구조는 위의 차이점을 제외하고는 제1 제어 노드(CA1), 제1 검출 노드(DA1) 및 제1 하부 웰 영역(BW1)의 배치 형태와 구조에 대응되는 바 중복되는 설명은 생략하기로 한다.
또한, 제3 탭(TB3)은 제2 탭(TB2)과는 배치된 위치, 및 제3 검출 노드(DB3)가 제3 제어 노드(CB3)의 하변 및 좌변을 둘러싼다는 점을 제외하고는 제2 탭(TB2)의 배치 형태와 구조와 실질적으로 동일한 바 중복되는 설명은 생략하기로 한다.
아울러, 제4 탭(TA4)은 제1 탭(TA1)과는 배치된 위치, 및 제4 검출 노드(DA4)가 제4 제어 노드(CA4)의 하변 및 우변을 둘러싼다는 점을 제외하고는 제1 탭(TA1)의 배치 형태와 구조와 실질적으로 동일한 바 중복되는 설명은 생략하기로 한다.
가이드 웰 영역(GW)은 제1 내지 제4 제어 노드(CA1, CB2, CB3, CA4)를 둘러싸면서 제1 내지 제4 검출 노드(DA1, DB2, DB3, DA4) 각각의 적어도 일부, 및 제1 내지 제4 하부 웰 영역(BW1~BW4) 각각의 적어도 일부와 오버랩되도록 배치될 수 있다. 가이드 웰 영역(GW)은 제1 내지 제4 제어 노드(CA1, CB2, CB3, CA4)와는 다른 도전형의 불순물로 도핑되고, 전기적으로 플로팅된 영역일 수 있다.
가이드 웰 영역(GW)은 제1 내지 제4 제어 노드(CA1, CB2, CB3, CA4) 각각 및 제1 내지 제4 하부 웰 영역(BW1~BW4) 각각과 접하도록 배치됨에 따라 PN 접합에 의해 생성되는 공핍 영역을 포함할 수 있다. 제1 내지 제4 제어 노드(CA1, CB2, CB3, CA4) 각각에 인접하는 공핍 영역의 포텐셜은 제1 내지 제4 제어 노드(CA1, CB2, CB3, CA4) 각각에 인가되는 전압(즉, 제1 또는 제2 복조 제어 신호)에 따라 제어될 수 있다. 예를 들어, 제1 및 제4 제어 노드(CA1, CA4)에 활성화 전압이 인가되고, 제2 및 제3 제어 노드(CB2, CB3)에 비활성화 전압이 인가된다고 가정하기로 한다. 이때 제1 및 제4 제어 노드(CA1, CA4)에 인접한 공핍 영역은 PN junction을 유지하기 위해 순간적으로 포텐셜이 상승하게 되고, 제2 및 제3 제어 노드(CB2, CB3)에 인접한 공핍 영역은 상대적으로 낮은 포텐셜을 갖게 된다. 이에 따라 기판에서 생성된 광전하는 포텐셜이 높은 제1 및 제4 제어 노드(CA1, CA4)에 인접한 공핍 영역을 통해 이동하여 제1 및 제4 검출 노드(DA1, DA4)에 의해 캡쳐될 수 있다.
즉, 가이드 웰 영역(GW)은 기판에서 생성된 광전하가 해당 검출 노드로 이동할 수 있도록 포텐셜 구배를 제공할 수 있다. 본 발명의 일 실시예에 따르면, 신호 캐리어를 이동시키기 위해 별도의 전류(예컨대, 홀 전류)를 발생시키지 않고도, 공핍 영역의 포텐셜을 순간적으로 제어함으로써 전력 낭비 없이 빠른 속도로 복조 동작을 수행할 수 있다. 즉, 본 발명의 일 실시예와 같이, 플로팅된 가이드 웰 영역(GW)의 포텐셜을 조절하여 변조광으로부터 생성된 광전하를 캡쳐하는 방식은 well based optical modulator 방식으로 정의될 수 있다.
여기서, 가이드 웰 영역(GW)의 내부는 탭들(TA1, TB2, TB3, TA4)과의 PN 접합으로 인해 대부분 공핍 영역으로 채워지므로, 캐리어(즉, 홀(hole)과 전자(electron))가 존재하지 않는 공핍 영역의 특성상 가이드 웰 영역(GW)의 내부에서 활성화된 탭과 비활성화된 탭 사이에는 홀 전류가 거의 흐르지 않으며, 본 개시에서는 활성화된 탭과 비활성화된 탭 사이에 흐르는 홀 전류는 없다고 가정하기로 한다.
가이드 웰 영역(GW)은 제1 내지 제4 하부 웰 영역(BW~BW4)과 오버랩되지 않는 웰 개방부(WO)를 포함할 수 있다. 웰 개방부(WO)는 제1 내지 제4 하부 웰 영역(BW~BW4)이 배치되지 않는 영역으로서 기판 내의 광전하가 가이드 웰 영역(GW)의 내부로 유입되는 통로에 해당할 수 있다.
웰 개방부(WO)는 포텐셜 제어 영역(PC)과 오버랩되어 배치될 수 있고, 웰 개방부(WO)에 해당하는 가이드 웰 영역(GW)의 포텐셜은 포텐셜 제어 영역(PC)에 인가되는 전압에 따라 제어될 수 있다.포텐셜 제어 영역(PC)은 픽셀(200)의 중심 또는 제1 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심에 배치될 수 있다.
포텐셜 제어 영역(PC)은 로우 드라이버(41) 또는 복조 드라이버(42)에 의해 생성되는 포텐셜 제어 전압에 의해 전위가 제어될 수 있다. 포텐셜 제어 전압은 제1 복조 제어 신호 및 제2 복조 제어 신호의 활성화 전압의 절대값보다 작고, 비활성화 전압의 절대값보다 큰 절대값을 갖는 전압일 수 있다. 또한, 활성화 전압과 비활성화 전압의 극성이 동일하다고 가정하면, 포텐셜 제어 전압은 활성화 전압과 비활성화 전압의 극성과 반대인 극성을 가질 수 있다. 일 실시예에 따라, 포텐셜 제어 전압은 활성화 전압과 비활성화 전압의 평균 전압(예컨대, 0.6V)에 해당하는 절대값을 가질 수 있다. 불필요한 전력 소모를 줄일 수 있도록 포텐셜 제어 영역(PC)은 픽셀(200)이 동작하는 구간에서만 포텐셜 제어 전압을 공급받을 수 있다.
포텐셜 제어 전압을 인가받음에 따라, 포텐셜 제어 영역(PC)은 제1 내지 제4 탭(TA1, TB2, TB3, TA4)을 향해 광전하가 용이하게 이동할 수 있도록 포텐셜 구배를 형성할 수 있다. 예를 들어, 제1 탭(TA1)과 제4 탭(TA4)에 활성화 전압이 인가되고 제2 탭(TB2)과 제3 탭(TB3)에 비활성화 전압이 인가되는 경우, 제1 탭(TA1)과 제4 탭(TA4)에 인접한 가이드 웰 영역(GW)은 가장 높은 포텐셜을 갖고, 제2 탭(TB2)과 제3 탭(TB3)에 인접한 가이드 웰 영역(GW)은 가장 낮은 포텐셜을 갖게 되며, 웰 개방부(WO)에 해당하는 가이드 웰 영역(GW)은 중간 포텐셜을 가질 수 있다. 이에 따라, 기판 내에서 생성된 광전하는 웰 개방부(WO)로 유입되어 포텐셜 구배에 의해 제1 탭(TA1)과 제4 탭(TA4)으로 쉽게 이동하여 캡쳐될 수 있다.
픽셀 트랜지스터 영역(PTA)은 제1 내지 제4 탭(TA1, TB2, TB3, TA4)이 배치되는 영역을 둘러싸는 형태로 배치될 수 있다. 픽셀 트랜지스터 영역(PTA)은 제1 탭 그룹에 해당하는 제1 탭(TA1) 및 제4 탭(TA4)에 의해 캡쳐된 광전하를 처리하기 위한 픽셀 트랜지스터들(도 3의 TX1, RX1, BX1, SF1, SX1), 및 제2 탭 그룹에 해당하는 제2 탭(TB2) 및 제3 탭(TB3)에 의해 캡쳐된 광전하를 처리하기 위한 픽셀 트랜지스터들(도 3의 TX2, RX2, BX2, SF2, SX2)을 포함할 수 있다. 일 실시예에 따라, 픽셀 트랜지스터 영역(PTA)에 포함되는 픽셀 트랜지스터들은 서로 인접하는 픽셀들 간의 경계를 따라 일렬로 배치될 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
제1 내지 제4 전압 안정화 영역(VS1~VS4)은 각각 픽셀(200)의 제1 내지 제4 꼭지점에 배치될 수 있다.
픽셀 트랜지스터 영역(PTA)에 포함되는 트랜지스터들 각각은 기판의 일면에 형성된 절연막 상에 배치된 게이트 전극으로 구성되는 게이트, 기판 내부에서 게이트 전극의 양측에 배치된 불순물 영역들로 구성되는 소스와 드레인, 및 기판 내부에서 게이트 전극의 하부 영역에 해당하는 채널 영역을 포함할 수 있다. 또한, 소스와 드레인은 P형 불순물이 소정의 농도로 도핑된 P-well로 둘러싸일 수 있으며, P-well은 게이트 전극의 하부 영역에도 연장되어 배치될 수 있다. P-well은 제1 내지 제4 전압 안정화 영역(VS1~VS4)의 하부로도 연장되어 제1 내지 제4 전압 안정화 영역(VS1~VS4)에 접하여 둘러쌀 수 있다. 달리 말하면, 전압 안정화 영역을 둘러싸는 P-well은 인접하는 픽셀 트랜지스터의 하부까지 연장될 수 있다.
제1 내지 제4 전압 안정화 영역(VS1~VS4)은 기판 내에 P-well보다 높은 농도로 도핑된 P+ 불순물 영역일 수 있다.
제1 내지 제4 전압 안정화 영역(VS1~VS4)은 특정 전압(예컨대, 접지 전압)을 공급받아 제1 내지 제4 전압 안정화 영역(VS1~VS4)에 접하는 P-well의 전압을 특정 전압으로 고정할 수 있다. 여기서, 특정 전압은 비활성화 전압(또는 접지 전압)을 의미할 수 있다. P-well은 픽셀 트랜지스터 영역(PTA)의 하부에 배치되어 각 픽셀 트랜지스터의 바디(body)를 형성할 수 있으며, P-well의 전압은 각 픽셀 트랜지스터의 문턱 전압(threshold voltage)에 영향을 미칠 수 있다. 제1 내지 제4 전압 안정화 영역(VS1~VS4)은 픽셀 트랜지스터들의 바디 전압(body voltage)를 공급함으로써 픽셀 트랜지스터 영역(PTA)에 포함된 각 픽셀 트랜지스터의 안정적인 동작을 보장할 수 있다.
픽셀 어레이(30)에 포함된 전압 안정화 영역들은 서로 메쉬(mesh) 형태로 전기적으로 연결될 수 있다. 이러한 연결로 인해 접지 전압을 공급하기 위한 신호선의 IR drop으로 인해 특정 전압 안정화 영역에 정상적으로 접지 전압이 공급되지 못하는 현상을 방지할 수 있다.
STI 영역(STI)은 제1 내지 제4 탭(TA1, TB2, TB3, TA4)이 배치되는 영역을 둘러싸는 형태로 배치될 수 있고, 픽셀 트랜지스터 영역(PTA)에 의해 둘러싸일 수 있다. 즉, STI 영역(STI)은 제1 내지 제4 탭(TA1, TB2, TB3, TA4)이 배치되는 영역과 픽셀 트랜지스터 영역(PTA) 사이에 배치되어 두 영역을 분리할 수 있다.
STI 영역(STI)은 STI 공정에 의해 형성된 트렌치(trench)(또는 STI 구조) 내부에 절연 물질을 갭필(gap-fill)함에 의해 형성되는 절연층을 포함할 수 있다. 예를 들어, 절연 물질은 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수), 실리콘 산화막(SixOy, 여기에서 x, y는 자연수), 실리콘 질화막(SixNy, 여기에서 x, y는 자연수) 중 적어도 하나를 포함할 수 있다. STI 영역(STI)의 트렌치는 기판의 일 면(예컨대, 전면)으로부터 소정의 깊이를 갖도록 식각된 구조일 수 있다.
제1 내지 제4 웰 벙커 영역(WBA1~WBA4) 각각은 꺾쇠 형태를 가질 수 있다. 제1 내지 제4 웰 벙커 영역(WBA1~WBA4) 각각은 STI 영역(STI)의 내부에 배치되고, STI 영역(STI)의 각 변을 따라 연장되고, STI 영역(STI)이 제1 사선 방향 또는 제2 사선 방향과 교차되는 코너들 각각에 배치될 수 있다. 달리 말하면, 제1 내지 제4 웰 벙커 영역(WBA1~WBA4) 각각은 제1 내지 제4 전압 안정화 영역(VS1~VS4) 각각과, 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 각각의 사이에 배치될 수 있다.
제1 내지 제4 웰 벙커 영역(WBA1~WBA4) 각각은 STI 영역(STI)을 형성하기 위한 STI 공정시 STI 공정이 제외(또는 생략)된 영역일 수 있다. 즉, 제1 내지 제4 웰 벙커 영역(WBA1~WBA4) 각각은 트렌치(또는 STI 구조) 및 절연층을 포함하지 않을 수 있다. 따라서, 제1 내지 제4 웰 벙커 영역(WBA1~WBA4) 각각을 중심으로 상하 또는 좌우로 인접한 STI 영역(STI)은 제1 내지 제4 웰 벙커 영역(WBA1~WBA4) 각각에 의해 분리(또는 단절)될 수 있다.
제1 내지 제4 웰 벙커 영역(WBA1~WBA4) 중 서로 인접하는 두 웰 벙커 영역들 사이에는 벙커 단절 영역(bunker disconnection area, BDA1~BDA4)이 배치될 수 있다. 즉, 제1 및 제4 웰 벙커 영역(WBA1, WBA4) 사이에는 제1 벙커 단절 영역(BDA1)이, 제1 및 제2 웰 벙커 영역(WBA1, WBA2) 사이에는 제2 벙커 단절 영역(BDA2)이, 제2 및 제3 웰 벙커 영역(WBA2, WBA3) 사이에는 제3 벙커 단절 영역(BDA3)이, 제3 및 제4 웰 벙커 영역(WBA1, WBA2) 사이에는 제4 벙커 단절 영역(BDA4)이, 각각 배치될 수 있다.
제1 내지 제4 벙커 단절 영역(BDA1~BDA4) 각각은 STI 영역(STI)의 일부에 해당하는 영역으로서, STI 영역(STI)과 마찬가지로 트렌치(또는 STI 구조) 및 절연층을 포함할 수 있다. 제1 내지 제4 벙커 단절 영역(BDA1~BDA4) 각각은 서로 인접하는 웰 벙커 영역들이 연결되지 않고 단절되도록 배치될 수 있다.
제1 내지 제4 웰 벙커 영역(WBA1~WBA4) 각각에서 연장되는 방향이 꺾이는 지점을 제1 내지 제4 벤딩(bending) 지점으로 정의하기로 한다. 제1 웰 벙커 영역(WBA1)이 제1 웰 벙커 영역(WBA1)의 제1 벤딩 지점으로부터 제1 방향(수평 방향 또는 로우 방향)을 따라 연장되는 길이는 제1 웰 벙커 영역(WBA1)이 제1 벤딩 지점으로부터 제2 방향(수직 방향 또는 컬럼 방향)을 따라 연장되는 길이보다 길 수 있다. 제2 웰 벙커 영역(WBA2)이 제2 웰 벙커 영역(WBA2)의 제2 벤딩 지점으로부터 제2 방향을 따라 연장되는 길이는 제2 웰 벙커 영역(WBA2)이 제2 벤딩 지점으로부터 제1 방향을 따라 연장되는 길이보다 길 수 있다. 제3 웰 벙커 영역(WBA3)이 제3 웰 벙커 영역(WBA3)의 제3 벤딩 지점으로부터 제1 방향을 따라 연장되는 길이는 제3 웰 벙커 영역(WBA3)이 제3 벤딩 지점으로부터 제2 방향을 따라 연장되는 길이보다 길 수 있다. 제4 웰 벙커 영역(WBA4)이 제4 웰 벙커 영역(WBA4)의 제4 벤딩 지점으로부터 제2 방향을 따라 연장되는 길이는 제4 웰 벙커 영역(WBA4)이 제4 벤딩 지점으로부터 제1 방향을 따라 연장되는 길이보다 길 수 있다.
또한, 제1 웰 벙커 영역(WBA1)과 제1 벙커 단절 영역(BDA1)은 픽셀(200)의 중심을 기준으로 시계방향으로 90도 회전되어 제2 웰 벙커 영역(WBA2)과 제2 벙커 단절 영역(BDA2)에 각각 겹쳐질 수 있다. 제2 웰 벙커 영역(WBA2)과 제2 벙커 단절 영역(BDA2)은 픽셀(200)의 중심을 기준으로 시계방향으로 90도 회전되어 제3 웰 벙커 영역(WBA3)과 제3 벙커 단절 영역(BDA3)에 각각 겹쳐질 수 있다. 제3 웰 벙커 영역(WBA3)과 제3 벙커 단절 영역(BDA3)은 픽셀(200)의 중심을 기준으로 시계방향으로 90도 회전되어 제4 웰 벙커 영역(WBA4)과 제4 벙커 단절 영역(BDA4)에 각각 겹쳐질 수 있다. 제4 웰 벙커 영역(WBA4)과 제4 벙커 단절 영역(BDA4)은 픽셀(200)의 중심을 기준으로 시계방향으로 90도 회전되어 제1 웰 벙커 영역(WBA1)과 제1 벙커 단절 영역(BDA1)에 각각 겹쳐질 수 있다.
즉, 제1 내지 제4 웰 벙커 영역(WBA1~WBA4)은 서로에 대해 픽셀(200)의 중심을 기준으로 회전 대칭(rotational symmetry)일 수 있다.
한편, 제1 내지 제4 웰 벙커 영역(WBA1~WBA4)은 픽셀(200)의 중심을 지나면서 제1 방향을 따라 연장되는 직선인 제1 직선 또는 픽셀(200)의 중심을 지나면서 제2 방향을 따라 연장되는 직선인 제2 직선을 기준으로 서로 비대칭일 수 있다. 즉, 제1 벙커 단절 영역(BDA1)은 제1 직선의 상측에 위치하고, 제2 직선을 기준으로 제1 벙커 단절 영역(BDA1)의 반대편에 배치되는 제3 벙커 단절 영역(BDA3)은 제1 직선의 하측에 위치할 수 있다. 또한, 제2 벙커 단절 영역(BDA2)은 제2 직선의 우측에 위치하고, 제1 직선을 기준으로 제2 벙커 단절 영역(BDA2)의 반대편에 배치되는 제4 벙커 단절 영역(BDA4)은 제2 직선의 좌측에 위치할 수 있다.
즉, 제1 내지 제4 웰 벙커 영역(WBA1~WBA4)은 서로에 대해 제1 직선 또는 제2 직선을 기준으로 좌우 비대칭(bilateral asymmetry)일 수 있다.
도 3은 도 2에 도시된 픽셀의 회로도를 나타낸 도면이다.
도 3을 참조하면, 픽셀(300)은 도 2에 도시된 픽셀(200)을 회로도로 나타낸 것이다. 크게 광전 변환 영역(310)과 신호 처리 영역(320)을 포함할 수 있다.
광전 변환 영역(310)은 광전 변환 소자(PD) 및 제1 내지 제4 가변 저항(VR1~VR4)을 포함할 수 있다.
광전 변환 소자(PD)는 입사광의 세기에 대응하는 광전하를 생성 및 축적할 수 있다.
상술한 바와 같이, 제1 내지 제4 탭(TA1, TB2, TB3, TA4)은 기판 내부에 형성될 수 있으며, 기판 내부에서에서는 광이 입사됨에 따라 입사광의 세기에 대응하는 광전하가 생성 및 축적될 수 있다. 즉, 광전 변환 소자(PD)는 기판 내부에서 입사광에 의해 광전하가 생성되는 영역에 해당할 수 있다.
광전 변환 소자(PD)의 일측은 제1 내지 제4 가변 저항(VR1~VR4)과 연결되고, 광전 변환 소자(PD)의 타측은 기판 전압(Vsub)을 수신할 수 있다. 여기서, 기판 전압(Vsub)은 도 4에서 설명되는 표면 도핑 영역(404)에 인가되는 기판 전압일 수 있다.
제1 가변 저항(VR1)은 광전 변환 소자(PD)의 일측과 제1 공통 노드(CN1) 사이에 접속될 수 있다. 제1 가변 저항(VR1)은 제1 복조 제어 신호(DCS1)에 응답하여 광전 변환 소자(PD)에 축적된 광전하를 제1 공통 노드(CN1)로 전달할 수 있다. 제1 복조 제어 신호(DCS1)는 활성화 전압(예컨대, 1.2V)과 비활성화 전압(예컨대, 0V)을 가질 수 있다.
제1 복조 제어 신호(DCS1)가 활성화 전압을 갖는 경우, 제1 가변 저항(VR1)은 상대적으로 낮은 저항을 갖게 되어 광전 변환 소자(PD)에 축적된 광전하가 제1 공통 노드(CN1)로 전달될 수 있다. 반대로, 제1 복조 제어 신호(DCS1)가 비활성화 전압을 갖는 경우, 제1 가변 저항(VR1)은 상대적으로 높은 저항을 갖게 되어 광전 변환 소자(PD)에 축적된 광전하가 제1 공통 노드(CN1)로 전달되지 않을 수 있다.
제2 가변 저항(VR2)은 광전 변환 소자(PD)의 일측과 제2 공통 노드(CN2) 사이에 접속될 수 있다. 제2 가변 저항(VR2)은 제2 복조 제어 신호(DCS2)에 응답하여 광전 변환 소자(PD)에 축적된 광전하를 제2 공통 노드(CN2)로 전달할 수 있다. 제2 복조 제어 신호(DCS2)는 활성화 전압(예컨대, 1.2V)과 비활성화 전압(예컨대, 0V)을 가질 수 있다.
제2 복조 제어 신호(DCS2)가 활성화 전압을 갖는 경우, 제2 가변 저항(VR2)은 상대적으로 낮은 저항을 갖게 되어 광전 변환 소자(PD)에 축적된 광전하가 제2 공통 노드(CN2)로 전달될 수 있다. 반대로, 제2 복조 제어 신호(DCS2)가 비활성화 전압을 갖는 경우, 제2 가변 저항(VR2)은 상대적으로 높은 저항을 갖게 되어 광전 변환 소자(PD)에 축적된 광전하가 제2 공통 노드(CN2)로 전달되지 않을 수 있다.
제3 가변 저항(VR3)은 제2 가변 저항(VR2)과 병렬로 광전 변환 소자(PD)의 일측과 제2 공통 노드(CN2) 사이에 접속되고, 제2 복조 제어 신호(DCS2)에 응답하여 광전 변환 소자(PD)에 축적된 광전하를 제2 공통 노드(CN2)로 전달할 수 있다. 제3 가변 저항(VR3)의 동작은 제2 가변 저항(VR2)과 실질적으로 동일한 바, 중복되는 설명은 생략하기로 한다.
제4 가변 저항(VR4)은 제1 가변 저항(VR1)과 병렬로 광전 변환 소자(PD)의 일측과 제1 공통 노드(CN1) 사이에 접속되고, 제1 복조 제어 신호(DCS1)에 응답하여 광전 변환 소자(PD)에 축적된 광전하를 제1 공통 노드(CN1)로 전달할 수 있다. 제4 가변 저항(VR4)의 동작은 제1 가변 저항(VR1)과 실질적으로 동일한 바, 중복되는 설명은 생략하기로 한다.
제1 내지 제4 가변 저항(VR1~VR4) 각각은 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 각각을 회로 소자로 모델링(modeling)한 것에 해당할 수 있다.
이하에서는 제1 내지 제4 탭(TA1, TB2, TB3, TA4)의 실제적인 동작에 대해 설명하기로 하며, 제3 탭(TB3)의 동작과 제4 탭(TA4)의 동작은 제2 탭(TB2)의 동작과 제1 탭(TA1)의 동작에 각각 상응하는 바, 제1 탭(TA1)과 제2 탭(TB2)의 동작을 중심으로 설명하기로 한다.
제1 탭(TA1)은 제1 제어 노드(CA1)와 제1 검출 노드(DA1)를 포함하며, 제2 탭(TB2)은 제2 제어 노드(CB2)와 제2 검출 노드(DB2)를 포함할 수 있다.
제1 및 제2 제어 노드(CA1, CB2)와, 제1 및 제2 검출 노드(DA1, DB2)는 기판 내부에 형성될 수 있다. 예컨대, 기판은 P형 반도체 기판이고, 제1 및 제2 제어 노드(CA1, CB2)는 P형 불순물 영역이고, 제1 및 제2 검출 노드(DA1, DB2)는 N형 불순물 영역일 수 있다. 본 개시에서 P형은 제1 도전형, N형은 제2 도전형으로 각각 정의될 수 있다.
또한, 제1 제어 노드(CA1)와 제2 제어 노드(CB2)는 가이드 웰 영역(GW)과 접하도록 배치되고, 가이드 웰 영역(GW)은 N형 불순물 영역일 수 있다. 즉, P형 불순물 영역인 제1 제어 노드(CA1)와 제2 제어 노드(CB2) 각각은 N형 불순물 영역인 가이드 웰 영역(GW)과의 사이에서 PN 접합(junction)을 형성하고, 이에 따라 가이드 웰 영역(GW)은 제1 제어 노드(CA1)와 제2 제어 노드(CB2) 각각에 인접하는 위치에 공핍 영역을 포함할 수 있다.
제1 및 제2 제어 노드(CA1, CB2) 각각은 복조 드라이버(42)로부터 제1 및 제2 복조 제어 신호(DCS1, DCS2)를 각각 수신할 수 있다. 제1 복조 제어 신호(DCS1)와 제2 복조 제어 신호(DCS2) 간의 전위차는 입사광에 의해 기판 내에 생성된 신호 캐리어(signal carrier)인 광전하의 흐름을 제어하는 포텐셜 구배를 발생시킨다. 제1 복조 제어 신호(DCS1)의 전위가 제2 복조 제어 신호(DCS2)의 전위보다 높은 경우, 제1 제어 노드(CA1)로부터 제2 제어 노드(CB2)로 갈수록 포텐셜이 낮아지는 포텐셜 구배가 형성된다. 제1 복조 제어 신호(DCS1)의 전위가 제2 복조 제어 신호(DCS2)의 전위보다 낮은 경우, 제2 제어 노드(CB2)로부터 제1 제어 노드(CA1)로 갈수록 포텐셜이 낮아지는 포텐셜 구배가 형성된다.
제1 및 제2 검출 노드(DA1, DB2) 각각은 포텐셜 구배에 따라 포텐셜이 낮은 영역으로부터 포텐셜이 높은 영역으로 이동하는 광전하를 캡쳐(capture)하고 축적하는 기능을 수행할 수 있다.
일 실시예에 따라, 광전 변환 영역(310)의 광전하 캡쳐는 순차적인 시간 구간들인 제1 구간 및 제2 구간에 걸쳐 수행될 수 있다. 본 개시에서는 제1 내지 제4 탭(TA1, TB2, TB3, TA4)이 2 종류의 복조 제어 신호를 이용하는 2-phase demodulation 방식에 따라 동작하는 것을 전제로 설명하나, 다른 실시예에 따라 제1 내지 제4 탭(TA1, TB2, TB3, TA4)이 4 종류의 복조 제어 신호를 이용하는 4-phase demodulation 방식에 따라 동작할 수도 있다.
제1 구간에서, 픽셀(300) 내부로 입사된 입사광은 광전 효과에 따라 광전 변환되어, 입사광의 세기에 대응하는 전자 및 정공 쌍을 발생시킬 수 있다. 본 개시에서 입사광의 세기에 대응하여 생성된 전자는 광전하를 의미할 수 있다. 이때, 복조 드라이버(42)는 제1 제어 노드(CA1)에 제1 복조 제어 신호(DCS1)를 인가하고, 제2 제어 노드(CB2)에 제2 복조 제어 신호(DCS2)를 인가할 수 있다. 여기서, 제1 복조 제어 신호(DCS1)의 전압은 제2 복조 제어 신호(DCS2)의 전압보다 높을 수 있다. 즉, 제1 복조 제어 신호(DCS1)의 전압은 활성화 전압(예컨대, 1.2V)이고, 그리고 제2 복조 제어 신호(DCS2)의 전압은 비활성화 전압(예컨대, 0V)일 수 있다.
제1 복조 제어 신호(DCS1)의 전압과 제2 복조 제어 신호(DCS2)의 전압 간의 전압 차로 인해 제1 제어 노드(CA1)로 갈수록 포텐셜이 높아지는 포텐셜 구배가 형성될 수 있다. 즉, 기판 내의 전자는 제1 제어 노드(CA1) 방향으로 이동하게 된다.
입사광의 광량에 대응하여 기판 내에 전자가 발생하며, 발생된 전자는 제1 제어 노드(CA1) 방향으로 이동하게 되어 제1 제어 노드(CA1)에 인접한 제1 검출 노드(DA1)에 의해 캡쳐될 수 있다. 따라서, 기판 내의 전자는 입사광의 광량을 검출하는 신호 캐리어로 이용될 수 있다.
제1 구간에 연속되는 제2 구간에서, 픽셀(300) 내부로 입사된 입사광은 광전 효과에 따라 광전 변환되어, 입사광의 세기에 대응하는 전자 및 정공 쌍을 발생시킬 수 있다. 이때, 복조 드라이버(42)는 제1 제어 노드(CA1)에 제1 복조 제어 신호(DCS1)를 인가하고, 제2 제어 노드(CB2)에 제2 복조 제어 신호(DCS2)를 인가할 수 있다. 여기서, 제1 복조 제어 신호(DCS1)의 전압은 제2 복조 제어 신호(DCS2)의 전압보다 낮을 수 있다. 이때, 제1 복조 제어 신호(DCS1)의 전압은 비활성화 전압(예컨대, 0V)이고, 그리고 제2 복조 제어 신호(DCS2)의 전압은 활성화 전압(예컨대, 1.2V)일 수 있다.
제1 복조 제어 신호(DCS1)의 전압과 제2 복조 제어 신호(DCS2)의 전압 간의 전압차로 인해 제2 제어 노드(CB2)로 갈수록 포텐셜이 높아지는 포텐셜 구배가 형성될 수 있다. 즉, 기판 내의 전자는 제2 제어 노드(CB2) 방향으로 이동하게 된다.
즉, 입사광의 광량에 대응하여 기판 내에 전자가 발생하며, 발생된 전자는 제2 제어 노드(CB2) 방향으로 이동하게 되어 제2 제어 노드(CB2)에 인접한 제2 검출 노드(DB2)에 의해 캡쳐될 수 있다. 따라서, 기판 내의 전자는 입사광의 광량을 검출하는 신호 캐리어로 이용될 수 있다.
실시예에 따라, 제1 구간과 제2 구간의 순서는 변경될 수도 있다.
제1 탭(TA1)과 제4 탭(TA4)에 활성화 전압을 갖는 제1 복조 제어 신호(DCS1)가 인가되고 제2 탭(TB2)과 제3 탭(TB3)에 비활성화 전압을 갖는 제2 복조 제어 신호(DCS2)가 인가되는 제1 구간에서는, 기판 내에 생성된 광전하가 제1 탭(TA1)과 제4 탭(TA4)에 의해 캡쳐되어 제1 공통 노드(CN1)에 축적될 수 있다. 여기서, 제1 검출 노드(DA1)와 제4 검출 노드(DA4)는 전기적으로 서로 연결되어 하나의 노드인 제1 공통 노드(CN1)를 형성할 수 있다.
제1 탭(TA1)과 제4 탭(TA4)에 비활성화 전압을 갖는 제1 복조 제어 신호(DCS1)가 인가되고 제2 탭(TB2)과 제3 탭(TB3)에 활성화 전압을 갖는 제2 복조 제어 신호(DCS2)가 인가되는 제2 구간에서는, 기판 내에 생성된 광전하가 제2 탭(TB2)과 제3 탭(TB3)에 의해 캡쳐되어 제2 공통 노드(CN2)에 축적될 수 있다. 여기서, 제2 검출 노드(DB2)와 제3 검출 노드(DB3)는 전기적으로 서로 연결되어 하나의 노드인 제2 공통 노드(CN2)를 형성할 수 있다.
회로 영역(320)은 제1 내지 제4 검출 노드(DA1, DB2, DB3, DA4)에 의해 캡쳐된 광전하를 처리하여 전기 신호로 변환하기 위한 복수의 소자들을 포함할 수 있다. 복수의 소자들에 공급되는 제어 신호들(RST1, RST2, TG1, TG2, SEL1, SEL2, Vbt)은 로우 드라이버(41)로부터 공급될 수 있다. 또한, 픽셀 전압(VDD)은 전원 전압일 수 있다.
먼저, 제1 공통 노드(CN1)에 축적된 광전하를 처리하기 위한 소자들에 대해 설명하기로 한다. 회로 영역(320)은 제1 리셋 트랜지스터(RX1), 제1 전송 트랜지스터(TX2), 제1 부스팅 트랜지스터(BX1), 제1 소스 팔로워 트랜지스터(SF1) 및 제1 선택 트랜지스터(SX1)를 포함할 수 있다.
제1 리셋 트랜지스터(RX1)는 게이트에 공급되는 제1 리셋 신호(RST1)의 로직 하이에 응답하여 턴온(turn-on) 상태가 됨으로써, 제1 플로팅 디퓨전 노드(FD1)와 제1 공통 노드(CN1)의 전위를 소정의 레벨(즉, 픽셀 전압(VDD))로 리셋할 수 있다. 또한, 제1 리셋 트랜지스터(RX1)가 턴온 상태가 될 때, 제1 공통 노드(CN1)의 리셋을 위해 제1 전송 트랜지스터(TX1)도 동시에 턴온 상태가 될 수 있다.
제1 전송 트랜지스터(TX1)는 게이트에 공급되는 제1 전송 신호(TG1)의 로직 하이에 응답하여 턴온 상태가 됨으로써, 제1 공통 노드(CN1)에 축적되어 있는 광전하를 제1 플로팅 디퓨전 노드(FD1)로 전송할 수 있다.
제1 부스팅 트랜지스터(BX1)는 게이트에 공급되는 부스팅 전압(Vbt)에 응답하여 제1 플로팅 디퓨전 노드(FD1)에 부가적인 정전 용량을 제공할 수 있다. 제1 부스팅 트랜지스터(BS1)는 소스와 드레인이 하나의 노드를 형성하면서 제1 플로팅 디퓨전 노드(FD1)에 연결됨으로써, 용량성 소자(예컨대, MOS(Metal-Oxide-Semiconductor) 커패시터)로 동작할 수 있으며, 부스팅 전압(Vbt)에 대응하는 정전 용량을 가질 수 있다.
로우 드라이버(41)는, 입사광의 광량에 따라 부스팅 전압(Vbt)을 제어하여, 제1 플로팅 디퓨전 노드(FD1)의 정전 용량을 조절할 수 있다. 이에 의해, 고조도 조건에서, 제1 플로팅 디퓨전 노드(FD1)는 보다 많은 광전하를 축적할 수 있어 high dynamic range가 확보될 수 있다.
다른 실시예에 따라, 부스팅 전압(Vbt)은 일정하게 유지되어 소정의 정전 용량을 제1 플로팅 디퓨전 노드(FD1)에 지속적으로 제공할 수 있다.
또 다른 실시예에 따라, 제1 부스팅 트랜지스터(BX1)는 생략될 수도 있다.
제1 소스팔로워 트랜지스터(SF1)는 드레인이 픽셀 전압(VDD)에 접속되고 소스가 제1 선택 트랜지스터(SX1)에 접속되어, 게이트에 접속된 제1 플로팅 디퓨전 노드(FD1)의 전위에 대응하는 전류를 제1 선택 트랜지스터(SX1)로 전달할 수 있다.
제1 선택 트랜지스터(SX1)는 게이트에 공급되는 제1 선택 신호(SEL1)의 로직 하이에 응답하여 턴온 상태가 됨으로써, 제1 소스팔로워 트랜지스터(SF1)로부터 전달되는 제1 픽셀 출력 신호(OUT1)를 출력할 수 있다. 제1 픽셀 출력 신호(OUT1)는 픽셀 어레이(30)의 컬럼 방향을 따라 연장되는 수직 신호선(미도시)을 통해 리드아웃 회로(45)로 전달될 수 있다.
제2 공통 노드(CN2)에 축적된 광전하를 처리하기 위해 회로 영역(320)은 제2 리셋 트랜지스터(RX2), 제2 전송 트랜지스터(TX_B), 제2 부스팅 트랜지스터(BX2), 제2 소스팔로워 트랜지스터(SF2) 및 제2 선택 트랜지스터(SX2)를 포함할 수 있다. 제2 공통 노드(CN2)에 축적된 광전하를 처리하기 위한 소자들은, 앞서 설명된 제1 공통 노드(CN1)에 축적된 광전하를 처리하기 위한 소자들과는 동작하는 타이밍이 상이할 뿐, 구조 및 동작은 실질적으로 동일하므로 중복되는 설명은 생략하기로 한다.
제1 복조 제어 신호(DCS1) 및 제2 복조 제어 신호(DCS2)의 위상은 서로 반대일 수 있다. 예를 들어, 제1 복조 제어 신호(DCS1)는 광 변조 신호(MLS)와 동일한 위상을 가지고, 제2 복조 제어 신호(DCS2)는 광 변조 신호(MLS)와 180도의 위상차를 가질 수 있다. 따라서, 제1 복조 제어 신호(DCS1)에 대응하여 제1 공통 노드(CN1)에 축적된 광전하를 처리하기 위한 소자들(RX1, TX1, BX1, SF1, SX1)의 동작 타이밍과, 제2 복조 제어 신호(DCS2)에 대응하여 제2 공통 노드(CN2)에 축적된 광전하를 처리하기 위한 소자들(RX2, TX2, BX2, SF2, SX2)의 동작 타이밍은 서로 다를 수 있다.
회로 영역(320)으로부터 리드아웃 회로(45)로 출력된 각 픽셀 출력 신호(OUT1, OUT2)는 노이즈 제거 및 아날로그-디지털 변환을 거쳐 영상 데이터로 변환될 수 있다.
이미지 프로세서(미도시)는 제1 공통 노드(CN1)에 축적된 광전하로부터 획득된 영상 데이터와, 제2 공통 노드(CN2)에 축적된 광전하로부터 획득된 영상 데이터를 연산하여 광 변조 신호(MLS)와의 위상차를 계산할 수 있고, 각 픽셀에 대응하는 위상차로부터 대상 물체(1)와의 거리를 나타내는 깊이 정보를 연산할 수 있고, 각 픽셀에 대응하는 깊이 정보를 포함하는 깊이 이미지를 생성할 수 있다.
도 4는 도 2의 제1 절단선 또는 제2 절단선을 따라 픽셀을 절단한 단면의 일 예를 나타낸다.
도 4를 참조하면, 도 4에 도시된 단면(400)은 도 2의 제1 절단선(A-A') 또는 제2 절단선(B-B')을 따라 픽셀(200)을 절단한 단면에 해당할 수 있다.
단면(400)은 기판(402), 표면 도핑 영역(404), 표면 공핍 영역(406), 제1 도핑 영역(410), 제어 전극(415), 제2 도핑 영역(420), 검출 전극(425), 제1 웰 영역(430), 제2 웰 영역(440), 제3 웰 영역(445), STI 영역(450), 웰 벙커 영역(455), 제3 도핑 영역(460), 전압 안정화 전극(462), 트랜지스터 웰 영역(465), 포텐셜 제어 전극(470), 포텐셜 제어 절연막(475), 및 기판 절연막(480)을 포함할 수 있다.
기판(402)은 반도체 기판으로서, 예를 들어, P형 벌크(bulk) 기판, P형 벌크 기판에 P형 에피택셜층(epitaxial layer)이 성장된 기판, 또는 N형 벌크 기판에 P형 에피택셜층이 성장된 기판일 수 있다. 다른 실시예에 따라, 기판(500)은 N형 벌크 기판, P형 벌크 기판에 N형 에피택셜층이 성장된 기판, 또는 N형 벌크 기판에 N형 에피택셜층이 성장된 기판일 수 있다. 본 개시에서는 기판(402)은 N형 에피택셜층에 해당하는 것으로 가정하고 설명하기로 한다.
또한, 기판(402)은 도 4에서 다른 구성들(404~465)과는 독립적으로 배치된 영역으로 도시되어 있으나, 서로 마주보는 상면(예컨대, 410이 접하는 면)과 하면(예컨대, 404가 접하는 면)을 가지면서 내부에 다른 구성들(404~465)을 포함하는 개념일 수 있다. 이는 다른 구성들(404~465)이 기판(402)에 별도의 공정들(예컨대, 주입 공정, 트렌치 공정 등)을 통해 사후적으로 형성되는 구성들이기 때문이다.
표면 도핑 영역(404)은 기판(402) 내부에 기판(402)의 표면(입사광(incident light)이 입사되는 면)을 따라 배치되고, 기판(402)보다 높은 도핑 농도를 갖는 P형 불순물을 포함하는 영역일 수 있다. 일 실시예에 따라, 표면 도핑 영역(404)은 기판 전압을 인가받아 활성화된 탭과의 관계에서 포텐셜 구배를 형성하여 기판(404)의 표면 부근에서 생성된 광전하가 활성화된 탭에서 검출될 수 있도록 유도할 수 있다. 예를 들어, 기판 전압은 활성화 전압보다 낮은 전압(예컨대, 비활성화 전압)일 수 있다.
표면 공핍 영역(406)은 표면 도핑 영역(404)이 기판(402) 내부에 주입됨에 따라 기판(402)과 표면 도핑 영역(404) 간의 PN 접합에 의해 형성될 수 있다. 이러한 표면 공핍 영역(406)의 내부에는 캐리어(즉, 홀(hole)과 전자(electron))가 존재하지 않게 된다. 따라서, 표면 공핍 영역(406)은 표면 도핑 영역(404)과 활성화된 탭 사이에서 흐를 수 있는 홀 전류를 방지함으로써 불필요한 전력 소모를 줄일 수 있다.
제1 도핑 영역(410)은 단면(400)이 제1 절단선(A-A')에 대응하는 경우 제1 제어 노드(CA1) 및 제4 제어 노드(CA4)에, 그리고 단면(400)이 제2 절단선(B-B')에 대응하는 경우 제2 제어 노드(CB2) 및 제3 제어 노드(CB3)에 해당할 수 있다. 제1 도핑 영역(410)은 기판(402) 내부에 도핑 농도가 상대적으로 높은 P+형 불순물이 주입된 영역일 수 있다.
제어 전극(415)은 복조 드라이버(42)로부터 제1 복조 제어 신호(DCS1) 또는 제2 복조 제어 신호(DCS2)를 수신하여 제1 도핑 영역(410)으로 제1 복조 제어 신호(DCS1) 또는 제2 복조 제어 신호(DCS2)를 전달할 수 있다. 제어 전극(415)은 전기 전도도가 높은 금속 또는 폴리실리콘(polysilicon)을 포함할 수 있다. 제어 전극(415)은 기판(402)의 일 면 상에 형성될 수 있다.
제2 도핑 영역(420)은 단면(400)이 제1 절단선(A-A')에 대응하는 경우 제1 검출 노드(DA1) 및 제4 검출 노드(DA4)에, 그리고 단면(400)이 제2 절단선(B-B')에 대응하는 경우 제2 검출 노드(DB2) 및 제3 검출 노드(DB3)에 해당할 수 있다. 제2 도핑 영역(420)은 기판(402) 내부에 도핑 농도가 상대적으로 높은 N+형 불순물이 주입된 영역일 수 있다.
검출 전극(425)은 제2 도핑 영역(420)에 의해 캡쳐된 광전하(즉, 전자)를 제1 전송 트랜지스터(TX1) 또는 제2 전송 트랜지스터(TX2)로 전달할 수 있다. 제2 도핑 영역(420)은 하나의 노드를 형성하므로 제2 도핑 영역(420)에 축적된 광전하가 제2 도핑 영역(420) 중 일부에 대응하여 형성된 검출 전극(425)을 통해 출력될 수 있어, 검출 전극(425)이 제2 도핑 영역(420)의 전체에 걸쳐 형성될 필요는 없다. 본 발명의 일 실시예에서는 검출 전극(425)이 제2 도핑 영역(420) 중 제1 절단선(A-A') 또는 제2 절단선(B-B')과 오버랩되는 영역에 형성될 수 있다. 검출 전극(425)은 전기 전도도가 높은 금속 또는 폴리실리콘을 포함할 수 있다. 검출 전극(425)은 기판(402)의 일 면 상에 형성될 수 있다.
제1 웰 영역(430)은 도 2에서 설명된 가이드 웰 영역(GW)에 해당할 수 있다.
제1 웰 영역(430)은 제1 도핑 영역들(410)을 감싸면서 제1 도핑 영역들(410) 사이의 영역에서 기판(402)의 일 면에 접하도록 배치될 수 있다. 또한, 제1 웰 영역(430)은 제2 도핑 영역들(420) 각각의 일부와 접하도록 연장될 수 있다. 아울러, 제1 웰 영역(430)은 하부 및 측면에 각각 배치되는 제2 웰 영역(440) 및 제3 웰 영역(445)과 접하도록 배치되는데, 픽셀(200)의 중심 부근에서 제2 웰 영역(440)이 개방된(또는 배치되지 않은) 영역을 통해 기판(402)의 후면을 향해 연장될 수 있다. 이와 같이, 제1 웰 영역(430)이 연장된 영역을 웰 개방부(435)로 정의하기로 한다. 웰 개방부(435)는 도 2에서 설명된 웰 개방부(WO)에 해당할 수 있다.
이러한 제1 웰 영역(430)의 형상은 제1 도핑 영역(410), 제2 도핑 영역(420), 제2 웰 영역(440) 및 제3 웰 영역(445)이 순차적으로 형성된 뒤, 기판(402)의 상면을 통해 픽셀(200)의 중심 부근에 불순물 주입 공정을 통해 형성될 수 있다.
제1 웰 영역(430)은 제1 도핑 영역(410)과 제2 도핑 영역(420)의 도핑 농도보다 낮은 도핑 농도를 갖는 N형 불순물을 포함할 수 있다.
제2 웰 영역(440)은 제1 도핑 영역들(410)과 소정 거리 이격되고 제1 도핑 영역(410)과 오버랩되면서 기판(402)의 일 면과 평행하게 연장될 수 있다. 앞서 설명된 바와 같이, 제2 웰 영역(440)은 픽셀(200)의 중심 부근에서 개방(또는 생략)될 수 있으며, 개방된 영역을 통해 제1 웰 영역(430)은 소정의 깊이로 아래(기판(402)의 후면)을 향해 연장되는 웰 개방부(435)를 가질 수 있다. 제2 웰 영역(440)은 제1 도핑 영역(410)과 제2 도핑 영역(420)의 도핑 농도보다 낮은 도핑 농도를 갖는 P형 불순물을 포함할 수 있다.
제3 웰 영역(445)은 제2 도핑 영역들(420)과 접하고 제1 웰 영역(430) 및 제2 웰 영역(440)의 측면을 따라 아래로 연장될 수 있다. 제3 웰 영역(445)은 제1 도핑 영역(410)과 제2 도핑 영역(420)의 도핑 농도보다 낮은 도핑 농도를 갖는 P형 불순물을 포함할 수 있다. 제3 웰 영역(445)은 제2 웰 영역(440)보다 기판(402)의 일 면으로부터의 깊이가 더 깊도록 형성될 수 있다.
제2 웰 영역(440)은 제1 도핑 영역(410)과 오버랩되도록 배치되고, 제3 웰 영역(445)은 제2 도핑 영역(420)과 오버랩되도록 배치될 수 있다. 제2 웰 영역(440)과 제3 웰 영역(445)은 도 2에서 설명된 하부 웰 영역을 구성할 수 있다. 즉, 제2 웰 영역(440)과 제3 웰 영역(445)은 단면(400)이 제1 절단선(A-A')에 대응하는 경우 제1 하부 웰 영역(BW1) 또는 제4 하부 웰 영역(BW4)에, 그리고 단면(400)이 제2 절단선(B-B')에 대응하는 경우 제2 하부 웰 영역(BW2) 또는 제3 하부 웰 영역(BW3)에 해당할 수 있다.
P형 불순물을 포함하는 제2 및 제3 웰 영역(440, 445) 각각은 N형 불순물을 포함하는 제1 웰 영역(430) 및 기판(402)과의 경계에서 공핍 영역을 가질 수 있고, 이러한 공핍 영역은 기판(402)에서 생성된 광전하가 제2 및 제3 웰 영역(440, 445)을 통과하여 흐르지 않도록 차단할 수 있다. 제1 및 제2 도핑 영역(410, 420)의 하부에 제2 및 제3 웰 영역(440, 445)이 배치되고, 제1 및 제2 도핑 영역(410, 420)과, 제2 및 제3 웰 영역(440, 445)의 사이에 제1 웰 영역(430)이 배치됨으로써, 광전하는 제1 웰 영역(430)의 공핍 영역을 통해 활성화된 탭으로 빠르게 이동하도록 가이드(guide)될 수 있다.
STI 영역(450)은 도 2의 STI 영역(STI)에 해당할 수 있다. STI 영역(450)은 STI 공정을 통해 기판(402)의 일 면으로부터 소정의 깊이를 갖는 트렌치에 절연 물질이 채워진 구조를 가질 수 있다.
웰 벙커 영역(455)은 단면(400)이 제1 절단선(A-A')에 대응하는 경우 제1 웰 벙커 영역(WBA1) 및 제4 웰 벙커 영역(WBA4)에, 그리고 단면(400)이 제2 절단선(B-B')에 대응하는 경우 제2 웰 벙커 영역(WBA2) 및 제3 웰 벙커 영역(WBA3)에 해당할 수 있다. 도 2에서 설명된 바와 같이 웰 벙커 영역(455)에는 트렌치 및 절연 물질이 배치되지 않고 STI 영역(450)이 단절된 영역에 해당할 수 있다.
제3 도핑 영역(460)은 단면(400)이 제1 절단선(A-A')에 대응하는 경우 제1 및 제4 전압 안정화 영역(VS1, VS4)에, 그리고 단면(400)이 제2 절단선(B-B')에 대응하는 경우 제2 및 제3 전압 안정화 영역(VS2, VS3)에 해당할 수 있다. 제3 도핑 영역(460)은 트랜지스터 웰 영역(465)보다 높은 농도로 도핑된 P+ 불순물 영역일 수 있다.
전압 안정화 전극(462)은 제3 도핑 영역(460)의 상부에 접하도록 배치되어 제3 도핑 영역(460)에 비활성화 전압을 전달할 수 있다.
트랜지스터 웰 영역(465)은 도 2의 픽셀 트랜지스터 영역(PTA)과 해당 전압 안정화 영역의 하부에 배치되는 P-well에 해당할 수 있다. 트랜지스터 웰 영역(465)은 제3 도핑 영역(460)보다 낮은 도핑 농도의 P형 불순물을 포함하는 영역으로서, 픽셀 트랜지스터의 바디를 형성하여 픽셀 트랜지스터의 소자 특성(예컨대, 문턱 전압)을 결정할 수 있다.
트랜지스터 웰 영역(465)의 적어도 일부는 웰 벙커 영역(455)의 내부에 배치될 수 있다. 또한, 트랜지스터 웰 영역(465)과 기판(402) 간의 경계의 적어도 일부는 웰 벙커 영역(455)의 내부에 배치될 수 있다. 공정의 순서상 STI 영역(450)의 트렌치가 형성되고 트랜지스터 웰 영역(465)의 주입 공정이 수행될 수 있다.
만일 웰 벙커 영역(455)이 존재하지 않고 STI 영역(450)이 웰 벙커 영역(455)에 채워진다고 가정하면, 트랜지스터 웰 영역(465)의 주입 공정 시 트랜지스터 웰 영역(465)은 STI 영역(450)의 하부면을 따라 보다 멀리 확산되어 웰 개방부(435)에 더욱 가깝게 배치될 수 있다. 비활성화 전압을 인가받는 제3 도핑 영역(460)은 활성화 전압을 인가받는 제1 도핑 영역(410)과의 관계에서 홀 전류를 발생시킬 수 있는데, 이러한 홀 전류는 상대적으로 저항이 낮은 트랜지스터 웰 영역(465)을 통해 흐르다가, P형 불순물을 포함하는 트랜지스터 웰 영역(465)과 기판(402) 간의 경계, 즉 공핍 영역으로 인해 상대적으로 저항이 높은 경계를 통과하게 된다. 앞선 가정에서와 같이 트랜지스터 웰 영역(465)이 웰 개방부(435)에 더욱 가깝게 배치될 경우, 홀 전류가 용이하게 웰 개방부(435)에 근접한 위치까지 이동할 수 있어 제1 도핑 영역(410)과 제3 도핑 영역(460) 간의 홀 전류가 보다 용이하게 흐를 수 있다.
그러나, 본 발명의 일 실시예에서는 STI 영역(450)의 내부에 웰 벙커 영역(455)이 배치되면, 트랜지스터 웰 영역(465)의 주입 공정 시 트랜지스터 웰 영역(465)은 웰 벙커 영역(455) 내부로(즉, STI 영역(450)의 측면을 따라 기판(402)의 상면으로) 확산되어 웰 개방부(435)로부터 보다 멀리 배치될 수 있다. 이와 같이, 트랜지스터 웰 영역(465)이 웰 개방부(435)로부터 보다 멀리 배치될 경우, 홀 전류가 웰 개방부(435)에 근접한 위치까지 용이하게 이동할 수 없어 제1 도핑 영역(410)과 제3 도핑 영역(460) 간의 홀 전류가 용이하게 흐르는 것을 방지할 수 있다.
포텐셜 제어 전극(470)과 포텐셜 제어 절연막(475)은 도 2의 포텐셜 제어 영역(PC)에 해당할 수 있다. 포텐셜 제어 전극(470)과 포텐셜 제어 절연막(475)은 기판(402)의 일 면의 상부에 적층될 수 있다. 포텐셜 제어 전극(470)은 전기 전도도가 높은 금속 또는 폴리실리콘을 포함할 수 있다. 포텐셜 제어 절연막(475)은 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수), 실리콘 산화막(SixOy, 여기에서 x, y는 자연수), 실리콘 질화막(SixNy, 여기에서 x, y는 자연수) 중 적어도 하나를 포함할 수 있다.
포텐셜 제어 전극(470)이 포텐셜 제어 전압을 인가받음에 따라, 포텐셜 제어 절연막(475) 하부에 대응하는 제1 웰 영역(430)의 전위를 제어하여 광전하가 활성화된 탭을 향해 쉽게 이동하도록 포텐셜 구배를 형성할 수 있다. 픽셀(200) 내부로의 집광을 위해 픽셀(200)과 오버랩되어 배치되는 마이크로 렌즈(미도시)로 인해, 픽셀(200)의 중심에 가까운 위치에서 광전하가 가장 많이 생성될 수 있다. 따라서, 웰 개방부(435)를 픽셀(200)의 중심에 배치하고, 포텐셜 제어 영역(PC)을 이용해 광전하를 활성화된 탭들로 유도하는 포텐셜 구배를 형성함으로써, 해당 시간 구간에서 생성된 광전하가 활성화된 탭에 의해 효과적으로 캡쳐될 수 있어, 픽셀(200)의 감도 및 demodulation contrast를 향상시킬 수 있다.
기판 절연막(480)은 기판(402)의 일 면에서 신호가 인가되거나 신호가 출력될 필요가 없는 영역을 전기적으로 절연할 수 있다. 기판 절연막(480)은 기판(402)의 일 면 상에 형성될 수 있다. 예를 들어, 기판 절연막(480)은 실리콘 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수), 실리콘 산화막(SixOy, 여기에서 x, y는 자연수), 실리콘 질화막(SixNy, 여기에서 x, y는 자연수) 중 적어도 하나를 포함할 수 있다.
도 5는 제1 구간에서 픽셀의 단면에서의 광전하의 흐름을 나타낸 도면이다.
도 5를 참조하면, 도 5의 단면(500)은 도 4와는 달리 제3 절단선(A-B) 또는 제4 절단선(A'-B')을 따라 픽셀(200)을 절단한 단면에 해당할 수 있다.
따라서, 단면(500)이 제3 절단선(A-B)을 따라 픽셀(200)을 절단한 단면일 경우, 제1 도핑 영역들(410)은 각각 제1 제어 노드(CA1)과 제3 제어 노드(CB4)에, 제2 도핑 영역들(420)은 각각 제1 검출 노드(DA1)와 제3 검출 노드(DB3)에, 그리고 제3 도핑 영역들(460)은 각각 제1 전압 안정화 영역(VS1)과 제3 전압 안정화 영역(VS3)에 해당할 수 있다.
단면(500)이 제4 절단선(A'-B')을 따라 픽셀(200)을 절단한 단면일 경우, 제1 도핑 영역들(410)은 각각 제4 제어 노드(CA4)과 제2 제어 노드(CB2)에, 제2 도핑 영역들(420)은 각각 제4 검출 노드(DA4)와 제2 검출 노드(DB2)에, 그리고 제3 도핑 영역들(460)은 각각 제4 전압 안정화 영역(VS4)과 제2 전압 안정화 영역(VS2)에 해당할 수 있다.
도 5의 단면(500)은 이러한 차이를 제외하고는 도 4의 단면(400)과 실질적으로 동일한 바, 중복된 설명은 생략하기로 한다.
제1 및 제4 탭(TA1, TA4)이 활성화되는 제1 구간에서, 제1 제어 노드(CA1) 또는 제4 제어 노드(CA4)에 해당하는 좌측의 제1 도핑 영역(410)은 활성화 전압을 갖는 제1 복조 제어 신호(DCS1)를 인가받고, 제2 제어 노드(CB2) 또는 제3 제어 노드(CB3)에 해당하는 우측의 제1 도핑 영역(410)은 비활성화 전압을 갖는 제2 복조 제어 신호(DCS2)를 인가받을 수 있다.
즉, 좌측의 제1 도핑 영역(410)에 상대적으로 높은 전압이 인가되고 우측의 제1 도핑 영역(410)에 상대적으로 낮은 전압이 인가되므로, PN 접합을 유지하기 위해 제1 웰 영역(430) 내에서 좌측 공핍 영역의 전압이 우측 공핍 영역의 전압보다 높아지게 된다.
또한, 포텐셜 제어 전압을 인가받은 포텐셜 제어 전극(470)에 의해 제1 웰 영역(430) 내에서 우측 공핍 영역, 웰 개방부(435)를 포함하는 중앙 공핍 영역, 좌측 공핍 영역으로 갈수록 높아지는 포텐셜 구배가 형성되고, 입사광의 세기에 대응하여 기판(402) 내부에서 생성된 광전하는 포텐셜 구배를 따라 웰 개방부(435)로 유입된 후 좌측의 제1 도핑 영역(410)을 향해 이동하여 좌측의 제2 도핑 영역(420)에 의해 캡쳐될 수 있다. 캡쳐된 광전하는 좌측의 제2 도핑 영역(420)에 연결된 제1 공통 노드(CN1)로 전달될 수 있다.
한편, 제3 도핑 영역들(460)에는 비활성화 전압에 해당하는 접지 전압(Vss)이 인가될 수 있다. 이에 따라, 좌측의 제1 도핑 영역(410)과 좌측의 제3 도핑 영역(460) 사이에서 홀 전류가 발생할 수 있다. 그러나, 트랜지스터 웰 영역(465)의 형성시 웰 벙커 영역(455)에 의해 트랜지스터 웰 영역(465)이 웰 벙커 영역(455) 내부로 흘러 들어감으로써, 웰 벙커 영역(455)과 기판(402) 간의 경계와 웰 개방부(435) 사이의 거리가 보다 멀어질 수 있다. 또한, 제2 웰 영역(440)과 제3 웰 영역(445)의 존재로 인해, 좌측의 제1 도핑 영역(410)과 좌측의 제3 도핑 영역(460)에 의해 발생되는 홀 전류는 웰 개방부(435)를 통해 흐를 수 밖에 없게 된다. 따라서, 좌측의 제1 도핑 영역(410)과 좌측의 제3 도핑 영역(460)에 의해 발생되는 홀 전류의 경로 상에 존재하는 저항 성분은 상대적으로 매우 커지게 되므로 이러한 경로를 따라 발생하는 홀 전류의 크기는 매우 작아질 수 있다.
도 6은 제2 구간에서 픽셀의 단면에서의 광전하의 흐름을 나타낸 도면이다.
도 6을 참조하면, 도 6의 단면(600)은 도 5의 단면(500)과 마찬가지로 제3 절단선(A-B) 또는 제4 절단선(A'-B')을 따라 픽셀(200)을 절단한 단면에 해당할 수 있다.
제2 및 제3 탭(TB2, TB3)이 활성화되는 제2 구간에서, 제1 제어 노드(CA1) 또는 제4 제어 노드(CA4)에 해당하는 좌측의 제1 도핑 영역(410)은 비활성화 전압을 갖는 제1 복조 제어 신호(DCS1)를 인가받고, 제2 제어 노드(CB2) 또는 제3 제어 노드(CB3)에 해당하는 우측의 제1 도핑 영역(410)은 활성화 전압을 갖는 제2 복조 제어 신호(DCS2)를 인가받을 수 있다.
즉, 우측의 제1 도핑 영역(410)에 상대적으로 높은 전압이 인가되고 좌측의 제1 도핑 영역(410)에 상대적으로 낮은 전압이 인가되므로, PN 접합을 유지하기 위해 제1 웰 영역(430) 내에서 우측 공핍 영역의 전압이 좌측 공핍 영역의 전압보다 높아지게 된다.
또한, 포텐셜 제어 전압을 인가받은 포텐셜 제어 전극(470)에 의해 제1 웰 영역(430) 내에서 좌측 공핍 영역, 웰 개방부(435)를 포함하는 중앙 공핍 영역, 우측 공핍 영역으로 갈수록 높아지는 포텐셜 구배가 형성되고, 입사광의 세기에 대응하여 기판(402) 내부에서 생성된 광전하는 포텐셜 구배를 따라 웰 개방부(435)로 유입된 후 우측의 제1 도핑 영역(410)을 향해 이동하여 우측의 제2 도핑 영역(420)에 의해 캡쳐될 수 있다. 캡쳐된 광전하는 우측의 제2 도핑 영역(420)에 연결된 제2 공통 노드(CN2)로 전달될 수 있다.
한편, 제3 도핑 영역들(460)에는 비활성화 전압에 해당하는 접지 전압(Vss)이 인가될 수 있다. 이에 따라, 우측의 제1 도핑 영역(410)과 우측의 제3 도핑 영역(460) 사이에서 홀 전류가 발생할 수 있다. 그러나, 트랜지스터 웰 영역(465)의 형성시 웰 벙커 영역(455)에 의해 트랜지스터 웰 영역(465)이 웰 벙커 영역(455) 내부로 흘러 들어감으로써, 웰 벙커 영역(455)과 기판(402) 간의 경계와 웰 개방부(435) 사이의 거리가 보다 멀어질 수 있다. 또한, 제2 웰 영역(440)과 제3 웰 영역(445)의 존재로 인해, 우측의 제1 도핑 영역(410)과 우측의 제3 도핑 영역(460)에 의해 발생되는 홀 전류는 웰 개방부(435)를 통해 흐를 수 밖에 없게 된다. 따라서, 우측의 제1 도핑 영역(410)과 우측의 제3 도핑 영역(460)에 의해 발생되는 홀 전류의 경로 상에 존재하는 저항 성분은 상대적으로 매우 커지게 되므로 이러한 경로를 따라 발생하는 홀 전류의 크기는 매우 작아질 수 있다.
도 7은 도 2의 제5 절단선 또는 제6 절단선을 따라 픽셀을 절단한 단면의 일 예를 나타낸다.
도 7을 참조하면, 도 7에 도시된 단면(700)은 도 2의 제5 절단선(X-X') 또는 제6 절단선(Y-Y')을 따라 픽셀(200)을 절단한 단면에 해당할 수 있다.
단면(700)은 기판(402), 표면 도핑 영역(404), 표면 공핍 영역(406), 제1 웰 영역(430), STI 영역(450), 웰 벙커 영역(455), 벙커 단절 영역(457), 트랜지스터 웰 영역(465), 포텐셜 제어 전극(470), 포텐셜 제어 절연막(475), 및 기판 절연막(480)을 포함할 수 있다. 벙커 단절 영역(457)을 제외한 구성들은 도 4를 참조하여 설명되었는바, 중복된 설명은 생략하기로 한다.
제1 웰 영역(430)을 중심으로 좌측과 우측에는 각각 벙커 단절 영역(457)과 웰 벙커 영역(455)이 배치될 수 있다.
웰 벙커 영역(455)은 트렌치 및 절연 물질이 생략된 구조를 가짐에 반해, 벙커 단절 영역(457)은 트렌치 및 절연 물질을 포함하여 벙커 단절 영역(457)에서 STI 영역(450)이 연속적으로 연결될 수 있다.
벙커 단절 영역(457)으로 인해, 트랜지스터 웰 영역(465)의 주입 공정 시 트랜지스터 웰 영역(465)은 STI 영역(450)의 하부면을 따라 보다 멀리 확산되어 웰 개방부(435)에 더욱 가깝게 배치될 수 있다. 트랜지스터 웰 영역(465)이 웰 개방부(435)에 더욱 가깝게 배치될 경우, 비활성화 전압을 인가받는 제3 도핑 영역(460)과 활성화 전압을 인가받는 제1 도핑 영역(410) 사이에 흐르는 홀 전류가 웰 개방부(435)에 근접한 위치까지 용이하게 이동할 수 있어 제1 도핑 영역(410)과 제3 도핑 영역(460) 간의 홀 전류가 보다 용이하게 흐를 수 있다.
즉, 제1 도핑 영역(410)과 제3 도핑 영역(460) 간의 홀 전류는 저항 성분이 상대적으로 큰 웰 벙커 영역(455)의 하부를 통해 거의 흐르지 않고, 저항 성분이 상대적으로 작은 벙커 단절 영역(457)의 하부를 통해 쉽게 흐를 수 있다.
도 8은 제1 구간에서 매트릭스로 배열된 픽셀들에서 흐르는 홀 전류를 예시적으로 나타낸 도면이다.
도 8을 참조하면, 3개의 로우들과 3개의 컬럼들을 포함하는 3x3 매트릭스로 배열된 9개의 픽셀들이 도시되어 있다. 설명의 편의를 위해 9개의 픽셀들에 대해서만 설명하나, 임의의 로우들과 임의의 컬럼들을 포함하는 매트릭스로 배열된 픽셀 어레이(30)에 대해서도 이하의 설명이 실질적으로 동일하게 적용될 수 있다.
제1 내지 제4 탭(TA1, TB2, TB3, TA4), 각 픽셀의 중앙에 배치된 포텐셜 제어 영역(PC), 각 픽셀의 꼭지점에 배치된 전압 안정화 영역(VS), 및 각 픽셀의 테두리를 따라 배치된 픽셀 트랜지스터 영역(PTA)이 각각 다른 패턴으로 도시되어 있다.
특정 픽셀은 로우 방향(즉, 가로 방향)으로 인접한 픽셀(제1 인접 픽셀), 컬럼 방향(즉, 세로 방향)으로 인접한 픽셀(제2 인접 픽셀), 제1 사선 방향으로 인접한 픽셀(제3 인접 픽셀) 또는 제2 사선 방향으로 인접한 픽셀(제4 인접 픽셀)과 전압 안정화 영역(VS)을 공유할 수 있다.
첫번째 로우에 속한 픽셀들을 좌측으로부터 제1 픽셀, 제2 픽셀, 제3 픽셀로 순차적으로 정의하고, 두번째 로우에 속한 픽셀들을 좌측으로부터 제4 픽셀, 제5 픽셀, 제6 픽셀로 순차적으로 정의하고, 세번째 로우에 속한 픽셀들을 좌측으로부터 제7 픽셀, 제8 픽셀, 제9 픽셀로 순차적으로 정의하기로 한다. 이때, 3x3 매트릭스의 중심에 위치한 제5 픽셀에 대해, 제1 인접 픽셀은 제4 픽셀과 제6 픽셀이고, 제2 인접 픽셀은 제2 픽셀과 제8 픽셀이고, 제3 인접 픽셀은 제1 픽셀과 제9 픽셀이고, 제4 인접 픽셀은 제3 픽셀과 제7 픽셀일 수 있다.
특정 픽셀의 픽셀 트랜지스터 영역(PTA)은 제1 인접 픽셀 또는 제2 인접 픽셀의 픽셀 트랜지스터 영역(PTA)과 일체로 형성될 수 있다.
도 8에는 제1 탭 그룹에 속하는 제1 및 제4 탭(TA1, TA4)이 활성화되고, 제2 탭 그룹에 속하는 제2 및 제3 탭(TB2, TB3)이 비활성화된 제2 구간에서 활성화된 제1 탭 그룹과 전압 안정화 영역(VS) 간에 흐르는 홀 전류들이 도시되어 있다. 설명의 편의상, 제5 픽셀을 중심으로 설명하나, 다른 픽셀에 대해서도 마찬가지의 설명이 적용될 수 있다. 활성화 전압을 인가받는 제1 탭 그룹은 활성화 상태(H)로, 비활성화 전압을 인가받는 제2 탭 그룹 및 전압 안정화 영역(VS)은 비활성화 상태(L)로 표시되어 있다.
제1 탭 그룹(TA1, TA4)으로부터 전압 안정화 영역(VS)으로 제1 홀 전류(HC1)가 흐를 수 있다.
구체적으로 제1 탭(TA1)은 제1 탭(TA1)에 인접한 제1 및 제2 전압 안정화 영역으로 제1 홀 전류(HC1)를 발생시킬 수 있다. 이때, 제1 탭(TA1)과 제1 전압 안정화 영역 사이에 흐르는 제1 홀 전류(HC1)는 제1 탭(TA1)으로부터 출력되어 제1 벙커 단절 영역을 향해 휘어져 흐르다가 제1 벙커 단절 영역을 통과한 뒤, 제1 전압 안정화 영역을 향해 휘어져 흐르다가 제1 전압 안정화 영역으로 입력될 수 있다. 마찬가지로, 제1 탭(TA1)과 제2 전압 안정화 영역 사이에 흐르는 제1 홀 전류(HC1)는 제1 탭(TA1)으로부터 출력되어 제2 벙커 단절 영역을 향해 휘어져 흐르다가 제2 벙커 단절 영역을 통과한 뒤, 제2 전압 안정화 영역을 향해 휘어져 흐르다가 제2 전압 안정화 영역으로 입력될 수 있다. 이는 벙커 단절 영역의 저항 성분이 웰 벙커 영역의 저항 성분보다 월등히 낮기 때문이며, 제1 홀 전류(HC1)는 실질적으로 벙커 단절 영역을 통해서만 흐를 수 있다. 또한, 제1 벙커 단절 영역이 제3 전압 안정화 영역보다 제1 전압 안정화 영역에 가깝게 배치되고, 제2 벙커 단절 영역이 제1 전압 안정화 영역보다 제2 전압 안정화 영역에 가깝게 배치됨으로써, 위와 같은 제1 홀 전류(HC1)의 흐름이 유도될 수 있다.
본 개시에서 홀 전류가 웰 벙커 영역 또는 벙커 단절 영역을 통해 흐른다는 의미는 웰 벙커 영역 또는 벙커 단절 영역의 하부를 통해 흐르는 것을 의미할 수 있다.
제4 탭(TA4)은 제4 탭(TA4)에 인접한 제3 및 제4 전압 안정화 영역으로 제1 홀 전류(HC1)를 발생시킬 수 있다. 이때, 제4 탭(TA4)과 제3 전압 안정화 영역 사이에 흐르는 제1 홀 전류(HC1)는 제4 탭(TA4)으로부터 출력되어 제3 벙커 단절 영역을 향해 휘어져 흐르다가 제3 벙커 단절 영역을 통과한 뒤, 제3 전압 안정화 영역을 향해 휘어져 흐르다가 제3 전압 안정화 영역으로 입력될 수 있다. 마찬가지로, 제4 탭(TA4)과 제4 전압 안정화 영역 사이에 흐르는 제1 홀 전류(HC1)는 제4 탭(TA4)으로부터 출력되어 제4 벙커 단절 영역을 향해 휘어져 흐르다가 제4 벙커 단절 영역을 통과한 뒤, 제4 전압 안정화 영역을 향해 휘어져 흐르다가 제4 전압 안정화 영역으로 입력될 수 있다. 이는 벙커 단절 영역의 저항 성분이 웰 벙커 영역의 저항 성분보다 월등히 낮기 때문이며, 제1 홀 전류(HC1)는 실질적으로 벙커 단절 영역을 통해서만 흐를 수 있다. 또한, 제3 벙커 단절 영역이 제2 전압 안정화 영역보다 제4 전압 안정화 영역에 가깝게 배치되고, 제4 벙커 단절 영역이 제4 전압 안정화 영역보다 제3 전압 안정화 영역에 가깝게 배치됨으로써, 위와 같은 제1 홀 전류(HC1)의 흐름이 유도될 수 있다.
즉, 제1 홀 전류(HC1)는 제1 탭 그룹(TA1, TA4)으로부터 전압 안정화 영역(VS)으로 흐를 수 있는 다양한 경로 중 벙커 단절 영역들을 통한 경로를 이용해 집중적으로 흐르게 된다.
STI 영역(STI)은 STI 공정으로 형성되는 트렌치 구조를 포함하게 되는데, 트렌치 구조에 갭필된 절연 물질은 트렌치 구조의 표면에서 암 전류(dark current)의 원인이 되는 dangling bond 현상을 야기할 수 있다. 만일 벙커 단절 영역 없이 웰 벙커 영역이 전체적으로 연결되어 있을 경우, 제1 홀 전류(HC1)는 제1 탭 그룹(TA1, TA4)으로부터 전압 안정화 영역(VS)으로 흐를 수 있는 다양한 경로를 통해 흐를 수 있다. 이 경우, 제1 홀 전류(HC1)는 dangling bond 현상을 야기하는 STI 영역(STI)과 보다 넓은 면적에 걸쳐 접촉하게 되므로, 암 전류의 영향을 상대적으로 많이 받게 되어 노이즈가 높게 발생할 수 있다.
그러나, 본 발명의 일 실시예와 같이, 제1 홀 전류(HC1)가 벙커 단절 영역들을 통한 경로를 이용해 집중적으로 흐르게 되면, dangling bond 현상을 야기하는 STI 영역(STI)과 보다 좁은 면적에 걸쳐 접촉하게 되므로, 암 전류의 영향을 상대적으로 적게 받게 되어 노이즈를 최소화할 수 있다.
그리고, 도 8에 도시된 것과 같이, 제1 홀 전류(HC1)는 제1 탭 그룹(TA1, TA4)과 전압 안정화 영역(VS) 사이에서 직선적인 경로가 아닌 휘어진 경로를 통해 흐를 수 있다. 제1 홀 전류(HC1)는 전기적 포텐셜이 높은 위치에서 낮은 위치로 흐르게 되는데, 벙커 단절 영역들이 제1 내지 제4 웰 벙커 영역(WBA1~WBA4)의 제1 내지 제4 벤딩 지점보다 도 2에서 설명된 제1 직선 또는 제2 직선에 가깝게 배치됨으로써 제1 홀 전류(HC1)의 경로와 같이 휘어지는 경로를 따라 전기적 포텐셜이 순차적으로 변화될 수 있다. 제1 홀 전류(HC1)의 경로와 같이 휘어지는 경로를 따라 전기적 포텐셜이 변화되면, 제1 홀 전류(HC1)를 최대한 억제함으로써 불필요한 전력 소모를 최소화할 수 있고, 직선적인 경로를 따라 전기적 포텐셜이 변화되는 경우에 비해 넓은 면적에 걸쳐 electric field가 형성될 수 있어 광전하의 수집을 효율적으로 수행할 수 있으므로 demodulation contrast가 향상될 수 있다.
도 9는 제2 구간에서 매트릭스로 배열된 픽셀들에서 흐르는 홀 전류를 예시적으로 나타낸 도면이다.
도 9를 참조하면, 도 8에 도시된 픽셀들에 대해 제1 탭 그룹에 속하는 제1 및 제4 탭(TA1, TA4)이 비활성화되고, 제2 탭 그룹에 속하는 제2 및 제3 탭(TB2, TB3)이 활성화된 제2 구간에서 활성화된 제2 탭 그룹과 전압 안정화 영역(VS) 간에 흐르는 홀 전류들이 도시되어 있다.
제2 탭 그룹(TB2, TB3)으로부터 전압 안정화 영역(VS)으로 제2 홀 전류(HC2)가 흐를 수 있다.
구체적으로 제2 탭(TB2)은 제2 탭(TB2)에 인접한 제2 및 제4 전압 안정화 영역으로 제2 홀 전류(HC2)를 발생시킬 수 있다. 이때, 제2 탭(TB2)과 제2 전압 안정화 영역 사이에 흐르는 제2 홀 전류(HC2)는 제2 탭(TB2)으로부터 출력되어 제2 벙커 단절 영역을 향해 휘어져 흐르다가 제2 벙커 단절 영역을 통과한 뒤, 제2 전압 안정화 영역을 향해 휘어져 흐르다가 제2 전압 안정화 영역으로 입력될 수 있다. 마찬가지로, 제2 탭(TB2)과 제4 전압 안정화 영역 사이에 흐르는 제2 홀 전류(HC2)는 제2 탭(TB2)으로부터 출력되어 제3 벙커 단절 영역을 향해 휘어져 흐르다가 제3 벙커 단절 영역을 통과한 뒤, 제4 전압 안정화 영역을 향해 휘어져 흐르다가 제4 전압 안정화 영역으로 입력될 수 있다. 이는 벙커 단절 영역의 저항 성분이 웰 벙커 영역의 저항 성분보다 월등히 낮기 때문이며, 제2 홀 전류(HC2)는 실질적으로 벙커 단절 영역을 통해서만 흐를 수 있다. 또한, 제2 벙커 단절 영역이 제1 전압 안정화 영역보다 제2 전압 안정화 영역에 가깝게 배치되고, 제3 벙커 단절 영역이 제2 전압 안정화 영역보다 제4 전압 안정화 영역에 가깝게 배치됨으로써, 위와 같은 제2 홀 전류(HC2)의 흐름이 유도될 수 있다.
제3 탭(TB3)은 제3 탭(TB3)에 인접한 제1 및 제3 전압 안정화 영역으로 제2 홀 전류(HC2)를 발생시킬 수 있다. 이때, 제3 탭(TB3)과 제1 전압 안정화 영역 사이에 흐르는 제2 홀 전류(HC2)는 제3 탭(TB3)으로부터 출력되어 제1 벙커 단절 영역을 향해 휘어져 흐르다가 제1 벙커 단절 영역을 통과한 뒤, 제1 전압 안정화 영역을 향해 휘어져 흐르다가 제1 전압 안정화 영역으로 입력될 수 있다. 마찬가지로, 제3 탭(TB3)과 제3 전압 안정화 영역 사이에 흐르는 제2 홀 전류(HC2)는 제3 탭(TB3)으로부터 출력되어 제4 벙커 단절 영역을 향해 휘어져 흐르다가 제4 벙커 단절 영역을 통과한 뒤, 제3 전압 안정화 영역을 향해 휘어져 흐르다가 제3 전압 안정화 영역으로 입력될 수 있다. 이는 벙커 단절 영역의 저항 성분이 웰 벙커 영역의 저항 성분보다 월등히 낮기 때문이며, 제2 홀 전류(HC2)는 실질적으로 벙커 단절 영역을 통해서만 흐를 수 있다. 또한, 제1 벙커 단절 영역이 제3 전압 안정화 영역보다 제1 전압 안정화 영역에 가깝게 배치되고, 제4 벙커 단절 영역이 제4 전압 안정화 영역보다 제3 전압 안정화 영역에 가깝게 배치됨으로써, 위와 같은 제2 홀 전류(HC2)의 흐름이 유도될 수 있다.
즉, 제2 홀 전류(HC2)는 제2 탭 그룹(TB2, TB3)으로부터 전압 안정화 영역(VS)으로 흐를 수 있는 다양한 경로 중 벙커 단절 영역들을 통한 경로를 이용해 집중적으로 흐르게 된다.
만일 벙커 단절 영역 없이 웰 벙커 영역이 전체적으로 연결되어 있을 경우, 제2 홀 전류(HC2)는 제2 탭 그룹(TB2, TB3)으로부터 전압 안정화 영역(VS)으로 흐를 수 있는 다양한 경로를 통해 흐를 수 있다. 이 경우, 제2 홀 전류(HC2)는 dangling bond 현상을 야기하는 STI 영역(STI)과 보다 넓은 면적에 걸쳐 접촉하게 되므로, 암 전류의 영향을 상대적으로 많이 받게 되어 노이즈가 높게 발생할 수 있다.
그러나, 본 발명의 일 실시예와 같이, 제2 홀 전류(HC2)가 벙커 단절 영역들을 통한 경로를 이용해 집중적으로 흐르게 되면, dangling bond 현상을 야기하는 STI 영역(STI)과 보다 좁은 면적에 걸쳐 접촉하게 되므로, 암 전류의 영향을 상대적으로 적게 받게 되어 노이즈를 최소화할 수 있다.
그리고, 도 9에 도시된 것과 같이, 제2 홀 전류(HC2)는 제2 탭 그룹(TB2, TB3)과 전압 안정화 영역(VS) 사이에서 직선적인 경로가 아닌 휘어진 경로를 통해 흐를 수 있다. 제2 홀 전류(HC2)는 전기적 포텐셜이 높은 위치에서 낮은 위치로 흐르게 되는데, 벙커 단절 영역들이 제1 내지 제4 웰 벙커 영역(WBA1~WBA4)의 제1 내지 제4 벤딩 지점보다 도 2에서 설명된 제1 직선 또는 제2 직선에 가깝게 배치됨으로써 제2 홀 전류(HC2)의 경로와 같이 휘어지는 경로를 따라 전기적 포텐셜이 순차적으로 변화될 수 있다. 제2 홀 전류(HC2)의 경로와 같이 휘어지는 경로를 따라 전기적 포텐셜이 변화되면, 제2 홀 전류(HC2)를 최대한 억제함으로써 불필요한 전력 소모를 최소화할 수 있고, 직선적인 경로를 따라 전기적 포텐셜이 변화되는 경우에 비해 넓은 면적에 걸쳐 electric field가 형성될 수 있어 광전하의 수집을 효율적으로 수행할 수 있으므로 demodulation contrast가 향상될 수 있다.

Claims (17)

  1. 광이 입사되는 후면(backside) 및 상기 후면에 대향하는 전면(front-side)을 포함하는 기판;
    상기 기판 내에 포텐셜 구배를 발생시키는 제어 노드와, 상기 광에 의해 생성되어 상기 포텐셜 구배에 의해 이동하는 광전하를 캡쳐하는 검출 노드를 각각 포함하는 탭들; 및
    상기 탭들의 상기 제어 노드들에 접하도록 배치되고, 상기 제어 노드들과는 상이한 도전형의 불순물을 포함하는 제1 웰 영역을 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 제1 웰 영역은 상기 제어 노드들 각각과의 PN 접합에 의해 생성되는 공핍 영역을 포함하고,
    상기 공핍 영역의 포텐셜은 상기 공핍 영역에 접하는 상기 제어 노드에 인가되는 전압에 의해 제어되는 이미지 센싱 장치.
  3. 제1항에 있어서,
    상기 캡쳐된 광전하를 픽셀 신호로 변환하는 픽셀 트랜지스터들을 포함하는 픽셀 트랜지스터 영역;
    상기 탭들 각각과 상기 픽셀 트랜지스터 영역을 서로 분리하는 STI(shallow trench isolation) 영역; 및
    상기 STI 영역의 내부에 배치되어 상기 STI 영역을 단절시키는 웰 벙커 영역을 더 포함하는 이미지 센싱 장치.
  4. 제3항에 있어서,
    상기 STI 영역은 상기 전면으로부터 소정의 깊이를 갖는 트렌치(trench)를 포함하고,
    상기 웰 벙커 영역은 상기 트렌치를 포함하지 않는 이미지 센싱 장치.
  5. 제3항에 있어서,
    상기 픽셀 트랜지스터 영역은 상기 픽셀 트랜지스터들의 바디(body)에 해당하는 트랜지스터 웰 영역을 포함하고,
    상기 트랜지스터 웰 영역의 적어도 일부는 상기 웰 벙커 영역에 배치되는 이미지 센싱 장치.
  6. 제5항에 있어서,
    상기 트랜지스터 웰 영역과 상기 기판 간의 경계의 적어도 일부는 상기 웰 벙커 영역에 배치되는 이미지 센싱 장치.
  7. 제1항에 있어서,
    상기 제어 노드는 제1 도전형의 불순물을 포함하고 상기 검출 노드는 상기 제1 도전형과는 다른 제2 도전형의 불순물을 포함하는 이미지 센싱 장치.
  8. 제7항에 있어서,
    상기 제1 웰 영역은 상기 제2 도전형의 불순물을 포함하는 이미지 센싱 장치.
  9. 제7항에 있어서,
    상기 제어 노드와 소정 거리 이격되어 상기 제어 노드와 오버랩되도록 배치되고 상기 제1 도전형의 불순물을 포함하는 제2 웰 영역; 및
    상기 검출 노드와 소정 거리 이격되어 상기 검출 노드와 오버랩되도록 배치되고 상기 제1 도전형의 불순물을 포함하는 제3 웰 영역을 더 포함하는 이미지 센싱 장치.
  10. 제9항에 있어서,
    상기 제1 웰 영역은 서로 인접하는 제2 웰 영역들 사이에서 상기 후면을 향해 연장되는 웰 개방부를 포함하는 이미지 센싱 장치.
  11. 제3항에 있어서,
    상기 탭들은 동일 픽셀에 포함되고 상기 픽셀의 중심을 기준으로 상좌측, 상우측, 하좌측 및 하우측 각각에 배치되는 제1 내지 제4 탭을 포함하는 이미지 센싱 장치.
  12. 제11항에 있어서,
    상기 픽셀의 제1 내지 제4 꼭지점 각각에 배치되고, 상기 픽셀 트랜지스터들의 바디 전압을 공급하는 제1 내지 제4 전압 안정화 영역을 더 포함하는 이미지 센싱 장치.
  13. 제12항에 있어서,
    상기 웰 벙커 영역들은 상기 제1 내지 상기 제4 전압 안정화 영역 각각과, 상기 제1 내지 상기 제4 탭 각각의 사이에 배치되는 제1 내지 제4 웰 벙커 영역을 포함하고,
    상기 제1 내지 상기 제4 웰 벙커 영역 각각은 꺾쇠 형태를 가지는 이미지 센싱 장치.
  14. 제13항에 있어서,
    상기 STI 영역은 상기 제1 및 상기 제4 웰 벙커 영역 중 서로 인접하는 웰 벙커 영역들 사이에 배치되는 제1 내지 제4 벙커 단절 영역을 포함하고,
    상기 제1 내지 상기 제4 벙커 단절 영역 각각은 상기 전면으로부터 소정의 깊이를 갖는 트렌치를 포함하는 이미지 센싱 장치.
  15. 제14항에 있어서,
    상기 제1 벙커 단절 영역은 상기 제3 전압 안정화 영역보다 상기 제1 전압 안정화 영역에 가깝게 배치되고,
    상기 제2 벙커 단절 영역은 상기 제1 전압 안정화 영역보다 상기 제2 전압 안정화 영역에 가깝게 배치되고,
    상기 제3 벙커 단절 영역은 상기 제2 전압 안정화 영역보다 상기 제4 전압 안정화 영역에 가깝게 배치되고,
    상기 제4 벙커 단절 영역은 상기 제4 전압 안정화 영역보다 상기 제3 전압 안정화 영역에 가깝게 배치되는 이미지 센싱 장치.
  16. 제13항에 있어서,
    상기 제1 내지 상기 제4 웰 벙커 영역은 상기 픽셀의 중심을 기준으로 서로 회전 대칭(rotational symmetry)인 이미지 센싱 장치.
  17. 기판 내에 포텐셜 구배를 발생시키고 입사광에 의해 생성되어 상기 포텐셜 구배에 의해 이동하는 광전하를 각각 캡쳐하는 탭들;
    상기 탭들에 접하도록 배치되는 제1 웰 영역;
    상기 캡쳐된 광전하를 픽셀 신호로 변환하는 픽셀 트랜지스터들을 포함하는 픽셀 트랜지스터 영역;
    상기 탭들 각각과 상기 픽셀 트랜지스터 영역의 사이에 배치되는 트렌치(trench)를 포함하는 STI(shallow trench isolation) 영역; 및
    상기 STI 영역의 내부에 배치되고 상기 트렌치를 포함하지 않는 적어도 하나의 웰 벙커 영역을 포함하는 이미지 센싱 장치.
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