KR20220166890A - 화소 및 표시 장치 - Google Patents

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김근우
강미재
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강태욱
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삼성디스플레이 주식회사
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Abstract

본 발명은 저장 커패시터에 연결되는 스위칭 트랜지스터의 턴 오프 전류를 줄일 수 있는 화소 및 이를 포함하는 표시 장치를 위하여, 표시 요소; 게이트-소스 전압에 따라 상기 표시 요소로 흐르는 구동 전류의 크기를 제어하는 구동 트랜지스터; 상기 구동 트랜지스터의 게이트에 연결되는 제1 커패시터; 제1 스캔 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터의 소스에 전달하는 스캔 트랜지스터; 상기 제1 스캔 신호에 응답하여 동작하고, 상기 구동 트랜지스터의 게이트와 드레인 사이에서 서로 직렬로 연결되는 제1 및 제2 보상 트랜지스터들; 발광 제어 신호에 응답하여 구동 전압을 전달하는 전원선과 상기 표시 요소 사이의 상기 구동 전류의 경로를 생성하는 제1 및 제2 발광 제어 트랜지스터들; 및 상기 제1 및 제2 보상 트랜지스터들 사이의 플로팅 노드와 상기 제2 발광 제어 트랜지스터의 게이트 사이에 연결되는 제2 커패시터를 포함하는 화소를 제공한다.

Description

화소 및 표시 장치{Pixel circuit and display apparatus}
본 발명은 화소 및 표시 장치에 관한 것이다.
유기 발광 표시 장치(organic light emitting display apparatus)는 전류에 의해 휘도가 달라지는 표시 요소, 예컨대, 유기 발광 다이오드(organic light emitting diode)를 포함한다. 유기 발광 표시 장치의 한 화소는 표시 요소, 게이트와 소스 사이의 전압에 따라 표시 요소에 공급되는 전류량을 제어하는 구동 트랜지스터, 및 표시 요소의 휘도를 제어하기 위한 데이터 전압을 구동 트랜지스터로 전달하는 스위칭 트랜지스터를 포함한다.
한 프레임 동안 표시 요소의 휘도를 일정하게 유지하기 위하여 구동 트랜지스터의 게이트와 소스 사이의 전압이 일정하게 유지되어야 한다. 이를 위하여, 화소는 구동 트랜지스터의 게이트에 연결되는 저장 커패시터를 더 포함한다.
더욱 생생한 영상을 표시하기 위해 유기 발광 표시 장치의 해상도는 점점 높아지고 있으며, 화소의 크기는 점점 작아지고 있다. 화소의 크기를 줄이기 위해 저장 커패시터의 용량도 작아지고 있다. 그에 따라 작은 크기의 누설 전류에 의해서도 구동 트랜지스터의 게이트 전압이 변하게 되어 표시 요소의 휘도가 달라지는 문제가 발생한다.
게다가, 유기 발광 표시 장치 또는 이에 연결되는 전자 기기에 소비 전력을 줄이기 위해 상황에 따라 낮은 프레임 레이트로 구동하는 기술이 적용되고 있다. 이 경우, 한 프레임 기간이 더 길어지게 되며, 표시 요소의 휘도 변화는 사용자에 더욱 잘 시인된다.
본 발명이 해결하고자 하는 과제는 저장 커패시터에 연결되는 스위칭 트랜지스터의 턴 오프 전류를 줄일 수 있는 화소 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 표시 요소; 게이트-소스 전압에 따라 상기 표시 요소로 흐르는 구동 전류의 크기를 제어하는 구동 트랜지스터; 상기 구동 트랜지스터의 게이트에 연결되는 제1 커패시터; 제1 스캔 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터의 소스에 전달하는 스캔 트랜지스터; 상기 제1 스캔 신호에 응답하여 동작하고, 상기 구동 트랜지스터의 게이트와 드레인 사이에서 서로 직렬로 연결되는 제1 및 제2 보상 트랜지스터들; 발광 제어 신호에 응답하여 구동 전압을 전달하는 전원선과 상기 표시 요소 사이의 상기 구동 전류의 경로를 생성하는 제1 및 제2 발광 제어 트랜지스터들; 및 상기 제1 및 제2 보상 트랜지스터들 사이의 플로팅 노드와 상기 제2 발광 제어 트랜지스터의 게이트 사이에 연결되는 제2 커패시터를 포함하는 화소가 제공된다.
일 예에 따르면, 상기 제1 및 제2 보상 트랜지스터들은 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고, 상기 제1 및 제2 발광 제어 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고, 상기 제1 스캔 신호의 라이징 에지에 의한 상기 플로팅 노드의 전위 변화량은 상기 발광 제어 신호의 폴링 에지에 의한 상기 플로팅 노드의 전위 변화량에 의해 적어도 부분적으로 상쇄될 수 있다.
일 예에 따르면, 상기 제1 및 제2 보상 트랜지스터들은 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고, 상기 제1 및 제2 발광 제어 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고, 상기 플로팅 노드의 전위는 상기 제1 스캔 신호의 라이징 에지에 의해 상승하고, 상기 발광 제어 신호의 폴링 에지에 의해 하강할 수 있다.
일 예에 따르면, 상기 제1 발광 제어 트랜지스터는 상기 발광 제어 신호에 응답하여 상기 전원선과 상기 구동 트랜지스터의 소스를 서로 접속하고, 상기 제2 발광 제어 트랜지스터는 상기 발광 제어 신호에 응답하여 상기 구동 트랜지스터의 드레인과 상기 표시 요소의 애노드를 서로 접속할 수 있다.
일 예에 따르면, 상기 제1 커패시터는 상기 전원선과 상기 구동 트랜지스터의 게이트 사이에 연결될 수 있다.
일 예에 따르면, 상기 화소는 반도체층; 상기 반도체층 상에 배치되고 상기 제1 스캔 신호를 전달하는 제1 스캔선으로서, 각각 상기 반도체층과 적어도 일부 중첩하는 제1 및 제2 게이트 전극들을 포함하는 상기 제1 스캔선; 상기 반도체층 상에 배치되고 상기 발광 제어 신호를 전달하는 발광 제어선으로서, 상기 반도체층과 적어도 일부 중첩하는 제3 게이트 전극을 포함하는 상기 발광 제어선; 상기 제1 및 제2 게이트 전극들 사이에 배치되고, 상기 반도체층과 적어도 일부 중첩하는 도전 패턴; 및 상기 도전 패턴 상에 배치되고, 상기 도전 패턴과 상기 제3 게이트 전극을 연결하는 연결 패턴을 더 포함할 수 있다.
일 예에 따르면, 상기 반도체층은 상기 제1 내지 제3 게이트 전극들과 적어도 일부 중첩하는 반도체 영역, 및 상기 도전 패턴과 적어도 일부 중첩하는 도전 영역을 포함할 수 있다.
일 예에 따르면, 상기 제2 커패시터는 상기 도전 패턴, 및 상기 반도체층의 상기 도전 영역을 포함할 수 있다.
일 예에 따르면, 상기 화소는 제2 스캔 신호에 응답하여 초기화 전압을 상기 구동 트랜지스터의 게이트에 인가하는 게이트 초기화 트랜지스터를 더 포함할 수 있다.
일 예에 따르면, 상기 게이트 초기화 트랜지스터는 상기 초기화 전압을 전달하는 전압선과 상기 구동 트랜지스터의 게이트 사이에서 서로 직렬로 연결되는 제1 및 제2 게이트 초기화 트랜지스터들을 포함할 수 있다.
일 예에 따르면, 한 프레임 기간 내에서, 상기 게이트 초기화 트랜지스터가 턴 온 레벨의 펄스 전압을 갖는 상기 제2 스캔 신호에 응답하여 턴 온 된 후, 상기 스캔 트랜지스터 및 상기 제1 및 제2 보상 트랜지스터들이 턴 온 레벨의 펄스 전압을 갖는 상기 제1 스캔 신호에 응답하여 턴 온될 수 있다.
일 예에 따르면, 상기 화소는 제3 스캔 신호에 응답하여 초기화 전압을 상기 표시 요소의 애노드에 인가하는 애노드 초기화 트랜지스터를 더 포함할 수 있다.
일 예에 따르면, 상기 제3 스캔 신호는 상기 제1 스캔 신호와 동기화될 수 있다.
본 발명의 다른 관점에 따르면, 제1 내지 제3 스캔 신호들을 각각 전달하는 제1 내지 제3 스캔선들, 발광 제어 신호를 전달하는 발광 제어선, 데이터 전압을 전달하는 데이터선, 구동 전압을 전달하는 전원선, 및 초기화 전압을 전달하는 전압선에 접속되고, 애노드 및 캐소드를 갖는 표시 요소; 상기 전원선에 연결되는 제1 전극, 및 제2 전극을 갖는 제1 커패시터; 상기 제1 커패시터의 상기 제2 전극에 연결되는 게이트, 상기 전원선에 연결되는 소스, 및 드레인을 갖는 제1 트랜지스터; 상기 제1 스캔선에 연결되는 게이트, 상기 데이터선에 연결되는 소스, 및 상기 제1 트랜지스터의 소스에 연결되는 드레인을 갖는 제2 트랜지스터; 상기 제1 스캔선에 연결되는 게이트, 플로팅 노드에 연결되는 소스, 및 상기 제1 트랜지스터의 게이트에 연결되는 드레인을 갖는 제1 보상 트랜지스터, 및 상기 제1 스캔선에 연결되는 게이트, 상기 제1 트랜지스터의 드레인에 연결되는 소스, 및 상기 플로팅 노드에 연결되는 드레인을 갖는 제2 보상 트랜지스터를 포함하는 제3 트랜지스터; 상기 플로팅 노드에 연결되는 제3 전극, 및 상기 발광 제어선에 연결되는 제4 전극을 갖는 제2 커패시터; 상기 제2 스캔선에 연결되는 게이트, 상기 제1 트랜지스터의 게이트에 연결되는 소스, 및 상기 전압선에 연결되는 드레인을 갖는 제4 트랜지스터; 상기 발광 제어선에 연결되는 게이트, 상기 전원선에 연결되는 소스, 및 상기 제1 트랜지스터의 소스에 연결되는 드레인을 갖는 제5 트랜지스터; 상기 발광 제어선에 연결되는 게이트, 상기 제1 트랜지스터의 드레인에 연결되는 소스, 및 상기 표시 요소의 애노드에 연결되는 드레인을 갖는 제6 트랜지스터; 및 상기 제3 스캔선에 연결되는 게이트, 상기 표시 요소의 애노드에 연결되는 소스, 및 상기 전압선에 연결되는 드레인을 갖는 제7 트랜지스터를 포함하는 화소가 제공된다.
일 예에 따르면, 상기 제3 트랜지스터는 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고, 상기 제5 및 제6 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고, 상기 제1 스캔 신호의 라이징 에지에 의한 상기 플로팅 노드의 전위 변화량은 상기 발광 제어 신호의 폴링 에지에 의한 상기 플로팅 노드의 전위 변화량에 의해 적어도 부분적으로 상쇄될 수 있다.
일 예에 따르면, 상기 제3 트랜지스터는 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고, 상기 제5 및 제6 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고, 상기 플로팅 노드의 전위는 상기 제1 스캔 신호의 라이징 에지에 의해 상승하고, 상기 발광 제어 신호의 폴링 에지에 의해 하강할 수 있다.
일 예에 따르면, 상기 제4 트랜지스터는 상기 제2 스캔선에 연결되는 게이트, 상기 제1 트랜지스터의 게이트에 연결되는 소스, 및 드레인을 갖는 제1 게이트 초기화 트랜지스터, 및 상기 제2 스캔선에 연결되는 게이트, 상기 제1 게이트 초기화 트랜지스터의 드레인에 연결되는 소스, 및 상기 전압선에 연결되는 드레인을 갖는 제2 게이트 초기화 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 관점에 따르면, 제1 방향과 제2 방향으로 연장되는 기판; 제1 및 제2 스캔 신호들을 각각 전달하고 상기 제1 방향으로 연장되는 제1 및 제2 스캔선들; 데이터 전압을 전달하고 상기 제2 방향으로 연장되는 데이터선; 발광 제어 신호를 전달하는 발광 제어선; 구동 전압을 전달하는 전원선; 및 상기 기판 상에 상기 제1 방향과 상기 제2 방향으로 배열되는 복수의 화소들을 포함하고, 상기 복수의 화소들 각각은, 표시 요소; 게이트-소스 전압에 따라 상기 전원선에서 상기 표시 요소로 흐르는 구동 전류의 크기를 제어하는 구동 트랜지스터; 상기 구동 트랜지스터의 게이트에 연결되는 제1 커패시터; 상기 제1 스캔 신호에 응답하여 상기 데이터 전압을 상기 구동 트랜지스터의 소스에 전달하는 스캔 트랜지스터; 상기 제1 스캔 신호에 응답하여 동작하고, 상기 구동 트랜지스터의 게이트와 드레인 사이에서 서로 직렬로 연결되는 제1 및 제2 보상 트랜지스터들; 상기 발광 제어 신호에 응답하여 상기 전원선과 상기 표시 요소 사이의 상기 구동 전류의 경로를 생성하는 제1 및 제2 발광 제어 트랜지스터들; 및 상기 제1 및 제2 보상 트랜지스터들 사이의 플로팅 노드와 상기 제2 발광 제어 트랜지스터의 게이트 사이에 연결되는 제2 커패시터를 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 제1 및 제2 보상 트랜지스터들은 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고, 상기 제1 및 제2 발광 제어 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고, 상기 제1 스캔 신호의 라이징 에지에 의한 상기 플로팅 노드의 전위 변화량은 상기 발광 제어 신호의 폴링 에지에 의한 상기 플로팅 노드의 전위 변화량에 의해 적어도 부분적으로 상쇄될 수 있다.
일 예에 따르면, 상기 제1 및 제2 보상 트랜지스터들은 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고, 상기 제1 및 제2 발광 제어 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고, 상기 플로팅 노드의 전위는 상기 제1 스캔 신호의 라이징 에지에 의해 상승하고, 상기 발광 제어 신호의 폴링 에지에 의해 하강할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
본 발명의 다양한 실시예들에 따르면, 화소의 저장 커패시터에 연결되는 스위칭 트랜지스터의 턴 오프 전류가 감소될 수 있다. 또한, 구동 트랜지스터의 게이트로 흐르는 누설 전류를 감소시킴으로써 구동 트랜지스터의 게이트 전압을 일정하게 유지할 수 있다. 그에 따라 본 발명의 다양한 실시예들에 따른 표시 장치는 더욱 생생한 영상을 표시할 수 있다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 화소 회로를 도시한다.
도 3는 도 2에 도시된 화소 회로를 동작시키기 위한 제어 신호들의 타이밍도를 도시한다.
도 4는 도 2에 도시된 화소 회로의 일부 노드들의 전압 파형들을 도시한다.
도 5는 소스-드레인 전압에 따른 턴 오프 전류의 변화를 도시한 그래프이다.
도 6은 도 2의 화소를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 개략적인 블록도이다.
도 1을 참조하면, 유기 발광 표시 장치(100)는 표시부(110), 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 전압 생성부(150)를 포함한다.
표시부(110)는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소(PX)들을 포함한다. 용이한 이해를 위해 도 1에는 하나의 화소(PXij)만 도시되었지만, m x n개의 화소들(PX)이 예컨대 매트릭스 형태로 배열될 수 있다. 여기서 i는 1 이상 m 이하의 자연수이고, j는 1 이상 n 이하의 자연수이다.
화소들(PX)은 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 발광 제어선들(EML_1 내지 EML_m), 및 데이터선들(DL_1 내지 DL_n)에 연결된다. 화소들(PX)은 전원선들(PL_1 내지 PL_n), 및 전압선들(VL_1 내지 VL_m)에 연결된다. 예컨대, 도 2에 도시된 바와 같이, 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 데이터선(DL_j), 전원선(PL_j), 전압선(VL_i), 및 제2 스캔선(SL2_i+1)에 연결될 수 있다. 제2 스캔선(SL2_i+1)는 화소(PXij)에 대하여 제3 스캔선으로 지칭될 수 있다.
제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 발광 제어선들(EML_1 내지 EML_m), 및 전압선들(VL_1 내지 VL_m)은 제1 방향(예컨대, 행 방향)으로 연장되어 동일 행에 위치한 화소들(PX)에 연결될 수 있다. 데이터선들(DL_1 내지 DL_n) 및 전원선들(PL_1 내지 PL_n)은 제2 방향(예컨대, 열 방향)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다.
제1 스캔선들(SL1_1 내지 SL1_m) 각각은 게이트 구동부(120)로부터 출력되는 제1 스캔 신호들(GW_1 내지 GW_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_1 내지 SL2_m) 각각은 게이트 구동부(120)로부터 출력되는 제2 스캔 신호들(GI_1 내지 GI_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_2 내지 SL2_m+1) 각각은 게이트 구동부(120)로부터 출력되는 제3 스캔 신호들(GB_1 내지 GB_m)을 동일 행의 화소들(PX)에게 전달한다. 제2 스캔 신호(GI_i)와 제3 스캔 신호(GB_i-1)는 모두 제2 스캔선(SL2_i)를 통해 전달되며, 실제로 동일한 신호일 수 있다.
발광 제어선들(EML_1 내지 EML_m) 각각은 게이트 구동부(120)로부터 출력되는 발광 제어 신호들(EM_1 내지 EM_m)을 동일 행의 화소들(PX)에게 전달한다. 데이터선들(DL_1 내지 DL_n) 각각은 데이터 구동부(130)로부터 출력되는 데이터 전압(D1 내지 Dn)을 동일 열의 화소들(PX)에게 전달한다. 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i), 데이터 전압(Dj), 및 발광 제어 신호(EM_i)를 수신한다.
전원선들(PL_1 내지 PL_n) 각각은 전압 생성부(150)로부터 출력되는 제1 구동 전압(ELVDD)을 동일 열의 화소들(PX)에게 전달한다. 전압선들(VL_1 내지 VL_m) 각각은 전압 생성부(150)로부터 출력되는 초기화 전압(VINT)을 동일 행의 화소들(PX)에게 전달한다.
화소(PXij)는 표시 요소, 및 데이터 전압(Dj)에 기초하여 표시 요소로 흐르는 구동 전류의 크기를 제어하는 구동 트랜지스터를 포함한다. 데이터 전압(Dj)은 데이터 구동부(130)에서 출력되며 데이터선(DL_j)을 통해 화소(PXij)에서 수신된다. 표시 요소는 예컨대 유기 발광 다이오드일 수 있다. 표시 요소가 구동 트랜지스터로부터 수신되는 구동 전류의 크기에 대응하는 밝기로 발광함으로써, 화소(PXij)는 데이터 전압(Dj)에 대응하는 계조를 표현할 수 있다.
화소(PX)는 풀 컬러를 표시할 수 있는 단위 화소의 일부, 예컨대, 부화소에 대응될 수 있다. 화소(PXij)는 적어도 하나의 스위칭 트랜지스터 및 적어도 하나의 커패시터를 더 포함할 수 있다. 화소(PXij)에 대하여 도 2 및 도 3를 참조하여 아래에서 더욱 자세히 설명한다.
전압 생성부(150)는 화소(PXij)의 구동에 필요한 전압들을 생성할 수 있다. 예컨대, 전압 생성부(150)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 및 초기화 전압(VINT)을 생성할 수 있다. 제1 구동 전압(ELVDD)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 초기화 전압(VINT)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 초기화 전압(VINT)과 제2 구동 전압(ELVSS)의 레벨 차이는 화소(PX)의 표시 요소가 발광하는데 필요한 문턱 전압보다 작을 수 있다.
도 1에 도시되지 않았지만, 전압 생성부(150)는 화소(PXij)의 스위칭 트랜지스터를 제어하기 위한 제1 게이트 전압(VGH)과 제2 게이트 전압(VGL)을 생성하여 게이트 구동부(120)에 제공할 수 있다. 제1 게이트 전압(VGH)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 오프되고, 제2 게이트 전압(VGL)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 온될 수 있다. 제1 게이트 전압(VGH)은 게이트 오프 전압으로 지칭되고, 제2 게이트 전압(VGL)은 게이트 온 전압으로 지칭될 수 있다. 화소(PXij)의 스위칭 트랜지스터들은 p형 MOSFET일 수 있으며, 제1 게이트 전압(VGH)의 레벨은 제2 게이트 전압(VGL)의 레벨보다 높을 수 있다. 도 1에 도시되지 않았지만, 전압 생성부(150)는 감마 기준 전압들을 생성하여 데이터 구동부(130)에 제공할 수도 있다.
타이밍 제어부(140)는 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어함으로써, 표시부(110)를 제어할 수 있다. 표시부(110)의 화소들(PX)은 새로운 프레임 기간마다 새로운 데이터 전압(D1-Dn)을 수신하고, 데이터 전압(D1-Dn)에 대응하는 휘도로 발광함으로써 한 프레임의 영상 소스 데이터(RGB)에 대응하는 영상을 표시할 수 있다.
일 실시예에 따르면, 한 프레임 기간은 게이트 초기화 기간, 데이터 기입 및 애노드 초기화 기간, 및 발광 기간을 포함할 수 있다. 초기화 기간에는 제2 스캔 신호(GI)와 동기화하여 초기화 전압(VINT)이 화소들(PX)에 인가될 수 있다. 데이터 기입 및 애노드 초기화 기간에는 제1 스캔 신호(GW)와 동기화하여 데이터 전압(D1-Dn)이 화소들(PX)에 제공되고 제3 스캔 신호(GB)와 동기화하여 초기화 전압(VINT)이 화소들(PX)에 인가될 수 있다. 발광 기간에는 표시부(110)의 화소들(PX)이 발광할 수 있다.
타이밍 제어부(140)는 외부로부터 영상 소스 데이터(RGB)와 제어신호(CONT)를 수신한다. 타이밍 제어부(140)는 표시부(110) 및 화소들(PX)의 특성 등을 기초로 영상 소스 데이터(RGB)를 영상 데이터(DATA)로 변환할 수 있다. 타이밍 제어부(140)는 영상 데이터(DATA)를 데이터 구동부(130)에 제공할 수 있다.
제어신호(CONT)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK) 중 적어도 하나를 포함할 수 있다. 타이밍 제어부(140)는 제어신호(CONT)를 이용하여 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어할 수 있다.
타이밍 제어부(140)는 1 수평 주사 기간(horizontal scanning period, 1H)의 데이터 인에이블 신호(DE)를 카운트하여 프레임 기간을 판단할 수 있다. 이 경우, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 영상 소스 데이터(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
타이밍 제어부(140)는 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC), 및 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE) 신호 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 주사 기간의 시작 시점에 첫 번째 스캔 신호를 생성하는 게이트 구동부(120)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(120)에 공통으로 입력되는 클럭 신호로서, 게이트 스타트 펄스(GSP)를 시프트 시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 게이트 구동부(120)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블(Source Output Enable, SOE) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 시점을 제어하며, 주사 기간의 시작 시점에 데이터 구동부(130)에 제공된다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(130) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력을 제어한다. 한편, 데이터 구동부(130)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(120)는 전압 생성부(150)로부터 제공되는 제1 및 제2 게이트 전압(VGH, VGL)을 이용하여 타이밍 제어부(140)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 제1 스캔 신호들(GW_1 내지 GW_m), 제2 스캔 신호들(GI_1 내지 GI_m), 및 제3 스캔 신호들(GB_1 내지 GB_m)을 순차적으로 생성한다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 제어부(140)로부터 공급되는 영상 데이터(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(130)는 병렬 데이터 체계의 데이터로 변환할 때, 영상 데이터(DATA)를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(130)는 데이터선들(DL_1 내지 DL_n)을 통해 데이터 전압(D1 내지 Dn)을 화소들(PX)에 제공한다. 화소들(PX)은 제1 스캔 신호들(GW_1 내지 GW_m)에 응답하여 데이터 전압(D1 내지 Dn)을 수신한다.
도 2는 일 실시예에 따른 제1 화소의 화소 회로를 도시한다.
도 2를 참조하면, 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i)을 각각 전달하는 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i), 및 데이터 전압(Dj)을 전달하는 데이터선(DL_j), 발광 제어 신호(EM_i)를 전달하는 발광 제어선(EML_i)에 연결된다. 화소(PXij)는 제1 구동 전압(ELVDD)을 전달하는 전원선(PL_j), 및 초기화 전압(VINT)을 전달하는 전압선(VL_i)에 연결된다. 화소(PXij)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다. 화소(PXij)는 도 1의 화소(PXij)에 대응할 수 있다.
제1 스캔선(GWL_i)은 도 1의 제1 스캔선(SL1_i)에 대응하고, 제2 스캔선(GIL_i)은 도 1의 제2 스캔선(SL2_i)에 대응하고, 제3 스캔선(GBL_i)은 도 1의 제2 스캔선(SL2_i+1)에 대응한다.
화소(PXij)는 표시 요소(OLED), 제1 내지 제7 트랜지스터(T1 내지 T7), 제1 커패시터(또는, 저장 커패시터)(C1), 및 제2 커패시터(C2)를 포함한다. 표시 요소(OLED)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다. 제1 커패시터(C1)는 제1 전극과 제2 전극을 가질 수 있다. 제2 커패시터(C2)는 제3 전극과 제4 전극을 가질 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 소스-드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 트랜지스터(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/턴 오프되는 스위칭 트랜지스터일 수 있다. 제2 내지 제7 트랜지스터(T2 내지 T7) 각각은 하나의 스위칭 트랜지스터로 구성되거나, 동일한 게이트 신호에 의해 동시에 제어되고 서로 직렬로 연결되는 복수의 스위칭 트랜지스터들로 구성될 수도 있다. 제1 내지 제7 트랜지스터(T1 내지 T7)는 박막 트랜지스터로 형성될 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로 지칭되고, 제2 트랜지스터(T2)는 스캔 트랜지스터로 지칭되고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭되고, 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 지칭되고, 제5 트랜지스터(T5)는 제1 발광 제어 트랜지스터로 지칭되고, 제6 트랜지스터(T6)는 제2 발광 제어 트랜지스터로 지칭되고, 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 지칭될 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 전원선(PL_j)에서 표시 요소(OLED)로 흐르는 구동 전류(Id)의 크기를 제어할 수 있다. 구동 트랜지스터(T1)는 제1 커패시터(C1)의 제2 전극에 연결되는 게이트, 제1 발광 제어 트랜지스터(T5)를 통해 전원선(PL_j)에 연결되는 소스, 제2 발광 제어 트랜지스터(T6)를 통해 표시 요소(OLED)에 연결되는 드레인을 가질 수 있다.
구동 트랜지스터(T1)는 구동 전류(Id)를 표시 요소(OLED)에 출력할 수 있다. 구동 전류(Id)의 크기는 구동 트랜지스터(T1)의 게이트-소스 전압에 기초하여 결정될 수 있다. 구동 트랜지스터(T1)의 게이트-소스 전압은 게이트 전압과 소스 전압의 차에 해당한다. 예컨대, 구동 전류(Id)의 크기는 구동 트랜지스터(T1)의 게이트-소스 전압과 구동 트랜지스터(T1)의 문턱 전압의 차에 기초하여 결정될 수 있다. 표시 요소(OLED)는 구동 트랜지스터(T1)로부터 구동 전류(Id)를 수신하고, 구동 전류(Id)의 크기에 따른 밝기로 발광할 수 있다.
스캔 트랜지스터(T2)는 제1 스캔 신호(GW_i)에 응답하여 데이터 전압(Dj)을 수신한다. 스캔 트랜지스터(T2)는 제1 스캔 신호(GW_i)에 응답하여 데이터 전압(Dj)을 구동 트랜지스터(T1)의 소스에 전달한다. 스캔 트랜지스터(T2)는 제1 스캔선(GWL_i)에 연결되는 게이트, 데이터선(GL_j)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다.
제1 커패시터(C1)는 구동 트랜지스터(T1)의 게이트에 연결된다. 제1 커패시터(C1)는 전원선(PL_j)과 구동 트랜지스터(T1)의 게이트 사이에 연결될 수 있다. 제1 커패시터(C1)는 전원선(PL_j)에 연결되는 제1 전극, 및 구동 트랜지스터(T1)의 게이트에 연결되는 제2 전극을 가질 수 있다. 제1 커패시터(C1)는 전원선(PL_j)에 인가되는 제1 구동 전압(ELVDD)과 구동 트랜지스터(T1)의 게이트 전압의 차를 저장할 수 있으며, 구동 트랜지스터(T1)의 게이트 전압을 유지할 수 있다.
제1 커패시터(C1)는 발광 구간 동안 실질적으로 구동 트랜지스터(T1)의 게이트-소스 전압을 저장한다. 하지만, 제1 구동 전압(ELVDD)의 레벨이 일정하게 유지된다고 하더라도, 누설 전류로 인하여 구동 트랜지스터(T1)의 게이트의 전위는 변할 수 있다. 예컨대, 누설 전류가 구동 트랜지스터(T1)의 게이트로 유입되면서 발광 구간 동안 구동 트랜지스터(T1)의 게이트의 전압은 점점 높아질 수 있으며, 그에 따라 구동 트랜지스터(T1)의 소스-게이트 전압이 낮아지게 되고, 구동 전류(Id)의 크기 역시 작아질 수 있다. 표시 요소(OLED)의 밝기는 목적된 크기에서 점점 낮아질 수 있다.
보상 트랜지스터(T3)는 구동 트랜지스터(T1)의 게이트와 드레인 사이에 연결되며, 제1 스캔 신호(GW_i)에 응답하여 구동 트랜지스터(T1)의 게이트와 드레인을 서로 연결할 수 있다. 보상 트랜지스터(T3)는 제1 스캔 신호(GW_i)에 의해 동시에 제어되고, 구동 트랜지스터(T1)의 게이트와 드레인 사이에서 서로 직렬로 연결되는 제1 및 제2 보상 트랜지스터들(T3a, T3b)을 포함할 수 있다.
제1 보상 트랜지스터(T3a)는 제1 스캔선(GWL_i)에 연결되는 게이트, 플로팅 노드(FN)에 연결되는 소스, 및 구동 트랜지스터(T1)의 게이트에 연결되는 드레인을 가질 수 있다. 제2 보상 트랜지스터(T3b)는 제1 스캔선(GWL_i)에 연결되는 게이트, 구동 트랜지스터(T1)의 드레인에 연결되는 소스, 및 플로팅 노드(FN)에 연결되는 드레인을 가질 수 있다.
제1 보상 트랜지스터(T3a)와 제2 보상 트랜지스터(T3b)가 제1 스캔 신호(GW_i)에 응답하여 턴 온되면, 구동 트랜지스터(T1)의 드레인과 게이트가 서로 연결되어 구동 트랜지스터(T1)는 다이오드-연결될 수 있다. 구동 트랜지스터(T1)의 소스에는 제1 스캔 신호(GW_i)에 응답하여 데이터 전압(Dj)이 수신되고, 데이터 전압(Dj)은 다이오드-연결된 구동 트랜지스터(T1)을 통해 구동 트랜지스터(T1)의 게이트로 전달된다. 구동 트랜지스터(T1)의 게이트 전압이 데이터 전압(Dj)에서 구동 트랜지스터(T1)의 문턱 전압만큼 감산된 전압과 동일해지면, 구동 트랜지스터(T1)는 턴 오프되고, 데이터 전압(Dj)에서 구동 트랜지스터(T1)의 문턱 전압만큼 감산된 전압이 제1 커패시터(C1)에 저장된다.
제1 보상 트랜지스터(T3a)와 제2 보상 트랜지스터(T3b)가 제1 스캔 신호(GW_i)에 응답하여 턴 오프되면, 플로팅 노드(FN)는 실질적으로 플로팅 된다. 플로팅 노드(FN)의 전위는 주변 신호들, 예컨대, 제1 스캔 신호(GW_i)와 제2 스캔 신호(GI_i)에 의해 흔들리게 된다. 특히 플로팅 노드(FN)의 전위는 제1 스캔 신호(GW_i)의 라이징 에지에 커플링되어 상승하게 된다. 그에 따라, 제1 보상 트랜지스터(T3a)의 소스-드레인 전압이 상승하게 되고, 제1 보상 트랜지스터(T3a)의 턴 오프 전류, 즉, 누설 전류가 증가하게 된다.
제1 보상 트랜지스터(T3a)와 제2 보상 트랜지스터(T3b)가 턴 오프되면, 이상적으로는 구동 트랜지스터(T1)의 드레인과 게이트 사이는 절연된다. 그러나, 실제로는 구동 트랜지스터(T1)의 드레인에서 게이트로 미세한 전류가 흐르게 되며, 이를 턴 오프 전류라고 하며, 제1 커패시터(C1)의 관점에서 구동 트랜지스터(T1)의 게이트 전압을 일정하게 유지하지 못하게 하는 원인이 되므로 누설 전류라고 지칭할 수 있다.
게이트 초기화 트랜지스터(T4)는 제2 스캔 신호(GI_i)에 응답하여 초기화 전압(VINT)을 구동 트랜지스터(T1)의 게이트에 인가한다. 게이트 초기화 트랜지스터(T4)는 제2 스캔 신호(GI_i)에 의해 동시에 제어되고, 구동 트랜지스터(T1)의 게이트와 전압선(VL_i) 사이에서 서로 직렬로 연결되는 제1 및 제2 게이트 초기화 트랜지스터들(T4a, T4b)을 포함할 수 있다.
제1 게이트 초기화 트랜지스터(T4a)는 제2 스캔선(GIL_i)에 연결되는 게이트, 구동 트랜지스터(T1)의 게이트에 연결되는 소스, 및 제2 게이트 초기화 트랜지스터(T4b)의 소스에 연결되는 드레인을 가질 수 있다. 제2 게이트 초기화 트랜지스터(T4b)는 제2 스캔선(GIL_i)에 연결되는 게이트, 제1 게이트 초기화 트랜지스터(T4b)의 드레인에 연결되는 소스, 및 초기화 전압(VINT)을 전달하는 전압선(VL_i)에 연결되는 드레인을 가질 수 있다.
애노드 초기화 트랜지스터(T7)는 제3 스캔 신호(GB_i)에 응답하여 초기화 전압(VINT)을 표시 요소(OLED)의 애노드에 인가한다. 애노드 초기화 트랜지스터(T7)는 제3 신호선(GBL_i)에 연결되는 게이트, 표시 요소(OLED)의 애노드에 연결되는 소스, 및 전압선(VL_i)에 연결되는 드레인을 가질 수 있다.
제1 및 제2 발광 제어 트랜지스터(T5, T6)는 발광 제어 신호(EM_i)에 응답하여 전원선(PL_j)과 표시 요소(OLED) 사이의 구동 전류(Id)의 경로를 생성할 수 있다.
제1 발광 제어 트랜지스터(T5)는 발광 제어 신호(EM_i)에 응답하여 전원선(PL_j)과 구동 트랜지스터(T1)의 소스를 서로 접속할 수 있다. 제1 발광 제어 트랜지스터(T5)는 발광 제어선(EML_i)에 연결되는 게이트, 전원선(PL_j)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다.
제2 발광 제어 트랜지스터(T6)는 발광 제어 신호(EM_i)에 응답하여 구동 트랜지스터(T1)의 드레인과 표시 요소(OLED)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 트랜지스터(T6)는 발광 제어선(EML_i)에 연결되는 게이트, 구동 트랜지스터(T1)의 드레인에 연결되는 소스, 및 표시 요소(OLED)의 애노드에 연결되는 드레인을 가질 수 있다.
제2 커패시터(C2)는 제1 및 제2 보상 트랜지스터들(T3a, T3b) 사이의 플로팅 노드(FN)와 발광 제어선(EML_i) 사이에 연결될 수 있다. 제2 커패시터(C2)는 플로팅 노드(FN)와 제1 발광 제어 트랜지스터(T5)의 게이트 사이에 연결될 수 있다. 제2 커패시터(C2)는 플로팅 노드(FN)와 제2 발광 제어 트랜지스터(T6)의 게이트 사이에 연결될 수 있다. 제2 커패시터(C2)는 플로팅 노드(FN)에 연결되는 제3 전극, 및 발광 제어선(EML_i)에 연결되는 제4 전극을 가질 수 있다.
제2 커패시터(C2)가 플로팅 노드(FN)와 발광 제어선(EML_i) 사이에 연결됨으로서, 제1 스캔 신호(GW_i)의 라이징 에지에 의한 플로팅 노드(FN)의 전위 변화량은 발광 제어 신호(EM_i)의 폴링 에지에 의한 플로팅 노드(FN)의 전위 변화량에 의해 적어도 부분적으로 상쇄될 수 있다. 그 결과, 플로팅 노드(FN)로부터 구동 트랜지스터(T1)의 게이트(T1_G)로 흐르는 누설 전류의 양을 감소할 수 있다. 이에 대해서는 도 4를 참조하여 아래에서 더욱 자세히 설명한다.
도 3은 도 2에 도시된 화소 회로를 동작시키기 위한 제어 신호들의 타이밍도를 도시한다.
도 2와 함께 도 3을 참조하면, 발광 제어 신호(EM_i)가 하이 레벨을 갖는 구간에서 제1 및 제2 발광 제어 트랜지스터(T5, T6)가 턴 오프된다. 발광 제어 신호(EM_i)가 하이 레벨을 갖는 구간은 비발광 구간으로 지칭될 수 있다.
비발광 구간에서, 구동 트랜지스터(T1)는 구동 전류(Id)의 출력을 멈추고, 표시 요소(OLED)는 발광을 멈춘다.
제2 스캔 신호(GI_i)가 먼저 로우 레벨을 갖는다. 제2 스캔 신호(GI_i)가 로우 레벨의 펄스 전압을 갖는 구간은 게이트 초기화 구간으로 지칭될 수 있다.
게이트 초기화 기간 동안 게이트 초기화 트랜지스터(T4)가 턴 온되며, 초기화 전압(VINT)은 구동 트랜지스터(T1)의 게이트, 즉, 제1 커패시터(C1)의 제2 전극에 인가된다. 제1 커패시터(C1)에는 제1 구동 전압(ELVDD)과 초기화 전압(VINT)의 차(ELVDD-VINT)가 저장된다.
다시 제2 스캔 신호(GI_i)가 하이 레벨로 천이한 후, 제1 스캔 신호(GW_i)가 로우 레벨을 갖는다. 제1 스캔 신호(GW_i)가 로우 레벨의 펄스 전압을 갖는 구간은 데이터 기입 기간으로 지칭될 수 있다.
데이터 기입 기간 동안, 스캔 트랜지스터(T2)와 보상 트랜지스터(T3)가 턴 온되며, 데이터 전압(Dj)은 구동 트랜지스터(T1)의 소스에 수신된다. 보상 트랜지스터(T3)에 의해 구동 트랜지스터(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 제1 커패시터(C1)의 제2 전극의 전압은 초기화 전압(VINT)에서 상승한다. 구동 트랜지스터(T1)의 게이트 전압이 데이터 전압(Dj)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 전압(Dj - |Vth|)과 동일해지면, 구동 트랜지스터(T1)이 턴 오프되면서 구동 트랜지스터(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 구동 트랜지스터(T1)의 게이트 전압은 Dj - |Vth|이 되고, 제1 커패시터(C1)에는 제1 구동 전압(ELVDD)과 게이트 전압(Dj - |Vth|)의 차(ELVDD- Dj + |Vth|)가 저장된다.
또한, 제2 스캔 신호(GI_i)가 하이 레벨로 천이한 후, 제3 스캔 신호(GB_i)가 로우 레벨을 갖는다. 제3 스캔 신호(GB_i)가 로우 레벨의 펄스 전압을 갖는 구간은 애노드 초기화 구간으로 지칭될 수 있다.
애노드 초기화 기간 동안, 애노드 초기화 트랜지스터(T7)가 턴 온되며, 초기화 전압(VINT)은 표시 요소(OLED)의 애노드에 인가된다. 초기화 전압(VINT)을 표시 요소(OLED)의 애노드에 인가하여 표시 요소(OLED)를 완전히 비발광시킴으로써, 표시 요소(OLED)가 다음 프레임에 블랙 계조에 대응하여 미세하게 발광하는 현상을 제거할 수 있다.
이후, 제1 스캔 신호(GW_i)와 제3 스캔 신호(GB_i)가 하이 레벨로 천이하고, 발광 제어 신호(EM_i)가 로우 레벨을 갖는다. 발광 제어 신호(EM_i)가 로우 레벨을 갖는 구간은 발광 구간으로 지칭될 수 있다.
발광 구간 동안, 제1 및 제2 발광 제어 트랜지스터(T5, T6)가 턴 온된다. 구동 트랜지스터(T1)는 제1 커패시터(C1)에 저장되었던 전압, 즉, 구동 트랜지스터(T1)의 소스-게이트 전압(ELVDD- Dj + |Vth|)에서 구동 트랜지스터(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD-Dj)에 대응하는 크기를 갖는 구동 전류(Id)를 출력하고, 표시 요소(OLED)는 구동 전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
제2 스캔 신호(GI_i)는 이전 행의 제1 스캔 신호(GW_i-1)와 실질적으로 동기화될 수 있다. 제3 스캔 신호(GB_i)는 제1 스캔 신호(GW_i)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제3 스캔 신호(GB_i)는 다음 행의 제1 스캔 신호(GW_i+1)와 실질적으로 동기화될 수 있다. 제2 스캔 신호(GI_i)가 폴링 에지를 갖는 타이밍과 제1 스캔 신호(GW_i)가 폴링 에지를 갖는 타이밍의 차이는 1 수평 주사 기간(1H)일 수 있다.
도 4는 도 2에 도시된 화소 회로의 일부 노드들의 전압 파형들을 도시한다.
도 2와 함께 도 4를 참조하면, 데이터 라인(DL)을 통해 전달되는 데이터 신호(Data), 발광 제어선(EML)을 통해 전달되는 발광 제어 신호(EM), 제1 스캔선(GWL)을 통해 전달되는 제1 스캔 신호(GW), 및 제2 스캔선(GIL)을 통해 전달되는 제2 스캔 신호(GI)가 도시된다.
또한, 이때의 플로팅 노드(FN, T3_SD) 및 구동 트랜지스터(T1)의 게이트(T1_G)의 전압 파형이 도시된다. 데이터 신호(Data)의 전압 레벨은 데이터 전압(Vdata)로 표시하고, 구동 트랜지스터(T1)의 문턱 전압의 절대값은 간략하게 Vth로 표시한다.
먼저, 제2 스캔 신호(GI)가 로우 레벨을 갖는 구간에 구동 트랜지스터(T1)의 게이트(T1_G)에는 초기화 전압(VINT)이 인가된다.
이후, 제1 스캔 신호(GW)가 로우 레벨을 갖는 구간에 구동 트랜지스터(T1)의 게이트(T1_G)의 전위는 초기화 전압(VINT)에서 데이터 전압(Vdata)에서 문턱 전압(Vth)을 감산한 전압(Vdata-Vth)으로 상승한다. 이때, 제1 및 제2 보상 트랜지스터들(T3a, T3b)이 턴 온되므로, 플로팅 노드(FN)의 전위 역시 데이터 전압(Vdata)에서 문턱 전압(Vth)을 감산한 전압(Vdata-Vth)으로 상승한다.
이후, 제1 스캔 신호(GW)가 라이징 에지를 갖게 되면, 제1 및 제2 보상 트랜지스터들(T3a, T3b)이 턴 오프되면서, 플로팅 노드(FN)는 플로팅된다.
플로팅 노드(FN)의 전위는 제1 스캔 신호(GW)의 라이징 에지에 의해 제1 전위 변화량(ΔVnw)만큼 상승할 수 있다. 제1 전위 변화량(ΔVnw)만큼 상승한 플로팅 노드(FN)의 전위는 제1 및 제2 보상 트랜지스터들(T3a, T3b)의 턴 오프 전류에 따라 변하게 된다. 예컨대, 도 4에 도시된 바와 같이, 플로팅 노드(FN)의 전위는 서서히 낮아질 수 있다.
이후, 발광 제어 신호(EM)가 폴링 에지를 갖게 되면, 플로팅 노드(FN)는 제2 커패시터(C2)에 의해 제1 스캔선(GWL)뿐만 아니라 발광 제어선(EML)에도 용량성 커플링되기 때문에, 플로팅 노드(FN)의 전위는 발광 제어 신호(EM)의 폴링 에지에 의해 제2 전위 변화량(ΔVnef)만큼 하강할 수 있다. 제2 전위 변화량(ΔVnef)은 플로팅 노드(FN)와 제1 스캔선(GWL) 간의 기생 커패시턴스 및 플로팅 노드(FN)와 다른 도전체들 간의 기생 커패시턴스에 의해 달라질 수 있다. 제1 스캔 신호(GW)의 라이징 에지에 의한 플로팅 노드(FN)의 제1 전위 변화량(ΔVnw)은 발광 제어 신호(EM)의 폴링 에지에 의한 플로팅 노드(FN)의 제2 전위 변화량(ΔVnef)에 의해 적어도 부분적으로 상쇄될 수 있다.
비교예로서, 제2 커패시터(C2)가 존재하지 않을 경우, 플로팅 노드(FN)는 주로 제1 스캔선(GWL)에 용량성 커플링된다. 플로팅 노드(FN)는 제1 스캔 신호(GW)의 라이징 에지에 의해 제4 전위 변화량(ΔVn)만큼 상승할 수 있다. 제4 전위 변화량(ΔVn)은 도 4에 도시된 바와 같이 제1 전위 변화량(ΔVnw)보다 클 것이다. 제2 커패시터(C2)가 존재하지 않는 경우 플로팅 노드(FN)는 주로 제1 스캔선(GWL)에 용량성 커플링되는 반면, 제2 커패시터(C2)가 존재하면 플로팅 노드(FN)는 제1 스캔선(GWL)뿐만 아니라 발광 제어선(EML)에도 용량성 커플링된다. 따라서, 제2 커패시터(C2)가 존재하는 경우 제1 스캔 신호(GW)가 라이징 에지를 갖는 순간에 플로팅 노드(FN)는 일정한 레벨을 갖는 발광 제어 신호(EM)에도 커플링되므로, 플로팅 노드(FN)의 전위가 상승하는 폭은 상대적으로 작아진다. 따라서, 제4 전위 변화량(ΔVn)은 제1 전위 변화량(ΔVnw)보다 클 것이다.
도 4에서는 제1 스캔 신호(GW)가 라이징 에지를 갖게 된 이후 발광 제어 신호(EM)가 폴링 에지를 갖는 것으로 도시하고 있으나, 다른 실시예로서, 발광 제어 신호(EM)는 제1 스캔 신호(GW)가 라이징 에지를 갖게 되는 시점에 폴링 에지를 갖게 될 수 있다. 이러한 경우, 플로팅 노드(FN)의 전위는 제1 전위 변화량(ΔVnw)에서 제2 전위 변화량(ΔVnef)을 감산한 값만큼 상승할 수 있다.
이후, 제2 전위 변화량(ΔVnef)만큼 하강한 플로팅 노드(FN)의 전위는 제1 및 제2 보상 트랜지스터들(T3a, T3b)의 턴 오프 전류에 따라 변하게 된다. 예컨대, 도 4에 도시된 바와 같이, 플로팅 노드(FN)의 전위는 서서히 낮아질 수 있다.
이후, 발광 제어 신호(EM)가 라이징 에지를 갖게 되면, 플로팅 노드(FN)의 전위는 발광 제어 신호(EM)의 라이징 에지에 의해 제3 전위 변화량(ΔVner)만큼 상승할 수 있다. 제3 전위 변화량(ΔVner)은 플로팅 노드(FN)와 제1 스캔선(GWL) 간의 기생 커패시턴스 및 플로팅 노드(FN)와 다른 도전체들 간의 기생 커패시턴스에 의해 달라질 수 있다. 플로팅 노드(FN)의 전위가 제3 전위 변화량(ΔVner)만큼 상승하여 플로팅 노드(FN)로부터 구동 트랜지스터(T1)의 게이트(T1_G)로 흐르는 누설 전류가 증가하더라도 하이 레벨의 발광 제어 신호(EM)에 의해 표시 요소가 비발광되므로 표시 요소의 휘도 감소에 영향을 주지 않는다.
이후, 제3 전위 변화량(ΔVner)만큼 상승한 플로팅 노드(FN)의 전위는 제1 및 제2 보상 트랜지스터들(T3a, T3b)의 턴 오프 전류에 따라 변하게 된다. 예컨대, 도 4에 도시된 바와 같이, 플로팅 노드(FN)의 전위는 서서히 낮아질 수 있다.
한편, 제2 스캔 신호(GI)와 제1 스캔 신호(GW)가 모두 하이 레벨을 갖게 되어, 제1 및 제2 보상 트랜지스터들(T3a, T3b), 및 제1 및 제2 게이트 초기화 트랜지스터들(T4a, T4b)이 모두 턴 오프되지만, 미세한 턴 오프 전류가 흐를 수 있다. 그에 따라, 구동 트랜지스터(T1)의 게이트(T1_G)의 전압은 서서히 상승할 수 있다.
비교예로서, 제2 커패시터(C2)가 존재하지 않을 경우, 턴 오프된 제1 보상 트랜지스터(T3a)를 통해 플로팅 노드(FN)로부터 구동 트랜지스터(T1)의 게이트(T1_G)로 흐르는 누설 전류는 제4 전위 변화량(ΔVn)만큼 상승한 플로팅 노드(FN)의 전위로 인하여 상당히 클 수 있다. 플로팅 노드(FN)로부터 구동 트랜지스터(T1)의 게이트(T1_G)로 흐르는 누설 전류에 의해 구동 트랜지스터(T1)의 게이트(T1_G)의 전압은 점점 상승할 수 있다.
본 실시예에 따르면, 발광 제어선(EML)에 연결되는 제2 커패시터(C2)를 통해 플로팅 노드(FN)는 제1 스캔선(GWL)뿐만 아니라 발광 제어선(EML)에도 용량성 커플링될 수 있다. 따라서, 제1 스캔 신호(GW)가 라이징 에지를 갖는 순간에 플로팅 노드(FN)는 일정한 레벨을 갖는 발광 제어 신호(EM)에도 커플링되므로, 제1 스캔 신호(GW)의 라이징 에지에 의해 플로팅 노드(FN)의 전위가 상승하는 폭은 상대적으로 작아질 수 있다.
또한, 제1 스캔 신호(GW)의 라이징 에지에 의한 플로팅 노드(FN)의 제1 전위 변화량(ΔVnw)은 발광 제어 신호(EM)의 폴링 에지에 의한 플로팅 노드(FN)의 제2 전위 변화량(ΔVnef)에 의해 적어도 부분적으로 상쇄될 수 있다. 플로팅 노드(FN)의 전위는 제1 스캔 신호(GW)의 라이징 에지에 의해 상승하고, 발광 제어 신호(EM)의 폴링 에지에 의해 하강할 수 있다. 이처럼, 비교예와 다르게 제1 스캔 신호(GW)의 라이징 에지에 의해 상승된 플로팅 노드(FN)의 전위가 발광 제어 신호(EM)의 폴링 에지에 의해 하강하므로, 비교예에 비해 턴 오프된 제1 보상 트랜지스터(T3a)를 통한 누설 전류의 양도 감소할 것이다. 따라서, 구동 트랜지스터(T1)가 출력하는 구동 전류의 크기 변화는 감소할 것이고, 표시 요소(OLED)의 휘도 변화 역시 감소할 것이다.
도 5는 소스-드레인 전압에 따른 턴 오프 전류의 변화를 도시한 그래프이다.
도 5를 참조하면, 소스-드레인 전압(Vsd)이 증가함에 따라 턴 오프 전류(Ioff)도 증가하는 것을 알 수 있다. 기준 소스-드레인 전압(Vref)은 0이고, 기준 턴 오프 전류(Iref)는 0으로 가정한다. 이는 누설 전류가 없는 이상적인 경우에 해당한다.
비교예로서, 도 4에서 전술한 바와 같이 제2 커패시터(C2)가 존재하지 않을 경우, 플로팅 노드(FN)의 전위는 제1 스캔 신호(GW)의 라이징 에지에 의해 상당히 상승할 수 있다. 턴 오프된 제1 보상 트랜지스터(T3a)의 제2 소스-드레인 전압(V2)은 기준 소스-드레인 전압(Vref)보다 상당히 크고, 턴 오프된 제1 보상 트랜지스터(T3a)의 제2 턴 오프 전류(I2)도 기준 턴 오프 전류(Iref)보다 상당히 클 수 있다. 즉, 누설 전류가 상당히 클 수 있다.
본 실시예에 따르면, 도 4에서 전술한 바와 같이 제1 스캔 신호(GW)의 라이징 에지에 의한 플로팅 노드(FN)의 제1 전위 변화량(ΔVnw)은 발광 제어 신호(EM)의 폴링 에지에 의한 플로팅 노드(FN)의 제2 전위 변화량(ΔVnef)에 의해 적어도 부분적으로 상쇄될 수 있다. 따라서, 비교예에 비해 턴 오프된 제1 보상 트랜지스터(T3a)의 제1 소스-드레인 전압(V1)은 기준 소스-드레인 전압(Vref)보다 약간 클 수 있다. 턴 오프된 제1 보상 트랜지스터(T3a)의 제1 턴 오프 전류(I1)도 기준 턴 오프 전류(Iref)보다 약간 클 수 있다. 즉, 비교예에 비해 누설 전류의 양이 감소할 수 있다.
도 6은 도 2의 화소를 개략적으로 도시한 단면도이다.
도 6을 참조하면, 기판(200) 상에는 제1 보상 트랜지스터(T3a), 제2 보상 트랜지스터(T3b), 제2 발광 제어 트랜지스터(T6), 제2 커패시터(C2), 및 표시 요소(OLED)가 배치될 수 있다.
제1 보상 트랜지스터(T3a), 제2 보상 트랜지스터(T3b), 및 제2 발광 제어 트랜지스터(T6) 각각은 게이트 전극 및 반도체층(Act)의 일부 영역들(또는, 일부분)을 포함할 수 있다.
예컨대, 제1 보상 트랜지스터(T3a)는 제1 게이트 전극(GE1), 반도체층(Act)의 제1 도전 영역(CA1), 반도체층(Act)의 제1 반도체 영역(SA1), 및 반도체층(Act)의 제2 도전 영역(CA2)을 포함할 수 있다. 제1 게이트 전극(GE1)과 반도체층(Act)의 제1 반도체 영역(SA1)은 서로 중첩할 수 있다. 제1 게이트 전극(GE1)은 제1 보상 트랜지스터(T3a)의 게이트에 대응하고, 반도체층(Act)의 제1 도전 영역(CA1)은 제1 보상 트랜지스터(T3a)의 드레인에 대응하고, 반도체층(Act)의 제2 도전 영역(CA2)은 제1 보상 트랜지스터(T3a)의 소스에 대응할 수 있다.
제2 보상 트랜지스터(T3b)는 제2 게이트 전극(GE2), 반도체층(Act)의 제2 도전 영역(CA2), 반도체층(Act)의 제2 반도체 영역(SA2), 및 반도체층(Act)의 제3 도전 영역(CA3)을 포함할 수 있다. 제2 게이트 전극(GE2)과 반도체층(Act)의 제2 반도체 영역(SA2)은 서로 중첩할 수 있다. 제2 게이트 전극(GE2)은 제2 보상 트랜지스터(T3b)의 게이트에 대응하고, 반도체층(Act)의 제2 도전 영역(CA2)은 제2 보상 트랜지스터(T3b)의 드레인에 대응하고, 반도체층(Act)의 제3 도전 영역(CA3)은 제2 보상 트랜지스터(T3b)의 소스에 대응할 수 있다.
제2 발광 제어 트랜지스터(T6)는 제3 게이트 전극(GE3), 반도체층(Act)의 제3 도전 영역(CA3), 반도체층(Act)의 제3 반도체 영역(SA3), 및 반도체층(Act)의 제4 도전 영역(CA4)을 포함할 수 있다. 제3 게이트 전극(GE3)과 반도체층(Act)의 제3 반도체 영역(SA3)은 서로 중첩할 수 있다. 제3 게이트 전극(GE3)은 제2 발광 제어 트랜지스터(T6)의 게이트에 대응하고, 반도체층(Act)의 제3 도전 영역(CA3)은 제2 발광 제어 트랜지스터(T6)의 소스에 대응하고, 반도체층(Act)의 제4 도전 영역(CA4)은 제2 발광 제어 트랜지스터(T6)의 드레인에 대응할 수 있다.
한편, 제1 및 제2 게이트 전극(GE1, GE2)은 도 2의 제1 스캔선(GWL_i)의 일부분에 대응할 수 있다. 다른 말로, 제1 스캔선(GWL_i)은 제1 및 제2 게이트 전극(GE1, GE2)을 포함할 수 있다. 또 다른 말로, 반도체층(Act)과 중첩하는 제1 스캔선(GWL_i)의 일부분들은 각각 제1 및 제2 게이트 전극(GE1, GE2)으로 지칭될 수 있다. 예컨대, 반도체층(Act)의 제1 반도체 영역(SA1)과 중첩하는 제1 스캔선(GWL_i)의 일부분은 제1 게이트 전극(GE1)으로 지칭되고, 반도체층(Act)의 제2 반도체 영역(SA2)과 중첩하는 제1 스캔선(GWL_i)의 다른 부분은 제2 게이트 전극(GE2)으로 지칭될 수 있다. 제1 및 제2 게이트 전극(GE1, GE2)에는 도 2의 제1 스캔 신호(GW_i)가 인가될 수 있다.
제3 게이트 전극(GE3)은 도 2의 발광 제어선(EML_i)의 일부분에 대응할 수 있다. 다른 말로, 발광 제어선(EML_i)은 제3 게이트 전극(GE3)을 포함할 수 있다. 또 다른 말로, 반도체층(Act)과 중첩하는 발광 제어선(EML_i)의 일부분은 제3 게이트 전극(GE3)으로 지칭될 수 있다. 예컨대, 반도체층(Act)의 제3 반도체 영역(SA3)과 중첩하는 발광 제어선(EML_i)의 일부분은 제3 게이트 전극(GE3)으로 지칭될 수 있다. 제3 게이트 전극(GE3)에는 도 2의 발광 제어 신호(EM_i)가 인가될 수 있다.
다시 도 6을 참조하면, 제2 커패시터(C2)는 도전 패턴(CP), 및 도전 패턴(CP)과 적어도 일부 중첩된 반도체층(Act)의 일부분을 포함할 수 있다. 예컨대, 제2 커패시터(C2)는 도전 패턴(CP), 및 도전 패턴(CP)과 적어도 일부 중첩하는 반도체층(Act)의 제2 도전 영역(CA2)을 포함할 수 있다. 도전 패턴(CP)은 제2 커패시터(C2)의 제3 전극에 대응하고, 반도체층(Act)의 제2 도전 영역(CA2)은 제2 커패시터(C2)의 제4 전극에 대응할 수 있다.
제2 커패시터(C2)의 제4 전극은 제2 발광 트랜지스터(T6)의 게이트와 연결될 수 있다. 예컨대, 도 6에 도시된 바와 같이 도전 패턴(CP)은 제1 연결 패턴(CNP1)을 통해 제3 게이트 전극(G3)과 연결될 수 있다.
이하, 도 6을 참조하여 화소에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명한다.
기판(200)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(200)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(200)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(210)은 기판(200)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(200) 상에 평탄면을 제공할 수 있다. 버퍼층(210)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(200)과 버퍼층(210) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(200) 등으로부터의 불순물이 반도체층(Act)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(210) 상에는 반도체층(Act)이 배치될 수 있다. 반도체층(Act)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(Act)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
반도체층(Act)은 반도체 영역(SA)과 도전 영역(CA)을 포함할 수 있다. 도전 영역(CA)은 불순물(dopant)을 첨가하여 도핑된 영역일 수 있다. 반도체층(Act)은 단층 또는 다층으로 구성될 수 있다.
기판(200) 상에는 반도체층(Act)을 덮도록 제1 게이트 절연층(211) 및 제2 게이트 절연층(213)이 적층되어 배치될 수 있다. 제1 게이트 절연층(211) 및 제2 게이트 절연층(213)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1 게이트 절연층(211) 상에는 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 반도체층(Act)과 적어도 일부 중첩되도록 배치될 수 있다. 게이트 전극(GE)과 중첩된 반도체층(Act)의 일부 영역은 반도체 영역(SA)으로 지칭될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트 전극(GE)은 Mo의 단층일 수 있다.
제2 게이트 절연층(213) 상에는 제2 커패시터(C2)의 도전 패턴(CP)이 배치될 수 있다. 제2 커패시터(C2)의 도전 패턴(CP)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제2 커패시터(C2)의 도전 패턴(CP)은 Mo의 단층일 수 있다.
제2 커패시터(C2)의 도전 패턴(CP)은 제1 및 제2 게이트 절연층(211, 213)을 사이에 두고 반도체층(Act)의 제2 도전 영역(CA2)과 적어도 일부 중첩하며, 커패시턴스를 형성한다. 이 경우, 제1 및 제2 게이트 절연층(211, 213)은 제2 커패시터(C2)의 유전체층의 기능을 할 수 있다.
제2 게이트 절연층(213) 상에는 제2 커패시터(C2)의 도전 패턴(CP)을 덮도록 층간 절연층(215)이 구비될 수 있다. 층간 절연층(215)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
층간 절연층(215) 상에는 제1 및 제2 연결 패턴(CNP1, CNP2)이 배치될 수 있다. 제1 및 제2 연결 패턴(CNP1, CNP2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 및 제2 연결 패턴(CNP1, CNP2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 연결 패턴(CNP1)은 제2 커패시터(C2)와 제2 발광 제어 트랜지스터(T6)의 게이트를 연결할 수 있다. 예컨대, 도 6에 도시된 바와 같이 제1 연결 패턴(CNP1)의 일단은 층간 절연층(215)에 형성된 콘택홀을 통해 제2 커패시터(C2)의 도전 패턴(CP)에 접속되고, 제1 연결 패턴(CNP1)의 타단은 제2 게이트 절연층(213) 및 층간 절연층(215)에 형성된 콘택홀을 통해 제2 발광 제어 트랜지스터(T6)의 제3 게이트 전극(GE3)에 접속될 수 있다.
제2 연결 패턴(CNP2)은 제2 발광 제어 트랜지스터(T6)에 연결될 수 있다. 제2 연결 패턴(CNP2)은 제2 발광 제어 트랜지스터(T6)의 드레인에 연결될 수 있다. 예컨대, 도 6에 도시된 바와 같이 제2 연결 패턴(CNP2)은 제1 게이트 절연층(211), 제2 게이트 절연층(213), 및 층간 절연층(215)에 형성된 콘택홀을 통해 반도체층(Act)의 제4 도전 영역(CA4)에 접속될 수 있다.
제1 및 제2 연결 패턴(CNP1, CNP2)은 무기 보호층(미도시)으로 커버될 수 있다. 무기 보호층은 질화실리콘(SiNx)과 산화실리콘(SiOx)의 단일막 또는 다층막일 수 있다. 무기 보호층은 층간 절연층(215) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
제1 및 제2 연결 패턴(CNP1, CNP2)을 덮도록 평탄화층이 배치되며, 평탄화층은 트랜지스터와 화소 전극(310)을 연결하기 위한 콘택홀들을 포함할 수 있다.
평탄화층은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
평탄화층은 제1 평탄화층(217) 및 제2 평탄화층(219)을 포함할 수 있다. 제1 평탄화층(217) 상에는 제3 연결 패턴(CNP3)이 배치될 수 있다. 제3 연결 패턴(CNP3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제3 연결 패턴(CNP3)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제3 연결 패턴(CNP3)은 제1 평탄화층(217)에 형성된 콘택홀을 통해 제2 연결 패턴(CNP2)에 접속될 수 있고, 제2 연결 패턴(CNP2)과 연결된 제2 발광 제어 트랜지스터(T6)에 연결될 수 있다.
제2 평탄화층(219) 상에는 표시 요소(OLED)가 배치될 수 있다. 표시 요소(OLED)는 화소 전극(310), 유기 발광층을 포함하는 중간층(320), 및 대향 전극(330)을 포함할 수 있다. 표시 요소(OLED)는 제2 평탄화층(219)에 형성된 콘택홀과 제2 및 제3 연결 패턴(CNP2, CNP3)을 통해 제2 발광 제어 트랜지스터(T6)와 연결될 수 있다.
화소 전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소 전극(310)은 ITO/Ag/ITO로 구비될 수 있다.
기판(200)의 표시 영역에 있어서, 제2 평탄화층(219) 상에는 화소 정의막(221)이 배치될 수 있다. 화소 정의막(221)은 화소 전극(310)의 가장자리를 덮으며, 화소 전극(310)의 중앙부를 노출하는 개구를 구비할 수 있다. 상기 개구에 의해서 표시 요소(OLED)의 발광 영역이 정의될 수 있다.
화소 정의막(221)은 화소 전극(310)의 가장자리와 화소 전극(310) 상부의 대향 전극(330)의 사이의 거리를 증가시킴으로써 화소 전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(221)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다. 화소 정의막(221)은 유기 절연물을 포함할 수 있다. 또는, 화소 정의막(221)은 실리콘나이트라이드나 실리콘옥시나이트라이드, 또는 실리콘옥사이드와 같은 무기 절연물을 포함할 수 있다. 또는, 화소 정의막(221)은 유기 절연물 및 무기 절연물을 포함할 수 있다. 일부 실시예에서, 화소 정의막(221)은 광차단 물질을 포함하며, 블랙으로 구비될 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대 니켈, 알루미늄, 몰리브덴 및 그의 합금, 금속 산화물 입자(예를 들어, 크롬 산화물), 또는 금속 질화물 입자(예를 들어, 크롬 질화물) 등을 포함할 수 있다. 화소 정의막(221)이 광차단 물질을 포함하는 경우, 화소 정의막(221)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.
중간층(320)은 화소 정의막(221)에 의해 형성된 상기 개구 내에 배치되며, 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer), 또는 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
대향 전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(330)은 표시 영역에 걸쳐 배치되며, 중간층(320)과 화소 정의막(221)의 상부에 배치될 수 있다. 대향 전극(330)은 복수의 표시 요소(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(310)들에 대응할 수 있다.
이러한 표시 요소(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(미도시)이 이러한 표시 요소(OLED)를 덮어 이들을 보호하도록 할 수 있다. 봉지층은 표시 영역을 덮으며 주변 영역의 적어도 일부에까지 연장될 수 있다. 이러한 봉지층은 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 표시 장치
110: 표시부
120: 게이트 구동부
130: 데이터 구동부
140: 타이밍 제어부
150: 전압 생성부
PX: 화소
T1 내지 T7: 제1 내지 제7 트랜지스터
C1, C2: 제1 및 제2 커패시터

Claims (20)

  1. 표시 요소;
    게이트-소스 전압에 따라 상기 표시 요소로 흐르는 구동 전류의 크기를 제어하는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트에 연결되는 제1 커패시터;
    제1 스캔 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터의 소스에 전달하는 스캔 트랜지스터;
    상기 제1 스캔 신호에 응답하여 동작하고, 상기 구동 트랜지스터의 게이트와 드레인 사이에서 서로 직렬로 연결되는 제1 및 제2 보상 트랜지스터들;
    발광 제어 신호에 응답하여 구동 전압을 전달하는 전원선과 상기 표시 요소 사이의 상기 구동 전류의 경로를 생성하는 제1 및 제2 발광 제어 트랜지스터들; 및
    상기 제1 및 제2 보상 트랜지스터들 사이의 플로팅 노드와 상기 제2 발광 제어 트랜지스터의 게이트 사이에 연결되는 제2 커패시터를 포함하는 화소.
  2. 제1 항에 있어서,
    상기 제1 및 제2 보상 트랜지스터들은 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고,
    상기 제1 및 제2 발광 제어 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고,
    상기 제1 스캔 신호의 라이징 에지에 의한 상기 플로팅 노드의 전위 변화량은 상기 발광 제어 신호의 폴링 에지에 의한 상기 플로팅 노드의 전위 변화량에 의해 적어도 부분적으로 상쇄되는 것을 특징으로 하는 화소.
  3. 제1 항에 있어서,
    상기 제1 및 제2 보상 트랜지스터들은 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고,
    상기 제1 및 제2 발광 제어 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고,
    상기 플로팅 노드의 전위는 상기 제1 스캔 신호의 라이징 에지에 의해 상승하고, 상기 발광 제어 신호의 폴링 에지에 의해 하강하는 것을 특징으로 하는 화소.
  4. 제1 항에 있어서,
    상기 제1 발광 제어 트랜지스터는 상기 발광 제어 신호에 응답하여 상기 전원선과 상기 구동 트랜지스터의 소스를 서로 접속하고,
    상기 제2 발광 제어 트랜지스터는 상기 발광 제어 신호에 응답하여 상기 구동 트랜지스터의 드레인과 상기 표시 요소의 애노드를 서로 접속하는 화소.
  5. 제1 항에 있어서,
    상기 제1 커패시터는 상기 전원선과 상기 구동 트랜지스터의 게이트 사이에 연결되는 것을 특징으로 하는 화소.
  6. 제1 항에 있어서,
    반도체층;
    상기 반도체층 상에 배치되고 상기 제1 스캔 신호를 전달하는 제1 스캔선으로서, 각각 상기 반도체층과 적어도 일부 중첩하는 제1 및 제2 게이트 전극들을 포함하는 상기 제1 스캔선;
    상기 반도체층 상에 배치되고 상기 발광 제어 신호를 전달하는 발광 제어선으로서, 상기 반도체층과 적어도 일부 중첩하는 제3 게이트 전극을 포함하는 상기 발광 제어선;
    상기 제1 및 제2 게이트 전극들 사이에 배치되고, 상기 반도체층과 적어도 일부 중첩하는 도전 패턴; 및
    상기 도전 패턴 상에 배치되고, 상기 도전 패턴과 상기 제3 게이트 전극을 연결하는 연결 패턴을 더 포함하는 화소.
  7. 제6 항에 있어서,
    상기 반도체층은 상기 제1 내지 제3 게이트 전극들과 적어도 일부 중첩하는 반도체 영역, 및 상기 도전 패턴과 적어도 일부 중첩하는 도전 영역을 포함하는 화소.
  8. 제7 항에 있어서,
    상기 제2 커패시터는 상기 도전 패턴, 및 상기 반도체층의 상기 도전 영역을 포함하는 화소.
  9. 제1 항에 있어서,
    제2 스캔 신호에 응답하여 초기화 전압을 상기 구동 트랜지스터의 게이트에 인가하는 게이트 초기화 트랜지스터를 더 포함하는 화소.
  10. 제9 항에 있어서,
    상기 게이트 초기화 트랜지스터는 상기 초기화 전압을 전달하는 전압선과 상기 구동 트랜지스터의 게이트 사이에서 서로 직렬로 연결되는 제1 및 제2 게이트 초기화 트랜지스터들을 포함하는 화소.
  11. 제9 항에 있어서,
    한 프레임 기간 내에서, 상기 게이트 초기화 트랜지스터가 턴 온 레벨의 펄스 전압을 갖는 상기 제2 스캔 신호에 응답하여 턴 온 된 후, 상기 스캔 트랜지스터 및 상기 제1 및 제2 보상 트랜지스터들이 턴 온 레벨의 펄스 전압을 갖는 상기 제1 스캔 신호에 응답하여 턴 온되는 것을 특징으로 하는 화소.
  12. 제1 항에 있어서,
    제3 스캔 신호에 응답하여 초기화 전압을 상기 표시 요소의 애노드에 인가하는 애노드 초기화 트랜지스터를 더 포함하는 화소.
  13. 제12 항에 있어서,
    상기 제3 스캔 신호는 상기 제1 스캔 신호와 동기화되는 것을 특징으로 하는 화소.
  14. 제1 내지 제3 스캔 신호들을 각각 전달하는 제1 내지 제3 스캔선들, 발광 제어 신호를 전달하는 발광 제어선, 데이터 전압을 전달하는 데이터선, 구동 전압을 전달하는 전원선, 및 초기화 전압을 전달하는 전압선에 접속되는 화소에 있어서,
    애노드 및 캐소드를 갖는 표시 요소;
    상기 전원선에 연결되는 제1 전극, 및 제2 전극을 갖는 제1 커패시터;
    상기 제1 커패시터의 상기 제2 전극에 연결되는 게이트, 상기 전원선에 연결되는 소스, 및 드레인을 갖는 제1 트랜지스터;
    상기 제1 스캔선에 연결되는 게이트, 상기 데이터선에 연결되는 소스, 및 상기 제1 트랜지스터의 소스에 연결되는 드레인을 갖는 제2 트랜지스터;
    상기 제1 스캔선에 연결되는 게이트, 플로팅 노드에 연결되는 소스, 및 상기 제1 트랜지스터의 게이트에 연결되는 드레인을 갖는 제1 보상 트랜지스터, 및 상기 제1 스캔선에 연결되는 게이트, 상기 제1 트랜지스터의 드레인에 연결되는 소스, 및 상기 플로팅 노드에 연결되는 드레인을 갖는 제2 보상 트랜지스터를 포함하는 제3 트랜지스터;
    상기 플로팅 노드에 연결되는 제3 전극, 및 상기 발광 제어선에 연결되는 제4 전극을 갖는 제2 커패시터;
    상기 제2 스캔선에 연결되는 게이트, 상기 제1 트랜지스터의 게이트에 연결되는 소스, 및 상기 전압선에 연결되는 드레인을 갖는 제4 트랜지스터;
    상기 발광 제어선에 연결되는 게이트, 상기 전원선에 연결되는 소스, 및 상기 제1 트랜지스터의 소스에 연결되는 드레인을 갖는 제5 트랜지스터;
    상기 발광 제어선에 연결되는 게이트, 상기 제1 트랜지스터의 드레인에 연결되는 소스, 및 상기 표시 요소의 애노드에 연결되는 드레인을 갖는 제6 트랜지스터; 및
    상기 제3 스캔선에 연결되는 게이트, 상기 표시 요소의 애노드에 연결되는 소스, 및 상기 전압선에 연결되는 드레인을 갖는 제7 트랜지스터를 포함하는 화소.
  15. 제14 항에 있어서,
    상기 제3 트랜지스터는 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고,
    상기 제5 및 제6 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고,
    상기 제1 스캔 신호의 라이징 에지에 의한 상기 플로팅 노드의 전위 변화량은 상기 발광 제어 신호의 폴링 에지에 의한 상기 플로팅 노드의 전위 변화량에 의해 적어도 부분적으로 상쇄되는 것을 특징으로 하는 화소.
  16. 제14 항에 있어서,
    상기 제3 트랜지스터는 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고,
    상기 제5 및 제6 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고,
    상기 플로팅 노드의 전위는 상기 제1 스캔 신호의 라이징 에지에 의해 상승하고, 상기 발광 제어 신호의 폴링 에지에 의해 하강하는 것을 특징으로 하는 화소.
  17. 제14 항에 있어서,
    상기 제4 트랜지스터는 상기 제2 스캔선에 연결되는 게이트, 상기 제1 트랜지스터의 게이트에 연결되는 소스, 및 드레인을 갖는 제1 게이트 초기화 트랜지스터, 및 상기 제2 스캔선에 연결되는 게이트, 상기 제1 게이트 초기화 트랜지스터의 드레인에 연결되는 소스, 및 상기 전압선에 연결되는 드레인을 갖는 제2 게이트 초기화 트랜지스터를 포함하는 화소.
  18. 제1 방향과 제2 방향으로 연장되는 기판;
    제1 및 제2 스캔 신호들을 각각 전달하고 상기 제1 방향으로 연장되는 제1 및 제2 스캔선들;
    데이터 전압을 전달하고 상기 제2 방향으로 연장되는 데이터선;
    발광 제어 신호를 전달하는 발광 제어선;
    구동 전압을 전달하는 전원선; 및
    상기 기판 상에 상기 제1 방향과 상기 제2 방향으로 배열되는 복수의 화소들을 포함하고,
    상기 복수의 화소들 각각은,
    표시 요소;
    게이트-소스 전압에 따라 상기 전원선에서 상기 표시 요소로 흐르는 구동 전류의 크기를 제어하는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트에 연결되는 제1 커패시터;
    상기 제1 스캔 신호에 응답하여 상기 데이터 전압을 상기 구동 트랜지스터의 소스에 전달하는 스캔 트랜지스터;
    상기 제1 스캔 신호에 응답하여 동작하고, 상기 구동 트랜지스터의 게이트와 드레인 사이에서 서로 직렬로 연결되는 제1 및 제2 보상 트랜지스터들;
    상기 발광 제어 신호에 응답하여 상기 전원선과 상기 표시 요소 사이의 상기 구동 전류의 경로를 생성하는 제1 및 제2 발광 제어 트랜지스터들; 및
    상기 제1 및 제2 보상 트랜지스터들 사이의 플로팅 노드와 상기 제2 발광 제어 트랜지스터의 게이트 사이에 연결되는 제2 커패시터를 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 및 제2 보상 트랜지스터들은 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고,
    상기 제1 및 제2 발광 제어 트랜지스터들은 상기 발광 제어 신호의 폴링 에지에 응답하여 턴 온되고,
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  20. 제18 항에 있어서,
    상기 제1 및 제2 보상 트랜지스터들은 상기 제1 스캔 신호의 라이징 에지에 응답하여 턴 오프되고,
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