KR20220166401A - 표시 패널 및 이를 포함하는 전자 기기 - Google Patents

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KR20220166401A
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disposed
opening
thin film
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차명근
최상건
신지영
최기석
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Abstract

본 발명의 일 실시예는, 고분자 수지를 포함하는 기판과, 기판 상에 배치되고 박막트랜지스터를 각각 포함하는 제1화소회로 및 제2화소회로와, 제1화소회로에 연결되며 제1표시영역에 위치하는 제1발광다이오드와, 제2화소회로에 연결되며, 제2표시영역의 서브표시영역에 위치하는 제2발광다이오드와, 상기 제2표시영역에 위치하되 기판과 제2화소회로 사이의 하부금속층, 및 기판과 하부금속층 사이에 위치하되 제1표시영역 및 제2표시영역에 대응하는 보호층을 포함하며, 하부금속층은 제2표시영역의 서브표시영역과 인접한 투과영역에 위치하는 제1개구를 포함하고, 보호층은 투과영역에 위치하며 제1개구에 중첩하는 제2개구를 포함하는, 표시 패널 및 이를 포함하는 전자 기기를 개시한다.

Description

표시 패널 및 이를 포함하는 전자 기기{display panel and electric apparatus including the same}
본 발명의 실시예들은 표시 패널 및 이를 포함한 전자 기기에 관한 것이다.
근래에 표시 패널은 그 용도가 다양해지고 있다. 또한, 표시 패널의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 패널 중 표시영역이 차지하는 면적을 확대하면서, 표시 패널에 접목 또는 연계하는 다양한 기능들이 추가되고 있다. 면적을 확대하면서 다양한 기능을 추가하기 위한 방안으로서 표시영역 내측에 이미지 디스플레이가 아닌 다양한 기능을 부가하기 위한 영역을 갖는 표시 패널의 연구가 계속되고 있다.
다양한 기능을 부가하기 위해 카메라나 센서와 같은 컴포넌트를 배치할 수 있다. 보다 넓은 면적의 표시영역을 확보하면서 컴포넌트를 배치하기 위하여 컴포넌트를 표시영역과 중첩하여 배치할 수 있다. 컴포넌트를 배치하는 하나의 방법으로, 표시 패널이 빛이나 음향과 같은 파장이 투과할 수 있는 투과영역을 포함할 수 있다. 본 발명은 전술한 구조를 갖는 표시 패널 및 이를 포함하는 전자 기기를 개시한다.
본 발명의 일 실시예는, 고분자 수지를 포함하는 기판; 상기 기판 상에 배치되고, 박막트랜지스터를 각각 포함하는 제1화소회로 및 제2화소회로; 상기 제1화소회로에 연결되며 제1표시영역에 위치하는 제1발광다이오드; 상기 제2화소회로에 연결되며, 제2표시영역의 서브표시영역에 위치하는 제2발광다이오드; 상기 제2표시영역에 위치하되, 상기 기판과 상기 제2화소회로 사이의 하부금속층; 및 상기 기판과 상기 하부금속층 사이에 위치하되 상기 제1표시영역 및 상기 제2표시영역에 대응하는 보호층;을 포함하며, 상기 하부금속층은 상기 제2표시영역의 상기 서브표시영역과 인접한 투과영역에 위치하는 제1개구를 포함하고, 상기 보호층은 상기 투과영역에 위치하고 상기 제1개구에 중첩하는 제2개구를 포함하는, 표시 패널을 개시한다.
상기 제2개구의 폭은 상기 제1개구의 폭 보다 작을 수 있다.
상기 보호층은, 비정질실리콘, Si-리치(Si-rich) 실리콘 산화질화물, 또는 실리콘 산화물과 실리콘질화물의 다층 구조를 포함할 수 있다.
상기 제1화소회로 및 상기 제2화소회로 각각의 상기 박막트랜지스터는 폴리실리콘을 포함하는 반도체층을 구비할 수 있다.
상기 제2화소회로는 복수의 박막트랜지스터들을 포함하고, 상기 하부금속층은 상기 복수의 박막트랜지스터들과 중첩할 수 있다.
상기 기판과 상기 제1화소회로 사이의 추가 금속층을 더 포함하되, 상기 추가 금속층은 상기 제1화소회로의 복수의 박막트랜지스터들 중 일부 박막트랜지스터와 중첩할 수 있다.
상기 추가 금속층의 두께는 상기 하부금속층의 두께 보다 작을 수 있다.
제6항에 있어서,
상기 추가 금속층과 상기 하부금속층 사이의 층간절연층을 더 포함할 수 있다.
상기 기판 상에 배치되되, 상기 제1발광다이오드 및 상기 제2발광다이오드 아래에 배치되는 무기절연층들의 적층체를 더 포함하며, 상기 적층체는 상기 투과영역에 위치하며 상기 하부금속층의 상기 제1개구 및 상기 보호층의 상기 제2개구와 중첩하는 제3개구를 포함할 수 있다.
상기 적층체의 위에 배치되되, 상기 제1발광다이오드와 상기 제2발광다이오드 아래에 배치되는 유기절연층을 더 포함하고, 상기 유기절연층의 일부는 상기 적층체의 제3개구에 존재할 수 있다.
상기 유기절연층의 일부는 상기 보호층의 상기 제2개구에 존재할 수 있다.
상기 유기절연층의 일부는 상기 제2개구 및 상기 제3개구를 통해 상기 기판과 접촉할 수 있다.
상기 기판은, 고분자 수지를 포함하는 제1베이스층; 제1베이스층 상에 배치되며 무기절연물을 포함하는 제1배리어층; 상기 제1베이스층 상에 배치되며 고분자 수지를 포함하는 제2베이스층; 및상기 제2베이스층 상에 배치되며, 무기절연물을 포함하는 제2배리어층을 포함하고, 상기 유기절연층의 상기 일부는 상기 제2배리어층과 접촉할 수 있다.
본 발명의 다른 실시예는, 제1표시영역과, 상기 제1표시영역에 의해 적어도 부분적으로 둘러싸이며 서브표시영역과 투과영역을 포함하는 제2표시영역을 포함하는, 표시 패널; 및 상기 제2표시영역에 위치하도록 상기 표시 패널의 하부에 배치되는 컴포넌트;를 포함하며, 상기 표시 패널은, 기판; 상기 제1표시영역에 배치되며, 상기 기판 상에 배치되고 박막트랜지스터를 포함하는 제1화소회로에 전기적으로 연결된 제1발광다이오드; 상기 제2표시영역의 상기 서브표시영역에 배치되며, 상기 기판 상에 배치되고 박막트랜지스터를 포함하는 제2화소회로에 전기적으로 연결된 제2발광다이오드; 상기 제2표시영역에서 상기 기판과 상기 제2화소회로 사이에 개재되며, 상기 투과영역에 위치하는 제1개구를 구비한 하부금속층; 및 상기 기판과 상기 하부금속층 사이에 개재되며, 상기 제1개구에 중첩하는 제2개구를 구비한 보호층;을 포함하는, 전자 기기를 제공한다.
상기 표시 패널은, 기 하부금속층 상에 배치되는 무기절연층들의 적층체를 더 포함하며, 상기 적층체는 상기 하부금속층의 상기 제1개구 및 상기 보호층의 상기 제2개구와 중첩하는 제3개구를 포함할 수 있다.
상기 표시 패널은, 상기 적층체 상에 배치되며, 상기 제1발광다이오드 및 사이 제2발광다이오드 아래에 배치되는 유기절연층을 더 포함하며, 상기 유기절연층의 일부는 상기 적층체의 제3개구 및 상기 제2개구를 내에 존재할 수 있다.
상기 유기절연층의 상기 일부는 상기 제3개구 및 상기 제2개구를 통해 상기 기판에 직접 접촉할 수 있다.
상기 기판은, 고분자 수지를 포함하는 제1베이스층; 제1베이스층 상에 배치되며 무기절연물을 포함하는 제1배리어층; 상기 제1베이스층 상에 배치되며 고분자 수지를 포함하는 제2베이스층; 및 상기 제2베이스층 상에 배치되며, 무기절연물을 포함하는 제2배리어층을 포함하고, 상기 유기절연층의 상기 일부는 상기 제2배리어층과 접촉할 수 있다.
상기 제2개구의 폭은 상기 제1개구의 폭 보다 작을 수 있다.
상기 보호층은 약 250nm 내지 약 350nm의 범위의 파장대역의 투과율이 약 10%이하인 물질을 포함할 수 있다.
상기 보호층은, 비정질실리콘, Si-리치(Si-rich) 실리콘 산화질화물, 또는 실리콘 산화물과 실리콘질화물의 다층 구조를 포함할 수 있다.
상기 제1화소회로 및 상기 제2화소회로 각각의 상기 박막트랜지스터는 폴리실리콘을 포함하는 반도체층을 구비할 수 있다.
상기 제2화소회로는 복수의 박막트랜지스터들을 포함하고, 상기 하부금속층은 상기 복수의 박막트랜지스터들과 중첩할 수 있다.
상기 표시 패널은, 상기 기판과 상기 제1화소회로 사이의 추가 금속층을 더 포함할 수 있다.
상기 추가 금속층의 두께는 상기 하부금속층의 두께 보다 작을 수 있다.
상기 추가 금속층은 상기 제1화소회로의 복수의 박막트랜지스터들 중 일부 박막트랜지스터와 중첩할 수 있다.
상기 표시 패널은, 상기 추가 금속층과 상기 하부금속층 사이의 층간 절연층을 더 포함할 수 있다.
상기 컴포넌트는 센서 또는 카메라를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들은, 표시 패널의 제조 공정시 사용되는 레이저 빔으로부터 기판과 같은 구성요소의 손상을 방지하면서 컴포넌트가 배치되는 투과영역의 투과율을 충분히 확보할 수 있다. 이러한 효과는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 나타낸 사시도이다.
도 2a 및 도 2b는 일 실시예에 따른 폴더블 전자 기기의 사시도로서, 도 2a는 폴더블 전자 기기의 폴딩된 상태를 나타내고, 도 2b는 폴더블 전자 기기의 펼쳐진(unfolded) 상태를 나타낸다
도 3은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 전자 기기의 일부를 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 발광다이오드에 전기적으로 연결된 화소회로를 개략적으로 나타낸 등가회로도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 제1표시영역의 일부를 나타낸 평면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 패널의 제2표시영역의 일부를 나타낸 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 제2표시영역 및 그 주변의 제1표시영역을 나타낸 평면도이다.
도 9는 도 8의 일부를 발췌하여 나타낸 평면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 9의 A-A'선 및 B-B'선을 취한 단면도에 해당한다.
도 11은 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 9의 A-A'선 및 B-B'선을 취한 단면도에 해당한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
이하의 실시예에서, "A 및 B 중 적어도 어느 하나"는, A를 포함하거나, B를 포함하거나, 또는 A와 B를 포함하는 경우를 나타낼 수 있다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 나타낸 사시도이다.
일 실시예에 따른 전자 기기(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다. 도 1은 설명의 편의를 위하여 전자 기기(1)가 스마트 폰으로 사용되는 것을 도시한다.
도 1을 참조하면, 전자 기기(1)는 표시영역(DA) 및 표시영역(DA)에 외측의 비표시영역(NDA)을 포함할 수 있다. 전자 기기(1)는 표시영역(DA)에 2차원적으로 배열된 복수의 화소들의 어레이를 통해 이미지를 제공할 수 있다.
비표시영역(NDA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)에는 표시영역(DA)에 배치된 표시요소들에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 비표시영역(NDA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드가 배치될 수 있다.
표시영역(DA)은 제1표시영역(DA1) 및 제2표시영역(DA2)을 포함할 수 있다. 제2표시영역(DA2)은 전자 기기(1)에 다양한 기능을 부가하기 위한 컴포넌트가 배치되는 영역으로, 제2표시영역(DA2)은 컴포넌트 영역에 해당할 수 있다.
도 2a 및 도 2b는 일 실시예에 따른 폴더블 전자 기기의 사시도로서, 도 2a는 폴더블 전자 기기의 폴딩된 상태를 나타내고, 도 2b는 폴더블 전자 기기의 펼쳐진(unfolded) 상태를 나타낸다.
일 실시예에 따른 전자 기기(1)는 폴더블 전자 기기일 수 있다. 전자 기기(1)는 폴딩 축(FAX)을 중심으로 접힐 수 있다. 표시영역(DA)은 전자 기기(1)의 외측 및/또는 내측에 위치할 수 있다. 일 실시예로, 도 2a 및 도 2b는 전자 기기(1)의 외측 및 내측에 각각 표시영역(DA)이 위치하는 것을 도시한다.
도 2a를 참조하면, 표시영역(DA)은 전자 기기(1)의 외측에 배치될 수 있다. 폴딩된 전자 기기(1)의 외측면은 표시영역(DA)을 포함할 수 있으며, 표시영역(DA)은 표시영역(DA)의 대부분을 차지하는 제1표시영역(DA1), 및 제1표시영역(DA1)에 비해 상대적으로 작은 면적을 갖는 제2표시영역(DA2)을 포함할 수 있다.
도 2b를 참조하면, 표시영역(DA)은 전자 기기(1)의 내측에 배치될 수 있다. 펼쳐진 전자 기기(1)의 내측면은 표시영역(DA)을 포함할 수 있으며, 표시영역(DA)은 표시영역(DA)의 대부분을 차지하는 제1표시영역(DA1), 및 제1표시영역(DA1)에 비해 상대적으로 작은 면적을 갖는 제2표시영역(DA2)을 포함할 수 있다.
도 2b는 제1표시영역(DA1)이 폴딩 축(FAX)을 기준으로 양측에 배치된 좌측의 표시영역(DA1L) 및 우측의 표시영역(DA1R)을 포함하며, 우측의 표시영역(DA1R)의 내측에 제2표시영역(DA2)이 위치하는 것을 도시하나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 제2표시영역(DA2)은 좌측의 표시영역(DA1L)의 내측에 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 나타낸 평면도이다.
앞서 도 1, 도 2a, 및 도 2b를 참조하여 설명한 전자 기기(1)의 제2표시영역(DA2)은 제1표시영역(DA1)에 의해 전체적으로 둘러싸인 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 도 3에 도시된 바와 같이 제2표시영역(DA2)은 제1표시영역(DA1)에 의해 부분적으로 둘러싸일 수 있다.
도 1, 도 2a, 도 2b, 및 도 3은 제2표시영역(DA2)이 표시영역(DA)의 상측에 배치된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제2표시영역(DA2)은 제1표시영역(DA1)에 의해 적어도 부분적으로 둘러싸인 채 표시영역(DA)의 다양한 위치에 배치될 수 있다.
도 4는 본 발명의 일 실시예에 따른 전자 기기의 일부를 나타낸 단면도이다.
도 4를 참조하면, 전자 기기(1)는 표시 패널(10) 및 표시 패널(10)과 중첩하게 배치된 표시 패널(10)의 하면 상에 배치된 컴포넌트(20)를 포함할 수 있다. 컴포넌트(20)는 표시 패널(10)의 하부에 배치되되, 제2표시영역(DA2)에 위치할 수 있다.
표시 패널(10)은 기판(100), 기판(100) 상에 배치된 박막트랜지스터(TFT) 및 박막트랜지스터(TFT)에 전기적으로 연결된 표시요소(예컨대 발광다이오드 LED), 표시요소를 커버하는 봉지층(300), 입력감지층(400), 반사방지층(600), 및 윈도우(700)를 포함할 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 폴더블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
기판(100)의 하면 상에는 하부보호필름(PB)이 배치될 수 있다. 하부보호필름(PB)은 기판(100)의 하면에 부착될 수 있다. 하부보호필름(PB)과 기판(100) 사이에는 점착층이 개재될 수 있다. 또는, 하부보호필름(PB)은 기판(100)의 배면 상에 직접 형성될 수 있으며, 이 경우 하부보호필름(PB)과 기판(100) 사이에는 점착층이 개재되지 않는다.
하부보호필름(PB)은 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 하부보호필름(PB)은 제2표시영역(DA2)에 대응하는 개구(PB-OP)를 구비할 수 있다. 하부보호필름(PB)은 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterephthalate) 또는 폴리이미드(PI, polyimide)와 같은 유기절연물을 포함할 수 있다.
기판(100)의 상면 상에는 박막트랜지스터(TFT) 및 박막트랜지스터(TFT)에 전기적으로 연결된 표시요소로서 발광다이오드(LED)가 배치될 수 있다. 발광다이오드(LED)는 유기물을 포함하는 유기 발광다이오드일 수 있다. 유기 발광다이오드는, 적색, 녹색, 청색의 빛을 방출할 수 있다.
발광다이오드(LED)는 무기물을 포함하는 무기 발광다이오드일 수 있다. 무기발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN 접합 다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기발광다이오드는 수~수백 마이크로미터 또는 수~수백 나노미터의 폭을 가질 수 있다. 일부 실시예에서, 발광다이오드(LED)는 양자점 발광다이오드를 포함할 수 있다. 발광다이오드(LED)의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
발광다이오드(LED)는 그 아래에 배치된 박막트랜지스터(TFT)에 전기적으로 연결될 수 있다. 박막트랜지스터(TFT) 및 박막트랜지스터(TFT)에 전기적으로 연결된 발광다이오드(LED)는 제1표시영역(DA1) 및 제2표시영역(DA2)에 각각 배치될 수 있다.
투과영역(TA)은 제2표시영역(DA2)에 위치할 수 있다. 투과영역(TA)은 컴포넌트(20)에서 방출되는 빛 및/또는 컴포넌트(20)로 향하는 빛이 투과할 수 있는 영역이다. 표시 패널에서, 투과영역(TA)의 투과율은 약 30%이상이거나, 약 40%이상이거나, 약 50% 이상이거나, 약 60% 이상이거나, 약 70% 이상이거나, 약 75% 이상이거나, 약 80% 이상이거나, 약 85% 이상이거나, 약 90% 이상일 수 있다.
컴포넌트(20)는 근접 센서, 조도 센서, 홍채 센서, 안면 인식 센서와 같은 센서, 및 카메라(또는 이미지 센서)를 포함할 수 있다. 컴포넌트(20)는 빛을 이용할 수 있다. 예컨대, 컴포넌트(20)는 적외선, 자외선, 가시광선 대역의 빛을 방출하거나 및/또는 수광할 수 있다. 적외선을 이용하는 근접 센서는 전자 기기(1)의 상면에 근접하게 배치된 물체를 검출할 수 있으며, 조도 센서는 전자 기기(1)의 상면으로 입사되는 광의 밝기를 감지할 수 있다. 또한, 홍채 센서는 전자 기기(1)의 상면 상에 배치된 사람의 홍채를 촬영할 수 있으며, 카메라는 전자 기기(1)의 상면 상에 배치된 물체에 관한 빛을 수광할 수 있다.
투과영역(TA)을 지나는 광에 의해 제2표시영역(DA2)에 배치된 박막트랜지스터(TFT)의 기능이 저하되는 것을 방지하기 위하여, 제2표시영역(DA2)의 박막트랜지스터(TFT) 아래에는 금속층(이하 하부금속층이라 함, bottom metal layer, BML)이 배치될 수 있다. 예컨대, 하부금속층(BML)은 기판(100)과 박막트랜지스터(TFT) 사이에 개재될 수 있다. 하부금속층(BML)은 제2표시영역(DA2)에 배치되되, 투과영역(TA)에 중첩하는 개구(BML-OP, 이하 제1개구라 함)를 포함할 수 있다.
보호층(110)은 기판(100)과 박막트랜지스터(TFT) 사이에 배치될 수 있다. 보호층(110)은 박막트랜지스터(TFT)의 형성 공정에서 사용되는 레이저로부터 기판(100)이 손상되는 것을 방지할 수 있다. 보호층(110)은 비정질 실리콘(amorphous silicon, a-Si)을 포함하거나, Si-리치(Si-rich) 실리콘산화질화물을 포함하거나, 실리콘산화물과 실리콘질화물의 교번적 적층 구조를 포함할 수 있다
보호층(110)은 기판(100)을 보호하기 위하여 기판(100)의 상면 전체를 커버할 수 있다. 보호층(110)은 제1표시영역(DA1) 및 제2표시영역(DA2)에 존재하도록 일체로 형성되되, 투과영역(TA)에 중첩하는 개구(110OP, 이하 제2개구라 함)를 포함할 수 있다.
봉지층(300)은 발광다이오드(LED)들을 커버할 수 있다. 봉지층(300)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 봉지층(300)은 제1표시영역(DA1) 및 제2표시영역(DA2)을 전체적으로 커버할 수 있다.
입력감지층(400)은 봉지층(300) 상에 형성될 수 있다. 입력감지층(400)은 외부의 입력, 예컨대 손가락 또는 스타일러스펜와 같은 물체의 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 입력감지층(400)은 터치전극 및 터치전극과 연결된 트레이스 라인들을 포함할 수 있다. 입력감지층(400)은 뮤추얼 캡 방식 또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
반사방지층(600)은 외부에서 표시 패널를 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사방지층(600)은 편광판(polarizer)을 포함할 수 있다. 반사방지층(600)이 편광판을 포함하는 경우, 편광판은 투과영역(TA)에 대응하는 개구를 포함할 수 있다.
다른 실시예로서, 반사방지층(600)은 차광층, 컬러필터들 및 오버코트층을 포함할 수 있다. 컬러필터들은 발광다이오드(LED)들 각각에 중첩하게 배치되며, 발광다이오드(LED)에서 방출된 빛을 투과시킬 수 있으며, 차광층은 컬러필터들 각각을 둘러싸는 그물 형상일 수 있다. 컬러필터들 및 차광층은 투과영역(TA)에는 배치되지 않으며, 투과영역(TA)에는 오버코트층이 배치될 수 있다.
윈도우(700)는 반사방지층(600) 상에 배치된다. 윈도우는 광학 투명 점착제와 같은 점착층(AL)을 통해 반사방지층(600)과 결합될 수 있다. 윈도우(700)는 글래스재 또는 플라스틱재를 포함할 수 있다. 글래스재는 초박형 글래스(ultra-thin glass)를 포함할 수 있다. 플라스틱재는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 발광다이오드에 전기적으로 연결된 화소회로를 개략적으로 나타낸 등가회로도이다.
도 5를 참조하면, 화소회로(PC)는 제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 제3박막트랜지스터(T3), 제4박막트랜지스터(T4), 제5박막트랜지스터(T5), 제6박막트랜지스터(T6), 제7박막트랜지스터(T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1박막트랜지스터(T1)는 제2박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 발광다이오드(LED)에 구동 전류를 공급할 수 있고, 제2박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온 되어 데이터선(DL)으로 전달된 데이터 신호(Dm)를 제1박막트랜지스터(T1)으로 전달하는 스위칭 동작을 수행한다.
제3박막트랜지스터(T3)는 보상박막트랜지스터로서, 제3박막트랜지스터(T3)의 게이트전극은 스캔선(SL)에 연결될 수 있다. 제3박막트랜지스터(T3)의 소스전극(또는 드레인전극)은 제1박막트랜지스터(T1)의 드레인전극(또는 소스전극)과 연결되어 있으면서 제6박막트랜지스터(T6)를 경유하여 발광다이오드(LED)의 제1전극(예, 애노드)과 연결될 수 있다. 제3박막트랜지스터(T3)의 드레인전극(또는 소스전극)은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제4박막트랜지스터(T4)의 소스전극(또는 드레인전극) 및 제1박막트랜지스터(T1)의 게이트전극과 연결될 수 있다. 제3박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온(turn on)되어 제1박막트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 제1박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제4박막트랜지스터(T4)의 초기화 박막트랜지스터로서, 게이트전극은 이전 스캔선(SL-1)과 연결될 수 있다. 제4박막트랜지스터(T4)의 드레인전극(또는 소스전극)은 초기화전압선(VL)과 연결될 수 있다. 제4박막트랜지스터(T4)의 소스전극(또는 드레인전극)은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제3박막트랜지스터(T3)의 드레인전극(또는 소스전극) 및 제1박막트랜지스터(T1)의 게이트전극과 연결될 수 있다. 제4박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 초기화 전압(Vint)을 제1박막트랜지스터(T1)의 게이트전극에 전달하여 제1박막트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5박막트랜지스터(T5)는 동작제어 박막트랜지스터로서, 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 제5박막트랜지스터(T5)의 소스전극(또는 드레인전극)은 구동전압선(PL)과 연결될 수 있다. 제5박막트랜지스터(T5)의 드레인전극(또는 소스전극)은 제1박막트랜지스터(T1)의 소스전극(또는 드레인전극) 및 제2박막트랜지스터(T2)의 드레인전극(또는 소스전극)과 연결되어 있다.
제6박막트랜지스터(T6)는 발광제어 박막트랜지스터로서, 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 제6박막트랜지스터(T6)의 소스전극(또는 드레인전극)은 제1박막트랜지스터(T1)의 드레인전극(또는 소스전극) 및 제3박막트랜지스터(T3)의 소스전극(또는 드레인전극)과 연결될 수 있다. 제6박막트랜지스터(T6)의 드레인전극(또는 소스전극)은 발광다이오드(LED)의 제1전극(예, 애노드)과 전기적으로 연결될 수 있다. 제5박막트랜지스터(T5) 및 제6박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 구동전압(ELVDD)이 발광다이오드(LED)에 전달되며, 발광다이오드(LED)에 구동 전류가 흐르게 된다.
제7박막트랜지스터(T7)는 발광다이오드(LED)의 제1전극(예, 애노드)을 초기화하는 초기화 박막트랜지스터일 수 있다. 제7박막트랜지스터(T7)의 게이트전극은 이후 스캔선(SL+1)에 연결될 수 있다. 제7박막트랜지스터(T7)의 소스전극(또는 드레인전극)은 발광다이오드(LED)의 제1전극(예, 애노드)과 연결될 수 있다. 제7박막트랜지스터(T7)의 드레인전극(또는 소스전극)은 초기화전압선(VL)과 연결될 수 있다. 제7박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴 온 되어 발광다이오드(LED)의 제1전극(예, 애노드)을 초기화시킬 수 있다.
도 5는 제4박막트랜지스터(T4)와 제7박막트랜지스터(T7)가 각각 이전 스캔선(SL-1) 및 이후 스캔선(SL+1)에 연결된 경우를 도시하였으나, 다른 실시예로서, 제4박막트랜지스터(T4)와 제7박막트랜지스터(T7)는 모두 이전 스캔선(SLn-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동할 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동전압선(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 제1박막트랜지스터(T1)의 게이트전극, 제3박막트랜지스터(T3)의 드레인전극(또는 소스전극) 및, 제4박막트랜지스터(T4)의 소스전극(또는 드레인전극)에 함께 연결될 수 있다.
발광다이오드(LED)의 대향전극(예컨대, 캐소드)은 공통전압(ELVSS)을 제공받는다. 발광다이오드(LED)는 제1박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
도 5는 화소회로(PC)가 7개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 박막트랜지스터의 개수 및 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있다. 예를 들어, 화소회로(PC)는 3개, 4개 5개 또는 그 이상의 박막트랜지스터들을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 제1표시영역의 일부를 나타낸 평면도이다.
도 6을 참조하면, 제1표시영역(DA1)에는 화소들이 배치되며, 화소들은 서로 다른 색의 빛을 방출하는 제1 내지 제3화소를 포함할 수 있다. 이하에서는 설명의 편의를 위하여 제1화소가 적색 화소(Pr), 제2화소가 녹색 화소(Pg), 제3화소가 청색 화소(Pb)인 것으로 설명한다.
적색 화소(Pr), 녹색 화소(Pg), 및 청색 화소(Pb)는 제1표시영역(DA1)에서 소정의 규칙을 가지고 배열될 수 있다. 일부 실시예에서, 적색 화소(Pr), 녹색 화소(Pg), 및 청색 화소(Pb)는 도 1에 도시된 바와 같이 다이아몬드 펜타일(PenTileTM) 타입으로 배치될 수 있다.
예컨대, 제1행(1N)에는 복수의 적색 화소(Pr)와 복수의 청색 화소(Pb)가 교대로 배치되어 있으며, 인접한 제2행(2N)에는 복수의 녹색 화소(Pg)가 소정 간격 이격되어 배치되어 있고, 인접한 제3행(3N)에는 청색 화소(Pb)와 적색 화소(Pr)가 교대로 배치되어 있으며, 인접한 제4행(4N)에는 복수의 녹색 화소(Pg)가 소정 간격 이격되어 배치되어 있고, 이러한 화소의 배치가 제N 행까지 반복되어 있다. 이 때, 청색 화소(Pb) 및 적색 화소(Pr)의 크기(또는 폭)는 녹색 화소(Pg)의 크기(또는 폭)보다 크게 구비될 수 있다. 청색 화소(Pb) 의 크기(또는 폭) 및 적색 화소(Pr)의 크기(또는 폭)는 서로 동일하거나, 서로 다를 수 있다. 일 실시예로, 청색 화소(Pb) 의 크기(또는 폭)는 적색 화소(Pr)의 크기(또는 폭)보다 작거나, 클 수 있다.
제1행(1N)에 배치된 복수의 적색 화소(Pr) 및 청색 화소(Pb)와 제2행(2N)에 배치된 복수의 녹색 화소(Pg)는 서로 엇갈려서 배치되어 있다. 따라서, 제1열(1M)에는 적색 화소(Pr) 및 청색 화소(Pb)가 교대로 배치되어 있으며, 인접한 제2열(2M)에는 복수의 녹색 화소(Pg)가 소정 간격 이격되어 배치되어 있고, 인접한 제3열(3M)에는 청색 화소(Pb) 및 적색 화소(Pr)가 교대로 배치되어 있으며, 인접한 제4열(4M)에는 복수의 녹색 화소(Pg)가 소정 간격 이격되어 배치되어 있으며, 이러한 화소의 배치가 제M 열까지 반복되어 있다.
이와 같은 화소 배열 구조를 다르게 표현하면, 녹색 화소(Pg)의 중심점을 사각형의 중심점으로 하는 가상의 사각형(VS)의 꼭지점 중에 서로 마주보는 제1꼭지점과 제3꼭지점에는 적색 화소(Pr)가 배치되며, 나머지 꼭지점인 제2꼭지점과 제4꼭지점에 청색 화소(Pb)가 배치되어 있다고 표현할 수 있다. 이 때, 가상의 사각형(VS)은 직사각형, 마름모, 정사각형 등 다양하게 변형될 수 있다.
이러한 화소 배열 구조를 다이아몬드 타입의 펜타일(PenTileTM)이라고 하며, 인접한 화소를 공유하여 색상을 표현하는 렌더링(Rendering) 구동을 적용함으로써, 작은 수의 화소로 고해상도를 구현할 수 있다.
도 6에 도시된 적색 화소(Pr), 녹색 화소(Pg), 및 청색 화소(Pb)는 각각 해당하는 화소에 배치된 발광다이오드를 이용하여 적색, 녹색, 청색의 빛을 방출할 수 있다. 따라서 화소들의 배치는 표시요소인 발광다이오드의 배치에 해당할 수 있다. 예컨대, 도 6에 도시된 적색 화소(Pr)의 위치는 적색의 빛을 방출하는 발광다이오드의 위치를 나타낼 수 있다. 마찬가지로, 녹색 화소(Pg)의 위치는 녹색의 빛을 방출하는 발광다이오드의 위치를 나타내며, 청색 화소(Pb)의 위치는 청색의 빛을 방출하는 발광다이오드의 위치를 나타낼 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 패널의 제2표시영역의 일부를 나타낸 평면도이다.
도 7a 및 도 7b를 참조하면, 제2표시영역(DA2)에는 화소그룹(PG)들이 상호 이격되어 배치될 수 있다. 각 화소그룹(PG)은 투과영역(TA)으로 둘러싸일 수 있으며, 서로 다른 색상의 빛을 방출하는 화소들, 예컨대 적색 화소(Pr), 녹색 화소(Pg), 및 청색 화소(Pb)를 포함할 수 있다. 일 실시예로서, 각 화소그룹(PG)은 두 개의 적색 화소(Pr), 네 개의 녹색 화소(Pg), 및 두 개의 청색 화소(Pb)를 포함할 수 있다.
제2표시영역(DA2) 내에서 화소그룹(PG)들이 위치하는 부분을 서브표시영역이라 할 수 있다. 즉, 제2표시영역(DA2)은 서브표시영역과 서브표시영역에 인접한 투과영역(TA)을 가지며, 화소그룹(PG)들은 서브표시영역에 위치할 수 있다.
적색 화소(Pr), 녹색 화소(Pg), 및 청색 화소(Pb)는 각각 해당하는 화소에 배치된 발광다이오드를 이용하여 적색, 녹색, 청색의 빛을 방출할 수 있으며, 따라서 화소들의 배치는 표시요소인 발광다이오드의 배치에 해당할 수 있다. 따라서, 도 7a 및 도 7b를 참조하여 설명한 화소그룹(PG)은 적색의 빛을 방출하는 발광다이오드, 녹색의 빛을 방출하는 발광다이오드, 및 청색의 빛을 방출하는 발광다이오드을 포함하는 표시요소그룹에 해당할 수 있다. 예컨대, 각각 적색 화소(Pr), 녹색 화소(Pg), 및 청색 화소(Pb)를 포함하는 화소그룹(PG)들이 상호 이격된다고 함은, 각각 적색, 녹색, 청색의 빛을 방출하는 발광다이오드들을 포함하는 표시요소그룹들이 상호 이격되게 배치되는 것을 나타낼 수 있다.
화소그룹(PG)은 화소그룹(PG)의 중심(PGC)을 기준으로 대칭적으로 배치될 수 있다. 예를 들어, 제1열(1M')에는 적색 화소(Pr) 및 청색 화소(Pb)가 배치되며, 제2열(2M')에는 4개의 녹색 화소(Pg)가 소정 간격 이격되어 배치될 수 있다. 또한, 제3열(3M')에는 청색 화소(Pb) 및 적색 화소(Pr)가 배치될 수 있다. 이 때, 제1열(1M')에 배치된 적색 화소(Pr)는 제3열(3M')에 배치된 적색 화소(Pr)와 화소그룹(PG)의 중심(PGC)을 기준으로 대칭적으로 배치될 수 있다. 제1열(1M')에 배치된 청색 화소(Pb) 및 제3열(3M')에 배치된 청색 화소(Pb)는 화소그룹(PG)의 중심(PGC)을 기준으로 대칭적으로 배치될 수 있다. 제2열(2M')에 배치된 녹색 화소(Pg)들은 화소그룹(PG)의 중심(PGC)을 기준으로 대칭적으로 배치될 수 있다.
일 실시예에서, 청색 화소(Pb)의 y 방향의 길이는 적색 화소(Pr)의 y 방향의 길이보다 길 수 있다. 청색 화소(Pb)의 y 방향의 길이는 2개의 녹색 화소(Pg)의 y 방향의 길이를 합한 것과 같거나 그 보다 클 수 있다.
도 7a를 참조하면, 적색 화소(Pr), 녹색 화소(Pg), 및 청색 화소(Pb)는 평면상에서 대략 사각형일 수 있다. 예컨대, 적색 화소(Pr) 및 청색 화소(Pb)는 x 방향으로 단변을 갖고, y 방향으로 장변을 갖는 사각형 형상일 수 있다. 녹색 화소(Pg)는 x 방향으로 장변을 갖고, y 방향으로 단변을 갖는 사각형 형상일 수 있다.
다른 실시예로, 적색 화소(Pr), 녹색 화소(Pg), 및 청색 화소(Pb) 중 적어도 어느 하나는 n각형(n은 5 이상의 자연수)일 수 있다. 예컨대, 도 7b에 도시된 바와 같이 녹색 화소(Pg)는 사각형일 수 있으나, 적색 화소(Pr) 및 청색 화소(Pb)는 투과영역에 인접한 에지가 적어도 한번 절곡될 수 있으며, 따라서 평면 상에서 n각형(n은 5 이상의 자연수)의 형상을 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 제2표시영역 및 그 주변의 제1표시영역을 나타낸 평면도이고, 도 9는 도 8의 일부를 발췌하여 나타낸 평면도이다.
도 8 및 도 9를 참조하면, 적색, 녹색, 청색 화소(Pr, Pg, Pb)들은 제1표시영역(DA1) 및 제2표시영역(DA2)에 배열된다. 제1표시영역(DA1)에 배치된 적색, 녹색, 청색 화소(Pr, Pg, Pb)의 배치는 제2표시영역(DA2)에 배치된 적색, 녹색, 청색 화소(Pr, Pg, Pb)의 배치와 같거나 서로 다를 수 있다. 일 실시예로, 도 8 및 도 9는 제1표시영역(DA1)의 화소들의 배열과 제2표시영역(DA2)의 화소들의 배열이 서로 다른 것을 도시하며 그 구체적 구조는 앞서 도 6, 도 7a 및 도 7b를 참조하여 설명한 바와 같다. 다른 실시예로서, 제2표시영역(DA2)의 각 화소그룹(PG)에 배열된 적색, 녹색, 청색 화소(Pr, Pg, Pb)는 앞서 도 6을 참조하여 설명한 바와 같은 다이아몬드 펜타일 구조를 가질 수 있다.
제1표시영역(DA1) 및 제2표시영역(DA2) 사이의 경계선(예컨대, 가상의 경계선, borderline, BL)은 평면 상에서 도 8에 도시된 바와 같이 다각형의 형상을 가질 수 있다. 일 실시예로서, 도 8은 경계선(BL)이 12개의 변을 갖는 다각형(예, 대략 십자가 형상)인 것을 도시하고 있으며, 전술한 다각형의 코너 부분은 계단 형상(step configuration)을 가질 수 있다. 다른 실시예로서, 경계선(BL)이 이루는 변의 개수는 12개 보다 작거나 클 수 있다. 예컨대, 제1표시영역(DA1) 및 제2표시영역(DA2) 사이의 경계선(BL)은 사각형과 같이 4개의 변을 가지거나, 경계선(BL)은 12개 보다 더 많은 변을 갖는 다각형일 수 있다.
제1표시영역(DA1)의 화소들은 상호 이격되어 있으며, 제2표시영역(DA2)의 화소들도 상호 이격될 수 있다. 제1표시영역(DA1) 중 제2표시영역(DA2)에 가장 가까이 배치된 화소와 제2표시영역(DA2) 중 제1표시영역(DA1)에 가장 가까이 배치된 화소 사이의 거리는 제1표시영역(DA1)에 배치된 인접한 화소들 간의 거리보다 크고 제2표시영역(DA2)에서 하나의 화소그룹(PG)에 배치된 인접한 화소들 간의 거리 보다 클 수 있다.
투과영역(TA)은 제2표시영역(DA2) 내에 위치할 수 있다. 투과영역(TA)은 이웃하는 두개의 화소그룹(PG)들 사이에 배치될 수 있다. 투과영역(TA)을 중심으로 4개의 화소그룹(PG)들이 인접하게 배치될 수 있다. 화소에는 발광다이오드가 위치하기에, 투과영역(TA)은 어느 하나의 화소그룹(PG)의 발광다이오드와 다른 하나의 화소그룹(PG)의 발광다이오드 사이에 위치하는 것으로 볼 수 있다.
하부금속층(BML)은 제1표시영역(DA1)에는 위치하지 않고, 제2표시영역(DA2)에 위치할 수 있다. 하부금속층(BML)은 투과영역(TA)에 위치하는 제1개구(BML-OP)들을 포함할 수 있다. 각 제1개구(BML-OP)를 정의하는 하부금속층(BML)의 에지들은 제1개구(BML-OP)의 외곽선에 해당할 수 있다. 기판(100)에 수직인 방향에서 바라볼 때, 하부금속층(BML)의 제1개구(BML-OP)들은 투과영역(TA)들과 중첩할 수 있다.
도 8 및 도 9에 도시된 바와 같이 평면 상에서 볼 때, 하부금속층(BML)은 화소그룹(PG)들과 중첩하는 제1부분들과 제1부분들을 서로 연결하는 제2부분들이 일체로 형성된 메쉬 구조를 가질 수 있다. 하부금속층(BML)의 제1개구(BML-OP)들은 상호 이격되되, 행과 열을 이루도록 배열될 수 있다. 하부금속층(BML)의 외측에지는 제1표시영역(DA1)과 제2표시영역(DA2) 사이, 예컨대 경계선(BL)에 인접하게 위치할 수 있다.
보호층(110)은 앞서 도 4를 참조하여 설명한 바와 같이 기판(100)과 하부금속층(BML) 사이에 배치될 수 있다. 보호층(110)은 제1표시영역(DA1) 및 제2표시영역(DA2)에 존재하도록 일체(一體)로 형성되며, 투과영역(TA)에 위치하는 제2개구(110OP)들을 포함할 수 있다. 기판(100)에 수직인 방향에서 바라볼 때, 보호층(110)의 제2개구(110OP)들은 투과영역(TA)들과 중첩할 수 있으며, 상호 이격되되 행과 열을 이루도록 배열될 수 있다.
보호층(110)의 제2개구(110OP)들 및 하부금속층(BML)의 제1개구(BML-OP)들은 서로 중첩하며, 투과영역(TA)을 정의할 수 있다. 각 투과영역(TA)의 외곽선은 보호층(110)의 제2개구(110OP) 또는 하부금속층(BML)의 제1개구(BML-OP)에 의해 정의될 수 있다. 일 실시예로, 도 8 및 도 9에 도시된 바와 같이 보호층(110)의 제2개구(110OP)는 하부금속층(BML)의 제1개구(BML-OP) 보다 작은 크기(또는 폭)를 가질 수 있으며, 이 경우 투과영역(TA)의 크기(또는 폭)은 보호층(110)의 제2개구(110OP)에 의해 정의될 수 있다.
투과영역(TA)은 앞서 도 4을 참조하여 전술한 바와 같이 빛 및/또는 음향 등이 투과할 수 있는 영역으로서, 컴포넌트(20, 도 4 참조)는 투과영역(TA)에 중첩하도록 배치될 수 있다. 컴포넌트(20)의 모든 부분이 투과영역(TA)에 대응하는 것은 아니며, 도 3에 도시된 것과 같이 컴포넌트(20)의 일부분은 투과영역(TA)에 대응하고 다른 부분은 제2표시영역(DA2) 내의 화소들에 대응할 수 있다.
제2표시영역(DA2)의 최외곽에 위치한 화소그룹(PG)과 제1표시영역(DA1) 사이의 공간은, 투과영역이 아닐 수 있다. 예컨대, 제2표시영역(DA2) 내의 최외곽에 위치한 화소그룹(PG)과 제1표시영역(DA1) 사이의 공간에는 하부금속층(BML)이 존재하지 않는 부분이 있을 수 있지만, 해당 부분은 투광영역이 아닐 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 9의 A-A'선 및 B-B'선을 취한 단면도에 해당한다. 도 10의 표시 패널(10)은 앞서 도 3을 참조하여 설명한 바와 같이, 봉지층(300) 상의 입력감지층(400, 도 3), 반사방지층(600, 도 3) 및 윈도우(700, 도 3)를 포함할 수 있으나, 도 10은 편의상 입력감지층(400, 도 3), 반사방지층(600, 도 3) 및 윈도우(700, 도 3)을 생략하고 나타낸다. 제1표시영역(DA1) 및 제2표시영역(DA2) 각각에는 유기발광다이오드가 배치될 수 있다.
도 10은 표시 패널(10)의 발광다이오드가 유기발광다이오드인 경우를 도시하고 있다. 설명의 편의를 위하여 제1표시영역(DA1)에 배치된 유기발광다이오드를 제1유기발광다이오드(OLED1)라 하고, 제2표시영역(DA2)에 배치된 유기발광다이오드를 제2유기발광다이오드(OLED2)라 한다.
도 10을 참조하면, 제1유기발광다이오드(OLED1) 및 제2유기발광다이오드(OLED2)는 기판(100) 상에 형성된다.
기판(100)은 제1베이스층(101), 제1배리어층(102), 제2베이스층(103) 및 제2배리어층(104)을 포함할 수 있다. 제1베이스층(101)과 제2베이스층(103) 각각은 고분자 수지를 포함하고, 제1배리어층(102)과 제2배리어층(104) 각각은 무기절연물을 포함할 수 있다. 고분자 수지는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 및/또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다. 고분자 수지는 투명한 소재를 포함할 수 있다. 일 실시예로, 고분자 수지는 400nm 내지 550nm와 같이 비교적 파장 대역이 짧은 빛의 투과율이 약 70% 보다 클 수 있다. 보다 구체적으로, 고분자 수지는 400nm 내지 550nm의 파장 대역에서 투과율이 약 75%이거나 그 보다 클 수 있다.
제1배리어층(102)과 제2배리어층(104) 각각은 실리콘질화물, 실리콘산화질화물, 및/또는 실리콘산화물을 포함할 수 있다. 제1배리어층(102)과 제2배리어층(104) 중 적어도 어느 하나는 다층 구조를 포함할 수 있다. 예컨대, 제2배리어층(104)은 실리콘산화질화물과 실리콘산화물의 2층 구조일 수 있다.
보호층(110)은 기판(100) 상에 배치된다. 보호층(110)은 표시 패널(10)을 형성하는 공정으로부터 기판(100)을 보호할 수 있다. 본 발명의 일 실시예로, 제1 및 제2유기발광다이오드(OLED1, OLED2) 각각에 전기적으로 연결된 제1 및 제2화소회로(PC1, PC2)는 폴리실리콘을 포함하는 반도체층을 포함할 수 있다. 폴리실리콘을 포함하는 반도체층은 비정질실리콘을 형성한 후 레이저 빔(예, 약 308nm의 레이저 빔)을 조사하여 결정화하여 형성할 수 있다. 이 때, 레이저 빔이 기판(100)에 도달하는 경우, 제1배리어층(102) 및/또는 제2배리어층(104)이 레이저 빔에 의해 국소적으로 부풀어 오르는 것과 같이 기판(100)에 불량이 야기될 수 있다. 그러나, 본 발명의 실시예에 따르면 보호층(110)이 기판(100)과 전술한 반도체층 사이에 개재되기에, 전술한 레이저 빔이 기판(100)으로 진행하는 것을 방지할 수 있다.
보호층(110)은 레이저 빔을 흡수할 수 있는 소재를 포함할 수 있다. 예컨대, 보호층(110)은 약 250nm 내지 약 350nm의 범위의 파장대역의 투과율이 약 10%이하인 물질을 포함하거나, 더욱 구체적으로 약 280nm 내지 약 310nm 범위의 파장대역의 투과율이 약 10%이하일 수 있다. 보호층(110)은 비정질 실리콘(a-Si)층을 포함하거나, Si-리치(Si-rich) SiON층을 포함하거나, 실리콘산화질화물층과 실리콘질화물층의 교번적 적층 구조(예컨대, 실리콘산화질화물층과 실리콘질화물층이 약 10회 이상 적층된 구조)를 포함할 수 있다.
보호층(110)은 제1표시영역(DA1) 및 제2표시영역(DA2)에 있어서 일체(一體)로 형성되되, 제2표시영역(DA2) 내의 투과영역(TA)에 위치하는 제2개구(110OP)를 포함한다.
보호층(110) 상에는 제1화소회로(PC1) 및 제2화소회로(PC2)의 반도체층, 예컨대 실리콘계 반도체층이 형성될 수 있다. 이와 관련하여, 도 10은 제1 및 제2화소회로(PC1, PC2)의 제1박막트랜지스터(T1)의 제1반도체층(A1)이 보호층(110) 상에 배치된 것을 도시한다.
제1박막트랜지스터(T1)의 제1반도체층(A1)은, 기판(100)의 상면을 전체적으로 커버하는 폴리 실리콘층을 형성한 후, 이를 패터닝하여 형성할 수 있다. 여기서, 기판(100)의 상면을 전체적으로 커버하는 폴리 실리콘층은, 앞서 설명한 바와 같이, 기판(100)의 상면을 전체적으로 커버하는 아모퍼스실리콘층을 형성한 후 레이저 빔을 조사하여 형성할 수 있다.
폴리실리콘을 포함하는 반도체층(예컨대, 제1박막트랜지스터(T1)의 제1반도체층(A1))을 형성하기 전, 제2표시영역(DA2)에는 하부금속층(BML)이 형성될 수 있다. 일 실시예로, 폴리실리콘을 포함하는 반도체층을 형성하기 전, 제1표시영역(DA1)에는 추가 금속층(ABML)이 형성될 수 있으며, 도 10은 제2표시영역(DA2)의 하부금속층(BML)과 제1표시영역(DA1)의 추가 금속층(ABML)의 형성된 경우로 설명한다.
추가 금속층(ABML)은 제1표시영역(DA1)에 위치하되, 제1화소회로(PC1)의 일 부분과 중첩할 수 있다. 예컨대, 추가 금속층(ABML)은 각각의 제1화소회로(PC1)에 포함된 복수의 박막 트랜지스터들 중 일부의 트랜지스터에 중첩할 수 있다. 이와 관련하여, 도 10은 추가 금속층(ABML)이 제1화소회로(PC1)의 구동박막트랜지스터인 제1박막트랜지스터(T1)에 중첩하는 것을 도시한다.
추가 금속층(ABML)은 연결전극(CME)을 통해 제1화소회로(PC1)의 구동전압선(PL)과 전기적으로 연결될 수 있으며, 동일한 전압 레벨(예컨대, 정전압 레벨)을 가질 수 있다. 추가 금속층(ABML)은 제1화소회로(PC1)의 동작 시 제1박막트랜지스터(T1)의 제1반도체층(A1)에 불필요한 전하가 쌓이는 것을 방지할 수 있다. 그 결과, 제1박막트랜지스터(T1)의 특성이 안정적으로 유지될 수 있다.
하부금속층(BML)은 제2표시영역(DA2)에 위치하되, 제2화소회로(PC2)와 중첩할 수 있다. 하부금속층(BML)은 제2화소회로(PC2)에 포함된 트랜지스터들과 모두 중첩할 수 있다. 예컨대, 제2화소회로(PC2)가 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수 있으며, 하부금속층(BML)은 제2화소회로(PC2)의 7개의 박막트랜지스터 및 1개의 스토리지 커패시터에 중첩할 수 있다.
하부금속층(BML)은 연결라인(CL)을 통해 소정의 전압을 가질 수 있다. 예컨대, 하부금속층(BML)은 제2화소회로(PC2)의 스토리지 커패시터(Cst)의 상부전극 및/또는 구동전압선과 전기적으로 연결되거나, 초기화전압선과 전기적으로 연결되는 것과 같이 정전압의 전압 레벨을 가질 수 있다.
제2표시영역(DA2)에는 제2유기발광다이오드(OLED2)들의 수만큼의 제2화소회로(PC2)들이 배치될 수 있는데, 하부금속층(BML)은 제2화소회로(PC2)들의 트랜지스터들과 모두 중첩할 수 있다.
제1표시영역(DA1)에는 제1유기발광다이오드(OLED1)들의 수만큼 제1화소회로(PC1)들이 배치될 수 있다. 추가 금속층(ABML)의 두께(t2)가 두꺼워질수록 추가 금속층(ABML)의 에지 주변에서 단차가 커지게 된다. 하부금속층(BML)과 달리 추가 금속층(ABML)은 각 제1화소회로(PC1)의 일부 박막트랜지스터에 중첩하기에, 추가 금속층(ABML)의 에지 주변에서 단차가 커지는 경우, 추가 금속층(ABML) 바로 위의 박막트랜지스터와 추가 금속층(ABML) 바로 위에 위치하지 않는 다른 박막트랜지스터 사이의 연결이 끊어질 수 있다.
예컨대, 추가 금속층(ABML) 위에 배치된 제1박막트랜지스터(T1)의 제1반도체층(A1)은 제2박막트랜지스터의 반도체층과 일체로 형성될 수 있다. 이 때, 추가 금속층(ABML)의 두께(t2)가 매우 큰 경우, 제1박막트랜지스터(T1)의 제1반도체층(A1)과 제2박막트랜지스터의 반도체층은 추가 금속층(ABML)의 에지 주변의 단치에 의해 물리적으로 및 전기적으로 끊어질 수 있다.
반면, 하부금속층(BML)은 투과영역(TA)을 지나는 광에 의해 제2표시영역(DA2)에 배치된 박막트랜지스터(TFT)의 기능이 저하되는 것을 방지하기 충분한 두께(t1)를 가질 수 있다. 따라서, 하부금속층(BML)의 두께(t1)는 추가 금속층(ABML)의 두께(t2) 보다 클 수 있다. 하부금속층(BML)은, 추가 금속층(ABML)과 달리, 제2표시영역(DA2)에서 모든 박막트랜지스터들과 중첩하기에, 추가 금속층(ABML)의 에지 주변에서의 단차에 의한 박막트랜지스터들의 전기적 단절의 문제가 발생하지 않는다.
하부금속층(BML)과 추가 금속층(ABML)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W) 및/또는 구리(Cu)와 같이 도전성을 갖는 금속을 포함할 수 있다. 하부금속층(BML)과 추가 금속층(ABML)은 서로 동일한 물질을 포함할 수 있다. 또는, 하부금속층(BML)과 추가 금속층(ABML)은 서로 다른 물질을 포함할 수 있다.
하부금속층(BML)과 추가 금속층(ABML) 사이에는 제1층간절연층(120)이 배치될 수 있다. 제1층간절연층(120)은 기판(100)의 상면을 전체적으로 커버하도록 제1 및 제2표시영역(DA1, DA2)에 위치할 수 있다. 제1층간절연층(120)은 실리콘산화물, 실리콘산화질화물, 실리콘질화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
하부금속층(BML)의 아래에는 하부금속층(BML)에 의한 반사를 방지하기 위하여 제2하부층(UL2)이 배치될 수 있다. 제2하부층(UL2)은 보호층(110)과 동일한 물질을 포함할 수 있다. 예컨대, 제2하부층(UL2)은 비정질 실리콘(a-Si)층을 포함하거나, Si-리치(Si-rich) SiON층을 포함하거나, 실리콘산화질화물층과 실리콘질화물층의 교번적 적층 구조(예컨대, 실리콘산화질화물층과 실리콘질화물층이 약 10회 이상 적층된 구조)를 포함할 수 있다. 다른 실시예로, 제2하부층(UL2)은 전술한 물질을 포함하되, 보호층(110)과는 다른 물질을 포함할 수 있다
제1하부층(UL1)은 제2하부층(UL2)과 하부금속층(BML) 사이의 점착력을 향상시키기 위하여, 제2하부층(UL2)과 하부금속층(BML) 사이에 개재될 수 있다. 제1하부층(UL1)은 예컨대, 실리콘산화물과 같은 무기절연물을 포함할 수 있다. 제1하부층(UL1)과 제2하부층(UL2)은 하부금속층(BML)과 동일한 평면 형상을 가질 수 있다. 바꾸어 말하면, 제1하부층(UL1)과 제2하부층(UL2)은 하부금속층(BML)의 아래에만 위치할 뿐, 하부금속층(BML)이 위치하지 않는 영역에는 존재 하지 않을 수 있다.
제3배리어층(131)과 버퍼층(132)은 하부금속층(BML)과 추가 금속층(ABML) 상에 형성될 수 있다. 제3배리어층(131) 및 버퍼층(132)은 실리콘산화질화물, 실리콘질화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
버퍼층(132) 상에는 제1 및 제2화소회로(PC1, PC2)가 형성된다. 이와 관련하여, 도 10은 제1표시영역(DA1)과 제2표시영역(DA2) 각각에 형성된 제1박막트랜지스터(T1), 스토리지 커패시터(Cst), 및 제3박막트랜지스터(T3)를 도시한다.
제1박막트랜지스터(T1)는 제1반도체층(A1), 제1게이트전극(GE1), 제1소스전극(SE1) 및 제1드레인전극(DE1)을 포함할 수 있다. 제1반도체층(A1)은 폴리실리콘을 포함할 수 있으며, 제1게이트전극(GE1)에 중첩하는 제1채널영역, 제1채널영역의 양측에 위치하는 제1소스영역 및 제1드레인영역을 포함한다.
제1게이트전극(GE1)은 제1게이트절연층(140)을 사이에 두고 제1반도체층(A1) 상에 위치할 수 있다. 제1게이트전극(GE1)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일 층 또는 다층 구조일 수 있다.
제1소스전극(SE1)과 제1드레인전극(DE1)은 제2층간절연층(151) 및 제3층간절연층(152) 상에 배치될 수 있다. 제2층간절연층(151) 및 제3층간절연층(152)은 실리콘산화질화물, 실리콘질화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
제1소스전극(SE1)과 제1드레인전극(DE1)은 각각 제1반도체층(A1)의 제1소스영역 및 제1드레인영역에 접속할 수 있다. 제1소스전극(SE1)과 제1드레인전극(DE1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다. 예컨대, 제1소스전극(SE1)과 제1드레인전극(DE1)은 티타늄층/알루미늄층/티타늄층의 3층 구조일 수 있다.
스토리지 커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터인 제1박막트랜지스터(T1)와 중첩할 수 있다.
일 실시예로, 제1전극(CE1)은 구동 박막트랜지스터인 제1박막트랜지스터(T1)의 제1게이트전극(GE1)과 일체로 형성될 수 있다. 바꾸어 말하면, 제1박막트랜지스터(T1)의 제1게이트전극(GE1)은 제1전극(CE1)을 포함할 수 있다. 제2전극(CE2)은 제2층간절연층(151)을 사이에 두고 제1전극(CE1)과 중첩할 수 있다. 제2전극(CE2)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일 층 또는 다층 구조일 수 있다.
제4층간절연층(160)은 실리콘계 반도체층을 포함하는 박막트랜지스터, 예컨대 제1박막트랜지스터(T1) 상에 배치될 수 있다. 제4층간절연층(160)은 실리콘산화질화물, 실리콘질화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
제4층간절연층(160) 상에는 산화물계 반도체층을 포함하는 박막트랜지스터, 예컨대 제3박막트랜지스터(T3)가 배치될 수 있다. 제3박막트랜지스터(T3)는 제3반도체층(A3), 제3게이트전극(GE3), 제3소스전극(SE3) 및 제3드레인전극(DE3)을 포함할 수 있다. 제3반도체층(A3)은 산화물계 반도체를 포함할 수 있다. 예컨대, 제3반도체층(A3)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물 반도체를 포함할 수 있다. 제3반도체층(A3)은 제3게이트전극(GE3)에 중첩하는 제3채널영역, 제3채널영역의 양측에 위치하는 제3소스영역 및 제3드레인영역을 포함한다.
제3게이트전극(GE3)은 제2게이트절연층(171) 사이에 두고 제3반도체층(A3) 상에 위치할 수 있다. 제3게이트전극(GE3)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일 층 또는 다층 구조일 수 있다. 제2게이트절연층(171)은 실리콘산화질화물, 실리콘질화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
제3소스전극(SE3)과 제3드레인전극(DE3)은 제4층간절연층(172) 상에 배치될 수 있다. 제4층간절연층(172)은 실리콘산화질화물, 실리콘질화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
제3소스전극(SE3)과 제3드레인전극(DE3)은 각각 제3반도체층(A3)의 제3소스영역 및 제3드레인영역에 접속할 수 있다. 제3소스전극(SE3)과 제3드레인전극(DE3)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다. 예컨대, 제3소스전극(SE3)과 제3드레인전극(DE3)은 티타늄층/알루미늄층/티타늄층의 3층 구조일 수 있다.
제1화소회로(PC1) 및 제2화소회로(PC2)의 박막트랜지스터들 상에는 제1유기절연층(180)이 배치될 수 있다. 제1유기절연층(180)은 실록산계열의 유기물을 포함하거나 이미드계 유기물을 포함할 수 있다. 제1유기절연층(180)은 HMDSO(Hexamethyldisiloxane) 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide)와 같은 유기 절연물을 포함할 수 있다.
기판(100)과 제1유기절연층(180) 사이에 배치되는 무기절연층들의 적층체(IL, 이하 적층체라 함), 예컨대 제1층간절연층(120), 제3배리어층(131), 버퍼층(132), 제1게이트절연층(140), 제2층간절연층(151), 제3층간절연층(152), 제4층간절연층(160), 제2게이트절연층(171), 및 제4층간절연층(172)은 제1표시영역(DA1) 및 제2표시영역(DA2)에 존재하도록 일체(一體)로 형성될 수 있다. 투과영역(TA)에서의 투과율 향상을 위하여, 적층체(IL)는 투과영역(TA)에 위치하는 개구(IL-OP, 이하 제3개구라 함)를 포함할 수 있다. 적층체(IL) 상에 배치된 제1유기절연층(180)의 일부는 제3개구(IL-OP) 내에 존재할 수 있다.
적층체(IL)의 제3개구(IL-OP)는 보호층(110)의 제2개구(110OP)와 중첩할 수 있다. 적층체(IL)의 제3개구(IL-OP)는 보호층(110)의 제2개구(110OP)와 동일한 공정에서 함께 형성될 수 있다.
제1유기절연층(180)의 일부는 보호층(110)의 제2개구(110OP) 내에 존재할 수 있다. 예컨대, 제1유기절연층(180)의 일부는 적층체(IL)의 제3개구(IL-OP)를 지나 보호층(110)의 제2개구(110OP) 내에 존재할 수 있다. 적층체(IL)의 제3개구(IL-OP)와 보호층(110)의 제2개구(110OP)를 통해 제1유기절연층(180)의 일부는 기판(100)과 접촉할 수 있다. 제1유기절연층(180)의 일부는 기판(100)의 최상층인 제2배리어층(104)과 직접 접촉할 수 있다. 예컨대, 도 10에 도시된 바와 같이 제1유기절연층(180)의 일부는 제2배리어층(104)의 상면과 직접 접촉할 수 있다.
기판(100)의 상면에 수직한 방향에서 보았을 때(평면 상에서), 보호층(110)의 제2개구(110OP)는 하부금속층(BML)의 제1개구(BML-OP)와 중첩하되, 보호층(110)의 제2개구(110OP)의 크기(또는 폭)는 하부금속층(BML)의 제1개구(BML-OP)의 크기(또는 폭) 보다 작을 수 있으며, 투과영역(TA)은 .보호층(110)의 제2개구(110OP)에 의해 정의될 수 있다.
일부 실시예로서, 적층체(IL)의 제3개구(IL-OP) 및 보호층(110)의 제2개구(110OP)를 형성하는 공정에서, 기판(100)의 제2배리어층(104)의 일부분이 함께 제거될 수 있다. 예컨대, 제2배리어층(104)의 일 부분(예컨대, 적층체(IL)의 제3개구(IL-OP) 및/또는 보호층(110)의 제2개구(110OP)와 중첩하는 부분)의 두께는 다른 부분의 두께 보다 작을 수 있다. 이와 같은 경우에도, 제1유기절연층(180)의 일부는 기판(100)의 최상층인 제2배리어층(104)과 직접 접촉할 수 있다.
데이터선(DL) 및 구동전압선(PL)은 제1유기절연층(180) 상에 배치되고, 제2유기절연층(190)으로 커버될 수 있다. 제2유기절연층(190)은 실록산계열의 유기물을 포함할 수 있다. 제2유기절연층(190)은 HMDSO(Hexamethyldisiloxane) 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide)와 같은 유기 절연물을 포함할 수 있다.
도 10은 제2유기절연층(190)이 제1유기절연층(180) 상에 배치된 것을 도시하고 있으나, 다른 실시예로서 제2유기절연층(190)은 생략될 수 있다. 이 경우, 데이터선(DL) 및 구동전압선(PL)은 제1유기절연층(180)의 아래에 배치될 수 있다.
제1유기발광다이오드(OLED1)와 제2유기발광다이오드(OLED2)의 제1전극(210)은 유기절연층, 예컨대 제2유기절연층(190) 상에 배치될 수 있다. 제1전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 제1전극(210)은 전술한 물질을 포함하는 반사막, 및 반사막의 위 또는/및 아래에 배치된 투명도전막을 포함할 수 있다. 투명도전막은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3 indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide) 등을 포함할 수 있다. 예컨대 제1전극(210)은 ITO층/Ag층/ITO층의 3층 구조를 가질 수 있다.
뱅크층(195)은 제1전극(210)의 가장자리를 커버하며, 제1전극(210)에 중첩하는 개구(195OP1)를 포함한다, 뱅크층(195)은 투광성 유기절연물을 포함할 수 있다. 예컨대, 뱅크층(195)은, HMDSO(Hexamethyldisiloxane), 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 등을 포함할 수 있다.
다른 실시예로, 뱅크층(195)은 차광성 물질을 포함할 수 있다. 뱅크층(195)은 블랙 염료/안료를 포함할 수 있다. 예컨대 뱅크층(195)은 카도계 바인더 수지(cardo-based binder resin)와 안료를 포함할 수 있다. 이때, 안료로서 락탐계 블랙 안료(lactam black pigment)와 블루 안료의 혼합물을 이용할 수 있다. 또는, 뱅크층(195)은 카본블랙을 포함할 수 있다.
투과영역(TA)의 투과율 확보를 위하여, 뱅크층(195)은 투과영역(TA)에 위치하는 개구(195OP2)를 포함할 수 있다.
발광층(220)은 제1전극(210)과 중첩하게 배치될 수 있다. 발광층(220)은 적어도 일부가 제1전극(210) 상에 위치하는 뱅크층(195)의 개구(195OP1)에 존재하도록 배치되며, 소정의 색상의 빛을 방출하는 고분자 유기물 또는 저분자 유기물을 포함할 수 있다. 발광층(220)의 아래와 위에는 기능층이 배치될 수 있다. 기능층은, 홀 수송층, 홀 주입층, 전자 수송층, 전자 주입층 등에서 선택된 적어도 어느 하나를 포함할 수 있다.
제2전극(230)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 제2전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 제2전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 제2전극(230)은 제1표시영역(DA1) 및 제2표시영역(DA2)에 위치하도록 일체로 형성되되, 투과영역(TA)에 위치하는 개구(230OP)를 포함할 수 있다.
봉지층(300)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예로, 봉지층(300)은 제1무기봉지층(310) 및 제2무기봉지층(330)과 이들 사이의 유기봉지층(320)을 포함할 수 있다.
제1무기봉지층(310) 및 제2무기봉지층(330)은 실리콘 산화물, 실리콘 산화질화물, 실리콘질화물과 같은 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)은 표시영역을 전체적으로 커버할 수 있다.
도 10은 실리콘계 반도체층을 포함하는 박막트랜지스터로 제1박막트랜지스터(T1)를 도시하고, 산화물계 반도체층을 포함하는 박막트랜지스터로 제3박막트랜지스터(T3)를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 앞서 도 5를 참조하여 설명한 바와 같이 제1화소회로(PC1)와 제2화소회로(PC2) 각각이 7개의 박막트랜지스터를 포함하는 경우, 산화물계 반도체층을 포함하는 박막트랜지스터는 제3박막트랜지스터(T3) 및 제4박막트랜지스터(T4)일 수 있고, 나머지 박막트랜지스터들은 실리콘계 반도체층을 포함할 수 있다.
도 10은 제1화소회로(PC1)와 제2화소회로(PC2)가 실리콘계 반도체층을 포함하는 박막트랜지스터 및 산화물계 반도체층을 포함하는 박막트랜지스터를 포함하는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 제1화소회로(PC1)와 제2화소회로(PC2) 각각에 포함된 모든 박막트랜지스터들은 실리콘계 반도체층을 포함할 수 있다.
도 10은 제1화소회로(PC1)와 제2화소회로(PC2)가 동일한 개수의 박막트랜지스터들 및 동일한 개수의 스토리지 커패시터를 포함하는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 제2화소회로(PC2)의 스토리지 커패시터의 개수는 제1화소회로(PC1)의 스토리지 커패시터의 개수 보다 클 수 있다. 따라서, 제2화소회로(PC2)의 스토리지 커패시터의 전극들 간의 중첩 면적은 제1화소회로(PC1)의 스토리지 커패시터의 전극들 간의 중첩 면적 보다 클 수 있다. 제2화소회로(PC2)의 스토리지 커패시터의 커패시턴스는 제1화소회로(PC1)의 스토리지 커패시터의 커패시턴스 보다 클 수 있다.
도 10은 하부금속층(BML)과 추가 금속층(ABML)이 제1층간절연층(120)을 사이에 두고 서로 다른 층 상에 배치되되, 하부금속층(BML)이 제1층간절연층(120) 위에, 추가 금속층(ABML)이 제1층간절연층(120)의 아래에 배치된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 9의 A-A'선 및 B-B'선을 취한 단면도에 해당하는 도 11을 참조하면, 하부금속층(BML)이 제1층간절연층(120)의 아래에, 추가 금속층(ABML)이 제1층간절연층(120)의 위에 배치될 수 있다.
앞서 도 10을 참조하여 설명한 하부금속층(BML)의 아래의 제2하부층(UL2, 도 10)은 보호층(110, 도 10)과 동일한 물질을 포함할 수 있는바, 공정의 수를 줄이고 간소화하기 위하여 도 11에 도시된 바와 같이 보호층(110)이 도 10의 제2하부층(UL2)의 기능을 가질 수 있다.
도 11을 참조하면, 제2표시영역(DA2)에 배치된 하부금속층(BML)은 제1하부층(UL1)을 사이에 두고 보호층(110) 위에 배치될 수 있다. 예컨대, 제1하부층(UL1)의 상면은 하부금속층(BML)과 접촉하고, 하면은 보호층(110)과 접촉할 수 있다.
보호층(110)은 비정질 실리콘(a-Si)층을 포함하거나, Si-리치(Si-rich) SiON층을 포함하거나, 실리콘산화질화물층과 실리콘질화물층의 교번적 적층 구조(예컨대, 실리콘산화질화물층과 실리콘질화물층이 약 10회 이상 적층된 구조)를 포함할 수 있다. 제2표시영역(DA2)에 위치하게 되는 컴포넌트(도 3 참조)로 진입하는 빛 및/또는 컴포넌트(도 3)에서 방출되는 빛이 하부금속층(BML)에 반사되어 컴포넌트로 재진입하게 되면, 이는 노이즈를 야기시킬 수 있다. 보호층(110)의 물질들은 (파장에 따라 차이가 있으나) 컴포넌트(도 3 참조)에서 방출된 빛이 하부금속층(BML)으로 진입하는 것을 방지하거나 최소화할 수 있으며, 설령 하부금속층(BML)을 투과한 빛이 하부금속층(BML)에 의해 반사된다 하더라도 해당 빛이 컴포넌트(도 3 참조)를 향해 투과하는 것을 방지하거나 최소화할 수 있다.
도 11에 도시된 하부금속층(BML)과 제1하부층(UL1), 그리고 추가 금속층(ABML)의 위치에 대한 특징 이외의 다른 특징들은 앞서 도 10을 참조하여 설명한 바와 같으므로, 동일한 특징은 앞서 도 10을 참조하여 설명한 내용으로 대신한다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 표시 패널
20: 컴포넌트
100: 기판
110: 보호층
BML: 하부금속층
ABML: 추가 금속층
180: 제1유기절연층

Claims (28)

  1. 고분자 수지를 포함하는 기판;
    상기 기판 상에 배치되고, 박막트랜지스터를 각각 포함하는 제1화소회로 및 제2화소회로;
    상기 제1화소회로에 연결되며 제1표시영역에 위치하는 제1발광다이오드;
    상기 제2화소회로에 연결되며, 제2표시영역의 서브표시영역에 위치하는 제2발광다이오드;
    상기 제2표시영역에 위치하되, 상기 기판과 상기 제2화소회로 사이의 하부금속층; 및
    상기 기판과 상기 하부금속층 사이에 위치하되 상기 제1표시영역 및 상기 제2표시영역에 대응하는 보호층;을 포함하며,
    상기 하부금속층은 상기 제2표시영역의 상기 서브표시영역과 인접한 투과영역에 위치하는 제1개구를 포함하고, 상기 보호층은 상기 투과영역에 위치하고 상기 제1개구에 중첩하는 제2개구를 포함하는, 표시 패널.
  2. 제1항에 있어서,
    상기 제2개구의 폭은 상기 제1개구의 폭 보다 작은, 표시 패널.
  3. 제1항에 있어서,
    상기 보호층은, 비정질실리콘, Si-리치(Si-rich) 실리콘 산화질화물, 또는 실리콘 산화물과 실리콘질화물의 다층 구조를 포함하는, 표시 패널.
  4. 제1항에 있어서,
    상기 제1화소회로 및 상기 제2화소회로 각각의 상기 박막트랜지스터는 폴리실리콘을 포함하는 반도체층을 구비하는, 표시 패널.
  5. 제1항에 있어서,
    상기 제2화소회로는 복수의 박막트랜지스터들을 포함하고,
    상기 하부금속층은 상기 복수의 박막트랜지스터들과 중첩하는, 표시 패널.
  6. 제1항에 있어서,
    상기 기판과 상기 제1화소회로 사이의 추가 금속층을 더 포함하되, 상기 추가 금속층은 상기 제1화소회로의 복수의 박막트랜지스터들 중 일부 박막트랜지스터와 중첩하는, 표시 패널.
  7. 제6항에 있어서,
    상기 추가 금속층의 두께는 상기 하부금속층의 두께 보다 작은, 표시 패널.
  8. 제6항에 있어서,
    상기 추가 금속층과 상기 하부금속층 사이의 층간절연층을 더 포함하는, 표시 패널.
  9. 제1항에 있어서,
    상기 기판 상에 배치되되, 상기 제1발광다이오드 및 상기 제2발광다이오드 아래에 배치되는 무기절연층들의 적층체를 더 포함하며,
    상기 적층체는 상기 투과영역에 위치하며 상기 하부금속층의 상기 제1개구 및 상기 보호층의 상기 제2개구와 중첩하는 제3개구를 포함하는, 표시 패널.
  10. 제9항에 있어서,
    상기 적층체의 위에 배치되되, 상기 제1발광다이오드와 상기 제2발광다이오드 아래에 배치되는 유기절연층을 더 포함하고,
    상기 유기절연층의 일부는 상기 적층체의 제3개구에 존재하는, 표시 패널.
  11. 제10항에 있어서,
    상기 유기절연층의 일부는 상기 보호층의 상기 제2개구에 존재하는, 표시 패널.
  12. 제10항에 있어서,
    상기 유기절연층의 일부는 상기 제2개구 및 상기 제3개구를 통해 상기 기판과 접촉하는, 표시 패널.
  13. 제12항에 있어서,
    상기 기판은,
    고분자 수지를 포함하는 제1베이스층;
    제1베이스층 상에 배치되며 무기절연물을 포함하는 제1배리어층;
    상기 제1베이스층 상에 배치되며 고분자 수지를 포함하는 제2베이스층; 및
    상기 제2베이스층 상에 배치되며, 무기절연물을 포함하는 제2배리어층을 포함하고,
    상기 유기절연층의 상기 일부는 상기 제2배리어층과 접촉하는, 표시 패널.
  14. 제1표시영역과, 상기 제1표시영역에 의해 적어도 부분적으로 둘러싸이며 서브표시영역과 투과영역을 포함하는 제2표시영역을 포함하는, 표시 패널; 및
    상기 제2표시영역에 위치하도록 상기 표시 패널의 하부에 배치되는 컴포넌트;를 포함하며,
    상기 표시 패널은,
    기판;
    상기 제1표시영역에 배치되며, 상기 기판 상에 배치되고 박막트랜지스터를 포함하는 제1화소회로에 전기적으로 연결된 제1발광다이오드;
    상기 제2표시영역의 상기 서브표시영역에 배치되며, 상기 기판 상에 배치되고 박막트랜지스터를 포함하는 제2화소회로에 전기적으로 연결된 제2발광다이오드;
    상기 제2표시영역에서 상기 기판과 상기 제2화소회로 사이에 개재되며, 상기 투과영역에 위치하는 제1개구를 구비한 하부금속층; 및
    상기 기판과 상기 하부금속층 사이에 개재되며, 상기 제1개구에 중첩하는 제2개구를 구비한 보호층;을 포함하는, 전자 기기.
  15. 제14항에 있어서,
    상기 표시 패널은,
    상기 하부금속층 상에 배치되는 무기절연층들의 적층체를 더 포함하며, 상기 적층체는 상기 하부금속층의 상기 제1개구 및 상기 보호층의 상기 제2개구와 중첩하는 제3개구를 포함하는, 전자 기기.
  16. 제15항에 있어서,
    상기 표시 패널은,
    상기 적층체 상에 배치되며, 상기 제1발광다이오드 및 사이 제2발광다이오드 아래에 배치되는 유기절연층을 더 포함하며,
    상기 유기절연층의 일부는 상기 적층체의 제3개구 및 상기 제2개구를 내에 존재하는 전자 기기.
  17. 제16항에 있어서,
    상기 유기절연층의 상기 일부는 상기 제3개구 및 상기 제2개구를 통해 상기 기판에 직접 접촉하는, 전자 기기.
  18. 제17항에 있어서,
    상기 기판은,
    고분자 수지를 포함하는 제1베이스층;
    제1베이스층 상에 배치되며 무기절연물을 포함하는 제1배리어층;
    상기 제1베이스층 상에 배치되며 고분자 수지를 포함하는 제2베이스층; 및
    상기 제2베이스층 상에 배치되며, 무기절연물을 포함하는 제2배리어층을 포함하고,
    상기 유기절연층의 상기 일부는 상기 제2배리어층과 접촉하는, 전자 기기.
  19. 제14항에 있어서,
    상기 제2개구의 폭은 상기 제1개구의 폭 보다 작은, 전자 기기.
  20. 제14항에 있어서,
    상기 보호층은 약 250nm 내지 약 350nm의 범위의 파장대역의 투과율이 약 10%이하인 물질을 포함하는, 전자 기기.
  21. 제14항에 있어서,
    상기 보호층은, 비정질실리콘, Si-리치(Si-rich) 실리콘 산화질화물, 또는 실리콘 산화물과 실리콘질화물의 다층 구조를 포함하는, 전자 기기.
  22. 제14항에 있어서,
    상기 제1화소회로 및 상기 제2화소회로 각각의 상기 박막트랜지스터는 폴리실리콘을 포함하는 반도체층을 구비하는, 전자 기기.
  23. 제14항에 있어서,
    상기 제2화소회로는 복수의 박막트랜지스터들을 포함하고,
    상기 하부금속층은 상기 복수의 박막트랜지스터들과 중첩하는, 전자 기기.
  24. 제14항에 있어서,
    상기 표시 패널은,
    상기 기판과 상기 제1화소회로 사이의 추가 금속층을 더 포함하는, 전자 기기.
  25. 제24항에 있어서,
    상기 추가 금속층의 두께는 상기 하부금속층의 두께 보다 작은, 전자 기기.
  26. 제24항에 있어서,
    상기 추가 금속층은 상기 제1화소회로의 복수의 박막트랜지스터들 중 일부 박막트랜지스터와 중첩하는, 전자 기기.
  27. 제24항에 있어서,
    상기 표시 패널은,
    상기 추가 금속층과 상기 하부금속층 사이의 층간 절연층을 더 포함하는, 전자 기기.
  28. 제14항에 있어서,
    상기 컴포넌트는 센서 또는 카메라를 포함하는, 전자 기기.
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