KR20220162134A - 기판 상에 나노구조체 및 전계 효과 트랜지스터 디바이스를 형성하는 방법 - Google Patents

기판 상에 나노구조체 및 전계 효과 트랜지스터 디바이스를 형성하는 방법 Download PDF

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Abstract

기판 상에 나노구조체 및 전계 효과 트랜지스터 디바이스를 형성하기 위한 방법이 제공된다. 나노구조체 어레이를 형성하기 위한 방법은: 템플릿 나노구조체들을 포함하는 템플릿 용액을 제공하는 단계; 템플릿 용액을 기판과 접촉시키는 것에 의해 기판 상에 적어도 하나의 템플릿 나노구조체를 퇴적시키는 단계; 및 기판 상에 적어도 하나의 템플릿 나노구조체의 전부 또는 일부를 고정시키기 위해 적어도 하나의 템플릿 나노구조체의 전부 또는 일부와 각각 교차하는 적어도 하나의 고정 구조체를 기판 상에 형성하는 단계를 포함한다.

Description

기판 상에 나노구조체 및 전계 효과 트랜지스터 디바이스를 형성하는 방법
관련 출원들의 상호 참조
본 출원은 2020년 3월 31일에 제출된 PCT 출원 제PCT/CN2020/082375호, 2020년 3월 31일에 제출된 PCT 출원 제PCT/CN2020/082377호, 2020년 4월 1일에 제출된 PCT 출원 제PCT/CN2020/082778호, 및 2020년 4월 1일에 제출된 PCT 출원 제PCT/CN2020/082777호에 대한 우선권을 주장하며, 이들의 전체 내용은 참조에 의해 본 명세서에 포함된다.
기술 분야
본 출원은 일반적으로 나노제조 기술에 관한 것으로, 보다 상세하게는, 기판 상에 나노구조체들 및 전계 효과 트랜지스터 디바이스들을 형성하기 위한 방법에 관한 것이다.
계획된 고성능의 에너지 효율적인 전계 효과 트랜지스터들(FET들)에서, 균일한 간격의 작은 피치(개별 FET 내의 2 개의 인접한 채널 사이의 간격) 반도체 채널들이 선호된다. 예를 들어, 5 nm 기술 노드 이후에, 리소그래피로 정의된(lithography-defined) Fin-FET들에 대해 일관된 24 nm 핀 피치가 제안되었다. 보다 작은 채널 피치는, 강화된 파괴적 단거리 스크리닝 및 정전기 상호 작용들의 위험으로, 보다 높은 집적 밀도 및 온-상태 성능에 이르게 하는 반면; 균일한 간격의 정렬은 온 상태와 오프 상태 사이의 스위칭에 영향을 미치는 채널 무질서를 최소화한다.
종래의 리소그래피는 벌크 재료들(예를 들면, 실리콘 기판들)의 채널 피치를 성공적으로 축소시키지만, 5 nm 이하 기술 노드들에서 1차원(1D) 반도체들을 패터닝하는 성능은 떨어진다. 탄소 나노튜브들(CNT들)의 투영된 채널 피치들(~10 nm 이하)은 현재 리소그래피(10 nm 초과)의 제조 한계를 넘어선다. 대안적으로, 물리적 힘 또는 화학적 인식을 사용하여 CNT들을 조립하는 박막 접근 방식들은 500 CNT수/μm(CNTs/μm)를 초과하는 밀도 및 실리콘 기반 FET들에 필적하는 온-상태 성능을 제공한다. 그렇지만, 교차(crossing), 번들링(bundling) 및 불규칙한 피치들을 포함한, 수반되는 어셈블리 무질서들은 불가피하게 게이트 변조를 열화시켜, 500 mV/dec 정도의 문턱전압 이하 스윙(subthreshold swing) 및 감소된 온/오프 비율(on/off ratio)을 나타낸다.
따라서, 현재의 나노제조 기술의 추가 개선이 필요하다.
본 출원의 목적은 기판 상에 나노구조체 어레이를 형성하기 위한 방법 및 기판 상에 전계 효과 트랜지스터(FET) 어레이를 형성하기 위한 방법을 제공하는 것이다.
본 출원의 일 양상에서, 기판 상에 나노구조체 어레이를 형성하기 위한 방법이 제공된다. 이 방법은: 템플릿 나노구조체들을 포함하는 템플릿 용액을 제공하는 단계; 템플릿 용액을 기판과 접촉시키는 것에 의해 기판 상에 적어도 하나의 템플릿 나노구조체를 퇴적시키는 단계; 및 기판 상에 적어도 하나의 템플릿 나노구조체의 전부 또는 일부를 고정시키기 위해 적어도 하나의 템플릿 나노구조체의 전부 또는 일부와 각각 교차하는 적어도 하나의 고정 구조체를 기판 상에 형성하는 단계를 포함한다.
일부 실시예들에서, 템플릿 나노구조체들은, 핵산 템플릿들, 데코레이션된 핵산 템플릿들, 단백질 템플릿들, 중합체 템플릿들, 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함한다.
일부 실시예들에서, 템플릿 나노구조체들은 적어도 하나의 나노-모이어티(nano-moiety)로 각각 데코레이션되는 데코레이션된 핵산 템플릿 나노구조체들을 포함하고, 템플릿 나노구조체들을 포함하는 템플릿 용액을 제공하는 단계는: 템플릿 용액 속에 핵산 템플릿 나노구조체들을 형성하는 단계 - 핵산 템플릿 나노구조체들 각각은 적어도 하나의 캐비티 영역 및 적어도 하나의 캐비티 영역 외부의 비-캐비티 영역을 포함함 -; 및 적어도 하나의 나노-모이어티를 템플릿 용액과 혼합하여 핵산 템플릿 나노구조체들의 적어도 하나의 캐비티 영역에 적어도 하나의 나노-모이어티를 조립하는 단계를 포함한다.
일부 실시예들에서, 핵산 템플릿 나노구조체들은 데옥시리보핵산(DNA) 나노구조체들, 리보핵산(RNA) 나노구조체들, 잠금 핵산(LNA) 나노구조체들, 또는 펩티드 핵산(PNA) 나노구조체를 포함한다.
일부 실시예들에서, 나노-모이어티는, 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함한다.
일부 실시예들에서, 핵산 템플릿 나노구조체의 캐비티 영역은 제1 유형 핵산 브릭(nucleic acid brick)으로 형성되고, 핵산 템플릿 나노구조체의 비-캐비티 영역은 제1 유형 핵산 브릭과 핵산 서열이 상이한 제2 유형 핵산 브릭으로 형성된다.
일부 실시예들에서, 템플릿 용액 속에 핵산 템플릿 나노구조체들을 형성하는 단계는: 핵산 템플릿 나노구조체의 적어도 하나의 캐비티 영역 상에 제1 유형 핵산 핸들(nucleic acid handle)을 형성하는 단계를 더 포함하고; 핵산 템플릿 나노구조체들 중 하나 상에 적어도 하나의 나노-모이어티를 조립하는 단계는: 적어도 하나의 나노-모이어티 상에 제2 유형 핵산 핸들을 형성하는 단계; 및 제1 유형 핵산 핸들과 제2 유형 핵산 핸들 사이의 상호 작용들을 통해 핵산 템플릿 나노구조체의 적어도 하나의 캐비티 영역 상에 적어도 하나의 나노-모이어티를 조립하는 단계를 포함한다.
일부 실시예들에서, 제1 유형 핵산 핸들 및 제2 유형 핵산 핸들은 상보적 단일 가닥 핵산 가닥들(complementary single-stranded nucleic acid strands)이다.
일부 실시예들에서, 기판 상에 적어도 하나의 템플릿 나노구조체를 퇴적시키는 단계는: 기판 상에 패터닝된 정렬 층을 형성하는 단계 - 패터닝된 정렬 층은 복수의 캐비티들을 포함함 -; 패터닝된 정렬 층 상에 템플릿 나노구조체들을 함유하는 템플릿 용액을 디핑(dipping)하는 단계; 및 템플릿 나노구조체들을 캐비티들 내로 확산시키기 위해 기판을 인큐베이팅하는 단계를 포함한다.
일부 실시예들에서, 기판을 인큐베이팅하는 단계는: 미리 결정된 시간 기간 동안 밀봉된 챔버에서 기판을 탈수 또는 증발시키는 단계를 포함한다.
일부 실시예들에서, 기판은 반도체, 산화물, 질화물, 금속, 중합체, 또는 그래핀을 포함한다.
일부 실시예들에서, 이 방법은: 핵산 템플릿 나노구조체들의 비-캐비티 영역들에서 핵산 템플릿 나노구조체들을 에칭하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 핵산 템플릿 나노구조체들은 비-캐비티 영역들에서 핵산 가닥들에 상보적인 핵산 가닥들을 카빙하는 것에 의해 에칭된다.
일부 실시예들에서, 핵산 템플릿 나노구조체들의 비-캐비티 영역들에서 핵산 템플릿 나노구조체들을 에칭하는 단계는: 핵산 템플릿 나노구조체들의 상부 표면들을 실질적으로 평평하게 하기 위해 핵산 템플릿 나노구조체들을 에칭하는 단계를 포함한다.
일부 실시예들에서, 적어도 하나의 고정 구조체를 기판 상에 형성하기 전에, 이 방법은: 기판에 대한 고정 구조체의 접착력을 증진시키기 위해 기판 상에 중간 층을 형성하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 적어도 하나의 고정 구조체는 10 nm 초과의 두께를 갖는다.
일부 실시예들에서, 적어도 하나의 고정 구조체는 유전체 재료 또는 금속 재료를 포함한다.
일부 실시예들에서, 이 방법은: 적어도 하나의 핵산 템플릿 나노구조체의 적어도 일 부분을 제거하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 적어도 하나의 핵산 템플릿 나노구조체의 제거된 부분은 제거 단계 이전에 적어도 하나의 고정 구조체로 덮이지 않는다.
일부 실시예들에서, 핵산 템플릿 나노구조체의 적어도 일 부분은 헹굼 프로세스, 열적 어닐링 프로세스 또는 화학적 산화 프로세스에 의해 제거된다.
일부 실시예들에서, 템플릿 나노구조체는 전자 디바이스를 형성하기 위한 제1 부분 및 제1 부분과 재료가 상이한 제2 부분을 포함하고, 이 방법은: 템플릿 나노구조체의 제2 부분의 적어도 일 부분을 제거하는 단계를 더 포함한다.
일부 실시예들에서, 이 방법은: 기판 상에 고정되는 적어도 하나의 템플릿 나노구조체에 기초하여 전계 효과 트랜지스터(FET) 어레이, 센서 어레이, 메모리 유닛 어레이, 또는 양자 디바이스 어레이를 형성하는 단계를 더 포함할 수 있다.
본 출원의 다른 양상에서, 기판 상에 전계 효과 트랜지스터(FET) 디바이스를 형성하기 위한 방법이 제공된다. 이 방법은: 핵산 템플릿 나노구조체들을 함유하는 템플릿 용액을 제공하는 단계 - 핵산 템플릿 나노구조체들은 적어도 하나의 나노와이어로 데코레이션됨 -; 템플릿 용액을 기판과 접촉시키는 것에 의해 기판 상에 적어도 하나의 나노와이어로 데코레이션되는 적어도 하나의 핵산 템플릿 나노구조체를 퇴적시키는 단계; 기판 상에 적어도 하나의 나노와이어의 전부 또는 일부를 고정시키기 위해 적어도 하나의 나노와이어의 전부 또는 일부와 각각 교차하는 적어도 하나의 고정 구조체를 기판 상에 형성하는 단계; 적어도 하나의 고정 구조체로 덮이지 않은 적어도 하나의 핵산 템플릿 나노구조체의 적어도 일 부분을 제거하는 단계; 적어도 하나의 나노와이어를 따라 소스 콘택트 및 드레인 콘택트를 기판 상에 형성하는 단계; 및 적어도 하나의 나노와이어를 따라 소스 콘택트와 드레인 콘택트 사이에 게이트 구조체를 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 핵산 템플릿 나노구조체들을 함유하는 용액을 제공하는 단계는: 템플릿 용액 속에 핵산 템플릿 나노구조체들을 형성하는 단계; 적어도 하나의 나노와이어를 핵산 템플릿 나노구조체들 상에 조립하기 위해 적어도 하나의 나노와이어를 템플릿 용액과 혼합하는 단계를 포함한다.
일부 실시예들에서, 핵산 템플릿 나노구조체들 각각은 적어도 하나의 캐비티 영역 및 적어도 하나의 캐비티 영역 외부의 비-캐비티 영역을 포함하고, 적어도 하나의 나노와이어는 핵산 템플릿 나노구조체들의 적어도 하나의 캐비티 영역에 조립된다.
일부 실시예들에서, 이 방법은: 핵산 템플릿 나노구조체들의 상부 표면들을 실질적으로 평평하게 하기 위해 핵산 템플릿 나노구조체들의 비-캐비티 영역들에서 핵산 템플릿 나노구조체들을 에칭하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 이 방법은: 기판의 표면으로부터 적어도 하나의 고정 구조체를 제거하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 나노와이어는 탄소 나노튜브 또는 반도체 나노와이어를 포함한다.
본 출원의 또 다른 양상에서, 전계 효과 트랜지스터(FET) 디바이스가 제공된다. FET는 앞서 언급된 양상의 방법에 의해 형성될 수 있다. FET 디바이스는: 기판; 기판 상에 형성되는 핵산 템플릿 유도 자기 조립 나노와이어; 기판 상에 형성되고 나노와이어와 교차하는 적어도 하나의 고정 구조체; 기판 상에 형성되는 소스 콘택트 및 드레인 콘택트; 및 나노와이어를 따라 소스 콘택트와 드레인 콘택트 사이에 형성되는 게이트 구조체를 포함할 수 있다.
전술한 바는 본 출원의 개요로서, 세부 사항들을 단순화, 요약, 및 생략할 수 있다. 본 기술 분야의 통상의 기술자는 이 섹션이 단지 예시적이며 어떤 식으로든 본 출원의 범위를 제한하는 것으로 의도되지 않음을 이해할 것이다. 이 요약 섹션은 청구된 주제의 주요 특징들 또는 필수 특징들을 식별해 주는 것으로 의도되지도 않고 청구된 주제의 범위를 결정하기 위한 보조 수단으로서 역할하는 것으로 의도되지도 않는다.
본 명세서에서 참조되는 도면들은 명세서의 일부를 형성한다. 도면에 도시된 특징들은 본 출원의 일부 실시예들만을 예시하고, 본 출원의 모든 실시예들을 예시하지 않으며, 상세한 설명이 달리 명시적으로 나타내지 않는 한, 명세서의 독자들은 정반대의 의미로 보아서는 안 된다.
도 1은 본 출원의 실시예에 따른 기판 상에 나노구조체 어레이를 형성하기 위한 방법의 플로차트를 예시한다.
도 2는 고정 구조체들이 기판 상에 형성된 후의 예시적인 기판을 예시한다.
도 3은 본 출원의 실시예에 따른 기판 상에 나노구조체 어레이를 형성하기 위한 방법의 플로차트를 예시한다.
도 4(a) 내지 도 4(c)는 본 출원의 실시예에 따른 핵산 템플릿 나노구조체를 형성하기 위한 프로세스를 예시한다.
도 5는 본 출원의 실시예에 따른 핵산 템플릿 나노구조체 상에 적어도 하나의 나노-모이어티를 조립하기 위한 프로세스를 예시한다.
도 6은 본 출원의 실시예에 따른 DNA 안티-핸들들(DNA anti-handles)을 CNT들 상에 래핑하기 위한 프로세스를 예시한다.
도 7은 본 출원의 실시예에 따른 핵산 템플릿 나노구조체의 비-캐비티 영역에서 핵산 템플릿 나노구조체를 선택적으로 에칭하기 위한 프로세스를 예시한다.
도 8(A)는 본 출원의 실시예에 따른 기판 상에 핵산 템플릿 나노구조체를 퇴적시키기 위한 프로세스를 예시한다. 도 8(B)는 본 출원의 예에 따른 포토레지스트 층의 리프트오프(liftoff) 후에 기판 상에 퇴적되는 CNT 데코레이션된 DNA 템플릿 나노구조체들에 대한 광학 및 SEM 이미지들을 도시한다. 도 8(C)는 각각의 특정 배향에 있어서 도 8(B)에서의 정렬된 구조체들에 대한 카운트 수(counts)(왼쪽 축) 및 누적 백분율(오른쪽 축)의 통계를 도시한다. 도 8(D)는 정렬된 어레이들의 각도 분포 대 DNA 브릭 결정 템플릿들의 길이들의 플롯을 도시한다.
도 9는 기판 상에 고정 가닥(fixation strand)이 형성된 후의 기판 상의 예시적인 핵산 템플릿 나노구조체를 예시한다.
도 10은 핵산 템플릿 나노구조체가 기판으로부터 제거된 후의 예시적인 기판을 예시한다.
도 11은 본 출원의 실시예에 따른 FET 디바이스를 형성하기 위한 방법의 플로차트를 예시한다.
도 12(a), 도 12(b) 및 도 12(c)는 본 출원의 실시예에 따른 FET 디바이스의 게이트 구조체를 형성하기 위한 프로세스를 예시한다.
도 13(a) 및 도 13(b)는 단일 채널 DNA 비함유(DNA-free) CNT FET의 예를 예시한다.
도 14(a) 및 도 14(b)는 다중 채널 DNA 비함유 CNT FET의 예를 예시한다.
도 15(a) 및 도 15(b)는, 제각기, 단일 채널 CNT FET 및 다중 채널 CNT FET에 대한 Ids-Vgs 곡선들 및 gm-Vgs곡선들을 예시한다.
도 16은 채널 계면에 ssDNA들을 갖는 다중 채널 CNT FET들을 도시한다. (A) 고정 후 헹굼(rinsing-after-fixing) 접근 방식에 대한 설계 개략도. (B) 템플릿 제거 후의 CNT 어레이들에 대한 x 및 z 투영 방향을 따른 확대된(zoomed-in) AFM 이미지. 스케일 바(scale bar)는 25 nm이다. 도 20 및 도 21을 또한 참조한다. (C) FET 제조에서 채널 계면에 ssDNA들을 도입하기 위한 설계 개략도. (D) 열 어닐링 이전(라인 I) 및 이후(라인 II)의 다중 채널 DNA 함유 CNT FET에 대한 Ids-Vgs 곡선들(-0.5 V의 Vds에서 로그로 플로팅됨). 도 24를 또한 참조한다.
도 17은 상부 게이트형(top-gated) 고성능 CNT FET들을 구성하는 것을 도시한다. (A) 상부 게이트형 DNA 비함유 FET들의 제조에 대한 설계 개략도. (B) 구성된 다중 채널 CNT FET에 대한 x 및 z 투영 방향을 따른 확대된 SEM 이미지. 파선 원은 조립된 CNT 어레이들을 나타낸다. 스케일 바는 100 nm이다. 도 26을 또한 참조한다. (C 및 D) 단일 채널(C) 및 다중 채널(D) CNT FET들에 대한 Ids-Vgs 곡선들(실선 라인, 왼쪽 축, 로그 스케일로 플로팅됨) 및 gm-Vgs 곡선들(점선 라인, 오른쪽 축, 선형 스케일로 플로팅됨). C 및 D에서의 라인들 I, 라인들 II 및 라인들 III는, 제각기, -0.8 V, -0.5 V, 및 -0.1 V의 Vds를 나타낸다. 도 25 및 도 27을 또한 참조한다. (E) 고성능 CNT FET들에 대한 다른 보고들과 함께 D에서의 현재 다중 채널 CNT FET의 벤치마킹. 이전 간행물들(참고문헌 3, 참고문헌 5, 참고문헌 16 내지 참고문헌 18, 참고문헌 23 내지 참고문헌 27)로부터의 디바이스 성능은 -0.5 V의 Vds 및 100 nm 내지 500 nm 범위의 채널 길이들에서 획득된다. 도 32 및 도 33을 또한 참조한다.
도 18은 DNA 래핑된 CNT들의 축소된(zoomed-out) TEM 이미지(A) 및 확대된 TEM 이미지(B)를 도시한다. A에서의 스케일 바는 200 nm이다. B에서의 스케일 바는 100 nm이다.
도 19는 CNT들의 높이 프로파일을 도시한다. 3 개의 상이한 CNT에 대한 AFM 이미지들(A) 및 대응하는 높이 프로파일(B). (A)에서의 파선 라인들은 (B)에서의 높이 프로파일들에 대한 위치들을 나타낸다. 스케일 바는 100 nm이다. 높이 프로파일에 도시된 바와 같이, CNT 직경 분포는 1 nm 미만 내지 ~1.5 nm 범위이다.
도 20은 DNA 제거 후의 고정된 CNT 어레이의 SEM 이미지를 도시한다. 파선 원 I 구역에서, CNT들의 양쪽 단부들은 2 개의 금속 바로 고정되었고 FET 구성에 사용되었다. 파선 원 II 구역들에서, 고정되지 않은 CNT 단부들은 DNA 제거 동안 방해될 수 있으며, FET 구성에 사용되지 않았다. 스케일 바는 500 nm이다.
도 21은 DNA 제거 후의 고정된 CNT 어레이들의 AFM 이미지들을 도시한다. (A) 2 개의 금속 바에 의해 고정되는 CNT 어레이들의 3D 축소된 뷰. (B) 금속 바에 의해 고정되는 CNT들의 확대된 뷰. 스케일 바는 25 nm이다. (C) DNA 제거 후의 고정된 CNT 어레이들의 더 확대된 AFM 이미지들. 스케일 바는 50 nm이다.
도 22는 채널 계면에서의 상이한 구성들에 대한 개략도들을 도시한다. (A) 조립 후 및 (B) DNA 템플릿들 및 금속 이온들을 제거한 후.
도 23은 구성된 다중 채널 DNA 함유 CNT FET의 축소된 SEM 이미지를 도시한다. 스케일 바는 200 nm이다.
도 24는 다중 채널 DNA 함유 CNT FET들에 대한 Ids-Vgs 곡선들을 도시한다. 열 어닐링 이전의 CNT FET들(A) 및 열 어닐링 이후의 CNT FET들(B). 상이한 라인들은 별개의 CNT FET들을 나타낸다. (C) 2V부터 -3V까지의 반복된 측정들에서의 (A)에서의 하나의 DNA 함유 CNT FET. 상이한 라인들은 별개의 측정들을 나타낸다. (A), (B) 및 (C)에서의 Vds는 모두 -0.5 V로 설정되었다. Ids는 CNT간 피치(inter-CNT pitch)로 정규화되었다.
도 25는 모든 작동 가능 단일 채널 DNA 비함유 CNT FET들에 대한 Ids-Vgs 곡선들을 도시한다. 상이한 라인들은 별개의 CNT FET들을 나타낸다. Vds는 -0.5 V로 설정되었다.
도 26은 구성된 다중 채널 DNA 비함유 CNT FET의 축소된 SEM 이미지를 도시한다. 스케일 바는 200 nm이다.
도 27은 모든 작동 가능 다중 채널 DNA 비함유 CNT FET들에 대한 Ids-Vgs 곡선들을 도시한다. 상이한 라인들은 별개의 CNT FET들을 나타낸다. Ids는 CNT간 피치로 정규화되었다. Vds는 -0.5 V로 설정되었다.
도 28은 200 nm 채널 길이에서 가장 높은 온-전류 밀도를 갖는 다중 채널 DNA 비함유 CNT FET에 대한 Ids-Vds 곡선들을 도시한다. 상이한 라인들은 별개의 Vgs를 나타낸다. Vgs는, 0.2 V의 간격으로, -1.8 V부터 0.2 V까지의 범위였다. Ids는 CNT간 피치로 정규화되었다.
도 29는 100 nm의 채널 길이를 갖는 다중 채널 DNA 비함유 CNT FET에 대한 전달 성능을 도시한다. (A) -0.5 V의 Vds에서의 Ids-Vgs 곡선(왼쪽 축, 로그 스케일로 플로팅됨) 및 gm-Vgs 곡선(오른쪽 축, 선형 스케일로 플로팅됨). Ids 및 gm 양쪽 모두는 CNT간 피치로 정규화되었다. (B) Ids-Vds 곡선. 상이한 라인들은 별개의 Vgs를 나타낸다. Vgs는, 0.2 V의 간격으로, -1.4 V부터 0.6 V까지의 범위였다.
도 30은 금속 CNT 불순물을 함유하는 다중 채널 DNA 비함유 CNT FET에 대한 Ids-Vds 곡선을 도시한다. Vds는 -0.5 V로 설정되었다. Ids는 CNT간 피치로 정규화되었다.
도 31은 상이한 계면 구성들을 갖는 구성된 다중 채널 CNT FET들에 대한 성능 비교들을 도시한다. (A)부터 (E)까지는, 상이한 FET 샘플들에 대해 트랜스컨덕턴스, 문턱전압 이하 스윙, 문턱 전압, 온-상태 컨덕턴스, 및 Ion/Ioff가 비교된다. 정사각형들은 어닐링 이전의 다중 채널 DNA 함유 CNT FET들을 나타낸다. 원들은 열 어닐링된 다중 채널 DNA 함유 CNT FET들을 나타낸다. 삼각형들은 다중 채널 DNA 비함유 CNT FET들을 나타낸다. 샘플 번호는 각각의 FET에 대한 할당된 테스트 번호였다. (F)부터 (J)까지는, 상이한 채널 구성들에 대한 트랜스컨덕턴스, 문턱전압 이하 스윙, 문턱 전압, 온-상태 컨덕턴스 및 Ion/Ioff의 통계. 막대들 I는 어닐링 이전의 다중 채널 DNA 함유 CNT FET들을 나타낸다. 막대들 II는 열 어닐링된 다중 채널 DNA 함유 CNT FET들을 나타낸다. 막대들 III는 다중 채널 DNA 비함유 CNT FET들을 나타낸다. 모든 성능 데이터는 -0.5 V의 Vds에서 획득되었다. 어닐링 이전 및 이후의 다중 채널 DNA 함유 CNT FET들에 대해, 성능 데이터가 -3.0 V의 Vgs에서 획득되었다. 다중 채널 DNA 비함유 CNT FET들에 대해, 성능 데이터가 -1.5 V의 Vgs에서 획득되었다.
도 32는 상이한 CNT간 피치들을 갖는 CNT FET들의 벤치마킹을 도시한다. (A) 문턱전압 이하 스윙, (B) 트랜스컨덕턴스(gm), 및 (C) 온-상태 컨덕턴스(Gon)에 관련한 다른 보고들(균일한 CNT간 피치들)과 함께 우리의 다중 채널 CNT FET의 벤치마킹. 이전 간행물들(참고문헌 3, 참고문헌 5, 참고문헌 15, 참고문헌 23)로부터의 디바이스 성능은 -0.5 V의 Vds에서 획득된다. 구체적으로, 전달 성능은 (참고문헌 23)에서의 도 4d, (참고문헌 3)에서의 도 4a 및 도 4c, (참고문헌 5)에서의 도 2a 및 도 2b, 및 (참고문헌 15)에서의 도 3c 및 도 4b로부터 획득된다. 채널 길이들은 100 nm 내지 500 nm의 범위이다. 각각의 패널에서, 전달 성능(즉, 문턱전압 이하 스윙, 온-상태 컨덕턴스, 및 트랜스컨덕턴스)은 구조 파라미터(CNT간 피치)에 대해 플로팅된다. 높은 전달 성능은 작은 문턱전압 이하 스윙, 높은 트랜스컨덕턴스, 및 높은 온-상태 컨덕턴스를 동시에 나타내는 것을 요구한다. 우리의 다중 채널 CNT FET는, 상이한 CNT간 피치들을 갖는 다른 FET들과 비교하여, 가장 작은 문턱전압 이하 스윙, 가장 높은 트랜스컨덕턴스, 및 두 번째로 가장 높은 온-상태 컨덕턴스를 나타낸다.
도 33은 상이한 CNT 밀도를 갖는 CNT FET들의 벤치마킹을 도시한다. (A) 문턱전압 이하 스윙, (B) 트랜스컨덕턴스(gm), 및 (C) 온-상태 컨덕턴스(Gon)에 관련한 고밀도 CNT 어레이들(불균일한 CNT간 피치들)에 대한 다른 보고들과 함께 우리의 다중 채널 CNT FET의 벤치마킹. 이전 간행물들(참고문헌 16 내지 참고문헌 18, 참고문헌 24 내지 참고문헌 29)로부터의 디바이스 성능은 -0.5 V의 Vds에서 획득된다. 구체적으로, 전달 성능은 (참고문헌 17)에서의 도 4d, (참고문헌 18)에서의 도 1d, (참고문헌 16)에서의 도 1f, (참고문헌 25)에서의 도 2c, (참고문헌 29)에서의 도 4a, (참고문헌 28)에서의 도 11, (참고문헌 26)에서의 도 4b, (참고문헌 27)에서의 도 2b 및 도 2d, 및 (참고문헌 24)에서의 도 4c로부터 획득된다. 채널 길이들은 100 nm 내지 500 nm의 범위이다. 각각의 패널에서, 전달 성능(즉, 문턱전압 이하 스윙, 온-상태 컨덕턴스, 및 트랜스컨덕턴스)은 구조 파라미터(CNT 밀도)에 대해 플로팅된다. 높은 전달 성능은 작은 문턱전압 이하 스윙, 높은 트랜스컨덕턴스, 및 높은 온-상태 컨덕턴스를 동시에 실증하는 것을 요구한다. 우리의 다중 채널 CNT FET는, 상이한 CNT 밀도를 갖는 다른 FET들과 비교하여, 두 번째로 가장 작은 문턱전압 이하 스윙, 가장 높은 트랜스컨덕턴스, 및 세 번째로 가장 높은 온-상태 컨덕턴스를 나타낸다. 특히, 가장 작은 문턱전압 이하 스윙을 갖는 FET(참고문헌 27)는 5 μA/μm 미만의 온-전류 밀도를 나타내며, 이는 고성능 CNT FET의 전달 요구 사항들을 충족시키지 않는다.
도 34는 16 nm CNT간 피치를 갖는 조립된 고정 폭 CNT 어레이에 대한 축소된 TEM 이미지를 도시한다. 고정 폭 DNA 템플릿은 약 34 nm의 규정된 폭을 나타내었다. 화살표들은 DNA 템플릿들 상의 조립된 CNT들을 나타낸다. 스케일 바는 100 nm이다.
도 35는 120 개의 캐비티 상에 정렬되는 CNT 데코레이션된 DNA 템플릿들에 대한 SEM 이미지들을 도시한다. 축소된 SEM 이미지들에서의 직사각형 원들은 확대된 위치를 나타낸다. 확대된 SEM 이미지들에서의 화살표들은 정렬된 DNA 템플릿들을 나타낸다. 스케일 바는 2 μm이다.
도 36은 직사각형 PMMA 캐비티 사이트들 내에 배치되는 DNA 템플릿들에 대한 SEM 이미지를 도시한다. 1의 길이 대 폭 종횡비에서 PMMA 캐비티들의 폭은 2 μm로 설계되었다. 스케일 바는 4 μm이다.
도 37은 센티미터 스케일에 걸친 설계자 어레이 폭, 어레이간 간격 및 CNT 카운트 수를 갖는 CNT 어레이들을 준비하기 위한 상이한 접근 방식들을 도시한다. (A) (랜덤한 배향들을 갖는) 연속 CNT 막은 설계자 어레이 폭/어레이간 간격/CNT 카운트 수를 생성하도록 조립 후 에칭 단계로 처리된다. (B) 사전 제조된 PMMA 캐비티들 내에 (3D DNA 나노트렌치들을 사용하여 조립되는) 고정 폭 CNT 어레이들을 배치하는 것 및 이에 뒤이은 PMMA 리프트오프 및 DNA 제거는 조립 후 에칭 없이 설계자 어레이 기하형태들을 직접 생성할 수 있다.
본 출원의 예시적인 실시예들에 대한 이하의 상세한 설명은 이 설명의 일부를 형성하는 첨부 도면들을 참조한다. 도면들은 본 출원이 실시될 수 있는 특정 예시적인 실시예들을 예시한다. 도면들은 일정한 축척으로 작성되는 것으로 의도되지 않는다. 명확성을 위해, 모든 도면에서 모든 컴포넌트에 도면 부호가 표시되어 있는 것은 아닐 수 있다. 도면들을 포함한, 상세한 설명은 본 기술 분야의 통상의 기술자가 본 출원을 실시할 수 있도록 하기 위해 이러한 실시예들을 충분히 상세하게 설명한다. 본 기술 분야의 통상의 기술자는 본 출원의 다른 실시예들을 더 활용할 수 있고, 본 출원의 정신 또는 범위를 벗어나지 않고 논리적, 기계적, 및 다른 변경들을 행할 수 있다. 따라서, 이하의 상세한 설명의 독자들은 설명을 제한적인 의미로 해석해서는 안 되며, 첨부된 청구항들만이 본 출원의 실시예의 범위를 규정한다.
본 출원에서, 단수의 사용은, 달리 구체적으로 언급되지 않는 한, 복수를 포함한다. 본 출원에서, "또는"의 사용은, 달리 언급되지 않는 한, "및/또는"을 의미한다. 게다가, "포함하는"이라는 용어는 물론 "포함한다" 및 "포함된"과 같은 다른 형태들의 사용은 제한적이지 않다. 추가적으로, "요소" 또는 "컴포넌트"와 같은 용어들은, 달리 구체적으로 언급되지 않는 한, 하나의 유닛을 포함하는 요소들 및 컴포넌트들, 및 하나 초과의 서브유닛을 포함하는 요소들 및 컴포넌트들 양쪽 모두를 포함한다. 추가적으로, 본 명세서에서 사용되는 섹션 표제들은 편성 목적을 위한 것에 불과하며, 설명된 주제를 제한적인 것으로 해석되어서는 안 된다.
생물학적 개체들(예컨대, 바이오 분자들 및 살아 있는 유기체들)을 사용하여 기능 재료들을 구성하는 것, 즉 바이오 제조(bio-fabrication)가 현재 리소그래피 한계를 넘어선 제조 분해능을 가능하게 할 수 있다는 것이 밝혀졌다. 상세하게는, 자기 조립된 데옥시리보핵산(DNA) 구조체들은, 산화물들, 그래핀, 플라스모닉스(plasmonics), 중합체들, CNT들, 및 금속 인터커넥트들을 포함한, 다양한 형상 특정(shape-specific) 재료들을 템플릿화하였다. 이러한 실증들에도 불구하고, 바이오 제조로부터 고성능 FET들을 구성하는 것은 여전히 도전 과제이다. 전형적인 어셈블리 무질서들 외에도, 조립된 반도체들 및 다른 재료들을 둘러싼 오염물들은 FET들의 전달 성능을 더욱 악화시킨다. 한편, 바이오 템플릿 기반 재료들의 표면 배치 동안의 넓은 배향 분포들은 바이오 제조의 대규모 정렬을 방해한다.
본 출원의 실시예들은 나노미터 정밀도 바이오 분자 자기 조립과 솔리드 스테이트 고성능 전자장치 사이의 결여된 연결 고리를 제시한다. 자기 조립된 조밀한 핵산(예를 들면, DNA) 나노트렌치들을 사용하여 DNA 혼성화 매개 CNT 정렬(DNA hybridization-mediated CNT alignment)을 고정시키고 구속하는 것에 의해, 균일한 간격의 CNT 어레이들을 구축하기 위한 SHINE(Spatially Hindered Integration of Nanotube Electronics)이 개발되었다. DNA 트렌치 주기성을 프로그래밍하는 것은 현재 리소그래피 한계를 넘어 CNT간 피치를 합리적으로 스케일링한다. 그리고 어레이 균일성을 나타내는 피치 정밀도는 박막 접근 방식들로부터 제조된 것들에 비해 개선된다. 오정렬된 CNT들은 정전기 반발력으로 인해 DNA 나노트렌치들로부터 반발된다. CNT 정렬을 저하시키지 않으면서 DNA 템플릿들을 제거하기 위해 고정 후 헹굼(rinsing-after-fixing) 접근 방식이 더 도입된다. 균일한 CNT간 피치 및 깨끗한 채널 계면에 기초하여, 높은 온-상태 성능 및 빠른 온/오프 스위칭을 동시에 나타내는, 솔리드 스테이트 다중 채널 PMOS(p-channel metal-oxide-semiconductor) CNT FET들이 구성된다. CNT 데코레이션된 고정 폭 DNA 템플릿들의 배치를 공간적으로 구속하기 위해 리소그래피로 정의된 PMMA 캐비티들을 사용하여, 센티미터 스케일 실리콘 기판 위에 규정된 기하형태들을 갖는 정렬된 어레이들이 실증된다. SHINE을 사용하여, DNA들, RNA들 및 단백질들로부터의 어드레싱 가능한 바이오 제조는 단일 분자 분해능으로 설계자 디바이스들 내로의 전자 재료들의 센티미터 스케일 조립을 좌우할 수 있다. 따라서 생물학-전자장치 계면에 고성능 초소형(ultra-scaled) 디바이스들을 구축하는 것은 다중화된 바이오 분자 센서들과 3D FET들/메모리들, 또는 나노 스케일 분해능의 다양한 유형들의 기계, 광학 또는 자기 디바이스들 또는 구조체들과 같은, 미래의 포스트 Si(post-Si) 시대에서의 다양한 응용들을 가능하게 할 수 있다.
도 1은 본 출원의 실시예에 따른 기판 상에 나노구조체 어레이를 형성하기 위한 방법(100)의 플로차트를 예시한다. 방법(100)은 이하의 단계들(110 내지 140)을 포함할 수 있다.
단계(110)에서, 템플릿 나노구조체들을 포함하는 템플릿 용액이 제공된다.
일부 실시예들에서, 템플릿 나노구조체들은, 핵산 템플릿들, 데코레이션된 핵산 템플릿들, 단백질 템플릿들, 중합체 템플릿들, CNT들, 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들을, 제한 없이, 포함할 수 있다.
일부 실시예들에서, 템플릿 나노구조체들은 데코레이션된 핵산 템플릿 나노구조체들을 포함할 수 있다. 예를 들어, 템플릿 나노구조체들은 CNT 데코레이션된 핵산 템플릿 나노구조체들, 또는 금 나노로드(gold nanorod) 데코레이션된 핵산 템플릿 나노구조체들일 수 있다.
일부 실시예들에서, 템플릿 나노구조체들은 용액 속에 형성된다. 다른 실시예들에서, 템플릿 나노구조체들은 용액 속에서만 혼합된다. 용액은 템플릿 나노구조체들에 따라 달라질 수 있다.
단계(120)에서, 템플릿 용액을 기판과 접촉시키는 것에 의해 적어도 하나의 템플릿 나노구조체가 기판 상에 퇴적된다.
기판은 다른 물질이 도포되는 물질을 지칭한다. 일부 실시예들에서, 기판은 실리콘, 실리콘 이산화물(실리카라고도 지칭됨), 알루미늄 산화물, 사파이어, 게르마늄, 갈륨 비화물(GaAs), 실리콘과 게르마늄의 합금, 또는 인듐 인화물(InP)을, 제한 없이, 포함할 수 있다. 일부 실시예들에서, 기판은 실리콘 질화물, 탄소, 및/또는 중합체를 포함할 수 있다. 일부 실시예들에서, 기판은 무기 또는 유기일 수 있다. 일부 실시예들에서, 기판은 그래핀 및/또는 흑연을 포함할 수 있다. 일부 실시예들에서, 기판은 금속, 예를 들어, 알루미늄, 구리, 또는 철을 포함한다. 일부 실시예들에서, 기판은 임의의 2 개 이상의 재료의 혼성체(예를 들면, 혼합물을 포함함)(예를 들면, 무기 재료와 유기 재료의 혼성체, 또는 2 개 이상의 상이한 무기 재료 또는 유기 재료의 혼성체)이다. 예를 들어, 기판은 무기 재료와 유기 재료의 혼합물, 2 개 이상의 상이한 무기 재료의 혼합물, 또는 2 개 이상의 상이한 유기 재료의 혼합물을 포함할 수 있다. 일부 실시예들에서, 기판은 반도체 재료 또는 반도체 재료들의 혼합물을 포함한다. 반도체 재료들은 IV족 원소 반도체들, IV족 화합물 반도체들, VI족 원소 반도체들, III-V족 반도체들, II-VI족 반도체들, I-VII족 반도체들, IV-VI족 반도체들, IV-VI족 반도체들, V-VI족 반도체들, II-V족 반도체들, 산화물들, 층상(layered) 반도체들, 자기 반도체들, 유기 반도체들, 전하 이동 착물들 및 이들의 조합들을, 제한 없이, 포함한다.
일부 실시예들에서, 템플릿 나노구조체들을 기판 상에 퇴적시키는 단계는: 기판 상에 복수의 캐비티들을 갖는 패터닝된 정렬 층을 형성하는 단계 및 템플릿 나노구조체들을 복수의 캐비티들 내로 확산시키기 위해 기판 상에 템플릿 나노구조체들을 퇴적시키는 단계를 포함할 수 있다. 바람직하게는, 기판은 확산 후에 기판으로부터 용매를 제거하기 위해, 예컨대, 탈수 또는 증발에 의해, 추가로 인큐베이팅될 수 있다. 일부 실시예들에서, 각각의 캐비티는 하나의 템플릿 나노구조체로 채워질 수 있고, 일부 다른 실시예들에서, 각각의 캐비티는 하나 이상의 템플릿 나노구조체로 채워질 수 있다.
일부 실시예들에서, 템플릿 나노구조체들은, 기판 상에 복수의 캐비티들을 갖는 패터닝된 정렬 층을 형성하지 않고, 기판 상에 직접 퇴적될 수 있다.
기판 상에 적어도 하나의 템플릿 나노구조체를 퇴적시키는 예시적인 프로세스에 관한 추가 세부 사항들은 2020년 3월 31일에 제출된 발명의 명칭이 "Method for depositing template nanostructures on a substrate and nanostructure arrays"인 PCT 출원 제PCT/CN2020/082377호에서 그리고 2020년 4월 1일에 제출된 발명의 명칭이 "Method for depositing template nanostructures on a substrate and nanostructure arrays"인 PCT 출원 제PCT/CN2020/082777호에서 찾아볼 수 있으며, 이들의 전체 내용은 참조에 의해 본 명세서에 포함된다.
단계(130)에서, 적어도 하나의 고정 구조체가 기판 상에 형성되며, 기판 상에 적어도 하나의 템플릿 나노구조체의 전부 또는 일부를 고정시키기 위해 적어도 하나의 고정 구조체가 적어도 하나의 템플릿 나노구조체의 전부 또는 일부와 교차한다.
일부 실시예들에서, 고정 구조체는 유전체 재료 또는 금속 재료를 포함할 수 있다. 템플릿 나노구조체를 고정시키기 위한 고정 구조체의 재료가 템플릿 나노구조체 및 기판에 상대적으로 강한 접착력을 갖는 것이 바람직하다. 예를 들어, 고정 구조체는 Mo, Pd, Au, Ti, SiO2, 또는 HfO2를 포함할 수 있다.
일부 실시예들에서, 기판 상에 고정 구조체를 형성하기 전에, 기판에 대한 고정 구조체의 접착력을 증진하기 위해 기판 상에 중간 층이 형성된다. 중간 층의 재료는 고정 구조체 및 기판의 재료들에 따라 달라질 수 있다. 예를 들어, 기판이 SiO2이고 고정 구조체가 금인 경우, 접착력을 증진시키기 위해 이들 사이에 Cr 또는 Ti 중간 층이 형성될 수 있다. 일부 다른 실시예들에서, 고정 구조체에 대한 기판의 접착력을 증진시키기 위해 기판의 표면에 대해 금속화 프로세스, 염류화(salinization) 프로세스 또는 화학적 개질 프로세스가 수행될 수 있다.
일부 실시예들에서, 고정 구조체는 헹굼 또는 다른 가혹한 처리들 동안 파손되는 것을 피하기 위해 10 nm 초과(예를 들어, 20 nm, 50 nm, 100 nm, 150 nm 등)의 두께를 가질 수 있다.
일부 실시예들에서, 고정 구조체와 기판 사이에 충분한 표면 접촉이 있도록, 고정 구조체는 템플릿 나노구조체보다 넓을 수 있으며, 이는 기판의 표면 상에서 고정 구조체를 안정적이도록 만든다. 예를 들어, 고정 구조체는 템플릿 나노구조체보다 20 nm, 50 nm, 80 nm, 100 nm 더 넓을 수 있다.
일부 실시예들에서, 고정 구조체는 직사각형 형상을 가질 수 있다. 일부 다른 실시예들에서, 고정 구조체는 타원 형상, 사다리꼴 형상 또는 다른 적합한 형상들을 가질 수 있다. 일부 실시예들에서, 1 개, 2 개 또는 그 이상의 고정 구조체가, 템플릿 나노구조체의 치수 및 형상에 따라, 템플릿 나노구조체의 원하는 위치들에서 단일 템플릿 나노구조체와 교차하도록 기판 상에 형성될 수 있다. 더욱이, 2 개 이상의 템플릿 나노구조체는, 템플릿 나노구조체들 사이의 위치 관계 및 고정 구조체들의 형상 및 크기에 따라, 하나 이상의 고정 구조체를 공유할 수 있다.
도 2는 고정 구조체가 기판 상에 형성된 후의 예시적인 기판을 예시한다. 도 2에 도시된 바와 같이, 복수의 템플릿 나노구조체들(220)이 기판(210) 상에 퇴적되고, 기판(210) 상에 템플릿 나노구조체(220)를 고정시키기 위해 각각의 템플릿 나노구조체(220) 상에 2 개의 직사각형 고정 구조체(230a 및 230b)가 형성된다.
단계(140)에서, 기판 상에 고정되는 적어도 하나의 템플릿 나노구조체에 기초하여 하나 이상의 전자 디바이스가 형성된다.
고정 구조체가 기판 상에 형성된 후에, 템플릿 나노구조체가 기판 상에 고정된다. 이어서, 원하는 전자 디바이스들을 형성하기 위해 템플릿 나노구조체들에 대해 후속 프로세스들이 수행될 수 있다. 템플릿 나노구조체들의 정렬 품질이 고정 구조체들에 의해 유지될 수 있으므로, 템플릿 나노구조체들이 후속 프로세스들 동안 교란되지 않을 수 있다. 전자 디바이스들은 FET 어레이, 센서 어레이, 메모리 유닛 어레이, 또는 양자 디바이스 어레이일 수 있다.
일부 실시예들에서, 템플릿 나노구조체는 전자 디바이스 또는 다른 유형들의 나노디바이스들 및 나노구조체들을 형성하기 위한 제1 부분 및 제1 부분과 재료가 상이한 제2 부분을 포함할 수 있다. 일 예에서, 템플릿 나노구조체는 유기 부분(예를 들어, 바이오 재료, 중합체 재료 등) 및 무기 부분(예를 들어, CNT, 반도체 재료, 금속 재료, 금속 산화물 재료 등)을 포함하고, 템플릿 나노구조체의 무기 부분에 기초하여 전자 디바이스가 형성된다. 유기 부분으로부터 오염물들을 제거하기 위해, 이 방법은 템플릿 나노구조체의 유기 부분의 적어도 일 부분을 제거하는 단계를 더 포함할 수 있다. 템플릿 나노구조체의 유기 부분은 헹굼 프로세스, 열 어닐링 프로세스 또는 화학적 산화 프로세스에 의해 제거될 수 있다. 다른 예들에서, 템플릿 나노구조체는 하나 이상의 유기 부분 또는 하나 이상의 무기 부분을 가질 수 있고, 상기 프로세스들 또는 다른 적합한 프로세스들이 이러한 유기 및 무기 부분들 중 임의의 하나 이상을 제거하기 위해 수행될 수 있다. 특정 예에서, 템플릿 나노구조체는, 중합체 부분 및 CNT 부분을 포함하는, 중합체 래핑된 CNT이고, CNT 부분에 기초하여 FET 디바이스가 형성될 수 있다. 중합체로부터 오염물들을 제거하기 위해, FET 디바이스를 형성하기 전에 CNT로부터 중합체를 제거하기 위해 헹굼 프로세스가 수행될 수 있다.
기판 상에 고정되는 템플릿 나노구조체들 및/또는 그 각자의 나노-모이어티들(아래에서 상술됨)의 상이한 속성들에 기초하여 다양한 전자 디바이스들 또는 광학, 자기 또는 기계 나노디바이스들과 같은 다른 나노디바이스들이 형성될 수 있다는 것이 본 기술 분야의 통상의 기술자에 의해 이해될 것이다. 예를 들어, 기판 상에 고정되는 템플릿 나노구조체들이 CNT들 또는 반도체 나노와이어들일 때, 이러한 CNT들 또는 반도체 나노와이어들에 기초하여 FET들 또는 메모리 유닛들이 형성될 수 있다. 기판 상에 고정되는 템플릿 나노구조체들이 금 나노로드들일 때, 이러한 금 나노로드들에 기초하여 센서 디바이스들이 형성될 수 있다.
도 3은 본 출원의 실시예에 따른 기판 상에 나노구조체 어레이를 형성하기 위한 방법(300)의 플로차트를 예시한다. 기판 상에 고정되는 데코레이션된 핵산 템플릿 나노구조체들에 기초하여 방법(300)의 나노구조체 어레이가 형성될 수 있다. 방법(300)은 이하의 단계들(310 내지 360)을 포함할 수 있다.
단계(310)에서, 핵산 템플릿 나노구조체들이 템플릿 용액 속에 형성된다. 핵산 템플릿 나노구조체들 각각은 적어도 하나의 캐비티 영역 및 적어도 하나의 캐비티 영역 외부의 비-캐비티 영역을 포함한다.
일부 실시예들에서, 핵산 템플릿 나노구조체는 하나 이상의 데옥시리보핵산(DNA) 나노구조체, 하나 이상의 리보핵산(RNA) 나노구조체, 하나 이상의 잠금 핵산(LNA) 나노구조체, 하나 이상의 펩티드 핵산(PNA) 나노구조체, 또는 이러한 나노구조체들의 조합을 포함한다.
일부 실시예들에서, 핵산 템플릿 나노구조체의 각각의 캐비티 영역은 1 nm 내지 1 μm(예를 들면, 10.6 nm, 12.7 nm, 16.8 nm, 24.1 nm, 또는 25.3 nm)의 폭 및 10 nm 내지 100 μm(예를 들면, 500 nm, 1.5 μm, 10 μm 또는 20 μm)의 길이를 가질 수 있다. 캐비티 영역들은 동일한 치수 또는 상이한 치수를 가질 수 있고, 비-캐비티 영역들도 동일한 치수 또는 상이한 치수를 가질 수 있다.
일부 실시예들에서, 핵산 템플릿 나노구조체는 레고 유사 브릭(Y. Ke et al., DNA brick crystals with prescribed depths, Nature Chem. 6, 994-1002 (2014), 참조에 의해 본 명세서에 포함됨)으로서 모델링될 수 있는 핵산 브릭들로 형성된다. 도 4(a) 내지 도 4(c)는 핵산 템플릿 나노구조체를 형성하기 위한 예시적인 프로세스를 예시한다. 도 4(a)는 핵산 템플릿 나노구조체를 형성하는 데 사용되는 DNA 브릭들을 예시한다. 도 4(b)는 복수의 캐비티 영역들("트렌치"라고도 지칭됨) 및 캐비티 영역들 외부의 복수의 비-캐비티 영역들("측벽"이라고도 지칭됨)을 포함하는 핵산 템플릿 나노구조체를 예시한다. 핵산 템플릿 나노구조체의 각각의 트렌치는 제1 유형 DNA 브릭(들)으로 형성되고, 핵산 템플릿 나노구조체의 각각의 측벽은 제1 유형 DNA 브릭들과 핵산 서열이 상이한 제2 유형 DNA 브릭(들)으로 형성된다. 제1 유형 및 제2 유형 DNA 브릭들은 대안적으로 동시에 조립될 수 있다. 일부 실시예들에서, 제1 유형 DNA 브릭 및 제2 유형 DNA 브릭은 상이한 수 및/또는 배열의 나선구조들을 포함하여 상이한 형상 및/또는 크기의 DNA 브릭들을 제공할 수 있다. 도 4(a)에 도시된 예에서, 제1 유형 DNA 브릭(6 나선구조 × 4 나선구조)과 제2 유형 DNA 브릭(6 나선구조 × 8 나선구조)은 핵산 템플릿 나노구조체의 특징 반복 단위(feature-repeating unit)를 구성하며, 도 4(b)에서의 화살표들은 핵산 템플릿 나노구조체에서 특징 반복 단위들의 연장 방향들을 나타낸다. x-z 방향을 따라 특징 반복 단위들을 연장하는 것은 2 개의 이웃하는 측벽 사이에 각각 형성되는 평행한 트렌치들을 갖는 DNA 템플릿 나노구조체를 산출한다. 도 4(c)는 특징 반복 단위를 예시하며, 여기서 밝은 번들과 어두운 번들은 특징 반복 단위의 측벽 및 하부 층을 나타낸다.
일 예에서, DNA 브릭들을 핵산 템플릿 나노구조체로 조립하는 것은 다단계 등온 반응을 따른다. 예를 들어, 핵산 템플릿 나노구조체들을 함유하는 용액을 얻기 위해, 정제되지 않은 DNA 브릭들(IDTDNA Inc. 또는 Sangon Biotech., pH 7.9, 각각의 브릭 화학량론의 신중한 조정 없이, 300 내지 600 nM의 각각의 브릭을 함유함), 5 mM 트리스하이드록시메틸아미노메탄(트리스), 1 mM 에틸렌 디아민 테트라아세트산(EDTA), 및 40 mM MgCl2의 90 μL 혼합물이 80 ℃에서 15 분 동안, 44 ℃에서 12 시간 동안, 39 ℃에서 72 시간 동안, 그리고 31 ℃에서 8 시간 동안 순차적으로 인큐베이팅된다. 합성된(as-synthesized) 핵산 템플릿 나노구조체들은 추가의 정제 없이 사용될 수 있다.
다른 실시예들에서, 핵산 템플릿 나노구조체가 평면 표면 또는 다른 비평면 표면들을 가질 수 있다는 것이 본 기술 분야의 통상의 기술자에 의해 이해될 것이다.
단계(320)에서, 핵산 템플릿 나노구조체들의 적어도 하나의 캐비티 영역에 적어도 하나의 나노-모이어티를 조립하기 위해 적어도 하나의 나노-모이어티가 템플릿 용액과 혼합된다.
일부 실시예들에서, 나노-모이어티는 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들, 불화물 나노브릭들, 단일 가닥 또는 이중 가닥 핵산(예를 들면, DNA, RNA, LNA, PNA)을, 제한 없이, 포함할 수 있다. 일부 실시예들에서, 나노-모이어티는 플라즈몬 나노재료들, 형광/발광 나노재료들, 강자성 나노재료들, 상자성 나노재료들, 반강자성 나노재료들, 초상자성 나노재료들, 반도체 나노재료들, 전도체 나노재료들 또는 절연체 나노재료들을, 제한 없이, 또한 포함할 수 있다.
일부 실시예들에서, 제1 유형 핵산 핸들(들)은 핵산 템플릿 나노구조체의 적어도 하나의 캐비티 영역에 형성될 수 있고; 제1 유형 핵산 핸들(들)과 상호 작용할 수 있는 제2 유형 핵산 핸들(들)은 적어도 하나의 나노-모이어티 상에 형성될 수 있거나, 그 반대도 마찬가지이다. 핵산 핸들들은 나노-모이어티들이 어디에 조립되어야 하는지에 따라 원하는 위치들에서 핵산 템플릿 나노구조체 및 나노-모이어티들에 형성되어 부착될 수 있다. 나노-모이어티들은 제1 유형 핵산 핸들(들)과 제2 유형 핵산 핸들(들) 사이의 상호 작용들에 의해 핵산 템플릿 나노구조체 상에 조립될 수 있다. 일부 실시예들에서, 제1 유형 핵산 핸들 및 제2 유형 핵산 핸들은 부분적으로 또는 전체적으로 상보적 단일 가닥 핵산 가닥들이다.
일 예에서, 4 개의 14-뉴클레오티드(nt) 단일 가닥 DNA(ssDNA) 핸들이 4 개의 선택된 DNA 브릭의 3' 또는 5' 말단들을 연장시키는 것에 의해 핵산 템플릿 나노구조체의 캐비티 영역에 도입된다(도 4(c)에서의 화살표들을 참조). 이어서, 도 5를 참조하면, 안티-핸들들 매개 CNT 어셈블리를 형성하기 위해 DNA 안티-핸들들(캐비티 영역에 도입되는 DNA 핸들에 상보적인 서열들)이 비공유 상호 작용들을 통해 CNT들 상에 래핑된다. 그 후에, 온화한 조건들에서, DNA 핸들들과 안티-핸들들 매개 CNT 어셈블리 사이의 혼성화가 규정된 CNT간 피치로 핵산 템플릿 나노구조체의 평행한 나노 트렌치들 내에서 이루어진다.
도 6은 DNA 안티-핸들을 CNT들 상에 래핑하기 위한 예시적인 프로세스를 예시한다(Z. Zhao, Y. Liu, H. Yan, DNA origami templated self-assembly of discrete length single wall carbon nanotubes, Org. Biomol. Chem. 11, 596-598 (2013), 참조에 의해 본 명세서에 포함됨). 먼저, 가닥 L1(25 μM, 서열: 5'-GATGCGAGGCTATTCTGTGTGTGTGTGTGTGTGTGTGTGTGTGTGTGTGTGTGTGT-3')이 완충액(pH 8.3의 1x 트리스-보레이트 EDTA(TBE) 및 100 mM NaCl) 중에서 단일벽 CNT 분말(0.1mg)과 혼합되었다. 혼합물이 1 시간 동안 초음파 처리된 다음, 16,000 g에서 30 분 동안 고속 원심분리기를 사용하여 응집물들을 제거하였다. 이어서 과도한 DNA들을 제거하기 위해 100kD Amicon 필터(EMD Millipore에 의해 제공됨)를 사용하여 상청액(supernatant solution)이 정제되었다. 가닥 L2(10 μM, 서열: 5'-AGAATAGCCTCGCATCCCACTTACCACTTA-3')가 정제된 CNT-L1 샘플에 첨가되었고 2 시간 이내에 37 ℃로부터 23 ℃로 어닐링되었으며, 23 ℃에서 16 시간 동안의 인큐베이션이 뒤따랐다. L2 래핑된 CNT들이 추가의 정제 없이 사용되었다.
이어서, 일 예에서, L2 래핑된 CNT들(0.4 μL)이 0.4 μL 희석된 핵산 템플릿 나노구조체들(15 mM MgCl2 용액에 10배 희석)와 혼합되어, 10 mM MgCl2 및 400 mM NaCl(24 nm CNT간 피치 샘플의 경우) 또는 10 mM MgCl2, 300 mM NaCl, 및 300 mM LiCl(16-/12-/10 nm CNT간 피치 샘플의 경우) 또는 15 mM MgCl2 및 600 mM NaCl(16 nm CNT간 피치 고정 폭 샘플의 경우)을 함유하는 6 μL 최종 용액이 얻어졌다. 반응 완충액이 33 ℃에서 9 시간 동안 인큐베이팅되었고, 이어서 추가의 정제 없이 4 ℃에서 보관되었다.
일부 실시예들에서, DNA 브릭 결정들 및 DNA 래핑된 CNT들의 조립을 위해, 완충 용액들이 이전의 보고들(Y. Ke et al., DNA brick crystals with prescribed depths, Nature Chem. 6, 994-1002 (2014); Z. Zhao, Y. Liu, H. Yan, DNA origami templated self-assembly of discrete length single wall carbon nanotubes, Org. Biomol. Chem. 11, 596-598 (2013), 참조에 의해 본 명세서에 포함됨)에 따라 사용되었다.
단계(330)에서, 핵산 템플릿 나노구조체들의 비-캐비티 영역들에서 핵산 템플릿 나노구조체들이 에칭된다.
일부 실시예들에서, 핵산 템플릿 나노구조체는 비-캐비티 영역에서 핵산 가닥들에 완전히 상보적인 핵산 가닥들을 카빙하는 것에 의해 비-캐비티 영역에서 에칭된다(B. Wei et al., Complex Reconfiguration of DNA Nanostructures, Angew. Chem. Int. Ed. 2014, 53, 7475-7479, (2014), 참조에 의해 본 명세서에 포함됨). 에칭 메커니즘은 상보적인 DNA 서열들의 혼성화에 기초한다. 핵산 템플릿 나노구조체의 비-캐비티 영역의 가닥들을 에칭하기 위한 특정 핵산 가닥들이 도입될 때, 이들은 핵산 템플릿 나노구조체에서의 이들의 완전히 상보적인 상대방들(즉, 비-캐비티 영역에서의 가닥들)만을 에칭 제거할 수 있었다. 이 에칭 방법에서, 비-캐비티 영역에서의 하나의 핵산 가닥의 제거는 이웃하는 가닥 상의 새로 노출된 토홀드(toehold)를 드러나게 하며, 따라서 미리 설계된 외부 토홀드들로 가닥들을 수정할 필요 없이 연결된 핵산 가닥들의 제거를 가능하게 한다. 이 방법을 사용하는 것에 의해, 핵산 템플릿 나노구조체가 규정된 형상으로 재구성될 수 있고, 에칭되는 두께가 정밀하게 제어될 수 있다.
도 7은 비-캐비티 영역에서 핵산 템플릿 나노구조체를 에칭하기 위한 예시적인 프로세스를 예시한다. 이 예에서, 에칭 후에, 핵산 템플릿 나노구조체의 상부 표면이 실질적으로 평탄화된다. 다른 실시예들에서, 비-캐비티 영역의 상부 표면은 캐비티 영역의 상부 표면보다 높거나 낮을 수 있다.
일부 실시예들에서, 단계(330)가 생략될 수 있고 따라서 핵산 템플릿 나노구조체의 형상이 재구성되지 않을 수 있다는 것이 이해될 수 있다.
핵산 템플릿 나노구조체의 상부 표면을 평평하게 하는 것은 템플릿 나노구조체 상의, 특히 캐비티 영역들에서의 염 잔류물들을 제거하는 데 도움이 된다. 염 잔류물들은 모세관력 현상으로 인해 핵산 템플릿 나노구조체 내의 잔여 용액으로부터 발생할 수 있다. 즉, 수분 증발 후에 캐비티 영역 내에 잔여 용액 중의 금속 염들이 남아 있을 수 있다. 핵산 템플릿 나노구조체를 에칭하는 것은 모세관력 및 잔여 용액을 낮출 수 있으며, 따라서 핵산 템플릿 나노구조체 및 CNT들 상에 남아 있는 염 잔류물들을 감소시킨다.
단계(340)에서, 템플릿 용액을 기판과 접촉시키는 것에 의해 핵산 템플릿 나노구조체들이 기판 상에 퇴적된다.
일부 실시예들에서, 기판은 위에서 설명된 방법(100)의 단계(120)에서의 기판과 동일할 수 있다.
일부 실시예들에서, 핵산 템플릿 나노구조체들을 기판 상에 퇴적시키는 단계는: 기판 상에 복수의 캐비티들을 갖는 패터닝된 정렬 층을 형성하는 단계; 패터닝된 정렬 층 상에 템플릿 나노구조체들을 함유하는 템플릿 용액을 디핑하는 단계; 및 템플릿 나노구조체들을 캐비티들 내로 확산시키기 위해 기판을 인큐베이팅하는 단계를 포함할 수 있다. 일부 실시예들에서, 기판을 인큐베이팅하는 단계는 미리 결정된 시간 기간 동안 밀봉된 챔버에서 기판을 탈수 또는 증발시키는 단계를 포함할 수 있다. 일부 실시예들에서, 각각의 캐비티는 하나의 핵산 템플릿 나노구조체로 채워질 수 있고, 일부 다른 실시예들에서, 각각의 캐비티는 하나 이상의 핵산 템플릿 나노구조체로 채워질 수 있다.
도 8(A)는 기판 상에 핵산 템플릿들을 퇴적시키기 위한 예시적인 프로세스를 예시한다. 먼저, 0.35 cm2 크기의 실리콘 기판이 폴리(메틸 메타크릴레이트)(PMMA) 레지스트(Allresist AR-P 672.045)로 스핀 코팅되었고 전자빔 리소그래피(Raith Voyager, 0.9 nA 전류에서 325 μC/cm2의 노광 선량을 가짐)를 사용하여 패터닝되었다. 이 예에서, 5×104 개 초과의 PMMA 캐비티(표면 밀도 ~2×107 캐비티 수/cm2)가 제조되었다. 각각의 PMMA 캐비티는 x 방향을 따라 2.5 μm의 길이를 나타내었고 x-z 평면에 수직인 y 방향을 따라 150 nm의 두께를 나타내었다. z 방향을 따른 캐비티 폭들의 최솟값과 최댓값은, 제각기, 180 nm와 250 nm였다. 패터닝된 PMMA 층은 메틸이소부틸 케톤(MIBK)과 이소프로필 알코올(IPA)의 1:3 혼합물 속에서 현상되었고, IPA를 사용한 헹굼 및 질소를 사용한 건조가 뒤따랐다. CNT 데코레이션된 DNA 템플릿 나노구조체들의 용액이 리소그래피로 정의된 패턴들 상에 디핑되었다. 이어서 실리콘 기판이 밀봉된 챔버에 2 시간 동안 유지되었다. 이 프로세스 동안, DNA 템플릿 나노구조체들이 PMMA 캐비티들 내로 확산되었다. Si 기판이 이어서 건조되었고, PMMA 리프트오프가 뒤따랐으며, 평평한 Si 기판 상에 정렬된 DNA 템플릿 나노구조체들만을 남겼다. DNA 퇴적 및 PMMA 리프트오프 후에, 초기 캐비티들(~600 개의 캐비티가 카운트되었음) 중 85% 초과가 DNA 템플릿 나노구조체들에 의해 점유되었다. DNA 템플릿 나노구조체들의 종방향 축과 기판의 x 방향 사이의 차이로서 정의되는 측정된 각도 분포는, 600 개의 캐비티 내의 남아 있는 DNA 템플릿 나노구조체들 모두의 SEM 기반 카운팅에 따라, 56%가 ±1o 이내에 있었고 90%가 ±7o 이내에 있었다. 측정된 각도 분포는 PMMA 캐비티들의 제조 결함들, DNA 배치 동안의 변동, 및 PMMA 리프트오프 동안의 교란으로 인한 영향들을 결합하였다. 특히, DNA 템플릿 기반 무기 재료들의 대규모 배치에서의 이전의 보고와 비교할 때 각도 분포가 개선되었다(A. M. Hung et al., Large-area spatially ordered arrays of gold nanoparticles directed by lithographically confined DNA origami, Nature Nanotech. 5, 121-126 (2010)).
DNA 템플릿 나노구조체들의 길이들과 PMMA 캐비티들의 종횡비 양쪽 모두는 각도 분포에 영향을 미칠 수 있다. 보다 긴 DNA 템플릿 나노구조체들(길이 > 1 μm)은 보다 짧은 DNA 템플릿 나노구조체들(길이 < 500 nm, 1o ± 11o)의 각도 분포보다 좁은 각도 분포(0o ± 3.4o)를 나타내었다. 추가적으로, 보다 높은 길이 대 폭 종횡비(예를 들면, 10 이상)를 갖는 PMMA 캐비티들은 보다 낮은 종횡비(즉, 1 내지 3 이하)를 갖는 PMMA 캐비티보다 나은 배향 제어성을 제공하였다. 따라서, 각도 분포를 더욱 개선시키기 위해, 보다 긴 DNA 템플릿 나노구조체들은 물론 PMMA 캐비티들의 보다 높은 길이 대 폭 종횡비가 유리하다.
일부 실시예들에서, 핵산 템플릿들은, 기판 상에 복수의 캐비티들을 갖는 패터닝된 정렬 층을 형성하지 않고, 기판 상에 직접 퇴적될 수 있다. 일 예에서, 230 nm 두께의 PMMA 층이 Si 웨이퍼(300 nm 두께의 SiO2를 상단에 가짐) 상에 스피닝되었고, 미세 정렬 마커 패턴이 (9 nA의 전류 및 780 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 기입되었다. 정렬 마커 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 적층 티타늄/금 막(5 nm 두께의 티타늄과 45 nm 두께의 금)이 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플은 질소를 사용하여 건조되었다. 이어서, 조립된 CNT 데코레이션 DNA 템플릿 나노구조체들(즉, 캐비티 영역들에 CNT들을 갖는 DNA 템플릿 나노구조체들)의 9 μL 용액이 산소 플라스마로 세정된 마킹된 Si 웨이퍼 상에 디핑되었고, 실온에서 1 시간 동안의 인큐베이션이 뒤따랐다. 그 후에, 질소를 사용하여 잔여 용액을 날려 버렸다. Si 웨이퍼가 75%, 95%, 및 99% 에탄올을 사용하여 순차적으로 헹굼되었고, 공기 건조가 뒤따랐다. CNT 데코레이션된 DNA 템플릿 나노구조체들의 위치들이 정렬 마커들을 기준으로 정합(register)되었다.
기판 상에 핵산 템플릿 나노구조체들을 퇴적시키는 프로세스에 관한 추가 세부 사항들은 2020년 3월 31일에 제출된 발명의 명칭이 "Method for depositing template nanostructures on a substrate and nanostructure arrays"인 PCT 출원 제PCT/CN2020/082377호에서 그리고 2020년 4월 1일에 제출된 발명의 명칭이 "Method for depositing template nanostructures on a substrate and nanostructure arrays"인 PCT 출원 제PCT/CN2020/082777호에서 찾아볼 수 있으며, 이들의 전체 내용은 참조에 의해 본 명세서에 포함된다.
단계(350)에서, 적어도 하나의 고정 구조체가 기판 상에 형성된다. 적어도 하나의 고정 구조체는 기판 상에 적어도 하나의 핵산 템플릿 나노구조체의 전부 또는 일부를 고정시키기 위해 적어도 하나의 핵산 템플릿 나노구조체의 전부 또는 일부와 교차한다.
기판 상에 적어도 하나의 고정 구조체를 형성하는 프로세스에 관한 일부 세부 사항들은 위에서 설명된 바와 같은 방법(100)의 단계(130)에서 찾아볼 수 있으며, 따라서 여기에서 상세히 설명되지 않는다.
일 예에서, 230 nm 두께의 PMMA 층이 CNT 퇴적된 Si 웨이퍼 상에 스피닝되었다. 고정 구조체 패턴은 (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 기입되었다. 고정 구조체 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 5 nm 두께의 티타늄과 60 nm 두께의 금으로 된 적층 막이 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 이어서, 샘플은 질소를 사용하여 건조되었다.
도 9는 기판 상에 고정 구조체를 형성한 후의 핵산 템플릿 나노구조체의 일 예를 예시한다. 이 예에서는, 핵산 템플릿 나노구조체 상에 2 개의 고정 구조체가 형성되어 있으며, 각각의 CNT의 양쪽 단부들은 2 개의 고정 구조체에 의해 고정되었다. 그와 같이, 고정 구조체들은 나노-모이어티에 대한 기판 상의 앵커들을 제공한다. 일부 다른 실시예들에서, 예를 들어, 나노-모이어티들의 길이, 크기 또는 형상에 따라, 3 개 이상의 고정 구조체가 핵산 템플릿 나노구조체 상에 형성될 수 있다. 일부 실시예들에서, 고정 구조체들이 서로 이격되어 형성될 수 있어, 다른 구조체들 또는 컴포넌트들의 후속 형성을 위해 고정 구조체들로 덮이지 않은 나노-모이어티들의 섹션들을 남겨 둘 수 있다. 일부 실시예들에서, 고정 구조체들은, 도 9에 도시된 고정 구조체들과 같이, 나노-모이어티의 길이 방향에 수직인 가늘고 긴 형상일 수 있다. 일부 다른 실시예들에서, 고정 구조체들은 기판 상에 나노-모이어티를 고정시키기에 적합한 임의의 다른 형상들(예를 들면, 원형, 루프 등)일 수 있다.
단계(360)에서, 핵산 템플릿 나노구조체의 적어도 일 부분이 제거된다.
일부 실시예들에서, 핵산 템플릿 나노구조체의 제거된 부분은 제거 단계 이전에 적어도 하나의 고정 구조체로 덮이지 않는다. 일부 다른 실시예들에서, 모든 핵산 템플릿 나노구조체들이 제거된다.
일부 실시예들에서, 핵산 템플릿 나노구조체의 적어도 일 부분은 헹굼 프로세스, 열적 어닐링 프로세스 또는 화학적 산화 프로세스에 의해 제거된다. 예를 들어, 핵산 템플릿 나노구조체를 제거하기 위해 기판이 물과 H2O2(5%)로 지속적으로 헹굼된다. 도 10은 핵산 템플릿 나노구조체를 제거한 후의 기판의 예를 예시한다. 이 예에서, 핵산 템플릿 나노구조체는 기판의 표면으로부터 실질적으로 제거된다. 일반적으로, 핵산 템플릿 나노구조체를 제거하는 것은 기판 및 CNT들 상에 남아 있는 염 잔류물들을 더 감소시킬 수 있다.
위에서 설명된 바와 같은 방법(300)을 사용하는 것에 의해, CNT 어레이와 같은 나노-모이어티 어레이들이 원하는 배열로 기판 상에 형성될 수 있으며, CNT 정렬을 저하시키지 않고 오염물들이 제거될 수 있다. 따라서, FET 디바이스들과 같은 고성능 초소형 디바이스들이 이러한 나노-모이어티 어레이들에 기초하여 구축될 수 있다.
도 11은 본 출원의 실시예에 따른 FET 디바이스를 형성하는 방법(1100)의 플로차트를 예시한다. 방법(1100)은 이하의 단계들(1110 내지 1180)을 포함할 수 있다.
단계(1110)에서, 템플릿 용액 속에 핵산 템플릿 나노구조체들이 형성된다.
일부 실시예들에서, 각각의 핵산 템플릿 나노구조체는 적어도 하나의 캐비티 영역 및 적어도 하나의 캐비티 영역 외부의 비-캐비티 영역을 포함할 수 있다. 다른 실시예들에서, 핵산 템플릿 나노구조체가 평면 표면 또는 다른 비평면 표면들을 가질 수 있다는 것이 본 기술 분야의 통상의 기술자에 의해 이해될 것이다.
단계(1120)에서, 적어도 하나의 나노와이어를 핵산 템플릿 나노구조체들 상에 조립하기 위해 적어도 하나의 나노와이어가 템플릿 용액과 혼합된다.
일부 실시예들에서, 핵산 템플릿 나노구조체가 적어도 하나의 캐비티 영역 및 적어도 하나의 캐비티 영역 외부의 비-캐비티 영역을 포함할 때, 적어도 하나의 나노와이어는 핵산 템플릿 나노구조체들의 적어도 하나의 캐비티 영역에 조립된다.
다른 실시예들에서, 핵산 템플릿 나노구조체가 평면 표면을 가질 때, 적어도 하나의 나노와이어는 핵산 핸들들이 형성되는 평면 표면의 일 부분 상에 조립된다.
데코레이션된 나노와이어(들)을 갖는 핵산 템플릿 나노구조체들 또는 임의의 다른 템플릿 나노구조체들을 함유하는 템플릿 용액이 사전에 준비될 수 있음이 이해될 수 있다.
단계(1130)에서, 비-캐비티 영역에서 핵산 템플릿 나노구조체가 에칭된다.
단계(1140)에서, 템플릿 용액을 기판과 접촉시키는 것에 의해 적어도 하나의 핵산 템플릿 나노구조체가 기판 상에 퇴적된다.
단계(1150)에서, 적어도 하나의 고정 구조체가 기판 상에 형성되며, 여기서 기판 상에 적어도 하나의 나노와이어의 전부 또는 일부를 고정시키기 위해 적어도 하나의 고정 구조체가 적어도 하나의 나노와이어의 전부 또는 일부와 교차한다.
단계(1160)에서, 고정 구조체들로 덮이지 않은 적어도 하나의 핵산 템플릿 나노구조체의 적어도 일 부분이 제거된다.
방법(1100)의 위의 단계들(1110 내지 1160)은 방법(300)의 단계들(310 내지 360)과 유사하며, 따라서 여기에서 상세히 설명되지 않는다.
단계(1170)에서, 소스 콘택트 및 드레인 콘택트가 기판 상에 적어도 하나의 나노와이어를 따라 형성된다.
일부 실시예들에서, 소스 콘택트 및 드레인 콘택트는 증발, 스퍼터링 등과 같은 표준 퇴적 프로세스를 사용하여 금(Au), 티타늄(Ti), 팔라듐(Pd), 스칸듐(Sc) 등을 포함하지만 이에 제한되지 않는 임의의 적합한 콘택트 금속을 포함할 수 있다.
도 12(a)는 소스 콘택트 및 드레인 콘택을 형성한 후의 디바이스의 예를 예시한다. 이 예에서는, 2 개의 고정 구조체가 CNT들 상에 형성되고, 소스 콘택트와 드레인 콘택트가 2 개의 이웃하는 고정 구조체 사이에 형성된다. 알 수 있는 바와 같이, CNT들은 소스 콘택트 및 드레인 콘택트와 교차하는 고정 구조체들 사이의 섹션들을 갖는 2 개의 고정 구조체에 의해 고정될 수 있는 반면, 고정 구조체들 외부로 돌출하는 특정 CNT들의 단부들은 FET 구성에 사용되지 않을 수 있다.
소스 콘택트 및 드레인 콘택트는 종래의 금속 또는 폴리 형성 방법들을 사용하여 형성될 수 있다. 일 예에서, 230 nm 두께의 PMMA 층이 CNT 어레이들 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 소스 및 드레인 전극 패턴들을 기입하는 것이 뒤따랐다. 소스 및 드레인 전극 패턴들은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 0.5 nm 두께의 티타늄, 30 nm 두께의 팔라듐, 및 40 nm 두께의 금으로 된 적층 막은 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 이어서, 샘플은 질소를 사용하여 건조되었다.
단계(1180)에서, 적어도 하나의 나노와이어를 따라 소스 콘택트와 드레인 콘택트 사이에 게이트 구조체가 형성된다.
일부 실시예들에서, 게이트 구조체는 게이트 유전체 및 게이트 콘택트를 포함한다. 게이트 유전체는 증발, 스퍼터링 등과 같은 표준 퇴적 프로세스를 사용하여 형성되는 SiO2, Al2O3, HfO2, Si3N4, Y2O3 등을 포함하지만 이에 제한되지 않는 임의의 적합한 유전체를 포함할 수 있다.
도 12(b) 및 도 12(c)는 게이트 구조체를 형성한 후의 디바이스의 예를 예시한다. 이 예에서, 230 nm 두께의 PMMA의 정렬 층이 Si 웨이퍼 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 채널 패턴들을 기입하는 것이 뒤따랐다. DE400 e-빔 증발 시스템을 사용하여 1 nm 두께의 이트륨 금속 막이 먼저 퇴적되었다. 리프트오프가 70 ℃에서 아세톤 속에서 수행되었다. 이어서, 이트륨 막이 250 ℃에서 공기 중에서 산화되었다. 230 nm 두께의 PMMA 층이 이어서 Y2O3 코팅된 Si 웨이퍼 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 게이트 전극 패턴을 기입하는 것이 뒤따랐다. 게이트 전극 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 게이트 유전체를 형성하기 위해 8 nm 두께의 HfO2가 다음으로 90 ℃에서 원자 층 퇴적(Beneq)을 통해 퇴적되었다. DE400 e-빔 증발 시스템을 사용하여 15 nm 두께의 팔라듐 막이 최종적으로 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 이어서, 샘플은 질소를 사용하여 건조되었다. 그와 같이 게이트 콘택트가 형성될 수 있다.
일부 실시예들에서, 소스 콘택트, 드레인 콘택트 및 게이트 구조체에 연결되는 접촉 패드들이 추가로 형성된다. 이러한 접촉 패드들은 구성된 CNT FET의 전기적 측정들을 위해 사용될 수 있다.
일 예에서, 230 nm 두께의 PMMA 층이 먼저 샘플 상에 스피닝되었다. (9 nA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 접촉 패드 패턴이 노출되었다. 접촉 패드 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었고, 이어서 질소를 사용하여 건조되었다. 5 nm 두께의 티타늄과 70 nm 두께의 금으로 된 적층 막이 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 이어서, 샘플은 질소를 사용하여 건조되었다.
일부 실시예들에서, 게이트 구조체가 형성된 후에, 고정 구조체가 기판의 표면으로부터 제거될 수 있다.
일부 실시예들에서, 단일 채널 CNT FET를 형성하기 위해 단일 CNT는 하나의 소스 콘택트, 하나의 드레인 콘택트 및 하나의 게이트 구조체를 갖는다. 단일 채널 CNT FET의 예가 도 13(a) 및 도 13(b)에 예시되어 있으며, 여기서 도 13(a)는 단일 채널 CNT FET의 측면도이고, 도 13(b)는 단일 채널 CNT FET의 평면도이다.
일부 실시예들에서, 공통 소스 콘택트, 공통 드레인 콘택트 및 공통 게이트 구조체를 갖는 2 개, 3 개, 4 개 또는 그 이상의 CNT가 다중 채널 CNT FET를 형성하는 데 사용될 수 있다. 다중 채널 CNT FET의 예가 도 14(a) 및 도 14(b)에 예시되어 있으며, 여기서 도 14(a)는 다중 채널 CNT FET의 측면도이고, 도 14(b)는 다중 채널 CNT FET의 평면도이다.
Keithley 4200 SCS 반도체 디바이스 분석기에 연결되는 프로브 스테이션에서 실온에서 위의 프로세스들을 사용하여 형성되는 CNT FET들의 샘플들에 대해 특정 전기적 측정들이 수행되었다. 도 15(a) 및 도 15(b)는, 제각기, 단일 채널 CNT FET 및 다중 채널 CNT FET에 대한 Ids-Vgs 곡선들 및 gm-Vgs곡선들을 예시한다. 도 15(a)에 도시된 바와 같이, 단일 채널 CNT FET(200 nm의 채널 길이)는 문턱전압 이하 스윙의 열이온 한계(즉, 60 mV/dec)에서 10 μA/CNT의 온-전류(-0.5 V의 Vds)를 나타내었다. 도 15(b)에 도시된 바와 같이, -0.5 V의 Vds에서, 다중 채널 CNT FET(200 nm의 채널 길이, 24 nm의 CNT간 피치)는 -0.26 V의 Vth, 106의 Ion/Ioff, (-1.5 V의 Vgs에서) 154 μA/μm의 온-전류 밀도, 및 100 mV/dec의 문턱전압 이하 스윙을 나타내었다. gm 값 및 Gon 값은, 제각기, 0.37 mS/μm 및 0.31 mS/μm였다.
예
이것은 본 출원의 실시예들에 따른 방법들이 사용될 수 있는 고성능 트랜지스터들을 구성하기 위한 예이다.
계획된 고성능의 에너지 효율적인 전계 효과 트랜지스터들(FET들)(참고문헌 1, 참고문헌 2)에서, 균일한 간격의 작은 피치(개별 FET 내의 2 개의 인접한 채널 사이의 간격) 반도체 채널들이 종종 요구된다. 보다 작은 채널 피치는, 탄소 나노튜브들(CNT들)과 같은, 저차원 반도체들에서 강화된 파괴적 단거리 스크리닝 및 정전기 상호 작용들의 위험으로, 보다 높은 집적 밀도 및 온-상태 성능에 이르게 하는 반면(참고문헌 3); 균일한 간격의 정렬은 온 상태와 오프 상태 사이의 스위칭에 영향을 미치는 채널 무질서를 최소화한다(참고문헌 4). 따라서, 고밀도 CNT 박막들이 Si FET들과 필적하는 온-상태 성능(참고문헌 5, 참고문헌 6)을 나타내지만, 어레이들에서의 무질서로 인해 저하된 게이트 변조 및 증가된 문턱전압 이하 스윙(참고문헌 3, 참고문헌 5)이 관찰된다.
DNA들과 같은 바이오 분자들(참고문헌 7, 참고문헌 8)이 CNT들을 규정된 어레이들로 구성하는 데 사용될 수 있다(참고문헌 9 내지 참고문헌 11). SHINE(spatially hindered integration of nanotube electronics)에 기초하여, 바이오 제조는 리소그래피 실현 가능성 이상으로 균일한 간격의 채널 피치를 더 스케일링한다(참고문헌 12). 그렇지만, 바이오 템플릿 기반 CNT FET들(참고문헌 12 내지 참고문헌 14) 중 어느 것도 리소그래피(참고문헌 15) 또는 박막 접근 방식들(참고문헌 3, 참고문헌 5, 참고문헌 6, 참고문헌 16 내지 참고문헌 18)로부터 구성된 것들과 필적하는 성능을 나타내지 않았다. 한편, 바이오 템플릿 기반 재료들의 표면 배치 동안, 넓은 배향 분포들(참고문헌 19)은 그들의 대규모 정렬을 방해한다.
여기에서, 우리는 나노미터 정밀도의(nanometer-precise) 바이오 분자 어셈블리들의 작은 영역들이 솔리드 스테이트 고성능 전자장치의 큰 어레이들에 통합될 수 있음을 제시한다. 우리는 SHINE을 통해 조립되는 평행한 반도체 CNT 어레이들을 모델 시스템으로 사용하였다(참고문헌 12). FET 채널 계면에서, 우리는 고농도 DNA/금속 이온들에 의해 유도되는 더 낮은 온-상태 성능을 관찰하였다. 고정 후 헹굼 접근 방식을 사용하여, 우리는 CNT 정렬을 저하시키지 않으면서 오염물을 제거하였다. 균일한 CNT간 피치 및 깨끗한 채널 계면에 기초하여, 우리는 높은 온-상태 성능 및 빠른 온/오프 스위칭을 동시에 나타내는 솔리드 스테이트 다중 채널 PMOS(p-channel metal-oxide-semiconductor) CNT FET들을 구성하였다. CNT 데코레이션된 DNA 템플릿들의 배치를 공간적으로 구속하기 위해 리소그래피로 정의된 폴리메틸 메타크릴레이트(PMMA) 캐비티들을 사용하여, 우리는 0.35-cm2 면적 기판에 걸쳐 규정된 기하형태들을 갖는 정렬된 어레이들을 실증하였다. 생물학-전자장치 계면에 고성능 초소형 디바이스들을 구축하는 것은 나노미터부터 센티미터까지의 어레이 확장성을 갖는, 다중화된 바이오 분자 센서들(참고문헌 20) 및 3D FET들과 같은, 포스트 Si 시대에서의 다양한 응용들을 가능하게 할 수 있다.
우리는 DNA 기반 SHINE(참고문헌 12)를 사용하여 DNA 템플릿 기반 CNT 어레이들을 조립하였다. 우리는 DNA 템플릿들을 제거하기 위해 고정 후 헹굼 접근 방식(도 16A)을 적용하였다. 표면 퇴적된 DNA 템플릿 기반 CNT 어레이들로부터 시작하여, DNA 템플릿 기반 CNT 어레이들의 양쪽 단부들이 퇴적된 금속 바들을 갖는 Si 웨이퍼 상에 먼저 고정되었다(도 16A에서의 첫 번째 단계). DNA 나선구조들 내의 DNA 템플릿들 및 고농도 금속염들(1 내지 2 M)이 물과 저농도 H2O2로 순차적으로 헹굼하는 것을 통해 조심하여 제거되었다(도 16A 및 도 22에서의 두 번째 단계). 조립된 CNT들의 CNT간 피치 및 정렬 품질이 헹굼 동안 저하되지 않았다(도 16B, 도 20 및 도 21).
채널 계면에서 단일 가닥 DNA들(ssDNA들)의 영향을 조사하기 위해, 우리는 먼저 소스 전극 및 드레인 전극을 헹굼된 CNT 어레이들 상에 제조하였다(도 16C, 왼쪽). 다음으로, ssDNA들이 미리 정의된 채널 구역에만 도입되었다(도 16C에서의 첫 번째 단계, 200 nm의 채널 길이). 마지막으로, HfO2의 게이트 유전체 및 Pd의 게이트 전극이 순차적으로 제조되었다(도 16C 및 도 23에서의 두 번째 단계 및 세 번째 단계).
우리가 구축한 19 개의 FET 중에서, 63%(19 개 중 12 개)가 전형적인 게이트 변조를 보여주었다(Ion/Ioff가 103을 초과하였다)(도 24). 다른 7 개의 디바이스는 Ion/Ioff< 5를 나타내었으며, 이는 어레이 내에 금속성 CNT들이 존재하는 것으로 인해 야기되었다. -0.5 V의 소스-드레인 바이어스(Vds)에서, 하나의 전형적인 다중 채널 DNA 함유 CNT FET(도 16D)는 약 -2 V의 문턱 전압(Vth), -3 V의 게이트-소스 바이어스(Vgs)에서 50 μA/μm의 온-전류 밀도(CNT간 피치로 정규화됨), 146 mV/decade의 문턱전압 이하 스윙, 23 μS/μm의 피크 트랜스컨덕턴스(gm), 및 0.10 mS/μm의 온-상태 컨덕턴스(Gon)를 나타내었다. 12 개의 작동 가능 FET 모두에 걸친 통계는 -2 ± 0.10 V의 Vth 분포, 4 내지 50 μA/μm의 온-전류 밀도, 및 164 ± 44 mV/decade의 문턱전압 이하 스윙을 나타내었다(도 24A). 전달 성능은 반복된 측정들 동안 안정적이었다(도 24C).
우리는 ssDNA들을 열적으로 분해하기 위해 진공 하에서 400 ℃에서 30분 동안 위의 DNA 함유 FET들을 어닐링하였으며(참고문헌 22), 이어서 전달 성능을 다시 특성 분석하였다. 어닐링되지 않은 샘플들과 비교하여, 열 어닐링(도 16D, 도 23 및 도 31)은 평균 Vth를 약간 이동시켰으며(약 0.35V, 어닐링 후에 -1.65 ± 0.17 V의 Vth), 평균 문턱전압 이하 스윙을 ~70 mV/decade만큼 증가시켰다(어닐링 후에 230 ± 112 mV/decade의 문턱전압 이하 스윙). gm 및 Gon을 포함한, 다른 온-상태 성능은 물론, FET 모폴로지가 어닐링 후에 실질적으로 변하지 않았다.
바이오 템플릿들로부터 고성능 CNT FET들을 구축하기 위해, 우리는, ssDNA들을 도입하는 대신에, 복합 게이트 유전체(Y2O3 및 HfO2)를 헹굼된 채널 구역에 퇴적시켰다(도 17의 A 및 B, 도 14 및 도 26). 구성된 모든 FET들 중에서, 54%(11 개 중 6 개)가 게이트 변조를 보여주였다(도 27). 11 개의 FET 중 다른 5 개는 채널 내에 하나 이상의 금속 CNT를 포함하였다(도 30). 동일한 제조 프로세스를 사용하여, 우리는 또한 전달 성능을 비교하기 위해 다른 9 개의 작동 가능 단일 채널 DNA 비함유 CNT FET를 구성하였다(도 13). 가장 높은 온-상태 성능을 갖는 단일 채널 CNT FET(채널 길이 ~200 nm)는 문턱전압 이하 스윙의 열이온 한계(즉, 60 mV/decade)에서 10 μA/CNT(-0.5 V의 Vds)의 온-전류를 나타내었다(도 17C 및 도 25).
-0.5V의 Vds에서, 가장 높은 온-상태 성능을 갖는 다중 채널 DNA 비함유 CNT FET(채널 길이 ~200 nm, 24 nm의 CNT간 피치)(도 17D 및 도 28)는 -0.26 V의 Vth, 154 μA/μm(-1.5 V의 Vgs에서)의 온-전류 밀도, 및 100 mV/decade의 문턱전압 이하 스윙을 나타내었다. gm 값 및 Gon 값은, 제각기, 0.37 mS/μm 및 0.31 mS/μm였다. gm-Vgs 곡선에서의 잡음은 복합 게이트 구성체 내에서의 열 잡음 및 무질서 및 산란으로 인해 발생할 수 있다. 온-상태 전류는 -0.8 V의 Vds에서, 0.45 mS/μm의 gm 및 110 mV/decade의 문턱전압 이하 스윙과 함께, ~250 μA/μm로 더 증가하였다.
채널 길이가 100 nm로 스케일링되었을 때, 우리는 300 μA/μm(-0.5 V의 Vds 및 -1.5 V의 Vgs에서) 및 160 mV/decade의 문턱전압 이하 스윙을 달성하였다(도 29). Gon 값 및 gm 값 양쪽 모두는 따라서 0.6 mS/μm로 증진되었다. 60% 더 작은 CNT 밀도((참고문헌 28, 참고문헌 29)에서의 ~40 CNT 수/μm 내지 100 초과 CNT 수/μm)에서도, DNA 비함유 CNT FET들은 정렬된 화학적 기상 퇴적(CVD) 성장한 CNT 어레이들로부터의 박막 FET들에 필적하는 Ids를 나타내었다(참고문헌 28, 참고문헌 29). DNA 및 금속 이온들과 같은, 오염물들의 효과적인 제거 및 보다 짧은 채널 길이는 높은 Ids에 기여하였다. 특히, 이전의 연구는 CNT들을 소스 및 드레인 전극들에 직접 고정시켰지만(참고문헌 13), 오염물이 전극 접촉 구역들로부터 완전히 제거될 수 없기 때문에, 온-상태 성능(gm 및 Gon)이 10배만큼 감소하였다.
유사한 채널 길이 및 Vds(즉 -0.5 V)에서, 우리는 CVD 성장한 또는 중합체 래핑된 CNT들을 사용하는 종래의 박막 FET들과 대조하여 현재 전달 성능(즉, gm 및 문턱전압 이하 스윙)을 벤치마킹하였다(참고문헌 3, 참고문헌 5, 참고문헌 16 내지 참고문헌 18, 참고문헌 23 내지 참고문헌 27)(도 17E, 도 32 및 도 33). 높은 온-상태 성능(약 0.37 mS/μm의 gm) 및 빠른 온/오프 스위칭(약 100 mV/decade의 문턱전압 이하 스윙)이 동일한 솔리드 스테이트 DNA 템플릿 기반 FET 내에서 동시에 달성될 수 있는 반면; 유사한 문턱전압 이하 스윙(~100 mV/decade)을 갖는 박막 CNT FET들은 50% 초과만큼 더 작은 gm을 나타내었다(도 32).
게다가, 다중 채널 CNT FET들(103 mV/decade의 평균 값)과 단일 채널 CNT FET들(도 25에서 86 mV/decade의 평균 값) 사이의 문턱전압 이하 스윙 차이는 17 mV/decade로 감소되었다. 이론적 시뮬레이션들은, 동일한 게이트 구성체들 하에서, CNT들의 불균일한 직경(참고문헌 6) 및 정렬 무질서(교차 CNT들을 포함함)(참고문헌 5)는 문턱전압 이하 스윙을 상승시킨다(참고문헌 4)는 것을 암시한다. 우리는 AFM 이미지들(도 19)와 TEM 이미지들(도 18)에서 DNA 래핑된 CNT들의 넓은 직경 분포를 관찰하였다. 따라서, 위에서의 작은 문턱전압 이하 스윙 차이는 효과적인 게이트 변조 및 SHINE을 사용한 균일한 간격의 CNT 정렬(참고문헌 12), 즉 채널 구역 내에서 교차/번들링 CNT들의 부재를 나타내었다.
작동 가능 다중 채널 DNA 비함유 FET들 모두에 걸친 통계는 -0.32 ± 0.27 V의 Vth, 25 내지 154 μA/μm의 온-전류 밀도(-0.5 V의 Vds 및 -1.5 V의 Vgs에서), 및 103 ± 30 mV/decade의 문턱전압 이하 스윙을 나타내었다. FET들 내의 상이한 양의 좁은 CNT들(즉, 직경 < 1 nm)은 온-전류 밀도의 넓은 분포로 이어졌다. 쇼트키 장벽과 밴드 갭은 CNT 직경이 좁을수록 증가하기 때문에, 직경이 1.4 nm 초과인 것보다 더 낮은 CNT 컨덕턴스가 종종 관찰된다(참고문헌 30, 참고문헌 31).
DNA 함유 FET들과 DNA 비함유 FET들 사이의 전달 성능 차이들을 비교할 때(도 31), 우리는 크게 음으로 이동된 Vth(-2 V 내지 -0.32 V), 양의 Vgs에서 더 높은 Ids(대체로 10 내지 200 nA/μm 대 0.1 내지 10 nA/μm), 및 한 자릿수 초과만큼 더 작은 gm(4 내지 50 μS/μm 대 70 내지 370 μS/μm)을 관찰하였다. 따라서, 다중 채널 FET들 내의 고농도 ssDNA들은 전달 성능을 저하시켰다. 열 어닐링은, 금속 포스페이트들과 같은, 불용성 어닐링 생성물들의 존재로 인해 영향을 완전히 제거하지는 않았다(참고문헌 22).
CNT 데코레이션된 DNA 템플릿들이 평평한 Si 웨이퍼 상에 퇴적되었을 때, 구속되지 않은 표면 회전을 통해 DNA 템플릿들의 랜덤한 배향들이 형성되었다. 우리는 3D 중합체 캐비티들을 사용하여 대면적 배치 동안 표면 배향을 구속하는 것에 의해 이 문제를 해결하였다. 우리는 먼저 16 nm의 규정된 CNT간 피치(어레이당 2 개의 CNT)를 갖는 고정 폭 CNT 어레이들(도 34)을 조립하였다. 다음으로, PMMA 코팅된 Si 기판 상의 전형적인 500 μm x 500 μm 기입 필드(write-field)(0.35 cm2 기판 상의 20 개 초과의 기입 필드)에서, 우리는 조밀하게 정렬된 총안형 난간(crenellated parapet) 유사 PMMA 캐비티들(캐비티 밀도 ~2×107 캐비티 수/cm2)을 제조하였다. z 방향을 따른 최소 및 최대 설계 폭들은, 제각기, 180 및 250 nm였다.
DNA 퇴적 및 PMMA 리프트오프 후에(도 8(B)), 초기 캐비티들(~600 개의 캐비티가 카운트되었음) 중 85% 초과가 DNA 템플릿들에 의해 점유되었다(도 8(B), 도 25). DNA 템플릿들의 종방향 축과 기판의 x 방향 사이의 차이로서 정의되는, 측정된 각도 분포는, 600 개의 캐비티 사이트 내의 남아 있는 DNA 템플릿들 모두의 주사 전자 현미경(SEM) 기반 카운팅에 따라, 56%가 ±1o 이내에 있었고 90%가 ±7o 이내에 있었다(도 8(B)). 이 값은 PMMA 캐비티 사이트들의 제조 결함들, DNA 배치 동안의 변동, 및 PMMA 리프트오프로 인한 임의의 교란으로부터의 개선 가능한 영향들을 포함하였다. 특히, 각도 분포는 DNA 템플릿 기반 재료들의 이전의 대규모 배치에 비해 여전히 개선되었다(참고문헌 19). CNT들이 SEM에서는 보이지 않았는데, 그 이유는 CNT들이 DNA 트렌치들 내에 매립되어 있었고 DNA 나선구조들에 의해 SEM 검출기로부터 차폐되었기 때문이다.
DNA 템플릿들의 길이들과 PMMA 캐비티들의 종횡비 양쪽 모두는 각도 분포에 영향을 미쳤다. 보다 긴 DNA 템플릿들(길이 > 1 μm)은 보다 짧은 DNA 템플릿들(길이 < 500 nm, 도 8(B)에서 1o ± 11o)의 각도 분포보다 좁은 각도 분포(도 8(B)에서 0o ± 3.4o)를 나타내었다. 추가적으로, 보다 높은 길이 대 폭 종횡비(즉, 도 8(B)에서 10)를 갖는 PMMA 캐비티들은 보다 낮은 종횡비(즉, 도 36에서 1)를 갖는 PMMA 캐비티보다 나은 배향 제어성을 제공하였다. 따라서, 각도 분포를 더욱 개선시키기 위해, 보다 긴 DNA 템플릿들은 물론 PMMA 캐비티들의 보다 높은 길이 대 폭 종횡비가 유리하였다. PMMA 캐비티들이 DNA 템플릿들보다 넓기 때문에, 우리는 몇 개의 PMMA 캐비티 내에서 최대 3 개의 DNA 템플릿은 물론, x 방향 및 z 방향을 따라 DNA 템플릿들의 오프셋을 관찰하였다. 특히, 포화된 DNA 용액의 경우에도, DNA 템플릿들이 PMMA 캐비티들을 완전히 덮지는 못하였다.
DNA 구조체들과 동일한 형상 및 치수를 갖는 2차원 친수성 표면 패턴들은 퇴적된 DNA 구조체들의 배향을 좌우할 수 있다(참고문헌 32). 그렇지만, 가변 길이들을 갖는 DNA 템플릿들에 적응적인 패턴들을 설계하는 것은 어렵다. 대조적으로, 효과적인 공간적 구속은 주로 DNA 템플릿들의 길이들 및 PMMA 캐비티들의 종횡비에 의존하며, 불규칙한 템플릿 길이들에 적용 가능하다. 따라서, 이방성 바이오 템플릿 기반 CNT 어레이들은 캐비티들의 길이 방향을 따라 정렬될 수 있다(도 37).
온-상태 성능을 더욱 증진시키기 위해, CNT간 피치를 10 nm 이하로 스케일링하는 것이 유리할 수 있다. 그렇지만, 2 nm CNT간 피치에서, 강화된 정전기 상호 작용들은 온/오프 스위칭에 영향을 미칠 수 있다. 따라서, CNT간 피치와 CNT FET들의 성능 메트릭들 간의 상관 관계가 검증될 필요가 있다. 종래의 리소그래피 및 블록 공중합체들의 유도 조립(directed assembly)을 통한 대면적 제조와 결합하여, 바이오 분자 조립은 넓은 면적에 걸쳐 프로그래밍 가능한 전자장치에 대한 고 분해능 패러다임을 제공할 수 있다. 하이브리드 전자-생물학 디바이스들은 또한 전기 자극들 및 생물학적 입출력들을 통합할 수 있어, 초소형 센서들 또는 바이오 액추에이터들을 생성할 수 있다.
예에 대한 재료들 및 실험 방법들
1. 원자력 현미경(AFM)
7 uL의 준비된(as-prepared) CNT 데코레이션된 DNA 템플릿 용액이 1 cm2 크기의 실리콘 칩 상에 퇴적되었고, 50%, 95%, 및 99.5% 에탄올 속에서의 단계적인 헹굼이 뒤따랐다. 샘플이 태핑 모드를 통해 Multimode SPM(Vecco)에서 이미징되었다.
2. 주사 전자 현미경(SEM)
7 uL의 준비된 CNT 데코레이션된 DNA 템플릿 용액이 1 cm2 크기의 실리콘 칩 상에 퇴적되었고, 50%, 95%, 및 99.5% 에탄올 속에서의 단계적인 헹굼이 뒤따랐다. 건조된 실리콘 칩이 고진공 하에서 5kV에서 작동되는 HITACHI S-4800 시스템에서 이미징되었다.
3. 투과 전자 현미경(TEM)
0.6 uL의 준비된(정제 없음) CNT 데코레이션된 DNA 템플릿들이 5 uL 물에 희석되었고 글로 방전된 탄소 코팅된 TEM 그리드들 상에 4 분 동안 흡착되었다. 이어서 나머지 용액이 제거되었고, 6 uL의 2% 우라닐 포르메이트 수용액을 사용하는 음성 염색(negative staining)(7 초) 및 신속한 물 헹굼이 뒤따랐다. 120 kV에서 작동되는 JEOL 2100을 사용하여 이미징이 수행되었다.
4. 센티미터 스케일로 배향된 배치
0.35 cm2 크기의 실리콘 기판이 먼저 폴리(메틸 메타크릴레이트)(PMMA) 레지스트(Allresist AR-P 672.045)로 스핀 코팅되었고 전자빔 리소그래피(Raith Voyager, 0.9 nA 전류에서 325 μC/cm2의 노광 선량을 가짐)를 사용하여 패터닝되었다. 패터닝된 PMMA 층은 메틸이소부틸 케톤(MIBK)과 이소프로필 알코올(IPA)의 1:3 혼합물 속에서 현상되었고, IPA를 사용한 헹굼 및 질소를 사용한 건조가 뒤따랐다. CNT 데코레이션된 DNA 템플릿들의 용액이 리소그래피로 정의된 패턴들 상에 디핑되었다. 이어서 실리콘 기판이 밀봉된 챔버에 2 시간 동안 유지되었다. 이 프로세스 동안, DNA 템플릿들이 PMMA 캐비티들 내로 확산되었다. Si 기판이 이어서 건조되었고, PMMA 리프트오프가 뒤따랐으며, 평평한 Si 기판 상에 정렬된 DNA 템플릿들만을 남겼다. 마지막으로, 우리는 SEM으로 샘플을 이미징하였다.
5. DNA 템플릿들을 제거
우리는 CNT 정렬을 유지하면서 조립된 DNA 템플릿들을 제거하기 위해 이하의 프로세스를 적용하였다: (1) 전자빔 리소그래피를 사용하여 Si 웨이퍼 상에 정렬 마커들을 제조하는 단계; (2) CNT 데코레이션된 DNA 템플릿들을 Si 웨이퍼 상에 퇴적시키고 저배율 SEM을 사용하여 위치들을 정합시키는 단계; (3) 조립된 CNT 어레이들을 Si 웨이퍼 상에 고정시키기 위한 금속 바들을 제조하는 단계; 및 (4) 지속적인 물과 H2O2 헹굼에 의해 DNA 템플릿들을 제거하는 단계. 우리는 NIST로부터의 길이 분류된 CNT들(반도체 순도 > 95%)을 사용하였으며, 길이 범위는 300 내지 1000 nm였다.
정렬 마커:
230 nm 두께의 PMMA 층이 Si 웨이퍼(300 nm 두께의 SiO2를 상단에 가짐) 상에 스피닝되었고, 미세 정렬 마커 패턴이 (9 nA의 전류 및 780 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 기입되었다. 정렬 마커 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 적층 티타늄/금 막(5 nm 두께의 티타늄과 45 nm 두께의 금)이 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플은 질소를 사용하여 건조되었다.
CNT 퇴적 및 정합:
조립된 CNT 데코레이션 DNA 템플릿들의 9 μL 용액이 산소 플라스마로 세정된 마킹된 Si 웨이퍼 상에 디핑되었고, 실온에서 1 시간 동안의 인큐베이션이 뒤따랐다. 그 후에, 질소를 사용하여 잔여 용액을 날려 버렸다. Si 웨이퍼가 75%, 95%, 및 99% 에탄올을 사용하여 순차적으로 헹굼되었고, 공기 건조가 뒤따랐다. Si 웨이퍼는 이어서 (1 kV에서 작동되는) 저배율의 SEM 하에서 이미징되었다. CNT 데코레이션된 DNA 템플릿들의 위치들이 정렬 마커들을 기준으로 정합되었다.
CNT 고정 및 DNA 제거:
230 nm 두께의 PMMA 층이 CNT 퇴적된 Si 웨이퍼 상에 스피닝되었다. 금속 바 패턴이 (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 기입되었다. 금속 바 패턴이 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 5 nm 두께의 티타늄과 60 nm 두께의 금으로 된 적층 막이 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플은 질소를 사용하여 건조되었다. 이어서 DNA 제거가 순차적인 물과 H2O2(5%) 헹굼에 의해 수행되었다.
6. FET 구성
FET 구성을 위해, 우리는 전자 빔 리소그래피를 사용하여 조립된 CNT 어레이들 상에 소스/드레인/게이트 전극들을 제조하고 전기 접촉 패드들을 구성하였다.
소스/드레인 전극들:
230 nm 두께의 PMMA 층이 세정된 CNT 어레이들 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 소스 및 드레인 전극 패턴들을 기입하는 것이 뒤따랐다. 소스 및 드레인 전극 패턴들은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 0.5 nm 두께의 티타늄, 30 nm 두께의 팔라듐, 및 40 nm 두께의 금으로 된 적층 막은 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플은 질소를 사용하여 건조되었다.
게이트 전극:
다음으로, 230 nm 두께의 PMMA 층이 Si 웨이퍼 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 채널 패턴들을 기입하는 것이 뒤따랐다. DE400 e-빔 증발 시스템을 사용하여 1 nm 두께의 이트륨 금속 막이 먼저 퇴적되었다. 리프트오프가 70 ℃에서 아세톤 속에서 수행되었다. 이어서, 이트륨 막이 250 ℃에서 공기 중에서 산화되었다.
230 nm 두께의 PMMA 층이 이어서 Y2O3 코팅된 Si 웨이퍼 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 게이트 전극 패턴을 기입하는 것이 뒤따랐다. 게이트 전극 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 8 nm 두께의 HfO2가 다음으로 90 ℃에서 원자 층 퇴적(Beneq)을 통해 퇴적되었다. DE400 e-빔 증발 시스템을 사용하여 15 nm 두께의 팔라듐 막이 최종적으로 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플은 질소를 사용하여 건조되었다.
접촉 패드들:
전극들에 연결되는 대형 전기 접촉 패드들을 제조하기 위해, 230 nm 두께의 PMMA 층이 먼저 샘플 상에 스피닝되었다. (9 nA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 접촉 패드 패턴이 노출되었다. 접촉 패드 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었고, 이어서 질소를 사용하여 건조되었다. 5 nm 두께의 티타늄과 70 nm 두께의 금으로 된 적층 막이 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 그리고 샘플은 질소를 사용하여 건조되었다.
CNT FET들에 대한 전기적 측정:
Keithley 4200 SCS 반도체 디바이스 분석기에 연결되는 프로브 스테이션에서 실온에서 구성된 CNT FET들에 대한 전기적 측정이 수행되었다.
7. 채널 계면에 ssDNA들을 도입
소스/드레인 전극들을 제조한 후에, 우리는 채널 계면에 ssDNA들을 도입하고 그에 따라 게이트 유전체를 구성하기 위해 이하의 프로세스를 적용하였다: (1) 230 nm 두께의 PMMA 층이 웨이퍼 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 게이트 전극 패턴을 기입하는 것이 뒤따랐다. 게이트 전극 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다; (2) L1(1 μM)의 10uL 용액이 고정된 CNT 어레이들 상에 디핑되었고, 실온에서 1.5 시간 동안 인큐베이팅되었다; (3) 질소를 사용하여 잔여 용액을 날려 버렸고, 75%, 95%, 및 99% 에탄올을 사용하여 순차적으로 헹굼하는 것이 뒤따랐다; (4) 9 nm 두께의 HfO2 배지가 90 ℃에서 원자층 퇴적(Savannah)을 통해 현상된 패턴 내에서 성장하였다. DE400 e-빔 증발 시스템을 사용하여 15 nm 두께의 팔라듐 막이 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플은 질소를 사용하여 건조되었다.
그 후에, 접촉 패드들 및 전기적 측정이 위의 "FET 구성" 섹션에서의 동일한 접근 방식들을 사용하여 수행되었다.
예에 대한 FET 성능의 추가 최적화
FET 성능을 더욱 개선시키기 위해, 문턱전압 이하 스윙을 낮추면서 온-상태 컨덕턴스를 증가시킬 필요가 있다.
보다 높은 온-상태 컨덕턴스를 위해, 이전 보고들에서 여러 전략들이 제안되었다. 예를 들어, 최대 6 V의 게이트 오버드라이브(gate overdrive)(Vgs-Vth)를 인가할 때, (100 nm Lch에서) 약 0.5 mA/μm의 온-전류 밀도가 보고되었다(참고문헌 5). 그렇지만, 초소형 기술 노드들에서, 공급 전압(Vdd)은 전형적으로 1 V 미만이며, 이는 Vgs의 이용 가능한 전압 범위를 제한한다. 한편, CNT 밀도를 500 CNT 수/μm으로 상승시키는 것은 물론 채널 길이를 10 nm로 스케일링하는 것은 또한 (약 3 V의 게이트 오버드라이브에서) 0.8 mA/μm의 온-전류 밀도를 제공할 수 있다(참고문헌 6). 그러나, 높은 CNT 밀도에서의 강력한 CNT간 스크리닝 효과로 인해, 높은 CNT 밀도는 또한 CNT당 컨덕턴스를 증진시키는 데에 도전 과제들을 제시한다. 그 결과, CNT당 온-상태 컨덕턴스는 동일한 채널 길이에서 단일 채널 CNT FET의 약 10%에서 2 μA/CNT 미만으로 낮아진다(참고문헌 33). 게다가, 파괴적 교차 CNT들 및 높은 CNT 밀도에서의 직경 분포로 인해 약 500 mV/decade의 문턱전압 이하 스윙이 생성된다. 3D DNA 나노트렌치들을 사용하여, 교차 CNT들의 형성이 최소화될 수 있다. 따라서, CNT간 피치와 온-상태 컨덕턴스 간의 상관 관계를 조사하는 것에 의해, 최적화된 CNT간 피치는 보다 높은 CNT 밀도와 보다 낮은 CNT간 상호 작용들에 대한 경쟁 요구의 균형을 이룰 수 있다. 단일 채널 설계와 함께, 다중 채널 CNT FET들의 온-상태 컨덕턴스가 최대화될 것이다.
문턱전압 이하 스윙을 60 내지 80 mV/decade로 감소시키는 것이 International Technology Roadmap for Semiconductors(참고문헌 1)에 의해 추천된다. 특히, 문턱전압 이하 스윙을 감소시키는 것이 온-상태 컨덕턴스를 저하시키지 않아야 한다. 박막 CNT 어레이들로 구성되는 CNT FET들에서, 60 mV/decade의 문턱전압 이하 스윙이 보고되었다(참고문헌 34). 그렇지만, 온-전류 밀도는 겨우 100 nA/μm이고, 고성능 전자장치의 요구 사항들을 충족시키지 않는다. 우리의 실증에 기초하면, 다중 채널 CNT FET들의 문턱전압 이하 스윙은 단일 채널 CNT FET들의 문턱전압 이하 스윙보다 약간 높다. 교차 CNT들이 없기 때문에, 작은 차이 값(17 mV/decade)은 직경 분포에 기인한다. 따라서, 균일한 직경을 갖는 CNT들이 이용 가능할 때, 3D DNA 나노트렌치들은 원칙적으로 단일 채널 CNT FET들과 동일한 문턱전압 이하 스윙을 갖는 다중 채널 CNT FET들을 구축할 수 있다. 문턱전압 이하 스윙을 60 mV/decade의 열이온 한계 또는 심지어 그 이하로 더 감소시키는 것은 게이트 효율에 의존한다. 예를 들어, 그래핀 접촉(graphene-contacted) 설계를 사용하여, 60 mV/decade 미만의 문턱전압 이하 스윙 및 8 μA/CNT의 온-상태 전류 양쪽 모두를 갖는 단일 채널 CNT FET들이 실증되었다(참고문헌 35). 다중 채널 CNT FET들 내에 그래핀 접촉 설계를 통합하는 것은 현재 금속 콘택트들보다 온/오프 스위칭을 증진시킬 수 있다.
FET 구성의 성공률을 개선시키기 위해서는 보다 높은 CNT 순도가 또한 필요하다. 계획된 CNT FET 아키텍처의 경우, 95% 반도체 CNT 순도는 6 채널 CNT FET들에서 73% 성공률을 보여주고, 12 채널 FET들에서 54% 성공률을 보여준다. 고성능 마이크로 프로세서가 최대 10억 개의 FET를 포함한다는 점을 고려할 때, 모든 FET들이 작동 가능하도록 보장하기 위해 99.99999998%보다 높은 반도체 CNT 순도가 필요하다.
예에 대해 설계자 폭 및 어레이간 간격을 갖는 CNT 어레이들을 제조
디지털 회로들에서는, 개별 FET들 외부에서 반도체 채널 피치보다 더 큰 간격 값들을 갖는 것이 일반적이다. 예를 들어, Si 회로들에서, 삼성의 14 nm 기술 노드는 49 nm의 균일한 핀 피치를 갖는 반면(FET 폭은 250 nm 미만임); 이웃하는 FET들에서의 2 개의 가장 가까운 핀 사이의 간격은 무려 700 nm로서, 핀 피치보다 13배 더 클 수 있다. 인텔의 22 nm, 14 nm 및 10 nm Si 기술 노드들에서도 유사한 간격 차이들이 관찰되었다. 2 개의 가장 가까운 FET 사이의 보다 큰 간격은 인터커넥트 금속 와이어들을 수용할 수 있다. 그리고 보다 큰 FET간 간격은 상이한 회로 아키텍처들에 맞게 조정 가능하다.
기존의 박막 접근 방식들은 센티미터 스케일에 걸쳐 설계자 폭, 어레이간 간격들, 및 CNT 카운트 수들을 갖는 어레이들을 준비하기 위해 조립 후 에칭 접근 방식을 이용한다. 연속 CNT 막이 먼저 기판의 전체 표면을 덮는다. 이어서 채널 구역 외부의 CNT들을 에칭 제거하기 위해 (산소 플라스마를 통한) 조립 후 에칭이 도입된다(도 37A). 따라서, 어레이 폭 및 어레이간 간격 양쪽 모두가 FET/회로 레이아웃들에 맞게 제조될 수 있다. 중요한 것은, 표유 전도 경로들을 방지하고(참고문헌 37) 금속 콘택트들을 수용하기 위해 어레이간 간격이 필요하다는 것이다. 콘택트들 아래에 CNT들이 존재하는 것이 기판 표면에 대한 금속 콘택트들의 접착력을 저하시키는 것으로 보고되었다(참고문헌 6). 조립 후 에칭 후에, 전체 표면 커버리지(full surface coverage) CNT 막들은 FET 레이아웃들에 맞게, 약 50 nm 내지 수백 나노미터의 폭을 갖는 여러 개별 어레이들로 에칭된다.
이에 비해, 우리는 본 문서에서의 설계자 폭, 어레이간 간격들, 및 CNT 카운트 수들을 달성하기 위한 상이한 전략을 실증한다(도 37B). 3D DNA 나노트렌치들을 사용하여, CNT 어레이들이 고정 폭 3D DNA 템플릿들 상에 설계자 CNT간 피치들 및 CNT 카운트 수들로 조립된다. 그리고 어레이당 CNT 카운트 수들이 상이한 템플릿 폭들에 의해 프로그래밍될 수 있다. 조립된 CNT 어레이들은 이어서 사전 제조된 PMMA 캐비티들 내에 배치되고, PMMA 리프트오프 및 DNA 제거가 뒤따른다. 조립 후 에칭이 없는 경우, 규정된 어레이간 간격이 센티미터 스케일로 배향된 배치 후에 실증된다. 어레이간 간격이 PMMA 캐비티들의 리소그래피에 의해 정의되기 때문에, 원칙적으로, 이는 200 nm 미만으로 더 스케일링될 수 있다. 따라서, 최대 어레이 밀도는 약 105/cm로서, 10 nm 기술 노드에서의 Si 핀들의 최대 어레이 밀도(3*105/cm 미만)에 가깝다. 우리의 접근 방식으로부터의 어레이 폭 및 어레이간 간격은 또한 조립 후 에칭 접근 방식으로 제조된 것과 유사하다.
예에 대한 참고문헌들
1. The International Technology Roadmap for Semiconductors: 2013.
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본 출원의 실시예들에서 개시되는 방법들 및 디바이스들이 다른 방식들로 구현될 수 있다는 점에 유의해야 한다. 앞서 언급된 디바이스 및 방법 실시예들은 단지 예시적인 것이다. 일부 대안적인 실시예들에서, 블록들에서 설명한 단계들이 또한 도면들로부터 설명된 바와 상이한 순서로 발생할 수 있다는 점에 유의해야 한다. 예를 들어, 2 개의 연속 블록이 실제로는 실질적으로 동시에 실행될 수 있다. 때로는 이들이 또한, 기능에 따라, 역순으로 수행될 수 있다.
다양한 실시예들이 첨부 도면들을 참조하여 본 명세서에서 설명되었다. 그렇지만, 이하의 청구범위에 제시된 바와 같은 본 발명의 더 넓은 범위를 벗어나지 않으면서, 그에 대한 다양한 수정들 및 변경들이 이루어질 수 있고 추가적인 실시예들이 구현될 수 있음이 명백할 것이다.

Claims (31)

  1. 기판 상에 나노구조체 어레이를 형성하기 위한 방법으로서,
    템플릿 나노구조체들을 포함하는 템플릿 용액을 제공하는 단계;
    상기 템플릿 용액을 상기 기판과 접촉시키는 것에 의해 상기 기판 상에 적어도 하나의 템플릿 나노구조체를 퇴적시키는 단계; 및
    상기 기판 상에 상기 적어도 하나의 템플릿 나노구조체의 전부 또는 일부를 고정시키기 위해 상기 적어도 하나의 템플릿 나노구조체의 전부 또는 상기 일부와 교차하는 적어도 하나의 고정 구조체를 상기 기판 상에 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 템플릿 나노구조체들은, 핵산 템플릿들, 데코레이션된 핵산 템플릿들, 단백질 템플릿들, 중합체 템플릿들, 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함하는, 방법.
  3. 제1항에 있어서, 상기 템플릿 나노구조체들은 적어도 하나의 나노-모이어티로 각각 데코레이션되는 데코레이션된 핵산 템플릿 나노구조체들을 포함하고, 상기 템플릿 나노구조체들을 포함하는 템플릿 용액을 제공하는 단계는:
    상기 템플릿 용액 속에 핵산 템플릿 나노구조체들을 형성하는 단계 - 상기 핵산 템플릿 나노구조체들 각각은 적어도 하나의 캐비티 영역 및 상기 적어도 하나의 캐비티 영역 외부의 비-캐비티 영역을 포함함 -; 및
    적어도 하나의 나노-모이어티를 상기 템플릿 용액과 혼합하여 상기 핵산 템플릿 나노구조체들의 적어도 하나의 캐비티 영역에 상기 적어도 하나의 나노-모이어티를 조립하는 단계를 포함하는, 방법.
  4. 제3항에 있어서, 상기 핵산 템플릿 나노구조체들은 데옥시리보핵산(DNA) 나노구조체들, 리보핵산(RNA) 나노구조체들, 잠금 핵산(LNA) 나노구조체들, 또는 펩티드 핵산(PNA) 나노구조체를 포함하는, 방법.
  5. 제3항에 있어서, 상기 나노-모이어티는, 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함하는, 방법.
  6. 제3항에 있어서, 상기 핵산 템플릿 나노구조체의 캐비티 영역은 제1 유형 핵산 브릭으로 형성되고, 상기 핵산 템플릿 나노구조체의 비-캐비티 영역은 상기 제1 유형 핵산 브릭과 핵산 서열이 상이한 제2 유형 핵산 브릭으로 형성되는, 방법.
  7. 제3항에 있어서, 상기 템플릿 용액 속에 핵산 템플릿 나노구조체들을 형성하는 단계는:
    상기 핵산 템플릿 나노구조체의 상기 적어도 하나의 캐비티 영역 상에 제1 유형 핵산 핸들을 형성하는 단계를 더 포함하며;
    상기 핵산 템플릿 나노구조체들 중 하나 상에 상기 적어도 하나의 나노-모이어티를 조립하는 단계는:
    상기 적어도 하나의 나노-모이어티 상에 제2 유형 핵산 핸들을 형성하는 단계; 및
    상기 제1 유형 핵산 핸들과 상기 제2 유형 핵산 핸들 사이의 상호 작용들을 통해 상기 핵산 템플릿 나노구조체의 상기 적어도 하나의 캐비티 영역 상에 상기 적어도 하나의 나노-모이어티를 조립하는 단계를 더 포함하는, 방법.
  8. 제7항에 있어서, 상기 제1 유형 핵산 핸들 및 상기 제2 유형 핵산 핸들은 상보적 단일 가닥 핵산 가닥들인, 방법.
  9. 제1항에 있어서, 상기 기판 상에 상기 적어도 하나의 템플릿 나노구조체를 퇴적시키는 단계는:
    상기 기판 상에 패터닝된 정렬 층을 형성하는 단계 - 상기 패터닝된 정렬 층은 복수의 캐비티들을 포함함 -;
    상기 패터닝된 정렬 층 상에 상기 템플릿 나노구조체들을 함유하는 상기 템플릿 용액을 디핑하는 단계; 및
    상기 템플릿 나노구조체들을 상기 캐비티들 내로 확산시키기 위해 상기 기판을 인큐베이팅하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 기판을 인큐베이팅하는 단계는:
    미리 결정된 시간 기간 동안 밀봉된 챔버에서 상기 기판을 탈수 또는 증발시키는 단계를 포함하는, 방법.
  11. 제1항에 있어서, 상기 기판은 반도체, 산화물, 질화물, 금속, 중합체, 또는 그래핀을 포함하는, 방법.
  12. 제3항에 있어서,
    상기 핵산 템플릿 나노구조체들의 비-캐비티 영역들에서 상기 핵산 템플릿 나노구조체들을 에칭하는 단계
    를 더 포함하는, 방법.
  13. 제12항에 있어서, 상기 핵산 템플릿 나노구조체들은 상기 비-캐비티 영역들에서 핵산 가닥들에 상보적인 핵산 가닥들을 카빙하는 것에 의해 에칭되는, 방법.
  14. 제12항에 있어서, 상기 핵산 템플릿 나노구조체들의 비-캐비티 영역들에서 상기 핵산 템플릿 나노구조체들을 에칭하는 단계는:
    상기 핵산 템플릿 나노구조체들의 상부 표면들을 실질적으로 평평하게 하기 위해 상기 핵산 템플릿 나노구조체들을 에칭하는 단계를 포함하는, 방법.
  15. 제1항에 있어서, 상기 기판 상에 적어도 하나의 고정 구조체를 형성하기 전에, 상기 방법은:
    상기 기판에 대한 상기 고정 구조체의 접착력을 증진시키기 위해 상기 기판 상에 중간 층을 형성하는 단계
    를 더 포함하는, 방법.
  16. 제1항에 있어서, 상기 적어도 하나의 고정 구조체는 10 nm 초과의 두께를 갖는, 방법.
  17. 제1항에 있어서, 상기 적어도 하나의 고정 구조체는 유전체 재료 또는 금속 재료를 포함하는, 방법.
  18. 제3항에 있어서,
    상기 적어도 하나의 핵산 템플릿 나노구조체의 적어도 일 부분을 제거하는 단계
    를 더 포함하는, 방법.
  19. 제18항에 있어서, 상기 적어도 하나의 핵산 템플릿 나노구조체의 상기 제거된 부분은 상기 제거 단계 이전에 상기 적어도 하나의 고정 구조체로 덮이지 않는, 방법.
  20. 제18항에 있어서, 상기 핵산 템플릿 나노구조체의 상기 적어도 일 부분은 헹굼 프로세스, 열적 어닐링 프로세스 또는 화학적 산화 프로세스에 의해 제거되는, 방법.
  21. 제1항에 있어서, 상기 템플릿 나노구조체는 전자 디바이스를 형성하기 위한 제1 부분 및 상기 제1 부분과 재료가 상이한 제2 부분을 포함하고, 상기 방법은:
    상기 템플릿 나노구조체의 상기 제2 부분의 적어도 일 부분을 제거하는 단계
    를 더 포함하는, 방법.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서,
    상기 기판 상에 고정되는 상기 적어도 하나의 템플릿 나노구조체에 기초하여 전계 효과 트랜지스터(FET) 어레이, 센서 어레이, 메모리 유닛 어레이, 또는 양자 디바이스 어레이를 형성하는 단계
    를 더 포함하는, 방법.
  23. 나노구조체 어레이로서, 제1항 내지 제22항 중 어느 한 항의 방법을 사용하여 형성되는, 기판 상의 적어도 하나의 나노구조체를 포함하는, 나노구조체 어레이.
  24. 기판 상에 전계 효과 트랜지스터(FET) 어레이를 형성하기 위한 방법으로서,
    핵산 템플릿 나노구조체들을 함유하는 템플릿 용액을 제공하는 단계 - 상기 핵산 템플릿 나노구조체들은 적어도 하나의 나노와이어로 데코레이션됨 -;
    상기 템플릿 용액을 상기 기판과 접촉시키는 것에 의해 상기 기판 상에 상기 적어도 하나의 나노와이어로 데코레이션되는 적어도 하나의 핵산 템플릿 나노구조체를 퇴적시키는 단계;
    상기 기판 상에 상기 적어도 하나의 나노와이어의 전부 또는 일부를 고정시키기 위해 상기 적어도 하나의 나노와이어의 전부 또는 상기 일부와 각각 교차하는 적어도 하나의 고정 구조체를 상기 기판 상에 형성하는 단계;
    상기 적어도 하나의 고정 구조체로 덮이지 않은 상기 적어도 하나의 핵산 템플릿 나노구조체의 적어도 일 부분을 제거하는 단계;
    상기 적어도 하나의 나노와이어를 따라 소스 콘택트 및 드레인 콘택트를 상기 기판 상에 형성하는 단계; 및
    상기 적어도 하나의 나노와이어를 따라 상기 소스 콘택트와 상기 드레인 콘택트 사이에 게이트 구조체를 형성하는 단계
    를 포함하는, 방법.
  25. 제24항에 있어서, 상기 핵산 템플릿 나노구조체들을 함유하는 템플릿 용액을 제공하는 단계는:
    상기 템플릿 용액 속에 상기 핵산 템플릿 나노구조체들을 형성하는 단계;
    적어도 하나의 나노와이어를 상기 템플릿 용액과 혼합하여 상기 핵산 템플릿 나노구조체들 상에 상기 적어도 하나의 나노와이어를 조립하는 단계를 포함하는, 방법.
  26. 제25항에 있어서, 상기 핵산 템플릿 나노구조체들 각각은 적어도 하나의 캐비티 영역 및 상기 적어도 하나의 캐비티 영역 외부의 비-캐비티 영역을 포함하고, 상기 적어도 하나의 나노와이어는 상기 핵산 템플릿 나노구조체들의 적어도 하나의 캐비티 영역에 조립되는, 방법.
  27. 제26항에 있어서,
    상기 핵산 템플릿 나노구조체들의 상부 표면들을 실질적으로 평평하게 하기 위해 상기 핵산 템플릿 나노구조체들의 비-캐비티 영역들에서 상기 핵산 템플릿 나노구조체들을 에칭하는 단계
    를 더 포함하는, 방법.
  28. 제24항에 있어서,
    상기 기판의 표면으로부터 상기 적어도 하나의 고정 구조체를 제거하는 단계
    를 더 포함하는, 방법.
  29. 제24항에 있어서, 상기 나노와이어는 탄소 나노튜브 또는 반도체 나노와이어를 포함하는, 방법.
  30. 제24항 내지 제29항 중 어느 한 항의 방법을 사용하여 형성되는 전계 효과 트랜지스터(FET) 디바이스.
  31. 전계 효과 트랜지스터(FET) 디바이스로서,
    기판;
    상기 기판 상에 형성되는 핵산 템플릿 유도 자기 조립 나노와이어;
    상기 기판 상에 형성되고 상기 나노와이어와 교차하는 적어도 하나의 고정 구조체;
    상기 기판 상에 형성되는 소스 콘택트 및 드레인 콘택트; 및
    상기 나노와이어를 따라 상기 소스 콘택트와 상기 드레인 콘택트 사이에 형성되는 게이트 구조체
    를 포함하는, 전계 효과 트랜지스터(FET) 디바이스.
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