KR20220161354A - 기판 및 나노구조체 어레이들 상에 나노구조체들을 퇴적시키는 방법 - Google Patents

기판 및 나노구조체 어레이들 상에 나노구조체들을 퇴적시키는 방법 Download PDF

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Abstract

기판 상에 나노구조체들을 퇴적시키기 위한 방법은: 기판의 표면 상에 패터닝된 정렬 층을 형성하는 단계 - 패터닝된 정렬 층은 적어도 하나의 템플릿 나노구조체를 내부에 수용하기 위한 주 영역 및 주 영역으로부터 연장되고 주 영역과 유체 연통하는 복수의 확장 영역들을 각각 갖는 하나 이상의 캐비티를 가지며, 복수의 확장 영역들은 적어도 하나의 템플릿 나노구조체를 수용하지 않도록 하는 크기 및 형상으로 되어 있음 -; 및 템플릿 나노구조체들을 패터닝된 정렬 층의 하나 이상의 캐비티 내로 확산시키는 단계를 포함한다.

Description

기판 및 나노구조체 어레이들 상에 나노구조체들을 퇴적시키는 방법
관련 출원들의 상호 참조
본 출원은 2020년 3월 31일에 제출된 PCT 출원 제PCT/CN2020/082375호, 2020년 3월 31일에 제출된 PCT 출원 제PCT/CN2020/082377호, 2020년 4월 1일에 제출된 PCT 출원 제PCT/CN2020/082778호, 및 2020년 4월 1일에 제출된 PCT 출원 제PCT/CN2020/082777호에 대한 우선권을 주장하며, 이들의 전체 내용은 참조에 의해 본 명세서에 포함된다.
기술 분야
본 출원은 일반적으로 나노제조 기술에 관한 것으로, 보다 상세하게는, 기판 상에 나노구조체들을 퇴적시키기 위한 방법 및 그러한 방법에 의해 제조되는 나노구조체 어레이에 관한 것이다.
인공 핵산 나노구조체들 및 일부 다른 유형들의 나노구조체들은 기능성 재료들을 깊은 서브마이크론 스케일 및 나노스케일로 공간적으로 배열하기 위해 지정된 템플릿들에 자기 조립될 수 있다. 이러한 템플릿들에 결합될 수 있는 기능성 재료들 또는 나노구조체들(예를 들면, 탄소 나노튜브들(CNT들), 금속 나노로드들 또는 나노입자들, 중합체 나노입자들 및 실리콘 나노와이어들)은 템플릿들의 제어 가능한 조립으로 인해 규칙적이고 정밀하게 배치될 수 있다.
템플릿 나노구조체들을 종래의 미세제조 기술들과 통합시키기 위해 다양한 기술들이 개발되었다. 예를 들어, 기판 상에 개별 템플릿 나노구조체들을 배치하는 것을 용이하게 하고 안내하기 위해 기판 상에 패터닝된 정렬 층이 형성될 수 있다. 그렇지만, 그러한 방법들에 대한 수율 및 제어성이 여전히 불만족스러워, 산업 응용에서 이들을 사용할 가능성을 감소시킨다.
따라서, 기존의 나노제조 기술에 대한 추가 개선이 필요하다.
본 출원의 목적은 기판 상에 나노구조체들을 퇴적시키기 위한 방법을 제공하는 것이다.
본 출원의 일 양상에 따르면, 기판 상에 나노구조체들을 퇴적시키기 위한 방법은: 기판의 표면 상에 패터닝된 정렬 층을 형성하는 단계 - 패터닝된 정렬 층은 적어도 하나의 템플릿 나노구조체를 내부에 수용하기 위한 주 영역 및 주 영역으로부터 연장되고 주 영역과 유체 연통하는 복수의 확장 영역들을 각각 갖는 하나 이상의 캐비티를 가지며, 복수의 확장 영역들은 적어도 하나의 템플릿 나노구조체를 수용하지 않도록 하는 크기 및 형상으로 되어 있음 -; 및 템플릿 나노구조체들을 패터닝된 정렬 층의 하나 이상의 캐비티 내로 확산시키는 단계를 포함한다.
일부 실시예들에서, 이 방법은: 기판으로부터 패터닝된 정렬 층을 제거하는 단계를 더 포함한다.
일부 실시예들에서, 기판으로부터 패터닝된 정렬 층을 제거하는 단계는: 리프트오프 프로세스를 사용하여 기판으로부터 패터닝된 정렬 층을 제거하는 단계를 포함한다.
일부 실시예들에서, 하나 이상의 캐비티 각각의 주 영역은 그 내부에 수용된 적어도 하나의 템플릿 나노구조체를 배향시키도록 또한 구성된다.
일부 실시예들에서, 하나 이상의 캐비티 각각은, 적어도 하나의 템플릿 나노구조체가 캐비티에 수용될 때, 기판의 표면을 따른 적어도 하나의 템플릿 나노구조체의 적어도 하나의 병진 자유도가 제한되도록 또한 구성된다.
일부 실시예들에서, 기판의 표면 상에 패터닝된 정렬 층을 형성하는 단계는: 기판의 표면 상에 정렬 층을 형성하는 단계; 및 정렬 층을 패터닝하는 단계를 포함한다.
일부 실시예들에서, 정렬 층을 패터닝하는 단계는: 리소그래피 프로세스를 사용하여 정렬 층을 패터닝하는 단계를 포함한다.
일부 실시예들에서, 리소그래피 프로세스는: 전자 빔 리소그래피, 포토리소그래피, 임프린트 리소그래피 또는 블록 공중합체들의 유도 자기 조립을 포함한다.
일부 실시예들에서, 기판의 표면 상에 정렬 층을 형성하는 단계는: 정렬 층을 형성하기 위해 기판의 표면을 포토레지스트로 스핀 코팅하는 단계를 포함한다.
일부 실시예들에서, 포토레지스트는 폴리(메틸 메타크릴레이트)(PMMA) 또는 폴리디메틸실록산(PDMS)을 포함한다.
일부 실시예들에서, 템플릿 나노구조체들을 패터닝된 정렬 층의 하나 이상의 캐비티 내로 확산시키는 단계는: 패터닝된 정렬 층 상에 템플릿 나노구조체들을 함유하는 용액을 디핑하는 단계; 및 템플릿 나노구조체들을 캐비티들 내로 확산시키기 위해 기판을 인큐베이팅하는 단계를 포함한다.
일부 실시예들에서, 기판을 인큐베이팅하는 단계는: 미리 결정된 시간 기간 동안 밀봉된 챔버에서 기판을 탈수 또는 증발시키는 단계를 포함한다.
일부 실시예들에서, 템플릿 나노구조체들을 패터닝된 정렬 층의 하나 이상의 캐비티 내로 확산시키기 전에, 이 방법은: 템플릿 나노구조체들에 대한 기판의 표면의 접착성을 개선시키기 위해 기판을 분화시키는 단계를 더 포함한다.
일부 실시예들에서, 템플릿 나노구조체들은 기능성 나노구조체들로 데코레이션되고, 여기서, 기판으로부터 패터닝된 정렬 층을 제거한 후에, 이 방법은: 기판 상에 기능성 나노구조체들을 남기기 위해 기판으로부터 템플릿 나노구조체들의 템플릿 부분을 제거하는 단계를 더 포함한다.
일부 실시예들에서, 기판으로부터 템플릿 나노구조체들의 템플릿 부분을 제거하기 전에, 이 방법은: 기판 상에 기능성 나노구조체들을 고정시키기 위해 기판 상에 고정 구조체들을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 하나 이상의 캐비티 중 하나는 캐비티의 부피를 적어도 5%만큼, 또는 바람직하게는 10%, 20%, 30%, 50%, 100%, 150%, 200% 또는 그 이상만큼 증가시키는 복수의 확장 영역들을 갖는다.
일부 실시예들에서, 하나 이상의 캐비티 각각은 템플릿 나노구조체들의 두께보다 2배 이상, 바람직하게는 5배 이상의 깊이를 갖는다.
일부 실시예들에서, 템플릿 나노구조체들은, 핵산 템플릿들, 데코레이션된 핵산 템플릿들, 단백질 템플릿들, 중합체 템플릿들, 펩티드 핵산 템플릿들, 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함한다.
일부 실시예들에서, 템플릿 나노구조체들은 기능성 나노구조체들로 데코레이션된다.
일부 실시예들에서, 기능성 나노구조체들은, 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함한다.
본 출원의 다른 양상에서, 앞서 언급된 양상의 방법에 의해 퇴적되는 기판 상의 적어도 하나의 템플릿 나노구조체를 포함하는 나노구조체 어레이가 제공된다.
본 출원의 또 다른 양상에서, 앞서 언급된 양상의 방법에 의해 퇴적되는 기판 상의 적어도 하나의 기능성 나노구조체를 포함하는 나노구조체 어레이가 제공된다.
전술한 바는 본 출원의 개요로서, 세부 사항들을 단순화, 요약, 및 생략할 수 있다. 본 기술 분야의 통상의 기술자는 이 섹션이 단지 예시적이며 어떤 식으로든 본 출원의 범위를 제한하는 것으로 의도되지 않음을 이해할 것이다. 이 요약 섹션은 청구된 주제의 주요 특징들 또는 필수 특징들을 식별해 주는 것으로 의도되지도 않고 청구된 주제의 범위를 결정하기 위한 보조 수단으로서 역할하는 것으로 의도되지도 않는다.
본 출원의 전술한 및 다른 특징들은 첨부 도면들과 함께 취해질 때 이하의 설명 및 첨부된 청구항들로부터 보다 충분히 이해될 것이다. 이러한 도면들이 본 출원의 내용의 단지 몇몇 실시예를 묘사하고 본 출원의 범위를 제한하는 것으로 해석되어서는 안 된다는 것이 이해되어야 한다. 본 출원의 내용은 첨부 도면들을 사용하여 보다 명확하고 보다 상세히 예시될 것이다.
도 1a는 패터닝된 표면 상으로의 DNA 오리가미(DNA origami)의 동적 결합(dynamic binding) 프로세스를 도시하고, 도 1b 및 도 1c는 결합 프로세스 이후의 기판들 상에서의 DNA 오리가미의 정렬을 도시한다.
도 2는 본 출원의 실시예에 따른 기판 상에 나노구조체들을 퇴적시키기 위한 방법을 도시한다.
도 3, 도 4a, 도 4b 및 도 5 내지 도 7은 본 출원의 실시예들에 따른 기판 상의 예시적인 패터닝된 정렬 층들을 도시한다.
도 8a 내지 도 8d는 기판 상에 기능성 재료 나노구조체 어레이를 퇴적시키기 위한 프로세스 동안 기판 상의 변화들을 도시한다.
도 9a 및 도 9b는 본 출원의 예에 따른 기판 상의 패터닝된 포토레지스트 층에서의 캐비티들에 대한 SEM 이미지들을 도시한다.
도 10은 본 출원의 예에 따른 포토레지스트 층의 리프트오프(liftoff) 후에 기판 상에 퇴적되는 CNT 데코레이션된 DNA 템플릿 나노구조체들에 대한 광학 및 SEM 이미지들을 도시한다.
도 11은 본 출원의 예에 따른 DNA 나노구조체들의 길이들에 대한 PMMA 캐비티들 내로 확산되는 정렬된 DNA 나노구조체들의 각도 분포의 플롯을 도시한다.
도 12는 채널 계면에 ssDNA들을 갖는 다중 채널 CNT FET들을 도시한다. (A) 고정 후 헹굼(rinsing-after-fixing) 접근 방식에 대한 설계 개략도. (B) 템플릿 제거 후의 CNT 어레이들에 대한 x 및 z 투영 방향을 따른 확대된(zoomed-in) AFM 이미지. 스케일 바는 25 nm이다. 도 16 및 도 17을 또한 참조한다. (C) FET 제조에서 채널 계면에 ssDNA들을 도입하기 위한 설계 개략도. (D) 열 어닐링 이전(라인 I) 및 이후(라인 II)의 다중 채널 DNA 함유 CNT FET에 대한 Ids-Vgs 곡선들(-0.5 V의 Vds에서 로그로 플로팅됨). 도 20을 또한 참조한다.
도 13은 상부 게이트형(top-gated) 고성능 CNT FET들을 구성하는 것을 도시한다. (A) 상부 게이트형 DNA 비함유 FET들의 제조에 대한 설계 개략도. (B) 구성된 다중 채널 CNT FET에 대한 x 및 z 투영 방향을 따른 확대된 SEM 이미지. 파선 원은 조립된 CNT 어레이들을 나타낸다. 스케일 바는 100 nm이다. 도 24를 또한 참조한다. (C 및 D) 단일 채널(C) 및 다중 채널(D) CNT FET들에 대한 Ids-Vgs 곡선들(실선 라인, 왼쪽 축, 로그 스케일로 플로팅됨) 및 gm-Vgs 곡선들(점선 라인, 오른쪽 축, 선형 스케일로 플로팅됨). C 및 D에서의 라인들 I, 라인들 II 및 라인들 III는, 제각기, -0.8 V, -0.5 V, 및 -0.1 V의 Vds를 나타낸다. 도 22 및 도 25를 또한 참조한다. (E) 고성능 CNT FET들에 대한 다른 보고들과 함께 D에서의 현재 다중 채널 CNT FET의 벤치마킹. 이전 간행물들(참고문헌 3, 참고문헌 5, 참고문헌 16 내지 참고문헌 18, 참고문헌 23 내지 참고문헌 27)로부터의 디바이스 성능은 -0.5 V의 Vds 및 100 nm 내지 500 nm 범위의 채널 길이들에서 획득된다. 도 30 및 도 31을 또한 참조한다.
도 14는 DNA 래핑된 CNT들의 축소된(zoomed-out) TEM 이미지(A) 및 확대된 TEM 이미지(B)를 도시한다. A에서의 스케일 바는 200 nm이다. B에서의 스케일 바는 100 nm이다.
도 15는 CNT들의 높이 프로파일을 도시한다. 3 개의 상이한 CNT에 대한 AFM 이미지들(A) 및 대응하는 높이 프로파일(B). (A)에서의 파선 라인들은 (B)에서의 높이 프로파일들에 대한 위치들을 나타낸다. 스케일 바는 100 nm이다. 높이 프로파일에 도시된 바와 같이, CNT 직경 분포는 1 nm 미만 내지 ~1.5 nm 범위이다.
도 16은 DNA 제거 후의 고정된 CNT 어레이의 SEM 이미지를 도시한다. 파선 원 I 구역에서, CNT들의 양쪽 단부들은 2 개의 금속 바로 고정되었고 FET 구성에 사용되었다. 파선 원 II 구역들에서, 고정되지 않은 CNT 단부들은 DNA 제거 동안 방해될 수 있으며, FET 구성에 사용되지 않았다. 스케일 바는 500 nm이다.
도 17은 DNA 제거 후의 고정된 CNT 어레이들의 AFM 이미지들을 도시한다. (A) 2 개의 금속 바에 의해 고정되는 CNT 어레이들의 3D 축소된 뷰. (B) 금속 바에 의해 고정되는 CNT들의 확대된 뷰. 스케일 바는 25 nm이다. (C) DNA 제거 후의 고정된 CNT 어레이들의 더 확대된 AFM 이미지들. 스케일 바는 50 nm이다.
도 18은 채널 계면에서의 상이한 구성들에 대한 개략도들을 도시한다. (A) 조립 후 및 (B) DNA 템플릿들 및 금속 이온들을 제거한 후.
도 19는 구성된 다중 채널 DNA 함유 CNT FET의 축소된 SEM 이미지를 도시한다. 스케일 바는 200 nm이다.
도 20은 다중 채널 DNA 함유 CNT FET들에 대한 Ids-Vgs 곡선들을 도시한다. 열 어닐링 이전의 CNT FET들(A) 및 열 어닐링 이후의 CNT FET들(B). 상이한 라인들은 별개의 CNT FET들을 나타낸다. (C) 2 V부터 -3 V까지의 반복된 측정들에서의 (A)에서의 하나의 DNA 함유 CNT FET. 상이한 라인들은 별개의 측정들을 나타낸다. (A), (B) 및 (C)에서의 Vds는 모두 -0.5 V로 설정되었다. Ids는 CNT간 피치로 정규화되었다.
도 21은 구성된 단일 채널 DNA 비함유 CNT FET의 설계 방식을 도시한다. (A) FET 설계의 측면도 및 (B) FET 설계의 평면도.
도 22는 모든 작동 가능 단일 채널 DNA 비함유 CNT FET들에 대한 Ids-Vgs 곡선들을 도시한다. 상이한 라인들은 별개의 CNT FET들을 나타낸다. Vds는 -0.5 V로 설정되었다.
도 23은 구성된 다중 채널 DNA 비함유 CNT FET의 설계 방식을 도시한다. (A) FET 설계의 측면도 및 (B) FET 설계의 평면도.
도 24는 구성된 다중 채널 DNA 비함유 CNT FET의 축소된 SEM 이미지를 도시한다. 스케일 바는 200 nm이다.
도 25는 모든 작동 가능 다중 채널 DNA 비함유 CNT FET들에 대한 Ids-Vgs 곡선들을 도시한다. 상이한 라인들은 별개의 CNT FET들을 나타낸다. Ids는 CNT간 피치로 정규화되었다. Vds는 -0.5 V로 설정되었다.
도 26은 200 nm 채널 길이에서 가장 높은 온-전류 밀도를 갖는 다중 채널 DNA 비함유 CNT FET에 대한 Ids-Vds 곡선들을 도시한다. 상이한 라인들은 별개의 Vgs를 나타낸다. Vgs는, 0.2 V의 간격으로, -1.8 V부터 0.2 V까지의 범위였다. Ids는 CNT간 피치로 정규화되었다.
도 27은 100 nm의 채널 길이를 갖는 다중 채널 DNA 비함유 CNT FET에 대한 전달 성능을 도시한다. (A) -0.5 V의 Vds에서의 Ids-Vgs 곡선(왼쪽 축, 로그 스케일로 플로팅됨) 및 gm-Vgs 곡선(오른쪽 축, 선형 스케일로 플로팅됨). Ids 및 gm 양쪽 모두는 CNT간 피치로 정규화되었다. (B) Ids-Vds 곡선. 상이한 라인들은 별개의 Vgs를 나타낸다. Vgs는, 0.2 V의 간격으로, -1.4 V부터 0.6 V까지의 범위였다.
도 28은 금속 CNT 불순물을 함유하는 다중 채널 DNA 비함유 CNT FET에 대한 Ids-Vds 곡선을 도시한다. Vds는 -0.5 V로 설정되었다. Ids는 CNT간 피치로 정규화되었다.
도 29는 상이한 계면 구성들을 갖는 구성된 다중 채널 CNT FET들에 대한 성능 비교들을 도시한다. (A)부터 (E)까지는, 상이한 FET 샘플들에 대해 트랜스컨덕턴스, 문턱전압 이하 스윙, 문턱 전압, 온-상태 컨덕턴스, 및 Ion/Ioff가 비교된다. 정사각형들은 어닐링 이전의 다중 채널 DNA 함유 CNT FET들을 나타낸다. 원들은 열 어닐링된 다중 채널 DNA 함유 CNT FET들을 나타낸다. 삼각형들은 다중 채널 DNA 비함유 CNT FET들을 나타낸다. 샘플 번호는 각각의 FET에 대한 할당된 테스트 번호였다. (F)부터 (J)까지는, 상이한 채널 구성들에 대한 트랜스컨덕턴스, 문턱전압 이하 스윙, 문턱 전압, 온-상태 컨덕턴스 및 Ion/Ioff의 통계. 막대들 I는 어닐링 이전의 다중 채널 DNA 함유 CNT FET들을 나타낸다. 막대들 II는 열 어닐링된 다중 채널 DNA 함유 CNT FET들을 나타낸다. 막대들 III는 다중 채널 DNA 비함유 CNT FET들을 나타낸다. 모든 성능 데이터는 -0.5 V의 Vds에서 획득되었다. 어닐링 이전 및 이후의 다중 채널 DNA 함유 CNT FET들에 대해, 성능 데이터가 -3.0 V의 Vgs에서 획득되었다. 다중 채널 DNA 비함유 CNT FET들에 대해, 성능 데이터가 -1.5 V의 Vgs에서 획득되었다.
도 30은 상이한 CNT간 피치들을 갖는 CNT FET들의 벤치마킹을 도시한다. (A) 문턱전압 이하 스윙, (B) 트랜스컨덕턴스(gm), 및 (C) 온-상태 컨덕턴스(Gon)에 관련한 다른 보고들(균일한 CNT간 피치들)과 함께 우리의 다중 채널 CNT FET의 벤치마킹. 이전 간행물들(참고문헌 3, 참고문헌 5, 참고문헌 15, 참고문헌 23)로부터의 디바이스 성능은 -0.5 V의 Vds에서 획득된다. 구체적으로, 전달 성능은 (참고문헌 23)에서의 도 4D, (참고문헌 3)에서의 도 4A 및 도 4C, (참고문헌 5)에서의 도 2A 및 도 2B, 및 (참고문헌 15)에서의 도 3C 및 도 4D로부터 획득된다. 채널 길이들은 100 nm 내지 500 nm의 범위이다. 각각의 패널에서, 전달 성능(즉, 문턱전압 이하 스윙, 온-상태 컨덕턴스, 및 트랜스컨덕턴스)은 구조 파라미터(CNT간 피치)에 대해 플로팅된다. 높은 전달 성능은 작은 문턱전압 이하 스윙, 높은 트랜스컨덕턴스, 및 높은 온-상태 컨덕턴스를 동시에 실증하는 것을 요구한다. 우리의 다중 채널 CNT FET는, 상이한 CNT간 피치들을 갖는 다른 FET들과 비교하여, 가장 작은 문턱전압 이하 스윙, 가장 높은 트랜스컨덕턴스, 및 두 번째로 가장 높은 온-상태 컨덕턴스를 나타낸다.
도 31은 상이한 CNT 밀도를 갖는 CNT FET들의 벤치마킹을 도시한다. (A) 문턱전압 이하 스윙, (B) 트랜스컨덕턴스(gm), 및 (C) 온-상태 컨덕턴스(Gon)에 관련한 고밀도 CNT 어레이들(불균일한 CNT간 피치들)에 대한 다른 보고들과 함께 우리의 다중 채널 CNT FET의 벤치마킹. 이전 간행물들(참고문헌 16 내지 참고문헌 18, 참고문헌 24 내지 참고문헌 29)로부터의 디바이스 성능은 -0.5 V의 Vds에서 획득된다. 구체적으로, 전달 성능은 (참고문헌 17)에서의 도 4D, (참고문헌 18)에서의 도 1D, (참고문헌 16)에서의 도 1F, (참고문헌 25)에서의 도 2C, (참고문헌 29)에서의 도 4A, (참고문헌 28)에서의 도 11, (참고문헌 26)에서의 도 4B, (참고문헌 27)에서의 도 2B 및 도 2D, 및 (참고문헌 24)에서의 도 4C로부터 획득된다. 채널 길이들은 100 nm 내지 500 nm의 범위이다. 각각의 패널에서, 전달 성능(즉, 문턱전압 이하 스윙, 온-상태 컨덕턴스, 및 트랜스컨덕턴스)은 구조 파라미터(CNT 밀도)에 대해 플로팅된다. 높은 전달 성능은 작은 문턱전압 이하 스윙, 높은 트랜스컨덕턴스, 및 높은 온-상태 컨덕턴스를 동시에 실증하는 것을 요구한다. 우리의 다중 채널 CNT FET는, 상이한 CNT 밀도를 갖는 다른 FET들과 비교하여, 두 번째로 가장 작은 문턱전압 이하 스윙, 가장 높은 트랜스컨덕턴스, 및 세 번째로 가장 높은 온-상태 컨덕턴스를 나타낸다. 특히, 가장 작은 문턱전압 이하 스윙을 갖는 FET(참고문헌 27)는 5 μA/μm 미만의 온-전류 밀도를 나타내며, 이는 고성능 CNT FET의 전달 요구 사항들을 충족시키지 않는다.
도 32는 16 nm CNT간 피치를 갖는 조립된 고정 폭 CNT 어레이에 대한 축소된 TEM 이미지를 도시한다. 고정 폭 DNA 템플릿은 약 34 nm의 규정된 폭을 나타내었다. 화살표들은 DNA 템플릿들 상의 조립된 CNT들을 나타낸다. 스케일 바는 100 nm이다.
도 33은 120 개의 캐비티 상에 정렬되는 CNT 데코레이션된 DNA 템플릿들에 대한 SEM 이미지들을 도시한다. 축소된 SEM 이미지들에서의 직사각형 원들은 확대된 위치를 나타낸다. 확대된 SEM 이미지들에서의 화살표들은 정렬된 DNA 템플릿들을 나타낸다. 스케일 바는 2 μm이다.
도 34는 직사각형 PMMA 캐비티 사이트들 내에 배치되는 DNA 템플릿들에 대한 SEM 이미지를 도시한다. 1의 길이 대 폭 종횡비에서 PMMA 캐비티들의 폭은 2 μm로 설계되었다. 스케일 바는 4 μm이다.
도 35는 센티미터 스케일에 걸친 설계자 어레이 폭, 어레이간 간격 및 CNT 카운트 수를 갖는 CNT 어레이들을 준비하기 위한 상이한 접근 방식들을 도시한다. (A) (랜덤한 배향들을 갖는) 연속 CNT 막은 설계자 어레이 폭/어레이간 간격/CNT 카운트 수를 생성하도록 조립 후 에칭 단계로 처리된다. (B) 사전 제조된 PMMA 캐비티들 내에 (3D DNA 나노트렌치들을 사용하여 조립되는) 고정 폭 CNT 어레이들을 배치하는 것 및 이에 뒤이은 PMMA 리프트오프 및 DNA 제거는 조립 후 에칭 없이 설계자 어레이 기하형태들을 직접 생성할 수 있다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면들이 참조된다. 도면들에서, 유사한 참조 번호들은, 문맥이 명백하게 달리 지시하지 않는 한, 일반적으로 유사한 부분들을 지칭한다. 상세한 설명, 도면들, 및 청구항들에 설명되는 예시적인 실시예들은 제한적인 것으로 의도되지 않는다. 본 출원의 주제의 정신 또는 범위를 벗어나지 않으면서, 다른 실시예들이 이용될 수 있고, 다른 변경들이 이루어질 수 있다. 본 출원에서 전반적으로 설명되고 도면들에 예시되는 본 출원의 다양한 형태들의 다양한 구성들, 치환들, 조합들 및 설계들이 본 출원의 일부를 구성하도록 의도되는 것으로 이해되어야 한다.
더 큰 어셈블리에 조립될 수 있는 핵산 나노구조체들과 같은 템플릿 나노구조체들은, 리본들, 튜브들, 원들, 큐브들 및 다른 유형들의 2차원(2D) 결정들 및 다양한 3차원(3D) 결정들 또는 형상들을 포함하여, 주기적인 구조를 가질 수 있는 복잡한 형상들 및 확장된 결정들을 생성하는 데 사용되었다. 그러한 템플릿 나노구조체들은, 탄소 나노튜브들(CNT들)과 같은 기능성 나노구조체들로 개질되거나 데코레이션되는 경우, 어레이들 내에 기능성 나노구조체들을 정밀하게 배치하는 것에 의해 기능성 나노구조체 어레이들을 형성할 수 있다. 기능성 나노구조체들은 나노디바이스들, 회로들 등으로 구성될 수 있다. 예를 들어, 미국 특허 제7,842,793호는 미리 지정된 폴딩 경로(folding path)에 따라 복수의 단일 가닥 올리고뉴클레오티드 헬퍼 가닥들을 사용하여 단일 가닥 DNA 폴리뉴클레오티드 스캐폴드를 폴딩하는 것에 의해 임의의 2D 또는 3D 형상의 핵산 나노구조체의 생체 외 생성(ex-vivo production)을 위한 방법을 제공한다. 또한 "Yonggang Ke et al., DNA brick crystals with prescribed depths, Nature Chemistry, Vol. 6, 994-1002, November 2014"는 기능성 나노구조체들이 배치될 수 있는 연속 또는 불연속 캐비티들 및 채널들과 같은 규정된 깊이들 및 나노스케일 3D 피처들을 갖는 DNA 브릭 결정들을 구성하기 위한 일반적인 프레임워크를 제공한다. 미국 특허 제10,099,920호는 나노입자들 및/또는 나노와이어들을 핵산 나노구조체들/결정들로 정렬시키기 위한 방법을 제공한다. 이러한 특허 및 비특허 참고문헌들의 내용은 모두 참조에 의해 그 전체가 본 명세서에 포함된다. 템플릿 나노구조체들이 일반적으로 용액 속에서 발생 및 형성되기 때문에, 템플릿 나노구조체들의 어셈블리의 크기를 밀리미터 또는 센티미터 레벨 또는 심지어 그 이상으로 더 확장시키기 위해 다양한 후속 나노제조 프로세스들이 적용될 수 있는 기판 상에 개별 템플릿 나노구조체들을 배치하고 고정시키는 것이 바람직하다. "Ryan J. Kershner, Placement and orientation of individual DNA shapes on lithographically patterned surfaces, Nature Nanotechnology, Vol. 4, September 2009"는 기판의 표면 상에 사이트들을 갖는 패턴들을 미리 형성하는 것에 의해 기판 상에 DNA 형상들을 배치하기 위한 방법을 제공한다. 도 1a는 패터닝된 표면 상으로의 DNA 오리가미의 동적 결합 프로세스를 도시하고, 도 1b 및 도 1c는 결합 프로세스 이후의 기판 상에서의 DNA 오리가미의 정렬을 도시한다. 특히 도 1b 및 도 1c로부터, 단일 DNA 오리가미보다 넓은 사이트들로 인해 패터닝된 표면들 상에 DNA 오리가미의 많은 랜덤한 위치들 및 배향들이 존재하고, 이는 이러한 부정확한 배치 및 배향이 상당한 양의 결함들을 결과할 수 있으므로 산업 제조에는 바람직하지 않다는 것을 알 수 있다. DNA 오리가미의 부정확한 배치는, 예를 들어, 부착될 DNA 오리가미가 불균일한 길이들을 가질 때 특히 중요하다.
본 출원의 발명자들은 템플릿 나노구조체를 배치하는 수율과 그러한 방법들을 위해 기판 상에 배치된 템플릿 나노구조체들의 배향 제어성 사이에 트레이드오프가 있기 때문에 종래의 템플릿 나노구조체 배치 방법들이 불만족스럽다는 것을 발견하였다. 구체적으로, 더 높은 수율은 템플릿 나노구조체들을 수용하기 위한 더 큰 부피의 캐비티들을 필요로 할 수 있지만, 이는 템플릿 나노구조체들에 대한 캐비티들의 구속을 느슨하게 할 수 있고 따라서 템플릿 나노구조체들의 배향 정밀도를 악화시킬 수 있다.
이상의 문제를 해결하기 위해, 개별적인 미리 형성된 템플릿 나노구조체들을 기판 상에 효과적이고 정확하게 배치할 수 있는, 본 출원의 실시예들에 따른 정렬 층들에서의 특정 패턴들이 제공된다. 일부 실시예들에서, 이러한 패터닝된 정렬 층들은 하나 이상의 캐비티를 가지며, 여기서 각각의 캐비티는 나노구조체-수용 주 영역 및 나노구조체-수용 주 영역으로부터 연장되고 나노구조체-수용 주 영역과 유체 연통하는 적어도 하나의 확장 영역을 포함한다. 주 영역은 템플릿 나노구조체들이 그 안으로 확산되어 기판 상의 각자의 캐비티들 내에 들어갈 수 있게 하여, 템플릿 나노구조체들의 미리 형성된 형상들을 실질적으로 유지할 수 있게 한다. 그러나 확장 영역들은 미리 형성된 템플릿 나노구조체들의 미리 형성된 형상들을 유지하면서 미리 형성된 템플릿 나노구조체들의 전체 구조들을 수용할 수 없다. 예를 들어, 확장 영역들은 템플릿 나노구조체들이 확장 영역들 내에 들어갈 수 없도록 템플릿 나노구조체들의 크기보다 작은 크기를 갖도록 하는 크기로 되어 있을 수 있다. 게다가, 확장 영역들은 템플릿 나노구조체들의 형상과 상이하고 템플릿 나노구조체들의 형상과 일치하지 않는 형상을 갖도록 하는 형상으로 되어 있을 수 있다. 그 결과, 템플릿 나노구조체들은 확장 영역들 내로 확산되어 그 안에 들어갈 수 없다. 환언하면, 확장 영역들은 크기 제한 또는 형상 불일치로 인해 템플릿 나노구조체들의 전체 구조들을 수용할 수 없다. 그러나, 확장 영역들은 캐비티들의 부피를 상당히 증가시킬 수 있고, 따라서 템플릿 나노구조체들을 캐비티들 내로 확산시키는 프로세스 동안 템플릿 나노구조체(들)를 포함할 가능성을 개선시킬 수 있다. 게다가, 일부 실시예들에서, 템플릿 나노구조체들의 배향은 나노구조체-수용 주 영역의 형상 및/또는 크기에 의해 정밀하게 제어될 수 있다. 이러한 방식으로, 수율 및 배향 제어성 양쪽 모두가 상당히 개선될 수 있다.
도 2는 본 출원의 실시예에 따른 기판 상에 나노구조체들을 퇴적시키기 위한 방법(200)을 도시한다.
일부 실시예들에서, 템플릿 나노구조체들은 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함할 수 있다. 일부 실시예들에서, 핵산 템플릿 나노구조체는 하나 이상의 데옥시리보핵산(DNA) 나노구조체, 하나 이상의 리보핵산(RNA) 나노구조체, 하나 이상의 잠금 핵산(LNA) 나노구조체, 하나 이상의 펩티드 핵산(PNA) 나노구조체, 또는 이러한 나노구조체들의 조합을 포함할 수 있다.
일부 실시예들에서, 각각의 템플릿 나노구조체는 기능성 나노구조체(들)로 데코레이션될 수 있다. 기능성 나노구조체(들)는 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함할 수 있다. 기능성 나노구조체(들)는 템플릿 나노구조체(들)의 일부로 간주될 수 있다.
도 2에 도시된 바와 같이, 방법(200)은 패터닝된 정렬 층이 기판의 표면 상에 형성되는 단계(202)로 시작한다. 일부 실시예들에서, 기판은 실리콘, 실리콘 이산화물(실리카라고도 지칭됨), 알루미늄 산화물, 사파이어, 게르마늄, 갈륨 비화물(GaAs), 실리콘과 게르마늄의 합금, 또는 인듐 인화물(InP)을, 제한 없이, 포함할 수 있다. 일부 실시예들에서, 기판은 실리콘 질화물, 탄소, 및/또는 중합체를 포함할 수 있다. 일부 실시예들에서, 기판은 무기 또는 유기일 수 있다. 일부 실시예들에서, 기판은 그래핀 및/또는 흑연을 포함할 수 있다. 일부 실시예들에서, 기판은 임의의 2 개 이상의 재료의 혼성체(예를 들면, 혼합물을 포함함)(예를 들면, 무기 재료와 유기 재료의 혼성체, 또는 2 개 이상의 상이한 무기 재료 또는 유기 재료의 혼성체)이다. 예를 들어, 기판은 무기 재료와 유기 재료의 혼합물, 2 개 이상의 상이한 무기 재료의 혼합물, 또는 2 개 이상의 상이한 유기 재료의 혼합물을 포함할 수 있다. 일부 실시예들에서, 기판은 반도체 재료 또는 반도체 재료들의 혼합물을 포함한다. 반도체 재료들은 IV족 원소 반도체들, IV족 화합물 반도체들, VI족 원소 반도체들, III-V족 반도체들, II-VI족 반도체들, I-VII족 반도체들, IV-VI족 반도체들, IV-VI족 반도체들, V-VI족 반도체들, II-V족 반도체들, 산화물들, 층상(layered) 반도체들, 자기 반도체들, 유기 반도체들, 전하 이동 착물들 및 이들의 조합들을, 제한 없이, 포함한다. 기판이 평면 표면, 곡면 표면을 가질 수 있거나, 패터닝된 정렬 층이 모두 위에 형성될 수 있는 3D 피처들을 갖는 표면들을 가질 수 있다는 것이 본 기술 분야의 통상의 기술자에 의해 이해될 수 있다. 예를 들어, 패터닝된 정렬 층의 일부 캐비티들은 패터닝된 정렬 층의 다른 캐비티들보다 높을 수 있다. 또한, 일부 기판들은 수직으로 배향된 표면들, 수평으로 배향된 표면들(예를 들면, 측벽들) 및/또는 기판이 수평으로 배치되는 경우 경사진 표면들을 갖는 3D 피처들을 가질 수 있다. 그에 따라, 캐비티들은 수직으로 배향된 표면들, 수평으로 배향된 표면들 또는 경사진 표면들 중 어느 하나 또는 모두 상에 형성될 수 있다.
패터닝된 정렬 층은 기판 상에 템플릿 나노구조체들을 퇴적시키는 것을 안내하는 하나 이상의 캐비티를 갖는다. 템플릿 나노구조체들은 기판 상에 퇴적되는 동안 일반적으로 변경되지 않는 일반적으로 미리 정의된 형상들 및 치수들을 가질 수 있다. 일부 실시예들에서, 하나 이상의 캐비티 각각은 템플릿 나노구조체들의 두께보다 2배 이상, 바람직하게는 5배 이상의 깊이를 갖는다. 각각의 캐비티는 적어도 하나의 템플릿 나노구조체를 수용하기 위한 주 영역, 및 주 영역으로부터 연장되고 주 영역과 유체 연통하는 복수의 확장 영역들을 갖는다. 확장 영역들은 템플릿 나노구조체들의 전체 구조를 수용하기에는 적합하지 않은 크기와 형상을 가지며, 따라서 템플릿 나노구조체는 주 영역 내에만 수용될 수 있다. 일부 실시예들에서, 포토레지스트 층(예를 들면, 폴리(메틸 메타크릴레이트)(PMMA))과 같은, 비패터닝된 정렬 층이 기판의 표면 상에 형성될 수 있다. 예를 들어, 포토레지스트 층은 스핀 코팅 프로세스 또는 스프레이 프로세스를 사용하여 형성될 수 있다. 이어서, 정렬 층이 기판 상의 각자의 위치들에서 원하는 형상들 및/또는 크기들을 갖는 캐비티들을 형성하기 위해 리소그래피를 사용하여 패터닝될 수 있다. 일부 실시예들에서, 10 nm 미만 분해능을 갖는 더 미세한 패턴들이 형성될 수 있기 때문에 정렬 층을 패터닝하기 위해 전자 빔 리소그래피가 사용될 수 있다. 포토리소그래피, 임프린트 리소그래피, 블록 공중합체들의 유도 자기 조립 등과 같은 다른 유형들의 패터닝 프로세스가 사용될 수 있음이 이해될 수 있다. 일부 실시예들에서, 중합체들 및 무기 재료들을 포함하는 다른 유형들의 재료들이 정렬 층으로서 사용될 수 있다. 예를 들어, 폴리디메틸실록산(PDMS) 또는 실리콘 산화물이 정렬 층으로서 사용될 수 있다.
도 3은 본 출원의 실시예에 따른 기판(302) 상의 예시적인 패터닝된 정렬 층(300)을 도시한다. 도 3에 도시된 바와 같이, 기판(302)은 6 개의 캐비티(304)를 갖는 패터닝된 정렬 층(300)이 형성되는 표면을 갖는다. 패터닝된 정렬 층에 있는 캐비티 수는 단지 예시를 위한 것이며 본 출원의 범위를 제한하는 것으로 의도되지 않는다. 구체적으로, 상부 좌측 캐비티(304)는 직사각형 주 영역(306) 및 주 영역(306)의 주변부로부터 횡방향으로 연장되는 여러 확장 영역들(308)을 갖는다. 주 영역(306)의 크기 및 형상이 그 안에 수용되는 템플릿 나노구조체(들)의 형상에 따라 결정될 수 있음이 본 기술 분야의 통상의 기술자에 의해 이해될 수 있다. 예를 들어, 주 영역(306)은 무엇이 수용되는지에 따라 원형 형상, 삼각형 형상, 사다리꼴 형상, 직사각형 형상 등을 가질 수 있다. 일부 실시예들에서, 템플릿 나노구조체(들)가 후술하는 후속 프로세스들 동안 수용될 수 있는 한, 주 영역(306)의 크기 및 형상은 템플릿 나노구조체(들)의 크기 및 형상과 동일하거나 그보다 클 수 있다. 일부 실시예들에서, 확장 영역들(308)은 주 영역(306)과 비교하여 더 작은 크기를 가질 수 있고/있거나 주 영역(306)의 깊이와 동일하거나, 그보다 크거나 또는 그보다 작은 깊이를 가질 수 있다. 일부 실시예들에서, 확장 영역들(308)은 패터닝 프로세스 동안 주 영역(306)과 함께 형성되고, 따라서 이들은 실질적으로 동일한 깊이를 가질 수 있다. 확장 영역들(308)은 캐비티(304)의 부피를 증가시킨다. 일부 실시예들에서, 각각의 캐비티의 복수의 확장 영역들(308)은 주 영역(306)의 부피의 1%, 2%, 3%, 4%, 5% 또는 그 이상, 바람직하게는 10% 이상의 부피를 갖는다. 일부 실시예들에서, 각각의 확장 영역들(308)은 주 영역(306)의 면적 또는 부피의 1% 내지 30%의 면적 또는 부피를 가질 수 있다.
도 3에 도시된 실시예에서, 확장 영역들(308)은 동일한 직사각형 형상을 갖는다. 일부 다른 실시예들에서, 확장 영역들은 다이아몬드, 삼각형, 나선, 원, 반원, 사다리꼴 또는 캐비티들의 부피를 증가시키는 데 적합하지만 템플릿 나노구조체들을 수용할 수 없는 임의의 다른 규칙적인 또는 비규칙적인 형상들과 같은 다른 형상들을 가질 수 있다. 일부 실시예들에서, 템플릿 나노구조체(들)가 확장 영역 내에 수용될 수 없도록 확장 영역의 폭 또는 길이는 주 영역에 수용되는 템플릿 나노구조체의 폭보다 작을 수 있다. 도 4a 및 도 4b는 다른 형상들 또는 배열들을 갖는 확장 영역들을 갖는 예시적인 캐비티들을 도시한다. 도 4a에 도시된 바와 같이, 8 개의 캐비티(400)가 기판(402) 상에 형성된다. 캐비티들(400)은 빗살 모양으로 배열되는 직사각형 형상의 확장 영역들(408)을 갖는다. 게다가, 각각의 2 개의 이웃하는 캐비티(400)의 확장 영역들(408)은 그들의 인접한 측면들에서 서로에 삽입될 수 있지만 서로 교차하지는 않을 수 있다. 이러한 방식으로, 기판(402) 상의 캐비티들(400)의 밀도를 증가시키기 위해 2 개의 이웃하는 캐비티(400) 사이의 간격이 감소될 수 있다. 일부 실시예들에서, 확장 영역들은 서로 상이한 형상들을 가질 수 있다. 도 4b에 도시된 바와 같이, 3 개의 캐비티(450)가 기판(452) 상에 형성된다. 캐비티들(450) 모두는 6 개의 확장 영역 그룹을 가지며, 각각의 그룹은 제1 폴딩된 확장 영역(458a) 및 제1 폴딩된 확장 영역(458a) 내부에서 폴딩되는 제2 폴딩된 확장 영역(458b)을 포함한다. 확장 영역들(458a 및 458b)의 폴딩된 형상들은 이웃하는 캐비티들(450) 사이의 간격을 감소시킬 수 있고 따라서 기판(452) 상의 캐비티들(450)의 밀도를 증가시킬 수 있다. 도 4a에 도시된 빗살 모양의 확장 영역들 및 도 4b에 도시된 폴딩된 확장 영역들이 예시적이며, 캐비티들의 설계된 형상 및 배열이 전자 빔 리소그래피와 같은 패터닝 프로세스에 의해 제공되는 최소 선폭에 대한 요구 사항을 충족시킬 수 있는 한, 다른 형상들로 변경될 수 있음이 본 기술 분야의 통상의 기술자에 의해 이해될 수 있다.
다시 도 2를 참조하면, 단계(204)에서, 핵산 나노구조체들과 같은 템플릿 나노구조체들은 패터닝된 정렬 층의 하나 이상의 캐비티 내로 확산된다. 템플릿 나노구조체들이 미리 개발된 용액에 함유될 수 있다. 예를 들어, 다단계 등온 반응은 지정된 핵산 나노구조체들을 함유하는 용액을 생성할 수 있다. 일 예에서, DNA 브릭들을 안정화시키기 위한 정제되지 않은 DNA 브릭들, 트리스(트리스(히드록시메틸)아미노메탄)과 같은 완충 재료들, EDTA(ethylene diamine tetraacetic acid)와 같은 뉴클레아제 억제제들 및 MgCl2와 같은 금속염들의 혼합물이 핵산 브릭 결정들을 일종의 핵산 나노구조체들로서 개발하기 위해 미리 정의된 가열 곡선에 따라 인큐베이팅될 수 있다. 일부 실시예들에서, 핵산 나노구조체들은 CNT들과 같은 기능성 나노구조체들로 추가로 개질되거나 데코레이션될 수 있고, 따라서 기능성 재료 나노구조체들을 핵산 나노구조체들 상에 래핑하기 위해 단계(204) 이전에 반응 완충액들에서의 적절한 래핑 프로세스가 수행될 수 있다. 예를 들어, 핵산 나노구조체들을 갖는 용액이 CNT들을 함유하는 NaCl 또는 MgCl2 용액 등과 혼합될 수 있고 후속적으로 인큐베이팅될 수 있다. 기능성 나노구조체들로 데코레이션된 핵산 나노구조체들을 형성하기 위한 보다 상세한 예들은 미국 특허 제10,099,920호를 참조할 수 있으며, 그 내용은 참조에 의해 그 전체가 본 명세서에 포함된다. 그렇지만, 기능성 나노구조체들로 데코레이션되거나 데코레이션되지 않는 임의의 다른 유형들의 템플릿 나노구조체들이, 존재하든 미래에 개발되든 관계없이, 임의의 원하는 방법들로 형성될 수 있으며, 이러한 템플릿 나노구조체들이 실질적으로 그들의 미리 형성된 형상들을 유지하면서 기판 상에서 캐비티들 내로 퇴적될 수 있다는 것이 본 기술 분야의 통상의 기술자에 의해 이해될 수 있다.
일부 실시예들에서, 단백질들과 같은 기능성 나노구조체들이 핵산 나노구조체들 상에 부착될 수 있어, 단백질들의 복잡한 어셈블리들에 대한 생물학적 실험들 및 분자 전자 또는 플라즈몬 회로들의 생성을 가능하게 한다. 또한, 금속(예를 들면, Ag, Au, Cu 또는 Pt), 합금(예를 들면, Ag, Au, Cu, Pt 또는 Si 중 하나 이상을 포함하는 합금들), 반도체(예를 들면, Si, GaAs, InP, MoS2, TiO2), 전도성 금속 산화물들(예를 들면, In2O3, SnO2, Na2Pt3O4), 초전도체들(예를 들면, Yba2Cu3O7, Ti2Ba2Ca2Cu3O10) 및/또는 자기 나노입자들 또는 나노와이어들, 형광 반도체 양자점들 또는 임의의 다른 원하는 나노구조체들이 기능성 나노구조체들로서 핵산 나노구조체들에 부착될 수 있다. 이러한 기능성 나노구조체들은, 기판에 대한 후처리에 따라, 다양한 나노디바이스들, 회로들, 광학 디바이스들 등을 형성하는 데 사용될 수 있다.
일부 실시예들에서, 확산 단계(204)는 패터닝된 정렬 층 상에 용액을 디핑하는 단계 및 기판을 인큐베이팅하는 단계를 더 포함할 수 있다. 디핑 단계와 인큐베이팅 단계는 동시에 또는 순차적으로 실행될 수 있다. 기판을 인큐베이팅하는 것은 템플릿 나노구조체들이 패터닝된 정렬 층에서의 캐비티들 내로 확산하는 데 도움이 된다. 예를 들어, 기판을 인큐베이팅하는 것은 탈수 또는 증발에 의해 구현될 수 있다. 일부 실시예들에서, 템플릿 나노구조체들을 캐비티들 내에 단단히 부착시키기 위한 충분한 시간을 주기 위해, 기판이 결정된 간격, 예를 들면, 5 분, 10 분, 30 분 또는 그 이상 동안 밀봉된 챔버에서 인큐베이팅될 수 있다. 일부 다른 실시예들에서, 용매들을 적어도 부분적으로 증발시키기 위해 기판이 개방 환경 또는 공간에 배치될 수 있다. 확산 단계(204)가 다른 방식들로 구현될 수 있다. 예를 들어, 전기 영동이 템플릿 나노구조체들을 기판 상에 퇴적시키는 데 사용될 수 있다.
도 3을 참조하면, 하부 행은 템플릿 나노구조체(310)로 각각 채워진 3 개의 캐비티(304)를 포함한다. 템플릿 나노구조체들(310)은 캐비티들(304)과 실질적으로 동일한 크기 및 형상을 갖는다. 그와 같이, 템플릿 나노구조체들(310)는 원하는 대로 기판(302) 상에 구속되고 배향된다. 일부 실시예들에서, 템플릿 나노구조체들(310)은 이전에 부착된 기능성 나노구조체 어레이들을 포함할 수 있다. 예를 들어, 서로 평행한 2 개의 CNT(312)가 하부 좌측 캐비티(304)에서의 템플릿 나노구조체(310)에 부착된다. 이러한 방식으로, 2 개의 CNT(312)가 기능성 나노구조체 어레이로서 정밀하게 배치되고 배향될 수 있으며, 이는 하부 중간 및 하부 우측 캐비티들(304)에서의 4 개의 다른 CNT(312)와 함께 더 큰 나노구조체 어레이를 추가로 형성한다.
일부 다른 실시예들에서, 주 영역(306)은 그 안에 배치될 템플릿 나노구조체들의 크기 및 형상보다 큰 크기 및 형상을 가질 수 있다. 예를 들어, 상부 중간 캐비티의 주 영역(306)은 템플릿 나노구조체(314)의 길이보다 큰 길이를 가지며, 따라서 템플릿 나노구조체(314)는 주 영역의 길이 방향으로만 이동할 수 있다. 유사하게, 상부 우측 캐비티(304)의 주 영역(306)은 템플릿 나노구조체(316)의 폭보다 큰 폭을 가지며, 따라서 템플릿 나노구조체(316)는 주 영역의 폭 방향으로만 이동할 수 있다. 이러한 주 영역들이 더 큰 크기를 가질 수 있지만, 기판(302)의 표면을 따라 템플릿 나노구조체들(314 및 316)의 적어도 하나의 병진 자유도가 제한되기 때문에 주 영역들이 템플릿 나노구조체들(314 및 316)을 여전히 배향시킬 수 있음을 알 수 있다. 그와 같이, 그러한 캐비티들을 갖는 패터닝된 정렬 층은 불균일한 길이들을 갖는 템플릿 나노구조체들을 퇴적시키는 데 높은 가능성을 보여주며, 이는 이러한 방법들에서 사용되는 핵산 나노구조체들과 패터닝된 정렬 층 사이의 치수 및 표면 에너지의 정확한 일치를 요구하는 기존의 방법들에서는 불가능하다.
도 3에 도시된 캐비티들의 주 영역들의 적어도 폭 또는 길이는 템플릿 나노구조체들의 폭 또는 길이와 실질적으로 동일하지만, 일부 실시예들에서, 주 영역들은 템플릿 나노구조체들보다 큰 크기 및 형상을 가질 수 있다. 예를 들어, 주 영역들(예를 들면, 직사각형 형상)의 폭과 길이 양쪽 모두가, 제각기, 템플릿 나노구조체들의 폭과 길이보다 크다. 그러한 크기 및 형상의 캐비티들이 내부에 수용되는 템플릿 나노구조체들을 완전히 배향시키지는 않을 수 있지만, 캐비티들의 증가된 부피로 인해 템플릿 나노구조체들이 캐비티들 내로 확산될 가능성이 증가될 수 있다.
확장 영역들(308)은 적어도 하나의 템플릿 나노구조체를 수용할 수 없다. 환언하면, 확장 영역들(308)은, 개별적으로 또는 집합적으로(심지어 주 영역에 의해 연결됨), 템플릿 나노구조체의 전체 구조를 수용할 수 없다. 그와 같이, 템플릿 나노구조체들은 주 영역들 내에만 수용될 수 있고, 주 영역들의 형상들에 따라 추가로 구속될 수 있다. 그렇지만, 각자의 주 영역들과 유체 연통하는 확장 영역들(308)은 캐비티들의 총 부피를 증가시킬 수 있다. 일부 실시예들에서, 하나의 캐비티는, 주 영역만을 갖는 있는 캐비티와 비교하여, 캐비티의 부피를 적어도 5%만큼, 또는 바람직하게는 10%, 20%, 30%, 50%, 100%, 150%, 200% 또는 그 이상만큼 증가시킬 수 있는 확장 영역들을 가질 수 있다. 일부 다른 실시예들에서, 하나 이상의 다른 캐비티가 또한 유사하게 그 각자의 부피들을 증가시키는 확장 영역들을 가질 수 있다. 앞서 언급된 바와 같이, 확장 영역들은 캐비티들의 부피를 상당히 증가시킬 수 있고, 따라서, 그 안에 수용된 템플릿 나노구조체들의 배향을 저하시키지 않으면서, 템플릿 나노구조체들을 캐비티들 내로 확산시키는 프로세스 동안 템플릿 나노구조체(들)를 포함할 가능성을 개선시킬 수 있다.
도 5는 본 출원의 실시예에 따른 기판(502) 상의 다른 예시적인 패터닝된 정렬 층(500)을 도시한다. 도 3에 도시된 해당 캐비티들(304)과 유사하게, 패터닝된 정렬 층(500)에서의 캐비티들은 그 각자의 부피들을 증가시키기 위해 다수의 확장 영역들을 가져, 그 안에 템플릿 나노구조체들을 포함하도록 수율을 개선시킨다.
도 5에 도시된 바와 같이, 4 개의 캐비티가 패터닝된 정렬 층(500)에 형성되고, 캐비티들 각각은 그 각자의 주 영역들 내의 2 개의 템플릿 나노구조체로 채워진다. 구체적으로, 상부 좌측 캐비티(504a)는 캐비티(504a)의 주 영역(506a)보다 짧은 길이를 갖는 2 개의 템플릿 나노구조체(510a 및 510b)로 채워진다. 그렇지만, 2 개의 템플릿 나노구조체(510a 및 510b) 각각은 주 영역(506a)의 폭의 절반과 실질적으로 동일한 폭를 가지며, 따라서 이들이 주 영역(506a) 내에 서로 평행하게 수용될 때, 이들의 배향은 일반적으로 고정되고 변경될 수 없다. 유사하게, 상부 우측 캐비티(504b)가 또한 주 영역(506b)보다 짧은 2 개의 템플릿 나노구조체(510c 및 510d)로 채워진다. 템플릿 나노구조체들(510a 및 510b)과 상이하게, 템플릿 나노구조체들(510c 및 510d)은 길이 방향으로 서로 정렬되지 않는다. 그렇지만, 이러한 템플릿 나노구조체들(510c 및 510d)에 데코레이션되는 기능성 나노구조체들이, 도 3에 도시된 CNT들(312)과 같이, 길이 방향으로 배치되는 경우, 그러한 비정렬은 그에 기초한 나노디바이스들 또는 회로들의 추가 제조에 크게 영향을 미치지 않을 수 있다. 일부 바람직한 실시예들에서, 패터닝된 정렬 층에서의 캐비티들의 주 영역들은 원하는 수 및 크기의 템플릿 나노구조체들을 수용하도록 정밀하게 설계될 수 있다. 예를 들어, 좌측 하부 캐비티(504c)는 템플릿 나노구조체들(510e 및 510f)의 길이와 실질적으로 동일한 길이 및 템플릿 나노구조체들(510e 및 510f)의 폭의 실질적으로 2 배의 폭을 가질 수 있다. 이러한 방식으로, 조립된 나노구조체들(510e 및 510f)은 기판(502)의 표면을 따라 자유도 없이 주 영역(504c) 내에 구속된다.
도 6은 본 출원의 실시예에 따른 기판(602) 상의 다른 예시적인 패터닝된 정렬 층(600)을 도시한다. 도 6에 도시된 바와 같이, 정렬 층(600)은 삼각형 루프의 형상으로 된 템플릿 나노구조체(610)를 수용하기 위한 캐비티들(604)을 갖는다. 캐비티(604)의 주 영역(606)은 유사하게 템플릿 나노구조체(610)의 윤곽에 맞는 삼각형 형상이다. 게다가, 다수의 평행사변형 또는 삼각형 확장 영역들(608)은, 제각기, 캐비티(604)의 부피를 증가시키기 위해 삼각형 주 영역(606)의 3 개의 측면으로부터 연장된다.
도 7은 본 출원의 실시예에 따른 기판(702) 상의 다른 예시적인 패터닝된 정렬 층(700)을 도시한다. 도 7에 도시된 바와 같이, 정렬 층(700)은 2 개의 캐비티(704)을 가지며, 그 각각은 그 안에 함께 조립된 4 개의 삼각형 템플릿 나노구조체(710)를 수용하기 위한 것이다. 캐비티(704)의 주 영역(706)은 조립된 4 개의 템플릿 나노구조체(710)의 윤곽에 맞는 삼각형 형상이다. 게다가, 다수의 평행사변형 또는 직사각형 확장 영역들(708)은 캐비티(704)의 부피를 증가시키기 위해 삼각형 주 영역(706)의 3 개의 측면으로부터 연장된다. 확장 영역들(708)은 템플릿 나노구조체들(710)이 캐비티들(704) 내로 축적되고 확산되는 것을 도울 수 있기 때문에, 삼각형 템플릿 나노구조체들(710)을 원하는 대로 더 큰 삼각형 형상으로 조립하는 것이 더 쉽다.
도 2를 다시 참조하면, 일부 실시예들에서, 단계(204) 이전에, 방법(200)은 템플릿 나노구조체에 대한 기판의 표면의 접착성을 개선시키기 위해 기판을 분화시키는 단계를 포함할 수 있다. 예를 들어, 패터닝된 정렬 층을 갖는 기판의 건식 산화 에칭은 캐비티들을 통해 노출되는 기판의 표면을 처리하는 데 사용될 수 있다. 분화 단계에서 다양한 분화 프로세스들이 사용될 수 있음이 이해될 수 있다. 예를 들어, 일부 실시예들에서, 기판의 글로 방전, 즉, 기판에 충격을 가하는 산소 플라스마와 같은 물리적 분화가 또한 사용될 수 있다.
템플릿 나노구조체들이 패터닝된 정렬 층의 캐비티들 내로 확산되는 단계(204) 후에, 패터닝된 정렬 층이 단계(206)에서 기판으로부터 제거될 수 있고, 기판 상에 부착된 템플릿 나노구조체만을 남기게 된다. 일부 실시예들에서, 패터닝된 정렬 층은 리프트오프 프로세스를 사용하여 제거될 수 있다. 단계(204)에서 패터닝된 정렬 층의 상부에 부착되는 일부 템플릿 나노구조체들이 있을 수 있음이 본 기술 분야의 통상의 기술자에 의해 이해될 수 있다. 그와 같이, 템플릿 나노구조체들의 이러한 부분이 또한 패터닝된 정렬 층과 함께 제거될 수 있다.
도 8a 및 도 8b는, 제각기, 패터닝된 정렬 층(800)을 갖는 예시적인 기판(802)과 패터닝된 정렬 층을 갖지 않는 예시적인 기판(802)을 도시한다. 도 8a 및 도 8b에 도시된 바와 같이, 패터닝된 정렬 층(800)을 제거한 후에, 남아 있는 템플릿 나노구조체들(810)은 제거된 패터닝된 정렬 층(800)에 의해 정의되는 원래의 위치 관계를 유지하는 나노구조체 어레이를 형성한다. 게다가, 템플릿 나노구조체들(810) 각각은 CNT들과 같은 2 개의 기능성 나노구조체(812)로 데코레이션되어 있다. 일부 실시예들에서, 도 8d에 도시된 바와 같이, 기판(802) 상에 기능성 나노구조체들(812)만을 남기기 위해 템플릿 나노구조체들(810)의 비기능성 부분들(즉, 기능성 나노구조체들이 없음)이 추가로 제거될 수 있다. 예를 들어, 템플릿 나노구조체들(810)이 핵산 나노구조체들일 때, 핵산 나노구조체들의 핵산 분자들은 과산화수소수와 같은 산화제 용액에 의해 제거될 수 있다. 바람직하게는, 핵산 분자들을 제거하기 전에, 기판(802) 상에 핵산 나노구조체들(810), 특히 기능성 나노구조체들(812)을 고정시키기 위해 기판(802) 상에 특정 고정 구조체들이 형성될 수 있다. 예를 들어, 도 8c에 도시된 바와 같이, 기능성 나노구조체들(812) 위에 중첩되는 금속 바들, 폴리실리콘 바들 또는 다른 무기 재료 바들(811)이, 도 8c에 도시된 바와 같이, 핵산 나노구조체가 덮이지 않은 기판(802)의 표면 상에 고정되는 앵커들로 형성될 수 있다. 핵산 나노구조체들(810)이 제거될 때 고정 구조체들은 기판 상에 남아 있을 수 있다. 고정 구조체에 대한 추가 세부 사항들에 대해서는, 2020년 3월 31일에 제출된 발명의 명칭이 "Method for forming nanostructure and field effect transistor device on substrate"인 PCT 출원 제PCT/CN2020/082375호 및 2020년 4월 1일에 제출된 발명의 명칭이 "Method for forming nanostructure and field effect transistor device on substrate"인 다른 PCT 출원 제PCT/CN2020/082778호가 참조될 수 있으며, 이들의 전체 내용은 참조에 의해 본 명세서에 포함된다.
일부 실시예들에서, 기판 상에 부착되는 템플릿 나노구조체들이 기능성 나노구조체들로 데코레이션되지 않고, 템플릿 나노구조체들 자체의 템플릿 부분(예를 들면, 핵산 나노구조체들)이 나노구조체 어레이를 형성하는 원하는 나노구조체들이라는 것이 이해될 수 있다. 그와 같이, 위에서 설명된 템플릿 나노구조체들의 템플릿 부분의 제거가 필요하지 않을 수 있고 어떤 다른 후처리가 기판 상의 템플릿 나노구조체들에 적용될 수 있다. 유사하게, 템플릿 부분과 기능성 나노구조체들 양쪽 모두가 요망될 때, 템플릿 부분의 제거가 필요하지 않을 수 있다. 일부 실시예들에서, 템플릿 부분 또는 기능성 나노구조체들 중 어느 하나 또는 양쪽 모두는 2 개 이상의 물질을 포함할 수 있고, 템플릿 부분 및 기능성 나노구조체들의 물질들 중 하나 이상을 제거하는 것이 수행될 수 있다. 예를 들어, 기능성 나노구조체들은 핵산 템플릿 나노구조체들에 부착될 수 있는 DNA 래핑된 CNT들일 수 있고, 기판 상에 CNT들만을 남기기 위해 CNT들을 래핑하는 DNA들이 핵산 템플릿 나노구조체들과 함께 제거될 수 있다.
예 1
핵산 나노구조체들로 구성된 샘플 나노구조체 어레이는 본 출원의 실시예에 따른 방법을 사용하여 생성되었다. 구체적으로, 0.35 cm2 크기의 실리콘 기판(300 nm 두께의 SiO2로 코팅됨)이 PMMA 포토레지스트(모델 번호: Allresist GmbH의 AR-P 672.045)로 스핀 코팅되었다. 전자 빔 리소그래피(모델 번호: Raith GmbH의 Voyager, 0.9 nA 전류에서 325 μC/cm2의 노출 선량을 가짐)를 사용하여 원하는 캐비티들을 형성하기 위해 PMMA 포토레지스트가 패터닝되었다. 이어서 PMMA 포토레지스트의 노출된 부분을 제거하기 위해 패터닝된 PMMA 포토레지스트 층이 현상 용액(메틸이소부틸 케톤(MIBK)과 이소프로필 알코올(IPA)의 1:3 혼합물) 속에서 현상되었다. 그 후에, 기판이 IPA로 헹굼되고 질소로 건조되었다. 도 9a 및 도 9b는 기판 상의 패터닝된 PMMA 포토레지스트 층에서의 캐비티들에 대한 SEM 이미지들을 도시한다. 도 9a 및 도 9b에 도시된 바와 같이, 캐비티들 각각은 가늘고 긴 주 영역 및 주 영역으로부터 횡방향으로 연장되는 다수의 확장 영역들을 갖는다. 스케일 바는 도 9a에서 40 μm이고, 도 9b에서 2 μm이다. 패터닝 후에, SEM 이미징의 하나의 기입 필드 내의 패터닝된 PMMA 포토레지스트 층은 5×104 개의 PMMA 캐비티(표면 밀도 ~2×107 캐비티 수/cm2)를 갖는다. 각각의 PMMA 캐비티는 2.5 μm의 길이, 180 내지 250 nm의 폭, 및 150 nm의 깊이를 나타내었다. 확장 영역들이 캐비티들의 부피를 상당히 증가시킨다는 것을 알 수 있다.
다음으로, CNT 데코레이션된 DNA 나노구조체들의 용액(5 uL)이 패터닝된 PMMA 포토레지스트 상에 디핑되었고, 기판이 밀봉된 챔버에서 2 시간 동안 보관되었다. CNT 데코레이션된 DNA 나노구조체들 각각은 16 nm의 규정된 CNT간 피치를 갖는 조립된 고정 폭 CNT 어레이와 2 개의 CNT를 포함한다. 이 프로세스 동안, DNA 나노구조체들은 패터닝된 PMMA 포토레지스트 층에서의 캐비티들 내로 확산되었다. 이어서 기판이 건조되었고, 아세톤 속에서의 PMMA 리프트오프가 뒤따랐으며, 기판 상의 캐비티들 내에 이전에 확산된 DNA 나노구조체들만을 남겼다. 도 10은 PMMA 포토레지스트 층의 리프트오프 후에 기판 상에 형성되는 CNT 데코레이션된 DNA 나노구조체들에 대한 광학 및 SEM 이미지들을 도시한다. 도 10에 도시된 바와 같이, 좌측 상부 이미지는 0.35 cm2 크기의 실리콘 기판의 광학 이미지이다. 나머지 3 개의 이미지는 DNA 나노구조체들을 갖는 실리콘 기판의 축소 및 확대(직사각형 상자들은 확대된 뷰를 위한 선택된 구역들을 나타냄)된 SEM 이미지들이다. 스케일 바는, 제각기, 좌측 하부 이미지에서 10 μm, 중간 이미지에서 1μm, 그리고 우측 이미지에서 500 nm이다. 우측 이미지에서의 화살표들은 DNA 나노구조체들을 나타낸다. DNA 나노구조체들이 (도 9a 및 도 9b에 도시된 캐비티 배열에 대해) 원하는 대로 정밀하게 배치되고 배향되는 것을 알 수 있다.
SEM 기반 카운팅에서, 패터닝된 PMMA 포토레지스트 층에서의 초기 PMMA 캐비티들 중 85% 초과(~600 개의 캐비티가 카운팅됨)가 CNT 데코레이션된 DNA 나노구조체들에 의해 점유되었다. DNA 나노구조체들의 종방향 축과 기판 상의 PMMA 캐비티들의 길이 방향 사이의 차이로서 정의되는 측정된 각도 분포는 점유된 600 개의 캐비티 내에 남아 있는 DNA 나노구조체들 모두에 대해 56%가 ±1° 이내에 있었고, 90%가 ±7° 이내에 있었다. 측정된 각도 분포는 PMMA 캐비티들의 제조 결함들, DNA 배치 동안의 변동, 및 PMMA 리프트오프 동안의 교란으로 인한 영향들을 결합하였다. 특히, DNA 템플릿 기반 무기 재료들의 대규모 배치에서의 이전의 보고와 비교할 때 각도 분포가 상당히 개선되었다(A. M. Hung et al., Large-area spatially ordered arrays of gold nanoparticles directed by lithographically confined DNA origami, Nature Nanotech. 5, 121-126 (2010) 참조).
DNA 나노구조체들의 길이들과 PMMA 캐비티들의 종횡비 양쪽 모두는 각도 분포에 영향을 미칠 수 있다. 보다 긴 DNA 나노구조체들(길이 > 1 μm)은 보다 짧은 DNA 나노구조체들(길이 < 500 nm, 1°± 11°)의 각도 분포보다 좁은 각도 분포(0°± 3.4°)를 나타낼 수 있다. 도 11은 DNA 나노구조체들의 길이들에 대한 PMMA 캐비티들 내로 확산되는 정렬된 DNA 나노구조체들의 각도 분포의 플롯을 도시한다. 추가적으로, 보다 높은 길이 대 폭 종횡비(예를 들면, 10 이상)를 갖는 PMMA 캐비티들은 보다 낮은 종횡비(예를 들면, 1 내지 2 이하)를 갖는 PMMA 캐비티보다 나은 배향 제어성을 제공할 수 있다. 따라서, 각도 분포를 더욱 개선시키기 위해, 보다 긴 DNA 나노구조체들은 물론 PMMA 캐비티들의 보다 높은 길이 대 폭 종횡비가 유리할 수 있다. 일부 실시예들에서, 기판 상에 퇴적될 이방성 형상의 핵산 나노구조체들(예를 들면, 가늘고 긴 핵산 나노구조체들)은 500 nm 이상, 또는 바람직하게는 1 μm, 2 μm, 5 μm 또는 그 이상의 길이를 가질 수 있다. 더욱이, 일부 실시예들에서, 패터닝된 정렬 층 내의 캐비티들의 길이 대 폭 종횡비는 2 이상, 또는 바람직하게는 5, 10, 20, 30 또는 그 이상일 수 있다.
일반적으로, 본 출원의 실시예들에 따른 방법들로, 이방성 바이오 또는 비-바이오 나노구조체 어레이들은 센티미터 스케일 기판들에 걸쳐 사전 제조된 캐비티들 내에 정렬되고 부착될 수 있다. 일부 바람직한 실시예들에서, 나노구조체 어레이들의 효과적인 공간적 구속 및 배향이 달성될 수 있으며, 이는 규칙적인 나노구조체들 및 불규칙적인 나노구조체들 양쪽 모두에 적용 가능하다.
예 2
예 2는 본 출원의 실시예들에 따른 방법들이 사용될 수 있는 고성능 트랜지스터들을 구성하기 위한 예이다.
계획된 고성능의 에너지 효율적인 전계 효과 트랜지스터들(FET들)(참고문헌 1, 참고문헌 2)에서, 균일한 간격의 작은 피치(개별 FET 내의 2 개의 인접한 채널 사이의 간격) 반도체 채널들이 종종 요구된다. 보다 작은 채널 피치는, 탄소 나노튜브들(CNT들)과 같은, 저차원 반도체들에서 강화된 파괴적 단거리 스크리닝 및 정전기 상호 작용들의 위험으로, 보다 높은 집적 밀도 및 온-상태 성능에 이르게 하는 반면(참고문헌 3); 균일한 간격의 정렬은 온 상태와 오프 상태 사이의 스위칭에 영향을 미치는 채널 무질서를 최소화한다(참고문헌 4). 따라서, 고밀도 CNT 박막들이 Si FET들과 필적하는 온-상태 성능(참고문헌 5, 참고문헌 6)을 나타내지만, 어레이들에서의 무질서로 인해 저하된 게이트 변조 및 증가된 문턱전압 이하 스윙(참고문헌 3, 참고문헌 5)이 관찰된다.
DNA들과 같은 바이오 분자들(참고문헌 7, 참고문헌 8)이 CNT들을 규정된 어레이들로 구성하는 데 사용될 수 있다(참고문헌 9 내지 참고문헌 11). SHINE(spatially hindered integration of nanotube electronics)에 기초하여, 바이오 제조는 리소그래피 실현 가능성 이상으로 균일한 간격의 채널 피치를 더 스케일링한다(참고문헌 12). 그렇지만, 바이오 템플릿 기반 CNT FET들(참고문헌 12 내지 참고문헌 14) 중 어느 것도 리소그래피(참고문헌 15) 또는 박막 접근 방식들(참고문헌 3, 참고문헌 5, 참고문헌 6, 참고문헌 16 내지 참고문헌 18)로부터 구성된 것들과 필적하는 성능을 나타내지 않았다. 한편, 바이오 템플릿 기반 재료들의 표면 배치 동안, 넓은 배향 분포들(참고문헌 19)은 그들의 대규모 정렬을 방해한다.
여기에서, 우리는 나노미터 정밀도의(nanometer-precise) 바이오 분자 어셈블리들의 작은 영역들이 솔리드 스테이트 고성능 전자장치의 큰 어레이들에 통합될 수 있음을 제시한다. 우리는 SHINE을 통해 조립되는 평행한 반도체 CNT 어레이들을 모델 시스템으로 사용하였다(참고문헌 12). FET 채널 계면에서, 우리는 고농도 DNA/금속 이온들에 의해 유도되는 더 낮은 온-상태 성능을 관찰하였다. 고정 후 헹굼 접근 방식을 사용하여, 우리는 CNT 정렬을 저하시키지 않으면서 오염물을 제거하였다. 균일한 CNT간 피치 및 깨끗한 채널 계면에 기초하여, 우리는 높은 온-상태 성능 및 빠른 온/오프 스위칭을 동시에 나타내는 솔리드 스테이트 다중 채널 PMOS(p-channel metal-oxide-semiconductor) CNT FET들을 구성하였다. CNT 데코레이션된 DNA 템플릿들의 배치를 공간적으로 구속하기 위해 리소그래피로 정의된 폴리메틸 메타크릴레이트(PMMA) 캐비티들을 사용하여, 우리는 0.35-cm2 면적 기판에 걸쳐 규정된 기하형태들을 갖는 정렬된 어레이들을 실증하였다. 생물학-전자장치 계면에 고성능 초소형 디바이스들을 구축하는 것은 나노미터부터 센티미터까지의 어레이 확장성을 갖는, 다중화된 바이오 분자 센서들(참고문헌 20) 및 3D FET들과 같은, 포스트 Si 시대에서의 다양한 응용들을 가능하게 할 수 있다.
우리는 DNA 기반 SHINE(참고문헌 12)를 사용하여 DNA 템플릿 기반 CNT 어레이들을 조립하였다. 우리는 DNA 템플릿들을 제거하기 위해 고정 후 헹굼 접근 방식(도 12A)을 적용하였다. 표면 퇴적된 DNA 템플릿 기반 CNT 어레이들로부터 시작하여, DNA 템플릿 기반 CNT 어레이들의 양쪽 단부들이 퇴적된 금속 바들을 갖는 Si 웨이퍼 상에 먼저 고정되었다(도 12A에서의 첫 번째 단계). DNA 나선구조들 내의 DNA 템플릿들 및 고농도 금속 염들(1 내지 2 M)이 물과 저농도 H2O2로 순차적으로 헹굼하는 것을 통해 조심하여 제거되었다(도 12A 및 도 18에서의 두 번째 단계). 조립된 CNT들의 CNT간 피치 및 정렬 품질이 헹굼 동안 저하되지 않았다(도 12B, 도 16 및 도 17).
채널 계면에서 단일 가닥 DNA들(ssDNA들)의 영향을 조사하기 위해, 우리는 먼저 소스 전극 및 드레인 전극을 헹굼된 CNT 어레이들 상에 제조하였다(도 12C, 왼쪽). 다음으로, ssDNA들이 미리 정의된 채널 구역에만 도입되었다(도 12C에서의 첫 번째 단계, 200 nm의 채널 길이). 마지막으로, HfO2의 게이트 유전체 및 Pd의 게이트 전극이 순차적으로 제조되었다(도 12C 및 도 19에서의 두 번째 단계 및 세 번째 단계).
우리가 구축한 19 개의 FET 중에서, 63%(19 개 중 12 개)가 전형적인 게이트 변조를 보여주었다(Ion/Ioff가 103을 초과하였다)(도 20). 다른 7 개의 디바이스는 Ion/Ioff< 5를 나타내었으며, 이는 어레이 내에 금속성 CNT들이 존재하는 것으로 인해 야기되었다. -0.5 V의 소스-드레인 바이어스(Vds)에서, 하나의 전형적인 다중 채널 DNA 함유 CNT FET(도 12D)는 약 -2 V의 문턱 전압(Vth), -3 V의 게이트-소스 바이어스(Vgs)에서 50 μA/μm의 온-전류 밀도(CNT간 피치로 정규화됨), 146 mV/decade의 문턱전압 이하 스윙, 23 μS/μm의 피크 트랜스컨덕턴스(gm), 및 0.10 mS/μm의 온-상태 컨덕턴스(Gon)를 나타내었다. 12 개의 작동 가능 FET 모두에 걸친 통계는 -2 ± 0.10 V의 Vth 분포, 4 내지 50 μA/μm의 온-전류 밀도, 및 164 ± 44 mV/decade의 문턱전압 이하 스윙을 나타내었다(도 20A). 전달 성능은 반복된 측정들 동안 안정적이었다(도 20C).
우리는 ssDNA들을 열적으로 분해하기 위해 진공 하에서 400 ℃에서 30분 동안 위의 DNA 함유 FET들을 어닐링하였으며(참고문헌 22), 이어서 전달 성능을 다시 특성 분석하였다. 어닐링되지 않은 샘플들과 비교하여, 열 어닐링(도 12D, 도 19 및 도 29)은 평균 Vth를 약간 이동시켰으며(약 0.35V, 어닐링 후에 -1.65 ± 0.17 V의 Vth), 평균 문턱전압 이하 스윙을 ~70 mV/decade만큼 증가시켰다(어닐링 후에 230 ± 112 mV/decade의 문턱전압 이하 스윙). gm 및 Gon을 포함한, 다른 온-상태 성능은 물론, FET 모폴로지가 어닐링 후에 실질적으로 변하지 않았다.
바이오 템플릿들로부터 고성능 CNT FET들을 구축하기 위해, 우리는, ssDNA들을 도입하는 대신에, 복합 게이트 유전체(Y2O3 및 HfO2)를 헹굼된 채널 구역에 퇴적시켰다(도 13의 A 및 B, 도 23 및 도 24). 구성된 모든 FET들 중에서, 54%(11 개 중 6 개)가 게이트 변조를 보여주였다(도 25). 11 개의 FET 중 다른 5 개는 채널 내에 하나 이상의 금속 CNT를 포함하였다(도 28). 동일한 제조 프로세스를 사용하여, 우리는 또한 전달 성능을 비교하기 위해 다른 9 개의 작동 가능 단일 채널 DNA 비함유 CNT FET를 구성하였다(도 21). 가장 높은 온-상태 성능을 갖는 단일 채널 CNT FET(채널 길이 ~200 nm)는 문턱전압 이하 스윙의 열이온 한계(즉, 60 mV/decade)에서 10 μA/CNT(-0.5 V의 Vds)의 온-전류를 나타내었다(도 13C 및 도 22).
-0.5V의 Vds에서, 가장 높은 온-상태 성능을 갖는 다중 채널 DNA 비함유 CNT FET(채널 길이 ~200 nm, 24 nm의 CNT간 피치)(도 13D 및 도 26)는 -0.26 V의 Vth, 154 μA/μm(-1.5 V의 Vgs에서)의 온-전류 밀도, 및 100 mV/decade의 문턱전압 이하 스윙을 나타내었다. gm 값 및 Gon 값은, 제각기, 0.37 mS/μm 및 0.31 mS/μm였다. gm-Vgs 곡선에서의 잡음은 복합 게이트 구성체 내에서의 열 잡음 및 무질서 및 산란으로 인해 발생할 수 있다. 온-상태 전류는 -0.8 V의 Vds에서, 0.45 mS/μm의 gm 및 110 mV/decade의 문턱전압 이하 스윙과 함께, ~250 μA/μm로 더 증가하였다.
채널 길이가 100 nm로 스케일링되었을 때, 우리는 300 μA/μm(-0.5 V의 Vds 및 -1.5 V의 Vgs에서) 및 160 mV/decade의 문턱전압 이하 스윙을 달성하였다(도 27). Gon 값 및 gm 값 양쪽 모두는 따라서 0.6 mS/μm로 증진되었다. 60% 더 작은 CNT 밀도((참고문헌 28, 참고문헌 29)에서의 ~40 CNT 수/μm 대 100 초과 CNT 수/μm)에서도, DNA 비함유 CNT FET들은 정렬된 화학적 기상 퇴적(CVD) 성장한 CNT 어레이들로부터의 박막 FET들에 필적하는 Ids를 나타내었다(참고문헌 28, 참고문헌 29). DNA 및 금속 이온들과 같은, 오염물들의 효과적인 제거 및 보다 짧은 채널 길이는 높은 Ids에 기여하였다. 특히, 이전의 연구는 CNT들을 소스 및 드레인 전극들에 직접 고정시켰지만(참고문헌 13), 오염물이 전극 접촉 구역들로부터 완전히 제거될 수 없기 때문에, 온-상태 성능(gm 및 Gon)이 10배만큼 감소하였다.
유사한 채널 길이 및 Vds(즉 -0.5 V)에서, 우리는 CVD 성장한 또는 중합체 래핑된 CNT들을 사용하는 종래의 박막 FET들과 대조하여 현재 전달 성능(즉, gm 및 문턱전압 이하 스윙)을 벤치마킹하였다(참고문헌 3, 참고문헌 5, 참고문헌 16 내지 참고문헌 18, 참고문헌 23 내지 참고문헌 27)(도 13E, 도 30 및 도 31). 높은 온-상태 성능(약 0.37 mS/μm의 gm) 및 빠른 온/오프 스위칭(약 100 mV/decade의 문턱전압 이하 스윙)이 동일한 솔리드 스테이트 DNA 템플릿 기반 FET 내에서 동시에 달성될 수 있는 반면; 유사한 문턱전압 이하 스윙(~100 mV/decade)을 갖는 박막 CNT FET들은 50% 초과만큼 더 작은 gm을 나타내었다(도 30).
게다가, 다중 채널 CNT FET들(103 mV/decade의 평균 값)과 단일 채널 CNT FET들(도 22에서 86 mV/decade의 평균 값) 사이의 문턱전압 이하 스윙 차이는 17 mV/decade로 감소되었다. 이론적 시뮬레이션들은, 동일한 게이트 구성체들 하에서, CNT들의 불균일한 직경(참고문헌 6) 및 정렬 무질서(교차 CNT들을 포함함)(참고문헌 5)는 문턱전압 이하 스윙을 상승시킨다(참고문헌 4)는 것을 암시한다. 우리는 AFM 이미지들(도 15)와 TEM 이미지들(도 14)에서 DNA 래핑된 CNT들의 넓은 직경 분포를 관찰하였다. 따라서, 위에서의 작은 문턱전압 이하 스윙 차이는 효과적인 게이트 변조 및 SHINE을 사용한 균일한 간격의 CNT 정렬(참고문헌 12), 즉 채널 구역 내에서 교차/번들링 CNT들의 부재를 나타내었다.
작동 가능 다중 채널 DNA 비함유 FET들 모두에 걸친 통계는 -0.32 ± 0.27 V의 Vth, 25 내지 154 μA/μm의 온-전류 밀도(-0.5 V의 Vds 및 -1.5 V의 Vgs에서), 및 103 ± 30 mV/decade의 문턱전압 이하 스윙을 나타내었다. FET들 내의 상이한 양의 좁은 CNT들(즉, 직경 < 1 nm)은 온-전류 밀도의 넓은 분포로 이어졌다. 쇼트키 장벽과 밴드 갭은 CNT 직경이 좁을수록 증가하기 때문에, 직경이 1.4 nm 초과인 것보다 더 낮은 CNT 컨덕턴스가 종종 관찰된다(참고문헌 30, 참고문헌 31).
DNA 함유 FET들과 DNA 비함유 FET들 사이의 전달 성능 차이들을 비교할 때(도 29), 우리는 크게 음으로 이동된 Vth(-2 V 내지 -0.32 V), 양의 Vgs에서 더 높은 Ids(대체로 10 내지 200 nA/μm 대 0.1 내지 10 nA/μm), 및 한 자릿수 초과만큼 더 작은 gm(4 내지 50 μS/μm 대 70 내지 370 μS/μm)을 관찰하였다. 따라서, 다중 채널 FET들 내의 고농도 ssDNA들은 전달 성능을 저하시켰다. 열 어닐링은, 금속 포스페이트들과 같은, 불용성 어닐링 생성물들의 존재로 인해 영향을 완전히 제거하지는 않았다(참고문헌 22).
CNT 데코레이션된 DNA 템플릿들이 평평한 Si 웨이퍼 상에 퇴적되었을 때, 구속되지 않은 표면 회전을 통해 DNA 템플릿들의 랜덤한 배향들이 형성되었다. 우리는 3D 중합체 캐비티들을 사용하여 대면적 배치 동안 표면 배향을 구속하는 것에 의해 이 문제를 해결하였다. 우리는 먼저 16 nm의 규정된 CNT간 피치(어레이당 2 개의 CNT)를 갖는 고정 폭 CNT 어레이들(도 32)을 조립하였다. 다음으로, PMMA 코팅된 Si 기판 상의 전형적인 500 μm x 500 μm 기입 필드(write-field)(0.35 cm2 기판 상의 20 개 초과의 기입 필드)에서, 우리는 조밀하게 정렬된 총안형 난간(crenellated parapet) 유사 PMMA 캐비티들(캐비티 밀도 ~2×107 캐비티 수/cm2)을 제조하였다. z 방향을 따른 최소 및 최대 설계 폭들은, 제각기, 180 및 250 nm였다.
DNA 퇴적 및 PMMA 리프트오프 후에(도 10), 초기 캐비티들(~600 개의 캐비티가 카운트되었음) 중 85% 초과가 DNA 템플릿들에 의해 점유되었다(도 10, 도 22). DNA 템플릿들의 종방향 축과 기판의 x 방향 사이의 차이로서 정의되는, 측정된 각도 분포는, 600 개의 캐비티 사이트 내의 남아 있는 DNA 템플릿들 모두의 주사 전자 현미경(SEM) 기반 카운팅에 따라, 56%가 ±1° 이내에 있었고 90%가 ±7° 이내에 있었다(도 10). 이 값은 PMMA 캐비티 사이트들의 제조 결함들, DNA 배치 동안의 변동, 및 PMMA 리프트오프로 인한 임의의 교란으로부터의 개선 가능한 영향들을 포함하였다. 특히, 각도 분포는 DNA 템플릿 기반 재료들의 이전의 대규모 배치에 비해 여전히 개선되었다(참고문헌 19). CNT들이 SEM에서는 보이지 않았는데, 그 이유는 CNT들이 DNA 트렌치들 내에 매립되어 있었고 DNA 나선구조들에 의해 SEM 검출기로부터 차폐되었기 때문이다.
DNA 템플릿들의 길이들과 PMMA 캐비티들의 종횡비 양쪽 모두는 각도 분포에 영향을 미쳤다. 보다 긴 DNA 템플릿들(길이 > 1 μm)은 보다 짧은 DNA 템플릿들(길이 < 500 nm, 도 10에서 1° ± 11°)의 각도 분포보다 좁은 각도 분포(도 10에서 0° ± 3.4°)를 나타내었다. 추가적으로, 보다 높은 길이 대 폭 종횡비(즉, 도 10에서 10)를 갖는 PMMA 캐비티들은 보다 낮은 종횡비(즉, 도 34에서 1)를 갖는 PMMA 캐비티보다 나은 배향 제어성을 제공하였다. 따라서, 각도 분포를 더욱 개선시키기 위해, 보다 긴 DNA 템플릿들은 물론 PMMA 캐비티들의 보다 높은 길이 대 폭 종횡비가 유리하였다. PMMA 캐비티들이 DNA 템플릿들보다 넓기 때문에, 우리는 몇 개의 PMMA 캐비티 내에서 최대 3 개의 DNA 템플릿은 물론, x 방향 및 z 방향을 따라 DNA 템플릿들의 오프셋을 관찰하였다. 특히, 포화된 DNA 용액의 경우에도, DNA 템플릿들이 PMMA 캐비티들을 완전히 덮지는 못하였다.
DNA 구조체들과 동일한 형상 및 치수를 갖는 2차원 친수성 표면 패턴들은 퇴적된 DNA 구조체들의 배향을 좌우할 수 있다(참고문헌 32). 그렇지만, 가변 길이들을 갖는 DNA 템플릿들에 적응적인 패턴들을 설계하는 것은 어렵다. 대조적으로, 효과적인 공간적 구속은 주로 DNA 템플릿들의 길이들 및 PMMA 캐비티들의 종횡비에 의존하며, 불규칙한 템플릿 길이들에 적용 가능하다. 따라서, 이방성 바이오 템플릿 기반 CNT 어레이들은 캐비티들의 길이 방향을 따라 정렬될 수 있다(도 35).
온-상태 성능을 더욱 증진시키기 위해, CNT간 피치를 10 nm 이하로 스케일링하는 것이 유리할 수 있다. 그렇지만, 2 nm CNT간 피치에서, 강화된 정전기 상호 작용들은 온/오프 스위칭에 영향을 미칠 수 있다. 따라서, CNT간 피치와 CNT FET들의 성능 메트릭들 간의 상관 관계가 검증될 필요가 있다. 종래의 리소그래피 및 블록 공중합체들의 유도 조립(directed assembly)을 통한 대면적 제조와 결합하여, 바이오 분자 조립은 넓은 면적에 걸쳐 프로그래밍 가능한 전자장치에 대한 고 분해능 패러다임을 제공할 수 있다. 하이브리드 전자-생물학 디바이스들은 또한 전기 자극들 및 생물학적 입출력들을 통합할 수 있어, 초소형 센서들 또는 바이오 액추에이터들을 생성할 수 있다.
예 2에 대한 재료들 및 실험 방법들
1. 원자력 현미경(AFM)
7 uL의 준비된 CNT 데코레이션된 DNA 템플릿 용액이 1 cm2 크기의 실리콘 칩 상에 퇴적되었고, 50%, 95%, 및 99.5% 에탄올 속에서의 단계적인 헹굼이 뒤따랐다. 샘플이 태핑 모드를 통해 Multimode SPM(Vecco)에서 이미징되었다.
2. 주사 전자 현미경(SEM)
7 uL의 준비된 CNT 데코레이션된 DNA 템플릿 용액이 1 cm2 크기의 실리콘 칩 상에 퇴적되었고, 50%, 95%, 및 99.5% 에탄올 속에서의 단계적인 헹굼이 뒤따랐다. 건조된 실리콘 칩이 고진공 하에서 5kV에서 작동되는 HITACHI S-4800 시스템에서 이미징되었다.
3. 투과 전자 현미경(TEM)
0.6 uL의 준비된(정제 없음) CNT 데코레이션된 DNA 템플릿들이 5 uL 물에 희석되었고 글로 방전된 탄소 코팅된 TEM 그리드들 상에 4 분 동안 흡착되었다. 이어서 나머지 용액이 제거되었고, 6 uL의 2% 우라닐 포르메이트 수용액을 사용하는 음성 염색(negative staining)(7 초) 및 신속한 물 헹굼이 뒤따랐다. 120 kV에서 작동되는 JEOL 2100을 사용하여 이미징이 수행되었다.
4. 센티미터 스케일로 배향된 배치
0.35 cm2 크기의 실리콘 기판이 먼저 폴리(메틸 메타크릴레이트)(PMMA) 레지스트(Allresist AR-P 672.045)로 스핀 코팅되었고 전자빔 리소그래피(Raith Voyager, 0.9 nA 전류에서 325 μC/cm2의 노광 선량을 가짐)를 사용하여 패터닝되었다. 패터닝된 PMMA 층은 메틸이소부틸 케톤(MIBK)과 이소프로필 알코올(IPA)의 1:3 혼합물 속에서 현상되었고, IPA를 사용한 헹굼 및 질소를 사용한 건조가 뒤따랐다. CNT 데코레이션된 DNA 템플릿들의 용액이 리소그래피로 정의된 패턴들 상에 디핑되었다. 이어서 실리콘 기판이 밀봉된 챔버에 2 시간 동안 유지되었다. 이 프로세스 동안, DNA 템플릿들이 PMMA 캐비티들 내로 확산되었다. Si 기판이 이어서 건조되었고, PMMA 리프트오프가 뒤따랐으며, 평평한 Si 기판 상에 정렬된 DNA 템플릿들만을 남겼다. 마지막으로, 우리는 SEM으로 샘플을 이미징하였다.
5. DNA 템플릿들을 제거
우리는 CNT 정렬을 유지하면서 조립된 DNA 템플릿들을 제거하기 위해 이하의 프로세스를 적용하였다: (1) 전자빔 리소그래피를 사용하여 Si 웨이퍼 상에 정렬 마커들을 제조하는 단계; (2) CNT 데코레이션된 DNA 템플릿들을 Si 웨이퍼 상에 퇴적시키고 저배율 SEM을 사용하여 위치들을 정합시키는 단계; (3) 조립된 CNT 어레이들을 Si 웨이퍼 상에 고정시키기 위한 금속 바들을 제조하는 단계; 및 (4) 지속적인 물과 H2O2 헹굼에 의해 DNA 템플릿들을 제거하는 단계. 우리는 NIST로부터의 길이 분류된 CNT들(반도체 순도 > 95%)을 사용하였으며, 길이 범위는 300 내지 1000 nm였다.
정렬 마커:
230 nm 두께의 PMMA 층이 Si 웨이퍼(300 nm 두께의 SiO2를 상단에 가짐) 상에 스피닝되었고, 미세 정렬 마커 패턴이 (9 nA의 전류 및 780 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 기입되었다. 정렬 마커 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 적층 티타늄/금 막(5 nm 두께의 티타늄과 45 nm 두께의 금)이 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플이 질소를 사용하여 건조되었다.
CNT 퇴적 및 정합:
조립된 CNT 데코레이션된 DNA 템플릿들의 9 μL 용액이 산소 플라스마로 세정된 마킹된 Si 웨이퍼 상에 디핑되었고, 실온에서 1 시간 동안의 인큐베이션이 뒤따랐다. 그 후에, 질소를 사용하여 잔여 용액을 날려 버렸다. Si 웨이퍼가 75%, 95%, 및 99% 에탄올을 사용하여 순차적으로 헹굼되었고, 공기 건조가 뒤따랐다. Si 웨이퍼가 이어서 (1 kV에서 작동되는) 저배율의 SEM 하에서 이미징되었다. CNT 데코레이션된 DNA 템플릿들의 위치들이 정렬 마커들을 기준으로 정합되었다.
CNT 고정 및 DNA 제거:
230 nm 두께의 PMMA 층이 CNT 퇴적된 Si 웨이퍼 상에 스피닝되었다. 금속 바 패턴이 (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 기입되었다. 금속 바 패턴이 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 5 nm 두께의 티타늄과 60 nm 두께의 금으로 된 적층 막이 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플이 질소를 사용하여 건조되었다. 이어서 DNA 제거가 순차적인 물과 H2O2(5%) 헹굼에 의해 수행되었다.
6. FET 구성
FET 구성을 위해, 우리는 전자 빔 리소그래피를 사용하여 조립된 CNT 어레이들 상에 소스/드레인/게이트 전극들을 제조하고 전기 접촉 패드들을 구성하였다.
소스/드레인 전극들:
230 nm 두께의 PMMA 층이 세정된 CNT 어레이들 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 소스 및 드레인 전극 패턴들을 기입하는 것이 뒤따랐다. 소스 및 드레인 전극 패턴들은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 0.5 nm 두께의 티타늄, 30 nm 두께의 팔라듐, 및 40 nm 두께의 금으로 된 적층 막은 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플이 질소를 사용하여 건조되었다.
게이트 전극:
다음으로, 230 nm 두께의 PMMA 층이 Si 웨이퍼 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 채널 패턴들을 기입하는 것이 뒤따랐다. DE400 e-빔 증발 시스템을 사용하여 1 nm 두께의 이트륨 금속 막이 먼저 퇴적되었다. 리프트오프가 70 ℃에서 아세톤 속에서 수행되었다. 이어서, 이트륨 막이 250 ℃에서 공기 속에서 산화되었다.
230 nm 두께의 PMMA 층이 이어서 Y2O3 코팅된 Si 웨이퍼 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 게이트 전극 패턴을 기입하는 것이 뒤따랐다. 게이트 전극 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다. 8 nm 두께의 HfO2가 다음으로 90 ℃에서 원자 층 퇴적(Beneq)을 통해 퇴적되었다. DE400 e-빔 증발 시스템을 사용하여 15 nm 두께의 팔라듐 막이 최종적으로 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플이 질소를 사용하여 건조되었다.
접촉 패드들:
전극들에 연결되는 대형 전기 접촉 패드들을 제조하기 위해, 230 nm 두께의 PMMA 층이 먼저 샘플 상에 스피닝되었다. (9 nA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 접촉 패드 패턴이 노출되었다. 접촉 패드 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었고, 이어서 질소를 사용하여 건조되었다. 5 nm 두께의 티타늄과 70 nm 두께의 금으로 된 적층 막이 DE400 e-빔 증발 시스템을 사용하여 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 그리고 샘플이 질소를 사용하여 건조되었다.
CNT FET들에 대한 전기적 측정:
Keithley 4200 SCS 반도체 디바이스 분석기에 연결되는 프로브 스테이션에서 실온에서 구성된 CNT FET들에 대한 전기적 측정이 수행되었다.
7. 채널 계면에 ssDNA들을 도입
소스/드레인 전극들을 제조한 후에, 우리는 채널 계면에 ssDNA들을 도입하고 그에 따라 게이트 유전체를 구성하기 위해 이하의 프로세스를 적용하였다: (1) 230 nm 두께의 PMMA 층이 웨이퍼 상에 스피닝되었고, (400 pA의 전류 및 750 μC/cm2의 선량으로) Raith Voyager 시스템을 사용하여 게이트 전극 패턴을 기입하는 것이 뒤따랐다. 게이트 전극 패턴은 MIBK와 IPA의 1:3 혼합물 속에서 현상되었다; (2) L1(1 μM)의 10uL 용액이 고정된 CNT 어레이들 상에 디핑되었고, 실온에서 1.5 시간 동안 인큐베이팅되었다; (3) 질소를 사용하여 잔여 용액을 날려 버렸고, 75%, 95%, 및 99% 에탄올을 사용하여 순차적으로 헹굼하는 것이 뒤따랐다; (4) 9 nm 두께의 HfO2 배지가 90 ℃에서 원자층 퇴적(Savannah)을 통해 현상된 패턴 내에서 성장하였다. DE400 e-빔 증발 시스템을 사용하여 15 nm 두께의 팔라듐 막이 퇴적되었다. 리프트오프가 초음파 처리 없이 아세톤 속에서 실온에서 수행되었고, 에탄올 헹굼이 뒤따랐다. 샘플이 질소를 사용하여 건조되었다.
그 후에, 접촉 패드들 및 전기적 측정이 위의 "FET 구성" 섹션에서의 동일한 접근 방식들을 사용하여 수행되었다.
예 2에 대한 FET 성능의 추가 최적화
FET 성능을 더욱 개선시키기 위해, 문턱전압 이하 스윙을 낮추면서 온-상태 컨덕턴스를 증가시킬 필요가 있다.
보다 높은 온-상태 컨덕턴스를 위해, 이전 보고들에서 여러 전략들이 제안되었다. 예를 들어, 최대 6 V의 게이트 오버드라이브(gate overdrive)(Vgs-Vth)를 인가할 때, (100 nm Lch에서) 약 0.5 mA/μm의 온-전류 밀도가 보고되었다(참고문헌 5). 그렇지만, 초소형 기술 노드들에서, 공급 전압(Vdd)은 전형적으로 1 V 미만이며, 이는 Vgs의 이용 가능한 전압 범위를 제한한다. 한편, CNT 밀도를 500 CNT 수/μm으로 상승시키는 것은 물론 채널 길이를 10 nm로 스케일링하는 것은 또한 (약 3 V의 게이트 오버드라이브에서) 0.8 mA/μm의 온-전류 밀도를 제공할 수 있다(참고문헌 6). 그러나, 높은 CNT 밀도에서의 강력한 CNT간 스크리닝 효과로 인해, 높은 CNT 밀도는 또한 CNT당 컨덕턴스를 증진시키는 데에 도전 과제들을 제시한다. 그 결과, CNT당 온-상태 컨덕턴스는 동일한 채널 길이에서 단일 채널 CNT FET의 약 10%에서 2 μA/CNT 미만으로 낮아진다(참고문헌 33). 게다가, 파괴적 교차 CNT들 및 높은 CNT 밀도에서의 직경 분포로 인해 약 500 mV/decade의 문턱전압 이하 스윙이 생성된다. 3D DNA 나노트렌치들을 사용하여, 교차 CNT들의 형성이 최소화될 수 있다. 따라서, CNT간 피치와 온-상태 컨덕턴스 간의 상관 관계를 조사하는 것에 의해, 최적화된 CNT간 피치는 보다 높은 CNT 밀도와 보다 낮은 CNT간 상호 작용들에 대한 경쟁 요구의 균형을 이룰 수 있다. 단일 채널 설계와 함께, 다중 채널 CNT FET들의 온-상태 컨덕턴스가 최대화될 것이다.
문턱전압 이하 스윙을 60 내지 80 mV/decade로 감소시키는 것이 International Technology Roadmap for Semiconductors(참고문헌 1)에 의해 추천된다. 특히, 문턱전압 이하 스윙을 감소시키는 것이 온-상태 컨덕턴스를 저하시키지 않아야 한다. 박막 CNT 어레이들로 구성되는 CNT FET들에서, 60 mV/decade의 문턱전압 이하 스윙이 보고되었다(참고문헌 34). 그렇지만, 온-전류 밀도는 겨우 100 nA/μm이고, 고성능 전자장치의 요구 사항들을 충족시키지 않는다. 우리의 실증에 기초하면, 다중 채널 CNT FET들의 문턱전압 이하 스윙은 단일 채널 CNT FET들의 문턱전압 이하 스윙보다 약간 높다. 교차 CNT들이 없기 때문에, 작은 차이 값(17 mV/decade)은 직경 분포에 기인한다. 따라서, 균일한 직경을 갖는 CNT들이 이용 가능할 때, 3D DNA 나노트렌치들은 원칙적으로 단일 채널 CNT FET들과 동일한 문턱전압 이하 스윙을 갖는 다중 채널 CNT FET들을 구축할 수 있다. 문턱전압 이하 스윙을 60 mV/decade의 열이온 한계 또는 심지어 그 이하로 더 감소시키는 것은 게이트 효율에 의존한다. 예를 들어, 그래핀 접촉(graphene-contacted) 설계를 사용하여, 60 mV/decade 미만의 문턱전압 이하 스윙 및 8 μA/CNT의 온-상태 전류 양쪽 모두를 갖는 단일 채널 CNT FET들이 실증되었다(참고문헌 35). 다중 채널 CNT FET들 내에 그래핀 접촉 설계를 통합하는 것은 현재 금속 콘택트들보다 온/오프 스위칭을 증진시킬 수 있다.
FET 구성의 성공률을 개선시키기 위해서는 보다 높은 CNT 순도가 또한 필요하다. 계획된 CNT FET 아키텍처의 경우, 95% 반도체 CNT 순도는 6 채널 CNT FET들에서 73% 성공률을 보여주고, 12 채널 FET들에서 54% 성공률을 보여준다. 고성능 마이크로 프로세서가 최대 10억 개의 FET를 포함한다는 점을 고려할 때, 모든 FET들이 작동 가능하도록 보장하기 위해 99.99999998%보다 높은 반도체 CNT 순도가 필요하다.
예 2에 대해 설계자 폭 및 어레이간 간격을 갖는 CNT 어레이들을 제조
디지털 회로들에서는, 개별 FET들 외부에서 반도체 채널 피치보다 더 큰 간격 값들을 갖는 것이 일반적이다. 예를 들어, Si 회로들에서, 삼성의 14 nm 기술 노드는 49 nm의 균일한 핀 피치를 갖는 반면(FET 폭은 250 nm 미만임); 이웃하는 FET들에서의 2 개의 가장 가까운 핀 사이의 간격은 무려 700 nm로서, 핀 피치보다 13배 더 클 수 있다. 인텔의 22 nm, 14 nm 및 10 nm Si 기술 노드들에서도 유사한 간격 차이들이 관찰되었다. 2 개의 가장 가까운 FET 사이의 보다 큰 간격은 인터커넥트 금속 와이어들을 수용할 수 있다. 그리고 보다 큰 FET간 간격은 상이한 회로 아키텍처들에 맞게 조정 가능하다.
기존의 박막 접근 방식들은 센티미터 스케일에 걸쳐 설계자 폭, 어레이간 간격들, 및 CNT 카운트 수들을 갖는 어레이들을 준비하기 위해 조립 후 에칭 접근 방식을 이용한다. 연속 CNT 막이 먼저 기판의 전체 표면을 덮는다. 이어서 채널 구역 외부의 CNT들을 에칭 제거하기 위해 (산소 플라스마를 통한) 조립 후 에칭이 도입된다(도 35A). 따라서, 어레이 폭 및 어레이간 간격 양쪽 모두가 FET/회로 레이아웃들에 맞게 제조될 수 있다. 중요한 것은, 표유 전도 경로들을 방지하고(참고문헌 37) 금속 콘택트들을 수용하기 위해 어레이간 간격이 필요하다는 것이다. 콘택트들 아래에 CNT들이 존재하는 것이 기판 표면에 대한 금속 콘택트들의 접착력을 저하시키는 것으로 보고되었다(참고문헌 6). 조립 후 에칭 후에, 전체 표면 커버리지(full surface coverage) CNT 막들은 FET 레이아웃들에 맞게, 약 50 nm 내지 수백 나노미터의 폭을 갖는 여러 개별 어레이들로 에칭된다.
이에 비해, 우리는 본 문서에서의 설계자 폭, 어레이간 간격들, 및 CNT 카운트 수들을 달성하기 위한 상이한 전략을 실증한다(도 35B). 3D DNA 나노트렌치들을 사용하여, CNT 어레이들이 고정 폭 3D DNA 템플릿들 상에 설계자 CNT간 피치들 및 CNT 카운트 수들로 조립된다. 그리고 어레이당 CNT 카운트 수들이 상이한 템플릿 폭들에 의해 프로그래밍될 수 있다. 조립된 CNT 어레이들은 이어서 사전 제조된 PMMA 캐비티들 내에 배치되고, PMMA 리프트오프 및 DNA 제거가 뒤따른다. 조립 후 에칭이 없는 경우, 규정된 어레이간 간격이 센티미터 스케일로 배향된 배치 후에 실증된다. 어레이간 간격이 PMMA 캐비티들의 리소그래피에 의해 정의되기 때문에, 원칙적으로, 이는 200 nm 미만으로 더 스케일링될 수 있다. 따라서, 최대 어레이 밀도는 약 105/cm로서, 10 nm 기술 노드에서의 Si 핀들의 최대 어레이 밀도(3*105/cm 미만)에 가깝다. 우리의 접근 방식으로부터의 어레이 폭 및 어레이간 간격은 또한 조립 후 에칭 접근 방식으로 제조된 것과 유사하다.
예 2에 대한 참고문헌들
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기판들 상에 나노구조체들을 퇴적시키기 위한 방법의 여러 단계들이 위의 설명에서 설명되었지만, 이 구분은 필수적인 것이 아니라 예시적인 것일 뿐이라는 점에 유의해야 한다. 실제로, 본 출원의 실시예들에 따르면, 위에서 설명된 2 개 이상의 모듈의 특징들 및 기능들이 하나의 모듈에서 구체화될 수 있다. 역으로, 위에서 설명된 하나의 모듈의 특징들 및 기능들이 복수의 모듈들로 추가로 구분될 수 있다.
본 기술 분야의 통상의 기술자는 명세서, 출원, 도면들 및 첨부된 청구항들을 연구하는 것에 의해 개시된 실시예들에 대한 다른 변형들을 이해하고 구현할 수 있을 것이다. 청구항들에서, "포함하다" 또는 "포함하는"이라는 단어들은 다른 요소들 및 단계들을 배제하지 않으며, 단수 표현("a" 또는 "an") 단어들은 복수를 배제하지 않는다. 본 출원의 실제 적용에서, 하나의 부분이 청구항들에서 열거되는 복수의 기술적 특징들의 기능들을 수행할 수 있다. 청구항들에서의 임의의 참조 번호들은 범위를 제한하는 것으로 해석되어서는 안 된다.

Claims (22)

  1. 기판 상에 나노구조체들을 퇴적시키기 위한 방법으로서,
    상기 기판의 표면 상에 패터닝된 정렬 층을 형성하는 단계 - 상기 패터닝된 정렬 층은 적어도 하나의 템플릿 나노구조체를 내부에 수용하기 위한 주 영역 및 상기 주 영역으로부터 연장되고 상기 주 영역과 유체 연통하는 복수의 확장 영역들을 각각 갖는 하나 이상의 캐비티를 가지며, 상기 복수의 확장 영역들은 상기 적어도 하나의 템플릿 나노구조체를 수용하지 않도록 하는 크기 및 형상으로 되어 있음 -; 및
    템플릿 나노구조체들을 상기 패터닝된 정렬 층의 하나 이상의 캐비티 내로 확산시키는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 기판으로부터 상기 패터닝된 정렬 층을 제거하는 단계
    를 더 포함하는, 방법.
  3. 제2항에 있어서, 상기 기판으로부터 상기 패터닝된 정렬 층을 제거하는 단계는:
    리프트오프 프로세스를 사용하여 상기 기판으로부터 상기 패터닝된 정렬 층을 제거하는 단계를 포함하는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 하나 이상의 캐비티 각각의 상기 주 영역은 그 내부에 수용된 상기 적어도 하나의 템플릿 나노구조체를 배향시키도록 또한 구성되는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 하나 이상의 캐비티 각각은, 상기 적어도 하나의 템플릿 나노구조체가 상기 캐비티에 수용될 때, 상기 기판의 표면을 따른 상기 적어도 하나의 템플릿 나노구조체의 적어도 하나의 병진 자유도가 제한되도록 또한 구성되는, 방법.
  6. 제1항에 있어서, 상기 기판의 표면 상에 패터닝된 정렬 층을 형성하는 단계는:
    상기 기판의 표면 상에 정렬 층을 형성하는 단계; 및
    상기 정렬 층을 패터닝하는 단계를 포함하는, 방법.
  7. 제6항에 있어서, 상기 정렬 층을 패터닝하는 단계는:
    리소그래피 프로세스를 사용하여 상기 정렬 층을 패터닝하는 단계를 포함하는, 방법.
  8. 제7항에 있어서, 상기 리소그래피 프로세스는: 전자 빔 리소그래피, 포토리소그래피, 임프린트 리소그래피 또는 블록 공중합체들의 유도 자기 조립을 포함하는, 방법.
  9. 제7항에 있어서, 상기 기판의 표면 상에 정렬 층을 형성하는 단계는:
    상기 정렬 층을 형성하기 위해 상기 기판의 표면을 포토레지스트로 스핀 코팅하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 포토레지스트는 폴리(메틸 메타크릴레이트)(PMMA) 또는 폴리디메틸실록산(PDMS)을 포함하는, 방법.
  11. 제1항에 있어서, 상기 템플릿 나노구조체들을 상기 패터닝된 정렬 층의 하나 이상의 캐비티 내로 확산시키는 단계는:
    상기 패터닝된 정렬 층 상에 상기 템플릿 나노구조체들을 함유하는 용액을 디핑하는 단계; 및
    상기 템플릿 나노구조체들을 상기 캐비티들 내로 확산시키기 위해 상기 기판을 인큐베이팅하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 기판을 인큐베이팅하는 단계는:
    미리 결정된 시간 기간 동안 밀봉된 챔버에서 상기 기판을 탈수 또는 증발시키는 단계를 포함하는, 방법.
  13. 제1항에 있어서, 상기 템플릿 나노구조체들을 상기 패터닝된 정렬 층의 하나 이상의 캐비티 내로 확산시키기 전에, 상기 방법은:
    상기 템플릿 나노구조체들에 대한 상기 기판의 표면의 접착성을 개선시키기 위해 상기 기판을 분화시키는 단계
    를 더 포함하는, 방법.
  14. 제2항에 있어서, 상기 템플릿 나노구조체들은 기능성 나노구조체들로 데코레이션되고, 상기 기판으로부터 상기 패터닝된 정렬 층을 제거한 후에, 상기 방법은:
    상기 기판 상에 상기 기능성 나노구조체들을 남기기 위해 상기 기판으로부터 상기 템플릿 나노구조체들의 템플릿 부분을 제거하는 단계
    를 더 포함하는, 방법.
  15. 제14항에 있어서, 상기 기판으로부터 상기 템플릿 나노구조체들의 템플릿 부분을 제거하기 전에, 상기 방법은:
    상기 기판 상에 상기 기능성 나노구조체들을 고정시키기 위해 상기 기판 상에 고정 구조체들을 형성하는 단계
    를 더 포함하는, 방법.
  16. 제1항에 있어서, 상기 하나 이상의 캐비티 중 하나는 상기 캐비티의 부피를 적어도 5%만큼, 또는 바람직하게는 10%, 20%, 30%, 50%, 100%, 150%, 200% 또는 그 이상만큼 증가시키는 복수의 확장 영역들을 갖는, 방법.
  17. 제1항에 있어서, 상기 하나 이상의 캐비티 각각은 상기 템플릿 나노구조체들의 두께보다 2배 이상, 바람직하게는 5배 이상의 깊이를 갖는, 방법.
  18. 제1항에 있어서, 상기 템플릿 나노구조체들은, 핵산 템플릿들, 데코레이션된 핵산 템플릿들, 단백질 템플릿들, 펩티드 핵산 템플릿들, 중합체 템플릿들, 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함하는, 방법.
  19. 제1항에 있어서, 상기 템플릿 나노구조체들은 기능성 나노구조체들로 데코레이션되는, 방법.
  20. 제19항에 있어서, 상기 기능성 나노구조체들은, 탄소 나노튜브들(CNT들), 중합체 래핑된 CNT들, CNT 막들, 반도체 나노입자들, 반도체 나노와이어들, 반도체 나노브릭들, 금속 나노입자들, 금속 나노와이어들, 금속 나노브릭들, 중합체 나노입자들, 중합체 나노와이어들, 중합체 나노브릭들, 세라믹 나노입자들, 세라믹 나노와이어들, 세라믹 나노브릭들, 금속 산화물 나노입자들, 금속 산화물 나노와이어들, 금속 산화물 나노브릭들, 불화물 나노입자들, 불화물 나노와이어들 및 불화물 나노브릭들로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함하는, 방법.
  21. 나노구조체 어레이로서, 제1항 내지 제20항 중 어느 한 항의 방법에 의해 퇴적되는 기판 상의 적어도 하나의 템플릿 나노구조체를 포함하는, 나노구조체 어레이.
  22. 나노구조체 어레이로서, 제14항 및 제15항 중 어느 한 항의 방법에 의해 퇴적되는 기판 상의 적어도 하나의 기능성 나노구조체를 포함하는, 나노구조체 어레이.
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