KR20220156080A - 저전력 동작을 위한 다중 상태 메모리 엘리먼트에서의 불균일한 상태 간격 - Google Patents
저전력 동작을 위한 다중 상태 메모리 엘리먼트에서의 불균일한 상태 간격 Download PDFInfo
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Abstract
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법은, 메모리 엘리먼트로 하여금 세 개 이상의 상태들 중 하나의 상태로 전이하게 하는 커맨드를 수신하는 단계; 메모리 엘리먼트를 세 개 이상의 상태들 중 하나의 상태로 전이시키기 위해 제1 신호를 메모리 엘리먼트에 인가하는 단계 ― 세 개 이상의 상태들은 메모리 엘리먼트의 동작 범위의 일부에서 균등하게 이격됨 ―; 메모리 엘리먼트로 하여금 저전력 상태로 전이하게 하는 커맨드를 수신하는 단계; 메모리 엘리먼트를 저전력 상태로 전이시키기 위해 제2 신호를 메모리 엘리먼트에 인가하는 단계 ― 저전력 상태는 세 개 이상의 상태들 각각 사이의 간격보다 더 큰 양만큼 메모리 엘리먼트의 동작 범위의 일부 밖에 있음 ― 를 포함할 수 있다.
Description
[0001]
본 출원은 2020년 4월 28일자로 출원된 발명의 명칭이 "NON-UNIFORM STATE SPACING IN MULTI-STATE MEMORY ELEMENT FOR LOW-POWER OPERATION"인 미국 특허 출원 번호 제16/861,204호를 우선권으로 주장하는데, 그 특허 출원은 그 전체가 인용에 의해 본원에 포함된다.
[0002]
본 개시는 일반적으로 다중 상태 메모리 엘리먼트들에 관한 것이다. 구체적으로, 본 개시는 저전력 동작을 위해 불균등하게 이격된 최하위 상태(least-significant state)를 갖는 중간 상태들을 설명한다.
[0003]
저항성 랜덤 액세스 메모리(resistive random-access memory; ReRAM)는 유전성 고체 상태 재료 양단의 저항을 변경시키는 것에 의해 동작하는 비-휘발성 랜덤 액세스 메모리(random-access memory; RAM)의 한 타입이다. ReRAM 디바이스는 1 트랜지스터-1 저항기(1 transistor - 1 resistor; 1T1R) 메모리 셀 아키텍처에서 제어 트랜지스터와 함께 종종 배열된다. 이들 메모리 셀들은, 전통적인 폰 노이만(Von Neumann) 아키텍처들을 비롯하여, 많은 상이한 애플리케이션들에서 사용될 수 있다. 폰 노이만 아키텍처는 산술 로직 유닛 및 프로세서 레지스터들을 갖는 있는 프로세싱 유닛, 명령 레지스터 및 프로그램 카운터를 갖는 제어 유닛, 데이터 및 명령들을 저장하는 메모리들, 및/또는 입력/출력 메커니즘들을 포함하는 컴퓨터 아키텍처이다. 1T1R 메모리 셀이 컴퓨터 아키텍처에서 사용되는 경우, 메모리 엘리먼트로 하여금 로직 1 값을 나타내도록 상대적으로 고전류 상태에서 전도되게 하는 한 쌍의 금속 전극들 사이에서 필라멘트가 형성될 수 있다. 이 필라멘트는 트랜지스터의 드레인과 소스 양단에 포지티브 전압 펄스를 생성하는 것에 의해 형성될 수 있다. 메모리 엘리먼트를 리셋하기 위해, 필라멘트를 소산시키고(dissipate) 로직 0 값을 나타내기 위해 네거티브 전압 펄스가 인가될 수 있다.
[0004]
일부 실시예들에서, 다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법은, 메모리 엘리먼트로 하여금 세 개 이상의 상태들 중 하나의 상태로 전이하게 하는 커맨드를 수신하는 단계, 및 메모리 엘리먼트를 세 개 이상의 상태들 중 하나의 상태로 전이시키기 위해 제1 신호를 메모리 엘리먼트에 인가하는 단계를 포함할 수 있다. 세 개 이상의 상태들은 메모리 엘리먼트의 동작 범위의 일부에서 균등하게 이격될 수 있다. 방법은, 메모리 엘리먼트로 하여금 저전력 상태로 전이하게 하는 커맨드를 수신하는 단계, 및 메모리 엘리먼트를 저전력 상태로 전이시키기 위해 제2 신호를 메모리 엘리먼트에 인가하는 단계를 또한 포함할 수 있다. 저전력 상태는 세 개 이상의 상태들 각각 사이의 간격보다 더 큰 양만큼 메모리 엘리먼트의 동작 범위의 일부 밖에 있을 수 있다.
[0005]
일부 실시예들에서, 메모리 구조물은 메모리 엘리먼트, 메모리 엘리먼트와 직렬인 트랜지스터, 및 전압 제어 회로를 포함할 수 있다. 전압 제어 회로는 메모리 엘리먼트로 하여금 세 개 이상의 상태들 중 하나의 상태로 전이하게 하는 커맨드를 수신하도록, 그리고 메모리 엘리먼트를 세 개 이상의 상태들 중 하나의 상태로 전이시키기 위해 제1 신호를 메모리 엘리먼트에 인가하도록 구성될 수 있다. 세 개 이상의 상태들은 메모리 엘리먼트의 동작 범위의 일부에서 균등하게 이격될 수 있다. 전압 제어 회로는 또한, 메모리 엘리먼트로 하여금 저전력 상태로 전이하게 하는 커맨드를 수신하도록, 그리고 메모리 엘리먼트를 저전력 상태로 전이시키기 위해 제2 신호를 메모리 엘리먼트에 인가하도록 구성될 수 있다. 저전력 상태는 세 개 이상의 상태들 각각 사이의 간격보다 더 큰 양만큼 메모리 엘리먼트의 동작 범위의 일부 밖에 있을 수 있다.
[0006]
일부 실시예들에서, 메모리 셀은 최소 전류 상태; 최대 전류 상태; 최소 전류 상태와 최대 전류 상태 사이의 메모리 엘리먼트의 동작 범위의 일부에서 균등하게 이격되는 세 개 이상의 상태들; 및 세 개 이상의 상태들 각각 사이의 간격보다 더 큰 양만큼 메모리 엘리먼트의 동작 범위의 일부보다 낮은 저전력 상태를 포함할 수 있다.
[0007]
임의의 실시예들에서, 다음의 특징들 중 임의의 특징은 임의의 조합으로 그리고 제한 없이 구현될 수 있다. 메모리 엘리먼트를 세 개 이상의 상태들 중 하나의 상태로 전이시키기 위해 제1 신호를 메모리 엘리먼트에 인가하는 단계는, 메모리 엘리먼트를 최소 전류 상태로부터 최대 전류 상태로 전이시키기 위해 세트 신호(set signal)를 메모리 엘리먼트에 인가하는 단계; 메모리 엘리먼트를 최대 전류 상태와 최소 전류 상태 사이의 상태로 전이시키기 위해 부분 리셋 신호를 메모리 엘리먼트에 인가하는 단계; 최대 전류 상태와 최소 전류 상태 사이의 상태가 세 개 이상의 상태들 중 하나의 상태에 대응하는지의 여부를 결정하는 단계; 및 상태가 세 개 이상의 상태들 중 하나의 상태에 대응할 때까지 하나 이상의 추가적인 부분 리셋 신호들을 메모리 엘리먼트에 인가하는 단계를 포함할 수 있다. 저전력 상태는 로직 0에 대응할 수 있다. 메모리 엘리먼트는 필라멘트(filamentary) 랜덤 액세스 메모리(random access memory; RAM)를 포함할 수 있다. 필라멘트 RAM은 저항성 RAM(resistive RAM; ReRAM)을 포함할 수 있다. 메모리 엘리먼트는 비-폰 노이만(non-Von Neumann) 아키텍처의 일부일 수 있다. 저전력 상태는 메모리 엘리먼트를 통한 100 ㎁ 미만의 전류 레벨에 대응할 수 있다. 최대 전류 상태는 메모리 엘리먼트를 통과하는 대략 100 ㎂의 전류 레벨에 대응할 수 있다. 최소 전류 상태는 메모리 엘리먼트를 통과하는 대략 10 ㎁의 전류 레벨에 대응할 수 있다. 세 개 이상의 상태들은 10 ㎁와 1 ㎂ 사이에서 비-중첩(non-overlapping) 전류 범위들을 가질 수 있다. 세 개 이상의 상태들 각각은 메모리 엘리먼트에서의 상이한 터널링 배리어 길이(tunneling barrier length)에 대응할 수 있다. 메모리 엘리먼트에서의 필라멘트의 폭은 세 개 이상의 상태들 각각에 대해 대략적으로 동일할 수 있다. 전압 제어 회로는 추가로, 메모리 엘리먼트를 통과하는 전류를 측정하도록; 메모리 엘리먼트를 통과하는 전류를 세 개 이상의 상태들 중 하나의 상태에 대응하는 사전 결정된 전류에 비교하도록; 그리고 하나 이상의 전압 펄스들을 메모리 엘리먼트에 인가하도록 구성될 수 있다. 메모리 엘리먼트에 인가되는 하나 이상의 전압 펄스들은 대략적으로 동일한 전압 펄스들을 포함할 수 있다. 메모리 엘리먼트에 인가되는 하나 이상의 전압 펄스들은 증가하는 크기의 전압 펄스들을 포함할 수 있다. 하나 이상의 전압 펄스들은 트랜지스터의 드레인과 소스 양단에 인가될 수 있다. 하나 이상의 전압 펄스들은 트랜지스터의 게이트에 인가될 수 있다. 동작 범위의 일부는 100 ㎁와 1 ㎂ 사이에 있을 수 있고, 세 개 이상의 상태들은 적어도 여덟 개의 상태들을 포함할 수 있다.
[0008]
다양한 실시예들의 성질 및 장점들의 추가의 이해는 도면들 및 본 명세서의 나머지 부분들을 참조하여 실현될 수 있으며, 여러 도면들에 걸쳐 유사한 컴포넌트들을 지칭하기 위해 유사한 참조 번호들이 사용된다. 일부 경우들에서, 하위-라벨은 다수의 유사한 컴포넌트들 중 하나를 나타내기 위한 참조 번호와 연관된다. 기존의 하위-라벨에 대한 명시 없이 참조 번호가 참조될 때, 이는 모든 그러한 다수의 유사한 컴포넌트들을 지칭하는 것으로 의도된다.
[0009] 도 1a는, 일부 실시예들에 따른, 메모리 엘리먼트에서의 전류 효율적인 중간 상태들의 다이어그램을 예시한다.
[0010] 도 1b는, 일부 실시예들에 따른, 메모리 엘리먼트에 대한 전류 범위의 하위 부분(lower portion)에서의 복수의 중간 상태들의 분포를 예시한다.
[0011] 도 2는, 일부 실시예들에 따른, 고전류 상태 및 저전류 상태를 나타내기 위해 ReRAM 메모리 엘리먼트의 필라멘트가 형성 또는 제거될 수 있는 방법을 예시한다.
[0012] 도 3은, 일부 실시예들에 따른, 부분 "세트" 신호를 사용하여 복수의 중간 상태들이 생성될 수 있는 방법을 예시한다.
[0013] 도 4a는, 일부 실시예들에 따른, 부분 리셋 신호를 사용하여 복수의 중간 상태들이 생성될 수 있는 방법을 예시한다.
[0014] 도 4b는, 일부 실시예들에 따른, 저전력 상태를 포함하는 다중 상태 메모리 엘리먼트의 실시예를 예시한다.
[0015] 도 5는, 일부 실시예들에 따른, 부분 리셋 신호들을 사용하여 메모리 엘리먼트들을 복수의 중간 상태들로 설정하기 위한 방법의 플로우차트를 예시한다.
[0016] 도 6은, 일부 실시예들에 따른, 세트 신호들 및 부분 리셋 신호들의 그래프를 예시한다.
[0017] 도 7은, 일부 실시예들에 따른, 부분 리셋 신호들을 증가시키는 것에 의해 전류 효율적인 중간 메모리 상태들에 진입하기 위한 방법의 플로우차트를 예시한다.
[0018] 도 8은, 일부 실시예들에 따른, 세트 신호들 및 부분 리셋 신호들의 그래프를 예시한다.
[0019] 도 9a는, 일부 실시예들에 따른, 전류 효율적인 방식으로 다수의 중간 상태들을 달성하기 위한 세트 및 부분 리셋 동작들에 대한 전압 대 전류 곡선을 예시한다.
[0020] 도 9b는, 일부 실시예들에 따른, 도 1b에서 예시되는 상태 다이어그램과 유사한 상태 다이어그램을 예시한다.
[0021] 도 9c는 상태들 각각에 대한 전류 범위들의 상대적 간격을 보여 주기 위해 통계적 신호 레벨들에 대한 전류 다이어그램들을 예시한다.
[0022] 도 10은 사전 결정된 중간 상태에 반복적으로 진입하기 위해 사전 결정된 부분 리셋 신호들을 사용하는 방법에 대한 플로우차트를 예시한다.
[0023] 도 11은, 일부 실시예들에 따른, 초기에, 전류 레벨을 대응하는 상태의 소망되는 전류 레벨보다 약간 높게 낮추기 위해, 사전 결정된 부분 리셋 신호를 메모리 엘리먼트에 인가하는 그래프를 예시한다.
[0024] 도 12는, 일부 실시예들에 따른, 메모리 셀의 예시적인 회로를 예시한다.
[0025] 도 13은 다양한 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템(1300)을 예시한다.
[0009] 도 1a는, 일부 실시예들에 따른, 메모리 엘리먼트에서의 전류 효율적인 중간 상태들의 다이어그램을 예시한다.
[0010] 도 1b는, 일부 실시예들에 따른, 메모리 엘리먼트에 대한 전류 범위의 하위 부분(lower portion)에서의 복수의 중간 상태들의 분포를 예시한다.
[0011] 도 2는, 일부 실시예들에 따른, 고전류 상태 및 저전류 상태를 나타내기 위해 ReRAM 메모리 엘리먼트의 필라멘트가 형성 또는 제거될 수 있는 방법을 예시한다.
[0012] 도 3은, 일부 실시예들에 따른, 부분 "세트" 신호를 사용하여 복수의 중간 상태들이 생성될 수 있는 방법을 예시한다.
[0013] 도 4a는, 일부 실시예들에 따른, 부분 리셋 신호를 사용하여 복수의 중간 상태들이 생성될 수 있는 방법을 예시한다.
[0014] 도 4b는, 일부 실시예들에 따른, 저전력 상태를 포함하는 다중 상태 메모리 엘리먼트의 실시예를 예시한다.
[0015] 도 5는, 일부 실시예들에 따른, 부분 리셋 신호들을 사용하여 메모리 엘리먼트들을 복수의 중간 상태들로 설정하기 위한 방법의 플로우차트를 예시한다.
[0016] 도 6은, 일부 실시예들에 따른, 세트 신호들 및 부분 리셋 신호들의 그래프를 예시한다.
[0017] 도 7은, 일부 실시예들에 따른, 부분 리셋 신호들을 증가시키는 것에 의해 전류 효율적인 중간 메모리 상태들에 진입하기 위한 방법의 플로우차트를 예시한다.
[0018] 도 8은, 일부 실시예들에 따른, 세트 신호들 및 부분 리셋 신호들의 그래프를 예시한다.
[0019] 도 9a는, 일부 실시예들에 따른, 전류 효율적인 방식으로 다수의 중간 상태들을 달성하기 위한 세트 및 부분 리셋 동작들에 대한 전압 대 전류 곡선을 예시한다.
[0020] 도 9b는, 일부 실시예들에 따른, 도 1b에서 예시되는 상태 다이어그램과 유사한 상태 다이어그램을 예시한다.
[0021] 도 9c는 상태들 각각에 대한 전류 범위들의 상대적 간격을 보여 주기 위해 통계적 신호 레벨들에 대한 전류 다이어그램들을 예시한다.
[0022] 도 10은 사전 결정된 중간 상태에 반복적으로 진입하기 위해 사전 결정된 부분 리셋 신호들을 사용하는 방법에 대한 플로우차트를 예시한다.
[0023] 도 11은, 일부 실시예들에 따른, 초기에, 전류 레벨을 대응하는 상태의 소망되는 전류 레벨보다 약간 높게 낮추기 위해, 사전 결정된 부분 리셋 신호를 메모리 엘리먼트에 인가하는 그래프를 예시한다.
[0024] 도 12는, 일부 실시예들에 따른, 메모리 셀의 예시적인 회로를 예시한다.
[0025] 도 13은 다양한 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템(1300)을 예시한다.
[0026]
저항성 랜덤 액세스 메모리(ReRAM)는 유전성 고체 상태 재료 양단의 저항을 변경시키는 것에 의해 동작하는 비-휘발성 랜덤 액세스 메모리(RAM)의 한 타입이다. ReRAM 디바이스는 1 트랜지스터-1 저항기(1T1R) 메모리 셀 아키텍처에서 제어 트랜지스터와 함께 종종 배열된다. 이들 메모리 셀들은, 전통적인 폰 노이만 아키텍처들을 비롯하여, 많은 상이한 애플리케이션들에서 사용될 수 있다. 폰 노이만 아키텍처는 산술 로직 유닛 및 프로세서 레지스터들을 갖는 있는 프로세싱 유닛, 명령 레지스터 및 프로그램 카운터를 갖는 제어 유닛, 데이터 및 명령들을 저장하는 메모리들, 및/또는 입력/출력 메커니즘들을 포함하는 컴퓨터 아키텍처이다. 1T1R 메모리 셀이 컴퓨터 아키텍처에서 사용되는 경우, 메모리 엘리먼트로 하여금 로직 1 값을 나타내도록 상대적으로 고전류 상태에서 전도되게 하는 한 쌍의 금속 전극들 사이에서 필라멘트가 형성될 수 있다. 이 필라멘트는 트랜지스터의 드레인과 소스 양단에 포지티브 전압 펄스를 생성하는 것에 의해 형성될 수 있다. 메모리 엘리먼트를 리셋하기 위해, 필라멘트를 소산시키고 로직 0 값을 나타내기 위해 네거티브 전압 펄스가 인가될 수 있다.
[0027]
임베딩된 메모리들과 같은 전통적인 메모리 애플리케이션들의 경우, 표준 NOR FLASH 메모리 셀이 충분할 수 있다. 각각의 NOR FLASH 메모리 셀은, 고전류 상태 및 저전류 상태로서 일반적으로 설명되는 두 개의 별개의 전류 상태들로 프로그래밍될 수 있다. 본원에서 사용되는 바와 같이, 용어 "저전류 상태"는 메모리 셀이 설정될 수 있는 최소 전류 상태를 지칭할 수 있다. 예를 들면, 저전류 상태는 대략 10 ㎁ 미만의 전류를 전도할 수 있다. 일반적으로 저전류 상태는 로직 0(즉, 이진수 "0")을 나타낼 수 있다. 마찬가지로, 용어 "고전류 상태"는 메모리 셀이 설정될 수 있는 최대 전류 상태를 지칭할 수 있다. 예를 들면, 고전류 상태는 대략 10 ㎂ 초과의 전류를 전도할 수 있다. 고전류 상태는 로직 1(즉, 이진수 "1")을 나타낼 수 있다. 현존하는 NOR FLASH 기술은 이들 두 상태들 사이를 토글링하여 이진수 0 및 이진수 1을 나타낼 때 효율적으로 동작할 수 있으며, 전류 차이들 보다는 임계 전압 변조의 원칙들에 따라 동작한다.
[0028]
두 개의 상태들을 갖는 이진 메모리들이 전통적인 폰 노이만 아키텍처들에 대해 사용될 수 있지만, 일부 비-폰 노이만 아키텍처들 및 다른 애플리케이션들은 고전류 상태와 저전류 상태 사이의 상태들의 연속체로 프로그래밍될 수 있는 메모리 셀들로부터 이익을 얻을 수 있다. 이것은 단일의 메모리 셀이 온/오프 또는 1/0 값 외에 복수의 값들을 저장하는 것을 허용한다. 일부 메모리 셀들이 이러한 다중 상태 거동을 달성하기 위해 재료 및 집적 발전들을 통해 최적화될 수 있지만, 현존하는 메모리 셀들 중 어느 것도 복수의 중간 상태들을 전류 효율적인 방식으로 설정할 수 없다.
[0029]
본원에서 설명되는 실시예들은 저전류 상태와 고전류 상태 사이의 다중 상태들을 나타내기 위해 ReRAM 또는 다른 필라멘트 메모리 셀을 사용한다. 메모리 셀의 재료들 또는 구성을 변경하는 대신, 이들 실시예들은, 대신, 메모리 엘리먼트를 전류 효율적인 중간 상태들의 세트로 리셋하기 위해 프로그램 방식의 알고리즘들을 사용한다. 본원에서 설명되는 이들 알고리즘들은 신경망에서의 가중치들과 같은 애플리케이션들에서의 중간 전류 레벨들을 저장하기 위해 사용될 수 있다. 예를 들면, 본원에서 설명되는 일부 실시예들은 전통적인 이진 ReRAM 스택에서 다양한 중간 상태들을 달성하기 위해 소프트 리셋 또는 부분 리셋 신호들을 사용하는 알고리즘을 제안한다. 본원에서 사용되는 바와 같이, 용어 "다중 상태"는 최소 전류 상태와 최대 전류 상태 사이를 토글하는 전통적인 메모리 엘리먼트들에서 발견되는 이진 온/오프(0/1) 상태들보다 더 많은 것을 포함하는 메모리들을 지칭할 수 있다. 대신, 다중 상태 메모리들은 최소 전류 상태와 최대 전류 상태 사이의 복수의 중간 상태들을 포함할 수 있다.
[0030]
도 1a는, 일부 실시예들에 따른, 메모리 엘리먼트에서의 전류 효율적인 중간 상태들의 다이어그램을 예시한다. 수직 축은 대수 스케일(logarithmic scale)을 사용하여 대응하는 상태에 있을 때 메모리 엘리먼트를 통과하는 정규화된 전류를 예시한다. 단일의 메모리 엘리먼트는 10 ㎂ 초과의(예를 들면, 로직 1을 나타내는 대략 100 ㎂ 근처) 최대 전류 상태(104)를 포함하는 전통적인 이진 상태들(112)을 사용하도록 설정될 수 있다. 메모리 엘리먼트는 또한 로직 0을 나타내는 최소 전류 상태(106)로 설정될 수 있다. 이들 상태들에 진입하기 위해 메모리 셀에 의해 수신되는 신호들은 일반적으로 세트/리셋 신호들로서 지칭될 수 있다. "세트" 신호는 메모리 엘리먼트로 하여금 최대 전류 상태에 진입하게 하기에 충분한 하나 이상의 전압 펄스들을 메모리 셀에 제공할 수 있다. 예를 들면, 세트 신호는, 전류를 완전히 전도하고 로직 1을 나타내도록 필라멘트로 하여금 ReRAM 메모리 엘리먼트에서 형성되게 하기에 충분한 크기의 단일의 펄스 또는 더 작은 크기의 복수의 펄스들을 제공할 수 있다. 유사하게, "리셋" 신호는 메모리 엘리먼트로 하여금 최소 전류 상태에 진입하게 하기에 충분한 하나 이상의 전압 펄스들을 메모리 셀에 제공할 수 있다. 예를 들면, 리셋 신호는, 최소 전류 상태에 진입하기에 충분한 전류 전도를 방지하기 위해 필라멘트로 하여금 ReRAM 디바이스로부터 소산되게 하기에 충분한 크기의 단일의 네거티브 펄스 또는 더 작은 크기의 복수의 네거티브 펄스들을 제공할 수 있다.
[0031]
본원에서 사용되는 바와 같이, 용어 "최대 전류 상태"는 전류의 최대 양을 전도하도록 필라멘트가 완전히 형성된 메모리 엘리먼트에서의 상태를 지칭할 수 있다. 추가적인 전압을 메모리 엘리먼트에 인가하는 것은 통상적으로 필라멘트의 사이즈를 증가시키거나 또는 메모리 엘리먼트로 하여금 훨씬 더 많은 전류를 전도하게 하지 않을 것이다. 유사하게, 용어 "최소 전류 상태"는 전류의 최소 양을 전도하도록 필라멘트가 완전히 제거된 메모리 엘리먼트에서의 상태를 지칭할 수 있다. 예를 들면, 추가적인 네거티브 전압을 엘리먼트에 인가하는 것은, 통상적으로, 필라멘트의 사이즈를 감소시키거나 또는 메모리 엘리먼트로 하여금 훨씬 더 적은 전류를 전도하게 하지 않을 것이다.
[0032]
전통적인 이진 상태들(112)에 더하여, 본원에서 설명되는 실시예들은 또한, 메모리 엘리먼트가 최대 전류 상태(104)와 최소 전류 상태(106) 사이에 있는 복수의 중간 상태들(108)에서 설정되는 것을 허용할 수 있다. 다중 상태 구성(110)은, 메모리 엘리먼트로 하여금 최대 전류 상태(104)와 최소 전류 상태(106) 사이에 있는 전류 상태에 진입하게 하는 하나 이상의 전압 펄스들을 수신할 수 있다. 복수의 중간 상태들(108)은 메모리 엘리먼트의 전체 전류 범위에 전체에 걸쳐 균등하게 분포될 필요는 없다는 것을 유의한다. 대신, 복수의 중간 상태들(108)은 전류 범위의 중간 1/100 부분에서 집중될 수 있다. 이것은 메모리 엘리먼트가 많은 양의 전류를 인출하지 않으면서 복수의 중간 상태들(108) 중 임의의 것에서 동작하는 것을 허용한다. 이것은 크로스바 어레이(crossbar array)들 및/또는 신경망들과 같은, 메모리 엘리먼트들의 어레이들에서 특히 중요할 수 있다.
[0033]
최소 전류 상태(106)와 최대 전류 상태(104) 사이의 전류 레벨들은 메모리 엘리먼트의 동작 범위로서 지칭될 수 있다. 이들 실시예들에서, 메모리 엘리먼트의 동작 범위의 일부는 중간 상태들(108)을 포함할 수 있다. 예를 들면, 도 1a에서 중간 상태들(108)을 포함하는 동작 범위의 일부는 대략 100 ㎁와 1 ㎂ 사이에 있을 수 있다. 메모리 엘리먼트의 동작 범위의 이 일부 내에서, 중간 상태들(108)은, 그들이 동작 범위의 일부 전체에 걸쳐 균등하게 분포되도록, 대략 균등하게 이격될 수 있다. 이 균등한 분포는 도 1a에서 예시되는 바와 같이 대수 전류 스케일(logarithmic current scale)에 따라 상태들을 균등하게 분포시킬 수 있다. 다른 실시예들(예컨대 MAC 동작에서 사용되는 것들)은 도 1b와 관련하여 하기에서 논의되는 바와 같이 절대 전류 스케일(absolute current scale)(예를 들면, 각각의 상태 사이에서 대략 100 ㎁)에 따라 균등하게 분포될 수 있다.
[0034]
임의의 수의 중간 상태들(108)이 메모리 엘리먼트의 동작 범위의 일부 내에서 균등하게 분포될 수 있다. 예를 들면, 도 1a는 100 ㎁와 1 ㎂ 사이에서 균등하게 분포되는 대략 여덟 개의 상태들을 예시한다. 다른 실시예들은 특정한 애플리케이션에 대해 필요에 따라 더 많은 또는 더 적은 상태들을 사용할 수 있고, 메모리 엘리먼트는 임의의 수의 중간 상태들(108)을 제공하도록 구성될 수 있다. 일반적으로, 일부 실시예들은 이들 다중 상태 메모리 엘리먼트들을 이진 메모리 엘리먼트들로부터 구별하기 위해 중간 상태들(108)로서 세 개 이상의 상태들을 사용할 수 있다. 추가적으로, 이들 실시예들은, 세 개 이상의 중간 상태들이, 동작 범위의 극단의 최소/최대에서가 아니라, 동작 범위의 단지 일부 내에서만 균등하게 분포되는 것에 의해 전통적인 이진 메모리 엘리먼트들로부터 구별될 수 있다.
[0035]
도 1b는, 일부 실시예들에 따른, 메모리 엘리먼트에 대한 전류 범위의 하위 부분에서의 복수의 중간 상태들(108)의 분포를 예시한다. 이 예에서는, 최소 전류 상태(106)와 최대 전류 상태(104) 사이에 여덟 개의 중간 상태들이 있다. 그러나, 복수의 중간 상태들(108) 중 가장 높은 것의 전류는 대략 1 ㎂ 미만이다. 이것은 고전류 상태(104)에서 전도되는 100 ㎂보다 훨씬 더 적다. 따라서, 심지어 복수의 중간 상태들(108) 중 가장 높은 것으로의 전이는 전류 사용량을 대략 99 %만큼 감소시킬 수 있다.
[0036]
도 1b의 복수의 상태들(108)은 칩 상에서 동작하는 시스템 컨트롤러에 의해 허용되는 바와 같은 어느 정도까지는 중첩될 수 있고, 애플리케이션에 의존할 수 있다. 도 1b의 상태들 각각을 나타내기 위해 전통적인 통계적 박스 플롯(statistical box plot)들이 사용된다. 일부 실시예들은 각각의 상태에 대한 전류 범위들이 전류 범위의 중간의 두 개의 사분위수(quartile)들을 나타내는 "박스" 외부에서 중첩되는 것을 허용할 수 있다. 전류 범위의 외부의 두 개의 사분위수들(예를 들면, < 25 % 및 > 75 %)에서의 중첩이 허용 가능할 수 있다. 이러한 중첩은, 승산-누산(multiply-accumulate; MAC) 연산에 대한 중간 결과들을 생성하기 위해 메모리 엘리먼트들이 메모리 엘리먼트들의 열(column)들로부터의 전류들을 함께 합산하는 MAC 연산들에서 사용될 때 허용될 수 있다. MAC 연산들에서, 상태들은 대수 스케일이 아닌 선형 스케일 상에서 도 1b에서 도시되는 바와 같이 균등하게 분포될 수 있다. 상태들의 균등한 분포는, 실시예에 따라, 선형 분포 또는 대수 분포를 포함할 수 있다는 것을 상기한다.
[0037]
도 2는, 일부 실시예들에 따른, 고전류 상태 및 최소 전류 상태를 나타내기 위해 ReRAM 메모리 엘리먼트의 필라멘트가 형성 또는 제거될 수 있는 방법을 예시한다. 메모리 엘리먼트는 금속 상단 전극(metal top electrode; 202) 및 금속 저부 전극(metal bottom electrode; 204)을 포함할 수 있다. 금속 상단 전극(202) 및 금속 저부 전극(204) 양단에 전압이 인가되어, 필라멘트(208)로 하여금 금속 상단 전극(202)과 금속 저부 전극(204) 사이에서 형성되게 할 수 있다. 예를 들면, 메모리 엘리먼트(VSET)에 대한 사전 결정된 "세트" 전압보다 더 큰 포지티브 전압이 인가되는 경우, 금속 상단 전극(202)을 금속 저부 전극(204)에 전기적으로 연결하기 위해 그리고 전도성 경로 최대 전류 상태를 형성하기 위해 절연성 메모리 층을 메우도록 필라멘트가 형성될 수 있다.
[0038]
유사하게, 메모리 엘리먼트(VRST)에 대한 사전 결정된 "리셋" 전압보다 더 큰 네거티브 전압이 인가되는 경우, 금속 상단 전극(202)과 금속 저부 전극(204) 사이에서 전도성 경로가 제거되거나 또는 크게 감소되도록, 필라멘트는 소산될 수 있다. 리셋 신호가 수신되는 경우, 필라멘트(206)의 폭은 크게 영향을 받지 않는다는 것을 유의한다. 대신, 나머지 필라멘트(206)와 저부 금속 전극(204) 사이의 필라멘트의 일부가 소산되고, 그 결과, 필라멘트(206)와 저부 금속 전극(204) 사이에서 터널링 배리어를 초래한다. 따라서, 필라멘트(206) 및 터널링 배리어를 통해 전류가 여전히 전도될 수 있지만, 그러나, 이 전류의 크기는, 예를 들면, 최소 전류 상태를 나타내는 대략 10 ㎁까지 크게 감소될 것이다.
[0039]
도 3은, 일부 실시예들에 따른, 부분 "세트" 신호를 사용하여 복수의 중간 상태들이 생성될 수 있는 방법을 예시한다. 본원에서 사용되는 바와 같이, "부분 세트" 신호는, 고전류 상태에 완전히 진입하기에 충분하지 않은, 메모리 엘리먼트에 제공되는 하나 이상의 포지티브 전압 펄스들을 지칭할 수 있다. 부분 세트 신호는, 각각의 후속하는 전압 펄스가 메모리 엘리먼트의 필라멘트로 하여금 상단/저부 금속 전극들 사이의 형성됨에 있어서 진척되게 하도록, 일련의 전압 펄스들을 제공할 수 있다. 부분 세트 신호는 세트 전압보다 더 작은 크기를 갖는 단일의 전압 펄스 및/또는 필라멘트로 하여금 완전히 형성되게 하기에 충분하지 않은 더 작은 크기의 복수의 전압 펄스들을 지칭할 수 있다.
[0040]
이 예에서, 제1 부분 세트 신호는 필라멘트(310)로 하여금 두 개의 전극들 사이에서의 형성을 시작하게 할 수 있다. 필라멘트(310)는 매우 얇을 수 있고 필라멘트(310)와 저부 전극(315) 사이에는 여전히 갭을 남길 수 있다. 이것은 1 ㎂보다 약간 높은 중간 상태에 대응할 수 있다. 추가적인 포지티브 전압 펄스들을 포함하는 제2 부분 세트 신호는 필라멘트(308)로 하여금 전극들 사이에서 완전히 형성되게 그리고 메모리 엘리먼트가 대략 10 ㎂를 전도하도록 중간 상태에 진입하게 할 수 있다. 제3 부분 세트 신호는, 전류가 더 적은 저항을 갖는 필라멘트(306)를 통해 흐르도록, 형성된 필라멘트(306)의 폭이 증가되게 할 수 있다. 이것은 메모리 엘리먼트가 대략 50 ㎂의 전류를 전도하도록 하는 중간 상태에 대응할 수 있다. 마지막으로, 필라멘트(304)가 완전히 형성되고 메모리 엘리먼트가, 예를 들면, 대략 100 ㎂의 고전류 상태에 진입할 수 있도록, 충분한 수의 부분 세트 신호들이 수신될 수 있다.
[0041]
상기에서 설명되는 전류 측정치는 단지 예로서 제공되며 제한하도록 의도되는 것은 아니다. 중간 상태들 각각에 대한 전류들은 메모리 엘리먼트에 사용되는 재료들, 메모리 엘리먼트의 설계, 전체 회로 아키텍처에서의 메모리 엘리먼트들의 배열에 의존할 수 있다. 따라서, 본 개시에 비추어 메모리 엘리먼트에 따라 상이한 실시예들에서 다른 전류 범위들이 사용될 수 있다.
[0042]
부분 세트 신호를 사용하는 것에 의해 인에이블되는 중간 상태들(302)에 대한 전류 범위는 모두 1 ㎂보다 높은 전류라는 것을 유의한다. 이 구성에서의 더 높은 중간 상태들은 1 ㎂와 100 ㎂ 사이의 임의의 곳에서 묘화될 수 있다. 이것이 단일의 메모리 엘리먼트의 경우에는 문제가 되지 않을 수 있지만, 메모리 엘리먼트들의 큰 어레이들은, 이들 중간 상태들로 설정될 때, 많은 양의 전류를 인출할 것이다. 이것은, 전체 전력 소비를 최소화하기 위해 메모리 엘리먼트당 전류가 가능한 한 낮을 필요가 있는 비-폰 노이만 아키텍처들 및 신경망들에서 특히 사실일 수 있다. 따라서, 이들 중간 상태들을 달성하기 위해 부분 세트 신호들을 제공하는 것에 의존하는 알고리즘들은 저전력 애플리케이션들에 대해 적합하지 않을 수 있다.
[0043]
도 4a는, 일부 실시예들에 따른, 부분 리셋 신호를 사용하여 복수의 중간 상태들이 생성될 수 있는 방법을 예시한다. 본원에서 사용되는 바와 같이, "부분 리셋" 신호는 최소 전류 상태에 완전히 진입하기에 충분하지 않은, 메모리 엘리먼트에 제공되는 하나 이상의 네거티브 전압 펄스들을 지칭할 수 있다. 부분 리셋 신호는, 각각의 후속하는 전압 펄스가 메모리 엘리먼트의 필라멘트로 하여금 금속 상단/저부 전극들 사이에서 점진적으로 소산되게 하도록, 일련의 네거티브 전압 펄스들을 제공할 수 있다. 부분 리셋 신호는 리셋 전압보다 더 작은 크기를 갖는 단일의 전압 펄스 및/또는 필라멘트로 하여금 완전히 소산되게 하기에 충분하지 않은 더 작은 크기의 복수의 전압 펄스들을 지칭할 수 있다.
[0044]
이 예에서, 메모리 엘리먼트는, 먼저, 최대 전류 상태(412)에 놓일 수 있다. 이것은 메모리 엘리먼트에 완전한 세트 신호(full set signal)를 제공하는 것에 의해 달성될 수 있다. 예를 들면, 상단/저부 금속 전극들 사이에서 필라멘트(402)를 완전히 형성하기 위해 충분한 크기 또는 수의 하나 이상의 펄스들이 메모리 엘리먼트에 제공될 수 있다. 고전류 상태(412)를 시작 지점으로서 사용하여, 일부 실시예들은 메모리 엘리먼트에 부분 리셋 신호를 제공할 수 있다. 예를 들면, 필라멘트(402)로 하여금 저부 금속 전극에서의 소산을 시작하게 하기 위해, 복수의 네거티브 전압 펄스들이 메모리 엘리먼트에 연속적으로 인가될 수 있다.
[0045]
복수의 중간 상태들(414)에서의 제1 중간 상태는, 필라멘트(404)가 저부 금속 전극으로부터 소산되어 버리는 물리적 상태에 대응할 수 있다. 이것은, 부분 세트 신호가 중간 상태들을 생성하기 위해 사용되었을 때 상기의 도 3에서 예시되었던 것보다 낮게 메모리 엘리먼트의 전류를 크게 감소시킨다는 것이 밝혀졌다. 예를 들면, 필라멘트(404)에 대한 제1 중간 상태는 메모리 엘리먼트에서 1 ㎂ 미만의 전류를 가질 수 있다. 연속적인 부분 리셋 신호들(예를 들면, 추가적인 네거티브 전압 펄스들)이 메모리 엘리먼트에 의해 수신됨에 따라, 필라멘트(406)가 저부 금속 전극으로부터 점진적으로 소산되기 때문에 더 적은 중간 상태들이 진입될 수 있다. 예를 들면, 필라멘트(406)에 대응하는 제2 중간 상태는 대략 100 ㎁의 전류를 가질 수 있고, 필라멘트(408)에 대응하는 제3 중간 상태는 100 ㎁보다 상당히 더 낮은 전류를 가질 수 있다. 따라서, 고전류 상태로부터 시작하여 부분 리셋 신호들을 사용하여 필라멘트를 점진적으로 소산시키는 것은, 메모리 엘리먼트들의 큰 어레이들에 대해 매우 전류 효율적인 복수의 중간 상태들을 생성할 수 있다. 필라멘트를 점진적으로 소산시키고, 그 결과, 나머지 필라멘트와 저부 금속 전극 사이에서 점진적으로 넓어지는 갭을 초래하는 것은, 비-폰 노이만 아키텍처들에서 사용될 수 있는 충분히 낮은 전류들을 갖는 상이한 중간 전류 상태들을 초래한다. 본원에서 설명되는 실시예들은, 실제 메모리 상태들로서 사용되기에 충분히 안정적인 중간 상태들을 생성하기 위해 제어 가능하고 반복 가능한 양식으로 이들 중간 상태들을 프로그래밍하는 알고리즘을 제공한다. 이것은 사용될 수 있는 많은 가능한 물리적 메커니즘들 중 하나에 불과하며, 다른 것들도 다른 실시예들에서 유사한 저전류 부분 리셋 상태들을 또한 초래할 수 있다는 것을 유의한다.
[0046]
도 4b는, 일부 실시예들에 따른, 저전력 상태를 포함하는 다중 상태 메모리 엘리먼트의 실시예를 예시한다. 부분 리셋 신호를 사용하여 중간 상태들(414) 중 임의의 것에 진입하는 방법은 단지 예로서 제공되는 것에 불과하며, 제한하도록 의도되지는 않는다는 것이 이해되어야 한다. 하기에서 설명되는 바와 같이, 중간 상태들(414) 중 임의의 것은 그 상태에 대응하는 사전 결정된 전압을 인가하는 것에 의해 직접적으로 진입될 수 있다.
[0047]
상기에서 설명되는 바와 같이, 메모리 엘리먼트의 동작 범위의 일부에서의 중간 상태들(414) 각각은, 실시예에 따라, 절대 전류 스케일 또는 대수 전류 스케일에 따라 균등하게 분포되거나 또는 이격될 수 있다. 그러나, 이들 다중 상태 메모리 엘리먼트들을 사용할 수 있는 많은 실제 애플리케이션들은 메모리 엘리먼트의 상태를 최하위 비트(least-significant bit; LSB) 상태에 둘 수 있다는 것이 밝혀졌는데, 이 경우, 메모리 엘리먼트의 상태는 자신의 가장 낮은 전류 레벨에 있어야 한다. 따라서, 일부 실시예들은, 다른 중간 상태들(414)에 의해 사용되는 동작 범위 밖에서 존재하는 추가적인 저전력 상태(450)를 추가할 수 있다. 메모리 엘리먼트를 그것의 LSB 저전력 상태(450)에 두기 위한 커맨드가 수신되는 경우, 단순히 중간 상태들(414) 중 가장 낮은 것에 진입하는 것보다 훨씬 더 적은 전력이 사용될 수 있다.
[0048]
일부 실시예들에서, 중간 상태들(414) 중 가장 낮은 것과 저전력 상태(450)의 상단(top) 사이의 간격(452)은 동작 범위의 일부 내의 중간 상태들 사이의 간격과 비교하여 불균일할 수 있다. 일부 실시예들에서, 간격(452)은 중간 상태들 사이의 간격보다 더 클 수 있다. 예를 들면, 간격(452)은, 중간 상태들(415) 사이의 균일한 간격으로서, 적어도 2 배 더 클 수 있고, 3 배 더 클 수 있고, 4 배 더 클 수 있고, 5 배 더 클 수 있고, 6 배 더 클 수 있고, 7 배 더 클 수 있고, 8 배 더 클 수 있고, 10 배 더 클 수 있고, 15 배 더 클 수 있고, 20 배 더 클 수 있고, 25 배 더 클 수 있고, 100 배 더 클 수 있고, 500 배 더 클 수 있고, 1000 배 더 클 수 있고, 및/또는 등등일 수 있다. 저전력 상태(450)는, 저전력 상태(450)에서 사용되는 전류가 중간 상태들(414) 중 임의의 것에서 사용되는 전류보다 상당히 더 낮도록, 중간 상태들(414)을 포함하는 동작 범위의 일부 아래에 배치될 수 있다. 하기에서 설명되는 바와 같이, 저전력 상태(450)는 중간 상태들(414) 중 가장 낮은 것으로부터 사전 결정된 전압을 인가하는 것에 의해 진입될 수 있다. 대안적으로, 저전력 상태(450)는 메모리 엘리먼트를 저전력 상태(450)에 대응하는 전도성 상태로 직접적으로 배치시키도록 구성되는 사전 결정된 전압을 인가하는 것에 의해 진입될 수 있다.
[0049]
도 4b의 중간 상태들(414) 및 저전력 상태(450)의 분포는 다른 타입들의 다중 상태 메모리 엘리먼트들과 대조될 수 있다. 예를 들면, 다중 상태 NAND 엘리먼트들은 메모리 엘리먼트의 전체 동작 범위에 걸쳐 모든 중간 상태들을 균등하게 분포시킨다. 대조적으로, 도 4b의 실시예는 중간 상태들(414)을 메모리 엘리먼트의 동작 범위의 일부에만 걸쳐 균등하게 분포시킨다. 추가적으로, 다중 상태 NAND 엘리먼트들은 메모리 엘리먼트들의 모든 상태들 사이에서 균일하고 균등한 간격을 필요로 한다. 대조적으로, 도 4b의 실시예는, 중간 상태들(414) 중 일부와 저전력 상태(450) 사이에서 불균등하고, 불균일한 간격을 포함한다. 추가적으로, 저전력 상태(450)는 상기에서 설명되는 최소 전류 상태로부터 구별될 수 있다.
[0050]
도 5는, 일부 실시예들에 따른, 부분 리셋 신호들을 사용하여 메모리 엘리먼트들을 복수의 중간 상태들로 설정하기 위한 방법의 플로우차트를 예시한다. 방법은 메모리 엘리먼트를 고전류 상태로 설정하는 단계(502)를 포함한다. 상기에서 설명되는 바와 같이, 최대 전류 상태는, 메모리 엘리먼트의 구성에 따라, 종래의 이진 메모리 엘리먼트에서 로직 1 또는 로직 0에 대응할 수 있다. 메모리 엘리먼트는 ReRAM과 같은 임의의 타입의 필라멘트 메모리를 포함할 수 있다. 최대 전류 상태는, 메모리 엘리먼트의 두 개의 금속 전극들 사이에 필라멘트가 완전히 형성되는 상태에 대응할 수 있다. 일부 실시예들에서, 고전류 상태는 10 ㎂ 초과의 전류를 전도할 수 있지만, 일부 실시예들은 메모리 엘리먼트를 통해 대략 100 ㎂의 전류와 같은 훨씬 더 많은 전류를 전도할 수 있다. 상기에서 설명되는 바와 같이, 메모리 엘리먼트는 하나 이상의 전압 펄스들을 포함하는 하나 이상의 세트 신호들을 제공하는 것에 의해 고전류 상태로 설정될 수 있다. 예를 들면, 단일의 펄스는 필라멘트를 형성하기에 충분한 크기 및/또는 지속 기간을 가지고 제공될 수 있다. 대안적으로, 필라멘트가 완전히 형성될 때까지 필라멘트를 연속적으로 형성하기 위해 일련의 전압 펄스들이 제공될 수 있다. 세트 신호는 메모리 엘리먼트의 상단 금속 전극과 저부 금속 전극 사이에서 인가되는 포지티브 전압을 포함할 수 있다.
[0051]
방법은 부분 리셋 신호를 인가하는 단계(504)를 또한 포함할 수 있다. 상기에서 설명되는 바와 같이, 부분 리셋 신호는, 메모리 엘리먼트를 완전히 최소 전류 상태에 두기에 충분하지는 않은 상태에서 저부 금속 전극으로부터 필라멘트를 소산시키기 시작하는 하나 이상의 전압 펄스들을 포함할 수 있다. 고전류 상태에서 시작하여 부분 리셋 신호들을 제공하는 것에 의해, 이것은, 구별 가능한 중간 메모리 상태들을 여전히 제공하면서, 메모리 엘리먼트의 전류로 하여금 대략 1 ㎂ 아래로 떨어지게 할 수 있다. 부분 리셋 신호는 세트 신호(들)의 반대 방향의 크기를 갖는 전압을 포함할 수 있다. 예를 들면, 세트 신호들이 포지티브 전압 펄스들을 사용하는 경우, 부분 리셋 신호는 네거티브 전압 펄스들을 사용할 수 있다.
[0052]
방법은 메모리 엘리먼트의 상태가 사전 결정된 상태에 대응하는지의 여부를 결정하는 단계(506)를 더 포함할 수 있다. 일부 실시예들에서, 판독 펄스가 메모리 엘리먼트에 제공될 수 있고, 메모리 엘리먼트를 통과하는 전류가 측정될 수 있다. 메모리 엘리먼트의 상이한 중간 상태들은 메모리 셀에 의해 전도되는 전류의 양에 의해 구별될 수 있다. 메모리 셀(ICELL)을 통해 전도되는 전류와 사전 결정된 상태에 대응하는 사전 결정된 전류(ILOW) 사이에서 비교가 이루어질 수 있다. 메모리 셀을 통과하는 전류가 사전 결정된 상태의 전류보다 여전히 더 큰 경우, 추가적인 부분 리셋 신호들이 메모리 셀에 인가될 수 있다(504). 이 프로세스는 메모리 셀의 사전 결정된 상태가 도달될 때까지 반복적으로 계속될 수 있다. 메모리 셀을 통과하는 전류가 사전 결정된 상태에 대응하는 전류보다 더 작거나 또는 동일하자마자, 시스템은 메모리 셀로의 부분 리셋 신호들의 전송을 중단할 수 있다. 메모리 엘리먼트에 인가되는 부분 리셋 신호들 중 임의의 것 및/또는 모두는 메모리 엘리먼트를 중간 상태로 전이시키기 위한 "제1" 신호로서 해석될 수 있다.
[0053]
다음으로, 저전력 상태로 전이시키기 위해, 이 방법은, ILOW에 대응하는 사전 결정된 상태가 메모리 엘리먼트의 동작 범위의 일부 전체에 걸쳐 균등하게 분포되는 중간 상태들 중 가장 낮은 것이 되도록 실행될 수 있다. 예를 들면, 도 5의 방법은 중간 상태들 중 가장 낮은 것이 도달될 때까지 적용될 수 있다. 이 때, 상기에서 설명되는 저전력 상태에 진입하기 위해, 사전 결정된 더 강한 부분 리셋 신호가 메모리 엘리먼트에 인가될 수 있다. 더 강한 부분 리셋 신호는, 예를 들면, 전류로 하여금 이전에 사용되었던 중간 상태들 사이의 균등한 분포보다 더 많이 떨어지게 하는 네거티브 전압일 수 있다. 예를 들면, 더 강한 부분 리셋 신호는 상기에서 인가되는 부분 리셋 신호들보다 더 큰 네거티브 전압일 수 있다. 대안적으로, 더 강한 부분 리셋 신호는 상기에서 설명되는 부분 리셋 신호들보다 더 많은 수의 네거티브 전압 펄스들을 포함할 수 있다. 더 강한 부분 리셋 신호는, 중간 상태들을 포함하는 동작 범위의 일부보다 상당히 아래로 저전력 상태를 푸시하기 위해, 예를 들면, 부분 리셋 신호들보다 2 배만큼 클 수 있고, 3 배만큼 클 수 있고, 4 배만큼 클 수 있고, 5 배만큼 클 수 있고, 10 배만큼 클 수 있고, 등등일 수 있다. 메모리 엘리먼트에 인가되는 더 강한 부분 리셋 신호는 메모리 엘리먼트를 저전력 상태로 전이시키기 위한 "제2" 신호로서 해석될 수 있다.
[0054]
도 6은, 일부 실시예들에 따른, 세트 신호들 및 부분 리셋 신호들의 그래프를 예시한다. 이 실시예에서, 세트 신호는 복수의 전압 펄스들을 포함할 수 있다. 제1 타입의 전압 펄스는 메모리 엘리먼트에서 형성되는 필라멘트의 사이즈를 증가시키기에 충분한 크기를 갖는 동작 펄스(602)일 수 있다. 이 예에서, 세트 신호의 일부인 각각의 연속적인 동작 펄스(602)는, 엘리먼트가 완전히 형성될 때까지 크기가 증가될 수 있다. 동작 펄스들(602) 각각 사이에서, 하나 이상의 판독 펄스들(604)이 실행되어 메모리 엘리먼트를 통과하는 전류의 양을 측정할 수 있다. 이것은, 메모리 엘리먼트가 고전류 상태로 이동할 때, 메모리 엘리먼트가 복수의 중간 상태들에 진입하는 것을 허용할 수 있다. 세트 동작의 일부로서의 이들 중간 상태들은 부분 리셋 동작의 일부로서 달성되는 중간 상태들보다 훨씬 더 높은 전류 레벨들과 관련될 수 있다는 것을 상기한다.
[0055]
메모리 셀이 고전류 상태로 프로그래밍된 이후, 전류 효율적인 중간 상태들은 부분 리셋 신호를 제공하는 것에 의해 진입될 수 있다. 이 예에서, 부분 리셋 신호들은 저부 전극으로부터 필라멘트를 점진적으로 소산시키는 복수의 네거티브 전압 펄스들(606, 610, 614)을 포함할 수 있다. 예로서, 일부 실시예들은 네거티브 전압 펄스들(606, 610, 614) 사이에 산재될 수 있는 복수의 판독 펄스들(608, 612, 616)을 또한 포함할 수 있다. 상기의 도 5에서 설명되는 바와 같이, 일부 실시예들은 메모리 셀을 통과하는 전류를 판독할 수 있고, 그것을 사전 결정된 상태와 관련되는 사전 결정된 전류 레벨과 비교할 수 있다. 셀이 사전 결정된 전류 레벨에 도달한 경우, 네거티브 전압 펄스들(606, 610, 614)은 중단될 수 있다. 대안적으로, 네거티브 전압 펄스들(606, 610, 614)은 사전 결정된 전류 레벨이 도달될 때까지 계속될 수 있다.
[0056]
상기에서 설명되는 바와 같이, 메모리 엘리먼트의 상태를 저전력 상태로 푸시하기 위해, 상당히 더 강한 부분 리셋 신호(618)가 이 지점에서 인가될 수 있다. 이 예에서, 더 강한 부분 리셋 신호(618)는 이전의 부분 리셋 신호들(606, 610, 614)보다 세 배보다 더 많이 크다.
[0057]
이 예에서, 네거티브 전압 펄스들(606, 610, 614) 각각은 대략적으로 동일한 크기 및/또는 폭을 가질 수 있다. 그러나, 하기에서 더욱 상세하게 설명되는 바와 같이, 다른 실시예들은 크기 및/또는 폭이 점진적으로 증가하는 부분 리셋 신호들의 일부로서 네거티브 전압 펄스들을 사용할 수 있다.
[0058]
도 7은, 일부 실시예들에 따른, 부분 리셋 신호들을 증가시키는 것에 의해 전류 효율적인 중간 메모리 상태들에 진입하기 위한 방법의 플로우차트를 예시한다. 방법은 메모리 엘리먼트를 고전류 상태로 설정하는 단계(702) 및 상기에서 설명되는 바와 같이 부분 리셋 신호를 인가하는 단계(704)를 포함할 수 있다. 그런 다음, 메모리 엘리먼트를 통과하는 전류의 양을 테스트하기 위해 판독 펄스가 메모리 엘리먼트에 제공될 수 있으며, 그런 다음, 메모리 엘리먼트를 통과하는 전류의 양은, 사전 결정된 중간 상태에 대한 사전 결정된 전류에 비교될 수 있다(706). 전류가 사전 결정된 전류보다 여전히 더 큰 경우, 추가적인 부분 리셋 신호들이 제공될 수 있다. 그러나, 동일한 크기 및/또는 폭의 부분 리셋 신호들을 제공하는 대신, 일부 실시예들은 부분 리셋 신호들이 메모리 엘리먼트에 연속적으로 인가될 때 부분 리셋 신호들의 크기 및/또는 폭을 증가시킬 수 있다(710). 예를 들면, 각각의 부분 리셋 신호와 함께 더 큰 네거티브 전압 펄스가 인가되도록, 부분 리셋 신호의 크기가 증가될 수 있다. 추가적으로 또는 대안적으로, 네거티브 전압 펄스들의 폭은, 시간이 지남에 따라 더 많은 전압이 인가되도록, 증가될 수 있다. 일부 실시예들에서, 전압 펄스들이 인가되는 레이트는 증가될 수 있고, 연속적인 판독 펄스들 사이에서 더 많은 전압 펄스들이 제공될 수 있다. 이들 실시예들은, 메모리 엘리먼트로 하여금, 단순히 동일한 크기, 타이밍, 및/또는 폭의 펄스들을 제공하는 것보다 더 빠르게, 사전 결정된 중간 상태로 전이하게 할 수 있다. 마지막으로, 메모리 엘리먼트로 하여금 상기에서 설명되는 바와 같이 저전력 상태에 진입하게 하기 위해 더 강한 부분 리셋 신호가 인가될 수 있다(708).
[0059]
상기에서 설명되는 바와 같이, 상태들의 분포는 선형 또는 대수 스케일에 따라 균등하게 이격될 수 있다. 도 5 및 도 7에서 예시되는 부분 리셋 알고리즘은 이들 타입들의 간격 중 어느 하나를 수용하도록 조정될 수 있다. 예를 들면, 부분 리셋 신호의 크기에서의 증가(710)는 대수적으로 이격된 중간 상태들 사이에서 더욱 효율적으로 이동하도록 대수적으로 조정될 수 있다. 다른 예에서, 부분 리셋 신호의 크기는 일정할 수 있거나 또는 다르게는 선형적으로 이격된 중간 상태들 사이에서 이동하도록 조정될 수 있다.
[0060]
도 8은, 일부 실시예들에 따른, 세트 신호들 및 부분 리셋 신호들의 그래프를 예시한다. 도 7의 플로우차트에 후속하여, 이 그래프는 부분 리셋 신호들의 크기가 각각의 연속적인 신호와 함께 증가될 수 있는 방법을 예시한다. 예를 들면, 네거티브 전압 펄스(810)는 이전의 네거티브 전압 펄스(806)보다 더 큰 전압 크기를 가질 수 있다. 유사하게, 네거티브 전압 펄스(814)는 이전의 네거티브 전압 펄스(810)보다 더 큰 전압 크기를 가질 수 있고, 및 등등일 수 있다. 도 8에서 명시적으로 도시되지는 않지만, 부분 리셋 신호들에서의 전압 펄스들(806, 810, 814)의 폭도 또한 증가될 수 있고, 및/또는 네거티브 전압 펄스들의 수는, 그들이 증가하는 레이트에서 전달되도록, 시간이 지남에 따라 증가될 수 있다. 전압 펄스들(806, 810, 814)이 증가함에 따라, 그들은, 중간 상태들 중 가장 낮은 것이 도달될 때까지, 각각의 펄스와 함께 다수의 중간 상태들을 통해 진행할 수 있다. 그런 다음, 더 강한 부분 리셋 신호(818)가 적용될 수 있다. 이 예에서, 더 강한 부분 리셋 신호(818)는 전압 펄스들(806, 810, 814)에 의해 표현되는 부분 리셋 신호들 중 임의의 것보다 더 크다.
[0061]
도 9a는, 일부 실시예들에 따른, 전류 효율적인 방식으로 다수의 중간 상태들을 달성하기 위한 세트 및 부분 리셋 동작들에 대한 전압 대 전류 곡선을 예시한다. 초기에, 저전류 상태로부터 고전류 상태로 전이시키기 위해, 복수의 포지티브 전압 펄스들로 구성되는 세트 신호(902)가 메모리 엘리먼트에 인가될 수 있다. 세트 신호(902)가 펄스들의 임계 수 또는 임계 전압 크기에 도달하는 경우, 저전류 상태와 고전류 상태 사이의 점프는 매우 급격하다는 것을 유의한다. 이것은 부분 세트 동작들을 사용하여 저전류 상태와 고전류 상태 사이의 중간 상태들을 사용하는 것을 어렵게 만든다.
[0062]
고전류 상태에 도달한 이후, 예를 들면, 네거티브 전압 펄스들을 포함하는 복수의 부분 리셋 신호들이 메모리 엘리먼트에 인가될 수 있다. 각각의 연속적인 부분 리셋 신호에 수반되는 전류에서의 강하는 세트 신호에 의해 생성되는 급격한 변화보다 훨씬 더 완만하다는 것을 유의한다. 이것은 부분 리셋 동작 동안 달성될 최소 중첩 중간 상태들의 더 넓은 분포를 허용한다. 추가적으로, 이것은, 중간 상태들에 대한 전류 레벨이 매우 전류 효율적인 레벨에 도달할 때까지, 메모리 엘리먼트가 필라멘트의 길이를 점진적으로 감소시키는 것을 허용한다. 이 예에서, 제1 중간 상태(906)는 6 ㎂와 2 ㎂의 전류 사이에서 존재할 수 있다. 제2 중간 상태(908)는 대략 3 ㎂와 1 ㎂의 전류 사이에서 존재할 수 있다. 추가적인 중간 상태들(910, 912)이 1 ㎂보다 낮은 전류 레벨들에서 존재할 수 있다.
[0063]
이 예에서, 중간 상태들(906, 908, 910, 912)은 중간 상태들 중 일부에 대한 범위에서 약간 중첩될 수 있다. 그러나, 상이한 전류 상태들은, 일부 실시예들이 매우 높은 다이나믹 레인지(예를 들면, 100 배보다 더 큼)를 갖는 비-폰 노이만 아키텍처들에서 사용되기에 충분히 낮은 16 개보다 더 많은 레벨들의 중간 전류 상태들을 제공할 수 있도록, 충분한 비-중첩 간격을 갖는다. 이들 실시예들은 또한, 실온 및 고온 테스팅 환경들 둘 모두에서 우수한 유지력(retention)을 보여주었다. 마지막으로, 저전력 상태(920)는 다른 중간 상태들(906, 908, 910, 912) 아래에서 불균등하게 그리고 상당히 이격되는 것으로 예시되어 있다.
[0064]
도 9b는, 일부 실시예들에 따른, 도 1b에서 예시되는 상태 다이어그램과 유사한 상태 다이어그램을 예시한다. 이 다이어그램은, 중간 상태들(상태들 1-6) 사이에서 허용 가능한 중첩을 갖는 상대적으로 균일한 간격을 도시하고, 대조적으로, LSB 저전력 상태는, 1 ㎁에 더 가깝도록(예를 들면, 대략 10 ㎁) 불균등하게 이격된다. 유사하게, 도 9c는 상태들 각각에 대한 전류 범위들의 상대적 간격을 보여 주기 위해 통계적 신호 레벨들에 대한 전류 다이어그램들을 예시한다.
[0065]
도 10은 사전 결정된 중간 상태에 반복적으로 진입하기 위해 사전 결정된 부분 리셋 신호들을 사용하는 방법에 대한 플로우차트를 예시한다. 메모리 엘리먼트들을 제조하기 위한 프로세스는 고도로 반복 가능하고 예측 가능할 수 있고, 그 결과, 동일한 프로세스를 통해 제조되는 많은 상이한 메모리 엘리먼트들은, 부분 리셋 신호들이 인가되는 경우, 유사한 전기적 특성들을 나타낸다. 테스팅 프로세스를 통해, 도 5 및 도 7의 방법들은 사전 결정된 중간 상태를 달성하기 위해 인가될 필요가 있는 부분 리셋 신호들의 수 및/또는 크기를 카운팅하기 위해 사용될 수 있다. 일단 사전 결정된 부분 리셋 신호가 결정되면, 이 부분 리셋 신호는 대응 상태에 진입하기 위해 초기에 인가될 수 있다. 이것은 사전 결정된 상태를 점진적으로 찾기 위해 부분 리셋 신호들을 반복적으로 테스트하고 증분적으로(incrementally) 인가할 필요성을 제거할 수 있다.
[0066]
방법은 상기에서 설명되는 바와 같이 메모리 엘리먼트를 고전류 상태로 설정하는 단계(1002)를 포함할 수 있다. 방법은 사전 결정된 상태에 대해 사전 결정된 부분 리셋을 설정하는 단계(1004)를 또한 포함할 수 있다. 사전 결정된 부분 리셋 신호는 이러한 타입의 메모리 엘리먼트에 대한 테스팅 및/또는 특성 묘사 프로세스를 통해 미리 결정되었을 수 있다. 예를 들면, 사전 결정된 수의 네거티브 전압 펄스들이 인가될 수 있다. 다른 예에서, 사전 결정된 폭 및/또는 크기를 갖는 단일의 네거티브 전압 펄스가 인가될 수 있다. 이것은 소망되는 사전 결정된 상태에 대한 전류 레벨에 대응하도록 필라멘트를 사전 결정된 양만큼 소산시키는 효과를 가질 수 있다.
[0067]
일부 실시예들에서, 사전 결정된 부분 리셋 신호는 사전 결정된 상태에 대응하도록 전류 상태를 정확하게 설정할 수 있다. 이것은, 사전 결정된 상태가 입력되었다는 것을 보장하기 위해 일부 실시예들이 메모리 엘리먼트를 통과하는 전류를 테스트할 필요가 없을 만큼 충분히 정확하게 행해질 수 있다. 다른 실시예들에서, 시스템은, 사전 결정된 부분 리셋 신호가 메모리 엘리먼트를 정확한 전류 상태에 정확하게 배치했다는 것을 보장하기 위해 테스트를 수행할 수 있다. 일부 실시예들에서, 사전 결정된 부분 리셋 신호는 전류 레벨을 대응하는 상태에 대한 전류 레벨 바로 위의 영역까지 낮추기에 충분할 수 있다. 이것은 절대 전류 레벨들에 영향을 끼칠 수 있는 메모리 엘리먼트에 대한 프로세스 및/또는 재료에서의 작은 변화를 허용한다. 여전히 소망되는 전류 레벨 바로 위에 있게끔 전류를 낮추도록 구성되는 사전 결정된 부분 리셋 신호를 인가하는 것에 의해, 이 알고리즘은 소망되는 전류 상태를 오버슈팅하지 않으면서 메모리 엘리먼트들 사이의 재료/프로세스 차이들을 고려할 수 있다. 그런 다음, 방법은 메모리 엘리먼트를 통과하는 전류를 측정하고, 전류를 대응하는 상태에 대한 소망되는 전류 범위에 비교하는 단계(1006)를 포함할 수 있다. 상기에서 설명되는 바와 같이, 전류 레벨이 여전히 대응하는 상태에 대한 전류 레벨보다 위에 경우, 알고리즘은 대응하는 상태의 전류 범위가 도달될 때까지 추가적인 부분 리셋 신호들을 메모리 엘리먼트에 인가할 수 있다(1010).
[0068]
저전력 상태에 진입하기 위해, Ilow에 대응하는 중간 상태는 상기에서 설명되는 바와 같이 중간 상태들 중 가장 낮은 것일 수 있다. 그런 다음, 더 강한 부분 리셋 신호를 적용하는 것은 메모리 엘리먼트로 하여금 저전력 상태에 진입하게 할 수 있다(1008). 일부 실시예들은, 상기에서 인가되는 부분 리셋 신호(1010)가 메모리 엘리먼트를 저전력 상태로 직접적으로 구동하게끔 구성될 수 있도록, 도 10의 플로우차트를 변경할 수 있다. 이것은 엘리먼트가 중간 상태들 중 어떤 것도 거치지 않고 저전력 상태에 진입하는 것을 허용한다.
[0069]
도 11은, 일부 실시예들에 따른, 초기에, 전류 레벨을 대응하는 상태의 소망되는 전류 레벨보다 약간 높게 낮추기 위해, 사전 결정된 부분 리셋 신호를 메모리 엘리먼트에 인가하는 그래프를 예시한다. 상기의 도 9에서 설명되는 바와 같이, 메모리 엘리먼트는 고전류 상태에서 시작하여 중간의 전류 효율적인 상태들로 전이하기 위해 부분 리셋 신호들을 수신할 수 있다. 다수의 전압 펄스들을 인가하고 각각의 펄스 이후의 전류 레벨을 측정하는 대신, 상기의 도 10에서 설명되는 실시예들은, 전류 레벨을 소망되는 상태(906) 위의 임계치(1102)(예를 들면, 소망되는 상태(906) 위의 2 ㎂ 이내)까지 낮추기 위해, 하나 이상의 네거티브 전압 펄스들로 구성되는 사전 결정된 부분 리셋 신호를 대신 인가할 수 있다. 그런 다음, 측정된 전류 레벨이 소망되는 상태(906)의 전류 범위 이내로 떨어질 때까지, 추가적인 부분 리셋 신호들이 인가될 수 있다. 일부 실시예들에서, 중간 상태들(906, 908, 910, 912) 중 어떤 것을 통해서도 진행하지 않으면서 메모리 엘리먼트를 저전력 상태(920)의 범위까지 즉시 구동하기 위해 부분 리셋 신호(1106)가 대신 인가될 수 있다.
[0070]
도 12는, 일부 실시예들에 따른, 메모리 셀의 예시적인 회로를 예시한다. 메모리 셀은 트랜지스터(1204) 및 메모리 엘리먼트(1202)를 포함할 수 있다. 일부 실시예들은 메모리 셀의 다양한 입력들에 인가될 전압들을 생성하도록 구성되는 전압 제어 회로(1206)를 또한 포함할 수 있다. 예를 들면, 전압 제어 회로(1206)는 가변 전압들을 메모리 셀(1202)의 상단 금속 전극 및/또는 트랜지스터(1204)의 드레인으로 제공할 수 있다. 일부 실시예들에서, 전압 제어 회로(1206)는 추가적으로 또는 대안적으로 전압들을 트랜지스터(1204)의 게이트로 제공할 수 있다. 메모리 엘리먼트(1202)를 통과하는 전류는 트랜지스터(1204)의 드레인 전압에 의해 및/또는 게이트 전압에 의해 제어될 수 있다. 따라서, 상기에서 설명되는 부분 리셋 신호들은 전압 펄스들을 드레인 전압으로 제공하는 것에 의해, 또는 트랜지스터(1204)의 게이트에 인가되는 전압을 조정하는 것에 의해 구현될 수 있다. 어느 하나의 방법은 본원에서 설명되는 실시예들 중 임의의 것에서 상호 교환 가능하게 사용될 수 있다.
[0071]
전압 제어 회로(1206)는, 메모리 셀에 인가될 전압 펄스들을 생성하기 위해 버퍼를 통해 주기적 출력들을 생성하도록 구성되는 타이밍 회로를 갖는 마이크로컨트롤러에 의해 구현될 수 있다. 전압 제어 회로(1206)는 메모리 어레이에 대한 제어 회로의 일부로서 판독/기록 펄스들을 생성하는 별개의 타이밍 회로들을 통해 또한 구현될 수 있다.
[0072]
일부 실시예들은 전압 펄스들을 생성하기 위해, 메모리 엘리먼트 상의 전류 레벨들을 판독하기 위해, 및/또는 메모리 엘리먼트들을 테스트하여 복수의 사전 결정된 중간 전류 상태들에 진입하기 위해 인가될 수 있는 사전 결정된 부분 리셋 신호들을 결정하기 위해, 컴퓨터 시스템을 사용할 수 있다. 도 13은 다양한 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템(1300)을 예시한다. 도면에서 도시되는 바와 같이, 컴퓨터 시스템(1300)은, 버스 서브시스템(1302)을 통해 다수의 주변장치 서브시스템(peripheral subsystem)들과 통신하는 프로세싱 유닛(1304)을 포함한다. 이들 주변장치 서브시스템들은 프로세싱 가속 유닛(1306), I/O 서브시스템(1308), 스토리지 서브시스템(1318) 및 통신들 서브시스템(1324)을 포함할 수 있다. 스토리지 서브시스템(1318)은 유형적(tangible) 컴퓨터 판독가능 저장 매체들(1322) 및 시스템 메모리(1310)를 포함한다.
[0073]
버스 서브시스템(1302)은 컴퓨터 시스템(1300)의 다양한 컴포넌트들 및 서브시스템들이 의도된 대로 서로 통신하게 하기 위한 메커니즘을 제공한다. 버스 서브시스템(1302)이 단일의 버스로서 개략적으로 도시되지만, 버스 서브시스템의 대안적인 실시예들은 다수의 버스들을 활용할 수 있다. 버스 서브시스템(1302)은 메모리 버스 또는 메모리 컨트롤러, 주변장치 버스, 및 다양한 버스 아키텍처들 중 임의의 것을 사용하는 로컬 버스를 포함하는 여러 가지 타입들의 버스 구조물들 중 임의의 것일 수 있다. 예를 들면, 그러한 아키텍처들 산업 표준 아키텍처(Industry Standard Architecture; ISA) 버스, 마이크로 채널 아키텍처(Micro Channel Architecture; MCA) 버스, 향상된 ISA(Enhanced ISA; EISA) 버스, 비디오 전자 표준화 협회(Video Electronics Standards Association; VESA) 로컬 버스 및 주변장치 컴포넌트 인터커넥트(Peripheral Component Interconnect: PCI) 버스를 포함할 수 있는데, 이들은 IEEE P1386.1 표준에 따라 제조되는 메자닌(Mezzanine) 버스로서 구현될 수 있다.
[0074]
하나 이상의 집적 회로들(예를 들면, 종래의 마이크로프로세서 또는 마이크로컨트롤러)로서 구현될 수 있는 프로세싱 유닛(1304)은 컴퓨터 시스템(1300)의 동작을 제어한다. 하나 이상의 프로세서들이 프로세싱 유닛(1304)에 포함될 수 있다. 이들 프로세서들은 단일 코어 또는 다중 코어 프로세서들을 포함할 수 있다. 소정의 실시예들에서, 프로세싱 유닛(1304)은 각각의 프로세싱 유닛에 포함되는 단일 또는 다중 코어 프로세서들을 갖는 하나 이상의 독립적인 프로세싱 유닛들(1332 및/또는 1334)로서 구현될 수 있다. 다른 실시예들에서, 프로세싱 유닛(1304)은 두 개의 듀얼 코어 프로세서들을 단일의 칩으로 통합하는 것에 의해 형성되는 쿼드 코어 프로세싱 유닛으로서 또한 구현될 수 있다.
[0075]
다양한 실시예들에서, 프로세싱 유닛(1304)은 프로그램 코드에 응답하여 다양한 프로그램들을 실행할 수 있고 다수의 동시에 실행되는 프로그램들 또는 프로세스들을 유지할 수 있다. 임의의 주어진 시간에, 실행될 프로그램 코드들 중 일부 또는 모두는 프로세서(들)(1304)에 및/또는 스토리지 서브시스템(1318)에 상주할 수 있다. 적절한 프로그래밍을 통해, 프로세서(들)(1304)는 상기에서 설명되는 다양한 기능성(functionality)들을 제공할 수 있다. 컴퓨터 시스템(1300)은 디지털 신호 프로세서(digital signal processor; DSP), 특수 목적 프로세서, 및/또는 등등을 포함할 수 있는 프로세싱 가속 유닛(1306)을 추가적으로 포함할 수 있다.
[0076]
I/O 서브시스템(1308)은 유저 인터페이스 입력 디바이스들 및 유저 인터페이스 출력 디바이스들을 포함할 수 있다. 유저 인터페이스 입력 디바이스들은 키보드, 마우스 또는 트랙볼과 같은 포인팅 디바이스들, 디스플레이에 통합되는 터치패드 또는 터치스크린, 스크롤 휠, 클릭 휠, 다이얼, 버튼, 스위치, 키패드, 음성 커맨드 인식 시스템들을 갖는 오디오 입력 디바이스들, 마이크들, 및 다른 타입들의 입력 디바이스들을 포함할 수 있다. 유저 인터페이스 입력 디바이스들은, 예를 들면, 유저들이, 제스처들 및 발화된 커맨드들을 사용하는 내추럴 유저 인터페이스(natural user interface)를 통해, Microsoft Xbox®(마이크로소프트 엑스박스) 360 게임 컨트롤러와 같은 입력 디바이스를 제어하고 그들과 상호 작용하는 것을 가능하게 하는 Microsoft Kinect®(마이크로소프트 키넥트) 모션 센서와 같은 모션 감지 및/또는 제스처 인식 디바이스들을 포함할 수 있다. 유저 인터페이스 입력 디바이스들은 유저들로부터의 눈 활동(eye activity)(예를 들면, 사진들을 찍는 동안 및/또는 메뉴 선택을 행하는 동안 '깜빡임(blinking)')을 검출하고 눈 제스처들을 입력 디바이스(예를 들면, Google Glass®(구글 글래스))에 대한 입력으로서 변환하는 Google Glass® 깜박임 검출기와 같은 눈 제스처 인식 디바이스들을 또한 포함할 수 있다. 추가적으로, 유저 인터페이스 입력 디바이스들은, 유저들이 음성 커맨드들을 통해 음성 인식 시스템들(예를 들면, Siri®(시리) 내비게이터)과 상호 작용하는 것을 가능하게 하는 음성 인식 감지 디바이스들을 포함할 수 있다.
[0077]
유저 인터페이스 입력 디바이스들은, 삼차원(three dimensional; 3D) 마우스들, 조이스틱들 또는 포인팅 스틱들, 게임패드들 및 그래픽 태블릿들, 및 오디오/비주얼 디바이스들 예컨대 스피커들, 디지털 카메라들, 디지털 캠코더들, 휴대용 미디어 플레이어들, 웹캠들, 이미지 스캐너들, 지문 스캐너들, 바코드 판독기 3D 스캐너들, 3D 프린터들, 레이저 거리 측정기들, 및 시선 추적 디바이스들을, 제한 없이, 또한 포함할 수 있다. 추가적으로, 유저 인터페이스 입력 디바이스들은, 예를 들면, 의료 이미징 입력 디바이스들 예컨대 컴퓨터 단층 촬영(computed tomography), 자기 공명 이미징, 포지션 방출 단층 촬영, 의료 초음파 진단 디바이스들을 포함할 수 있다. 유저 인터페이스 입력 디바이스들은, 예를 들면, 오디오 입력 디바이스들 예컨대 MIDI 키보드들, 디지털 악기들 및 등등을 또한 포함할 수 있다.
[0078]
유저 인터페이스 출력 디바이스들은 디스플레이 서브시스템, 지시기 조명(indicator light)들, 또는 비-시각적 디스플레이들 예컨대 오디오 출력 디바이스들, 등등을 포함할 수 있다. 디스플레이 서브시스템은 음극선관(cathode ray tube; CRT), 액정 디스플레이(liquid crystal display; LCD) 또는 플라즈마 디스플레이를 사용하는 것과 같은 플랫 패널 디바이스, 프로젝션 디바이스, 터치스크린, 및 등등일 수 있다. 일반적으로, 용어 "출력 디바이스"의 사용은, 컴퓨터 시스템(1300)으로부터 유저 또는 다른 컴퓨터로 정보를 출력하기 위한 모든 가능한 타입들의 디바이스들 및 메커니즘들을 포함하도록 의도된다. 예를 들면, 유저 인터페이스 출력 디바이스들은, 모니터들, 프린터들, 스피커들, 헤드폰들, 자동차 내비게이션 시스템들, 플로터들, 음성 출력 디바이스들, 및 모뎀들과 같은 텍스트, 그래픽들, 및 오디오/비디오 정보를 시각적으로 전달하는 다양한 디스플레이 디바이스들을, 제한 없이, 포함할 수 있다.
[0079]
컴퓨터 시스템(1300)은, 현재 시스템 메모리(1310) 내에 위치되는 것으로 도시되는 소프트웨어 엘리먼트들을 포함하는 스토리지 서브시스템(1318)을 포함할 수 있다. 시스템 메모리(1310)는, 프로세싱 유닛(1304) 상에서 로딩 가능하고 실행 가능한 프로그램 명령들뿐만 아니라, 이들 프로그램들의 실행 동안 생성되는 데이터를 저장할 수 있다.
[0080]
컴퓨터 시스템(1300)의 구성 및 타입에 따라, 시스템 메모리(1310)는 휘발성(예컨대, 랜덤 액세스 메모리(RAM)) 및/또는 비-휘발성(예컨대, 판독 전용 메모리(read-only memory; ROM), 플래시 메모리, 등등)일 수 있다. RAM은 통상적으로 프로세싱 유닛(1304)이 즉시 액세스 가능하고 및/또는 프로세싱 유닛(1304)에 의해 현재 동작 및 실행되고 있는 데이터 및/또는 프로그램 모듈들을 포함한다. 일부 구현들에서, 시스템 메모리(1310)는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 또는 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)와 같은 다수의 상이한 타입들의 메모리를 포함할 수 있다. 일부 구현들에서, 예컨대, 기동 동안, 컴퓨터 시스템(1300) 내의 엘리먼트들 사이에서 정보를 전송하는 것을 돕는 기본 루틴들을 포함하는 기본 입력/출력 시스템(basic input/output system; BIOS)은 통상적으로 ROM에 저장될 수 있다. 제한이 아닌 예로서, 시스템 메모리(1310)는, 클라이언트 애플리케이션들, 웹 브라우저들, 중간 계층 애플리케이션들, 관계형 데이터베이스 관리 시스템(relational database management system; RDBMS)들, 등등을 포함할 수 있는 애플리케이션 프로그램들(1312), 프로그램 데이터(1314), 및 오퍼레이팅 시스템(1316)을 또한 예시한다. 예로서, 오퍼레이팅 시스템(1316)은 다양한 버전의 Microsoft Windows®(마이크로소프트 윈도우즈), Apple Macintosh®(애플 매킨토시), 및/또는 Linux(리눅스) 오퍼레이팅 시스템들, 다양한 상업적으로 입수 가능한 UNIX®(유닉스) 또는 UNIX 유사 오퍼레이팅 시스템들(다양한 GNU/Linux 오퍼레이팅 시스템들, Google Chrome®(구글 크롬) OS, 및 등등)을 제한없이 포함함) 및/또는 모바일 오퍼레이팅 시스템들 예컨대 iOS, Windows® Phone(윈도우즈 폰), Android®(안드로이드) OS, BlackBerry®(블랙베리) 10 OS, 및 Palm®(팜) OS 오퍼레이팅 시스템들을 포함할 수 있다.
[0081]
스토리지 서브시스템(1318)은 일부 실시예들의 기능성을 제공하는 기본 프로그래밍 및 데이터 구성들을 저장하기 위한 유형적 컴퓨터 판독가능 저장 매체를 또한 제공할 수 있다. 프로세서에 의해 실행될 때 상기에서 설명되는 기능성을 제공하는 소프트웨어(프로그램들, 코드 모듈들, 명령들)는 스토리지 서브시스템(1318)에 저장될 수 있다. 이들 소프트웨어 모듈들 또는 명령들은 프로세싱 유닛(1304)에 의해 실행될 수 있다. 스토리지 서브시스템(1318)은 다양한 실시예들에 따라 사용되는 데이터를 저장하기 위한 저장소를 또한 제공할 수 있다.
[0082]
스토리지 서브시스템(1300)은, 컴퓨터 판독가능 저장 매체들(1322)에 추가로 연결될 수 있는 컴퓨터 판독가능 저장 매체들 판독기(1320)를 또한 포함할 수 있다. 시스템 메모리(1310)와 함께 그리고, 옵션 사항으로, 그들과 조합하여, 컴퓨터 판독가능 저장 매체들(1322)은, 컴퓨터 판독가능 정보를 일시적으로 및/또는 더욱 영구적으로 포함, 저장, 송신, 및 검색하기 위한 저장 매체들 외에, 원격의, 로컬의, 고정된, 및/또는 착탈식 스토리지 디바이스들을 포괄적으로 나타낼 수 있다.
[0083]
코드, 또는 코드의 일부들을 포함하는 컴퓨터 판독가능 저장 매체들(1322)은, 정보의 저장 및/또는 송신을 위해 임의의 방법 또는 기술에서 구현되는 휘발성 및 비-휘발성, 착탈식 및 비-착탈식 매체들과 같은(그러나 이에 제한되지 않음) 저장 매체들 및 통신 매체들을 비롯한, 기술 분야에서 공지되어 있는 또는 사용되는 임의의 적절한 매체들을 또한 포함할 수 있다. 이것은 유형적 컴퓨터 판독가능 저장 매체들 예컨대 RAM, ROM, 전자적으로 소거가능한 프로그램가능 ROM(electronically erasable programmable ROM; EEPROM), 플래시 메모리 또는 다른 메모리 기술, CD-ROM, 디지털 다기능 디스크(digital versatile disk; DVD), 또는 다른 광학 스토리지, 자기 카세트들, 자기 테이프, 자기 디스크 스토리지 또는 다른 자기 스토리지 디바이스들, 또는 다른 유형적 컴퓨터 판독가능 매체들을 포함할 수 있다. 이것은 비-유형적 컴퓨터 판독가능 매체들, 예컨대 데이터 신호들, 데이터 송신들, 또는 소망되는 정보를 송신하기 위해 사용될 수 있는 그리고 컴퓨팅 시스템(1300)에 의해 액세스될 수 있는 임의의 다른 매체를 또한 포함할 수 있다.
[0084]
예로서, 컴퓨터 판독가능 저장 매체들(1322)은 비-착탈식의 비-휘발성 자기 매체들로부터 판독하거나 또는 그것에 기록하는 하드 디스크 드라이브, 착탈식의 비-휘발성 자기 디스크로부터 판독하거나 또는 그것에 기록하는 자기 디스크 드라이브, 및 착탈식의 비-휘발성 광학 디스크 예컨대 CD ROM, DVD, 및 Blu-Ray®(블루레이) 디스크, 또는 다른 광학 매체들로부터 판독하거나 또는 그들에 기록하는 광학 디스크 드라이브를 포함할 수 있다. 컴퓨터 판독가능 저장 매체들(1322)은 Zip®(집) 드라이브들, 플래시 메모리 카드들, 범용 직렬 버스(universal serial bus; USB) 플래시 드라이브들, 시큐어 디지털(secure digital; SD) 카드들, DVD 디스크들, 디지털 비디오 테이프, 및 등등을 포함할 수 있다(그러나 이에 제한되지 않음). 컴퓨터 판독가능 저장 매체들(1322)은, 솔리드 스테이트 드라이브(solid-state drive; SSD)들 기반의 비-휘발성 메모리 예컨대 플래시 메모리 기반의 SSD들, 엔터프라이즈 플래시 드라이브들, 솔리드 스테이트 ROM, 및 등등, SSD들 기반의 휘발성 메모리 예컨대 솔리드 스테이트 RAM, 동적 RAM, 정적 RAM, DRAM 기반의 SSD들, 자기 저항성 RAM(magnetoresistive RAM; MRAM) SSD들, 및 DRAM 및 플래시 메모리 기반의 SSD들의 조합을 사용하는 하이브리드 SSD들을 또한 포함할 수 있다. 디스크 드라이브들 및 그들의 관련된 컴퓨터 판독가능 매체들은 컴퓨터 시스템(1300)에 대한 컴퓨터 판독가능 명령들, 데이터 구조들, 프로그램 모듈들, 및 다른 데이터의 비-휘발성 저장을 제공할 수 있다.
[0085]
통신들 서브시스템(1324)은 다른 컴퓨터 시스템들 및 네트워크들에 대한 인터페이스를 제공한다. 통신들 서브시스템(1324)은 컴퓨터 시스템(1300)으로부터 데이터를 수신하고 다른 시스템들로 데이터를 송신하기 위한 인터페이스로서 기능한다. 예를 들면, 통신들 서브시스템(1324)은 컴퓨터 시스템(1300)이 인터넷을 통해 하나 이상의 디바이스들에 연결되는 것을 가능하게 할 수 있다. 일부 실시예들에서, 통신들 서브시스템(1324)은 무선 음성 및/또는 데이터 네트워크들에 액세스하기 위한 무선 주파수(radio frequency; RF) 트랜시버 컴포넌트들(예를 들면, 셀룰러 전화 기술, 고급 데이터 네트워크 기술, 예컨대 3G, 4G 또는 EDGE(enhanced data rates for global evolution; 글로벌 에볼루션을 위한 향상된 데이터 레이트), WiFi(IEEE 802.11 표준군), 또는 다른 이동 통신 기술들, 또는 이들의 임의의 조합을 사용함), 글로벌 포지셔닝 시스템(global positioning system; GPS) 수신기 컴포넌트들, 및/또는 다른 컴포넌트들을 포함할 수 있다. 일부 실시예들에서, 통신들 서브시스템(1324)은 무선 인터페이스에 추가로 또는 그 대신 유선 네트워크 연결성(예를 들면, 이더넷(Ethernet))을 제공할 수 있다.
[0086]
일부 실시예들에서, 통신들 서브시스템(1324)은, 컴퓨터 시스템(1300)을 사용할 수 있는 한 명 이상의 유저들을 대신하여, 구조화된 및/또는 구조화되지 않은 데이터 피드들(1326), 이벤트 스트림들(1328), 이벤트 업데이트들(1330), 및 등등의 형태로 입력 통신을 또한 수신할 수 있다.
[0087]
예로서, 통신들 서브시스템(1324)은, Twitter®(트위터) 피드들, Facebook®(페이스북) 업데이트들, 웹 피드들 예컨대 RSS(Rich Site Summary; 풍부한 사이트 요약) 피드들, 및/또는 하나 이상의 써드파티 정보 소스들로부터의 실시간 업데이트들과 같은 데이터 피드들(1326)을 다른 통신 서비스들 및/또는 소셜 네트워크들의 유저들로부터 실시간으로 수신하도록 구성될 수 있다.
[0088]
추가적으로, 통신들 서브시스템(1324)은, 명시적 끝이 없이 본질적으로 연속적이거나 또는 제한되지 않을 수 있는, 실시간 이벤트들 및/또는 이벤트 업데이트들(1330)의 이벤트 스트림들(1328)을 포함할 수 있는 연속적인 데이터 스트림들의 형태로 데이터를 수신하도록 또한 구성될 수 있다. 연속적인 데이터를 생성하는 애플리케이션들의 예들은, 예를 들면, 센서 데이터 애플리케이션들, 금융 티커(financial ticker)들, 네트워크 성능 측정 도구들(예를 들면, 네트워크 모니터링 및 트래픽 관리 애플리케이션들), 클릭스트림(clickstream) 분석 도구들, 자동차 트래픽 모니터링, 및 등등을 포함할 수 있다.
[0089]
통신들 서브시스템(1324)은, 구조화된 및/또는 구조화되지 않은 데이터 피드들(1326), 이벤트 스트림들(1328), 이벤트 업데이트들(1330), 및 등등을, 컴퓨터 시스템(1300)에 커플링되는 하나 이상의 스트리밍 데이터 소스 컴퓨터들과 통신할 수 있는 하나 이상의 데이터베이스들로 출력하도록 또한 구성될 수 있다.
[0090]
컴퓨터 시스템(1300)은, 핸드헬드식 휴대용 디바이스(예를 들면, iPhone®(아이폰) 셀룰러 폰, iPad®(아이패드) 컴퓨팅 태블릿, PDA), 웨어러블 디바이스(예를 들면, Google Glass® 헤드 마운트형 디스플레이), PC, 워크스테이션, 메인프레임, 키오스크, 서버 랙, 또는 임의의 다른 데이터 프로세싱 시스템을 비롯한, 다양한 타입들을 가질 수 있다.
[0091]
컴퓨터들 및 네트워크들의 계속 변화하는 본질에 기인하여, 도면에서 묘사되는 컴퓨터 시스템(1300)의 설명은 단지 특정한 예로서 의도되는 것에 불과하다. 도면에서 묘사되는 시스템보다 더 많은 또는 더 적은 컴포넌트들을 구비하는 많은 다른 구성들이 가능하다. 예를 들면, 맞춤형 하드웨어가 또한 사용될 수 있고 및/또는 특정한 엘리먼트들이 하드웨어, 펌웨어, 소프트웨어(애플릿들을 포함함), 또는 조합으로 구현될 수 있다. 추가로, 다른 컴퓨팅 디바이스들, 예컨대 네트워크 입력/출력 디바이스들에 대한 연결이 활용될 수 있다. 본원에서 제공되는 개시 및 교시들에 기초하여, 기술 분야에서 통상의 기술을 가진 자는 다양한 실시예들을 구현하기 위한 다른 방식들 및/또는 방법들을 인식할 것이다.
[0092]
전술한 설명에서, 설명의 목적들을 위해, 다양한 실시예들의 철저한 이해를 제공하기 위해 다수의 특정 세부사항들이 제시되었다. 그러나, 이러한 특정 세부사항들 중 일부 없이 실시예들이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 잘 알려진 구조들 및 디바이스들은 블록도 형태로 도시된다.
[0093]
전술한 설명은 단지 예시적인 실시예들을 제공하며, 본 개시내용의 범위, 적용 가능성, 또는 구성을 제한하도록 의도되지 않는다. 오히려, 예시적인 실시예들의 전술한 설명은 예시적인 실시예를 구현하기 위한 가능한 설명을 당업자들에게 제공할 것이다. 첨부된 청구항들에 제시된 바와 같은 다양한 실시예들의 사상 및 범위를 벗어나지 않으면서, 엘리먼트들의 기능 및 어레인지먼트에서 다양한 변경들이 이루어질 수 있다는 것이 이해되어야 한다.
[0094]
실시예들의 철저한 이해를 제공하기 위해 전술한 설명에서 특정 세부사항들이 제공된다. 그러나, 실시예들이 이러한 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자에 의해 이해될 것이다. 예컨대, 회로들, 시스템들, 네트워크들, 프로세스들, 및 다른 컴포넌트들은 불필요한 세부사항으로 실시예들을 모호하게 하지 않기 위해 블록도 형태의 컴포넌트들로서 도시되었을 수 있다. 다른 경우들에서, 실시예들을 모호하게 하는 것을 피하기 위해, 잘 알려진 회로들, 프로세스들, 알고리즘들, 구조들 및 기술들이 불필요한 세부 사항 없이 도시되었을 수 있다.
[0095]
또한, 개별 실시예들은 플로우차트, 흐름도, 데이터 흐름도, 구조도, 또는 블록도로서 묘사된 프로세스로서 설명될 수 있다는 것이 주목된다. 플로우차트가 순차적인 프로세스로서 동작들을 설명했을 수 있지만, 동작들 중 다수는 병렬로 또는 동시에 수행될 수 있다. 게다가, 동작들의 순서는 재배열될 수 있다. 프로세스는 프로세스의 동작들이 완료될 때 종료되지만, 도면에 포함되지 않은 추가적인 단계들을 가질 수 있다. 프로세스는 방법, 기능, 절차, 서브루틴, 서브프로그램 등에 대응할 수 있다. 프로세스가 함수에 대응할 때, 프로세스의 종결은 호출 함수 또는 주 함수로의 함수의 리턴에 대응할 수 있다.
[0096]
용어 "컴퓨터 판독가능 매체"는 휴대용 또는 고정식 스토리지 디바이스들, 광학 스토리지 디바이스들, 무선 채널들 및 명령(들) 및/또는 데이터를 저장, 포함, 또는 전달할 수 있는 다양한 다른 매체들을 포함한다(그러나 이에 제한되지 않음). 코드 세그먼트 또는 머신 실행가능 명령들은 프로시저, 함수, 서브프로그램, 프로그램, 루틴, 서브루틴, 모듈, 소프트웨어 패키지, 클래스, 또는 명령들, 데이터 구조들, 또는 프로그램 명령문들의 임의의 조합을 나타낼 수 있다. 코드 세그먼트는 정보, 데이터, 인수들, 파라미터들, 또는 메모리 콘텐츠들을 전달 및/또는 수신하는 것에 의해 다른 코드 세그먼트 또는 하드웨어 회로에 커플링될 수 있다. 정보, 인수들, 파라미터들, 데이터, 등은 메모리 공유, 메시지 전달, 토큰 전달, 네트워크 송신, 등등을 포함하는 임의의 적절한 수단들을 통해 전달, 포워딩, 또는 송신될 수 있다.
[0097]
용어 "대략"은 비교 값의 10 % 이내에 있는 것으로서 해석될 수 있다. 예를 들면, 다른 값보다 대략 10 배만큼 큰 값은 9 배만큼 큰 것 내지 11 배만큼 큰 것의 범위 내에 속할 수 있다. 유사하게, 대략적인 값은 10 %만큼 위 또는 아래로 변할 수 있다.
[0098]
게다가, 실시예들은, 하드웨어, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 디스크립션(description) 언어들, 또는 이들의 임의의 결합에 의해 구현될 수 있다. 소프트웨어, 펌웨어, 미들웨어 또는 마이크로코드에서 구현되는 경우, 필요한 태스크들을 수행하기 위한 프로그램 코드 또는 코드 세그먼트들은 머신 판독가능 매체에 저장될 수 있다. 프로세서(들)는 필요한 태스크들을 수행할 수 있다.
[0099]
전술한 명세에서, 다양한 실시예들의 양태들은 그들의 특정한 실시예들을 참조하여 설명되지만, 그러나 기술 분야의 숙련된 자들은 모든 실시예들이 그들로 제한되는 것은 아니라는 것을 인식할 것이다. 위에서 설명된 실시예들의 다양한 특징들 및 양상들은 개별적으로 또는 공동으로 사용될 수 있다. 추가로, 실시예들은 본 명세서의 더 넓은 사상 및 범위를 벗어나지 않으면서, 본원에서 설명된 것들 이외의 임의의 수의 환경들 및 애플리케이션들에서 활용될 수 있다. 따라서, 명세서 및 도면들은 제한적이기 보다는 예시적인 것으로 간주되어야 한다.
[0100]
추가적으로, 예시의 목적들 때문에, 방법들은 특정한 순서로 설명되었다. 대안적인 실시예들에서, 방법들은 설명되는 것과는 상이한 순서로 수행될 수 있다는 것이 인식되어야 한다. 상기에서 설명되는 방법들은 하드웨어 컴포넌트들에 의해 수행될 수 있거나 또는 명령들로 프로그래밍되는 로직 회로들 또는 범용 또는 특수 목적 프로세서와 같은 머신으로 하여금 방법들을 수행하게 하기 위해 사용될 수 있는 머신 실행가능 명령들의 시퀀스들로 구현될 수 있다는 것이 또한 인식되어야 한다. 이들 머신 실행가능 명령들은 하나 이상의 머신 판독가능 매체들, 예컨대 CD-ROM들 또는 다른 타입의 광학 디스크들, 플로피 디스켓들, ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 플래시 메모리, 또는 전자 명령들을 저장하기에 적절한 다른 타입들의 머신 판독가능 매체들 상에 저장될 수 있다. 대안적으로, 방법들은 하드웨어와 소프트웨어의 조합에 의해 수행될 수 있다.
Claims (20)
- 다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법으로서,
메모리 엘리먼트로 하여금 세 개 이상의 상태들 중 하나의 상태로 전이하게 하는 커맨드를 수신하는 단계;
상기 메모리 엘리먼트를 상기 세 개 이상의 상태들 중 하나의 상태로 전이시키기 위해 제1 신호를 상기 메모리 엘리먼트에 인가하는 단계 ― 상기 세 개 이상의 상태들은 상기 메모리 엘리먼트의 동작 범위의 일부에서 균등하게 이격됨 ―;
상기 메모리 엘리먼트로 하여금 저전력 상태로 전이하게 하는 커맨드를 수신하는 단계;
상기 메모리 엘리먼트를 상기 저전력 상태로 전이시키기 위해 제2 신호를 상기 메모리 엘리먼트에 인가하는 단계 ― 상기 저전력 상태는 상기 세 개 이상의 상태들 각각 사이의 간격보다 더 큰 양만큼 상기 메모리 엘리먼트의 동작 범위의 일부 밖에 있음 ― 를 포함하는,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제1 항에 있어서,
상기 메모리 엘리먼트를 상기 세 개 이상의 상태들 중 하나의 상태로 전이시키기 위해 제1 신호를 메모리 엘리먼트에 인가하는 단계는,
상기 메모리 엘리먼트를 최소 전류 상태로부터 최대 전류 상태로 전이시키기 위해 세트 신호(set signal)를 상기 메모리 엘리먼트에 인가하는 단계;
상기 메모리 엘리먼트를 상기 최대 전류 상태와 상기 최소 전류 상태 사이의 상태로 전이시키기 위해 부분 리셋 신호를 상기 메모리 엘리먼트에 인가하는 단계;
상기 최대 전류 상태와 상기 최소 전류 상태 사이의 상기 상태가 상기 세 개 이상의 상태들 중 하나의 상태에 대응하는지의 여부를 결정하는 단계; 및
상기 상태가 상기 세 개 이상의 상태들 중 하나의 상태에 대응할 때까지 하나 이상의 추가적인 부분 리셋 신호들을 상기 메모리 엘리먼트에 인가하는 단계를 포함하는,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제1 항에 있어서,
상기 저전력 상태는 로직 0에 대응하는,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제1 항에 있어서,
상기 메모리 엘리먼트는 필라멘트(filamentary) 랜덤 액세스 메모리(Random Access Memory; RAM)를 포함하는,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제4 항에 있어서,
상기 필라멘트 RAM은 저항성 RAM(resistive RAM; ReRAM)을 포함하는,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제1 항에 있어서,
상기 메모리 엘리먼트는 비-폰 노이만(non-Von Neumann) 아키텍처의 일부인,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제1 항에 있어서,
상기 저전력 상태는 상기 메모리 엘리먼트를 통과하는 100 ㎁ 미만의 전류 레벨에 대응하는,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제2 항에 있어서,
상기 최대 전류 상태는 상기 메모리 엘리먼트를 통과하는 대략 100 ㎂의 전류 레벨에 대응하는,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제2 항에 있어서,
상기 최소 전류 상태는 상기 메모리 엘리먼트를 통과하는 대략 10 ㎁의 전류 레벨에 대응하는,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제1 항에 있어서,
상기 세 개 이상의 상태들은 10 ㎁와 1 ㎂ 사이에서 비-중첩(non-overlapping) 전류 범위들을 갖는,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제1 항에 있어서,
상기 세 개 이상의 상태들 각각은 상기 메모리 엘리먼트에서의 상이한 터널링 배리어 길이(tunneling barrier length)에 대응하는,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 제11 항에 있어서,
상기 메모리 엘리먼트에서의 필라멘트의 폭은 상기 세 개 이상의 상태들 각각에 대해 대략적으로 동일한,
다중 상태 메모리 엘리먼트들을 적어도 하나의 저전력 상태로 설정하는 방법. - 메모리 구조물로서,
메모리 엘리먼트;
상기 메모리 엘리먼트와 직렬인 트랜지스터; 및
전압 제어 회로를 포함하며,
상기 전압 제어 회로는,
상기 메모리 엘리먼트로 하여금 세 개 이상의 상태들 중 하나의 상태로 전이하게 하는 커맨드를 수신하고,
상기 메모리 엘리먼트를 상기 세 개 이상의 상태들 중 하나의 상태로 전이시키기 위해 제1 신호를 상기 메모리 엘리먼트에 인가하고 ― 상기 세 개 이상의 상태들은 상기 메모리 엘리먼트의 동작 범위의 일부에서 균등하게 이격됨 ―,
상기 메모리 엘리먼트로 하여금 저전력 상태로 전이하게 하는 커맨드를 수신하고,
상기 메모리 엘리먼트를 상기 저전력 상태로 전이시키기 위해 제2 신호를 상기 메모리 엘리먼트에 인가하도록 ― 상기 저전력 상태는 상기 세 개 이상의 상태들 각각 사이의 간격보다 더 큰 양만큼 상기 메모리 엘리먼트의 동작 범위의 일부 밖에 있음 ― 구성되는,
메모리 구조물. - 제13 항에 있어서,
상기 전압 제어 회로는 추가로,
상기 메모리 엘리먼트를 통과하는 전류를 측정하고,
상기 메모리 엘리먼트를 통과하는 전류를 상기 세 개 이상의 상태들 중 하나의 상태에 대응하는 사전 결정된 전류에 비교하고, 그리고
하나 이상의 전압 펄스들을 상기 메모리 엘리먼트에 인가하도록 구성되는,
메모리 구조물. - 제14 항에 있어서,
상기 메모리 엘리먼트에 인가되는 상기 하나 이상의 전압 펄스들은 대략적으로 동일한 전압 펄스들을 포함하는,
메모리 구조물. - 제14 항에 있어서,
상기 메모리 엘리먼트에 인가되는 상기 하나 이상의 전압 펄스들은 증가하는 크기의 전압 펄스들을 포함하는,
메모리 구조물. - 제14 항에 있어서,
상기 하나 이상의 전압 펄스들은 상기 트랜지스터의 드레인과 소스 양단에 인가되는,
메모리 구조물. - 제14 항에 있어서,
상기 하나 이상의 전압 펄스들은 상기 트랜지스터의 게이트에 인가되는,
메모리 구조물. - 메모리 셀로서,
최소 전류 상태;
최대 전류 상태;
상기 최소 전류 상태와 상기 최대 전류 상태 사이의 메모리 엘리먼트의 동작 범위의 일부에서 균등하게 이격되는 세 개 이상의 상태들; 및
상기 세 개 이상의 상태들 각각 사이의 간격보다 더 큰 양만큼 상기 메모리 엘리먼트의 동작 범위의 일부보다 낮은 저전력 상태를 포함하는,
메모리 셀. - 제19 항에 있어서,
상기 동작 범위의 일부는 100 ㎁와 1 ㎂ 사이에 있고, 그리고 상기 세 개 이상의 상태들은 적어도 여덟 개의 상태들을 포함하는,
메모리 셀.
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