KR20220148833A - 디스플레이 장치 및 그 관련 방법 - Google Patents

디스플레이 장치 및 그 관련 방법 Download PDF

Info

Publication number
KR20220148833A
KR20220148833A KR1020227031109A KR20227031109A KR20220148833A KR 20220148833 A KR20220148833 A KR 20220148833A KR 1020227031109 A KR1020227031109 A KR 1020227031109A KR 20227031109 A KR20227031109 A KR 20227031109A KR 20220148833 A KR20220148833 A KR 20220148833A
Authority
KR
South Korea
Prior art keywords
emitter
active
recess
region
layer
Prior art date
Application number
KR1020227031109A
Other languages
English (en)
Inventor
강 히
Original Assignee
라시움, 아이엔씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 라시움, 아이엔씨. filed Critical 라시움, 아이엔씨.
Publication of KR20220148833A publication Critical patent/KR20220148833A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Devices (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

디스플레이 장치는 제1 에미터 및 그 위에 제2 에미터를 포함하는 기판을 포함한다. 제1 에미터는 제1 스펙트럼 범위에 걸쳐 있는 제1 방출 스펙트럼을 갖는 제1 하부 액티브 양자 우물(QW) 영역을 포함한다. 제2 에미터는 (i) 상기 제1 스펙트럼 범위와는 구별되는 제2 스펙트럼 범위에 걸쳐 있는 제2 방출 스펙트럼을 갖는 상부 액티브 QW 영역, (ii) 상기 제1 방출 스펙트럼을 갖고 그리고 상기 상부 액티브 QW 영역과 상기 기판 사이에 위치되는 제2 하부 액티브 QW 영역, 및 (iii) 상기 제2 하부 액티브 QW 영역의 발광을 억제하기 위해 상기 상부 액티브 QW 영역과 상기 제2 하부 액티브 QW 영역 사이에 있는 배리어 층을 포함한다.

Description

디스플레이 장치 및 그 관련 방법
본 명세서는 디스플레이 장치 및 그 관련 방법에 관한 것이다.
본 개시의 양태는 일반적으로 다양한 유형의 디스플레이와 관련하여 사용될 수 있는 발광 디바이스, 보다 구체적으로는 모놀리식(monolithic) 다색 발광 다이오드(LED)에 관한 것이다.
더 나은 사용자 경험을 제공하고 새로운 애플리케이션을 가능하게 하기 위해 디스플레이에 사용되는 발광 소자(예: 픽셀)의 수가 계속 증가함에 따라, 더 많은 발광 소자를 추가하는 것은 디자인 및 제조 관점 모두에서 어려운 일이 되고 있다. 개수와 밀도를 모두 증가시키기 위해 훨씬 더 작은 발광 소자를 달성하기 위해 소형 LED의 잠재적인 사용이 더욱 매력적이었다. 그러나 작은 LED를 대량, 고밀도로 만들고 컬러 디스플레이에 필요한 다양한 컬러(예: 빨강, 초록, 파랑)를 생성할 수 있는 효과적이고 효율적인 기술은 널리 이용 가능하지 않으며 존재하는 기술은 번거롭고 시간 소모적이며 비용이 많이 드는 경향이 있다. 또한 라이트 필드 디스플레이 및 마이크로 디스플레이와 같이 성능과 크기 측면에서 요구 사항이 더 엄격한 보다 정교한 디스플레이 아키텍처에서 이러한 소형 LED를 사용하는 것은 다소 어려운 일이 된다.
따라서, 복수의 다색 LED의 효과적이고 효율적인 설계 및 제조를 가능하게 하는 기술 및 장치가 바람직하다.
다음은 그러한 양태에 대한 기본적인 이해를 제공하기 위해 하나 이상의 양태를 간략하게 요약한 것이다. 이 요약은 고려된 모든 양태에 대한 광범위한 개요가 아니며 모든 양태의 핵심 또는 중요한 요소를 식별하거나 일부 또는 모든 양태의 범위를 설명하지 않는다. 그 목적은 하나 이상의 양태에 대한 일부 개념을 나중에 제시되는 보다 상세한 설명의 서곡으로 단순화된 형태로 제시하는 것이다.
제1 양태에서, 디스플레이 장치는 제1 에미터 및 그 위에 제2 에미터를 포함하는 기판을 포함한다. 제1 에미터는 제1 스펙트럼 범위에 걸쳐 있는 제1 방출 스펙트럼을 갖는 제1 하부 액티브 양자 우물(QW) 영역을 포함한다. 상기 제2 에미터는, (i) 상기 제1 스펙트럼 범위와는 구별되는 제2 스펙트럼 범위에 걸쳐 있는 제2 방출 스펙트럼을 갖는 상부 액티브 QW 영역, (ii) 상기 제1 방출 스펙트럼을 갖고 그리고 상기 상부 액티브 QW 영역과 상기 기판 사이에 위치되는 제2 하부 액티브 QW 영역, 및 (iii) 상기 제2 하부 액티브 QW 영역의 발광을 억제하기 위해 상기 상부 액티브 QW 영역과 상기 제2 하부 액티브 QW 영역 사이에 있는 배리어 층을 포함한다.
제2 양태에서, 복수의 광 에미터를 형성하기 위한 방법은 다음의 열거된 단계 (i) 내지 (vii)를 포함한다. 단계 (i)는 기판 상에 제1 리세스를 형성하는 단계를 포함하고, 제1 리세스는 제1 폭 및 제1 깊이를 갖는다. 단계 (ii)는 상기 기판 상에 제2 리세스를 형성하는 단계를 포함하고, 상기 제2 리세스는 제2 폭 및 제2 깊이를 갖고, 상기 제2 폭 및 제2 깊이 중 적어도 하나는 각각 상기 제1 폭 및 제1 깊이 보다 더 크다. 단계 (iii)은 기판 상에 제1 n형 배리어 물질을 증착하는 단계를 포함한다. 단계 (iv)는 제1 n형 배리어 물질 상에 제1 액티브 양자 우물(QW) 구조를 제조하는 단계를 포함한다. 단계 (v)는 제1 액티브 QW 구조 상에 제2 n형 배리어 물질을 증착하는 단계를 포함한다. 단계 (vi)는 제2 n형 배리어 물질 상에 제2 액티브 QW 구조를 제조하는 단계를 포함한다. 단계 (vii)는 제2 액티브 QW 구조 상에 제3 n형 배리어 물질을 증착하는 단계를 포함한다. 상기 제1 리세스의 제1 폭 및 제1 깊이는 상기 제1 리세스 내에 제2 액티브 QW 구조가 형성되는 것을 방지하도록 구성되어, 상기 제1 n형 배리어 물질, 상기 제1 액티브 QW 구조 및 상기 제2 n형 배리어층이 제1 광 에미터를 형성하고, 그리고 상기 제2 리세스의 제2 폭 및 제2 깊이는 제2 광 에미터를 형성하기 위해 상기 제2 리세스 내에 있고 그리고 상기 제2 리세스 내에 적어도 부분적으로 포함되는 상기 제3 n형 배리어 물질, 상기 제2 액티브 QW 구조, 상기 제2 n형 배리어 물질, 상기 제1 액티브 QW 구조, 및 상기 제1 n형 배리어 물질을 지지하도록 구성된다.
첨부된 도면은 단지 일부 구현을 예시하고 따라서 범위를 제한하는 것으로 간주되어서는 안 된다.
도 1은 일반적으로 구현되는 마이크로LED 구조를 도시한다.
도 2는 본 개시의 양태에 따른, 디스플레이에서 사용하기 위한 어레이의 일부로서의 다중 마이크로LED 구조의 평면도를 예시한다.
도 3은 본 개시의 양태들에 따른 액티브 다중 양자 우물(MQW) 영역을 포함하는 마이크로LED 구조의 예를 도시한다.
도 4는 본 개시의 양태들에 따른, 선택적 영역 성장(SAG) 개구 폭에 의한 LED 컬러 선택의 예를 도시한다.
도 5는 본 개시물의 양태들에 따른, SAG 개방 폭 및 깊이에 의한 LED 컬러 선택의 예를 예시한다.
도 6은 본 개시의 양태들에 따른, SAG 개방 깊이에 의한 LED 컬러 선택의 예를 예시한다.
도 7은 본 개시의 양태에 따른 페데스탈(pedestal) 폭에 의한 LED 컬러 선택의 예를 도시한다.
도 5, 6 및 7은 본 개시의 양태에 따른, 에칭 분리를 갖는 단일 연속 SAG의 예를 예시한다.
도 8 내지 도 10은 각각 도 4의 디스플레이 장치의 일 예인 디스플레이 장치의 개략적인 단면도이다.
도 11 및 12는 본 개시의 양태들에 따른, 균일한 높이를 갖는 단일 SAG의 예를 도시한다.
도 13은 본 개시의 양태에 따른, 복수의 광 에미터를 형성하기 위한 방법을 예시하는 흐름도이다.
첨부된 도면과 관련하여 아래에 설명된 상세한 설명은 다양한 구성의 설명으로 의도되며 여기에 설명된 개념이 실시될 수 있는 유일한 구성을 나타내도록 의도되지 않는다. 상세한 설명에는 다양한 개념에 대한 철저한 이해를 제공하기 위한 목적으로 구체적인 세부 사항이 포함되어 있다. 그러나, 이러한 개념은 이러한 특정 세부사항 없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 어떤 경우에는 그러한 개념을 모호하게 하는 것을 피하기 위해 잘 알려진 컴포넌트가 블록 다이어그램 형식으로 표시된다.
위에서 제시한 문제를 종합해보면, 단일 에피택시(예: 단일 에피택셜 성장 패스) 다색 LED 어레이의 사용은 디스플레이를 포함하지만 이에 제한되지 않는 많은 애플리케이션이 다중 컬러의 에미터를 필요로 하기 때문에 매우 바람직하다. 다른 컬러의 다중 어레이의 하이브리드 어셈블리는 비용이 많이 들고 밀도가 제한되는 반면, 다른 에피택셜 패스를 사용하는 모놀리식 제작은 비용이 많이 들 수 있다. 이러한 문제를 해결하기 위해, 본 개시는 패싯 의존적(facet-dependent) 에피택셜 성장을 이용함으로써 단일 에피택시 단계(또는 제한된 수의 에피택시 단계에서)에서 달성될 수 있는 다색 LED 어레이를 설명한다. 특정 성장 조건에서 C-패싯(c-facets)이 성장하는 동안 P-패싯(P-facet) 성장은 거의 완전히 억제될 수 있다. P-패싯 성장은 다른 성장 조건에서 활성화될 수 있다. P-패싯은 소자 성장 영역의 크기에 따라 높이와 층이 달라지는 피라미드를 형성하여 성장을 종료하는 데 사용할 수 있다.
즉, 본 개시는 에피택셜 성장 동안 발생하는 패싯을 이용하도록 제안한다. 앞에서 말했다시피, 선택 영역 방법으로 에피택시를 성장시킬 때(예: 선택적 영역 성장(SAG) 마스크를 사용할 때), 에피택시는 패싯에서 성장할 것이며 아이디어는 패싯 기반 성장을 활용하여 특정 구조(예: LED)를 제한하여 해당 구조와 관련된 밝은 컬러를 생성하는 데 바람직한 양자 우물(quantum well)만 성장시키는 것이다. 따라서, 본 개시내용은 상이한 픽셀이 성장의 상이한 부분에서 종결되고 픽셀이 적절한 컬러의 빛을 생성하는 데 필요한 양자 우물만 포함하도록, 에피택셜 구조를 성장시킬 때 특정 픽셀을 자체-종결하기 위해 선택적 영역 성장의 패싯-의존적 성장 특성의 사용을 설명한다.
도 1은 하나 이상의 벌크(bulk) 또는 프렙 층(prep layer)(120)을 지지하는 반도체 기판 또는 템플릿(110)을 포함하는 LED 구조(100)의 일부의 횡단면 개략도이다. 액티브 양자 우물(QW) 영역(130)은 벌크 또는 프렙 층(120) 상에 형성된다. 벌크 또는 프렙 층(120)은, 예를 들어, 격자 불일치 및/또는 열팽창 계수 불일치의 감소된 효과 및/또는 반도체 템플릿(110)에서 액티브(active) QW 영역(130)으로의 결함 필터링을 제공하도록 구성된 물질(재료) 또는 둘 이상의 물질 구조의 두꺼운 층이다. 실시예들에서, 액티브 QW 영역은 다중 양자 우물(multiple quantum wells)을 포함한다.
벌크 또는 프렙 층(120)의 재료(물질) 조성을 조정함으로써, 액티브 QW 영역(130)에 대한 재료 선택에서 더 많은 유연성이 얻어질 수 있고, 따라서 원하는 발광 특성을 갖는 활성(액티브) 영역의 형성을 가능하게 한다. 마지막으로, p-n 다이오드를 형성하고 LED 구조(100)에 전자 접촉을 제공하기 위해 하나 이상의 p-층(p-layer)(140)이 액티브 QW 상에 증착된다. P-층(140)은 p-도핑된 층 및/또는 접촉(콘택) 층(contact layer)을 포함한다. 그 다음, LED 구조(100)는 에칭되거나 달리 형상화되어 지정된 애플리케이션을 위한 원하는 마이크로LED 폼 팩터를 형성할 수 있다.
도 2는 본 개시의 양태에 따른, 디스플레이에서 사용하기 위한 어레이의 일부로서 복수의 마이크로LED 구조를 포함하는 LED 어레이(200)의 일부의 평면도이다. 도 2에 도시된 바와 같이, LED 어레이(200)는 기판(240) 상에 지지되고 예로서 각각 적색, 녹색 및 청색 파장에서 방출하는 복수의 마이크로LED 구조(210, 220, 230)를 포함한다. 마이크로LED 구조(210, 220, 230) 각각은 LED 구조(100)의 예이다. 4 x 4 어레이의 LED만 도 2에 도시되어 있고, LED 어레이(200)는 예를 들어 디스플레이를 형성하는 에미터의 더 큰 어레이의 일부일 수 있고, 픽셀의 배열, 픽셀의 모양, 개수, 크기 및 대응하는 파장 방출은 특정 애플리케이션에 대해 조정될 수 있다. 디스플레이는 라이트 필드 애플리케이션에 사용되는 것과 같은 고해상도, 고밀도 디스플레이일 수 있다.
특히, 고밀도 에미터 또는 서로 근접한 지정된 수의 에미터 어레이를 달성하기 위해, 모놀리식으로 통합된 방식으로 동일한 기판 상에 마이크로LED(microLED) 구조(210, 220, 230)를 형성할 수 있는 것이 바람직할 수 있다. 즉, 별도의 기판에 각 유형의 마이크로LED 구조(예를 들어, 제1 기판 상의 하나 이상의 적색 발광 마이크로LED, 제2 기판 상의 하나 이상의 녹색 발광 마이크로LED, 및 제3 기판 상의 하나 이상의 청색 발광 마이크로LED)를 형성한 다음 각 마이크로LED를 제2 기판에 옮겨 디스플레이로 사용할 마이크로LED 어레이를 형성하는 대신, 세 가지 유형의 마이크로LED 모두의 어레이가 단일 기판에 직접 형성된다. 다시 말해, 마이크로LED(210, 220, 230)의 각 컬러를 별도의 웨이퍼에 형성하고 그리고 각 LED를 다른 기판으로 전달하여 도 2에 도시된 바와 같이 LED 어레이(200)를 형성하는 것보다 처음부터 단일 기판 상에 마이크로LED 구조(210, 220, 및/또는 230)를 형성함으로써 고밀도 LED 어레이가 달성될 수 있다.
도 3은 액티브 MQW 영역(330)을 포함하는 마이크로LED 구조(300)의 단면 개략도이다. 액티브 MQW 영역(330)을 포함하는 마이크로LED 구조(300)는 LED 구조(100) 및 액티브 MQW 영역(130)의 각각의 예이다. 마이크로LED 구조(300)는 배리어 층(334)(예를 들어, GaN 또는 InGaN 배리어 층)에 의해 분리된 액티브 QW 영역(332)을 포함하는 액티브 MQW 영역(330)을 포함한다. 각각의 액티브 QW 영역(332)은 단일 물질층, 또는 2개 이상의 상이한 물질층을 포함할 수 있다. 액티브 QW 영역(332) 및 배리어 층(334)의 반복된 스택(stack)의 4개 세트가 액티브 MQW 영역(330) 내에 도시되어 있지만, 원하는 발광 성능에 따라 더 적거나 더 많은 수의 스택이 포함될 수 있다.
도 4는 본 개시의 양태에 따른 선택적 영역 성장(SAG: selective area growth) 오프닝(opening) 폭에 의한 LED 컬러 선택의 예인 디스플레이 장치(400)의 단면 개략도이다. 디스플레이 장치(400)는 그 위에 지지된 에미터(401, 402)를 갖는 기판(405)을 포함한다. 구현예에서, 디스플레이 장치(400)는 또한 에미터(403)를 포함한다. 에미터(401)는 제1 스펙트럼 범위(예를 들어, 청색광)에서 조명을 생성하는 제1 유형의 LED를 포함한다. 에미터(402)는 제2 스펙트럼 범위(예를 들어, 녹색광)에서 조명을 생성하는 제2 유형의 LED를 포함한다. 에미터(403)는 제3 스펙트럼 범위(예를 들어, 적색광)에서 조명을 생성하는 제3 유형의 LED를 포함한다.
구현예에서, 에미터(401, 402, 403)는 단일 에피택셜 성장 패스(single epitaxial growth pass)를 사용하여 에피택셜 성장된다. 에미터(401, 402, 403)는 기판(405) 위에 배치되는 SAG 마스크(430)를 사용하여 오프닝(openings)을 정의함으로써 성장되며, 기판(405)은 예를 들어 반도체 웨이퍼 또는 LED 제조 공정과 호환되는 다른 기판일 수 있다. SAG 마스크(430)는 개구(aperture)(431, 432)를 포함한다. 여기서, SAG 마스크 내의 오프닝(opening) 및 개구(aperture)라는 용어는 상호 교환적으로 사용된다. 실시예에서, SAG 마스크(430)는 또한 개구(433)를 포함하고, 이 경우 디스플레이 장치는 또한 에미터(403)를 포함한다.
기판(405)은 버퍼층(410)을 포함하고, 각각이 n형 반도체 물질로 형성될 수 있는 홀 차단층(HBL: hole blocking layer)(420)을 포함할 수 있다. 실시예에서, 홀 차단층(420)은 AlGalnN으로 형성된다. 홀 차단층(420)은 액티브 QW 영역 사이에서 발생할 수 있는 크로스토크(crosstalk)의 양을 줄이는 기능을 한다.
구현예에서, 에피택셜 성장(epitaxial growth)은 배리어 층(441), 액티브 QW 영역(443), 배리어 층(444), 액티브 QW 영역(452), 및 배리어 층(453)의 증착을 포함한다. 구현예에서, 에피택셜 성장은 또한 홀 차단층(442, 451) 중 적어도 하나의 증착을 포함한다. 디스플레이 장치(400)가 에미터(403)를 포함할 때, 에피택셜 성장은 액티브 QW 영역(462) 및 배리어 층(463)의 증착을 포함한다. 구현예에서, 에피택셜 성장은 또한 홀 차단층(461)의 증착을 포함한다. 층(441, 442, 444, 451, 461) 중 적어도 하나는 n형 반도체로 형성될 수 있다. 일부 구현들에서, n형 배리어는 선택적인 n형 정공 차단층과 임의의 양자 우물 사이에 배치될 수 있다.
일 실시예에서, SAG 마스크(430)는 인접한 에미터들 사이에 증착된 재료가 축적되는 것을 방지하여, 전술한 에피택셜 증착이 개구(개구부)(431-433)와 같은 SAG 마스크(430)의 개구(개구부)에 의해 노출된 기판(405)의 영역에만 부착되도록 한다. 이와 같이, 층(441, 442), 액티브 QW 영역(443), 및 층(444)의 증착은 도 4에 도시된 바와 같이 개구(431 내지 433) 내에 또는 이와 정렬된 각각의 층(441(1,2,3) 내지 444(1,2,3))을 초래한다. 또한, 층(451), 액티브 QW 영역(452), 및 층(453)의 증착은 도 4에 예시된 바와 같이 개구(432 및 433) 내에 또는 이와 정렬된 각각의 층(451(1,2) 내지 453(1,2))을 생성한다. 층(461-463) 각각은 이 증착 상태에서와 같이 에미터(403)의 일부일 뿐이며, 배리어 층(453)의 증착 후, 에미터(401 및 402) 각각은 임의의 추가 층의 접착을 지원하기에는 너무 좁다.
실시예에서, 에피택셜 성장은 또한 p형 전자 차단층(471), p형 층(472), 및 오믹 접촉(콘택) 층(ohmic contact layer)(473)의 증착을 포함한다. 층(471(1,2,3))은 층(471)의 각각의 섹션이고; 층(472(1,2,3))은 층(472)의 각각의 섹션이고; 층(471(1,2,3))은 층(473)의 각각의 섹션이다. 구현예에서, (i) 에미터(401-403) 중 적어도 하나는 각각의 층(471(1)-471(3))을 포함하고; (ii) 에미터(401^103)는 각각의 층(472(1)-472(3))을 포함하고; (iii) 에미터(401-403)는 각각의 층(473(1)-473(3))을 포함한다.
에미터(402)는 구조가 종료되기 전에 n형 배리어 층(441(2)), 홀 차단층(442(2))(특정 실시예에서), 액티브 QW 영역 443(2), n형 배리어층(444(2)), 홀 차단층(451(1))(특정 실시예에서), 액티브 QW 영역 452(1), 및 배리어 층 453(1)을 포함한다. 에미터(402)에서, n형 배리어 층(444(2))은 액티브 QW 영역(443(2))을 가로지르는 전류 흐름을 방지하여 그로부터의 발광을 억제한다.
구현예에서, 액티브 QW 영역(443 및 452)은 QW 영역(443 및 452)을 구성하는 재료 및 층의 각각의 격자 파라미터(lattice parameter)(예를 들어, 격자 상수(lattice constant) 및/또는 격자 각도(lattice angle))가 유사하도록 단일 에피택셜 성장 패스로 형성된다. 실시예에서, 액티브 QW 영역(443 및 452)을 구성하는 재료의 대응하는 격자 상수 및/또는 격자 각도는 5% 미만만큼 상이하다.
액티브 QW 영역(130 및 330)은 액티브 QW 영역(443(1-3)) 및 액티브 QW 영역(452(1,2)) 모두의 예이다. QW 영역(443)은 제1 스펙트럼 범위에 걸쳐 있는(spanning) 방출 스펙트럼을 갖는다. QW 영역(452)은 실시예에서 QW 영역(443)의 제1 스펙트럼 범위와 상이한 제2 스펙트럼 범위에 걸쳐 있는(spanning) 방출 스펙트럼을 갖는다. 구현예에서, 제1 및 제2 스펙트럼 범위 각각은 가시 전자기 스펙트럼의 빨강, 녹색 및 파랑 영역 중 하나인 동시에 서로 다른 영역이므로 제1 및 제2 스펙트럼 범위는 빨강, 녹색 및 파랑 영역 중 2개에 걸쳐 있다.
에미터(403)는 구조가 종료되기 전에 n형 배리어층(441(3)), 홀 차단층(442(3))(특정 실시예에서), 액티브 QW 영역 443(3), n형 배리어층(444(3)), 홀 차단층(451(2))(특정 실시예에서), 액티브 QW 영역 452(2), 배리어 층 453(2), 홀 차단층(461), 액티브 QW 영역(462) 및 n형 배리어 층(463)을 포함한다. 에미터(403)에서, n형 배리어 층(444(3))은 액티브 QW 영역(443(3))을 가로지르는 전류 흐름을 방지하고, 따라서 그로부터의 발광을 억제한다. 유사하게, n형 배리어 층(453(2))은 액티브 QW 영역(452(2))을 가로지르는 전류 흐름을 방지하고 따라서 그로부터의 발광을 억제한다.
액티브 QW 영역(130 및 330)은 액티브 QW 영역(462) 모두의 예이며, 액티브 QW 영역(443(1-3) 및 451(1,2))의 제1 및 제2 스펙트럼 범위 각각과 다를 수 있는 제3 스펙트럼 범위에 걸쳐 있는 방출 스펙트럼을 갖는다. 구현예에서, 제1 스펙트럼 범위는 전자기 스펙트럼의 청색 영역을 포함하고, 제2 스펙트럼 범위는 전자기 스펙트럼의 녹색 영역을 포함하고, 제3 스펙트럼 범위는 전자기 스펙트럼의 적색 영역을 포함한다. 방출 스펙트럼의 다른 조합이 가능하다.
완전한 에피택셜 성장은 액티브 QW 영역(443, 452, 461)의 성장 전에 끝나지 않는 에미터(403)의 구조에 반영된다. 대조적으로, 에미터(402)의 구조는 액티브 QW 영역(462)이 성장되기 전에 (예를 들어, 다양한 층의 패싯 성장 메커니즘으로 인해) 종료된다. 유사하게, 에미터(401)의 구조는 액티브 QW 영역(452 및 461) 모두가 성장되기 전에 종료된다.
구현예에서, 에미터(401)는 p형 전자 차단층(471(1)), p형 접촉층(472(1)) 및 금속(옴) 접촉층(473(1)) 중 적어도 하나를 포함하고, 이는 증착 후에 남아 있는 층(471-473)의 각각의 섹션이다. 실시예에서, 에미터(402)는 p형 전자 차단층(471(2)), p형 접촉층(472(2)) 및 금속(옴) 접촉층(473(2)) 중 적어도 하나를 포함한다. 실시예에서, 에미터(403)는 p형 전자 차단층(471(3)), p형 접촉층(472(3)) 및 금속(옴) 접촉층(473(3)) 중 적어도 하나를 포함한다. 실시예에서, p형 층(471, 472) 중 적어도 하나는 p옴(p ohmic) 접촉 층(473) 아래를 제외하고 부분적으로 또는 완전히 제거된다.
도 4는 층(레이어) 그룹 440(1-3), 450(1,2), 460, 470(1-3)을 나타낸다. 층 그룹(440(1-3))은 각각의 층(441(1-3), 443(1-3), 444(1-3)), 및 실시예에서 층(442(1-3))을 포함한다. 예를 들어, 층 그룹(440(1))은 층(441(1), 443(1), 444(1))을 포함하고, 실시예에서는 층(442(1))을 포함한다. 도 4는 층 그룹(440(1-3))을 나타내고, 이는 각각의 층(441(1-3), 443(1-3), 444(1-3)) 및 실시예에서는 층(442(1-3))을 포함한다. 층 그룹(450(1))은 각각의 액티브(활성) 층(452(1), 453(1), 454(1)) 및 실시예에서 층(451(1))을 포함한다. 층 그룹(450(2))은 각각의 액티브 층(452(2), 453(2), 454(2)), 및 실시예에서 층(451(2))을 포함한다. 층 그룹(460)은 액티브 QW 영역(462) 및 층(463)을 포함하고, 실시예에서 정공 차단층(461)을 포함한다.
디스플레이 장치(400)에 의해 예시된 바와 같이, SAG 마스크는 다양한 유형의 LED에 대해 다양한 크기의 오프닝을 제공한다. 이 예에서, 좁은 오프닝(예: 파란색 LED), 더 넓은 오프닝(예: 녹색 LED) 및 가장 넓은 오프닝(예: 빨간색 LED)이 있다. 에피택셜 성장 공정의 에피택셜 층은 SAG 마스크의 오프닝에서 성장된다. 실시예에서, SAG 마스크(430)는 SiCh 또는 S13N4로 형성된다.
오프닝이 작을 때, 이 예에서 케이스 에미터(401)와 같이, 에피택셜 성장과 관련된 패싯 각도로 인해, 액티브 QW 영역(443(1))이 성장된 후 액티브 QW 영역(452)의 일부가 그 위에 성장되기 전에 종단점에 도달할 때까지 성장이 진행됨에 따라 성장 영역은 축소된다.
이 예에서 에미터(402)의 경우와 같이, 개구(432)을 개구(431)보다 크게 만듦으로써, 액티브 QW 영역(443(2)) 및 액티브 QW 영역(452(1)) 모두가 성장된 후에 성장 종료 지점(growth termination point)이 발생한다. 더구나, 에미터(403)의 경우와 같이, 개구(433)를 개구(432)보다 크게 만들면 성장 종료 지점은 3개의 액티브 양자 우물 영역, 즉 액티브 QW 영역(443(3), 451(2), 462)이 모두 성장한 후에 발생한다.
이러한 방식으로 3개의 상이한 구조, 예를 들어 각각이 상이한 각각의 액티브 QW 영역, 즉 액티브 QW 영역(443(1), 451(1) 및 462)을 갖는 에미터(401-403)를 가질 수 있다. 일단 구조가 형성되면 모든 구조 위에 p-형 접촉 층(472)을 성장시킨 다음 옴 접촉 층(473)을 배치하는 것이 가능하다. 따라서, 단일 에피택셜 성장 패스를 사용하여 형성될 수 있는 에미터(401-403)는 3개의 상이한 스펙트럼 영역, 예를 들어 청색, 녹색 및 적색 파장에서 광을 방출하도록 구성된다.
도 5는 디스플레이 장치(400)의 한 예인 디스플레이 장치(400)의 단면 개략도로서, LED 컬러 선택이 각 개구 아래의 기판 내의 리세스의 깊이 및 SAG 개구 폭을 제어함으로써 달성된다. 디스플레이 장치(500)는 기판(505) 및 그 위의 에미터(501, 502)를 포함한다. 실시예들에서, 디스플레이 장치(500)는 또한 에미터(503)를 포함한다. 기판(505)은 기판(405)의 예이고, 버퍼층(510), 및 실시예에서 그 위의 홀 차단층(520)을 포함한다. 버퍼층(510), 홀 차단층(520)은 각각 버퍼층(410), 홀 차단층(420)의 예이다. 에미터(501-503)는 에미터(401-403)의 각각의 예이다. 도 5는 기판(505) 상의 SAG 마스크(530)를 포함한다. SAG 마스크(530)는 SAG 마스크(430)의 예이고, 디스플레이 장치(500)를 제조하기 위한 선택적 개구 에칭 프로세스에서 사용될 수 있다.
에미터(501)는 에미터(401)의 도 4의 층(441(1), 443(1), 444(1))의 각각의 예(examples)인 층(541(1), 543(1), 544(1))을 포함한다. 실시예에서, 에미터(501)는 또한 도 4의 층(471(1) - 473(1))의 각각의 예인 층(571(1) - 573(1)) 중 적어도 하나를 포함한다. 에미터(502)는 도 4의 에미터(402)의 층(441(2), 443(2), 444(2), 452(1) 및 453(1))의 각각의 예인 층들(541(2), 543(2), 544(2), 552(1), 및 553(1))을 포함한다. 실시예에서, 에미터(502)는 또한 도 4의 층(471(2) - 473(2))의 각각의 예인 층(571(2) - 573(2)) 중 적어도 하나를 포함한다. 에미터(503)는 도 4의 에미터(403)의 층(441(3), 443(3), 444(3), 452(3), 453(3), 462, 463)의 각각의 예인, 층(541(3), 543(3), 544(3), 552(2), 553(2), 562, 563)을 포함한다. 실시예에서, 에미터(503)는 또한 도 4의 층 471(3) 내지 473(3)의 각각의 예인 층(571(3) 내지 573(3)) 중 적어도 하나를 포함한다. 실시예에서, 에미터(501-503)는 도 4의 층(442(1-3))의 각각의 예인, 각각의 층들(542(1-3)을 포함한다. 실시예에서, 에미터(502 및 503)는 도 4의 층(451(1) 및 451(2))의 각각의 예인, 각각의 층(551(1) 및 551(2))을 포함한다.
에미터(501)를 제조하기 전에, 기판(505)은 깊이(511) 및 폭(516)을 갖는 리세스(recess)(513)를 형성하도록 에칭된다. 에미터(501)는 리세스(513)가 정공 차단층(520)의 상부 표면(529)에 대해 에미터(501)의 프로파일 또는 높이를 낮추도록 리세스(513)에 적어도 부분적으로 포함된다. 에미터(502)를 제조하기 전에, 웨이퍼 또는 기판은 깊이(512) 및 폭(516)을 갖는 리세스(514)로부터 에칭된다. 에미터(502)는 리세스(514)에 적어도 부분적으로 포함되어, 리세스(514)가 상부 표면(529)에 대해 에미터(501 및 502)의 각각의 높이가 실질적으로 동일하도록, 예를 들어 5% 이내로 에미터(502)의 높이 프로파일을 낮추도록 한다. 에미터(503)를 제조하기 전에, 기판(505)도 에칭되어 깊이(512) 및 폭(518)을 갖는 리세스(515)를 형성한다. 에미터(503)는 리세스(515)에 적어도 부분적으로 포함된다. 상부 표면(529)에 대해, 에미터(503)의 높이는 에미터(501 및 502)의 높이를 초과한다.
실시예들에서, 폭(517) 중 적어도 하나는 폭(516)을 초과하고 깊이(512)는 깊이(511)를 초과한다. 실시예에서, 폭(518)은 폭(517)을 초과한다. 실시예에서, 리세스 깊이(511, 512)는 동일하다.
이 예에서 볼 수 있듯이, 에미터(502)는 기판(505)의 에미터(501)보다 더 깊어서 에피택셜 성장이 완료될 때까지 에미터(501 및 502)는 상부 표면(529) 위의 대략 동일한 높이를 갖는다. 이와 같이, 에미터(501, 502)의 각각의 상부 표면은 동일 평면에 있고, 따라서 평탄화 및 생성된 에미터를 다른 기판으로 전달하는 것과 같은 후속 처리를 용이하게 한다. 추가 이점은 에미터(502)의 경우 p형 접촉층(572(2)) 및 접촉(옴) 금속(573(2))이 액티브 QW 영역(543(2))과 접촉하지 않는다는 점이다. 따라서 에미터(502)의 QW 영역(543(2))에서 방출을 여기시킬 가능성이 훨씬 더 적다. 대조적으로, 디스플레이 장치(400)에서, 에미터(402)의 p형 접촉 층(472(2))은 액티브 QW 영역(443(2))에 인접한다. 에미터(402)의 QW 영역(443(2))으로부터 의도하지 않게 여기된 광 미션을 피하기 위해, p형 접촉층(472(2))의 일부가 액티브(활성) QW 영역(443(2))에 인접하지 않도록 p형 접촉층(472(2))의 일부가 제거, 예를 들어 에칭된다.
도 6은 본 개시의 양태들에 따른, SAG 오프닝(개방) 깊이에 의한 LED 컬러 선택의 예를 예시하는 디스플레이 장치(600)의 횡단면 개략도이다. 디스플레이 장치(600)는 기판(605) 및 그 위의 에미터(601, 602)를 포함한다. 실시예들에서, 디스플레이 장치(600)는 또한 에미터(603)를 포함한다. 기판(605)은 기판(405)의 예이고, 버퍼 층(610) 및 실시예들에서 그 위의 정공 차단층(620)을 포함한다. 버퍼층(610) 및 홀 차단층(620)은 각각 버퍼층(410) 및 홀 차단층(420)의 예이다. 에미터(601-603)는 에미터(401-403)의 각각의 예이다. 도 6은 기판(605) 상의 SAG 마스크(630)를 포함한다. SAG 마스크(630)는 SAG 마스크(430)의 예이고, 디스플레이 장치(600)를 제조하기 위한 선택적 개구 에칭 프로세스에서 사용될 수 있다.
에미터(601)는 에미터(401)의 층(441(1), 443(1), 444(1))의 각각의 예인 층(641(1), 643(1), 644(1))을 포함한다. 구현예에서, 에미터(601)는 또한 도 4의 층(471(1) 내지 473(1))의 각각의 예인 층(671(1) 내지 673(1)) 중 적어도 하나를 포함한다. 에미터(602)는 층(441(2), 443(2), 444(2), 452(1), and 453(1))의 각각의 예인 층(641(2), 643(2), 644(2), 652(1), 653(1))을 포함한다. 실시예에서, 에미터(602)는 또한 층(671(2) 내지 673(2)) 중 적어도 하나를 포함하며, 이는 도 4의 층(471(2) 내지 473(2))의 각각의 예이다. 에미터(603)는 층(641(3), 643(3), 644(3), 652(2), 653(2), 662, 663)을 포함하고, 이는 에미터(403)의 층(441(3), 443(3), 444(3), 452(3), 453(3), 462, 463)의 각각의 예이다. 실시예에서, 에미터(603)는 또한 도4의 층 471(3) 내지 473(3)의 각각의 예인 층(671(3) 내지 673(3)) 중 적어도 하나를 포함한다. 실시예에서, 에미터(601-503)는 각각의 층(642(1-3))을 포함하며, 이는 도 4의 층(442(1-3))의 각각의 예이다. 실시예에서, 에미터(602 및 603)는 각각의 층(651(1) 및 651(2))을 포함하며, 이는 도 4의 층(451(1) 및 451(2))의 각각의 예이다.
이 예에서, 각각의 에미터(601-603)는 각각의 리세스(613-615)를 기판(605)으로 먼저 에칭함으로써 성장되고, 여기서 리세스의 각각의 깊이(611-613)는 동일 평면 구조를 제공하기 위해 각각의 에미터(601-603)에 대해 상이하다. 예를 들어, 에미터(601)는 에미터(603)에 대한 에칭 깊이(613)보다 작은 에미터(602)에 사용되는 에칭 깊이(612)보다 작은 에칭 깊이(611)로부터 성장된다. 따라서, 에미터(601-603) 각각은 에미터(601-603)의 각각의 상부 표면이 동일 평면에 있도록 기판(605) 내의 상이한 각각의 깊이로부터 성장된다. 따라서, 각각의 에미터(601-603)에서, p-형 접촉 층(672)은 에미터의 최상부 액티브 QW 영역, 즉 기판(605)의 상부 표면에 수직인 수직 방향에서 p-접촉 층(672)에 가장 가까운 액티브 QW 영역에만 접촉하거나 수평으로 인접한다. 리세스(613-615)는 각각의 폭(616-618)을 갖는다. 실시예에서, (i) 폭(618)이 폭(617)을 초과하고 (ii) 깊이(613)가 깊이(612)를 초과한다.
추가로 또는 대안적으로, 위에 설명된 에미터는 페데스탈(pedestals)에서 성장할 수 있다. 이는 예를 들어 결정 품질을 향상시키기 위해 버퍼 층을 성장시키기 위해 페데스탈을 성장시킬 필요가 있을 수 있는 SAG 마스크를 사용하여 여전히 수행될 수 있다. 도 7은 본 개시의 양태에 따른, 페데스탈 폭에 의한 LED 컬러 선택의 예를 예시하는 디스플레이 장치(700)의 횡단면 개략도이다. 디스플레이 장치(700)는 디스플레이 장치(400)의 예이고 에미터(701, 702), 및 실시예에서 별도의 페데스탈 상에서 성장되는 에미터(703)를 포함한다. 에미터(701-703)는 에미터(401-403)의 각각의 예이다.
에미터(701)는 도 4의 기판(405) 층 그룹(440(1))의 각각의 예인 기판(705(1)) 및 층 그룹(740(1))을 포함한다. 에미터(702)는 기판(705(2)) 및 층 그룹(740(2) 및 750(1))을 포함하며, 이는 도 4의 기판(405), 층 그룹(440(2) 및 450(1))의 각각의 예이다. 에미터(703)는 기판(705(3)) 및 층 그룹(740(3) 및 750(2), 760)을 포함하며, 이는 도 4의 기판(405) 및 층 그룹(440(3) 및 450(2), 460)의 각각의 예이다. 실시예에서, 에미터(701-703)는 도 4의 층 그룹(471(1-3), 472(1-3), 473(1-3))의 각각의 예인 각각의 층(771(1-3), 772(1-3), 773(1-3))을 포함한다.
도 8 및 도 9는 각각 디스플레이 장치(400)의 예인 디스플레이 장치(800A, 800B, 900)의 단면 개략도이다. 디스플레이 장치(800A, 800B, 및 900)는 본 개시물의 양태들에 따른, 에칭 격리(etch isolation)를 갖는 단일 연속 선택 영역 성장(single continuous selective area growth)의 예를 예시한다. 이 예는 예를 들어 하나의 에피택셜 프로세스와 두 개의 마스크(금속층 제외)를 사용하여 달성할 수 있으며, 여기서 에미터의 발광 스펙트럼은 SAG 마스크의 개구 너비에 의해 결정된다. 디스플레이 장치(800A, 800B, 900, 1000) 각각은 도 4의 디스플레이 장치(400)의 일 예이다.
디스플레이 장치(800A)는 기판(805) 및 에미터(801, 802), 및 실시예에서 그 위의 에미터(803)를 포함한다. 기판(805)은 버퍼층(810) 및 실시예에서 그 위의 홀 블랙킹층(820)을 포함한다. 층(810 및 820)은 층(410 및 420)의 각각의 예이다. 도 8은 기판(805) 상의 SAG 마스크(830)를 포함한다. SAG 마스크(830)는 SAG 마스크(430)의 예이며, 디스플레이 장치(800A, 800B, 900)를 제조하기 위한 선택적 개구 에칭 공정에서 사용될 수 있다.
에미터(801)는 층 그룹(840(1)) 및 전자 차단층(871(1))을 포함하며, 이는 도4의 층 그룹(440(1)) 및 전자 차단층(471(1))의 각각의 예이다. 에미터(802)는 도4의 층 그룹(440(2), 450(1)) 및 전자 차단층(471(2))의 각각의 예인 층 그룹(840(2), 850(1)) 및 전자 차단층(871(2))을 포함한다. 에미터(803)는 층 그룹(840(3), 850(2), 860) 및 전자 차단 층(871(3))을 포함하며, 이는 도 4의 층 그룹(440(3), 450(2), 460) 및 전자 차단층(471(3))의 각각의 예이다.
다음 설명은 디스플레이 장치(800A 및 900)를 생성하는 디스플레이 장치(800A)의 실시예의 처리(프로세싱)를 포함하며, 여기서 디스플레이 장치(800A)의 실시예는 에미터(803)를 포함한다. 에미터(803)가 없는 디스플레이 장치(800A)의 실시예에 적용된 유사한 프로세스는 그에 따라 그로부터 유도된 에미터(803)가 없는 유사한 디스플레이 장치(800B, 900)를 초래한다는 것을 이해해야 한다.
디스플레이 장치(800B)는 증착 후의 디스플레이 장치(800A)이고, 실시예에서 그 내부에 오믹(ohmic) 접촉층(473(1-3))의 패터닝된 오믹 접촉층(873(1-3))은 각각의 오믹 접촉층(473(1-3))이다. 디스플레이 장치(900)는 에미터(801-803)의 측벽을 에칭하여 각각의 에미터(901-903)를 생성한 후의 디스플레이 장치(800B)이다.
에미터(901)는 층 그룹(940(1)), 전자 차단층(971(1)), 및 오믹 접촉 층(973(3))을 포함하고, 이는 상기 에칭 후의 층 그룹(840(1)), 전자 차단층(871(1)), 및 오믹 접촉층(873(3))이다. 에미터(902)는 층 그룹(940(2), 950(1)) 및 전자 차단층(971(2))을 포함하며, 이들은 상기 에칭 후의 층 그룹(840(2), 850(1)) 및 전자 차단층(871(2))이다. 에미터(803)는 층 그룹(940(3), 950(2), 960), 및 전자 차단층(971(3))을 포함하고, 이는 상기 에칭 후의 층 그룹(840(3), 850(2), 860) 및 전자 차단층(871(3))이다.
도 10은 디스플레이 장치(400)의 일례인 디스플레이 장치(1000)의 단면 개략도이다. 디스플레이 장치(1000)는 기판(1005), 및 기판(1005) 상의 듀얼 에미터(1001, 1002), 및 실시예에서 듀얼 에미터(dual emitters)(1003)를 포함한다. 에미터(1001-1003)는 에미터(401-403)의 각각의 예이다. 기판(1005)은 기판(405)의 예이고 버퍼층(1010) 및 실시예에서 홀 차단층(1020)을 포함한다.
듀얼 에미터(1001)는 2개의 층 그룹(1040(1A) 및 1040(1B))을 포함하며, 각각은 도 4의 층 그룹(440(1))의 예이다. 층 그룹(1040(1A) 및 1040(1B))은 공통 층(1041(1)) 및 실시예에서 층(441(1) 및 442(1))의 각각의 예인 공통 층(1042(1))를 공유한다. 층 그룹(1040(1A))은 또한 액티브 QW 영역(443(1)) 및 층(444(1))의 각각의 예인 액티브 QW 영역(1043(1A)) 및 층(1044(1A))을 포함한다. 층 그룹(1040(1B))은 또한 액티브 QW 영역(443(1)) 및 층(444(1))의 각각의 예인 액티브 QW 영역(1043(1B)) 및 층(1044(1B))을 포함한다. 층 그룹(1040(1A) 및 1040(1B))은 그 위의 각 층 그룹(1070(1A) 및 1070(1B))을 통해 독립적으로 제어될 수 있으며, 이들 각각은 도 4의 층 그룹(470(1))의 예이다.
듀얼 에미터(1002)는 도 4의 층 그룹(440(2))의 예인 층 그룹(1040(2))을 포함한다. 듀얼 에미터(1002)는 또한 2개의 층 그룹(1050(1A) 및 1050(1B))을 포함하고, 각각은 도 4의 층 그룹(450(1))의 예이다. 실시예에서, 층 그룹 1050(1A) 및 1050(1B)는 층 451(1)의 예인 공통 층 1051(1)을 공유한다. 층 그룹(1050(1A))은 또한 액티브 QW 영역(452(1)) 및 층(453(1))의 각각의 예인 액티브 QW 영역(1052(1A)) 및 층(1053(1A))을 포함한다. 층 그룹(1050(1B))은 또한 액티브 QW 영역(452(1)) 및 층(453(1))의 각각의 예인 액티브 QW 영역(1052(1B)) 및 층(1053(1B))을 포함한다. 층 그룹(1050(1A) 및 1050(1B))은 그 위의 각 층 그룹(1070(2A) 및 1070(2B))을 통해 독립적으로 제어될 수 있으며, 이들 각각은 도 4의 층 그룹(470(2))의 예이다.
듀얼 에미터(1003)는 층 그룹(1040(3)) 및 층 그룹(1050(2))을 포함하며, 이는 도 4의 층 그룹(440(3) 및 450(2))의 각각의 예이다. 듀얼 에미터(1003)는 또한 2개의 층 그룹(1060(1) 및 1060(2))을 포함하며, 각각은 도 4의 층 그룹(460)의 예이다. 실시예들에서, 층 그룹들(1060(1) 및 1060(2))은 공통 정공 차단층(1061)을 공유하며, 이는 도 4의 정공 차단층(461)의 예이다. 층 그룹(1060(1))은 또한 액티브 QW 영역(1062(1)) 및 층(1063(1))을 포함하며, 이들은 도 4의 액티브 QW 영역(462) 및 층(463)의 각각의 예이다. 층 그룹(1060(2))은 또한 액티브 QW 영역(462) 및 층(463)의 각각의 예인 액티브 QW 영역(1062(2)) 및 층(1063(2))를 포함한다. 층 그룹(1060(1) 및 1060(2))은 그 위의 각 층 그룹(1070(3A) 및 1070(3B))을 통해 독립적으로 제어될 수 있으며, 이들 각각은 도 4의 층 그룹(470(3))의 예이다.
개별 소자를 분리하기 위해 연속적으로 식각(에칭)되는 스트라이프(stripes) 또는 ES(elongated structures)를 사용하여 구조를 형성하는 경우, 도 10은 상이한 컬러의 개별 LED를 형성하기 위해 스트라이프를 따른 분리 에칭을 도시한다. 이 예에서, 복수의 상이한 에미터(1001)는 청색 LED 스트라이프를 에칭함으로써 형성되고, 복수의 상이한 에미터(1002) 디바이스는 녹색 LED 스트라이프를 에칭함으로써 형성되고, 복수의 상이한 에미터(1003) 디바이스는 적색 LED 스트라이프를 에칭함으로써 형성된다.
에칭은 p-형 접촉 층과 상부 표면 양자 우물 아래에서 성장될 수 있는 임의의 양자 우물 사이의 임의의 연결을 피하기 위해 p-형 접촉 층을 제거하는 데 사용될 수 있다. p형 접촉층과 일부 양자 우물 사이의 중첩은 다른 양자 우물을 여기시키기 위해 통과하는 전류의 포텐셜(potential)을 가질 수 있다. 이러한 유형의 에칭을 수행함으로써 이러한 원치 않는 여기가 발생하는 것을 방지할 수 있다.
도 11 및 도 12는 본 개시의 양태에 따른, 균일한 높이를 갖는 단일 선택 영역 성장의 예를 예시하는 디스플레이 장치(1100A, 1100B, 1100C, 1200)의 단면 개략도를 포함한다. 이 예는 예를 들어 하나의 에피택셜 프로세스와 3개 또는 4개의 마스크(금속 층 제외)를 사용하여 달성될 수 있으며, 여기서 컬러는 SAG 오프닝 폭 및 깊이에 의해 선택된다. 디스플레이 장치(1100A, 1100B, 1100C, 1200) 각각은 도 6의 디스플레이 장치(600)의 예이다.
디스플레이 장치(1100A)는 3개의 상이한 깊이의 리세스에 대한 SAG의 사용을 예시하고, 결과적으로 전자기 스펙트럼의 3개의 상이한 범위에서 동작하는 3개의 상이한 에미터가 생성된다. 도 11에서, 3개의 상이한 에미터는 도 6에 도입된 에미터(601-603)이다. 디스플레이 장치(1100B)는 디스플레이 장치 제조에서의 금속 증착 및 패터닝 단계를 예시한다. 디스플레이 장치(1100C)는 에칭된 기판(1105)을 생성하는 상이한 장치 또는 구조(SAG 마스크가 연속적인 경우)를 분리하는 데 사용되는 기판(605)의 분리 에칭을 도시한다.
구조가 개별 장치를 분리하기 위해 후속적으로 에칭되는 연장된 구조 또는 스트라이프를 사용하여 형성되는 경우, 디스플레이 장치(1200)는 도 10에 도입된 에미터(1001-1003)를 형성하기 위해 스트라이프를 따라 분리 에칭(isolation etch)을 도시한다. 디스플레이 장치(1200)는 에미터들(1001-1003)이 기판(1205) 내에서 상이한 깊이에 형성된 디스플레이 장치(1000)의 예이다. 기판(1205)은 기판(605)의 예이고, 층(610 및 620)의 각각의 예인 적어도 층(1210 및 1220)을 포함한다. 실시예에서, 복수의 상이한 에미터(1001)는 청색 LED 스트라이프를 에칭하여 형성되고, 복수의 에미터(1002)는 녹색 LED 스트라이프를 에칭하여 형성되며, 복수의 상이한 에미터(1003)는 적색 LED 스트라이프를 에칭하여 형성된다.
이 예에서 알 수 있듯이 하나 이상의 기술을 함께 사용할 수 있다. 예를 들어, 다른 깊이에서 에칭하거나, 접촉(콘택) 금속만 에칭하거나, 반도체 기판으로 에칭하거나, 이들의 일부 조합이 가능하다.
도 13은 기판 상에 지지된 복수의 광 에미터를 형성하기 위한 방법(1300)을 예시하는 흐름도이다. 방법(1300)은 도 1 내지 도 12의 디스플레이 장치 중 임의의 것을 형성하도록 구현될 수 있다. 방법(1300)은 단계(1310, 1315, 1320, 1340, 1350, 1370, 1380)를 포함한다. 실시예에서, 방법(1300)은 또한 단계(1330, 1360, 1390, 1392, 1394) 중 적어도 하나를 포함한다. 실시예에서, 방법(1300)의 각 단계는 단일 에피택셜 성장 패스에서 실행된다.
단계(1310)는 기판 상에 제1 리세스를 형성하는 것을 포함하고, 제1 리세스는 제1 폭 및 제1 깊이를 갖는다. 단계(1310)의 예에서, 리세스(513)가 기판(505)에 형성된다(도 5). 단계 1315는 기판 상에 제2 리세스를 형성하는 것을 포함한다. 제2 리세스는 제2 폭 및 제2 깊이를 갖고, 제2 폭 및 제2 깊이 중 적어도 하나는 각각 제1 폭 및 제1 깊이보다 크다. 단계(1310)의 예에서, 리세스(514)가 기판(505)에 형성된다.
단계 1320은 기판 상에 제1 n형 배리어 물질을 증착하는 것을 포함한다. 단계 1320의 예에서, n형 배리어 층(541(1) 및 541(2))이 기판(505) 상에 증착된다. 단계(1330)는 제1 n형 배리어 물질(재료) 상에 제1 n형 홀 차단층(HBL)을 증착하는 것을 포함한다. 단계(1330)의 예에서, 정공 차단층(542(1) 및 542(2))은 층(541(1) 및 541(2)) 상에 각각 증착된다.
단계 1340은 제1 n형 배리어 물질 상에 제1 액티브 양자 우물(QW) 구조를 제조하는 것을 포함한다. 단계 1340의 예에서, 액티브(활성) QE 영역(543(1) 및 543(2))은 (i) 각각 배리어 층(541(1) 및 541(2)) 상에 또는 (ii) 정공 차단층(542(1) 및 542(2)) 상에 각각 제조된다.
단계(1350)는 제1 액티브 QW 구조 상에 제2 n형 배리어 물질을 증착하는 것을 포함한다. 단계(1350)의 예에서, n형 배리어 층(544(1) 및 544(2))이 액티브(활성) QE 영역(543(1) 및 543(2)) 상에 각각 증착된다.
단계(1360)는 제2 n형 배리어 물질(재료) 상에 제2 n형 HBL을 증착하는 것을 포함한다. 단계(1360)의 예에서, 정공 차단층(551(1))은 배리어 층(544(2)) 상에 증착된다.
단계(1370)는 제2 n형 배리어 물질 상에 제2 액티브 QW 구조를 제조하는 것을 포함한다. 단계(1370)의 예에서, 액티브(활성) QE 영역(552(1))은 배리어 층(544(2)) 또는 정공 차단층(551(1)) 상에 제조된다.
단계(1380)는 제2 액티브 QW 구조 상에 제3 n형 배리어 물질을 증착하는 것을 포함한다. 단계(1380)의 예에서, n형 배리어 층(553(1))은 액티브(활성) QE 영역(552(1)) 상에 증착된다.
1310, 1315, 1320, 1340, 1350, 1370 단계의 결과, 제1 리세스의 제1 폭 및 제1 깊이는 상기 제1 리세스 내에 제2 액티브 QW 구조가 형성되는 것을 방지하도록 구성되어, 상기 제1 n형 배리어 물질, 상기 제1 액티브 QW 구조 및 상기 제2 n형 배리어층이 제1 광 에미터를 형성한다. 제1 광 에미터의 예는 광 에미터(401, 501, 601, 701, 801, 901, 1001)를 포함한다.
1310, 1315, 1320, 1340, 1350, 1370 단계의 결과, 상기 제2 리세스의 제2 폭 및 제2 깊이는 제2 광 에미터를 형성하기 위해 상기 제2 리세스 내에 있고 그리고 상기 제2 리세스 내에 적어도 부분적으로 포함되는 상기 제3 n형 배리어 물질, 상기 제2 액티브 QW 구조, 상기 제2 n형 배리어 물질, 상기 제1 액티브 QW 구조, 및 상기 제1 n형 배리어 물질을 지지하도록 구성된다. 제2 광 에미터의 예는 에미터(402, 502, 602, 702, 802, 902, 1002)를 포함한다.
단계(1390)는 상기 제1 리세스가 상기 제1 에미터를 지지하고, 상기 제2 리세스가 상기 제2 에미터를 지지하여 상기 제1 에미터가 제2 LED 이미터로부터 전기적으로 절연되도록 상기 제1 리세스를 상기 제2 리세스로부터 전기적으로 절연되도록 하는 단계를 포함한다. 단계(1390)의 예에서와 같이, 디스플레이 장치(1100B)의 에미터(601, 602, 603) 사이의 기판(605) 부분이 제거되어, 예를 들어 습식 또는 건식 에칭되어 디스플레이 장치(1100C)를 생성한다.
단계 1392는 제1 및 제2 LED 구조 각각에 p형(p-type) 층을 증착하는 단계를 포함한다. 단계(1392)의 예에서, p형 층(572(1) 및 572(2))은 각각 에미터(501 및 502) 상에 증착된다.
단계 1394는 제1 및 제2 LED 구조 각각에 p형 오믹 콘택(ohmic contact)을 형성하는 단계를 포함한다. 단계(1394)의 예에서, 오믹 접촉(콘택) 층(573(1) 및 573(2))은 각각 에미터(501 및 502) 상에 증착된다.
본 명세서에 기술된 예들은 제한이 아니라 예시의 방식으로 제공되는 것으로 이해되어야 한다. 양자 우물의 순서는 도면에 표시된 것과 다를 수 있으며, 도면에 표시된 3개의 양자 우물보다 많거나 적을 수 있다. 양자 우물은 도면에 도시된 것과 다른 컬러를 가질 수 있고, LED의 성능의 다른 양태를 개선할 수 있는 도면에 도시된 것보다 추가 층이 포함될 수 있다. 일부 구현에서, 청색광은 디스플레이에서 생성되는 빛의 작은 컴포넌트를 제공하고 청색 LED는 매우 효율적이기 때문에 청색 LED를 작게 하는 것이 도움이 될 수 있다. 그러한 구현에서, 녹색 LED는 또한 효율적이고 청색 LED와 유사한 크기이거나 아마도 약간 더 클 수 있다. 이러한 구현에서 적색 LED는 청색 LED 또는 녹색 LED만큼 효율적이지 않으며 가장 큰 장치가 필요할 수 있다.
도 1 내지 도 6b와 관련하여 위에서 설명된 예에 대한 추가 고려사항은 상부 접촉(콘택) 배치, 에피택셜 프로세스 패스 수(예: 에피택셜 패스), 폭, 깊이 또는 폭과 깊이의 조합에 기반한 LED의 전체 컬러 선택, 그리고 장치(디바이스) 또는 구조(예: 다른 컬러의 개별 LED)를 분리하는 다양한 방법을 포함한다.
장치(디바이스) 분리는 SAG 마스크의 오프닝을 사용하여 개별 장치를 분리하여 달성할 수 있다(예: 오프닝 어레이는 해당 LED 장치 어레이의 위치 및 분리를 정의한다). 즉, 각 장치 또는 구조는 작은 오프닝들을 사용하여 SAG 마스크에서 2차원적으로 격리된 피처(feature)이며, 각 오프닝은 LED 구조를 성장시키는 데 사용된다.
스트라이프(예를 들어, elongated feature) SAG를 사용한 다음 스트라이프 구조로부터 제조된 개별 디바이스를 분리하기 위해 분리 에칭을 적용하는 것도 가능하다(예를 들어, 도 5b 및 9 참조). 예를 들어, 디바이스는 스트라이프로 성장한 다음 디바이스를 분리하기 위해 스트라이프에 수직인 방향으로 에칭된다. 길이를 따라 폭이 다른 스트라이프를 가질 수 있으며 에칭은 동일한 스트라이프에서 다른 컬러의 LED를 분리(절연)하는 것과 같다.
분리된(절연된) SAG 또는 분리 에칭이 있는 스트라이프 SAG에 관계없이 사용되는 디바이스(장치) 절연 유형은 디바이스 패시베이션(passivation) 및 패킹 밀도(packing density)에 영향을 미칠 수 있다.
상부 접촉면과 관련하여, c-평면(c-plane) 또는 비-c-평면(non-c-plane)일 수 있다. c-평면은 상부 평면(top plane), 평면(flat plane)이다. 일부 경우에, 접촉(콘택)이 C-평면에 있고, 다른 경우에는 비-C-평면인 경사면(slanted plane)에 있다. 상부 접촉면(top contact plane)의 선택은 다른 컬러의 상대적 강도에 영향을 줄 수 있다.
에피택셜 프로세스 패스(예를 들어, 에피택셜 패스)의 수와 관련하여, 위에서 설명된 예는 전자기 스펙트럼의 다른 범위에서 작동하는 광 에미터를 제공하는 단일 에피택셜 패스에 해당한다(예: 단일 패스의 에피택셜 성장 프로세스는 빨강, 녹색 및 파랑과 같은 세 가지 컬러의 빛을 생성할 수 있는 양자 우물을 생성한다). 다른 구현은 그렇게 구현된 제조 방법이 각 에피택셜 패스에 대해 3가지 이상의 컬러를 생성하도록 할 수 있다. 또 다른 구현은 각각의 에피택셜 패스에 대한 3가지 컬러 대신에 각각의 에피택셜 패스에 대해 2가지 컬러를 생성할 수도 있다. 또 다른 구현들에서, 하나의 에피택셜 패스는 하나의 컬러를 생성할 수 있고 다른 에피택셜 패스는 총 3개의 컬러에 대해 2개의 컬러를 생성할 수 있다. 그러한 구현에서, 제1 에피택셜 패스는 하나 또는 두 개의 컬러를 생성할 수 있고 제2 에피택셜 패스는 다른 컬러 또는 컬러들을 생성할 수 있다. 또 다른 구현에서, 2개의 에피택셜 패스가 사용될 수 있으며, 여기서 각각의 에피택셜 패스는 총 4개의 컬러에 대해 2개의 컬러를 생성한다. 4-컬러 솔루션(four-color solution)을 사용하여 더 나은 색역(gamut)과 전력 효율성을 제공할 수 있다. 둘 이상의 에피택셜 패스가 사용되는 경우 에피택셜 패스가 적용되지 않아야 하는 영역을 덮기 위해 일부 형태의 마스킹이 적용될 수 있다.
컬러 선택도와 관련하여 폭을 사용하면 에피(epi)가 종료되는 시점이 결정된다. 깊이 제어 컬러를 사용하면 에칭으로 인해 프로세스가 더 복잡해 지지만 더 나은 평면도와 컬러 분리를 얻을 수 있다. 위에서 자세히 설명한 대로 폭, 깊이 또는 둘의 조합에 따른 컬러의 전체 선택은 장치의 평면도와 프로세스 복잡성에 영향을 줄 수 있다.
일반적으로, 본 개시는 동일한 기판 상에 상이한 컬러의 광을 생성하는 발광 구조를 모놀리식으로 통합할 수 있게 하는 다양한 기술 및 장치를 설명한다.
피처 조합(Combinations of Features)
(Al) 디스플레이 장치는 제1 에미터 및 제2 에미터를 포함하는 기판을 포함한다. 제1 에미터는 제1 스펙트럼 범위에 걸쳐 있는(spanning) 제1 방출 스펙트럼을 갖는 제1 하부 액티브 양자 우물(QW) 영역을 포함한다. 제2 에미터는 (i) 상기 제1 스펙트럼 범위와는 구별되는 제2 스펙트럼 범위에 걸쳐 있는(spanning) 제2 방출 스펙트럼을 갖는 상부 액티브 QW 영역, (ii) 상기 제1 방출 스펙트럼을 갖고 그리고 상기 상부 액티브 QW 영역과 상기 기판 사이에 위치되는 제2 하부 액티브 QW 영역, 및 (iii) 상기 제2 하부 액티브 QW 영역의 발광을 억제하기 위해 상기 상부 액티브 QW 영역과 상기 제2 하부 액티브 QW 영역 사이에 있는 배리어 층을 포함한다.
(A2) 디스플레이 장치(A1)의 실시예에서, 상기 제1 및 제2 하부 액티브 QW 영역 각각은 제1 격자 파라미터 세트에 의해 특징화(characterized)되고, 상기 상부 액티브 QW 영역은 상기 제1 격자 파라미터 세트의 각각의 파라미터와 5% 미만만큼 상이한 제2 격자 파라미터 세트에 의해 특징화된다.
(A3) 디스플레이 장치(A2)의 실시예는 상기 제2 하부 액티브 QW 영역과 상기 상부 액티브 QW 영역 사이에 있는 홀 차단층을 더 포함한다.
(A4) 디스플레이 장치 (A3)의 실시예에서, 상기 홀 차단층은 n형 반도체 물질을 포함한다.
(A5) 디스플레이 장치 (A1) 내지 (A4) 중 어느 하나의 실시예에서, 상기 배리어층은 n형 반도체 물질을 포함한다.
(A6) 디스플레이 장치(A1) 내지 (A5) 중 어느 하나의 실시예에서, 상기 제1 에미터는 상기 기판의 상부 표면에 대해 제1 높이를 가진다. 상기 기판은 상기 기판 내로 연장되는 리세스를 정의한다. 상기 제2 에미터는 상기 상부 표면에 대한 상기 제2 에미터의 높이가 상기 제1 높이와 동일하도록 상기 리세스 내에 적어도 부분적으로 포함된다.
(A7) 디스플레이 장치(A6)의 실시예에서, 상기 상부 표면에 대한 상기 리세스의 깊이는 상기 제1 높이와 실질적으로 동일하다.
(A8) 디스플레이 장치(A6) 및 (A7) 중 어느 하나의 실시예에서, 기상기 기판은 상기 기판 내로 연장되는 추가 리세스를 정의하고, 상기 제1 에미터는 상기 추가 리세스 내에 적어도 부분적으로 포함된다.
(A9) 디스플레이 장치 (A1) 내지 (A8) 중 어느 하나의 실시예에서, 상기 제2 에미터는 상기 기판의 상부 표면에 평행한 제1 방향으로 상기 제1 에미터와 인접되고, 그리고 상기 제1 방향에서 상기 제1 하부 액티브 QW 영역의 폭을 초과하는 상기 제2 하부 액티브 QW 영역의 폭; 그리고 상기 제1 하부 액티브 QW 영역의 단면적을 초과하는 상기 상부 표면과 평행한 평면에서 상기 제2 하부 액티브 QW 영역의 단면적 중 적어도 하나이다.
(A10) 디스플레이 장치(A1) 내지 (A9) 중 어느 하나의 실시예는 (i) 제1 에미터와 함께, 제1 에미터 어레이를 형성하는 복수의 추가 제1 에미터; 그리고 (ii) 제2 에미터와 함께, 제1 에미터 어레이와 인터리브된(interleaved) 제2 에미터 어레이를 형성하는 복수의 추가 제2 에미터를 더 포함한다.
(A11) 디스플레이 장치(Al) 내지 (A10) 중 어느 하나의 실시예에서, 제1 에미터 및 제2 에미터는 (i) 각각의 p-도핑된 반도체 층 및 (ii) 각각의 오믹 접촉 층 중 적어도 하나를 포함한다.
(B1) 복수의 광 에미터를 형성하는 방법은 (i) 기판 상에 제1 리세스를 형성하는 단계 -상기 제1 리세스는 제1 폭 및 제1 깊이를 가짐-; (ii) 상기 기판 상에 제2 리세스를 형성하는 단계 -상기 제2 리세스는 제2 폭 및 제2 깊이를 갖고, 상기 제2 폭 및 제2 깊이 중 적어도 하나는 각각 상기 제1 폭 및 제1 깊이 보다 큼-; (iii) 상기 기판 상에 제1 n형 배리어 물질을 증착하는 단계; (iv) 상기 제1 n형 배리어 물질 상에 제1 액티브 양자 우물(QW) 구조를 제조하는 단계; (v) 상기 제1 액티브 QW 구조 상에 제2 n형 배리어 물질을 증착하는 단계; (vi) 상기 제2 n형 배리어 물질 상에 제2 액티브 QW 구조를 제조하는 단계; 그리고 (vii) 상기 제2 액티브 QW 구조 상에 제3 n형 배리어 물질을 증착하는 단계를 포함하며, 상기 제1 리세스의 제1 폭 및 제1 깊이는 상기 제1 리세스 내에 제2 액티브 QW 구조가 형성되는 것을 방지하도록 구성되어, 상기 제1 n형 배리어 물질, 상기 제1 액티브 QW 구조 및 상기 제2 n형 배리어층이 제1 광 에미터를 형성하고, 그리고 상기 제2 리세스의 제2 폭 및 제2 깊이는 제2 광 에미터를 형성하기 위해 상기 제2 리세스 내에 있고 그리고 상기 제2 리세스 내에 적어도 부분적으로 포함되는 상기 제3 n형 배리어 물질, 상기 제2 액티브 QW 구조, 상기 제2 n형 배리어 물질, 상기 제1 액티브 QW 구조, 및 상기 제1 n형 배리어 물질을 지지하도록 구성된다.
(B2) 방법(B1)의 실시예는 상기 제1 n형 배리어 물질을 증착한 후 그리고 상기 제1 액티브 QW 구조를 제조하기 전에: 상기 제1 n형 배리어 물질 상에 제1 n형 홀 차단층(HBL)을 증착하는 단계를 더 포함한다.
(B3) 방법 (B1) 및 (B2) 중 어느 하나의 실시예는 상기 제2 n형 배리어 물질을 증착한 후 그리고 상기 제2 액티브 QW 구조를 제조하기 전에: 상기 제2 n형 배리어 물질 상에 제2 n형 HBL을 증착하는 단계를 더 포함한다.
(B4) 방법 (B1) 내지 (B3) 중 어느 하나의 실시예는 상기 제1 리세스가 상기 제1 에미터를 지지하고, 상기 제2 리세스가 상기 제2 에미터를 지지하여 상기 제1 에미터가 제2 LED 이미터로부터 전기적으로 절연되도록 상기 제1 리세스를 상기 제2 리세스로부터 전기적으로 절연되도록 하는 단계를 더 포함한다.
(B5) 방법 (B4)의 실시예는 (i) 제1 및 제2 LED 구조 각각에 p형 층을 증착하는 단계, 및 (ii) 상기 제1 및 제2 LED 구조 각각에 p형 오믹 콘택(ohmic contact)을 형성하는 단계를 더 포함한다.
(B6) 방법 (B1) 내지 (B5) 중 어느 하나의 실시예에서, 증착 및 제조의 각 단계는 단일 에피택셜 성장 패스에서 실행된다.
본 실시예의 범위를 벗어나지 않고 상기 방법 및 시스템에서 변경이 이루어질 수 있다. 따라서, 상기 설명에 포함되거나 첨부 도면에 도시된 사항은 제한적인 의미가 아니라 예시적인 것으로 해석되어야 한다는 점에 유의해야 한다. 여기에서, 그리고 달리 표시되지 않는 한 "실시예에서"라는 문구는 "특정 실시예에서"라는 문구와 동등하며 모든 실시예를 지칭하는 것은 아니다. 다음 청구범위는 여기에 설명된 모든 일반 및 특정 특징뿐만 아니라 언어의 문제로 그 사이에 있다고 말할 수 있는 본 방법 및 시스템의 범위에 대한 모든 설명을 포함하도록 의도된다.

Claims (18)

  1. 디스플레이 장치로서,
    제1 에미터 및 상기 제1 에미터 상의 제2 에미터를 포함하는 기판을 포함하며,
    상기 제1 에미터는 제1 스펙트럼 범위에 걸쳐 있는 제1 방출 스펙트럼을 갖는 제1 하부 액티브 양자 우물(QW) 영역을 포함하고,
    상기 제2 에미터는,
    (i) 상기 제1 스펙트럼 범위와는 구별되는 제2 스펙트럼 범위에 걸쳐 있는 제2 방출 스펙트럼을 갖는 상부 액티브 QW 영역,
    (ii) 상기 제1 방출 스펙트럼을 갖고 그리고 상기 상부 액티브 QW 영역과 상기 기판 사이에 위치되는 제2 하부 액티브 QW 영역, 및
    (iii) 상기 제2 하부 액티브 QW 영역의 발광을 억제하기 위해 상기 상부 액티브 QW 영역과 상기 제2 하부 액티브 QW 영역 사이에 있는 배리어 층을 포함하는 것을 특징으로 하는 디스플레이 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 하부 액티브 QW 영역 각각은 제1 격자 파라미터 세트에 의해 특징화(characterized)되고,
    상기 상부 액티브 QW 영역은 상기 제1 격자 파라미터 세트의 각각의 파라미터와 5% 미만만큼 상이한 제2 격자 파라미터 세트에 의해 특징화되는 것을 특징으로 하는 디스플레이 장치.
  3. 제2항에서, 상기 디스플레이 장치는,
    상기 제2 하부 액티브 QW 영역과 상기 상부 액티브 QW 영역 사이에 있는 홀 차단층을 더 포함하는 것을 특징으로 하는 디스플레이 장치.
  4. 제3항에서, 상기 홀 차단층은 n형 반도체 물질을 포함하는 것을 특징으로 하는 디스플레이 장치.
  5. 제1항에 있어서, 상기 배리어층은 n형 반도체 물질을 포함하는 것을 특징으로 하는 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 에미터는 상기 기판의 상부 표면에 대해 제1 높이를 가지며;
    상기 기판은 상기 기판 내로 연장되는 리세스를 정의하고, 상기 제2 에미터는 상기 상부 표면에 대한 상기 제2 에미터의 높이가 상기 제1 높이와 동일하도록 상기 리세스 내에 적어도 부분적으로 포함되는 것을 특징으로 하는 디스플레이 장치.
  7. 제6항에서, 상기 상부 표면에 대한 상기 리세스의 깊이는 상기 제1 높이와 실질적으로 동일한 것을 특징으로 하는 디스플레이 장치.
  8. 제6항에 있어서,
    상기 기판은 상기 기판 내로 연장되는 추가 리세스를 정의하고,
    상기 제1 에미터는 상기 추가 리세스 내에 적어도 부분적으로 포함되는 것을 특징으로 하는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제2 에미터는 상기 기판의 상부 표면에 평행한 제1 방향으로 상기 제1 에미터와 인접되고, 그리고
    상기 제1 방향에서 상기 제1 하부 액티브 QW 영역의 폭을 초과하는 상기 제2 하부 액티브 QW 영역의 폭; 그리고
    상기 제1 하부 액티브 QW 영역의 단면적을 초과하는 상기 상부 표면과 평행한 평면에서의 상기 제2 하부 액티브 QW 영역의 단면적 중 적어도 하나인 것을 특징으로 하는 디스플레이 장치.
  10. 제1항에 있어서, 상기 디스플레이 장치는,
    상기 제1 에미터와 함께, 제1 에미터 어레이를 형성하는 복수의 추가 제1 에미터; 그리고
    상기 제2 에미터와 함께, 상기 제1 에미터 어레이와 인터리브된 제2 에미터 어레이를 형성하는 복수의 추가 제2 에미터를 더 포함하는 것을 특징으로 하는 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제1 에미터 및 상기 제2 에미터는 (i) 각각의 p-도핑된 반도체 층 및 (ii) 각각의 오믹 접촉 층 중 적어도 하나를 포함하는 것을 특징으로 하는 디스플레이 장치.
  12. 복수의 광 에미터를 형성하는 방법으로서,
    기판 상에 제1 리세스를 형성하는 단계 -상기 제1 리세스는 제1 폭 및 제1 깊이를 가짐-;
    상기 기판 상에 제2 리세스를 형성하는 단계 -상기 제2 리세스는 제2 폭 및 제2 깊이를 갖고, 상기 제2 폭 및 제2 깊이 중 적어도 하나는 각각 상기 제1 폭 및 제1 깊이 보다 큼-;
    상기 기판 상에 제1 n형 배리어 물질을 증착하는 단계;
    상기 제1 n형 배리어 물질 상에 제1 액티브 양자 우물(QW) 구조를 제조하는 단계;
    상기 제1 액티브 QW 구조 상에 제2 n형 배리어 물질을 증착하는 단계;
    상기 제2 n형 배리어 물질 상에 제2 액티브 QW 구조를 제조하는 단계; 그리고
    상기 제2 액티브 QW 구조 상에 제3 n형 배리어 물질을 증착하는 단계를 포함하며,
    상기 제1 리세스의 제1 폭 및 제1 깊이는 상기 제1 리세스 내에 제2 액티브 QW 구조가 형성되는 것을 방지하도록 구성되어, 상기 제1 n형 배리어 물질, 상기 제1 액티브 QW 구조 및 상기 제2 n형 배리어층이 제1 광 에미터를 형성하고, 그리고
    상기 제2 리세스의 제2 폭 및 제2 깊이는 제2 광 에미터를 형성하기 위해 상기 제2 리세스 내에 있고 그리고 상기 제2 리세스 내에 적어도 부분적으로 포함되는 상기 제3 n형 배리어 물질, 상기 제2 액티브 QW 구조, 상기 제2 n형 배리어 물질, 상기 제1 액티브 QW 구조, 및 상기 제1 n형 배리어 물질을 지지하도록 구성되는 것을 특징으로 하는 복수의 광 에미터를 형성하는 방법.
  13. 제12항에 있어서, 상기 방법은,
    상기 제1 n형 배리어 물질을 증착한 후 그리고 상기 제1 액티브 QW 구조를 제조하기 전에:
    상기 제1 n형 배리어 물질 상에 제1 n형 홀 차단층(HBL)을 증착하는 단계를 더 포함하는 것을 특징으로 하는 복수의 광 에미터를 형성하는 방법.
  14. 제13항에 있어서, 상기 방법은,
    상기 제2 n형 배리어 물질을 증착한 후 그리고 상기 제2 액티브 QW 구조를 제조하기 전에:
    상기 제2 n형 배리어 물질 상에 제2 n형 HBL을 증착하는 단계를 더 포함하는 것을 특징으로 하는 복수의 광 에미터를 형성하는 방법.
  15. 제12항에 있어서, 상기 방법은,
    상기 제2 n형 배리어 물질을 증착한 후 그리고 상기 제2 액티브 QW 구조를 제조하기 전에:
    상기 제2 n형 배리어 물질 상에 n형 홀 차단층(HBL)을 증착하는 단계를 더 포함하는 것을 특징으로 하는 복수의 광 에미터를 형성하는 방법.
  16. 제12항에 있어서, 상기 방법은,
    상기 제1 리세스가 상기 제1 에미터를 지지하고, 상기 제2 리세스가 상기 제2 에미터를 지지하여 상기 제1 에미터가 제2 LED 이미터로부터 전기적으로 절연되도록 상기 제1 리세스를 상기 제2 리세스로부터 전기적으로 절연되도록 하는 단계를 더 포함하는 것을 특징으로 하는 복수의 광 에미터를 형성하는 방법.
  17. 제16항에 있어서, 상기 방법은,
    제1 및 제2 LED 구조 각각에 p형 층을 증착하는 단계; 그리고
    상기 제1 및 제2 LED 구조 각각에 p형 오믹 콘택(ohmic contact)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 복수의 광 에미터를 형성하는 방법.
  18. 제12항에 있어서, 증착 및 제조의 각 단계는 단일 에피택셜 성장 패스에서 실행되는 것을 특징으로 하는 복수의 광 에미터를 형성하는 방법.
KR1020227031109A 2020-02-10 2021-02-10 디스플레이 장치 및 그 관련 방법 KR20220148833A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202062972206P 2020-02-10 2020-02-10
US62/972,206 2020-02-10
PCT/US2021/017515 WO2021163231A1 (en) 2020-02-10 2021-02-10 Display device and associated method

Publications (1)

Publication Number Publication Date
KR20220148833A true KR20220148833A (ko) 2022-11-07

Family

ID=77177149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227031109A KR20220148833A (ko) 2020-02-10 2021-02-10 디스플레이 장치 및 그 관련 방법

Country Status (7)

Country Link
US (2) US20210249467A1 (ko)
EP (1) EP4104213A4 (ko)
JP (1) JP7534427B2 (ko)
KR (1) KR20220148833A (ko)
CN (1) CN115152017A (ko)
TW (1) TW202135338A (ko)
WO (1) WO2021163231A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476299B2 (en) * 2020-08-31 2022-10-18 Hong Kong Beida Jade Bird Display Limited Double color micro LED display panel
CN118591885A (zh) * 2022-01-14 2024-09-03 谷歌有限责任公司 三色像素布局
KR20240017212A (ko) * 2022-07-28 2024-02-07 삼성전자주식회사 발광 구조체, 디스플레이 장치 및 그 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002047169A1 (en) * 2000-12-01 2002-06-13 California Institute Of Technology Multi-quantum-well infrared sensor array in spatially separated multi-band configuration
JP2003158296A (ja) 2001-11-22 2003-05-30 Sharp Corp 窒化物半導体発光デバイスチップとその製造方法
WO2004071141A2 (en) * 2003-02-07 2004-08-19 Matsushita Electric Industrial Co., Ltd. Metal base wiring board for retaining light emitting elements, light emitting source, lighting apparatus, and display apparatus
US8058663B2 (en) * 2007-09-26 2011-11-15 Iii-N Technology, Inc. Micro-emitter array based full-color micro-display
JP2010166036A (ja) 2008-12-15 2010-07-29 Sanyo Electric Co Ltd 半導体レーザ装置および表示装置
EP2839520B1 (en) * 2012-04-16 2018-04-11 Sensor Electronic Technology Inc. Non-uniform multiple quantum well structure
JP6466653B2 (ja) 2013-05-17 2019-02-06 スタンレー電気株式会社 窒化物半導体発光素子、および窒化物半導体ウェーハ
US8987765B2 (en) 2013-06-17 2015-03-24 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
US20160181476A1 (en) * 2014-12-17 2016-06-23 Apple Inc. Micro led with dielectric side mirror
CN114640024A (zh) * 2015-06-05 2022-06-17 奥斯坦多科技公司 具有到多个有源层中的选择性载流子注入的发光结构
WO2017009394A1 (en) 2015-07-13 2017-01-19 Crayonano As Nanowires/nanopyramids shaped light emitting diodes and photodetectors
US9825088B2 (en) * 2015-07-24 2017-11-21 Epistar Corporation Light-emitting device and manufacturing method thereof
KR102559993B1 (ko) * 2016-05-16 2023-07-26 엘지이노텍 주식회사 반도체 소자
US10964862B2 (en) 2016-09-30 2021-03-30 Sensor Electronic Technology, Inc. Semiconductor heterostructure with multiple active regions
US10804429B2 (en) * 2017-12-22 2020-10-13 Lumileds Llc III-nitride multi-wavelength LED for visible light communication
US10784240B2 (en) 2018-01-03 2020-09-22 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same

Also Published As

Publication number Publication date
EP4104213A4 (en) 2024-03-13
WO2021163231A1 (en) 2021-08-19
US20210249467A1 (en) 2021-08-12
US20220352253A1 (en) 2022-11-03
CN115152017A (zh) 2022-10-04
US11894416B2 (en) 2024-02-06
JP2023513562A (ja) 2023-03-31
EP4104213A1 (en) 2022-12-21
TW202135338A (zh) 2021-09-16
JP7534427B2 (ja) 2024-08-14

Similar Documents

Publication Publication Date Title
JP7534427B2 (ja) ディスプレイデバイスおよび関連付けられた方法
CN110416249B (zh) 一种半导体发光器件及其制作方法
US11923401B2 (en) III-nitride multi-wavelength LED arrays
KR100506740B1 (ko) 질화물 반도체 발광소자 및 그 제조방법
CN110534542B (zh) 一种集成发光Micro LED芯片及其制作方法
EP4006995A1 (en) Light-emitting element, and method for manufacturing light-emitting element
AU2021275060C1 (en) Quantum well-based led structure enhanced with sidewall hole injection
JP2023536363A (ja) Ｌｅｄデバイス及びｌｅｄデバイスの製造方法
US20210343897A1 (en) Light emitting diodes with aluminum-containing layers integrated therein and associated methods
US20230163238A1 (en) Quantum well-based led structure enhanced with sidewall hole injection
CN113328014A (zh) 一种micro-LED显示器件及其制备方法
CN112599554A (zh) 一种微型发光二极管垂直芯片结构、其制备方法及应用
CN213583790U (zh) Micro-LED垂直芯片结构及光学组件
US20240243225A1 (en) Color filtering dbr for micro-leds
CN108831878B (zh) 一种薄膜发光二极管的制造方法
WO2023180243A1 (en) Optoelectronic component and method for producing an optoelectronic component
CN114868261A (zh) 半导体结构及其衬底、半导体结构及其衬底的制作方法
CN118676282A (zh) 半导体结构及其制作方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal