KR20220146420A - 다중 파장 발광 소자 및 그것을 제조하는 방법 - Google Patents

다중 파장 발광 소자 및 그것을 제조하는 방법 Download PDF

Info

Publication number
KR20220146420A
KR20220146420A KR1020227024365A KR20227024365A KR20220146420A KR 20220146420 A KR20220146420 A KR 20220146420A KR 1020227024365 A KR1020227024365 A KR 1020227024365A KR 20227024365 A KR20227024365 A KR 20227024365A KR 20220146420 A KR20220146420 A KR 20220146420A
Authority
KR
South Korea
Prior art keywords
light emitting
wavelength light
type semiconductor
led stack
semiconductor layer
Prior art date
Application number
KR1020227024365A
Other languages
English (en)
Inventor
이정훈
조대성
이소라
Original Assignee
서울바이오시스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스 주식회사 filed Critical 서울바이오시스 주식회사
Publication of KR20220146420A publication Critical patent/KR20220146420A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

일 실시예에 따른 발광 소자는, 단파장 발광부; 장파장 발광부; 및 상기 단파장 발광부와 장파장 발광부를 결합하는 결합층을 포함하되, 상기 단파장 발광부 및 장파장 발광부는 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하고, 상기 장파장 발광부의 활성층은 상기 단파장 발광부의 활성층보다 더 많은 인디움(In)을 함유하고, 상기 단파장 발광부는 상기 장파장 발광부에 비해 파장이 더 짧은 광을 방출한다.

Description

다중 파장 발광 소자 및 그것을 제조하는 방법
본 개시는 다중 파장 발광 소자에 관한 것으로, 형광체 없이 다중 파장의 광을 방출할 수 있는 발광 소자에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
도 1은 종래 기술에 따른 백색 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 종래 기술에 따른 백색 발광 소자는 리드 전극들(11a, 11b), 하우징(13), 발광 다이오드 칩(15), 본딩 와이어(17), 파장변환기(19)를 포함한다.
발광 다이오드 칩(15)은 청색광을 방출할 수 있다. 예를 들어, 발광 다이오드 칩(15)은 430~470nm 파장 범위의 광을 방출할 수 있다.
파장변환기(19)는 예를 들어 황색 형광체를 포함하는 수지로 형성될 수 있다. 황색 형광체로는 YAG 계열(Yttrium aluminum garnet-based) 또는 실리케이트 계열의 형광체가 주로 사용되고 있다. 파장변환기(19)는 발광 다이오드 칩(15)에서 방출된 광의 경로 상에 배치된다.
발광 다이오드 칩(15)은 리드 전극들(11a, 11b)에 전기적으로 연결된다. 예를 들어, 본딩 와이어(17)는 발광 다이오드 칩(15)의 하나의 전극을 리드 전극(11b)에 전기적으로 연결할 수 있으며, 발광 다이오드 칩(15)의 다른 하나의 전극은 리드 전극(11a)에 도전성 페이스트 등의 도전 물질을 통해 본딩될 수 있다.
종래 기술에 따른 백색 발광 소자는 일반적으로 패키지 레벨에서 백색광을 구현한다. 즉, 청색 발광다이오드 칩에서 방출된 청색광과 황색 형광체에서 방출된 황색광이 혼합되어 백색광이 외부로 방출될 수 있다.
도 1에 전형적인 백색 발광 소자를 예시하지만, 다양한 패키지들이 제공될 수 있으며, 이들은 대체로 형광체를 포함한다.
종래 기술에 따른 백색 발광 소자는 발광 다이오드 칩에 더하여 형광체를 포함하기 때문에, 제조 공정이 복잡하고 생산 원가가 높아지는 문제점이 있다. 나아가, 형광체가 분산된 수지는 열에 취약하며, 시간이 지남에 따라 열화되는 등의 문제점을 가지고 있다.
본 개시가 해결하고자 하는 과제는, 형광체를 사용하지 않고 다중 파장의 광, 예컨대 백색광을 구현할 수 있는 발광 소자를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 웨이퍼 레벨 또는 칩 레벨에서 다중 파장의 광을 구현할 수 있는 발광 소자를 제공하는 것이다.
본 개시의 일 실시예에 따른 발광 소자는, 단파장 발광부; 장파장 발광부; 및 상기 단파장 발광부와 장파장 발광부를 결합하는 결합층을 포함하되, 상기 단파장 발광부 및 장파장 발광부는 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하고, 상기 장파장 발광부의 활성층은 상기 단파장 발광부의 활성층보다 더 많은 인디움(In)을 함유하고, 상기 단파장 발광부는 상기 장파장 발광부에 비해 파장이 더 짧은 광을 방출한다.
일 실시예에 따른 발광 소자 제조 방법은, 제1 기판 상에 제1 LED 적층을 형성하고, 제2 기판 상에 제2 LED 적층을 형성하고, 상기 제1 LED 적층과 상기 제2 LED 적층을 결합층을 이용하여 결합시키고, 상기 제1 기판 또는 상기 제2 기판을 제거하는 것을 포함하되, 상기 제1 및 제2 LED 적층들은 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하고, 상기 제1 LED 적층은 상기 제2 LED 적층에 비해 더 짧은 파장의 광을 방출하도록 구성된다.
도 1은 종래 기술에 따른 백색 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 3은 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 4는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 5는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 6은 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 7은 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 8은 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 9A는 도 8의 절취선 A-A'를 따라 취해진 개략적인 단면도이다.
도 9B는 도 8의 절취선 B-B'를 따라 취해진 개략적인 단면도이다.
도 10은 본 개시의 또 다른 실시예에 따를 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 11A는 도 10의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
도 11B는 도 10의 절취선 D-D'를 따라 취해진 개략적인 단면도이다.
도 12A 및 도 12B는 본 개시의 또 다른 실시예에 따를 발광 소자를 설명하기 위한 개략적인 단면도들이다.
도 13A 및 도 13B는 본 개시의 또 다른 실시예에 따를 발광 소자를 설명하기 위한 개략적인 단면도들이다.
도 14는 본 개시의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 15A는 도 14의 절취선 E-E'를 따라 취해진 개략적인 단면도이다.
도 15B는 도 14의 절취선 F-F'를 따라 취해진 개략적인 단면도이다.
도 16은 도 14의 발광 소자의 개략적인 회로도이다.
도 17 내지 도 19는 본 개시의 몇몇 실시예들에 따른 발광 소자들을 설명하기 위한 개략적인 회로도들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 개시의 일 실시예에 따른 발광 소자는, 단파장 발광부; 장파장 발광부; 및 상기 단파장 발광부와 장파장 발광부를 결합하는 결합층을 포함하되, 상기 단파장 발광부 및 장파장 발광부는 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하고, 상기 장파장 발광부의 활성층은 상기 단파장 발광부의 활성층보다 더 많은 인디움(In)을 함유하고, 상기 단파장 발광부는 상기 장파장 발광부에 비해 파장이 더 짧은 광을 방출한다.
단파장 발광부와 장파장 발광부를 결합함으로써 형광체 없이 다중 파장의 광, 예컨대 백색광을 방출할 수 있는 발광 소자를 제공할 수 있다.
상기 발광 소자는 상기 단파장 발광부 또는 상기 장파장 발광부 측에 배치된 기판을 더 포함할 수 있다.
일 실시예에 있어서, 상기 단파장 발광부는 청색광을 방출할 수 있으며, 상기 장파장 발광부는 황색광을 방출할 수 있다. 다른 실시예에 있어서, 상기 단파장 발광부는 자외선을 방출할 수도 있다.
상기 장파장 발광부에서 방출된 광은 상기 단파장 발광부를 통해 외부로 방출될 수 있다. 이에 따라, 광 손실을 줄일 수 있다.
상기 결합층은 절연층 또는 투명 전극일 수 있다.
상기 발광 소자는, 상기 단파장 발광부 및 장파장 발광부에 공통으로 전기적으로 접속된 제1 본딩 패드; 및 상기 단파장 발광부 및 장파장 발광부에 각각 전기적으로 접속된 제2 본딩 패드 및 제3 본딩 패드를 더 포함할 수 있다.
상기 제1 내지 제3 본딩 패드들을 이용하여 상기 발광 소자를 플립 본딩할 수 있다.
일 실시예에 있어서, 상기 제1 본딩 패드는 상기 단파장 발광부 및 장파장 발광부의 제1 도전형 반도체층들에 공통으로 전기적으로 접속되고, 상기 제2 본딩 패드는 상기 단파장 발광부의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 제3 본딩 패드는 상기 장파장 발광부의 제2 도전형 반도체층에 전기적으로 접속된다.
나아가, 상기 발광 소자는 상기 제1 내지 제3 본딩 패드들을 상기 제1 도전형 반도체층 및 제2 도전형 반도체층에 전기적으로 연결하는 매립 비아들을 더 포함할 수 있다.
상기 발광 소자는 평탄화층을 더 포함할 수 있으며, 상기 매립 비아들은 상기 평탄화층을 관통하고, 상기 제1 내지 제3 본딩 패드들은 상기 평탄화층 상에 배치될 수 있다.
다른 실시예에 있어서, 상기 제1 본딩 패드는 상기 단파장 발광부 및 장파장 발광부의 제2 도전형 반도체층들에 공통으로 전기적으로 접속되고, 상기 제2 본딩 패드는 상기 단파장 발광부의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 제3 본딩 패드는 상기 장파장 발광부의 제2 도전형 반도체층에 전기적으로 접속된다.
일 실시예에 있어서, 상기 단파장 발광부와 장파장 발광부는 독립적으로 구동될 수 있다. 다른 실시예에 있어서, 상기 단파장 발광부와 장파장 발광부는 함께 구동될 수 있다.
상기 발광 소자는, 기판; 및 상기 기판 상에 배치된 복수의 발광셀들을 더 포함할 수 있으며, 각각의 발광셀이 상기 단파장 발광부, 상기 장파장 발광부, 및 상기 결합층을 포함할 수 있다.
나아가, 상기 발광 소자는 상기 복수의 발광셀들을 전기적으로 연결하는 커넥터들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 발광셀들은 서로 직병렬 연결될 수 있다.
일 실시예에 따른 발광 소자 제조 방법은, 제1 기판 상에 제1 LED 적층을 형성하고, 제2 기판 상에 제2 LED 적층을 형성하고, 상기 제1 LED 적층과 상기 제2 LED 적층을 결합층을 이용하여 결합시키고, 상기 제1 기판 또는 상기 제2 기판을 제거하는 것을 포함하되, 상기 제1 및 제2 LED 적층들은 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하고, 상기 제1 LED 적층은 상기 제2 LED 적층에 비해 더 짧은 파장의 광을 방출하도록 구성된다.
일 실시예에 있어서, 상기 제1 LED 적층은 청색광을 방출하도록 구성될 수 있고, 상기 제2 LED 적층은 황색광을 방출하도록 구성될 수 있다.
상기 발광 소자 제조 방법은 상기 제1 LED 적층과 제2 LED 적층을 본딩하기 전에, 상기 제1 LED 적층 및 제2 LED 적층 상에 각각 제1 투명 전극 및 제2 투명 전극을 형성하는 것을 더 포함할 수 있다.
상기 발광 소자 제조 방법은 상기 제1 투명 전극 상에 하부 p 전극 패드를 형성하는 것을 더 포함할 수 있다.
또한, 상기 발광 소자 제조 방법은, 상기 제1 LED 적층과 제2 LED 적층을 본딩하기 전에, 상기 제1 투명 전극 및 상기 제1 LED 적층을 패터닝하여 상기 제1 LED 적층의 제1 도전형 반도체층을 노출시키고, 상기 노출된 제1 도전형 반도체층 상에 하부 n 전극을 형성하는 것을 더 포함할 수 있다.
상기 발광 소자 제조 방법은 상기 제2 투명 전극 상에 상부 p 전극 패드를 형성하는 것을 더 포함할 수 있다.
이하 도면을 참조하여 본 개시의 실시예들에 대해 구체적으로 설명한다.
도 2는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 2를 참조하면, 본 실시예에 따른 발광 소자는 단파장 발광부(BL), 장파장 발광부(YL), 및 절연층(50)을 포함한다. 단파장 발광부(BL)는 제1 LED 적층(20)을 포함하며, 제1 투명 전극(29)을 더 포함할 수 있다. 장파장 발광부(YL)은 제2 LED 적층(30)을 포함하며, 제2 투명 전극(39)을 더 포함할 수 있다.
제1 LED 적층(20)은 제1 도전형 반도체층(23), 활성층(25), 및 제2 도전형 반도체층(27)을 포함할 수 있다. 제1 도전형 반도체층(23), 활성층(25), 및 제2 도전형 반도체층(27)은 각각 질화갈륨 계열의 반도체층일 수 있다. 제1 및 제2 도전형 반도체층들(23, 27)은 각각 단일층 또는 다중층일 수 있다. 활성층(25)은 다중 양자우물 구조를 가질 수 있으며, 예를 들어, 365nm 내지 460nm 파장 범위의 광을 방출하도록 재료 및 두께 등이 선택될 수 있다.
제2 LED 적층(30)은 제1 도전형 반도체층(33), 활성층(35), 및 제2 도전형 반도체층(37)을 포함할 수 있다. 제1 도전형 반도체층(33), 활성층(35), 및 제2 도전형 반도체층(37)은 각각 질화갈륨 계열의 반도체층일 수 있다. 제1 및 제2 도전형 반도체층들(33, 37)은 각각 단일층 또는 다중층일 수 있다. 활성층(35)은 다중 양자우물 구조를 가질 수 있으며, 예를 들어, 500nm 내지 600nm 파장 범위의 광을 방출하도록 재료 및 두께 등이 선택될 수 있다. 활성층(35)의 우물층은 활성층(25)의 우물층보다 더 많은 인디움(In)을 함유할 수 있다. 각 LED 적층(20, 30)의 제1 도전형 반도체층(23, 33)은 각각 n형 반도체층이고, 제2 도전형 반도체층(27, 37)은 p형 반도체층이다.
제1 투명 전극(29)은 제1 LED 적층(20)의 제2 도전형 반도체층(27)에 콘택한다. 제1 투명 전극(29)은 투명 도전성 산화물(Transparent conductive Oxide; TCO)이나 금속층을 이용하여 형성될 수 있다. 투명 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 제1 투명 전극(29)은 제1 LED 적층(20) 또는 제2 LED 적층(30)에서 생성된 광을 투과시킨다.
제2 투명 전극(39)은 제2 LED 적층(30)의 제2 도전형 반도체층(37)에 콘택한다. 제2 투명 전극(39)은 투명 도전성 산화물(Transparent conductive Oxide; TCO)이나 금속층을 이용하여 형성될 수 있다. 투명 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 제2 투명 전극(39)은 제1 LED 적층 또는 제2 LED 적층(30)에서 생성된 광을 투과시킨다.
절연층(50)은 단파장 발광부(BL)와 장파장 발광부(YL) 사이에 배치된다. 절연층(50)은 단파장 발광부(BL)와 장파장 발광부(YL)를 결합시킬 수 있다. 예를 들어, 절연층(50)은 제1 투명 전극(29)과 제2 투명 전극(39) 사이에서 이들을 결합시킬 수 있다.
절연층(50)은 투명 유기물층으로 형성되거나, 투명 무기물층으로 형성될 수 있다. 유기물층은 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 예로 들 수 있으며, 무기물층은 Al2O3, SiO2, SiNx 등을 예로 들 수 있다. 또한, 절연층(50)은 스핀-온-글래스(SOG)로 형성될 수도 있다.
일 실시예에 있어서, 도 3에 도시한 바와 같이, 발광 소자는 제1 기판(21)을 더 포함할 수 있다. 제1 기판(21)은 단파장 발광부(BL) 측에 배치될 수 있다. 제1 기판(21)은 제1 LED 적층(20)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, SiC 기판 또는 GaN 기판일 수 있다. 일 실시예에서, 제1 기판(21)은 평평한 사파이어 기판일 수 있으나, 패터닝된 사파이어 기판일 수도 있다. 단파장 발광부(BL) 및 장파장 발광부(YL)에서 생성된 광은 제1 기판(21)을 통해 외부로 방출될 수 있으며, 따라서, 제1 기판(21)은 단파장 발광부(BL) 및 장파장 발광부(YL)에서 생성된 광을 투과시키는 투명 기판일 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 단파장 발광부(BL) 및 장파장 발광부(YL)에서 생성된 광은 제1 기판(21)의 반대측으로 방출될 수 있다. 이 경우, 제1 기판(21)은 불투명 기판일 수도 있다.
다른 실시예에 있어서, 도 4에 도시한 바와 같이, 발광 소자는 제2 기판(31)을 더 포함할 수 있다. 제2 기판(31)은 장파장 발광부(YL) 측에 배치될 수 있다. 제2 기판(31)은 제2 LED 적층(30)를 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, SiC 기판 또는 GaN 기판일 수 있다. 일 실시예에서, 제2 기판(31)은 평평한 사파이어 기판일 수 있으나, 패터닝된 사파이어 기판일 수도 있다. 단파장 발광부(BL) 및 장파장 발광부(YL)에서 생성된 광은 제2 기판(31)을 통해 외부로 방출될 수 있으며, 따라서, 제2 기판(31)은 단파장 발광부(BL) 및 장파장 발광부(YL)에서 생성된 광을 투과시키는 투명 기판일 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 단파장 발광부(BL) 및 장파장 발광부(YL)에서 생성된 광은 제2 기판(31)의 반대측으로 방출될 수 있다. 이 경우, 제2 기판(31)은 불투명 기판일 수도 있다.
발광 소자는 예를 들어, 제1 기판(21) 및 제2 기판(31) 상에 각각 제1 도전형 반도체층(23, 33), 활성층(25, 35), 및 제2 도전형 반도체층(27, 37)을 성장시키고, 제2 도전형 반도체층들(27, 37) 상에 각각 제1 투명 전극(29) 및 제2 투명 전극(39)을 형성한 후, 제1 투명 전극(29)과 제2 투명 전극(39)이 서로 마주보도록 절연층(50)을 이용하여 본딩함으로써 형성될 수 있다. 그 후, 제2 기판(31)이 분리됨으로써 도 3과 같은 발광 소자가 제조되거나, 제1 기판(21)이 분리됨으로써 도 4와 같은 발광 소자가 제조될 수 있다. 제1 기판(21) 및 제2 기판(31)이 모두 제거되고, 다른 기판이 부착될 수도 있다.
본딩 전에, 제1 LED 적층(20) 또는 제2 LED 적층(30)이 패터닝될 수 있으며, 또한, 추가의 전극 패드들이 제1 투명 전극(29) 또는 제2 투명 전극(39) 상에 형성될 수도 있다.
도 5는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 5를 참조하면, 본 실시예에 따른 발광 소자는 도 4의 발광 소자와 대체로 유사하나, 절연층(50)이 제1 투명 전극(29)과 제1 도전형 반도체층(33)을 결합하는 것에 차이가 있다. 활성층(35)은 제1 도전형 반도체층(33) 상에 위치하며, 제2 도전형 반도체층(37)은 활성층(35) 상에 위치한다. 제2 투명 전극(39)은 제2 도전형 반도체층(37) 상에 위치할 수 있다.
본 실시예에 있어서, 제2 LED 적층(30)에서 생성된 광은 제1 기판(21)을 통해 방출될 수 있으며, 이 경우, 제2 투명 전극(39)을 통해 광이 진행할 필요가 없다. 따라서, 제2 투명 전극(39) 대신 또는 제2 투명 전극(39)에 더하여 제2 도전형 반도체층(37) 상에 반사 금속층이 배치될 수도 있다.
본 실시예에 따른 발광 소자는 예를 들어, 제2 기판(31) 상에 성장된 제2 LED 적층(30)과 제2 투명 전극(39)을 임시 기판에 전사하고, 제2 기판(31)을 먼저 분리한 후, 제2 LED 적층(30)과 제1 LED 적층(20)을 결합함으로써 제조될 수 있다. 임시 기판은 제2 LED 적층(30)과 제1 LED 적층(20)이 결합된 후 분리될 수 있으며, 이에 따라, 제2 투명 전극(39)이 절연층(50)으로부터 멀리 떨어진 발광 소자가 제공될 수 있다.
본 실시예에 있어서는 제1 기판(21)이 남아 있고, 제2 기판(31)이 제거된 발광 소자에 대해 설명하지만, 유사한 공정을 통해, 도 6에 도시한 바와 같이, 제2 기판(31) 남아 있고, 제1 기판(21)이 제거될 수도 있다. 도 6의 실시예에서, 제2 투명 전극(39)은 제1 LED 적층(20) 또는 제2 LED 적층(30)에서 생성된 광에 투명할 것이다. 또한, 도 6의 실시예에서, 제1 LED 적층(20) 및 제2 LED 적층(30)에서 생성된 광이 제2 기판(31)을 통해 외부로 방출될 경우, 제1 투명 전극(29) 대신 또는 제1 투명 전극(29)에 더하여 반사 금속층이 제2 도전형 반도체층(27) 상에 배치될 수도 있다.
도 7은 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 7을 참조하면, 본 실시예에 따른 발광 소자는 도 2를 참조하여 설명한 발광 소자와 대체로 유사하나, 절연층(50) 대신 투명 전극(59)에 의해 단파장 발광부(BL)와 장파장 발광부(YL)가 결합된 것에 차이가 있다. 예를 들어, 도 3의 제1 투명 전극(29)과 제2 투명 전극(39)을 직접 본딩함으로써 도 7의 투명 전극(59)이 형성될 수 있다.
투명 전극(59)은 제2 도전형 반도체층들(27, 37)에 공통으로 전기적으로 접속되며, 따라서, 제1 LED 적층(20)의 제2 도전형 반도체층(27)과 제2 LED 적층(30)의 제2 도전형 반도체층(37)은 서로 전기적으로 접속된다.
한편, 본 실시예에 있어서, 제1 기판(21)이 제1 도전형 반도체층(23) 측에 배치될 수도 있고, 제2 기판(31)이 제1 도전형 반도체층(33) 측에 배치될 수도 있다.
위에서, 단파장 발광부(BL)와 장파장 발광부(YL)가 절연층(50) 또는 투명 전극층(59)에 의해 결합된 다양한 발광 소자들의 적층 구조에 대해 설명하였다. 본 발명은 이들 발광 소자들에 한정되는 것은 아니며, 다른 다양한 발광 소자들이 또한 가능할 것이다. 한편, 단파장 발광부(BL)와 장파장 발광부(YL)에 외부 전원을 공급하기 위해 적어도 2개의 전극들이 배치될 수 있다. 이하에서, 3개 또는 4개의 전극들이 형성된 다양한 구조의 발광 소자들에 대해 상세히 설명할 것이다.
도 8은 본 개시의 일 실시예에 따른 발광 소자(100)를 설명하기 위한 개략적인 평면도이고, 도 9A는 도 8의 절취선 A-A'를 따라 취해진 개략적인 단면도이며, 도 9B는 도 8의 절취선 B-B'를 따라 취해진 개략적인 단면도이다.
설명의 편의를 위해, 본딩 패드들(67a, 67b, 67c)이 위쪽에 배치된 것으로 도시 및 설명하지만, 발광 소자는 회로 기판 또는 리드 프레임 상에 플립 본딩될 수 있으며, 이 경우, 본딩 패드들(67a, 67b, 67c)이 아래쪽에 배치된다.
도 8, 도 9A, 및 도 9B를 참조하면, 발광 소자(100)는 제1 LED 적층(20), 제2 LED 적층(30), 제1 투명 전극(29), 제2 투명 전극(39), 하부 p 전극 패드(47), 상부 p 전극 패드(57), 절연층(50), 평탄화층(61), 측벽 절연층(63), 매립 비아들(65a, 65b, 65c, 65d), 및 제1 내지 제3 본딩 패드들(67a, 67b, 67c)을 포함할 수 있다.
나아가, 발광 소자(100)는 제2 LED 적층(30)을 관통하는 관통홀들(H1, H2), 제2 LED 적층(30)을 부분적으로 관통하는 관통홀(H3), 및 제2 LED 적층(30) 상에 위치하는 관통홀(H4)을 포함할 수 있다.
발광 소자(100)는 단파장 발광부(BL) 및 장파장 발광부(YL)의 기본적인 층 구조는 도 5를 참조하여 설명한 바와 유사하나, 제1 투명 전극(29) 및 제2 투명 전극(39) 상에 각각 하부 p 전극 패드(47) 및 상부 p 전극 패드(57)가 추가될 수 있다.
도 9A 및 도 9B에 도시되듯이, 본 개시의 실시예들은 제1 및 제2 LED 적층들(20, 30)이 수직 방향으로 적층된다. 기판(21) 상에 제1 LED 적층(20)이 배치되고, 제1 LED 적층(20)에 제2 LED 적층(30)이 결합된다. 제2 LED 적층(30)이 결합되기 전에, 제1 투명 전극(29) 상에 하부 p 전극 패드(47)가 형성될 수 있다. 하부 p 전극 패드(47)는 예를 들어, 리프트 오프 기술을 이용하여 형성될 수 있다. 하부 p 전극 패드(47)는 금속층으로 형성될 수 있다. 하부 p 전극 패드(47)는 예를 들어, 예를 들어, Cr/Au/Ti로 형성될 수 있으나, 이에 특별히 한정되는 것은 아니다. 하부 p 전극 패드(47)는 생략될 수도 있다.
한편, 제2 LED 적층(30)은 제2 기판 상에 성장된 후, TBDB(temporary bonding debonding) 기술을 이용하여 제1 LED 적층(20)에 절연층(50)을 이용하여 본딩될 수 있다. 제2 투명 전극(39)은 본딩 전에 형성될 수도 있고, 본딩 후에 형성될 수도 있다.
상부 p 전극 패드(57)는 제2 투명 전극(39) 상에 부분적으로 형성될 수 있다. 상부 p 전극 패드(57)는 금속층으로 형성될 수 있으며, 그 재료는 특별히 한정되지 않는다. 상부 p 전극 패드(57)는 하부 p 전극 패드(47)와 동일 재료로 형성될 수도 있다. 상부 p 전극 패드(57)는 하부 p 전극 패드(47)와 중첩하지 않도록 배치될 수 있다.
평탄화층(61)은 제2 투명 전극(39) 및 상부 p 전극 패드(57)를 덮을 수 있다. 평탄화층(61)은 평탄한 상면을 가질 수 있다. 평탄화층(61)은 제2 도전형 반도체층(37) 상부 영역에 배치된다. 평탄화층(61)의 측면은 제2 도전형 반도체층(37)과 나란할 수 있으나, 이에 한정되는 것은 아니며, 도 9A 및 도 9B에 도시한 바와 같이, 제2 LED 적층(30)의 가장자리로부터 내측으로 리세스될 수 있다. 또한, 평탄화층(61)의 측면은 제2 투명 전극(39)의 측면과 나란할 수 있다. 평탄화층(61)은 사진 및 식각 공정에 의해 패터닝될 수 있으며, 이때, 제2 투명 전극(39)도 함께 패터닝될 수 있다. 이에 따라, 평탄화층(61)의 주위에 제2 도전형 반도체층(37)이 노출될 수 있다. 평탄화층(61)은 알루미늄 산화막, 실리콘 산화막, 또는 실리콘 질화막으로 형성될 수 있다.
관통홀들(H1, H2, H3, H4)은 단파장 발광부(BL) 및 장파장 발광부(YL)에 전기적 통로를 제공하기 위해 형성될 수 있다. 관통홀들(H1, H2, H3, H4)은 서로 이격된다. 관통홀들(H1, H2, H3, H4)은 서로 다른 깊이를 갖기 때문에, 서로 다른 공정을 이용하여 형성될 수 있다.
관통홀(H1)은 평탄화층(61), 제2 투명 전극(39), 제2 LED 적층(30), 절연층(50), 제1 투명 전극(29), 제2 도전형 반도체층(27), 및 활성층(25)을 관통할 수 있으며, 제1 도전형 반도체층(23)을 노출시킬 수 있다. 관통홀(H2)은 평탄화층(61), 제2 투명 전극(39), 제2 LED 적층(30), 절연층(50)을 관통하여 하부 p 전극 패드(47)를 노출시킬 수 있다. 관통홀(H3)은 평탄화층(61), 제2 투명 전극(39), 제2 도전형 반도체층(37), 및 활성층(35)을 관통하여 제1 도전형 반도체층(23)을 노출시킬 수 있다. 관통홀(H4)은 평탄화층(61)을 관통하여 상부 p 전극 패드(57)를 노출시킬 수 있다.
측벽 절연층(63)은 관통홀들(H1, H2, H3, H4)의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 측벽 절연층(63)은 예컨대, 화학 기상 증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다. 관통홀들(H1, H2, H3, H4)이 형성된 후, 측벽 절연층(63)이 평탄화층(61) 및 관통홀들(H1, H2, H3, H4)의 내부를 덮도록 형성될 수 있으며, 그 후, 블랭킷 식각을 통해 관통홀들 바닥에 형성된 측벽 절연층을 제거하여 바닥면을 노출시키는 개구부들이 형성될 수 있다.
매립 비아들(65a, 65b, 65c, 65d)은 각각 관통홀들(H1, H2, H3, H4)을 채울 수 있다. 매립 비아들(65a, 65b, 65c)은 측벽 적연층(63)에 의해 관통홀들(H1, H2, H3)의 내벽으로부터 절연되며, 따라서 전기적 단락이 방지된다.
매립 비아(65a)는 제1 LED 적층(20)의 제1 도전형 반도체층(23)에 전기적으로 접속된다. 매립 비아(65b)는 하부 p 전극 패드(47)에 전기적으로 접속되며, 하부 p 전극 패드(47) 및 제1 투명 전극(29)을 통해 제2 도전형 반도체층(27)에 전기적으로 접속될 수 있다. 매립 비아(65c)는 제2 LED 적층(30)의 제1 도전형 반도체층(33)에 전기적으로 접속되고, 매립 비아(65d)는 상부 p 전극 패드(57)에 전기적으로 접속될 수 있다.
매립 비아들(65a, 65b, 65c, 65d)은 화학 기계 연마 기술을 이용하여 형성될 수 있다. 예를 들어, 시드층을 형성하고 도금기술을 이용하여 관통홀들(H1, H2, H3, H4)을 Cu 등의 도전 재료로 채운 후, 화학기계 연마 기술을 이용하여 평탄화층(61) 상의 금속층들을 제거함으로써 매립 비아들(65a, 65b, 65c, 65d)이 형성될 수 있다. 도 9A 및 도 9B에 도시한 바와 같이, 매립 비아들(65a, 65b, 65c)은 바닥면보다 관통홀들(H1, H2, H3)의 입구에서 상대적으로 더 넓은 폭을 가질 수 있으며, 이에 따라, 전기적인 접속을 강화할 수 있다. 한편, 매립 비아(65d)는 윗면과 바닥면이 대체로 동일한 크기를 갖는 기둥 형상을 가질 수 있다.
매립 비아들(65a, 65b, 65c, 65d)은 동일 공정을 통해 함께 형성될 수 있다. 이에 따라, 매립 비아들(65a, 65b, 65c, 65d)의 상면이 평탄화층(61)과 대체로 나란할 수 있다.
평탄화층(61)의 각 영역들 상에 본딩 패드들(67a, 67b, 67c)이 배치될 수 있다. 제1 본딩 패드(67a)는 매립 비아(65a)에 전기적으로 접속하며, 또한, 횡방향으로 연장되어 매립 비아(65c)에 전기적으로 접속될 수 있다. 이에 따라, 제1 LED 적층(20)의 제1 도전형 반도체층(23)과 제2 LED 적층(30)의 제1 도전형 반도체층(33)이 전기적으로 공통으로 연결될 수 있다. 제1 본딩 패드(67a)는 매립 비아들(65a, 65c)을 덮을 수 있다(도 8 참조).
제2 본딩 패드(67b)는 매립 비아(65b)에 전기적으로 접속된다. 제2 본딩 패드(67b)는 매립 비아(65b)를 덮을 수 있다. 제3 본딩 패드(67c)는 매립 비아(65d)에 전기적으로 접속된다. 제3 본딩 패드(67c)는 매립 비아(65d)를 덮을 수 있다.
본 실시예에 있어서, 제1 내지 제3 본딩 패드들(67a, 67b, 67c)은 모두 평탄화층(61) 상에 배치된다. 제1 내지 제3 본딩 패드들(67a, 67b, 67c)은 동일 공정으로 함께 형성될 수 있으며, 따라서, 이들의 상면 높이는 서로 동일할 수 있다.
본 실시예에 있어서, 발광 소자(100)를 회로 기판 등에 본딩할 때, 제1 내지 제3 본딩 패드들(67a, 67b, 67c)이 솔더 페이스트 등의 본딩재에 의해 회로 기판 상의 패드들에 본딩될 수 있다. 이와 달리, 제1 내지 제3 본딩 패드들(67a, 67b, 67c) 상에 범프들이 추가로 형성될 수 있고, 상기 범프들을 이용하여 발광 소자(100)를 회로 기판 상에 본딩할 수도 있다.
본 실시예에 따른 발광 소자(100)는 제1 LED 적층(20)을 이용하여 자외선 또는 청색광의 단파장 광을 방출하고, 제2 LED 적층(30)을 이용하여 녹색광 또는 황색광의 장파장 광을 방출할 수 있다. 발광 소자(100)는 장파장 광과 단파장 광의 조합에 의해 혼색광을 구현할 수 있으며, 예를 들어, 청색광과 황색광의 조합에 의해 백색광을 구현할 수도 있다.
나아가, 제1 LED 적층(20)의 제1 도전형 반도체층(23)과 제2 LED 적층(30)의 제1 도전형 반도체층(33)을 공통으로 전기적으로 접속시킴으로써 제1 본딩 패드(67a) 하나에 제1 도전형 반도체층들(23, 33)을 전기적으로 연결할 수 있다. 따라서, 3개의 본딩 패드들을 이용하여 제1 LED 적층(20)과 제2 LED 적층(30)을 독립적으로 구동할 수 있다. 더욱이, 제1 LED 적층(20)의 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27)에 전기적으로 접속되는 매립 비아들(65a, 65b)은 발광 소자(100) 내에서 대각 방향으로 배치된다. 또한, 제2 LED 적층(30)의 제1 도전형 반도체층(33)과 제2 도전형 반도체층(37)에 전기적으로 접속되는 매립 비아들(65c, 65d)은 발광 소자(100) 내에서 대각 방향으로 배치된다. 제1 LED 적층(20)에 접속되는 매립 비아들(65a, 65b) 및 제2 LED 적층(30)에 전기적으로 접속되는 매립 비아들(65c, 65d)을 대각 방향으로 배치함으로써 제1 LED 적층(20) 및 제2 LED 적층(30) 내의 전류 분산을 도울 수 있으며, 이에 따라, 발광 효율을 증가시킬 수 있다.
본 실시예에 있어서, 제1 LED 적층(20)의 제1 도전형 반도체층(23)과 제2 LED 적층(30)의 제1 도전형 반도체층(33)이 공통으로 전기적으로 접속되지만, 이에 한정되는 것은 아니다. 예를 들어, 제1 LED 적층(20)의 제2 도전형 반도체층(27)과 제2 LED 적층(30)의 제2 도전형 반도체층(37)이 공통으로 전기적으로 접속될 수 있다. 예를 들어, 제1 본딩 패드(67a)가 분리되어 매립 비아들(65a, 65c) 상에 각각 배치되고, 제2 본딩 패드(67b)와 제3 본딩 패드(67c)가 서로 연결됨으로써 제1 LED 적층(20)의 제2 도전형 반도체층(27)과 제2 LED 적층(30)의 제2 도전형 반도체층(37)을 공통으로 전기적으로 접속할 수 있다.
또 다른 실시예에 있어서, 제1 LED 적층(20)의 제2 도전형 반도체층(27)과 제2 LED 적층(30)의 제2 도전형 반도체층(37)을 하나의 본딩 패드에 전기적으로 연결할 수도 있다. 이 경우, 두 개의 본딩 패드들을 이용하여 제1 LED 적층(20)과 제2 LED 적층(30)을 동시에 구동할 수 있다.
도 10은 본 개시의 또 다른 실시예에 따를 발광 소자(200)를 설명하기 위한 개략적인 평면도이고, 도 11A는 도 10의 절취선 C-C'를 따라 취해진 개략적인 단면도이며, 도 11B는 도 10의 절취선 D-D'를 따라 취해진 개략적인 단면도이다.
도 10, 도 11A, 및 도 11B를 참조하면, 본 실시예에 따른 발광 소자(200)는 도 8, 도 9A, 및 도 9B를 참조하여 설명한 발광 소자(100)와 대체로 유사하나, 제1 LED 적층(20)이 패터닝되고, 하부 n 전극 패드(47a)를 더 포함하는 것에 차이가 있다.
즉, 제1 투명 전극(29), 제2 도전형 반도체층(27), 및 활성층(25)이 패터닝되어 제1 도전형 반도체층(23)이 노출된다. 하부 n 전극 패드(47a)는 노출된 제1 도전형 반도체층(23) 상에 형성될 수 있다. 하부 n 전극 패드(47a)는 제1 도전형 반도체층(23)에 오믹 콘택하는 물질층, 예컨대 Cr/Au/Ti로 형성될 수 있다.
한편, 하부 p 전극 패드(47b)는 제1 투명 전극(29) 상에 배치될 수 있다. 하부 p 전극 패드(47b)의 상면 높이는 하부 n 전극 패드(47a)의 상면 높이와 대체로 유사할 수 있다.
관통홀(H1)은 제1 도전형 반도체층(23)을 노출시키는 대신 하부 n 전극 패드(47a)를 노출시킬 수 있다. 하부 n 전극 패드(47a)의 상면 높이가 하부 p 전극 패드(47b)의 상면 높이와 대체로 유사하므로, 관통홀들(H1, H2)은 동일 공정으로 함께 형성될 수 있다.
본 실시예에 있어서, 제1 LED 적층(20)을 패터닝하는 것은 절연층(50)을 이용하여 제1 LED 적층(20)과 제2 LED 적층(30)을 결합하기 전에 수행될 수 있다. 따라서, 절연층(50)은 노출된 제1 도전형 반도체층(20)을 덮을 수 있으며, 제1 투명 전극(29)의 상면과 함께, 제1 투명 전극(29), 제2 도전형 반도체층(27) 및 활성층(25)의 측면을 덮을 수 있다.
본 실시예에서, 제1 LED 적층(20)이 패터닝된 것을 설명하지만, 제2 LED 적층(30)도 패터닝되어 제1 도전형 반도체층(33)이 노출될 수 있으며, 노출된 제1 도전형 반도체층(33) 상에 상부 n 전극 패드가 형성될 수도 있다. 또한, 상부 p 전극 패드(57b)는 제2 투명 전극(39) 상에 배치된다. 상부 p 전극 패드(57b)의 상면 높이와 제1 도전형 반도체층(33) 상에 형성된 상부 n 전극 패드의 상면 높이가 대체로 유사하게 형성될 수 있으며, 따라서, 관통홀들(H3, H4)을 동일 공정으로 함께 형성할 수도 있다.
도 12A 및 도 12B는 본 개시의 또 다른 실시예에 따를 발광 소자(300)를 설명하기 위한 개략적인 단면도들이다.
도 12A 및 도 12B를 참조하면, 본 실시예에 따른 발광 소자(300)는 도 8, 도 9A, 및 도 9B를 참조하여 설명한 발광 소자(100)와 대체로 유사하나, 제2 투명 전극(39)이 절연층(50) 측에 배치되고, 제1 도전형 반도체층(33)이 절연층(50)으로부터 멀리 떨어져 배치된 것에 차이가 있다. 즉, 제1 기판(21) 상에 배치된 제1 LED 적층(20), 제2 LED 적층(30), 제1 투명 전극(29), 및 제2 투명 전극(39)의 적층 순서는 앞서 도 3을 참조하여 설명한 발광 소자와 유사하며, 이에 대한 상세한 설명은 생략한다.
평탄화층(161)은 제1 도전형 반도체층(33)을 덮는다. 평탄화층(161)은 알루미늄 산화막, 실리콘 산화막, 또는 실리콘 질화막으로 형성될 수 있다. 도 8, 도 9A, 및 도 9B를 참조하여 설명한 바와 같이, 평탄화층(161)은 제1 도전형 반도체층(33)의 가장자리를 노출시키도록 리세스될 수 있다.
본 실시예에 있어서, 관통홀(H1)은 제1 도전형 반도체층(23)을 노출시킬 수 있다. 다른 실시예에 있어서, 도 10을 참조하여 설명한 바와 같이 제1 LED 적층(20)이 패터닝되고 하부 n 전극 패드가 노출된 제1 도전형 반도체층(23) 상에 형성될 수도 있으며, 관통홀(H1)은 하부 n 전극 패드를 노출시킬 수도 있다.
관통홀(H2)은 제1 투명 전극(29)을 노출시킬 수 있다. 다른 실시예에 있어서, 도 8 또는 도 10을 참조하여 설명한 바와 같이, 제1 투명 전극(29) 상에 하부 p 전극 패드가 배치될 수 있으며, 관통홀(H2)은 하부 p 전극 패드를 노출시킬 수도 있다.
관통홀(H3)은 제1 도전형 반도체층(33)을 노출시킬 수 있다. 제1 도전형 반도체층(33) 상에 상부 n 전극 패드가 추가될 수 있으며, 관통홀(H3)은 상부 n 전극 패드를 노출시킬 수도 있다. 관통홀(H4)은 평탄화층(161), 제2 LED 적층(30)을 관통하고, 제2 투명 전극(39)을 노출시킬 수 있다.
측벽 절연층(63)이 관통홀들(H1, H2, H3, H4)의 내벽을 덮을 수 있으며, 바닥면을 노출시킬 수 있다. 또한, 앞서 설명한 바와 같이, 관통홀들(H1, H2, H3, H4) 내에 매립 비아들(65a, 65b, 65c, 65d)이 각각 형성되고, 본딩 패드들(67a, 67b, 67c)이 매립 비아들(65a, 65b, 65c, 65d)을 덮도록 평탄화층(161) 상에 배치될 수 있다.
본 실시예에 따르면, 제1 본딩 패드(67a)는 매립 비아들(65a, 65c)을 전기적으로 연결하며, 따라서, 제1 LED 적층(20) 및 제2 LED 적층(30)의 제1 도전형 반도체층들(23, 33)이 공통으로 전기적으로 연결된다. 한편, 제2 본딩 패드(67b)는 매립 비아(65b) 및 제1 투명 전극(29)을 통해 제2 도전형 반도체층(27)에 전기적으로 연결될 수 있으며, 제3 본딩 패드(67c)는 매립 비아(65d) 및 제2 투명 전극(39)을 통해 제2 도전형 반도체층(37)에 전기적으로 연결될 수 있다. 다른 실시예에 있어서, 제1 LED 적층(20) 및 제2 LED 적층(30)의 제2 도전형 반도체층들(27, 37)이 공통으로 전기적으로 연결되고, 제1 도전형 반도체층들(23, 33)이 전기적으로 이격될 수도 있다. 또 다른 실시예에 있어서, 제1 LED 적층(20) 및 제2 LED 적층(30)의 제1 도전형 반도체층들(23, 33)이 공통으로 전기적으로 연결되고, 제2 도전형 반도체층들(27, 37)이 또한 공통으로 전기적으로 연결된다.
도 13A 및 도 13B는 본 개시의 또 다른 실시예에 따를 발광 소자(400)를 설명하기 위한 개략적인 단면도들이다.
도 13A 및 도 13B를 참조하면, 본 실시예에 따른 발광 소자(400)는 제1 LED 적층(20)과 제2 LED 적층(30)을 결합하는 투명 전극(59)을 포함한다. 즉, 제1 LED 적층(20)과 제2 LED 적층(30)은 투명 전극(59)에 의해 본딩된다. 투명 전극(59)은 제1 LED 적층(20)의 제1 도전형 반도체층(27) 및 제2 LED 적층(30)의 제2 도전형 반도체층(37)에 공통으로 전기적으로 접속된다.
관통홀(H1)은 투명 전극(59)을 노출시키며, 관통홀(H2)은 제1 도전형 반도체층(23)을 노출시키고, 관통홀(H3)은 제1 도전형 반도체층(33)을 노출시킨다. 본 실시예에 있어서, 발광 소자(400)는 3개의 관통홀들(H1, H2, H3)을 가질 수 있으며, 제4 관통홀(H4)은 생략될 수 있다.
앞서 설명한 바와 같이, 측벽 절연층(63)이 형성되고, 관통홀들(H1, H2, H3) 내에 매립 비아들(165a, 165b, 165c) 형성되며, 평탄화층(161) 상에 본딩 패드들(167a, 167b, 167c)이 형성될 수 있다.
본 실시예에 있어서, 제1 본딩 패드(167a)는 투명 전극(59)을 통해 제2 도전형 반도체층들(27, 37)에 공통으로 전기적으로 연결될 수 있으며, 제2 및 제3 본딩 패드들(167b, 167c)은 각각 제1 도전형 반도체층(23) 및 제1 도전형 반도체층(33)에 전기적으로 연결될 수 있다.
도 14는 본 개시의 또 다른 실시예에 따른 발광 소자(500)를 설명하기 위한 개략적인 평면도이고, 도 15A는 도 14의 절취선 E-E'를 따라 취해진 개략적인 단면도이며, 도 15B는 도 14의 절취선 F-F'를 따라 취해진 개략적인 단면도이다. 한편, 도 16은 도 14의 발광 소자의 개략적인 회로도이다.
도 14, 도 15A, 및 도 15B를 참조하면, 본 실시예에 따른 발광 소자(500)는 도 8, 도 9A, 및 도 9B를 참조하여 설명한 발광 소자(100)와 대체로 유사하나, 복수의 발광셀(C1, C2)을 갖는 점에서 차이가 있다. 각 발광셀(C1, C2)의 층 구조는 발광 소자(100)와 대체로 유사하므로 이에 대한 상세한 설명은 생략한다.
발광셀들(C1, C2)은 기판(21) 상에서 서로 이격된다. 제1 LED 적층(20)과 제2 LED 적층(30)을 절연층(50)을 이용하여 본딩한 후, 제2 투명 전극(39), 제2 LED 적층(30), 절연층(50), 제1 투명 전극(29), 제1 LED 적층(20)을 차례로 식각하여 서로 이격된 발광셀들(C1, C2)을 형성할 수 있다.
평탄화층(261)은 발광셀들(C1, C2)과 함께 발광셀들(C1, C2) 사이의 분리 영역 내 기판(21)을 덮을 수 있다. 평탄화층(261)의 상면은 평탄할 수 있다.
발광셀들(C1, C2) 각각에 도 8, 도 9A, 및 도 9B를 참조하여 설명한 바와 같이 관통홀들(H1, H2, H3, H4) 및 측벽 절연층(63)이 형성되고, 관통홀들(H1, H2, H3, H4) 내에 매립 비아들(265a, 265b, 265c, 265d)이 형성된다.
또한, 도 8, 도 9A, 및 도 9B를 참조하여 설명한 바와 같이, 제1 LED 적층(20)의 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27)에 전기적으로 접속되는 매립 비아들(265a, 265b)은 각 발광셀(C1, C2) 내에서 대각 방향으로 배치된다. 또한, 제2 LED 적층(30)의 제1 도전형 반도체층(33)과 제2 도전형 반도체층(37)에 전기적으로 접속되는 매립 비아들(265c, 265d)은 각 발광셀(C1, C2) 내에서 대각 방향으로 배치된다. 제1 LED 적층(20)에 접속되는 매립 비아들(265a, 265b) 및 제2 LED 적층(30)에 전기적으로 접속되는 매립 비아들(265c, 265d)을 대각 방향으로 배치함으로써 제1 LED 적층(20) 및 제2 LED 적층(30) 내의 전류 분산을 도울 수 있으며, 이에 따라, 발광 효율을 증가시킬 수 있다.
이어서, 본딩 패드들(267a, 267b, 267c)과 함께 커넥터들(267e, 267f)이 형성될 수 있다. 본딩 패드(267a)는 제2 발광셀(C2) 상에 배치될 수 있으며, 제2 발광셀(C2) 내의 매립 비아들(265a, 265c)을 통해 제1 도전형 반도체층들(23, 33)에 전기적으로 접속될 수 있다.
본딩 패드(267b) 및 본딩 패드(267c)는 제1 발광셀(C1) 상에 배치될 수 있으며, 각각 매립 비아들(265b, 265c)에 전기적으로 접속될 수 있다.
한편, 커넥터들(267e, 267f)은 제1 발광셀(C1)과 제2 발광셀(C2)을 전기적으로 연결한다. 구체적으로, 커넥터(267e)는 제1 발광셀(C1)의 매립 비아들(265a, 265c)과 제2 발광셀(C2)의 매립 비아(265d)를 서로 전기적으로 연결하고, 커넥터(267f)는 매립 비아들(265a, 265c)과 제2 발광셀(C2)의 매립 비아(265c)를 서로 전기적으로 연결한다.
이에 따라, 도 16에 도시한 바와 같이, 제1 발광셀(C1)의 단파장 발광부(BL1)와 장파장 발광부(YL1), 그리고, 제2 발광셀(C2)의 단파장 발광부(BL2)와 장파장 발광부(YL2)가 직병렬로 연결된 발광 소자(500)가 제공된다. 특히, 제1 발광셀(C1)의 단파장 발광부(BL1)와 장파장 발광부(YL1)의 제1 도전형 반도체층들(23, 33)이 서로 전기적으로 연결되며, 나아가, 제2 발광셀(C2)의 단파장 발광부(BL2)와 장파장 발광부(YL2)의 제2 도전형 반도체층들(27, 37)도 전기적으로 연결된다.
본 실시예에 있어서, 관통홀들(H1, H2, H3, H4)이 각각의 발광셀들(C1, C2)에 형성된 것으로 도시 및 설명하지만, 본 발명이 반드시 이에 한정되는 것은 아니다. 관통홀들을 형성하는 대신 메사 식각과 같은 다양한 기술을 이용하여 제1 및 제2 도전형 반도체층들(23, 33, 27, 37) 또는 제1 및 제2 투명 전극들(29, 39)을 노출시킬 수 있으며, 이들에 전기적 접속을 형성할 수 있다.
복수의 발광셀들(C1, C2)를 연결하는 방법은 다양할 수 있다. 이하에서 회로도를 이용하여 발광셀들(C1, C2)을 연결한 발광 소자들에 대해 설명한다.
도 17 내지 도 19는 본 개시의 몇몇 실시예들에 따른 발광 소자들(600, 700, 800)을 설명하기 위한 개략적인 회로도들이다.
우선, 도 17을 참조하면, 본 실시예에 따른 발광 소자(600)는 도 16을 참조하여 설명한 발광 소자(500)와 대체로 유사하나, 제1 발광셀(C1)의 단파장 발광부(BL1)와 장파장 발광부(YL1)의 제1 도전형 반도체층들(23, 33)이 서로 전기적으로 분리된 것에 차이가 있다. 나아가, 제2 발광셀(C2)의 단파장 발광부(BL2)와 장파장 발광부(YL2)의 제2 도전형 반도체층들(27, 37)도 전기적으로 이격된다. 예를 들어, 도 14의 실시에에서, 커넥터들(267e, 267f)이 서로 분리됨으로써 도 17과 같은 회로도의 발광 소자(600)가 제공될 수 있다.
도 18을 참조하면, 본 실시예에 따른 발광 소자(700)는 도 16을 참조하여 설명한 발광 소자(500)와 대체로 유사하나, 제1 발광셀(C1)의 단파장 발광부(BL1)와 장파장 발광부(YL1)의 제2 도전형 반도체층들(27, 37)이 공통으로 전기적으로 연결되고, 제2 발광셀(C2)의 단파장 발광부(BL2)와 장파장 발광부(YL2)의 제2 도전형 반도체층들(27, 37)이 서로 전기적으로 이격된 것에 차이가 있다. 제1 발광셀(C1)의 단파장 발광부(BL1)와 장파장 발광부(YL1)의 제1 도전형 반도체층들(23, 33)은 공통으로 전기적으로 연결되며, 제2 발광셀(C2)의 단파장 발광부(BL2)와 장파장 발광부(YL2)의 제1 도전형 반도체층들(23, 33)이 서로 전기적으로 연결된다.
도 19를 참조하면, 본 실시예에 따른 발광 소자(800)에 있어서, 제1 발광셀(C1)의 단파장 발광부(BL1)는 제2 발광셀(C2)의 단파장 발광부(BL2)와 직렬 연결되고, 제1 발광셀(C1)의 장파장 발광부(YL1)는 제2 발광셀(C2)의 장파장 발광부(YL2)와 직렬 연결된다. 한편, 단파장 발광부(BL1, BL2)와 장파장 발광부(YL1, YL2)는 서로 전기적으로 이격된다.
위에서, 제1 발광셀(C1)의 단파장 발광부(BL1) 및 장파장 발광부(YL1)와, 제2 발광셀(C2)의 단파장 발광부(BL2) 및 장파장 발광부(YL2)를 연결하는 몇몇 실시예들에 대해 설명하지만, 본 발명은 위에서 설명한 특정 실시예에 한정되는 것은 아니다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (20)

  1. 단파장 발광부;
    장파장 발광부; 및
    상기 단파장 발광부와 장파장 발광부를 결합하는 결합층을 포함하되,
    상기 단파장 발광부 및 장파장 발광부는 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하고,
    상기 장파장 발광부의 활성층은 상기 단파장 발광부의 활성층보다 더 많은 인디움(In)을 함유하고,
    상기 단파장 발광부는 상기 장파장 발광부에 비해 파장이 더 짧은 광을 방출하는 발광 소자.
  2. 청구항 1에 있어서,
    상기 단파장 발광부 또는 상기 장파장 발광부 측에 배치된 기판을 더 포함하는 발광 소자.
  3. 청구항 1에 있어서,
    상기 단파장 발광부는 청색광을 방출하고, 상기 장파장 발광부는 황색광을 방출하는 발광 소자.
  4. 청구항 1에 있어서,
    상기 장파장 발광부에서 방출된 광은 상기 단파장 발광부를 통해 외부로 방출되는 발광 소자.
  5. 청구항 1에 있어서,
    상기 결합층은 절연층 또는 투명 전극인 발광 소자.
  6. 청구항 5에 있어서,
    상기 단파장 발광부 및 장파장 발광부에 공통으로 전기적으로 접속된 제1 본딩 패드; 및
    상기 단파장 발광부 및 장파장 발광부에 각각 전기적으로 접속된 제2 본딩 패드 및 제3 본딩 패드를 더 포함하는 발광 소자.
  7. 청구항 6에 있어서,
    상기 제1 본딩 패드는 상기 단파장 발광부 및 장파장 발광부의 제1 도전형 반도체층들에 공통으로 전기적으로 접속되고,
    상기 제2 본딩 패드는 상기 단파장 발광부의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제3 본딩 패드는 상기 장파장 발광부의 제2 도전형 반도체층에 전기적으로 접속된 발광 소자.
  8. 청구항 7에 있어서,
    상기 제1 내지 제3 본딩 패드들을 상기 제1 도전형 반도체층 및 제2 도전형 반도체층에 전기적으로 연결하는 매립 비아들을 더 포함하는 발광 소자.
  9. 청구항 8에 있어서,
    평탄화층을 더 포함하되,
    상기 매립 비아들은 상기 평탄화층을 관통하고,
    상기 제1 내지 제3 본딩 패드들은 상기 평탄화층 상에 배치된 발광 소자.
  10. 청구항 6에 있어서,
    상기 제1 본딩 패드는 상기 단파장 발광부 및 장파장 발광부의 제2 도전형 반도체층들에 공통으로 전기적으로 접속되고,
    상기 제2 본딩 패드는 상기 단파장 발광부의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제3 본딩 패드는 상기 장파장 발광부의 제2 도전형 반도체층에 전기적으로 접속된 발광 소자.
  11. 청구항 1에 있어서,
    상기 단파장 발광부와 장파장 발광부는 함께 구동되는 발광 소자.
  12. 청구항 1에 있어서,
    기판; 및
    상기 기판 상에 배치된 복수의 발광셀들을 더 포함하되,
    각각의 발광셀이 상기 단파장 발광부, 상기 장파장 발광부, 및 상기 결합층을 포함하는 발광 소자.
  13. 청구항 12에 있어서,
    상기 복수의 발광셀들을 전기적으로 연결하는 커넥터들을 더 포함하는 발광 소자.
  14. 청구항 13에 있어서,
    상기 복수의 발광셀들은 서로 직병렬 연결된 발광 소자.
  15. 제1 기판 상에 제1 LED 적층을 형성하고,
    제2 기판 상에 제2 LED 적층을 형성하고,
    상기 제1 LED 적층과 상기 제2 LED 적층을 결합층을 이용하여 결합시키고,
    상기 제1 기판 또는 상기 제2 기판을 제거하는 것을 포함하되,
    상기 제1 및 제2 LED 적층들은 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하고,
    상기 제1 LED 적층은 상기 제2 LED 적층에 비해 더 짧은 파장의 광을 방출하도록 구성된 발광 소자 제조 방법.
  16. 청구항 15에 있어서,
    상기 제1 LED 적층은 청색광을 방출하도록 구성되고,
    상기 제2 LED 적층은 황색광을 방출하도록 구성된 발광 소자 제조 방법.
  17. 청구항 15에 있어서,
    상기 제1 LED 적층과 제2 LED 적층을 본딩하기 전에, 상기 제1 LED 적층 및 제2 LED 적층 상에 각각 제1 투명 전극 및 제2 투명 전극을 형성하는 것을 더 포함하는 발광 소자 제조 방법.
  18. 청구항 17에 있어서,
    상기 제1 투명 전극 상에 하부 p 전극 패드를 형성하는 것을 더 포함하는 발광 소자 제조 방법.
  19. 청구항 18에 있어서,
    상기 제1 LED 적층과 제2 LED 적층을 본딩하기 전에, 상기 제1 투명 전극 및 상기 제1 LED 적층을 패터닝하여 상기 제1 LED 적층의 제1 도전형 반도체층을 노출시키고,
    상기 노출된 제1 도전형 반도체층 상에 하부 n 전극을 형성하는 것을 더 포함하는 발광 소자 제조 방법.
  20. 청구항 17에 있어서,
    상기 제2 투명 전극 상에 상부 p 전극 패드를 형성하는 것을 더 포함하는 발광 소자 제조 방법.
KR1020227024365A 2020-02-26 2021-02-25 다중 파장 발광 소자 및 그것을 제조하는 방법 KR20220146420A (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US202062981795P 2020-02-26 2020-02-26
US62/981,795 2020-02-26
US202063074542P 2020-09-04 2020-09-04
US63/074,542 2020-09-04
US17/178,897 US11862616B2 (en) 2020-02-26 2021-02-18 Multi wavelength light emitting device and method of fabricating the same
US17/178,897 2021-02-18
PCT/KR2021/002405 WO2021172909A1 (ko) 2020-02-26 2021-02-25 다중 파장 발광 소자 및 그것을 제조하는 방법

Publications (1)

Publication Number Publication Date
KR20220146420A true KR20220146420A (ko) 2022-11-01

Family

ID=77366473

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227024365A KR20220146420A (ko) 2020-02-26 2021-02-25 다중 파장 발광 소자 및 그것을 제조하는 방법

Country Status (6)

Country Link
US (2) US11862616B2 (ko)
EP (1) EP4113606A4 (ko)
JP (1) JP2023515983A (ko)
KR (1) KR20220146420A (ko)
CN (2) CN115152019A (ko)
WO (1) WO2021172909A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7536867B2 (ja) * 2019-11-15 2024-08-20 ソウル バイオシス カンパニー リミテッド ディスプレイ用発光素子
US11437353B2 (en) * 2019-11-15 2022-09-06 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716645B1 (ko) 2005-10-31 2007-05-09 서울옵토디바이스주식회사 수직으로 적층된 발광 다이오드들을 갖는 발광 소자
WO2008010793A2 (en) 2006-07-18 2008-01-24 Intex Recreation Corp. A stacked light-emitting device and fabrication thereof
KR20130106690A (ko) * 2012-03-20 2013-09-30 삼성전자주식회사 백색 발광 다이오드
KR102489464B1 (ko) 2016-02-23 2023-01-17 엘지이노텍 주식회사 발광 소자 및 이의 제조 방법
KR102513080B1 (ko) 2016-04-04 2023-03-24 삼성전자주식회사 Led 광원 모듈 및 디스플레이 장치
US10748881B2 (en) * 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US10862006B2 (en) 2018-08-17 2020-12-08 Seoul Viosys Co., Ltd. Light emitting device

Also Published As

Publication number Publication date
WO2021172909A1 (ko) 2021-09-02
CN115152019A (zh) 2022-10-04
CN214203722U (zh) 2021-09-14
US11862616B2 (en) 2024-01-02
US20240088107A1 (en) 2024-03-14
EP4113606A4 (en) 2024-04-03
JP2023515983A (ja) 2023-04-17
US20210265326A1 (en) 2021-08-26
EP4113606A1 (en) 2023-01-04

Similar Documents

Publication Publication Date Title
KR101423723B1 (ko) 발광 다이오드 패키지
US8598598B2 (en) Light emitting device having vertically stacked light emitting diodes
KR20190001050A (ko) 칩 적층 구조를 갖는 led 픽셀 소자
KR100690323B1 (ko) 배선들을 갖는 교류용 발광 다이오드 및 그것을 제조하는방법
KR101138952B1 (ko) 복수개의 발광셀들을 갖는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
US8614455B2 (en) Semiconductor light emitting device
CN213845301U (zh) 显示用发光元件以及具有该显示用发光元件的单元像素
KR101634369B1 (ko) 복수개의 발광셀들을 갖는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
US20240088107A1 (en) Multi wavelength light emitting device and method of fabricating the same
KR20210113983A (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
CN211929519U (zh) 显示器用发光元件及具有其的显示装置
KR20130102746A (ko) 발광 장치의 제조 방법
CN215118931U (zh) 显示器用发光元件以及具有该发光元件的显示装置
CN213071133U (zh) 显示器用发光元件及显示装置
KR101547322B1 (ko) 발광 다이오드 패키지
KR101797561B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR101731058B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR100898585B1 (ko) 다수의 셀이 결합된 발광 소자 및 그 제조 방법
KR101775664B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
CN216488117U (zh) 发光装置
CN213845268U (zh) 显示器用发光元件
CN211654819U (zh) 显示器用发光元件以及具有该发光元件的显示装置
KR100972980B1 (ko) 반도체 발광 장치 및 그 제조 방법
KR20150092619A (ko) 발광 다이오드 및 그것을 제조하는 방법