KR20220136754A - 집적회로 소자, 반도체 기판 및 이를 포함하는 테스트 시스템 - Google Patents

집적회로 소자, 반도체 기판 및 이를 포함하는 테스트 시스템 Download PDF

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Abstract

집적회로 소자, 반도체 기판 및 이를 포함하는 테스트 시스템이 개시된다. 본 개시의 기술적 사상의 일측면에 따른 복수의 레이어들을 포함하는 집적회로 소자는, 전원 전압이 공급되도록 구성되는 전원 단자와 상기 전원 단자와 연결되고, 상기 복수의 레이어들 중 적어도 하나를 관통하는 전원 비아와 상기 복수의 레이어들 중 적어도 하나를 관통하고, 상기 전원 비아로부터 이격되어 배열되는 복수의 유도 비아들과 상기 복수의 유도 비아들 중 적어도 일부의 일단과 연결되고, 상기 전원 비아를 중심으로 상기 복수의 유도 비아들과 함께 토로이드(toroid) 형태로 권선된 코일이 형성되도록 구성되는 복수의 배선들과 상기 전원 비아에 상기 전원 전압이 공급됨으로써 상기 코일에 의해 유도된 유도 전압을 상기 집적회로 소자 외부로 출력하도록 구성되는 테스트 단자를 포함하는 것을 특징으로 한다.

Description

집적회로 소자, 반도체 기판 및 이를 포함하는 테스트 시스템{INTEGRATED CIRCUIT DEVICE, SEMICONDUCTOR SUBSTRATE AND TEST SYSTEM INCLUDING INTEGRATED CIRCUIT DEVICE}
본 개시의 기술적 사상은 집적회로 소자에 관한 것으로서, 상세하게는 집적회로 소자, 반도체 기판 및 집적회로 소자 또는 반도체 기판의 신호를 측정하는 테스트 시스템에 관한 것이다.
전자기기가 고기능화 됨에 따라, 전자기기에 포함되는 반도체 장치에 대한 테스트 역시 복잡해지고 있다. 이를 위해, 반도체 장치를 테스트하기 위한 설비가 대형화되고 있을 뿐 아니라, 복수의 집적회로 소자들을 포함하는 반도체 장치를 보다 정확하게 테스트하기 위한 기술이 요구된다.
테스트 동작 중 하나로서, 반도체 장치에 인가되는 전류를 측정할 수 있다. 전류 센싱을 위해 반도체 장치 이외에 별도의 장치가 구비되거나, 반도체 장치 내에 센싱을 위한 별도의 소자들이 설치될 수 있다. 이로 인해 테스트 동작에 많은 시간과 비용이 소모될 수 있고, 별도의 소자들이 설치됨에 따라 측정값에 오차가 발생할 우려가 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 전자기 유도 현상을 이용하여 별도의 장치 없이 전압 및/또는 전류를 측정할 수 있는 집적회로 소자, 반도체 기판 및 이를 포함하는 테스트 시스템을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 복수의 레이어들을 포함하는 집적회로 소자는, 전원 전압이 공급되도록 구성되는 전원 단자와 상기 전원 단자와 연결되고, 상기 복수의 레이어들 중 적어도 하나를 관통하는 전원 비아와 상기 복수의 레이어들 중 적어도 하나를 관통하고, 상기 전원 비아로부터 이격되어 배열되는 복수의 유도 비아들과 상기 복수의 유도 비아들 중 적어도 일부의 일단과 연결되고, 상기 전원 비아를 중심으로 상기 복수의 유도 비아들과 함께 토로이드(toroid) 형태로 권선된 코일이 형성되도록 구성되는 복수의 배선들과 상기 전원 비아에 상기 전원 전압이 공급됨으로써 상기 코일에 의해 유도된 유도 전압을 상기 집적회로 소자 외부로 출력하도록 구성되는 테스트 단자를 포함하는 것을 특징으로 한다.
또한 상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 집적회로 소자의 패드들을 재배선하는 다수의 재배선층들을 포함하는 반도체 기판은, 전원 전압이 공급되도록 구성되는 전원 단자와 상기 전원 단자와 연결되고, 상기 복수의 레이어들 중 적어도 하나를 관통하는 전원 비아와 상기 복수의 레이어들 중 적어도 하나를 관통하고, 상기 전원 비아로부터 이격되어 배열되는 복수의 유도 비아들과 상기 복수의 유도 비아들 중 적어도 일부의 일단과 연결되고, 상기 전원 비아를 중심으로 상기 복수의 유도 비아들과 함께 토로이드(toroid) 형태로 권선된 코일이 형성되도록 구성되는 복수의 배선들과 상기 전원 비아에 상기 전원 전압이 공급됨으로써 상기 코일에 의해 유도된 유도 전압을 상기 반도체 기판 외부로 출력하도록 구성되는 테스트 단자를 포함하는 것을 특징으로 한다.
또한 상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 테스트 시스템은 테스트 장치와 적어도 하나의 집적회로 소자를 포함하고, 제1 집적회로 소자는, 상기 테스트 장치로부터 제1 전압을 공급받도록 구성되는 제1 단자와 상기 제1 단자와 연결되고, 복수의 레이어들 중 적어도 하나를 관통하는 제1 비아와 상기 복수의 레이어들 중 적어도 하나를 관통하고, 상기 제1 비아로부터 이격되어 배열되도록 구성되는 복수의 제2 비아들과 상기 복수의 제2 비아들 중 적어도 일부의 일단과 연결되고, 상기 제1 비아를 중심으로 상기 복수의 제2 비아들과 함께 토로이드(toroid) 형태로 권선된 코일이 형성되도록 구성되는 복수의 배선들과 상기 제1 비아에 상기 제1 전압이 공급됨으로써 상기 코일에 의해 유도된 유도 전압을 상기 테스트 장치로 출력하도록 구성되는 제2 단자를 포함하고, 상기 테스트 장치는, 상기 제2 단자와 연결되고, 상기 유도 전압을 기초로 상기 제1 집적회로 소자에 공급되는 신호를 측정하도록 구성되는 것을 특징으로 한다.
본 개시의 기술적 사상의 집적회로 소자, 반도체 기판 및 이를 포함하는 테스트 시스템에 따르면, 반도체 장치 내에 흐르는 전류를 측정하기 위해 별도의 장치, 예를 들어 별도의 기판을 구비할 필요가 없으므로 테스트 과정에서 사용되는 비용을 절감할 수 있다. 또한 반도체 장치의 동작에 영향을 주지 않고 전류를 측정할 수 있으므로 측정 오차를 줄일 수 있으며, 측정값의 신뢰성을 높일 수 있다.
또한 본 개시의 기술적 사상의 집적회로 소자, 반도체 기판 및 이를 포함하는 테스트 시스템에 따르면, 반도체 장치에 구비된 접속 단자들 중 사용되지 않는 단자를 테스트 단자로서 사용하므로 별도의 프로브 역할을 하는 단자를 구비하지 않고도 테스트 동작을 수행할 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 2a 및 도 2b는 비교예에 따른 신호 측정 방법을 개략적으로 나타내는 도면이다.
도 3은 본 개시의 예시적인 실시예에 따른 집적회로 소자를 개략적으로 나타내는 단면도이다.
도 4는 본 개시의 예시적인 실시예에 따른 집적회로 소자를 개략적으로 나타내는 사시도이다.
도 5 및 도 6은 본 개시의 예시적인 실시예에 따른 집적회로 소자에 코일이 형성되는 과정을 개략적으로 나타내는 사시도이다.
도 7은 본 개시의 예시적인 실시예에 따른 집적회로 소자를 개략적으로 나타내는 평면도이다.
도 8은 본 개시의 예시적인 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 9는 본 개시의 예시적 실시예에 따른 신호들을 나타내는 그래프이다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 모듈의 사시도이다.
도 11은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 12는 본 개시의 예시적 실시예에 따른 집적회로 소자를 제조하는 방법을 나타내는 순서도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적인 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 1을 참조하면, 테스트 시스템(10)은 테스트 장치(110)와 반도체 장치(120)를 포함할 수 있다. 반도체 장치(120)는 집적회로 소자 또는 복수의 집적회로 소자들을 포함하는 반도체 패키지일 수 있다.
한 실시예로서, 반도체 장치(120)는 반도체 패키지로 구현될 수 있으며, 반도체 패키지는 기판과 기판에 탑재되는 복수의 집적회로 소자들을 포함할 수 있다. 한 실시예로서, 반도체 패키지가 메모리 소자인 경우, 반도체 패키지는 로직 다이 및 메모리 셀 어레이를 포함하는 적어도 하나의 코어 다이를 포함할 수 있다.
예를 들어, 반도체 패키지는 PoP(Package on Package), Chip scale package(CSP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP)로 구현될 수 있으나, 이에 제한되는 것은 아니다.
반도체 패키지는 복수의 접속 단자들을 포함할 수 있으며, 기판 하면 상에 부착될 수 있다. 접속 단자는 예를 들면, 솔더볼 또는 범프일 수 있다. 접속 단자는 반도체 패키지와 외부 장치, 예를 들어 테스트 장치(110)를 전기적으로 연결할 수 있다.
한 실시예로서, 반도체 장치(120)는 집적회로 소자로 구현될 수 있으며, 패키징 된 형태의 집적회로 소자를 의미할 수 있다. 즉 집적회로 소자는 표면에 솔더볼, 범프 등의 복수의 접속 단자들을 포함할 수 있다. 집적회로 소자는 반도체 칩 또는 반도체 다이로 지칭될 수도 있다.
집적회로 소자는 메모리 반도체 소자 또는 로직 반도체 소자일 수 있다. 로직 반도체 소자는 예를 들어 중앙처리장치(central processing unit, CPU), 그래픽 처리 장치(graphic processing unit, GPU), 컨트롤러(controller), 주문형 반도체(application specific integrated circuit, ASIC), 또는 어플리케이션 프로세서(application processor, AP)일 수 있다. 메모리 반도체 소자는 예를 들어 디램(dynamic random access memory, DRAM), 에스 램(static random access memory, SRAM), 플래시(flash) 메모리, 이이피롬(electrically erasable and programmable read-only memory, EEPROM), 피램(phase-change random access memory, PRAM), 엠램(magnetic random access memory, MRAM), 또는 알램(resistive random access memory, RRAM)일 수 있다.
반도체 장치(120)는 복수의 접속 단자들을 포함하며, 복수의 접속 단자들은 전원 전압(VDD)을 입력받는 접속 단자, 제1 및 제2 신호들(SIG, SIG_V)을 송신 및/또는 수신할 수 있는 접속 단자 및 역할이 지정되지 않은 DNU(do not use) 접속 단자 또는 NC(not connected) 접속 단자를 포함할 수 있다. 제1 신호(SIG)는 반도체 장치(120)의 동작과 관련되는 신호들, 예컨대 클록 신호, 커맨드/어드레스 신호, 데이터 신호 등을 포함하고, 제2 신호(SIG_V)는 반도체 장치의 다양한 구동 조건에서 전압/전류/주파수의 변화를 측정하는 신호들을 포함할 수 있다.
본 명세서에서는 전원 전압(VDD)을 공급받는 접속 단자를 전원 단자(P1)로 지칭하고, 제1 신호(SIG)를 송수신하는 단자를 신호 단자(P2)로 지칭한다. 한편, 본 실시예에 따르면 반도체 장치(120)에서 생성된 제2 신호(SIG_V)는 DNU(do not use) 단자 또는 NC(not connected) 단자를 통해 테스트 장치(110)로 출력할 수 있으며, 이러한 접속 단자를 테스트 단자(P3)로 지칭한다.
본 개시의 실시예에 따르면, 테스트 장치(110)는 전원 단자(P1)를 통해 반도체 장치(120)에 전원 전압(VDD)을 제공하고, 전원 전압(VDD)이 공급됨에 따라 반도체 장치(120) 내에서 생성된 제2 신호(SIG_V)를 테스트 단자(P3)를 통해 수신할 수 있다. 한 실시예로서 반도체 장치(120) 내에서 생성된 제2 신호(SIG_V)는 전원 전압(VDD)에 의해 반도체 장치(120) 내에서 생성되는 유도 전압일 수 있다. 유도 전압은 교류 전압일 수 있다.
테스트 장치(110)는 반도체 장치(120)에 공급한 전원 전압(VDD)과 수신한 제2 신호(SIG_V)의 유도 전압을 수신하고 두 값을 기초로 반도체 장치(120)를 테스트할 수 있다. 한 실시예로서 테스트 장치(110)는 제2 신호(SIG_V)를 연속적으로 수신하고, 상기 제2 신호(SIG_V)의 변화에 기초하여 반도체 장치(120)의 불량 여부를 판단할 수 있다.
테스트 장치(110)는 반도체 장치(120)의 테스트 단자(P3)로부터 수신한 제2 신호(SIG_V)를 가공하여 별도의 신호를 생성할 수 있고, 별도의 신호를 기초로 반도체 장치(120)를 테스트할 수 있다. 한 실시예로서 테스트 장치(110)는 반도체 장치(120)로부터 제2 신호(SIG_V)의 유도 전압을 획득하고, 유도 전압을 적분함으로서 전류 신호(예를 들어, 도 8의 SIG_I)를 획득할 수 있다. 테스트 장치(110)는 전류 신호(SIG_I)를 기초로 반도체 장치(120)에 공급되는 전류를 예측할 수 있고, 반도체 장치(120)로 공급되는 전류를 모니터링할 수 있다.
반도체 장치(120)로 공급되는 전류를 측정하기 위해서 로고스키(rogowski) 코일이 사용될 수 있고, 로고스키 코일은 반도체 장치(120) 내에 형성될 수 있다. 반도체 장치(120) 내에 로고스키 코일이 형성되는 내용은 도 5 및 도 6을 통해 후술한다.
본 개시의 실시예에 따르면, 반도체 장치(120) 내에 흐르는 전류를 측정하기 위해 별도의 장치, 예를 들어 별도의 기판을 구비할 필요가 없으므로 테스트 과정에서 사용되는 비용을 절감할 수 있다. 또한 반도체 장치(120)의 동작에 영향을 주지 않고 전류를 측정할 수 있으므로 측정 오차를 줄일 수 있으며, 측정값의 신뢰성을 높일 수 있다.
또한 본 개시의 실시예에 따르면, 반도체 장치(120)에 구비된 접속 단자들 중 사용되지 않는 단자를 테스트 단자(P3)로서 사용하므로 별도의 테스트 기능을 하는 단자를 구비하지 않고도 연속적인 전류 측정값을 획득할 수 있다.
도 2a 및 도 2b는 비교예에 따른 신호 측정 방법을 개략적으로 나타내는 도면이다.
도 2a 및 도 2b를 함께 참조하면, 반도체 장치(200)는 반도체 칩(210), 반도체 칩(210)을 실장하는 인터포저(220)(interposer), 인쇄회로 기판(240)(printed circuit board, PCB) 및 반도체 칩(210)에 전원을 공급하는 전력 관리 모듈(230)(power management integrated circuit, PMIC)를 포함할 수 있다. 반도체 장치(200)는 도시되지 않은 구성들을 더 포함할 수도 있다.
전력 관리 모듈(230)은 인쇄회로 기판(240) 및 인터포저(220)에 형성된 배선(201)을 통해 반도체 칩(210)에 전원을 공급할 수 있다. 이때 공급된 전원 전압(VDD)에 의해 반도체 칩(210)에 흐르는 전류를 측정하는 테스트 동작이 수행될 수 있다.
비교예에 따르면 배선(201) 중간에 저항(R_shunt)을 형성하고, 저항(R_shunt) 양단에 걸리는 전압을 기초로 저항(R_shunt)에 흐르는 전류를 측정함으로써 반도체 칩(210)에 흐르는 전류를 측정할 수 있다. 구체적으로, 전력 관리 모듈(230)의 전원 단자(P4)와 반도체 칩(210)의 전원 단자(P5) 사이에 저항(R_shunt)이 형성될 수 있다. 한 실시예로서 저항(R_shunt)은 션트(shunt) 저항으로 구현될 수 있다.
이때 배선(201) 중간에 저항(R_shunt)이 포함됨으로써 전력 관리 모듈(230)에서 공급한 전압에 비해 감소된 크기의 전압이 반도체 칩(210)에 공급되고, 이에 따라 반도체 장치(200)의 불안정한 동작을 야기할 수 있다. 또한 저항(R_shunt) 자체의 오차에 따라 측정값에 오차가 발생할 우려도 있다.
도 3은 본 개시의 예시적인 실시예에 따른 집적회로 소자를 개략적으로 나타내는 단면도이다. 도 3의 집적회로 소자(300)는 도 1의 반도체 장치(120)에 대응될 수 있다.
도 3을 참조하면, 집적회로 소자(300)는 반도체 다이(310) 및 반도체 다이(310)를 실장하는 기판(220)을 포함할 수 있다. 도 3은 반도체 다이(310)가 플립 칩 본딩(flip-chip bonding) 방식으로 실장된 것을 도시하나, 실장 방식이 이에 제한되는 것은 아니다. 또한 도 3에서 하나의 반도체 다이(310)가 기판(320)에 실장된 것을 도시하나, 기판(320)에 복수의 반도체 다이(310)들을 포함하는 반도체 다이 스택이 실장될 수도 있다.
반도체 다이(310)는 칩 바디(311) 및 하부 패드(312)를 포함할 수 있고, 비아(미도시)를 더 포함할 수 있다. 비아는 반도체 다이(310)를 관통할 수 있고 비아의 일단은 하부 패드(312)에 연결될 수 있다. 비아와 하부 패드(312)는 직접 연결되거나 배선층(미도시)을 통해 연결될 수 있다. 반도체 다이(310) 하부에 복수의 접속 단자들(313)이 위치할 수 있고, 복수의 접속 단자들(313)은 반도체 다이(310)와 기판(320)을 전기적으로 연결할 수 있다.
기판(320)은 기판 바디(322), 기판 바디(322) 상면 및 하면에 위치하는 기판 상부 패드(321) 및 기판 하부 패드(323)를 포함할 수 있다. 기판 바디(322) 내에는 기판 상부 패드(321)와 기판 하부 패드(323)를 전기적으로 연결하는 배선 구조를 포함할 수 있다. 기판 하부 패드(323)는 접속 단자(326)와 접할 수 있다. 기판(320)의 접속 단자(326)는 기판 하부 패드(323), 내부 배선 구조 및 기판 상부 패드(321)를 통해 반도체 다이(310)의 접속 단자(313)에 전기적으로 연결될 수 있다. 한 실시예로서 접속 단자(326)는 솔더 범프를 포함할 수 있으며, 집적회로 소자(300)와 외부 장치(미도시) 사이를 전기적으로 연결할 수 있다.
기판(320)은 외부의 전력 관리 모듈(미도시)로부터 전원을 공급받는 전원 단자(350), 신호(SIG)를 송수신하는 신호 단자(340) 및 정의되지 않은 DNU 단자(330)를 포함할 수 있다. 전원 단자(350)는 전원 전압(VDD)과 연결되는 단자 및 접지 노드와 연결되는 단자를 포함할 수 있다.
본 개시의 실시예에 따르면 기판(320)은 DNU 단자(330) 중 적어도 하나의 단자를 테스트 단자로 활용함으로써 별도의 장치 없이도 집적회로 소자(300)에 흐르는 전류를 측정할 수 있다. 전원 단자(350)를 통해 집적회로 소자(300)에 전원이 공급되면, 반도체 다이(310) 및/또는 기판(320)에 특정 형태로 배치된 복수의 비아들 및 복수의 배선들에 유도 전압이 발생할 수 있다. 복수의 비아들 및 복수의 배선들이 배치된 형태는 도 4 내지 도 7을 통해 후술한다.
한 실시예로서, 복수의 비아들 및 복수의 배선들은 테스트 단자를 통해 외부의 테스트 장치(110)와 연결되어 폐회로를 형성할 수 있다. 이때 테스트 단자는 적어도 2개의 접속 단자(326)로 구성될 수 있다. 발생된 유도 전압이 테스트 단자를 통해 집적회로 소자(300) 외부로 출력되면, 테스트 장치(110)는 유도 전압을 기초로 집적회로 소자(300)에 공급되는 전압 및/또는 전류를 측정할 수 있다. 또한 연속적인 측정값을 획득할 수도 있다.
도 4는 본 개시의 예시적인 실시예에 따른 집적회로 소자를 개략적으로 나타내는 사시도이다. 도 4의 사시도는 도 3의 집적회로 소자(300)의 반도체 다이(210) 또는 기판(220)의 일부를 개략적으로 나타낸 것으로서, 이하에서는 반도체 다이(400)를 예로 들어 설명하나 이에 제한되는 것은 아니다.
반도체 다이(400)는 적층 구조의 복수의 레이어들(410, 420, 430)을 포함할 수 있고, 복수의 레이어들(410, 420, 430) 중 적어도 일부의 레이어들(410, 420, 430)을 관통하는 비아(450, 460)를 포함할 수 있다. 관통 비아(Through Silicon Via, TSV)는 반도체 기판 재료인 실리콘에 수직으로 관통하는 전극으로서, 신호 전달 경로를 형성할 수 있다. 예를 들어 비아(450, 460)의 일단은 제1 레이어(410)에 형성된 패드와 연결되고, 타단은 제3 레이어(430)에 형성된 패드와 연결될 수 있다.
전원 단자(P1)와 연결되어, 전원 전압(VDD)을 전달하는 비아를 전원 비아(450)로 지칭할 수 있고, 신호 단자(P2)와 연결되어, 제어 및/또는 데이터 신호(SIG)들을 전달하는 비아를 신호 비아로 지칭할 수 있다. 본 개시의 실시예에 따르면, 전원 비아(450)에 전압이 흐름에 따라 복수의 비아들에 유도 전압이 발생할 수 있으며, 이때 유도 전압이 발생하는 비아들을 유도 비아(460)로 지칭할 수 있다.
유도 비아(460)에 유도 전압이 발생하기 위해, 유도 비아(460)를 포함하는 폐회로가 형성될 수 있다. 폐회로는 복수의 유도 비아(460)들 및 복수의 유도 비아(460)들을 연결하는 배선(470)을 포함할 수 있다. 본 개시의 실시예에 따르면, 유도 전압을 형성하기 위해 도 4와 같이 유도 비아(460)들 및 배선(470)들이 배치될 수 있다. 이에 따라 반도체 다이(400) 내부에서 유도 전압이 발생할 수 있다. 한편 유도 비아(460)들 및 배선(470)은 전원 전압(VDD)의 공급에 따라서 유도 전압을 발생하기 위해 폐회로를 구성하도록 배치되면 충분하므로, 유도 비아(460)들 및 배선(470)의 배치가 도 4의 예시로 제한되는 것은 아니다.
한 실시예로서, 전원 비아(450)를 중심으로 토로이드(toroid) 형태로 권선된 코일이 형성되도록 복수의 유도 비아(460)들 및 복수의 배선(470)들이 배치될 수 있다. 예를 들어, 복수의 유도 비아(460)들 및 복수의 배선(470)들은 전원 비아(450)를 공심 코어(air core)로 하는 로고스키(rogowski) 코일을 형성하도록 배치될 수 있다. 예를 들어 적어도 8개의 유도 비아들이 배치될 수 있고, 8개 중 4개의 유도 비아들은 전원 비아(450)로부터 일정 거리만큼 이격되어 십자 형태로 배치될 수 있다. 4개의 유도 비아들은 각각 전원 비아(450)를 기준으로 동쪽, 서쪽, 남쪽, 북쪽 방향으로 각각 배치될 수 있다. 이에 따라 전원 비아(450)와 가까운 4개의 유도 비아가 작은 사각형을 형성하고 전원 비아(450)와 먼 4개의 유도 비아가 큰 사각형을 형성할 수 있다
코일이 권선되면, 코일의 시작을 형성하는 유도 비아와 코일의 끝을 형성하는 유도 비아가 결정될 수 있다. 2개의 유도 비아의 일단은 2개의 테스트 단자들과 연결될 수 있다. 테스트 단자가 집적회로 소자 외부의 테스트 장치(예를 들어, 도 1의 110)와 연결됨으로써, 폐회로의 코일을 형성할 수 있다.
코일 중심에 위치한 전원 비아(450)에 전원 전압(VDD)이 인가되면, 전원 비아(450)에 전류 변화가 발생하고, 이에 따라 전원 비아(450) 주변에 형성된 코일에 전압이 유도될 수 있다. 유도된 전압을 기초로 전원 비아(450)에 흐르는 전류를 예측할 수 있다. 유도된 전압은 유도 비아(460)에 연결된 테스트 단자를 통해 외부로 출력될 수 있으며, 이때 테스트 단자는 테스트 장치(110)와 연결되어 테스트 장치(110)는 별도의 장비 없이도 반도체 다이(400)에 흐르는 전류를 연속적으로 측정할 수 있다.
도 5 및 도 6은 본 개시의 예시적인 실시예에 따른 집적회로 소자에 코일이 형성되는 과정을 개략적으로 나타내는 사시도이다. 도 5 및 도 6의 사시도는 도 3의 집적회로 소자(300)의 반도체 다이(210) 또는 기판(220)의 일부를 개략적으로 나타낸 것으로서, 이하에서는 반도체 다이(400)를 예로 들어 설명하나 이에 제한되는 것은 아니다.
도 5를 참조하면, 전원 단자(461)를 통해 전원 비아(450)에 전압이 공급됨에 따라, 전원 비아(450)를 흐르는 전류가 발생할 수 있다. 도 5에서 전류가 제3 레이어(430)에서 제1 레이어(410) 방향으로 흐르는 것으로 도시되었으나, 전류 방향은 반대 방향일 수도 있다.
도 6을 참조하면, 전원 비아(450)에 전류가 흐르면, 복수의 유도 비아(460)들 및 복수의 배선(470)들로 형성된 코일에 의해 유도 전압이 발생할 수 있다. 각 배선은 2개의 유도 비아의 일단을 연결하도록 형성될 수 있으며, 2개의 유도 비아의 일단이 형성되는 레이어 상에 형성될 수 있다. 한편 2개의 유도 비아의 일단이 각각 다른 레이어에 형성될 수도 있으며, 이 경우 복수의 배선들 및 별도의 비아를 통해 2개의 유도 비아(460)의 일단이 연결될 수 있다.
예를 들어 제1 유도 비아(461)의 일단(413)이 코일의 시작을 형성하고, 제2 유도 비아(462)의 일단(412)이 코일의 끝을 형성할 수 있다. 코일의 시작과 끝을 형성하는 유도 비아(460)는 이에 제한되지 않는다. 서로 다른 2개의 유도 비아(460)끼리 배선(470)으로 연결됨에 따라 전원 비아(450) 주변을 도너츠 형태로 감싸는 코일이 형성될 수 있다. 한 실시예로서 전원 비아(450)와 가까운 4개의 유도 비아는 +Z축 방향으로 감기고, 전원 비아(450)와 먼 4개의 유도 비아는 -Z축 방향으로 감기는 코일이 형성될 수 있다.
감기는 방향은 어느 하나로 제한되지 않으며, 전원 비아(450)와 가까운 4개의 유도 비아가 -Z축 방향으로 감기고, 전원 비아(450)와 먼 4개의 유도 비아가 +Z축 방향으로 감겨 안쪽으로 향해 감기는 방향의 코일이 형성될 수도 있다.
제1 유도 비아(461)의 일단(413) 및 제2 유도 비아(462)의 일단(412)은 각각 테스트 단자(미도시)와 연결될 수 있고, 테스트 단자가 외부 테스트 장치(예를 들어, 도 1의 110)와 연결됨으로써 코일은 닫힌 회로를 형성할 수 있다. 코일이 감기는 방향 및/또는 코일의 시작과 끝은 어느 하나로 제한되지 않는다.
도 7은 본 개시의 예시적인 실시예에 따른 집적회로 소자를 개략적으로 나타내는 평면도이다. 도 7의 평면도는 도 3의 집적회로 소자(300)의 반도체 다이(210) 또는 기판(220)을 개략적으로 나타낸 것일 수 있다. 이하에서는 반도체 다이(500)를 예로 들어 설명하나 이에 제한되는 것은 아니다. 또한 전술한 설명과 중복되는 내용은 생략한다.
도 7을 참조하면, 반도체 다이(500)는 16개의 유도 비아(560)를 포함할 수 있다. 16개의 유도 비아(560)들은 서로 다른 8개의 방향으로 배치될 수 있다. 예를 들어 동쪽, 동남쪽, 남쪽, 남서쪽, 서쪽, 북서쪽, 북쪽, 북동쪽으로 각각 2개의 유도 비아들이 배치될 수 있다. 이에 따라 전원 비아(550)와 가까운 8개의 비아가 작은 팔각형을 형성하고 전원 비아(550)와 먼 8개의 비아가 큰 팔각형을 형성할 수 있다. 도 7의 배치를 통해 형성된 코일은 도 4 내지 도 6을 통해 형성된 코일에 비해 촘촘할 수 있다. 16개의 유도 비아(560)들 중 2개의 유도 비아 각각의 일단에 테스트 단자가 연결되어, 코일에 의해 형성된 유도 전압이 반도체 다이(500) 외부로 제공될 수 있다.
도 7에서 ●는 +Z축 방향을 의미하고, X는 -Z축 방향을 의미할 수 있다. 따라서 도 7의 실시예에 따르면 전원 비아(550)와 가까운 8개의 유도 비아는 +Z축 방향으로 감기고, 전원 비아(550)와 먼 8개의 유도 비아는 -Z축 방향으로 감기는 코일이 형성될 수 있다. +Z축 방향으로 코일을 형성하는 유도 비아 중 어느 하나의 일단 및 -Z축 방향으로 코일을 형성하는 유도 비아 중 어느 하나의 일단은 각각 코일의 시작과 끝을 형성할 수 있다. 코일이 감기는 방향 및/또는 코일의 시작과 끝은 이에 제한되지 않는다.
한편 코일을 형성하기 위한 유도 비아(560)의 개수는 이에 제한되지 않는다. 각 8개의 방향 사이 방향에 유도 비아가 더 배치될 수도 있으며 이런 경우 도 7에 비해 더 촘촘한 코일이 형성될 것이다.
도 8은 본 개시의 예시적인 실시예에 따른 테스트 시스템을 나타내는 블록도이고, 도 9는 본 개시의 예시적 실시예에 따른 신호들을 나타내는 그래프이다. 도 8의 테스트 시스템(20)은 도 1의 테스트 시스템(10)의 한 실시예일 수 있으며 따라서 이하에서는 도 1과 중복되는 설명은 생략한다.
도 8 및 도 9를 함께 참조하면, 테스트 장치(110)는 테스트 단자(P3)를 통해 반도체 장치(120)로부터 출력되는 제2 신호(SIG_V)(예를 들어, 반도체 장치(120) 내 형성된 코일로부터 유도된 유도 전압)을 수신할 수 있다. 시간에 따른 제2 신호(SIG_V)의 그래프는 G1과 같을 수 있다.
테스트 장치(110)는 적분기(111)를 포함할 수 있으며, 적분기(111)는 다양한 형태의 회로로 구현될 수 있다. 적분기(111)는 연속적으로 수신되는 제2 신호(SIG_V)를 시간에 따라 적분하여 전류 신호(SIG_I)를 생성할 수 있다. 시간에 따른 전류 신호(SIG_I)의 그래프는 G2와 같을 수 있다.
테스트 장치(110)는 테스트 단자(P3)에서 출력되는 제2 신호(SIG_V) 및/또는 적분기(111)를 통해 생성된 전류 신호(SIG_I)를 기초로 반도체 장치(120)의 테스트 동작을 수행할 수 있다. 한편 적분기(111)는 테스트 장치(110) 외부, 예를 들어 반도체 장치(120)에 구비될 수도 있다. 이 경우 테스트 단자(P3)에서 출력되는 신호는 제2 신호(SIG_V)의 전압 신호가 아닌 전류 신호(SIG_I)일 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 모듈의 사시도이다.
도 10을 참조하면, 반도체 모듈(600)은 인쇄회로 기판(610), 반도체 패키지들(620) 및 외부 접속 단자들(630)을 포함할 수 있다.
반도체 패키지들(620)은 전술한 반도체 장치(예를 들어, 도 1의 120)에 대응될 수 있다. 따라서 반도체 패키지들(620) 각각은 외부 접속 단자들(630) 중 전원 단자를 통해 전원 전압(VDD)을 공급받고, 내부 테스트 단자(621) 및 외부 테스트 단자를 통해 유도 전압을 출력할 수 있다.
한 실시예로서, 반도체 모듈(600)은 메모리 모듈일 수 있다. 예를 들어 반도체 모듈(600)은 DIMM(Dual Inline Memory Module), SO-DIMM(Small Outline DIMM), Unbuffered-DIMM 또는 FB-DIMM(Fully Buffered DIMM)등을 포함할 수 있다.
인쇄회로 기판(610)은 복수의 반도체 패키지들(620)이 실장되기 위한 기판일 수 있다. 인쇄회로 기판(610)은, PCB(Printed Circuit Board) Card, 플라스틱 기판, 또는 다른 구조의 반도체 기판일 수 있다. 인쇄회로 기판(610)은 다수의 금속 배선층들과 다수의 절연층들이 교대로 적층된 구조를 가질 수 있다.
반도체 패키지들(620)은 비휘발성 반도체 소자(non-volatile memory device)일 수 있다. 한 실시예로서, 반도체 패키지들(620)은 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 한 실시예로서, 반도체 패키지들(620)은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등일 수 있다. 한 실시예로서, 반도체 패키지들(620)은 DRAM, 및 SRAM 등과 같은 발성 반도체 소자(volatile memory device)일 수도 있다.
인쇄회로 기판(610)의 하단부에는 인쇄회로 기판(610)의 길이 방향(즉, X 방향)으로 복수의 외부 접속 단자들(630)이 일렬로 배열될 수 있다. 외부 접속 단자들(630)은 그라운드 단자, 전원 단자 및 신호 단자를 포함할 수 있다. 신호 단자는 어드레스 신호가 입력되는 어드레스 단자, 커맨드 신호가 입력되는 커맨드 단자, 클록(clock) 신호가 입력되는 클록 단자, 데이터가 입력 또는 출력 되는 데이터 단자를 포함할 수 있다. 예시적인 실시예로서, 외부 접속 단자들(630)은 패드(pad), 핀(pin) 또는 탭(tab) 등으로 구현될 수 있다.
한편, 외부 접속 단자들(630) 중 입출력되는 신호(SIG)가 지정되지 않은 단자, 즉 DNU 단자가 포함될 수 있다. DNU 단자 중 적어도 2개의 단자는 외부 테스트 단자로 사용될 수 있다.
본 개시의 실시예에 따르면 반도체 패키지들(620) 각각에 형성된 내부 테스트 단자(621)는 인쇄회로 기판(610)에 형성된 외부 테스트 단자와 연결될 수 있다. 이에 따라 인터포저 등과 같은 별도의 장치를 구비하지 않고도, 반도체 모듈(600) 외부에서 복수의 반도체 패키지들(620) 각각에 흐르는 전류 신호(SIG_I)를 구별하여 센싱할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 11을 참조하면, 반도체 패키지(700)는 집적회로 소자(710) 및 인터포저(720)를 포함할 수 있다. 집적회로 소자(710)는 전술한 집적회로 소자(예를 들어, 도 3의 300)에 대응될 수 있는바 중복되는 설명은 생략한다. 인터포저(720)는 집적회로 소자(710)의 패드를 재배선하는 역할을 할 수 있다.
인터포저(720)는 베이스 기판(724), 배선(미도시), 비아(721, 722) 및 접속 단자를 포함할 수 있다. 베이스 기판(724)은 실리곤 웨이퍼일 수 있다. 배선은 베이스 기판(724)의 상면 상에 형성될 수 있으며 예를 들어 BEOL (back-end-of-line) 구조일 수 있다. 비아(721, 722)는 베이스 기판(724)의 상면으로부터 하면까지 연장되며, 베이스 기판(724)을 관통할 수 있다. 인터포저(720)는 접속 단자(723)를 통해 외부의 기판, 예를 들어 인쇄회로 기판과 연결될 수 있다. 전술한 바와 유사하게, 인터포저(720)의 접속 단자(723)는 전원 단자, 신호 단자 및 DNU 단자를 포함할 수 있고, DNU 단자 중 일부는 테스트 단자로 사용될 수 있다.
집적회로 소자(710)와 외부의 기판은 인터포저(720)를 통해 전기적으로 연결될 수 있다. 즉 외부의 전력 관리 모듈로부터 공급된 전원은 인터포저(720)를 통해 집적회로 소자(710)로 공급될 수 있다. 인터포저(720)는 베이스 기판(724) 내부에 다수의 재배선층들(741, 742, 743)을 포함할 수 있다. 이때, 인터포저(720) 내부의 재배선층들(741, 742, 743)은 도 4 내지 도 7에서 설명된 복수의 레이어들(410, 420, 430)에 대응될 수 있다.
인터포저(720)의 전원 단자와 연결된 비아를 전원 비아(722)로 지칭할 수 있고, 전원 비아(722) 주위에 코일을 형성하도록 배치된 비아들을 유도 비아(721)로 지칭할 수 있다. 인터포저(720)에 형성된 유도 비아(721)의 배치는 도 4 내지 도 7을 통해 전술한 바와 유사할 수 있다. 도 11에서는 1개의 전원 비아(722)와 2개의 유도 비아(721)가 도시되었으나, 전원 비아(722) 및 유도 비아(721)의 개수는 예시적인 것일뿐 이에 제한되지 않는다.
복수의 유도 비아(721)들은 전원 비아(722)를 중심으로 코일을 형성하고, 코일에 유도된 유도 전압을 테스트 단자를 통해 외부로 출력할 수 있다. 인터포저(720)의 테스트 단자가 직접 외부의 테스트 장치(110)에 연결되거나, 별도의 인쇄회로 기판을 통해 테스트 장치(110)에 연결될 수 있다. 인쇄회로 기판을 통해 테스트 장치(110)에 연결되는 경우, 인쇄회로 기판에도 테스트 단자가 구비되어, 테스트 단자를 통해 유도 전압이 출력될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 집적회로 소자를 제조하는 방법을 나타내는 순서도이다. 구체적으로, 도 12의 순서도는 전술된 집적회로 소자(예를 들어, 도 3의 300)를 제조하기 위한 방법을 나타낸다.
집적회로 소자는 다수의 다양한 표준 셀들을 포함할 수 있고, 표준 셀들 각각은 고유한 기능을 제공할 수 있다. 표준 셀들은 집적회로 소자를 제조하기 위한 반도체 공정에 기초하여 미리 정해진 규칙들을 준수하는 구조를 가질 수 있고, 예를 들어 레이어들의 적층 방향과 수직한 평면상에서 특정 방향으로 일정한 길이 또는 일정한 길이의 배수를 가질 수 있다.
표준 셀 라이브러리(또는 셀 라이브러리)(D2)는 표준 셀들에 관한 정보, 예를 들어 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있고, 예를 들어 전원 비아 및 전원 비아를 기준으로 하는 유도 비아의 배치 정보를 포함할 수 있다.
단계 S10에서, RTL(Resistor Transistor Logic) 데이터(D1)로부터 네트리스트(D3)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예를 들어, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D1)로부터 표준 셀 라이브러리(D2)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트(D3)를 생성할 수 있다. 표준 셀 라이브러리(D2)는 비아들의 배치에 대한 정보를 포함할 수 있고, 논리 합성 과정에서 그러한 정보를 참조하여 표준 셀들이 집적회로 소자에 포함될 수 있다.
단계 S20에서, 네트리스트(D3)로부터 레이아웃 데이터(D4)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 도 11에 도시된 바와 같이, 배치 및 라우팅 단계(S20)는 복수의 단계들(S21, S22, S23)을 포함할 수 있다. 단계 S21에서, 표준 셀들을 배치하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예를 들어, P&R 툴)은 네트리스트(D3)로부터 표준 셀 라이브러리(D2)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 예를 들면, 반도체 설계 툴은 표준 셀 라이브러리(D2)를 참조하여, 네트리스트(D3)에 의해서 정의된 레이아웃을 배치할 수 있다. 단계 S22에서, 상호연결(interconnection)들을 생성하는 동작이 수행될 수 있다. 상호연결은 표준 셀의 출력 핀(output pin) 및 입력 핀(input pin)을 전기적으로 연결할 수 있고, 예를 들어 적어도 하나의 비아 및 적어도 하나의 전도성 패턴을 포함할 수 있다. 단계 S23에서, 레이아웃 데이터(D4)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D4)는, 예를 들어 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S30에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적회로 소자를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D4)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 일부 실시예들에서, 집적회로 소자의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 집적회로 소자의 제한적으로 변형하는 것은 집적회로 소자의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D4)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S50에서, 집적회로 소자를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적회로 소자가 제조될 수 있다. 도 11에 도시된 바와 같이, 단계 S50은 단계들(S51, S52)을 포함할 수 있다. 단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적회로 소자의 제조 과정에서 개별 소자들, 예를 들어 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다. 단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적회로 소자의 제조 과정에서 개별 소자들, 예를 들어 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 전원 비아 및 유도 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적회로 소자는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
전술된 단계들에 따라 생성된 집적회로 소자는 유도 전압을 형성하는 코일을 포함하므로, 별도의 제2 신호(SIG_V)를 센싱하기 위한 장치 없이도 테스트 단자를 통해 제2 신호(SIG_V)를 측정할 수 있다. 이에 따라 정확한 측정값을 얻을 수 있고 테스트 동작의 편의성을 제고할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 레이어들을 포함하는 집적회로 소자로서,
    전원 전압이 공급되도록 구성되는 전원 단자;
    상기 전원 단자와 연결되고, 상기 복수의 레이어들 중 적어도 하나를 관통하는 전원 비아;
    상기 복수의 레이어들 중 적어도 하나를 관통하고, 상기 전원 비아로부터 이격되어 배열되는 복수의 유도 비아들;
    상기 복수의 유도 비아들 중 적어도 일부의 일단과 연결되고, 상기 전원 비아를 중심으로 상기 복수의 유도 비아들과 함께 토로이드(toroid) 형태로 권선된 코일이 형성되도록 구성되는 복수의 배선들; 및
    상기 전원 비아에 상기 전원 전압이 공급됨으로써 상기 코일에 의해 유도된 유도 전압을 상기 집적회로 소자 외부로 출력하도록 구성되는 테스트 단자;
    를 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 코일의 시작을 형성하는 제1 유도 비아의 일단은 제1 테스트 단자에 연결되고,
    상기 코일의 끝을 형성하는 제2 유도 비아의 일단은 제2 테스트 단자에 연결되고,
    상기 제1 및 제2 테스트 단자는 측정 장치와 연결되는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 복수의 유도 비아들은 적어도 4개의 유도 비아를 포함하고, 각 유도 비아는 상기 전원 비아를 중심으로 서로 다른 4개의 방향으로 이격되어 배치되는 것을 특징으로 하는 집적회로 소자.
  4. 제3항에 있어서,
    서로 다른 4개의 방향으로 이격되어 배치되는 4개의 유도 비아들은 각각, 상기 전원 비아로부터 동일한 거리만큼 이격되어 배치되는 것을 특징으로 하는 집적회로 소자.
  5. 제3항에 있어서,
    상기 복수의 유도 비아들은 적어도 4개의 유도 비아를 더 포함하고, 적어도 8개의 유도 비아 각각은 상기 전원 비아를 중심으로 서로 다른 8개의 방향으로 이격되어 배치되는 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 테스트 단자는
    상기 집적회로 소자에 형성된 접속 단자들 중 DNU(do not use) 단자를 포함하는 것을 특징으로 하는 집적회로 소자.
  7. 테스트 장치와 적어도 하나의 집적회로 소자를 포함하는 테스트 시스템으로서,
    제1 집적회로 소자는,
    상기 테스트 장치로부터 제1 전압을 공급받도록 구성되는 제1 단자;
    상기 제1 단자와 연결되고, 복수의 레이어들 중 적어도 하나를 관통하는 제1 비아;
    상기 복수의 레이어들 중 적어도 하나를 관통하고, 상기 제1 비아로부터 이격되어 배열되도록 구성되는 복수의 제2 비아들;
    상기 복수의 제2 비아들 중 적어도 일부의 일단과 연결되고, 상기 제1 비아를 중심으로 상기 복수의 제2 비아들과 함께 토로이드(toroid) 형태로 권선된 코일이 형성되도록 구성되는 복수의 배선들; 및
    상기 제1 비아에 상기 제1 전압이 공급됨으로써 상기 코일에 의해 유도된 유도 전압을 상기 테스트 장치로 출력하도록 구성되는 제2 단자;를 포함하고,
    상기 테스트 장치는,
    상기 제2 단자와 연결되고, 상기 유도 전압을 기초로 상기 제1 집적회로 소자에 공급되는 신호를 측정하도록 구성되는 것을 특징으로 하는 테스트 시스템.
  8. 제7항에 있어서,
    상기 제1 전압은 전원 전압이고,
    상기 신호는 상기 제1 집적회로 소자에 공급되는 전류인 것을 특징으로 하는 테스트 시스템.
  9. 제8항에 있어서,
    상기 테스트 장치는 상기 유도 전압을 적분함으로써 상기 제1 집적회로 소자에 공급되는 전류를 계산하는 것을 특징으로 하는 테스트 시스템.
  10. 제7항에 있어서,
    상기 적어도 하나의 집적회로 소자는 메모리 다이를 포함하고, 메모리 모듈 상에 탑재된 것을 특징으로 하는 테스트 시스템.
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