KR20220135453A - 전기 전도성 접촉핀 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 복수개의 금속층을 적층하여 형성되는 전기 전도성 접촉핀에 있어서 그 물리적 또는 전기적 특성을 향상시킨 전기 전도성 접촉핀 및 그 제조방법을 제공한다.

Description

전기 전도성 접촉핀 및 이의 제조방법{The Electro-conductive Contact Pin and Manufacturing Method thereof}
본 발명은 전기 전도성 접촉핀 및 이의 제조방법에 관한 것이다.
전기 전도성 접촉핀은 검사대상물과 접촉하여 검사대상물을 검사하는 프로브 카드 또는 테스트 소켓에서 사용될 수 있는 접촉핀이다. 이하에서는 일례로 프로브 카드의 접촉핀을 예시하여 설명한다.
반도체 소자의 전기적 특성 시험은 다수의 전기 전도성 접촉핀을 구비한 프로브 카드에 반도체 웨이퍼를 접근시켜 전기 전도성 접촉핀을 반도체 웨이퍼상의 대응하는 전극 패드에 접촉시킴으로써 수행된다. 전기 전도성 접촉핀과 반도체 웨이퍼 상의 전극 패드를 접촉시킬 때, 양자가 접촉하기 시작하는 상태에 도달한 이후, 프로브 카드에 반도체 웨이퍼를 추가로 접근하는 처리가 이루어진다. 이러한 처리를 오버 드라이브라고 부른다. 오버 드라이브는 전기 전도성 접촉핀을 탄성 변형시키는 처리이며 오버 드라이브를 함으로써, 전극 패드의 높이나 전기 전도성 접촉핀의 높이에 편차가 있어도, 모든 전기 전도성 접촉핀을 전극 패드와 확실하게 접촉시킬 수 있다. 또한 오버 드라이브 시에 전기 전도성 접촉핀이 탄성 변형하고, 그 선단이 전극 패드상에서 이동함으로써, 스크러브가 이루어진다. 이 스크러브에 의해 전극 패드 표면의 산화막이 제거되고 접촉 저항을 감소시킬 수 있다.
이러한 전기 전도성 접촉핀은 MEMS 공정을 이용하여 제작될 수 있다. MEMS 공정을 이용하여 전기 전도성 접촉핀을 제작하는 과정을 살펴보면 먼저, 도전성 기재 표면에 포토 레지스트를 도포한 후 포토 레지스트를 패터닝한다. 이후 포토 레지스트를 몰드로 이용하여 전기 도금법에 의해 개구 내에서 금속재료를 석출시키고, 포토 레지시트와 도전성 기재를 제거하여 전기 전도성 접촉핀을 얻는다. 여기서 전기 전도성 접촉핀은 복수개의 금속재료가 상,하로 적층되면서 형성된다. 내마모성이 상대적으로 높은 금속재료의 경우에는 전기 전도도가 상대적으로 낮기 때문에 복수개의 금속 재료를 적층하여 전기 전도성 접촉핀을 제작할 경우에는 내마모도와 전기 전도도는 트레이드 오프(trade off) 관계에 있게 된다. 전기 전도성 접촉핀의 단부에서의 내마모성을 향상시키기 위해서는, 높은 내마모성을 가지는 금속재료가 두꺼운 두께로 구비되어야 하므로 상대적으로 높은 전기 전도성 금속 재질의 함량은 줄어들게 된다. 그 결과 전기 전도성 접촉핀의 전체적인 전기 전도도는 낮아지게 되어 전류 운반 용량(Current Carrying Capacity)이 작아지는 문제가 발생하게 된다.
한편 전기 전도성 접촉핀의 단부는 대상물과 접촉되는 부위인데, 복수개의 금속재료가 상,하로 적층되어 구성될 경우에는 단부에서의 금속재료의 함량만을 다르게 하는 것이 어려워 단부에서의 물리적 또는 전기적 특성을 향상시키는 것이 곤란하다는 문제가 발생하게 된다.
한국 등록번호 제10-0449308호 등록특허공보
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 복수개의 금속층을 적층하여 형성되는 전기 전도성 접촉핀에 있어서 그 물리적 또는 전기적 특성을 향상시킨 전기 전도성 접촉핀 및 그 제조방법을 제공하는 것을 목적으로 한다.
이러한 본 발명의 목적을 달성하기 위해, 본 발명에 따른 전기 전도성 접촉핀은, 복수개의 금속층이 적층되어 구비되는 제1적층부를 포함하는 바디부; 및 복수개의 금속층이 적층되어 구비되는 제2적층부를 포함하는 제1단부;를 포함하되, 상기 제1적층부를 구성하는 적어도 하나의 금속층과 상기 제2적층부를 구성하는 적어도 하나의 금속층은 동일 수평 선상에 구비되지 않는다.
또한, 상기 제2적층부를 구성하는 금속층의 적층 개수는 상기 제1적층부를 구성하는 금속층의 적층 개수와 서로 다르다.
또한, 상기 제2적층부를 구성하는 금속층의 적층 개수는 상기 제1적층부를 구성하는 금속층의 적층 개수 보다 작다.
또한, 상기 제1적층부와 상기 제2적층부는 제1금속과 제2금속이 교번적으로 적층되어 형성되되, 상기 제1적층부와 상기 제2적층부는 상기 제1, 2금속의 교번 적층의 개수가 서로 다르다.
또한, 상기 제1금속은 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금 중에서 선택된 금속으로 형성되고, 상기 제2금속은 구리(Cu), 은(Ag), 금(Au) 또는 이들의 합금 중에서 선택된 금속으로 형성된다.
또한, 상기 제1적층부의 최하위층은 상기 제2적층부의 내부 측벽에도 연속적으로 형성되어 상기 제2적층부의 내부 측벽을 따라 수직방향으로 연장되어 구비되는 제1단부측 수직부를 포함한다.
또한, 상기 제2적층부의 최하층은 상기 제1적층부의 최하층과 동일 금속 재질로 구성되되, 상기 제1적층부의 최하층은 상기 제2적층부의 내부 측벽에도 연속적으로 형성된다.
또한, 상기 제1적층부의 제2금속과 상기 제2적층부의 제2금속 사이에는 상기 전기 전도성 접촉핀의 최하층을 구성하는 제1금속이 구비되고 상기 제1금속은 상기 전기 전도성 접촉핀의 하면에서 상면에 이르기까지 수직 방향으로 연장되어 구비된다.
또한, 상기 전기 전도성 접촉핀의 제2단부에 구비되는 제3적층부를 포함한다.
또한, 상기 제1적층부를 구성하는 적어도 하나의 금속층과 상기 제3적층부를 구성하는 적어도 하나의 금속층은 동일 수평 선상에 구비되지 않는다.
또한, 상기 제3적층부의 적층 개수는 상기 제1적층부의 적층 개수와 상기 제2적층부의 적층 개수 중 적어도 어느 하나와 서로 다르다.
또한, 상기 제3적층부의 적층 개수는 상기 제2적층부의 적층 개수와 동일하다.
또한, 상기 제1적층부의 최하층은 상기 제3적층부의 내부 측벽에도 연속적으로 형성되어 상기 내부 측벽을 따라 연장되어 구비되는 제2단부측 수직부를 포함한다.
또한, 상기 제3적층부의 최하층은 상기 제1적층부의 최하층과 동일 금속 재질로 구성되되, 상기 제1적층부의 최하층은 상기 제3적층부의 내부 측벽에도 연속적으로 형성된다.
또한, 상기 제1적층부를 구성하는 금속층과 상기 제3적층부를 구성하는 금속층은 서로 다르다.
또한, 제1단부는 외측 연장부를 더 포함한다.
또한, 상기 제1적층부는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되, 전기 전도도가 높은 금속층의 두께가 내마모성이 높은 금속층의 두께보다 크고, 상기 제2적층부는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되 내마모성이 높은 금속층의 두께가 전기 전도가 높은 금속층의 두께보다 크다.
또한, 상기 제1적층부는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되, 전기 전도도가 높은 금속층의 함량이 내마모성이 높은 금속층의 함량보다 크고, 상기 제2적층부는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되 내마모성이 높은 금속층의 함량가 전기 전도가 높은 금속층의 함량보다 크다.
한편, 본 발명의 목적을 달성하기 위해, 본 발명에 따른 전기 전도성 접촉핀의 제조방법은, 복수개의 금속층이 적층되어 구비되는 제1적층부를 포함하는 바디부; 및 복수개의 금속층이 적층되어 구비되는 제2적층부를 포함하는 제1단부;를 포함하는 전기 전도성 접촉핀의 제조방법에 있어서, 상기 제1적층부와 상기 제2적층부는 몰드를 이용하여 각각 도금하여 형성한다.
또한, 상기 몰드는 양극산화막 재질로 구성된다.
본 발명은 복수개의 금속층을 적층하여 형성되는 전기 전도성 접촉핀에 있어서 그 물리적 또는 전기적 특성을 향상시킨 전기 전도성 접촉핀 및 그 제조방법을 제공한다.
도 1a는 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀의 정면 사시도.
도1b는 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀의 배면 사시도.
도 2 내지 도 7은 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀의 제조방법을 도시한 도면.
도 8a는 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀의 제1단부의 사시도
도 8a는 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀의 제2단부의 사시도
도 9a는 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀의 정면 사시도.
도9b는 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀의 배면 사시도
도 10 내지 도 16은 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀의 제조방법을 도시한 도면/.
도 17a는 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀의 제1단부의 사시도.
도 17b는 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀의 제2단부의 사시도.
도 18a는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀의 정면 사시도.
도18b는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀의 배면 사시도
도 19 내지 도 25는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀의 제조방법을 도시한 도면
도 26a는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀의 제1단부의 사시도
도 26b는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀의 제2단부의 사시도.
도 27a는 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀의 정면 사시도
도 27b는 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀의 배면 사시도
도 28 내지 도 33은 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀(100)의 제조방법을 도시한 도면.
도 34a는 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀의 제1단부의 사시도
도 34b는 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀의 제2단부의 사시도.
이하의 내용은 단지 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 발명의 원리를 구현하고 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시 예들은 원칙적으로, 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시 예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시 도인 단면도 및/또는 사시도들을 참고하여 설명될 것이다. 이러한 도면들에 도시된 막 및 영역들의 두께 등은 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 또한 도면에 도시된 전기 전도성 접촉핀의 개수는 예시적으로 일부만을 도면에 도시한 것이다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 본 명세서에서 사용한 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "구비하다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 구체적으로 설명한다. 이하에서 다양한 실시예들을 설명함에 있어서, 동일한 기능을 수행하는 구성요소에 대해서는 실시예가 다르더라도 편의상 동일한 명칭 및 동일한 참조번호를 부여하기로 한다. 또한, 이미 다른 실시예에서 설명된 구성 및 작동에 대해서는 편의상 생략하기로 한다.
제1실시예
이하, 도 1 내지 도 8을 참조하여 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀(100)에 대해 설명한다. 도 1a는 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀(100)의 정면 사시도이고, 도1b는 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀(100)의 배면 사시도이며, 도 2내지 도 7은 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀(100)의 제조방법을 도시한 도면이고, 도 8은 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀(100)의 제1단부의 사시도(도 8a)와 제2단부의 사시도(도 8b)이다.
먼저 도 1a 및 도1b를 참조하면, 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀(100)은, 제1단부(102), 제2단부(103) 및 제1단부(102)와 제2단부(103) 사이에 구비되는 바디부(101)를 포함한다. 여기서 제1단부(102) 및 제2단부(103)는 대상물과 접촉하는 부위로서 바람직하게는 제1단부(102)는 검사 대상물과 접촉하는 부위이고 제2단부(103)는 검사 장치의 대상물과 접촉 또는 연결되는 부위이다.
전기 전도성 접촉핀(100)은 복수개의 금속층이 적층되어 구비되는 제1적층부(110)를 포함하는 바디부(101)와 복수개의 금속층이 적층되어 구비되는 제2적층부(120)를 포함하는 제1단부(102)를 포함한다. 제1적층부(110)를 구성하는 적어도 하나의 금속층과 제2적층부(120)를 구성하는 적어도 하나의 금속층은 동일 수평 선상에 구비되지 않는다.
전기 전도성 접촉핀(100)의 제1단부(102)에 구비되는 제2적층부(120)의 적층 개수는 바디부(101)에 구비되는 제1적층부(110)의 적층 개수는 서로 다르다. 바람직하게는 전기 전도성 접촉핀(100)의 제1단부(102)에 구비되는 제2적층부(120)의 적층 개수는 바디부(101)에 구비되는 제1적층부(110)의 적층 개수보다 작은 개수로 구성된다.
전기 전도성 접촉핀(100)의 제2단부(103)는 바디부(101)와 동일한 금속층으로 동일한 적층 개수로 적층되어 구성된다. 전기 전도성 접촉핀(100)의 제2단부(103)는 도금 공정을 수행하여 바디부(101)를 형성할 때 바디부(101)와 함께 형성될 수 있다.
전기 전도성 접촉핀(100)의 바디부(101)에서 일측 방향으로 금속층의 적층 개수가 달라지는 부위가 전기 전도성 접촉핀(100)의 제1단부(102)가 되며 금속층의 적층 개수의 차이를 통해 제1단부(102)와 바디부(101)를 구분 지을 수 있다.
제1적층부(110)와 제2적층부(120)의 적층 구성을 통해 전기 전도성 접촉핀(100)의 바디부(101)와 제1단부(102)에서의 물리적 또는 전기적 특성을 서로 다르게 하는 것이 가능하다. 제1적층부(110)와 제2적층부(120)의 적층 구성을 서로 다르게 함으로써, 전기 전도성 접촉핀(100)의 바디부(101)에 함유되는 전기 전도도가 높은 금속의 함유량을 증가시킬 수 있게 되고, 전기 전도성 접촉핀(100)의 제1단부(102)에 함유되는 내마모성이 높은 금속의 함유량을 증가시킬 수 있게 된다. 이를 통해 전기 전도성 접촉핀(100)의 전류 운반 용량(Current Carrying Capacity)을 향상시킬 수 있게 된다.
복수개의 금속층은 제1금속(210)과 제2금속(230)을 포함하여 구성될 수 있다. 제1금속(210)은 제2금속(230)에 비해 상대적으로 내마모성 또는 경도가 높은 금속이며, 제2금속(230)은 제1금속(210)에 비해 상대적으로 전기 전도도가 높은 금속으로 구성될 수 있다. 제1금속(210)은 바람직하게는, 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금 중에서 선택된 금속일 수 있으며, 제2금속(230)은 구리(Cu), 은(Ag), 금(Au) 중에서 선택된 금속일 수 있다. 여기서 제1, 2금속(210,230)은 상술한 금속 또는 합금 이외에 다른 금속 또는 합금을 포함하여 구성될 수 있으며 상술한 예시적인 재질만으로 제한되는 것은 아니다.
전기 전도성 접촉핀(100)의 내마모성을 향상시키기 위해 제1적층부(110)와 제2적층부(120)의 최하위층과 최상위층은 제1금속(210)으로 구성된다. 복수개의 금속층은 맨 아래층부터 제1금속(210), 제2금속(230), 제1금속(210) 순으로 교번적으로 적층될 수 있다. 복수개의 금속층은 최소한 3개 층으로 구성될 수 있으며, 3개층 이상의 홀 수층으로 구성될 수 있다. 다만 금속층의 개수는 이에 한정되는 것은 아니다. 제1적층부(110)와 제2적층부(120)는 제1금속(210)과 제2금속(230)이 교번적으로 적층되어 형성될 수 있으며, 이 경우 제1적층부(110)와 제2적층부(120)는 제1금속(210)과 제2금속(230)의 교번 적층의 개수가 서로 다르다.
제2적층부(120)의 길이는 100㎛ 이상 400㎛이하의 범위를 가진다. 전기 전도성 접촉핀(100)은 프로브 카드의 가이드 플레이트에 삽입되어 사용될 수 있는데, 이 경우 전기 전도성 접촉핀(100)의 제1단부(102)는 가이드 플레이트(하부 가이드 플레이트)의 하부로 돌출된다. 이런 상태에서 전기 전도성 접폭핀(100)을 장시간 오랜 횟수 동안 사용하다 보면 이물질이 제1단부(102) 측에 달라붙게 되고, 이를 제거하기 위해 제1단부(102)를 갈아내는 공정을 수행하게 된다. 제1단부(102)를 갈아내는 공정을 수행함에 따라 전기 전도성 접촉핀(100)의 길이는 짧아지게 된다. 가이드 플레이트(하부 가이드 플레이트)의 하부로의 전기 전도성 접촉핀(100)의 돌출 길이는 100㎛ 이상 400㎛이하의 범위가 되는 것이 바람직한데, 갈아내는 공정에 따라 그 돌출 길이가 100㎛ 미만이 되면 전기 전도성 접촉핀(100)은 새로운 것으로 교체를 하게 된다. 제2적층부(120)의 길이가 100㎛ 이상 400㎛이하의 범위를 가지는 구성을 통해, 제1단부(102)를 100㎛ 이상 400㎛이하의 범위에서 갈아내더라도 제2적층부(120)가 제1단부(102)에 존재하도록 하는 것이 가능하므로 전기 전도성 접촉핀(100)의 단면 형상을 초기 상태로 유지할 수 있게 된다.
갈아내는 공정을 수행함에 있어서 더 이상 제2적층부(120)가 존재하지 않은 경우에는 새로운 전기 전도성 접촉핀(100)으로 교체하는 것이 바람직하다. 제2적층부(120)의 잔존 정도는 전기 전도성 접촉핀(100)의 측면에 노출된 제2적층부(120)의 외관을 통해 확인이 가능하다.
이러한 제1실시예에 따른 전기 전도성 접촉핀(100)은 제1적층부(110)와 제2적층부(120)를 몰드를 이용하여 각각 도금하여 제조된다. 이하에서는 도 2 내지 도 7을 참조하여 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀(100)의 제조방법에 대해 설명한다.
도 2를 참조하면, 도 2a는 제1내부공간(11)이 구비된 몰드(10)의 평면도이고, 도2b는 도2a의 A-A’단면도이고, 도 2c는 도2a의 B-B’단면도이며, 도 2d는 도2a의 C-C’단면도이다.
도 2를 참조하면, 몰드(10)에는 제1내부 공간(11)이 형성되고 있고, 몰드(10)의 하부에는 시드층(20)이 구비되어 있다.
몰드(10)는 양극산화막, 포토레지스트, 실리콘 웨이퍼 또는 이와 유사한 재질로 구성될 있다. 다만, 바람직하게는 몰드(10)은 양극산화막 재질로 구성될 수 있다. 양극산화막은 모재인 금속을 양극산화하여 형성된 막을 의미하고, 포어는 금속을 양극산화하여 양극산화막을 형성하는 과정에서 형성되는 구멍을 의미한다. 예컨대, 모재인 금속이 알루미늄(Al) 또는 알루미늄 합금인 경우, 모재를 양극산화하면 모재의 표면에 알루미늄 산화물(Al203) 재질의 양극산화막이 형성된다. 위와 같이 형성된 양극산화막은 수직적으로 내부에 포어가 형성되지 않은 배리어층과, 내부에 포어가 형성된 다공층으로 구분된다. 배리어층과 다공층을 갖는 양극산화막이 표면에 형성된 모재에서, 모재를 제거하게 되면, 알루미늄 산화물(Al203) 재질의 양극산화막만이 남게 된다. 양극산화막은 양극산화시 형성된 배리어층이 제거되어 포어의 상, 하로 관통되는 구조로 형성되거나 양극산화시 형성된 배리어층이 그대로 남아 포어의 상, 하 중 일단부를 밀폐하는 구조로 형성될 수 있다.
양극산화막은 2~3ppm/℃의 열팽창 계수를 갖는다. 이로 인해 고온의 환경에 노출될 경우, 온도에 의한 열변형이 적다. 따라서 전기 전도성 접촉핀(100)의 제작 환경에 비록 고온 환경이라 하더라도 열 변형없이 정밀한 전기 전도성 접촉핀(100)을 제작할 수 있다.
본 발명의 바람직한 실시예에 따른 전기 전도성 접촉핀(100)은 포토 레지스트 몰드 대신에 양극산화막 재질의 몰드(10)를 이용하여 제조된다는 점에서 포토 레지스트 몰드로는 구현하는데 한계가 있었던 형상의 정밀도, 미세 형상의 구현의 효과를 발휘할 수 있게 된다.
몰드(10)의 하면에는 시드층(20)이 구비된다. 시드층(20)은 몰드(10)에 제1내부 공간(11)을 형성하기 이전에 몰드(10)의 하면에 구비될 수 있다. 한편 몰드(10)의 하부에는 지지기판(미도시)이 형성되어 몰드(10)의 취급성을 향상시킬 수 있다. 또한 이 경우 지지기판(미도시)의 상면에 시드층(20)을 형성하고 제1내부 공간(11)이 형성된 몰드(10)을 지지기판(미도시)에 결합하여 사용할 수도 있다. 시드층(20)은 구리(Cu)재질로 형성될 수 있고, 증착 방법에 의해 형성될 수 있다. 시드층(20)은 제2적층부(120)를 전기 도금법을 이용하여 형성할 때 제2적층부(120)의 도금 품질을 향상시키기 위해 사용된다.
제1내부 공간(11)은 양극산화막 재질의 몰드(10)을 습식 에칭하여 형성될 수 있다. 이를 위해 몰드(10)의 상면에 포토 레지스트를 구비하고 이를 패터닝한 다음, 패터닝되어 오픈된 영역의 양극산화막이 에칭 용액과 반응하여 제1내부 공간(11)이 형성될 수 있다. 구체적으로 설명하면, 제1내부 공간(11)을 형성하기 전의 몰드(10)의 상면에 감광성 재료를 구비한 다음 노광 및 현상 공정이 수행될 수 있다. 감광성 재료는 노광 및 현상 공정에 의해 오픈영역을 형성하면서 적어도 일부가 패터닝되어 제거될 수 있다. 양극산화막 재질의 몰드(10)는 패터닝 과정에 의해 감광성 재료가 제거된 오픈영역을 통해 에칭 공정이 수행되며, 에칭 용액에 의해 내부 공간(11)에 대응되는 위치의 양극산화막이 제거되어 제1내부 공간(11)을 형성하게 된다.
다음으로 도 3을 참조하면, 도 3a는 제1내부공간(11)에 제2적층부(120)를 형성한 몰드(10)의 평면도이고, 도3b는 도3a의 A-A’단면도이고, 도 3c는 도3a의 B-B’단면도이며, 도 3d는 도3a의 C-C’단면도이다.
몰드(10)의 제1내부 공간(11)에 전기 도금 공정을 수행하여 제2적층부(120)를 형성하는 단계를 수행한다. 제2적층부(120)는 복수회의 전기 도금 공정을 수행하여 전기 전도성 접촉핀(100)의 두께 방향으로 금속층이 복수개가 적층되어 형성된다. 제2적층부(120)는 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금, 구리(Cu), 은(Ag), 금(Au) 중에서 적어도 2개 이상의 금속이 적층되어 구비된다. 예를 들어, 팔라듐-코발트(palladium-cobalt, PdCo) 합금 재질의 제1금속(210)과 구리(Cu) 재질의 제2금속(230)이 교번적으로 적층되어 형성될 수 있다. 여기서 제1금속(210)은 전기 전도성 접촉핀(100)의 제1단부(102)의 내마모성이 향상될 수 있도록 하며, 제2금속(230)은 전기 전도성 접촉핀(100)의 제1단부(102)의 전기 전도성이 향상될 수 있도록 한다.
도금 공정이 완료되면 평탄화 공정이 수행될 수 있다. 화학적 기계적 연마(CMP) 공정을 통해 몰드(10)의 상면으로 돌출된 금속을 제거하면서 평탄화시킨다.
다음으로 도 4를 참조하면, 도 4a는 몰드(10)의 일부를 제거하여 제2내부공간(12)을 형성한 몰드(10)의 평면도이고, 도4b는 도4a의 A-A’단면도이고, 도 4c는 도4a의 B-B’단면도이며, 도 4d는 도4a의 C-C’단면도이다.
몰드(10)의 일부를 제거하는 공정을 수행한다. 몰드(10)의 일부를 제거하여 제2내부 공간(12)를 몰드(10)에 형성한다. 구체적으로 설명하면, 몰드(10)의 상면에 감광성 재료를 구비한 다음 노광 및 현상 공정이 수행될 수 있다. 감광성 재료는 노광 및 현상 공정에 의해 오픈영역을 형성하면서 적어도 일부가 패터닝되어 제거될 수 있다. 패터닝 과정에 의해 감광성 재료가 제거된 오픈영역을 통해 에칭 공정이 수행되며, 에칭 용액에 의해 몰드(10)의 일부가 제거되어 제2내부 공간(12)을 형성하게 된다.
제2내부 공간(12)의 3개의 측면으로는 몰드(10)가 노출되고, 1개이 측면으로는 제2적층부(120)가 노출되게 된다.
다음으로 도 5를 참조하면, 도 5a는 제2내부 공간(12)에 제1적층부(110)를 형성한 몰드(10)의 평면도이고, 도5b는 도5a의 A-A’단면도이고, 도 5c는 도5a의 B-B’단면도이며, 도 5d는 도5a의 C-C’단면도이다.
제1적층부(110)를 형성하는 단계를 수행한다. 이전 단계에서 형성된 제2내부 공간(12)에 전기 도금 공정을 이용하여 제1적층부(110)를 형성한다.
제1적층부(110)는 이전 단계에서 제작된 제2적층부(120)와 일체화된다. 앞서 설명한 바와 같이 제2내부 공간(12)의 1개의 측면에는 제2적층부(120)가 노출되는데 이 측면에서 제1적층부(110)는 제2적층부(120)와 일체화된다.
제1적층부(110)는 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금, 구리(Cu), 은(Ag), 금(Au) 중에서 적어도 2개 이상의 금속이 적층되어 구비된다. 예를 들어, 팔라듐-코발트(palladium-cobalt, PdCo) 합금 재질의 제1금속(210)과 구리(Cu) 재질의 제2금속(230)이 교번적으로 적층되어 형성될 수 있다. 여기서 제1금속(210)은 전기 전도성 접촉핀(100)의 바디부(101)의 탄성 변형이 향상될 수 있도록 하며, 제2금속(230)은 전기 전도성 접촉핀(100)의 바디부(101)의 전기 전도성이 향상될 수 있도록 한다.
도 6은 도 5의 점선 부분(Z)을 확대한 도면이다. 도 6은 도 5의 도금과정에 따른 금속층의 형성 구조를 보다 구체적으로 보여주는 도면이다. 도 6 및 도8에 도시된 금속층의 “┗”형성 구조는 제1실시예의 다른 도면들에서는 설명의 편의를 위해 생략하기로 한다.
제1적층부(110)는 제2적층부(120)가 구비된 이후에 형성되기 때문에, 제1적층부(110)를 도금으로 형성함에 있어서 하부의 시드층(20)과 제2적층부(120)의 내부 측벽(122)이 도금 성장의 시드 기능층이 된다. 이로 인해 제1적층부(110)의 최하위층(111)은 제2적층부(120)의 내부 측벽(122)에도 연속적으로 형성되어 제2적층부(120)의 내부 측벽(122)을 따라 수직방향으로 연장되어 구비되는 제1단부측 수직부(111a)가 형성된다. 제1적층부(110)의 최하층(111)과 제2적층부(120)의 최하층(121)은 서로 동일 두께로 형성되지 않지만 제1적층부(110)의 최하층(111)과 제2적층부(120)의 최하층(121)은 서로 동일 재질로 형성된다.
제1단부측 수직부(111a)를 포함하는 제1적층부(110)의 최하층(111)이 형성된 이후에, 후속의 도금 공정을 수행하게 되면, 제1단부측 수직부(111a)를 포함하는 제1적층부(110)의 최하층(111)이 도금 성장의 시드 기능층이 제1단부측 수직부(111a)를 포함하는 제1적층부(110)의 최하층(111)의 상면에 구비되는 금속층은 제1단부(102) 측에서 “┗”자 측면 모양을 가지고 된다. 이후의 도금 공정을 수행하게 되면 제1적층부(110)의 제1단부(102) 측에서는 “┗”자 측면 모양을 가지는 복수개의 금속층이 형성되면서 제1적층부(110)를 구성하게 된다.
제2적층부(120)의 최하층(121)은 제1적층부(110)의 최하층(111)과 동일 금속 재질로 구성되고, 제1적층부(110)의 최하층(111)은 제2적층부(120)의 내부 측벽(122)에도 연속적으로 형성된다. 제1금속(210)과 제2금속(230)이 교번적으로 적층되어 전기 전도성 접촉핀을 구성하는 경우에 있어서는, 제1적층부(110)의 제2금속(230)과 제2적층부(120)의 제2금속(230) 사이에는 전기 전도성 접촉핀(100)의 최하층(111)을 구성하는 제1금속(210)이 구비된다. 제1금속(210)은 전기 전도성 접촉핀(100)의 하면에서 상면에 이르기까지 수직 방향으로 연장되어 구비된다.
제1적층부(110)의 최하층(111), 제2적층부(120)의 최하층(121), 제2적층부(120)의 최상층(123), 제2적층부(120)의 중간층(125) 및 제1단부측 수직부(111a)가 동일 재질의 제1금속(210)으로 구성되기 때문에 제2적층부(120)가 제1적층부(110)로 박리되어 파손되는 것을 방지할 수 있게 된다.
또한, 제1적층부(110)의 제1단부(102) 측에서 “┗”자 측면 모양을 가지는 복수개의 금속층이 형성되는 구성을 통해 제1단부(102) 측에서 전단 파괴에 의해 파손되는 것을 방지할 수 있게 된다.
한편, 제1적층부(110)를 먼저 구비하고 그 이후에 제2적층부(120)를 형성하는 것도 가능하며 본 발명의 기술적 사상에 포함되는 것이다. 이 경우에는 제1적층부(110)의 내부 측벽이 제2적층부(120) 형성시 도금 성장의 시드 기능층이 된다. 다만 본 발명의 실시예 처럼 제1단부(102)를 구성하는 제2적층부(120)를 먼저 형성하고 바디부(101)를 구성하는 제1적층부(110)를 나중에 형성하는 구성에 따르면 제2적층부(120)를 구성하는 금속층들이 평면형태로 형성되기 때문에 제1단부(102)의 전기적 또는 물리적 특성을 균일하게 할 수 있다는 점에서 유리하다.
다음으로 도 7을 참조하면, 도 7a는 전기 전도성 접촉핀(100)의 평면도이고, 도7b는 도7a의 A-A’단면도이고, 도 7c는 도7a의 B-B’단면도이며, 도 7d는 도7a의 C-C’단면도이다.
이전 단계 이후에, 몰드(10)와 시드층(20)를 제거하는 공정을 수행한다. 몰드(10)가 양극산화막 재질인 경우에는 양극산화막 재질에 선택적으로 반응하는 용액을 이용하여 몰드(10)를 제거한다. 또한 시드층(20)이 구리(Cu) 재질인 경우에는 구리(Cu)에 선택적으로 반응하는 용액을 이용하여 시드층(20)을 제거한다.
도 8a는 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀(100)의 정면 즉, 제1단부(102)의 사시도이고 도 8b는 본 발명의 바람직한 제1실시예에 따른 전기 전도성 접촉핀(100)의 배면, 즉 제2단부(103)의 사시도이다.
제2단부(103)의 적층된 금속층은 바디부(101)의 제1적층부(110)를 구성하는 금속층과 동일 수평 선상에 연속적으로 구비되는 구성인 반면에, 제1단부(102)의 제2적층부(120)는 제1적층부(110)를 구성하는 금속층과 동일 수평 선상에 구비되지 않는 구성이라는 점에서 차이가 있다.
도 8a 및 도 8b를 참조하면, 제2적층부(120)는 하면에서 상면방향으로 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230) 및 제1금속(210) 순으로 5개의 금속층이 적층되어 구성되는 구조이고, 제1적층부(110)는 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230) 및 제1금속(210) 순으로 13개의 금속층이 적층되어 구성되는 구조이다.
비록 도면에서는 제1적층부(110)를 구성하는 금속층들 간의 두께를 동일 두께로 도시하였으나 제1적층부(110)를 구성하는 금속층들 간의 두께는 서로 다를 수 있다. 제1적층부(110)를 구성하는 금속층들 중에서 어느 하나의 금속층은 다른 금속층의 두께보다 더 두꺼운 두께로 형성되거나 더 얇은 두께로 형성될 수 있다. 또한, 도면에서는 제2적층부(110)를 구성하는 금속층들 간의 두께를 동일 두께로 도시하였으나, 제2적층부(120)를 구성하는 금속층들 간의 두께는 서로 다를 수 있다. 제1적층부(110)를 구성하는 금속층들 중에서 어느 하나의 금속층은 다른 금속층의 두께보다 더 두꺼운 두께로 형성되거나 더 얇은 두께로 형성될 수 있다.
전기 전도성 접촉핀(100)의 제1단부(102)는 그 단부로 갈수록 단면적이 줄어드는 형상으로 구성될 수 있다. 하지만 이러한 경우에도 제2적층부(120)의 적층 구조는 그대로 유지된다.
제2실시예
다음으로, 본 발명에 따른 제2실시예에 대해 살펴본다. 단, 이하 설명되는 실시예들은 상기 제1실시예와 비교하여 특징적인 구성요소들을 중심으로 설명하겠으며, 제1실시예와 동일하거나 유사한 구성요소들에 대한 설명은 되도록이면 생략한다.
이하, 도 9 내지 도 17을 참조하여 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀(100)에 대해 설명한다. 도 9a는 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀(100)의 정면 사시도이고, 도9b는 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀(100)의 배면 사시도이며, 도 10내지 도 16은 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀(100)의 제조방법을 도시한 도면이고, 도 17a는 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀(100)의 제1단부의 사시도이고 도 17b는 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀(100)의 제2단부의 사시도이다.
본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀(100)은 전기 전도성 접촉핀(100)의 제2단부(103)에 제3적층부(130)를 추가로 구비한다는 점에서 제1실시예에 따른 전기 전도성 접촉핀(100)의 구성과 차이가 있다. 제2실시예에 따른 제1단부(102)에 구비되는 제2적층부(120)에 대한 구성은 제1실시예의 구성과 동일하므로, 이에 대한 구체적인 설명은 이하에서는 생략하기로 한다.
전기 전도성 접촉핀(100)은 복수개의 금속층이 적층되어 구비되는 제1적층부(110)를 포함하는 바디부(101), 복수개의 금속층이 적층되어 구비되는 제2적층부(120)를 포함하는 제1단부(102) 및 복수개의 금속층이 적층되어 구비되는 제3적층부(130)를 포함하는 제2단부(103)를 포함한다. 제1 내지 제3적층부(110, 120, 130)는 서로 다른 도금 공정에 의해 형성된다.
제1적층부(110)를 구성하는 적어도 하나의 금속층과 제3적층부(130)를 구성하는 적어도 하나의 금속층은 동일 수평 선상에 구비되지 않는다.
전기 전도성 접촉핀(100)의 제2단부(103)에 구비되는 제3적층부(130)의 적층 개수는 바디부(101)에 구비되는 제1적층부(110)의 적층 개수는 서로 다르다. 바람직하게는 전기 전도성 접촉핀(100)의 제2단부(103)에 구비되는 제3적층부(130)의 적층 개수는 바디부(101)에 구비되는 제1적층부(110)의 적층 개수보다 작은 개수로 구성된다.
제1 내지 제3적층부(110, 120, 130)의 적층 구성을 통해 전기 전도성 접촉핀(100)의 바디부(101), 제1단부(102) 및 제2단부(103)에서의 물리적 또는 전기적 특성을 서로 다르게 하는 것이 가능하다. 전기 전도성 접촉핀(100)의 바디부(101)에 함유되는 전기 전도도가 높은 금속의 함유량을 증가시킬 수 있게 되고, 전기 전도성 접촉핀(100)의 제1단부(102)에 함유되는 내마모성이 높은 금속의 함유량을 증가시킬 수 있게 되며, 전기 전도성 접촉핀(100)의 제2단부(103)에 함유되는 전기 전도도가 높은 금속의 함유량을 증가시킬 수 있게 된다. 이를 통해 바디부(101)의 전류 운반 용량(Current Carrying Capacity)을 향상시킬 수 있게 되고, 제1단부(102)의 내마모성을 향상시킬 수 있게 되며, 제2단부(103)의 아킹 발생을 방지할 수 있게 된다.
복수개의 금속층은 제1금속(210)과 제2금속(230)을 포함하여 구성될 수 있다. 제1금속(210)은 제2금속(230)에 비해 상대적으로 내마모성 또는 경도가 높은 금속이며, 제2금속(230)은 제1금속(210)에 비해 상대적으로 전기 전도도가 높은 금속으로 구성될 수 있다. 제1금속(210)은 바람직하게는, 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금 중에서 선택된 금속일 수 있으며, 제2금속(230)은 구리(Cu), 은(Ag), 금(Au) 중에서 선택된 금속일 수 있다. 여기서 제1, 2금속(210,230)은 상술한 금속 또는 합금 이외에 다른 금속 또는 합금을 포함하여 구성될 수 있으며 상술한 예시적인 재질만으로 제한되는 것은 아니다.
전기 전도성 접촉핀(100)의 내마모성을 향상시키기 위해 제1적층부(110)와 제3적층부(130)의 최하위층과 최상위층은 제1금속(210)으로 구성된다. 복수개의 금속층은 맨 아래층부터 제1금속(210), 제2금속(230), 제1금속(210) 순으로 교번적으로 적층될 수 있다. 복수개의 금속층은 최소한 3개 층으로 구성될 수 있으며, 3개층 이상의 홀 수층으로 구성될 수 있다. 다만 금속층의 개수는 이에 한정되는 것은 아니다. 제1적층부(110)와 제3적층부(120)는 제1금속(210)과 제2금속(230)이 교번적으로 적층되어 형성될 수 있으며, 이 경우 제1적층부(110)와 제3적층부(130)는 제1금속(210)과 제2금속(230)의 교번 적층의 개수가 서로 다르다.
제3적층부(130)의 길이는 100㎛ 이상 400㎛이하의 범위를 가진다. 제3적층부(130)의 길이가 100㎛ 이상 400㎛이하의 범위를 가지는 구성을 통해, 제2단부(103)를 100㎛ 이상 400㎛이하의 범위에서 갈아내더라도 제3적층부(130)가 제2단부(103)에 존재하도록 하는 것이 가능하므로 전기 전도성 접촉핀(100)의 단면 형상을 초기 상태로 유지할 수 있게 된다. 갈아내는 공정을 수행함에 있어서 더 이상 제3적층부(130)가 존재하지 않은 경우에는 새로운 전기 전도성 접촉핀(100)으로 교체하는 것이 바람직하다. 제3적층부(130)의 잔존 정도는 전기 전도성 접촉핀(100)의 측면에 노출된 제3적층부(130)의 외관을 통해 확인이 가능하다.
이러한 제2실시예에 따른 전기 전도성 접촉핀(100)은 제1내지 제3적층부(110, 120, 130)를 몰드를 이용하여 각각 도금하여 제조된다. 이하에서는 도 10 내지 도 16을 참조하여 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀(100)의 제조방법에 대해 설명한다.
도 10을 참조하면, 도 10a는 제1내부공간(11)이 구비된 몰드(10)의 평면도이고, 도10b는 도10a의 A-A’단면도이고, 도 10c는 도10a의 B-B’단면도이며, 도 10d는 도10a의 C-C’단면도이고, 도10e는 도10a의 D-D’단면도이다.
도 10를 참조하면, 몰드(10)에는 제1내부 공간(11)이 형성되고 있고, 몰드(10)의 하부에는 시드층(20)이 구비되어 있다.
본 발명의 바람직한 실시예에 따른 전기 전도성 접촉핀(100)은 포토 레지스트 몰드 대신에 양극산화막 재질의 몰드(10)를 이용하여 제조된다는 점에서 포토 레지스트 몰드로는 구현하는데 한계가 있었던 형상의 정밀도, 미세 형상의 구현의 효과를 발휘할 수 있게 된다.
몰드(10)의 하면에는 시드층(20)이 구비된다. 시드층(20)은 몰드(10)에 제1내부 공간(11)을 형성하기 이전에 몰드(10)의 하면에 구비될 수 있다. 한편 몰드(10)의 하부에는 지지기판(미도시)이 형성되어 몰드(10)의 취급성을 향상시킬 수 있다. 또한 이 경우 지지기판(미도시)의 상면에 시드층(20)을 형성하고 제1내부 공간(11)이 형성된 몰드(10)을 지지기판(미도시)에 결합하여 사용할 수도 있다. 시드층(20)은 구리(Cu)재질로 형성될 수 있고, 증착 방법에 의해 형성될 수 있다. 시드층(20)은 제2적층부(120)를 전기 도금법을 이용하여 형성할 때 제2적층부(120)의 도금 품질을 향상시키기 위해 사용된다.
제1내부 공간(11)은 양극산화막 재질의 몰드(10)을 습식 에칭하여 형성될 수 있다. 이를 위해 몰드(10)의 상면에 포토 레지스트를 구비하고 이를 패터닝한 다음, 패터닝되어 오픈된 영역의 양극산화막이 에칭 용액과 반응하여 제1내부 공간(11)이 형성될 수 있다. 구체적으로 설명하면, 제1내부 공간(11)을 형성하기 전의 몰드(10)의 상면에 감광성 재료를 구비한 다음 노광 및 현상 공정이 수행될 수 있다. 감광성 재료는 노광 및 현상 공정에 의해 오픈영역을 형성하면서 적어도 일부가 패터닝되어 제거될 수 있다. 양극산화막 재질의 몰드(10)는 패터닝 과정에 의해 감광성 재료가 제거된 오픈영역을 통해 에칭 공정이 수행되며, 에칭 용액에 의해 내부 공간(11)에 대응되는 위치의 양극산화막이 제거되어 제1내부 공간(11)을 형성하게 된다.
다음으로 도 11을 참조하면, 도 11a는 제1내부공간(11)에 제2적층부(120)를 형성한 몰드(10)의 평면도이고, 도11b는 도11a의 A-A’단면도이고, 도 11c는 도11a의 B-B’단면도이며, 도 11d는 도11a의 C-C’단면도이고, 도 11e는 도11a의 D-D’단면도이다.
몰드(10)의 제1내부 공간(11)에 전기 도금 공정을 수행하여 제2적층부(120)를 형성하는 단계를 수행한다. 제2적층부(120)는 복수회의 전기 도금 공정을 수행하여 전기 전도성 접촉핀(100)의 두께 방향으로 금속층이 복수개가 적층되어 형성된다. 제2적층부(120)는 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금, 구리(Cu), 은(Ag), 금(Au) 중에서 적어도 2개 이상의 금속이 적층되어 구비된다. 예를 들어, 팔라듐-코발트(palladium-cobalt, PdCo) 합금 재질의 제1금속(210)과 구리(Cu) 재질의 제2금속(230)이 교번적으로 적층되어 형성될 수 있다. 여기서 제1금속(210)은 전기 전도성 접촉핀(100)의 제1단부(102)의 내마모성이 향상될 수 있도록 하며, 제2금속(230)은 전기 전도성 접촉핀(100)의 제1단부(102)의 전기 전도성이 향상될 수 있도록 한다. 이를 통해 제1금속(210)만으로 구성되는 것에 대비하여 전기 전도성 접촉핀(100)의 전류 허용 용량을 증대시킬 수 있게 된다.
도금 공정이 완료되면 평탄화 공정이 수행될 수 있다. 화학적 기계적 연마(CMP) 공정을 통해 몰드(10)의 상면으로 돌출된 금속을 제거하면서 평탄화시킨다.
다음으로 도 12를 참조하면, 도 12a는 제3내부공간에 제3적층부(130)를 형성한 몰드(10)의 평면도이고, 도12b는 도12a의 A-A’단면도이고, 도 12c는 도12a의 B-B’단면도이며, 도 12d는 도12a의 C-C’단면도이고, 도 12e는 도12a의 D-D’단면도이다.
몰드(10)의 일부를 제거하는 공정을 수행하여 몰드(10)에 제3내부 공간을 형성한다. 제3내부 공간은 제2단부(103)에 대응되는 위치에 형성되며, 앞서 제1내부 공간(11)을 형성하는 공정과 동일한 공정으로 형성될 수 있다.
몰드(10)의 제3내부 공간에 전기 도금 공정을 수행하여 제3적층부(130)를 형성하는 단계를 수행한다. 제3적층부(130)는 복수회의 전기 도금 공정을 수행하여 전기 전도성 접촉핀(100)의 두께 방향으로 금속층이 복수개가 적층되어 형성된다. 제3적층부(130)는 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금, 구리(Cu), 은(Ag), 금(Au) 중에서 적어도 2개 이상의 금속이 적층되어 구비된다. 예를 들어, 팔라듐-코발트(palladium-cobalt, PdCo) 합금 재질의 제1금속(210)과 구리(Cu) 및 금(Au) 재질의 제2금속(230)이 적층되어 형성될 수 있다. 도 12에 도시된 적층 구조는, 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 구리(Cu), 금(Au), 구리(Cu) 및 팔라듐-코발트(palladium-cobalt, PdCo) 합금 순으로 적층된 구조이다. 여기서 제1금속(210)은 전기 전도성 접촉핀(100)의 제2단부(102)의 내마모성이 향상될 수 있도록 하며, 제2금속(230)은 전기 전도성 접촉핀(100)의 제2단부(102)의 전기 전도성이 향상될 수 있도록 한다. 특히 중앙 위치에 금(Au)를 함유함으로써 제2단부(103)의 아킹 발생을 보다 효과적으로 방지할 수 있게 된다.
도금 공정이 완료되면 평탄화 공정이 수행될 수 있다. 화학적 기계적 연마(CMP) 공정을 통해 몰드(10)의 상면으로 돌출된 금속을 제거하면서 평탄화시킨다.
다음으로 도 13을 참조하면, 도 13a는 몰드(10)의 일부를 제거하여 제2내부공간(12)을 형성한 몰드(10)의 평면도이고, 도13b는 도13a의 A-A’단면도이고, 도 13c는 도13a의 B-B’단면도이며, 도 13d는 도13a의 C-C’단면도이고, 도 13e는 도 13a의 D-D’단면도이다.
몰드(10)의 일부를 제거하는 공정을 수행한다. 몰드(10)의 일부를 제거하여 제2내부 공간(12)를 몰드(10)에 형성한다. 구체적으로 설명하면, 몰드(10)의 상면에 감광성 재료를 구비한 다음 노광 및 현상 공정이 수행될 수 있다. 감광성 재료는 노광 및 현상 공정에 의해 오픈영역을 형성하면서 적어도 일부가 패터닝되어 제거될 수 있다. 패터닝 과정에 의해 감광성 재료가 제거된 오픈영역을 통해 에칭 공정이 수행되며, 에칭 용액에 의해 몰드(10)의 일부가 제거되어 제2내부 공간(12)을 형성하게 된다.
제2내부 공간(12)의 2개의 측면으로는 몰드(10)가 노출되고, 2개이 측면으로는 제2적층부(120) 및 제3적층부(130)가 노출되게 된다.
다음으로 도 14를 참조하면, 도 14a는 제2내부 공간(12)에 제1적층부(110)를 형성한 몰드(10)의 평면도이고, 도14b는 도14a의 A-A’단면도이고, 도 14c는 도14a의 B-B’단면도이며, 도 14d는 도14a의 C-C’단면도이고, 도 14e는 도 14a의 D-D’단면도이다.
제1적층부(110)를 형성하는 단계를 수행한다. 이전 단계에서 형성된 제2내부 공간(12)에 전기 도금 공정을 이용하여 제1적층부(110)를 형성한다.
제1적층부(110)는 이전 단계에서 제작된 제2적층부(120) 및 제3적층부(130)와 일체화된다. 앞서 설명한 바와 같이 제2내부 공간(12)의 일 측면에는 제2적층부(120)가 노출되는데 이 일 측면에서 제1적층부(110)는 제2적층부(120)와 일체화된다. 또한 제2내부 공간(12)의 타 측면에는 제3적층부(130)가 노출되는데 이 타 측면에서 제1적층부(110)는 제3적층부(130)와 일체화된다.
제1적층부(110)는 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금, 구리(Cu), 은(Ag), 금(Au) 중에서 적어도 2개 이상의 금속이 적층되어 구비된다. 예를 들어, 팔라듐-코발트(palladium-cobalt, PdCo) 합금 재질의 제1금속(210)과 구리(Cu) 재질의 제2금속(230)이 교번적으로 적층되어 형성될 수 있다. 여기서 제1금속(210)은 전기 전도성 접촉핀(100)의 바디부(101)의 탄성 변형이 향상될 수 있도록 하며, 제2금속(230)은 전기 전도성 접촉핀(100)의 바디부(101)의 전기 전도성이 향상될 수 있도록 한다.
도 15는 도 14의 점선 부분(Z1, Z2)을 확대한 도면이다. 도 15는 도 14의 도금과정에 따른 금속층의 형성 구조를 보다 구체적으로 보여주는 도면이다. 도 15 및 도 17에 도시된 금속층의 “┗”및 “┛”형성 구조는 제2실시예의 다른 도면들에서는 설명의 편의를 위해 생략하기로 한다.
제1적층부(110)는 제2적층부(120)와 제3적층부(130)가 구비된 이후에 형성되기 때문에, 제1적층부(110)를 도금으로 형성함에 있어서 하부의 시드층(20), 제2적층부(120)의 내부 측벽(122) 및 제3적층부(130)의 내부 측벽(132)이 도금 성장의 시드 기능층이 된다. 이로 인해 제1적층부(110)의 최하위층(111)은 제2적층부(120)의 내부 측벽(122) 및 제3적층부(130)의 내부 측벽(132)에도 연속적으로 형성된다. 제1적층부(110)의 최하위층(111)은 제2적층부(120)의 내부 측벽(122)을 따라 수직방향으로 연장되어 구비되는 제1단부측 수직부(111a)를 구비하고, 제3적층부(130)의 내부 측벽(132)을 따라 수직방향으로 연장되어 구비되는 제2단부측 수직부(111b)를 구비한다.
제1적층부(110)의 최하층(111)은 제2적층부(120)의 최하층(121) 및 제3적층부(130)의 최하층(131)와 서로 동일 두께로 형성되지 않지만, 제1적층부(110)의 최하층(111)은 제2적층부(120)의 최하층(121) 및 제3적층부(130)와 서로 동일 재질로 형성된다.
제1단부측 수직부(111a) 및 제2단부측 수직부(111b)를 포함하는 제1적층부(110)의 최하층(111)이 형성된 이후에, 후속 도금 공정을 수행하게 되면, 제1단부측 수직부(111a) 및 제2단부측 수직부(111b)를 포함하는 제1적층부(110)의 최하층(111)이 도금 성장의 시드 기능층이 되므로 제1단부측 수직부(111a) 및 제2단부측 수직부(111b)를 포함하는 제1적층부(110)의 최하층(111)의 상면에 구비되는 금속층은 제1단부(102) 측에서 “┗”자 측면 모양을 가지고 되고, 제2단부(103) 측에서는 “┛”자 측면 모양을 가지게 된다. 이후의 도금 공정을 수행하게 되면 제1적층부(110)의 제1단부(102) 측에서는 “┗”자 측면 모양을 가지는 복수개의 금속층이 형성되면서 제1적층부(110)를 구성하게 된다.
제2적층부(120)의 최하층(121) 및 제3적층부(130)의 최하층(131)은 제1적층부(110)의 최하층(111)과 동일 금속 재질로 구성되고, 제1적층부(110)의 최하층(111)은 제2적층부(120)의 내부 측벽(122) 및 제3적층부(120)의 내부 측벽(132)에도 연속적으로 형성된다. 제1금속(210)과 제2금속(230)이 적층되어 전기 전도성 접촉핀을 구성하는 경우에 있어서는, 제1적층부(110)의 제2금속(230)과 제2적층부(120)의 제2금속(230) 사이에는 전기 전도성 접촉핀(100)의 최하층(111)을 구성하는 제1금속(210)이 구비된다. 제1금속(210)은 전기 전도성 접촉핀(100)의 하면에서 상면에 이르기까지 수직 방향으로 연장되어 구비된다. 또한, 제1적층부(110)의 제2금속(230)과 제3적층부(130)의 제2금속(230) 사이에는 전기 전도성 접촉핀(100)의 최하층(111)을 구성하는 제1금속(210)이 구비된다. 제1금속(210)은 전기 전도성 접촉핀(100)의 하면에서 상면에 이르기까지 수직 방향으로 연장되어 구비된다.
제1적층부(110)의 최하층(111), 제2적층부(120)의 최하층(121), 제2적층부(120)의 최상층(123), 제3적층부(130)의 최하층(131) 및 제3적층부(120)의 최상층(133)은 서로 동일 재질의 제1금속(210)으로 구성되기 때문에 제2적층부(120) 및 제3적층부(130)가 제1적층부(110)로 박리되어 파손되는 것을 방지할 수 있게 된다.
또한, 제1적층부(110)의 제1단부(102) 측에서 “┗”자 측면 모양을 가지는 복수개의 금속층이 형성되는 구성을 통해 제1단부(102) 측에서 전단 파괴에 의해 파손되는 것을 방지할 수 있게 되고, 제1적층부(110)의 제2단부(103) 측에서 “┛”자 측면 모양을 가지는 복수개의 금속층이 형성되는 구성을 통해 제2단부(103) 측에서 전단 파괴에 의해 파손되는 것을 방지할 수 있게 된다.
한편, 제1적층부(110)를 먼저 구비하고 그 이후에 제2적층부(120)와 제3적층부(130)를 형성하는 것도 가능하다. 이 경우에는 제1적층부(110)의 내부 측벽이 제2적층부(120) 또는 제3적층부 형성시 도금 성장의 시드 기능층이 된다.
다음으로 도 16을 참조하면, 도 16a는 전기 전도성 접촉핀(100)의 평면도이고, 도16b는 도16a의 A-A’단면도이고, 도 16c는 도16a의 B-B’단면도이며, 도 16d는 도16a의 C-C’단면도이고, 도 16e는 도 16a의 D-D’단면도이다.
이전 단계 이후에, 몰드(10)와 시드층(20)를 제거하는 공정을 수행한다. 몰드(10)가 양극산화막 재질인 경우에는 양극산화막 재질에 선택적으로 반응하는 용액을 이용하여 몰드(10)를 제거한다. 또한 시드층(20)이 구리(Cu) 재질인 경우에는 구리(Cu)에 선택적으로 반응하는 용액을 이용하여 시드층(20)을 제거한다.
도 17a는 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀(100)의 정면 즉, 제1단부(102)의 사시도이고 도 17b는 본 발명의 바람직한 제2실시예에 따른 전기 전도성 접촉핀(100)의 배면, 즉 제2단부(103)의 사시도이다.
제1단부(102)의 제2적층부(120)는 제1적층부(110)를 구성하는 금속층과 동일 수평 선상에 구비되지 않고, 제2단부(103)의 제3적층부(130)는 구성하는 금속층과 동일 수평 선상에 구비되지 않는다.
도 17a 및 도 17b를 참조하면, 제1적층부(110)는 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230) 및 제1금속(210) 순으로 13개의 금속층이 적층되어 구성되는 구조이다. 제2적층부(120)와 제3적층부(130)는 하면에서 상면방향으로 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230) 및 제1금속(210) 순으로 5개의 금속층이 적층되어 구성되는 구조이다. 제2적층부(120)를 구성하는 제2금속(230)과 제3적층부(130)를 구성하는 제2금속(230)은 서로 다를 수 있다. 예를 들어 제2적층부(120)를 구성하는 제2금속(230)은 구리(Cu)일 수 있고, 제3적층부(130)를 구성하는 제2금속(230)은 구리(Cu)와 금(Au)일 수 있다.
비록 도면에서는 제1적층부(110)를 구성하는 금속층들 간의 두께를 동일 두께로 도시하였으나 제1적층부(110)를 구성하는 금속층들 간의 두께는 서로 다를 수 있다. 제1적층부(110)를 구성하는 금속층들 중에서 어느 하나의 금속층은 다른 금속층의 두께보다 더 두꺼운 두께로 형성되거나 더 얇은 두께로 형성될 수 있다. 또한, 도면에서는 제2적층부(110)와 제3적층부(130)를 구성하는 금속층들 간의 두께를 동일 두께로 도시하였으나, 제2적층부(120) 와 제3적층부(130)를 구성하는 금속층들 간의 두께는 서로 다를 수 있다. 제1적층부(110)를 구성하는 금속층들 중에서 어느 하나의 금속층은 다른 금속층의 두께보다 더 두꺼운 두께로 형성되거나 더 얇은 두께로 형성될 수 있다.
전기 전도성 접촉핀(100)의 제1단부(102)와 제2단부(103)는 그 단부로 갈수록 단면적이 줄어드는 형상으로 구성될 수 있다. 하지만 이러한 경우에도 제2적층부(120)와 제3적층부(130)의 적층 구조는 그대로 유지된다.
제3실시예
다음으로, 본 발명에 따른 제3실시예에 대해 살펴본다. 단, 이하 설명되는 실시예들은 상기 제1실시예와 비교하여 특징적인 구성요소들을 중심으로 설명하겠으며, 제1실시예와 동일하거나 유사한 구성요소들에 대한 설명은 되도록이면 생략한다.
이하, 도 18 내지 도 26을 참조하여 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀(100)에 대해 설명한다. 도 18a는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀(100)의 정면 사시도이고, 도18b는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀(100)의 배면 사시도이며, 도 19내지 도 25는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀(100)의 제조방법을 도시한 도면이고, 도 26a는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀(100)의 제1단부의 사시도이고 도 26b는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀(100)의 제2단부의 사시도이다.
제3실시예에 따른 제2적층부(120)와 제3적층부(130)는 전기 전도성 접촉핀(100)의 내측으로 전기 전도성 접촉핀(100)의 길이방향을 따라 연장되어 형성되는 내측 연장부(310)와, 전기 전도성 접촉핀(100)의 외측으로 전기 전도성 접촉핀(100)의 길이방향을 따라 연장되어 전기 전도성 접촉핀(100)의 단부측으로 돌출되어 형성되는 외측 연장부(320)를 포함한다.
보다 구체적으로 제2적층부(120)는 전기 전도성 접촉핀(100)의 내측으로 전기 전도성 접촉핀(100)의 길이방향을 따라 연장되어 형성되는 제1내측 연장부(310a)와, 제1내측 연장부(310a)와 연속되어 전기 전도성 접촉핀(100)의 외측으로 전기 전도성 접촉핀(100)의 길이방향을 따라 연장되어 전기 전도성 접촉핀(100)의 단부측으로 돌출되어 형성되는 제1외측 연장부(320a)를 포함한다. 또한, 제3적층부(130)는 전기 전도성 접촉핀(100)의 내측으로 전기 전도성 접촉핀(100)의 길이방향을 따라 연장되어 형성되는 제2내측 연장부(310b)와, 제2내측 연장부(310b)와 연속되어 전기 전도성 접촉핀(100)의 외측으로 전기 전도성 접촉핀(100)의 길이방향을 따라 연장되어 전기 전도성 접촉핀(100)의 단부측으로 돌출되어 형성되는 제2외측 연장부(320b)를 포함한다.
전기 전도성 접촉핀(100)의 외측 연장부(320)는 100㎛ 이상 400㎛이하의 길이를 가진다. 갈아내는 공정에 의해 제1단부(111)가 100㎛ 이상 400㎛이하의 길이로 짧아지더라도 동일한 단면 구조가 구현된다. 이러한 구성을 통해 제1단부(111)를 100㎛ 이상 400㎛이하의 길이 범위내에서 갈아서 재사용하는 것이 가능하게 된다.
이하에서는 도 19 내지 도 25를 참조하여 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀(100)의 제조방법에 대해 설명한다.
도 19를 참조하면, 도 19a는 제1내부공간(11) 및 제3내부공간(13)이 구비된 몰드(10)의 평면도이고, 도19b는 도19a의 A-A’단면도이고, 도 19c는 도19a의 B-B’단면도이며, 도 19d는 도19a의 C-C’단면도이고, 도19e는 도19a의 D-D’단면도이다.
도 19를 참조하면, 몰드(10)에는 제1내부 공간(11) 및 제3내부 공간(13)이 형성되고 있고, 몰드(10)의 하부에는 시드층(20)이 구비되어 있다.
본 발명의 바람직한 실시예에 따른 전기 전도성 접촉핀(100)은 포토 레지스트 몰드 대신에 양극산화막 재질의 몰드(10)를 이용하여 제조된다는 점에서 포토 레지스트 몰드로는 구현하는데 한계가 있었던 형상의 정밀도, 미세 형상의 구현의 효과를 발휘할 수 있게 된다.
몰드(10)의 하면에는 시드층(20)이 구비된다. 시드층(20)은 몰드(10)에 제1내부 공간(11) 및 제3내부 공간(13)을 형성하기 이전에 몰드(10)의 하면에 구비될 수 있다. 한편 몰드(10)의 하부에는 지지기판(미도시)이 형성되어 몰드(10)의 취급성을 향상시킬 수 있다. 또한 이 경우 지지기판(미도시)의 상면에 시드층(20)을 형성하고 제1내부 공간(11) 및 제3내부 공간(13)이 형성된 몰드(10)을 지지기판(미도시)에 결합하여 사용할 수도 있다. 시드층(20)은 구리(Cu)재질로 형성될 수 있고, 증착 방법에 의해 형성될 수 있다. 시드층(20)은 제2적층부(120)와 제3적층부(130)를 전기 도금법을 이용하여 형성할 때 제2적층부(120)와 제3적층부(130)의 도금 품질을 향상시키기 위해 사용된다.
제1내부 공간(11) 및 제3내부 공간(13)은 양극산화막 재질의 몰드(10)을 습식 에칭하여 동시에 형성될 수 있다. 이를 위해 몰드(10)의 상면에 포토 레지스트를 구비하고 이를 패터닝한 다음, 패터닝되어 오픈된 영역의 양극산화막이 에칭 용액과 반응하여 제1내부 공간(11) 및 제3내부 공간(13)이 형성될 수 있다. 구체적으로 설명하면, 제1내부 공간(11) 및 제3내부 공간(13)을 형성하기 전의 몰드(10)의 상면에 감광성 재료를 구비한 다음 노광 및 현상 공정이 수행될 수 있다. 감광성 재료는 노광 및 현상 공정에 의해 오픈영역을 형성하면서 적어도 일부가 패터닝되어 제거될 수 있다. 양극산화막 재질의 몰드(10)는 패터닝 과정에 의해 감광성 재료가 제거된 오픈영역을 통해 에칭 공정이 수행되며, 에칭 용액에 의해 내부 공간(11)에 대응되는 위치의 양극산화막이 제거되어 제1내부 공간(11) 및 제3내부 공간(13)을 동시에 형성하게 된다.
다음으로 도 20을 참조하면, 도 20a는 제1내부 공간(11) 및 제3내부 공간(13)에 제2적층부(120) 및 제3적층부(130)를 형성한 몰드(10)의 평면도이고, 도20b는 도20a의 A-A’단면도이고, 도 20c는 도20a의 B-B’단면도이며, 도 20d는 도20a의 C-C’단면도이고, 도 20e는 도20a의 D-D’단면도이다.
몰드(10)의 제1내부 공간(11) 및 제3내부 공간(13)에 전기 도금 공정을 수행하여 제2적층부(120)와 제3적층부(130)를 형성하는 단계를 수행한다. 제2적층부(120)와 제3적층부(130)는 복수회의 전기 도금 공정을 수행하여 전기 전도성 접촉핀(100)의 두께 방향으로 금속층이 복수개가 적층되어 형성된다. 제2적층부(120)는 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금, 구리(Cu), 은(Ag), 금(Au) 중에서 적어도 2개 이상의 금속이 적층되어 구비된다. 예를 들어, 팔라듐-코발트(palladium-cobalt, PdCo) 합금 재질의 제1금속(210)과 구리(Cu) 재질의 제2금속(230)이 교번적으로 적층되어 형성될 수 있다. 여기서 제1금속(210)은 전기 전도성 접촉핀(100)의 제1단부(102)와 제2단부(103)의 내마모성이 향상될 수 있도록 하며, 제2금속(230)은 전기 전도성 접촉핀(100)의 제1단부(102)와 제2단부(103)의 전기 전도성이 향상될 수 있도록 한다. 이를 통해 제1금속(210)만으로 단부를 구성되는 것에 대비하여 전기 전도성 접촉핀(100)의 전류 허용 용량을 증대시킬 수 있게 된다.
도금 공정이 완료되면 평탄화 공정이 수행될 수 있다. 화학적 기계적 연마(CMP) 공정을 통해 몰드(10)의 상면으로 돌출된 금속을 제거하면서 평탄화시킨다.
다음으로 도 21을 참조하면, 도 21a는 몰드(10)의 일부를 제거하여 제2내부공간(12)을 형성한 몰드(10)의 평면도이고, 도21b는 도21a의 A-A’단면도이고, 도 21c는 도21a의 B-B’단면도이며, 도 21d는 도21a의 C-C’단면도이고, 도 21e는 도 21a의 D-D’단면도이다.
몰드(10)의 일부를 제거하는 공정을 수행한다. 몰드(10)의 일부를 제거하여 제2내부 공간(12)를 몰드(10)에 형성한다. 구체적으로 설명하면, 몰드(10)의 상면에 감광성 재료를 구비한 다음 노광 및 현상 공정이 수행될 수 있다. 감광성 재료는 노광 및 현상 공정에 의해 오픈영역을 형성하면서 적어도 일부가 패터닝되어 제거될 수 있다. 패터닝 과정에 의해 감광성 재료가 제거된 오픈영역을 통해 에칭 공정이 수행되며, 에칭 용액에 의해 몰드(10)의 일부가 제거되어 제2내부 공간(12)을 형성하게 된다.
제2내부 공간(12)은 제2적층부(120)와 제3적층부(130)의 적어도 일부를 감싸는 형태로 구성된다.
다음으로 도 22를 참조하면, 도 22a는 제2내부 공간(12)에 제1적층부(110)를 형성한 몰드(10)의 평면도이고, 도22b는 도22a의 A-A’단면도이고, 도 22c는 도22a의 B-B’단면도이며, 도 22d는 도22a의 C-C’단면도이고, 도 22e는 도 22a의 D-D’단면도이다.
제1적층부(110)를 형성하는 단계를 수행한다. 이전 단계에서 형성된 제2내부 공간(12)에 전기 도금 공정을 이용하여 제1적층부(110)를 형성한다.
제1적층부(110)는 이전 단계에서 제작된 제2적층부(120) 및 제3적층부(130)와 일체화된다. 앞서 설명한 바와 같이 제2내부 공간(12)의 적어도 일부 측면에는 제2적층부(120)가 노출되는데 이 일부 측면에서 제1적층부(110)는 제2적층부(120)와 일체화된다. 또한 제2내부 공간(12)의 적어도 일부 측면에는 제3적층부(130)가 노출되는데 이 일부 측면에서 제1적층부(110)는 제3적층부(130)와 일체화된다.
제1적층부(110)는 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금, 구리(Cu), 은(Ag), 금(Au) 중에서 적어도 2개 이상의 금속이 적층되어 구비된다. 예를 들어, 팔라듐-코발트(palladium-cobalt, PdCo) 합금 재질의 제1금속(210)과 구리(Cu) 재질의 제2금속(230)이 교번적으로 적층되어 형성될 수 있다. 여기서 제1금속(210)은 전기 전도성 접촉핀(100)의 바디부(101)의 탄성 변형이 향상될 수 있도록 하며, 제2금속(230)은 전기 전도성 접촉핀(100)의 바디부(101)의 전기 전도성이 향상될 수 있도록 한다.
도 23은 도 22의 점선 부분(Z1, Z2)을 확대한 도면이다. 도 23은 도 22의 도금과정에 따른 금속층의 형성 구조를 보다 구체적으로 보여주는 도면이다. 도 23, 도 24 및 도 26에 도시된 금속층의 “┗”및 “┛”형성 구조는 제3실시예의 다른 도면들에서는 설명의 편의를 위해 생략하기로 한다.
제1적층부(110)는 제2적층부(120)와 제3적층부(130)가 구비된 이후에 형성되기 때문에, 제1적층부(110)를 도금으로 형성함에 있어서 하부의 시드층(20), 제2적층부(120)의 내부 측벽(122) 및 제3적층부(130)의 내부 측벽(132)이 도금 성장의 시드 기능층이 된다. 이로 인해 제1적층부(110)의 최하위층(111)은 제2적층부(120)의 내부 측벽(122) 및 제3적층부(130)의 내부 측벽(132)에도 연속적으로 형성된다. 제1적층부(110)의 최하위층(111)은 제2적층부(120)의 내부 측벽(122)을 따라 수직방향으로 연장되어 구비되는 제1단부측 수직부(111a)를 구비하고, 제3적층부(130)의 내부 측벽(132)을 따라 수직방향으로 연장되어 구비되는 제2단부측 수직부(111b)를 구비한다.
제1적층부(110)의 최하층(111)은 제2적층부(120)의 최하층(121) 및 제3적층부(130)의 최하층(131)와 서로 동일 두께로 형성되지 않지만, 제1적층부(110)의 최하층(111)은 제2적층부(120)의 최하층(121) 및 제3적층부(130)와 서로 동일 재질로 형성된다.
제1단부측 수직부(111a) 및 제2단부측 수직부(111b)를 포함하는 제1적층부(110)의 최하층(111)이 형성된 이후에, 후속 도금 공정을 수행하게 되면, 제1단부측 수직부(111a) 및 제2단부측 수직부(111b)를 포함하는 제1적층부(110)의 최하층(111)이 도금 성장의 시드 기능층이 되므로 제1단부측 수직부(111a) 및 제2단부측 수직부(111b)를 포함하는 제1적층부(110)의 최하층(111)의 상면에 구비되는 금속층은 제1단부(102) 측에서 “┗”자 측면 모양을 가지고 되고, 제2단부(103) 측에서는 “┛”자 측면 모양을 가지게 된다. 이후의 도금 공정을 수행하게 되면 제1적층부(110)의 제1단부(102) 측에서는 “┗”자 측면 모양을 가지는 복수개의 금속층이 형성되면서 제1적층부(110)를 구성하게 된다.
제2적층부(120)의 최하층(121) 및 제3적층부(130)의 최하층(131)은 제1적층부(110)의 최하층(111)과 동일 금속 재질로 구성되고, 제1적층부(110)의 최하층(111)은 제2적층부(120)의 내부 측벽(122) 및 제3적층부(120)의 내부 측벽(132)에도 연속적으로 형성된다. 제1금속(210)과 제2금속(230)이 적층되어 전기 전도성 접촉핀을 구성하는 경우에 있어서는, 제1적층부(110)의 제2금속(230)과 제2적층부(120)의 제2금속(230) 사이에는 전기 전도성 접촉핀(100)의 최하층(111)을 구성하는 제1금속(210)이 구비된다. 제1금속(210)은 전기 전도성 접촉핀(100)의 하면에서 상면에 이르기까지 수직 방향으로 연장되어 구비된다. 또한, 제1적층부(110)의 제2금속(230)과 제3적층부(130)의 제2금속(230) 사이에는 전기 전도성 접촉핀(100)의 최하층(111)을 구성하는 제1금속(210)이 구비된다. 제1금속(210)은 전기 전도성 접촉핀(100)의 하면에서 상면에 이르기까지 수직 방향으로 연장되어 구비된다.
제1적층부(110)의 최하층(111), 제2적층부(120)의 최하층(121), 제2적층부(120)의 최상층(123), 제3적층부(130)의 최하층(131) 및 제3적층부(120)의 최상층(133)은 서로 동일 재질의 제1금속(210)으로 구성되기 때문에 제2적층부(120) 및 제3적층부(130)가 제1적층부(110)로 박리되어 파손되는 것을 방지할 수 있게 된다.
또한, 제1적층부(110)의 제1단부(102) 측에서 “┗”자 측면 모양을 가지는 복수개의 금속층이 형성되는 구성을 통해 제1단부(102) 측에서 전단 파괴에 의해 파손되는 것을 방지할 수 있게 되고, 제1적층부(110)의 제2단부(103) 측에서 “┛”자 측면 모양을 가지는 복수개의 금속층이 형성되는 구성을 통해 제2단부(103) 측에서 전단 파괴에 의해 파손되는 것을 방지할 수 있게 된다.
도 24은 도 22의 점선 부분(Z3)을 확대한 도면이다. 도 24 도 22의 도금과정에 따른 금속층의 형성 구조를 보다 구체적으로 보여주는 도면이다.
도 24에 도시된 바와 같이, 제1적층부(110)을 구성하는 금속층들은 제2적층부(120)를 감싸는 형태로 형성된다. 마찬가지로 제1적층부(110)를 구성하는 금속층들은 제3적층부(130)를 감싸는 형태로 형성된다.
다음으로 도 25를 참조하면, 도 25a는 전기 전도성 접촉핀(100)의 평면도이고, 도25b는 도25a의 A-A’단면도이고, 도 25c는 도25a의 B-B’단면도이며, 도 25d는 도25a의 C-C’단면도이고, 도 25e는 도 16a의 D-D’단면도이다.
이전 단계 이후에, 몰드(10)와 시드층(20)를 제거하는 공정을 수행한다. 몰드(10)가 양극산화막 재질인 경우에는 양극산화막 재질에 선택적으로 반응하는 용액을 이용하여 몰드(10)를 제거한다. 또한 시드층(20)이 구리(Cu) 재질인 경우에는 구리(Cu)에 선택적으로 반응하는 용액을 이용하여 시드층(20)을 제거한다.
도 26a는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀(100)의 정면 즉, 제1단부(102)의 사시도이고 도 26b는 본 발명의 바람직한 제3실시예에 따른 전기 전도성 접촉핀(100)의 배면, 즉 제2단부(103)의 사시도이다.
제1단부(102)의 제2적층부(120)는 제1적층부(110)를 구성하는 금속층과 동일 수평 선상에 구비되지 않고, 제2단부(103)의 제3적층부(130)는 구성하는 금속층과 동일 수평 선상에 구비되지 않는다.
도 26a 및 도 26b를 참조하면, 제1적층부(110)는 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230) 및 제1금속(210) 순으로 13개의 금속층이 적층되어 구성되는 구조이다. 제2적층부(120)와 제3적층부(130)는 하면에서 상면방향으로 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230) 및 제1금속(210) 순으로 5개의 금속층이 적층되어 구성되는 구조이다.
제2적층부(120)는 전기 전도성 접촉핀(100)의 내측으로 전기 전도성 접촉핀(100)의 길이방향을 따라 연장되어 형성되는 제1내측 연장부(310a)와, 제1내측 연장부(310a)와 연속되어 전기 전도성 접촉핀(100)의 외측으로 전기 전도성 접촉핀(100)의 길이방향을 따라 연장되어 전기 전도성 접촉핀(100)의 단부측으로 돌출되어 형성되는 제1외측 연장부(320a)를 포함한다. 또한, 제3적층부(130)는 전기 전도성 접촉핀(100)의 내측으로 전기 전도성 접촉핀(100)의 길이방향을 따라 연장되어 형성되는 제2내측 연장부(310b)와, 제2내측 연장부(310b)와 연속되어 전기 전도성 접촉핀(100)의 외측으로 전기 전도성 접촉핀(100)의 길이방향을 따라 연장되어 전기 전도성 접촉핀(100)의 단부측으로 돌출되어 형성되는 제2외측 연장부(320b)를 포함한다.
제1내측 연장부(310a)와 제1외측 연장부(320a)로 구성되는 제2적층부(120)는 제1적층부(110)를 구성하는 금속층들이 겹겹이 차례대로 감싸는 형태로 구성되고, 제2내측 연장부(310b)와 제2외측 연장부(320b)로 구성되는 제3적층부(130) 역시 제1적층부(100)를 구성하는 금속층들이 겹겹이 차례대로 감싸는 형태로 구성된다.
이를 통해 제2,3적층부(120,130)와 제1적층부(110)간의 결합 강도를 향상시키고 제1,2단부(102,103)에서의 전기적 또는 물리적 특성을 향상시킬 수 있게 된다.
제4실시예
다음으로, 본 발명에 따른 제4실시예에 대해 살펴본다. 단, 이하 설명되는 실시예들은 상기 제1실시예와 비교하여 특징적인 구성요소들을 중심으로 설명하겠으며, 제1실시예와 동일하거나 유사한 구성요소들에 대한 설명은 되도록이면 생략한다.
이하, 도 27 내지 도 34를 참조하여 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀(100)에 대해 설명한다. 도 27a는 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀(100)의 정면 사시도이고, 도27b는 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀(100)의 배면 사시도이며, 도 28내지 도 33은 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀(100)의 제조방법을 도시한 도면이고, 도 34a는 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀(100)의 제1단부의 사시도이고 도 34b는 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀(100)의 제2단부의 사시도이다.
제4실시예에 따른 전기 전도성 접촉핀(100)은, 복수개의 금속층이 적층되어 구비되는 제1적층부(110)를 포함하는 바디부(101)와, 복수개의 금속층이 적층되어 구비되는 제2적층부(120)를 포함하는 제1단부(102)를 포함하되, 제1적층부(110)를 구성하는 적어도 하나의 금속층과 제2적층부(120)를 구성하는 적어도 하나의 금속층은 동일 수평 선상에 구비되지 않는다.
또한, 제1적층부(110)는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되, 전기 전도도가 높은 금속층의 두께가 내마모성이 높은 금속층의 두께보다 크고, 제2적층부(120)는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되 내마모성이 높은 금속층의 두께가 전기 전도가 높은 금속층의 두께보다 큰 구성을 가진다.
또는, 제1적층부(110)는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되, 전기 전도도가 높은 금속층의 함량이 내마모성이 높은 금속층의 함량보다 크고, 제2적층부(120)는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되 내마모성이 높은 금속층의 함량가 전기 전도가 높은 금속층의 함량보다 큰 구성을 가진다.
이러한 제1적층부(110) 및 제2적층부(120)의 구성을 통해 전기 전도성 접촉핀(100)의 바디부(101)와 제1단부(102)에서의 물리적 또는 전기적 특성을 서로 다르게 하는 것이 가능하다. 이로 인해 바디부(101)의 전류 운반 용량(Current Carrying Capacity)을 향상시킬 수 있게 되고, 제1단부(102)의 내마모성을 향상시킬 수 있게 된다.
이러한 제4실시예에 따른 전기 전도성 접촉핀(100)은 제1적층부(110)와 제2적층부(120)를 몰드를 이용하여 각각 도금하여 제조된다. 이하에서는 도 28 내지 도 33을 참조하여 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀(100)의 제조방법에 대해 설명한다.
도 28을 참조하면, 도 28a는 제1내부공간(11)이 구비된 몰드(10)의 평면도이고, 도28b는 도28a의 A-A’단면도이고, 도 28c는 도28a의 B-B’단면도이며, 도 28d는 도28a의 C-C’단면도이다.
도 28을 참조하면, 몰드(10)에는 제1내부 공간(11)이 형성되고 있고, 몰드(10)의 하부에는 시드층(20)이 구비되어 있다.
본 발명의 바람직한 실시예에 따른 전기 전도성 접촉핀(100)은 포토 레지스트 몰드 대신에 양극산화막 재질의 몰드(10)를 이용하여 제조된다는 점에서 포토 레지스트 몰드로는 구현하는데 한계가 있었던 형상의 정밀도, 미세 형상의 구현의 효과를 발휘할 수 있게 된다.
몰드(10)의 하면에는 시드층(20)이 구비된다. 시드층(20)은 몰드(10)에 제1내부 공간(11)을 형성하기 이전에 몰드(10)의 하면에 구비될 수 있다. 한편 몰드(10)의 하부에는 지지기판(미도시)이 형성되어 몰드(10)의 취급성을 향상시킬 수 있다. 또한 이 경우 지지기판(미도시)의 상면에 시드층(20)을 형성하고 제1내부 공간(11)이 형성된 몰드(10)을 지지기판(미도시)에 결합하여 사용할 수도 있다. 시드층(20)은 구리(Cu)재질로 형성될 수 있고, 증착 방법에 의해 형성될 수 있다. 시드층(20)은 제2적층부(120)를 전기 도금법을 이용하여 형성할 때 제2적층부(120)의 도금 품질을 향상시키기 위해 사용된다.
제1내부 공간(11)은 양극산화막 재질의 몰드(10)을 습식 에칭하여 형성될 수 있다. 이를 위해 몰드(10)의 상면에 포토 레지스트를 구비하고 이를 패터닝한 다음, 패터닝되어 오픈된 영역의 양극산화막이 에칭 용액과 반응하여 제1내부 공간(11)이 형성될 수 있다. 구체적으로 설명하면, 제1내부 공간(11)을 형성하기 전의 몰드(10)의 상면에 감광성 재료를 구비한 다음 노광 및 현상 공정이 수행될 수 있다. 감광성 재료는 노광 및 현상 공정에 의해 오픈영역을 형성하면서 적어도 일부가 패터닝되어 제거될 수 있다. 양극산화막 재질의 몰드(10)는 패터닝 과정에 의해 감광성 재료가 제거된 오픈영역을 통해 에칭 공정이 수행되며, 에칭 용액에 의해 내부 공간(11)에 대응되는 위치의 양극산화막이 제거되어 제1내부 공간(11)을 형성하게 된다.
다음으로 도 29를 참조하면, 도 29a는 제1내부공간(11)에 제2적층부(120)를 형성한 몰드(10)의 평면도이고, 도29b는 도29a의 A-A’단면도이고, 도 3c는 도3a의 B-B’단면도이며, 도 3d는 도3a의 C-C’단면도이다.
몰드(10)의 제1내부 공간(11)에 전기 도금 공정을 수행하여 제2적층부(120)를 형성하는 단계를 수행한다. 제2적층부(120)는 복수회의 전기 도금 공정을 수행하여 전기 전도성 접촉핀(100)의 두께 방향으로 금속층이 복수개가 적층되어 형성된다. 제2적층부(120)는 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금, 구리(Cu), 은(Ag), 금(Au) 중에서 적어도 2개 이상의 금속이 적층되어 구비된다. 예를 들어, 팔라듐-코발트(palladium-cobalt, PdCo) 합금 재질의 제1금속(210)과 구리(Cu) 재질의 제2금속(230)이 교번적으로 적층되어 형성될 수 있다. 여기서 제1금속(210)은 전기 전도성 접촉핀(100)의 제1단부(102)의 내마모성이 향상될 수 있도록 하며, 제2금속(230)은 전기 전도성 접촉핀(100)의 제1단부(102)의 전기 전도성이 향상될 수 있도록 한다.
제1적층부(110)는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되, 전기 전도도가 높은 금속층의 두께가 내마모성이 높은 금속층의 두께보다 크거나 제1적층부(110)는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되, 전기 전도도가 높은 금속층의 함량이 내마모성이 높은 금속층의 함량보다 크도록 형성될 수 있다.
도금 공정이 완료되면 평탄화 공정이 수행될 수 있다. 화학적 기계적 연마(CMP) 공정을 통해 몰드(10)의 상면으로 돌출된 금속을 제거하면서 평탄화시킨다.
다음으로 도 30을 참조하면, 도 30a는 몰드(10)의 일부를 제거하여 제2내부공간(12)을 형성한 몰드(10)의 평면도이고, 도30b는 도30a의 A-A’단면도이고, 도 30c는 도30a의 B-B’단면도이며, 도 30d는 도30a의 C-C’단면도이다.
몰드(10)의 일부를 제거하는 공정을 수행한다. 몰드(10)의 일부를 제거하여 제2내부 공간(12)를 몰드(10)에 형성한다. 구체적으로 설명하면, 몰드(10)의 상면에 감광성 재료를 구비한 다음 노광 및 현상 공정이 수행될 수 있다. 감광성 재료는 노광 및 현상 공정에 의해 오픈영역을 형성하면서 적어도 일부가 패터닝되어 제거될 수 있다. 패터닝 과정에 의해 감광성 재료가 제거된 오픈영역을 통해 에칭 공정이 수행되며, 에칭 용액에 의해 몰드(10)의 일부가 제거되어 제2내부 공간(12)을 형성하게 된다.
제2내부 공간(12)의 3개의 측면으로는 몰드(10)가 노출되고, 1개이 측면으로는 제2적층부(120)가 노출되게 된다.
다음으로 도 31를 참조하면, 도 31a는 제2내부 공간(12)에 제1적층부(110)를 형성한 몰드(10)의 평면도이고, 도31b는 도31a의 A-A’단면도이고, 도 31c는 도31a의 B-B’단면도이며, 도 31d는 도31a의 C-C’단면도이다.
제1적층부(110)를 형성하는 단계를 수행한다. 이전 단계에서 형성된 제2내부 공간(12)에 전기 도금 공정을 이용하여 제1적층부(110)를 형성한다.
제1적층부(110)는 이전 단계에서 제작된 제2적층부(120)와 일체화된다. 앞서 설명한 바와 같이 제2내부 공간(12)의 1개의 측면에는 제2적층부(120)가 노출되는데 이 측면에서 제1적층부(110)는 제2적층부(120)와 일체화된다.
제1적층부(110)는 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금, 구리(Cu), 은(Ag), 금(Au) 중에서 적어도 2개 이상의 금속이 적층되어 구비된다. 예를 들어, 팔라듐-코발트(palladium-cobalt, PdCo) 합금 재질의 제1금속(210)과 구리(Cu) 재질의 제2금속(230)이 교번적으로 적층되어 형성될 수 있다. 여기서 제1금속(210)은 전기 전도성 접촉핀(100)의 바디부(101)의 탄성 변형이 향상될 수 있도록 하며, 제2금속(230)은 전기 전도성 접촉핀(100)의 바디부(101)의 전기 전도성이 향상될 수 있도록 한다.
제2적층부(120)는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되 내마모성이 높은 금속층의 두께가 전기 전도가 높은 금속층의 두께보다 크거나, 제2적층부(120)는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되 내마모성이 높은 금속층의 함량가 전기 전도가 높은 금속층의 함량보다 크도록 형성된다.
도 32는 도 31의 점선 부분(Z)을 확대한 도면이다. 도 32는 도 31의 도금과정에 따른 금속층의 형성 구조를 보다 구체적으로 보여주는 도면이다. 도 32 및 도 34에 도시된 금속층의 “┗”형성 구조는 제4실시예의 다른 도면들에서는 설명의 편의를 위해 생략하기로 한다.
제1적층부(110)는 제2적층부(120)가 구비된 이후에 형성되기 때문에, 제1적층부(110)를 도금으로 형성함에 있어서 하부의 시드층(20)과 제2적층부(120)의 내부 측벽(122)이 도금 성장의 시드 기능층이 된다. 이로 인해 제1적층부(110)의 최하위층(111)은 제2적층부(120)의 내부 측벽(122)에도 연속적으로 형성되어 제2적층부(120)의 내부 측벽(122)을 따라 수직방향으로 연장되어 구비되는 제1단부측 수직부(111a)가 형성된다. 제1적층부(110)의 최하층(111)과 제2적층부(120)의 최하층(121)은 서로 동일 두께로 형성되지 않지만 제1적층부(110)의 최하층(111)과 제2적층부(120)의 최하층(121)은 서로 동일 재질로 형성된다.
제1단부측 수직부(111a)를 포함하는 제1적층부(110)의 최하층(111)이 형성된 이후에, 후속의 도금 공정을 수행하게 되면, 제1단부측 수직부(111a)를 포함하는 제1적층부(110)의 최하층(111)이 도금 성장의 시드 기능층이 제1단부측 수직부(111a)를 포함하는 제1적층부(110)의 최하층(111)의 상면에 구비되는 금속층은 제1단부(102) 측에서 “┗”자 측면 모양을 가지고 된다. 이후의 도금 공정을 수행하게 되면 제1적층부(110)의 제1단부(102) 측에서는 “┗”자 측면 모양을 가지는 복수개의 금속층이 형성되면서 제1적층부(110)를 구성하게 된다.
제2적층부(120)의 최하층(121)은 제1적층부(110)의 최하층(111)과 동일 금속 재질로 구성되고, 제1적층부(110)의 최하층(111)은 제2적층부(120)의 내부 측벽(122)에도 연속적으로 형성된다. 제1금속(210)과 제2금속(230)이 교번적으로 적층되어 전기 전도성 접촉핀을 구성하는 경우에 있어서는, 제1적층부(110)의 제2금속(230)과 제2적층부(120)의 제2금속(230) 사이에는 전기 전도성 접촉핀(100)의 최하층(111)을 구성하는 제1금속(210)이 구비된다. 제1금속(210)은 전기 전도성 접촉핀(100)의 하면에서 상면에 이르기까지 수직 방향으로 연장되어 구비된다.
제1적층부(110)의 최하층(111), 제2적층부(120)의 최하층(121), 제2적층부(120)의 최상층(123), 제2적층부(120)의 중간층(125) 및 제1단부측 수직부(111a)가 동일 재질의 제1금속(210)으로 구성되기 때문에 제2적층부(120)가 제1적층부(110)로 박리되어 파손되는 것을 방지할 수 있게 된다.
또한, 제1적층부(110)의 제1단부(102) 측에서 “┗”자 측면 모양을 가지는 복수개의 금속층이 형성되는 구성을 통해 제1단부(102) 측에서 전단 파괴에 의해 파손되는 것을 방지할 수 있게 된다.
한편, 제1적층부(110)를 먼저 구비하고 그 이후에 제2적층부(120)를 형성하는 것도 가능하다. 이 경우에는 제1적층부(110)의 내부 측벽이 제2적층부(120) 형성시 도금 성장의 시드 기능층이 된다.
다음으로 도 33을 참조하면, 도 33a는 전기 전도성 접촉핀(100)의 평면도이고, 도33b는 도33a의 A-A’단면도이고, 도 33c는 도33a의 B-B’단면도이며, 도 33d는 도33a의 C-C’단면도이다.
이전 단계 이후에, 몰드(10)와 시드층(20)를 제거하는 공정을 수행한다. 몰드(10)가 양극산화막 재질인 경우에는 양극산화막 재질에 선택적으로 반응하는 용액을 이용하여 몰드(10)를 제거한다. 또한 시드층(20)이 구리(Cu) 재질인 경우에는 구리(Cu)에 선택적으로 반응하는 용액을 이용하여 시드층(20)을 제거한다.
도 34a는 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀(100)의 정면 즉, 제1단부(102)의 사시도이고 도 34b는 본 발명의 바람직한 제4실시예에 따른 전기 전도성 접촉핀(100)의 배면, 즉 제2단부(103)의 사시도이다.
제2단부(103)의 적층된 금속층은 바디부(101)의 제1적층부(110)를 구성하는 금속층과 동일 수평 선상에 연속적으로 구비되는 구성인 반면에, 제1단부(102)의 제2적층부(120)는 제1적층부(110)를 구성하는 금속층과 동일 수평 선상에 구비되지 않는 구성이라는 점에서 차이가 있다.
도 34a 및 도 34b를 참조하면, 제2적층부(120)는 하면에서 상면방향으로 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230) 및 제1금속(210) 순으로 5개의 금속층이 적층되어 구성되는 구조이고, 제1적층부(110) 역시 하면에서 상면방향으로 제1금속(210), 제2금속(230), 제1금속(210), 제2금속(230) 및 제1금속(210) 순으로 5개의 금속층이 적층되어 구성되는 구조라는 점에서 제1적층부(110)와 제2적층부(120)의 금속층의 적층 개수는 동일하다. 하지만, 제1적층부(110)는 전기 전도도가 높은 금속층의 두께가 내마모성이 높은 금속층의 두께보다 크고, 제2적층부(120)는 내마모성이 높은 금속층의 두께가 전기 전도가 높은 금속층의 두께보다 큰 구성을 가진다. 이를 통해 제1단부(102)에서의 내마모성이 높은 금속의 함량을 바디부(101)보다 높일 수 있게 되고 바디부(101)는 전기 전도도가 높은 금속의 함량을 제1단부(102)보다 높일 수 있게 된다. 그 결과 전류 허용 용량을 보다 크게 하면서도 내마모성이 향상되는 전기 전도성 접촉핀(100)을 제공할 수 있게 된다.
한편, 제4실시예의 변형례로서, 제2단부(103)의 제3적층부(130)을 구성을 제1적층부(110)의 구성과 다르게 구성할 수 있다. 예를 들어, 제2단부(103)의 제3적층부(130)은, 아킹 방지 목적을 위해 전기 전도도가 높은 금속층의 두께가 내마모성이 높은 금속층의 두께보다 크도록 형성할 수 있다.
이상에서 설명한 다양한 실시예에 따른 전기 전도성 접촉핀(100)의 표면에는 전류 운반 용량(Current Carrying Capacity)을 더욱 향상시키기 위해 금(Au) 재질의 도금막이 추가로 형성될 수 있다. 이 경우 제1단부(102)에는 금(Au) 도금막을 형성되지 않을 수 있다.
전술한 바와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변형하여 실시할 수 있다.
10: 몰드 20: 시드층
110: 제1적층부 120: 제2적층부
130: 제3적층부

Claims (20)

  1. 복수개의 금속층이 적층되어 구비되는 제1적층부를 포함하는 바디부; 및
    복수개의 금속층이 적층되어 구비되는 제2적층부를 포함하는 제1단부;를 포함하되,
    상기 제1적층부를 구성하는 적어도 하나의 금속층과 상기 제2적층부를 구성하는 적어도 하나의 금속층은 동일 수평 선상에 구비되지 않는, 전기 전도성 접촉핀.
  2. 제1항에 있어서
    상기 제2적층부를 구성하는 금속층의 적층 개수는 상기 제1적층부를 구성하는 금속층의 적층 개수와 서로 다른, 전기 전도성 접촉핀.
  3. 제1항에 있어서,
    상기 제2적층부를 구성하는 금속층의 적층 개수는 상기 제1적층부를 구성하는 금속층의 적층 개수 보다 작은, 전기 전도성 접촉핀.
  4. 제1항에 있어서,
    상기 제1적층부와 상기 제2적층부는 제1금속과 제2금속이 교번적으로 적층되어 형성되되,
    상기 제1적층부와 상기 제2적층부는 상기 제1, 2금속의 교번 적층의 개수가 서로 다른, 전기 전도성 접촉핀.
  5. 제4항에 있어서,
    상기 제1금속은 로듐(rhodium, Rd), 백금 (platinum, Pt), 이리듐(iridium, Ir), 팔라듐(palladium) 이나 이들의 합금, 또는 팔라듐-코발트(palladium-cobalt, PdCo) 합금, 팔라듐-니켈(palladium-nickel, PdNi) 합금 또는 니켈-인(nickel-phosphor, NiPh) 합금, 니켈-망간(nickel-manganese, NiMn), 니켈-코발트(nickel-cobalt, NiCo) 또는 니켈-텅스텐(nickel-tungsten, NiW) 합금 중에서 선택된 금속으로 형성되고,
    상기 제2금속은 구리(Cu), 은(Ag), 금(Au) 또는 이들의 합금 중에서 선택된 금속으로 형성되는, 전기 전도성 접촉핀.
  6. 제1항에 있어서,
    상기 제1적층부의 최하위층은 상기 제2적층부의 내부 측벽에도 연속적으로 형성되어 상기 제2적층부의 내부 측벽을 따라 수직방향으로 연장되어 구비되는 제1단부측 수직부를 포함하는, 전기 전도성 접촉핀.
  7. 제1항에 있어서,
    상기 제2적층부의 최하층은 상기 제1적층부의 최하층과 동일 금속 재질로 구성되되,
    상기 제1적층부의 최하층은 상기 제2적층부의 내부 측벽에도 연속적으로 형성되는, 전기 전도성 접촉핀.
  8. 제1항에 있어서,
    상기 제1적층부의 제2금속과 상기 제2적층부의 제2금속 사이에는 상기 전기 전도성 접촉핀의 최하층을 구성하는 제1금속이 구비되고 상기 제1금속은 상기 전기 전도성 접촉핀의 하면에서 상면에 이르기까지 수직 방향으로 연장되어 구비되는, 전기 전도성 접촉핀.
  9. 제1항에 있어서,
    상기 전기 전도성 접촉핀의 제2단부에 구비되는 제3적층부를 포함하는, 전기 전도성 접촉핀.
  10. 제9항에 있어서,
    상기 제1적층부를 구성하는 적어도 하나의 금속층과 상기 제3적층부를 구성하는 적어도 하나의 금속층은 동일 수평 선상에 구비되지 않는, 전기 전도성 접촉핀.
  11. 제9항에 있어서,
    상기 제3적층부의 적층 개수는 상기 제1적층부의 적층 개수와 상기 제2적층부의 적층 개수 중 적어도 어느 하나와 서로 다른, 전기 전도성 접촉핀.
  12. 제9항에 있어서
    상기 제3적층부의 적층 개수는 상기 제2적층부의 적층 개수와 동일한, 전기 전도성 접촉핀.
  13. 제9항에 있어서,
    상기 제1적층부의 최하층은 상기 제3적층부의 내부 측벽에도 연속적으로 형성되어 상기 내부 측벽을 따라 연장되어 구비되는 제2단부측 수직부를 포함하는, 전기 전도성 접촉핀.
  14. 제9항에 있어서,
    상기 제3적층부의 최하층은 상기 제1적층부의 최하층과 동일 금속 재질로 구성되되,
    상기 제1적층부의 최하층은 상기 제3적층부의 내부 측벽에도 연속적으로 형성되는, 전기 전도성 접촉핀.
  15. 제9항에 있어서,
    상기 제1적층부를 구성하는 금속층과 상기 제3적층부를 구성하는 금속층은 서로 다른, 전기 전도성 접촉핀.
  16. 제1항에 있어서,
    제1단부는 외측 연장부를 더 포함하는, 전기 전도성 접촉핀.
  17. 제1항에 있어서,
    상기 제1적층부는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되, 전기 전도도가 높은 금속층의 두께가 내마모성이 높은 금속층의 두께보다 크고,
    상기 제2적층부는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되 내마모성이 높은 금속층의 두께가 전기 전도가 높은 금속층의 두께보다 큰, 전기 전도성 접촉핀.
  18. 제1항에 있어서,
    상기 제1적층부는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되, 전기 전도도가 높은 금속층의 함량이 내마모성이 높은 금속층의 함량보다 크고,
    상기 제2적층부는 상대적으로 전기 전도도가 높은 금속층과 상대적으로 내마모성이 높은 금속층이 적층되어 형성되되 내마모성이 높은 금속층의 함량가 전기 전도가 높은 금속층의 함량보다 큰, 전기 전도성 접촉핀.
  19. 복수개의 금속층이 적층되어 구비되는 제1적층부를 포함하는 바디부; 및 복수개의 금속층이 적층되어 구비되는 제2적층부를 포함하는 제1단부;를 포함하는 전기 전도성 접촉핀의 제조방법에 있어서,
    상기 제1적층부와 상기 제2적층부는 몰드를 이용하여 각각 도금하여 형성하는, 전기 전도성 접촉핀의 제조방법.
  20. 제19항에 있어서,
    상기 몰드는 양극산화막 재질로 구성되는, 전기 전도성 접촉핀의 제조방법.

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