KR20220134319A - 회로 기판 및 이를 구비하는 전자 장치 - Google Patents

Abstract

회로 기판의 컷라인 내측 더미 패턴 상에 일정 단위마다 특정 형상으로 표시하여 몇 번째 회로인지 용이하게 확인할 수 있도록 하는 회로 기판 및 이를 구비하는 전자 장치를 제공한다. 상기 회로 기판은, 기재층; 기재층의 일면 또는 양면에 병렬로 형성되는 복수 개의 배선 패턴; 및 배선 패턴 사이에 형성된 더미 패턴을 포함하고, 더미 패턴은 채널 인식용 패턴을 포함한다.

Description

회로 기판 및 이를 구비하는 전자 장치 {Circuit board and electronic apparatus including the same}

본 발명은 회로 기판 및 이를 구비하는 전자 장치에 관한 것이다. 보다 상세하게는, 칩 온 필름에 적용될 수 있는 회로 기판 및 이를 구비하는 전자 장치에 관한 것이다.

칩 온 필름(COF; Chip On Film)은 반도체 소자가 실장되고 전자 부품 또는 전자 기기에 장착되는 연성 회로 기판의 일종이다. 이러한 칩 온 필름은 연성 필름(Flexible Film)을 베이스 기재로 하여 그 베이스 기재의 일면 또는 양면에 도전 배선 패턴이 형성될 수 있다.

한국특허공개공보 제10-2020-0092016호 (공개일: 2020.08.03.)

연성 회로 기판은 전자 부품이나 전자 기기에 장착하기 전에 회로가 정상적으로 작동하는지 여부를 체크할 필요가 있다. 이때, 연성 회로 기판은 반도체 소자 등을 본딩한 후에 그 동작를 시험하여 회로의 불량 여부를 판별할 수 있다.

그런데, 연성 회로 기판에 대한 동작 시험시, 불특정 채널에 단선이나 단락 등의 불량이 발생하는 경우, 불량 발생 채널을 추적하여 실제 제품의 회로 결함을 확인해야 하는데, 동일한 형상으로 반복되는 수많은 회로 중에 특정 채널을 찾기에는 많은 시간이 소모되는 문제점이 있다.

본 발명에서 해결하고자 하는 과제는, 회로 기판의 컷라인 내측 더미 패턴 상에 일정 단위마다 특정 형상으로 표시하여 몇 번째 회로인지 용이하게 확인할 수 있도록 하는 회로 기판 및 이를 구비하는 전자 장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 달성하기 위한 본 발명의 회로 기판의 일 면(Aspect)은, 기재층; 상기 기재층의 일면 또는 양면에 병렬로 형성되는 복수 개의 배선 패턴; 및 상기 배선 패턴 사이에 형성된 더미 패턴을 포함하고, 상기 더미 패턴은 채널 인식용 패턴을 포함한다.

상기 채널 인식용 패턴은 자신 또는 인접하는 배선 패턴의 채널 순번을 표시할 수 있다.

상기 배선 패턴은, 이너 리드(Inner Lead); 및 아우터 리드(Outer Lead)를 포함하며, 상기 채널 인식용 패턴은 상기 아우터 리드 사이에 형성될 수 있다.

상기 채널 인식용 패턴은 복수 개이며, 배선 패턴이 병렬로 형성된 방향에 대하여 이격되어 형성될 수 있다.

상기 복수의 채널 인식용 패턴 간 간격 내에는 동일한 채널 수 또는 일정한 규칙에 따른 채널 수의 배선 패턴이 형성될 수 있다.

상기 복수의 채널 인식용 패턴은 서로 다른 형상을 가질 수 있다.

상기 채널 인식용 패턴은 패턴의 길이 방향에 대하여 오픈 영역을 포함하며, 상기 오픈 영역의 개수를 다르게 하여 배선 패턴의 채널 순번을 표시할 수 있다.

상기 오픈 영역은 상기 채널 인식용 패턴의 길이 방향에 대하여 수직 또는 기울기를 가지도록 형성될 수 있다.

상기 채널 인식용 패턴은 상기 오픈 영역 사이에 형성된 아일랜드형 바 패턴을 포함할 수 있다.

상기 채널 인식용 패턴은 패턴 표면 또는 측면에 인식 마크를 포함하며, 상기 인식 마크의 개수 또는 형상을 다르게 하여 배선 패턴의 채널 순번을 표시할 수 있다.

상기 인식 마크는 홈 또는 요철 형상의 패턴을 포함할 수 있다.

상기 채널 인식용 패턴과 인접하는 배선 패턴 사이의 폭은 상기 더미 패턴과 인접하는 배선 패턴 사이의 폭 또는 인접하는 배선 패턴 간의 폭과 다를 수 있다.

상기 회로 기판은 칩 온 필름일 수 있다.

또한, 상기 과제를 달성하기 위한 본 발명의 전자 장치의 일 면은, 상술한 회로 기판을 내부에 탑재한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.

첫째, 특정 채널의 회로 확인이 용이하다. 칩 온 필름에서 특정한 회로를 찾아야 하는 경우, 예를 들어 본딩 후 신뢰성 평가시 특정 채널에서 발생한 크랙이나 Short, Open 등을 찾아 불량의 원인을 분석해야 할 때, 종래에는 도면과 실제 패턴을 비교하고 불량이 발생한 채널을 인위적으로 표기하여 확인하였으나, 본 발명에 따르면 공정의 추가나 공법 변경없이 간단하게 특정 채널의 회로 확인이 가능하다.

둘째, 회로 결함을 확인하기 위해 불량 발생 채널을 추적하는 데에 소요되는 시간 비용을 절감할 수 있다.

도 1은 본 발명의 일 실시예에 따른 회로 기판의 구조를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층을 설명하기 위한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제1 예시도이다.
도 4는 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제2 예시도이다.
도 5는 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제3 예시도이다.
도 6은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제4 예시도이다.
도 7은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제5 예시도이다.
도 8은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제6 예시도이다.
도 9는 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제7 예시도이다.
도 10은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제8 예시도이다.
도 11은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 채널 인식용 패턴을 설명하기 위한 제9 예시도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성요소들과 다른 소자 또는 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

본 발명은 채널 확인이 용이한 회로 기판과 그 제조 방법 및 상기 회로 기판을 구비하는 전자 장치에 관한 것이다. 상기 회로 기판은 컷라인 내측 더미 패턴 상에 일정 단위마다 특정 형상으로 표시하여 몇 번째 회로인지 용이하게 확인할 수 있는 것을 특징으로 한다. 이하에서는 도면 등을 참조하여 본 발명을 자세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 회로 기판의 구조를 개략적으로 도시한 단면도이다.

도 1에 따르면, 회로 기판(100)은 기재층(110), 배선층(120) 및 보호층(130)을 포함하여 구성될 수 있다.

회로 기판(100)은 반도체 소자가 실장되는 것으로서, 전자 부품이나 전자 기기(예를 들어, 디스플레이, 스마트폰, 디지털 카메라 등)에 장착될 수 있다. 회로 기판(100)은 예를 들어, 연성 회로 기판(FCB(Flexible Circuit Board) 또는 FPCB(Flexible Printed Circuit Board))일 수 있으며, 이 경우 회로 기판(100)은 예를 들어, 칩 온 필름(COF; Chip On Film)으로 구현될 수 있다.

기재층(110)은 회로 기판(100)에서 베이스 기재를 구성하는 것이다. 이러한 기재층(110)은 소정의 두께(예를 들어, 5㎛ ~ 100㎛)를 가지는 필름(Base Film)으로 형성될 수 있다. 기재층(110)은 유연성을 가지는 연성 필름(Flexible Film)으로 구현될 수 있으나, 본 실시예가 이에 한정되는 것은 아니며, 기재층(110)은 경성 필름(Rigid Film)이나 경연성 필름(Rigid Flexible Film)으로 구현되는 것도 가능하다.

기재층(110)은 다양한 고분자 물질 중에서 선택되는 적어도 하나의 물질을 소재로 하여 제조될 수 있다. 기재층(110)은 예를 들어, 폴리이미드(Poly Imide), 폴리에틸렌 테레프탈레이트(PET; Poly Ethylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN; Poly Ethylene Naphthalate), 폴리카보네이트(Poly Carbonate), 에폭시(Epoxy), 유리 섬유(Glass Fiber) 등의 고분자 물질 중에서 선택되는 적어도 하나의 물질을 소재로 하여 제조될 수 있다.

기재층(110)의 일면 또는 양면 상에는 박막 형태의 도전층이 형성될 수 있다. 도전층은 전도성 물질로 구성되며, 기재층(110)과 배선층(120) 간 접합성을 향상시키기 위해 시드층(Seed Layer) 또는 하지층(Under Layer)으로 제공될 수 있다.

도전층은 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au), 알루미늄(Al), 팔라듐(Pd) 등의 금속 중에서 선택되는 적어도 하나의 금속을 소재로 하여 기재층(110) 상에 형성될 수 있다. 이러한 도전층은 증착(Vacuum Evaporation), 접착(Adhesion), 도금 등 물리적 방식 또는 화학적 방식으로 기재층(210) 상에 형성될 수 있다.

한편, 기재층(110)은 그 표면 상에 도전층을 포함하지 않은 형태로 형성되는 것도 가능하다.

배선층(120)은 반도체 소자와 외부 전자 기기를 전기적으로 연결시키는 배선 기능을 하는 것이다. 이러한 배선층(120)은 기재층(110)의 일면 또는 양면 상에 복수 개의 전극 라인으로 형성될 수 있다. 배선층(120)은 니켈(Ni), 크롬(Cr), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al) 등과 같은 도전성 금속 중에서 선택되는 적어도 하나의 금속을 소재로 하여 제조될 수 있다.

배선층(120)은 에칭 방법(Etching Process)을 이용하여 기재층(110) 상에 형성될 수 있다. 에칭 방법을 이용하는 경우, 기재층(110) 상에 금속층을 형성하고, 포토 에칭(Photo Etching)을 통해 배선을 형성함으로써, 기재층(110) 상에 배선층(120)을 형성할 수 있다.

배선층(120)은 도금 방법(Plating Process)을 이용하여 기재층(110) 상에 형성되는 것도 가능하다. 도금 방법을 이용하는 경우, 기재층(110) 상에 금속층을 형성한 후, 어디티브법(Additive Process), 세미 어디티브법(Semi Additive Process), 인쇄, 코팅 등을 통해 배선을 형성함으로써, 기재층(110) 상에 배선층(120)을 형성할 수 있다.

상기에서, 어디티브법은 기재층(110) 위의 도전 금속층 상에 도금 레지스트 패턴을 형성한 후, 도금 방식으로 배선 패턴을 형성하는 방법을 말하며, 세미 어디티브법은 기재층(110) 상에 하지 금속층을 형성한 후, 배선 외의 하지 금속층을 제거하는 방법을 말한다. 인쇄는 기재층(110) 상에 도전 페이스트를 인쇄하는 방법을 말하며, 코팅은 기재층(110) 상에 도전 페이스트를 전사하는 방법을 말한다.

배선층(120)은 이너 리드(Inner Lead), 아우터 리드(Outer Lead), 배선 패턴 및 더미 패턴을 포함하여 구성될 수 있다. 도 2는 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층을 설명하기 위한 평면도이다.

이너 리드는 이너 리드 영역(210)에 형성되는 전극 라인을 말한다. 이너 리드 영역(210)은 반도체 소자(미도시)와 이너 리드를 전기적으로 연결시키기 위해 반도체 소자가 실장되는 영역(240)에 인접하거나 중첩되어 형성될 수 있다.

이너 리드 영역(210)은 제1 이너 리드 영역(211) 및 제2 이너 리드 영역(212)을 포함할 수 있다. 제1 이너 리드 영역(211)은 반도체 소자 실장 영역(240)의 일측에 인접하거나 중첩되는 영역을 말하며, 제2 이너 리드 영역(212)은 반도체 소자 실장 영역(240)의 타측에 인접하거나 중첩되는 영역을 말한다. 이너 리드 영역(210)은 이와 같이 반도체 소자 실장 영역(240)의 양측에 인접하거나 중첩되어 형성될 수 있다.

그러나 본 실시예가 이에 한정되는 것은 아니다. 이너 리드 영역(210)은 반도체 소자 실장 영역(240)의 일측에만 인접하거나 중첩되어 형성되거나, 반도체 소자 실장 영역(240)을 둘러싸도록 인접하거나 중첩되어 형성되는 것도 가능하다.

아우터 리드는 아우터 리드 영역(220)에 형성되는 전극 라인을 말한다. 아우터 리드 영역(220)은 외부 전자 기기(미도시)와 아우터 리드를 전기적으로 연결시키기 위해 기재층(110) 상의 테두리 영역에 형성될 수 있다.

아우터 리드 영역(220)은 제1 아우터 리드 영역(221) 및 제2 아우터 리드 영역(222)을 포함할 수 있다. 제1 아우터 리드 영역(221)은 기재층(110) 상의 일단부에 형성되는 영역을 말하며, 제2 아우터 리드 영역(222)은 기재층(110) 상의 타단부에 형성되는 영역을 말한다. 아우터 리드 영역(220)은 이와 같이 기재층(110) 상의 양단부에 형성될 수 있다.

그러나 본 실시예가 이에 한정되는 것은 아니다. 아우터 리드 영역(220)은 기재층(110) 상의 일단부에만 형성되거나, 기재층(110) 상의 테두리를 따라 형성되는 것도 가능하다.

배선 패턴은 도전성 패턴으로서, 반도체 소자와 외부 전자 기기가 전기적으로 연결될 수 있도록 이너 리드와 아우터 리드를 상호 연결시키는 전극 라인을 말한다. 배선 패턴은 이를 위해 기재층(110) 상에서 이너 리드 영역(210)과 아우터 리드 영역(220)을 제외한 나머지 영역(230), 즉 배선 영역(230)에 형성될 수 있다.

더미 패턴은 배선 패턴 사이 또는 배선 패턴이 형성되지 않은 기판의 스페이스 영역에 형성될 수 있다. 본 실시예에서는 배선 패턴에 대한 채널 확인이 용이하도록 더미 패턴이 채널 인식용 패턴을 포함할 수 있다.

도 3은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제1 예시도이다. 이하 설명은 도 3을 참조한다.

채널 인식용 패턴(320)은 동일 또는 유사한 형상 및 선폭의 더미 패턴(310)과 배선 패턴이 반복되는 경우, 불량 채널을 추적하는 데에 용이하도록 일정 개수의 아우터 리드(330) 다음마다 형성될 수 있다. 예를 들어, 다수의 더미 패턴(310)이 제1 방향(10)을 따라 배열되어 있는 경우, 채널 인식용 패턴(320)은 100개의 아우터 리드(330) 다음마다 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 채널 인식용 패턴(320)은 일정 개수의 더미 패턴(310) 다음마다 형성되는 것도 가능하다.

채널 인식용 패턴(320)은 더미 패턴(310)과의 구별이 용이하도록 더미 패턴(310)과 서로 다른 형상을 가지도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 채널 인식용 패턴(320)은 더미 패턴(310)과 서로 다른 선폭을 가지도록 형성되는 것도 가능하다. 한편, 채널 인식용 패턴(320)은 더미 패턴(310)과 서로 다른 형상을 가지면서 동시에 서로 다른 선폭을 가지도록 형성되는 것도 가능하다.

채널 인식용 패턴(320)은 아우터 리드 영역(220) 내에 형성될 수 있다. 이 경우, 채널 인식용 패턴(320)은 아우터 리드(330) 및 더미 패턴(310)과 더불어 아우터 리드 영역(220) 내에 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 채널 인식용 패턴(320)은 도 4에 도시된 바와 같이 기재층(110) 상에 별도로 정의되어 있는 더미 영역(250) 상에 형성되는 것도 가능하다. 이 경우, 채널 인식용 패턴(320)은 배선 패턴의 연장선(예를 들어, 아우터 리드) 및 더미 패턴(310)과 더불어 더미 영역(250) 상에 형성될 수 있다. 뿐만 아니라, 회로 기판(100) 상에 동일 또는 유사한 형상 및 선폭의 더미 패턴(310)과 배선 패턴이 반복되는 영역이라면 상기 채널 인식용 패턴(320)을 형성할 수 있다.

더미 영역(250)은 이너 리드 영역(210), 아우터 리드 영역(220), 배선 영역(230) 등과 별개로 기재층(110) 상에 소정 크기의 영역으로 마련될 수 있다. 이러한 더미 영역(250)은 아우터 리드 영역(220) 및 배선 영역(230) 중 적어도 하나의 영역에 인접하여 기재층(110) 상의 외측에 마련될 수 있으며, 이너 리드 영역(210), 반도체 소자 실장 영역(240) 등에 인접하여 기재층(110) 상의 내측에 마련되는 것도 가능하다. 한편, 기재층(110) 상에 더미 영역(250)이 마련되는 경우, 아우터 리드 영역(220)은 생략될 수 있으며, 양측의 두 아우터 리드 영역(221, 222) 중 어느 하나의 아우터 리드 영역(221 or 222)이 더미 영역(250)으로 마련되는 것도 가능하다. 도 4는 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제2 예시도이다.

채널 인식용 패턴(320)은 일정 개수의 아우터 리드(330) 다음마다 동일한 형상을 가지도록 형성될 수 있지만, 서로 다른 형상을 가지도록 형성되는 것도 가능하다. 이하에서는 이에 대해 설명한다.

도 5는 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제3 예시도이다. 이하 설명은 도 5를 참조한다.

앞서 설명한 바와 같이, 다수의 아우터 리드(330) 및 더미 패턴(310)이 제1 방향(10)을 따라 배열되어 있는 경우, 채널 인식용 패턴(320)은 100개의 아우터 리드(330) 다음마다 형성될 수 있다. 이 경우, 채널 인식용 패턴(320)은 100개의 아우터 리드(330) 다음과 그 이후 100개의 아우터 리드(330)(즉, 200개의 아우터 리드(330)) 다음에 서로 다른 형상을 가지도록 형성될 수 있다.

상기의 경우, 채널 인식용 패턴(320)은 100개의 아우터 리드(330) 다음인지 아니면 200개의 아우터 리드(330) 다음인지를 용이하게 인식할 수 있도록 형성될 수 있다. 예를 들어, 채널 인식용 패턴(320)은 100개의 아우터 리드(330) 다음에 한 개의 오픈 영역(341)을 가지도록 형성되고, 200개의 아우터 리드(330) 다음에 두 개의 오픈 영역(342, 343)을 가지도록 형성될 수 있다.

여기서, 상기 오픈 영역을 형성함에 따라, 채널 인식용 패턴(320)은 아일랜드형 패턴(322)을 포함한다.

채널 인식용 패턴(320)은 상기와 같이 더미 패턴(310)에 배선 패턴의 순번 위치를 표시하는 디자인으로 형성될 수 있다. 채널 인식용 패턴(320)은 상기 실시예와 같이 더미 패턴(310)의 길이 방향으로 오픈 영역(341, 342, 343)의 개수로 표시하는 방법으로 형성될 수 있다.

그러나 본 실시예가 이에 한정되는 것은 아니다. 채널 인식용 패턴(320)은 도 6에 도시된 바와 같이 오픈 영역(341, 342, 343)을 더미 패턴(310)의 길이 방향에 대하여 사선 형태로 형성하여 표시하는 방법으로 형성되는 것도 가능하다. 도 6은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제4 예시도이다.

한편, 채널 인식용 패턴(320)은 도 7에 도시된 바와 같이 더미 패턴(310) 내에 원형, 사각형 등의 일정 형상을 가지는 패턴이나 홈(351, 352)을 형성하여 표시하는 방법으로 형성되는 것도 가능하며, 도 8에 도시된 바와 같이 더미 패턴(310)의 외부 즉, 스페이스 영역 상에 상기 패턴이나 상기 홈(351, 352)을 형성하여 표시하는 방법으로 형성되는 것도 가능하다. 채널 인식용 패턴(320)은 위 도 7 및 도 8과 같은 경우, 100개의 아우터 리드(330) 다음인지 아니면 200개의 아우터 리드(330) 다음인지를 용이하게 인식할 수 있도록 서로 다른 형상을 가지거나 개수를 다르게 가지는 패턴이나 홈을 형성하여 표시하는 것도 가능하다.

또한, 채널 인식용 패턴(320)은 이상의 방법들(즉, 도 5 내지 도 8을 참조하여 설명한 방법들) 중에서 적어도 두 개의 방법들을 혼합하여 표시하는 방법 등 다양한 방법으로 형성되는 것도 가능하다. 도 7은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제5 예시도이며, 도 8은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제6 예시도이다.

한편, 채널 인식용 패턴(320)은 일정 개수의 아우터 리드(330) 다음마다 특정 형상을 가지도록 형성되지 않고, 도 9에 도시된 바와 같이 민무늬 패턴을 가지도록 형성되는 것도 가능하다. 즉, 일정 개수의 아우터 리드(330) 다음마다 채널 인식용 패턴(320)을 형성하지 않고, 마진 영역(Margin Region; 360)을 형성하는 것도 가능하다.

또한, 본 실시예에서는 상호 인접하는 채널 인식용 패턴(320)과 아우터 리드(330) 사이의 폭(W2)을 상호 인접하는 더미 패턴(310)과 아우터 리드(330) 사이의 폭(W1)과 동일하게 형성하지 않고(W2 = W1), 도 10에 도시된 바와 같이 채널 인식용 패턴(320)과 아우터 리드(330) 사이의 폭(W2)을 더미 패턴(310)과 아우터 리드(330) 사이의 폭(W1)보다 더 넓게 형성하거나(W2 > W1), 또는 채널 인식용 패턴(320)과 아우터 리드(330) 사이의 폭(W2)을 더미 패턴(310)과 아우터 리드(330) 사이의 폭(W1)보다 더 좁게 형성하는 것도 가능하다(W2 < W1).

도 9는 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제7 예시도이며, 도 10은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 더미 패턴 및 채널 인식용 패턴을 설명하기 위한 제8 예시도이다.

한편, 채널 인식용 패턴(320)은 적어도 하나의 오픈 영역(341, 342, 343)을 가지도록 형성되는 경우, 복수 개의 바 패턴을 포함하여 구성될 수 있다. 이하에서는 채널 인식용 패턴(320)이 한 개의 오픈 영역(341)을 가지도록 형성되는 경우를 예로 들어 설명하기로 한다.

도 11은 본 발명의 일 실시예에 따른 회로 기판을 구성하는 배선층의 채널 인식용 패턴을 설명하기 위한 제9 예시도이다. 이하 설명은 도 11을 참조한다.

채널 인식용 패턴(320)이 한 개의 오픈 영역(341)을 가지도록 형성되는 경우, 채널 인식용 패턴(320)은 제1 바 패턴(321) 및 제2 바 패턴(322)을 포함하여 구성될 수 있다.

제1 바 패턴(321) 및 제2 바 패턴(322)은 서로 다른 형상을 가지도록 형성될 수 있다. 예를 들어, 제1 바 패턴(321)은 직사각형(또는 정사각형) 모양을 가지도록 형성될 수 있으며, 제2 바 패턴(322)은 사다리꼴 모양을 가지도록 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제1 바 패턴(321) 및 제2 바 패턴(322)은 동일한 형상을 가지도록 형성되는 것도 가능하다.

제1 바 패턴(321) 및 제2 바 패턴(322)은 오픈 영역(341)을 가지기 위해 소정 간격 이격되어 형성될 수 있다. 이때, 제1 바 패턴(321) 및 제2 바 패턴(322) 사이의 이격 거리(d)는 기준값(예를 들어, 12㎛)보다 큰 값을 가질 수 있다. 여기서, 기준값은 배선 패턴의 폭을 고려하여 결정될 수 있다.

제1 바 패턴(321) 및 제2 바 패턴(322) 사이의 이격 거리(d)는 제2 바 패턴(322)의 길이(L)보다 짧을 수 있다(d < L). 예를 들어, 제1 바 패턴(321) 및 제2 바 패턴(322) 사이의 이격 거리(d)는 12㎛ 이상의 값을 가질 수 있으며, 제2 바 패턴(322)의 길이(L)는 20㎛ 이상의 값을 가질 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 제1 바 패턴(321) 및 제2 바 패턴(322) 사이의 이격 거리(d)는 제2 바 패턴(322)의 길이(L)와 같거나, 제2 바 패턴(322)의 길이(L)보다 긴 것도 가능하다.

한편, 채널 인식용 패턴(320)이 두 개의 오픈 영역(342, 343)을 가지도록 형성되는 경우, 채널 인식용 패턴(320)은 제1 바 패턴(321)과 제2 바 패턴(322)의 사이 공간이 아닌 제1 바 패턴(321)의 외측에 제3 바 패턴(323)을 더 포함하여 구성될 수 있으며, 이때 제3 바 패턴(323)은 제1 바 패턴(321)과 동일한 형상을 가지도록 형성될 수 있다. 제1 바 패턴(321)과 제3 바 패턴(323) 사이의 이격 거리는 제1 바 패턴(321)과 제2 바 패턴(322) 사이의 이격 거리와 동일할 수 있으나, 서로 달라도 무방하다.

다시 도 1을 참조하여 설명한다.

보호층(130)은 배선층(120)을 보호하기 위해 배선층(120) 상에 형성되는 것이다. 이러한 보호층(130)은 절연성 물질을 소재로 하여 형성될 수 있다. 보호층(130)은 예를 들어, 솔더 레지스트(Solder Resist)를 소재로 하여 형성될 수 있다.

보호층(130)은 액상 솔더 레지스트를 인쇄 또는 코팅하여 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 보호층(130)은 보호 필름(예를 들어, 커버레이 필름(Coverlay Film))을 라미네이트 방식으로 배선층(120) 상에 접착시켜 형성되는 것도 가능하다. 본 실시예에서는 배선층(120)을 보호할 수 있는 절연층을 형성하는 것이라면 다양한 재료나 가공 방법이 보호층(130)을 형성하는 데에 이용될 수 있다.

한편, 회로 기판(100)은 배선층(120)의 부식을 방지하고, 회로 기판(100)과 반도체 소자 간 접합성 및 회로 기판(100)과 외부 전자 기기 간 접합성을 향상시키기 위해 도금층(미도시)을 더 포함할 수 있다. 이러한 도금층은 배선층(120) 상에 보호층(130)을 형성하기 전에 배선층(120)의 전체 또는 일부를 커버하도록 배선층(120) 상에 형성될 수 있다.

도금층은 주석(Sn), 금(Au), 팔라듐(Pd), 니켈(Ni), 크롬(Cr) 등과 같은 도전성 금속 중에서 선택되는 적어도 하나의 금속 또는 둘 이상의 합금을 소재로 하여 제조될 수 있다.

이상 도 1 내지 도 11을 참조하여 회로 기판(100) 및 회로 기판(100)을 구성하는 배선층(120), 특히 더미 패턴(310)과 채널 인식용 패턴(320)에 대하여 설명하였다.

본 발명은 아우터 리드의 배선 패턴에 채널 인식용 표식이 포함된 회로 기판 디자인 방법에 관한 것이다. 본 발명의 실시예로서, 동일한 형상 및 선폭의 회로가 반복되는 경우 특정한 채널 회로를 찾기 위해 일부 기판 디자인의 경우 아우터 리드 영역에 있는 반복된 더미 패턴을 활용하여 일정 간격으로 표시를 할 수 있다. 예를 들어, 100번째, 200번째, … 등 특정한 단위를 소 단위로 정하고 매 단위마다 측면에 위치한 더미 패턴에 채널 구별을 위해 OPEN 영역을 형성시킬 수 있다. 예를 들어, 100번째 채널 좌측에 한 개의 OPEN 영역을 형성하고, 200번째 채널 좌측에 두 개의 OPEN 영역을 형성할 수 있다.

한편, 상기 채널 인식용 패턴(320)이 형성되는 일정 간격은 채널 수가 일정 규칙을 가지고 증가 또는 감소하는 간격으로도 가능하고, 채널의 기능 또는 특성에 따라 복수의 그룹으로 형성하고 단위 그룹을 간격으로 할 수도 있다.

또한, 도 11의 예시에서 보는 바와 같이, OPEN 영역은 최소 12㎛, 서로 다른 두 OPEN 영역 사이는 길이 방향으로 최소 20㎛를 확보할 수 있다. 이때 폭은 도면 상 회로 폭을 따를 수 있다.

상기 회로 기판(100)의 특징을 정리하여 보면 다음과 같다.

회로 기판(100)은 연성 베이스 기재의 일면 또는 양면에 형성된 배선 패턴, 상기 배선 패턴은 반도체 소자가 실장되는 접속 단자를 포함하는 복수의 이너 리드 및 상기 이너 리드로부터 연장되어 전자 부품과 접속되는 접속 단자를 포함하는 복수의 아우터 리드, 이너 리드와 아우터 리드를 연결하는 연결 배선을 포함하고, 상기 복수의 아우터 리드는 베이스 기재의 일측에서 타측 방향으로 병렬 배치되고 복수의 아우터 리드는 더미 배선을 포함하고, 상기 더미 배선은 이웃하는 아우터 리드의 배치 순번을 표시하는 위치 표시 더미 배선을 포함할 수 있다.

상기 위치 표시 더미 배선은 상기 아우터 리드의 배치 순번의 일정 간격 단위마다 형성될 수 있다.

상기 위치 표시 더미 배선은 배치 순번에 따라 그 형상이 상이할 수 있다.

상기 위치 표시 더미 배선은 길이 방향에 대하여 수직형 또는 사선형 스페이스를 형성하거나, 표면 홈 또는 측면 홈, 또는 혼합 형상으로 배치 순번을 표시할 수 있다.

다음으로, 회로 기판(100)의 제조 방법에 대하여 설명한다.

먼저, 기재층(110)을 마련한다.

이후, 기재층(110) 상에 배선층(120)을 형성한다. 배선층(120)은 배선 패턴, 이너 리드, 아우터 리드(330), 더미 패턴(310), 채널 인식용 패턴(320) 등을 포함할 수 있는데, 본 실시예에서는 배선 패턴, 이너 리드, 아우터 리드(330), 더미 패턴(310), 채널 인식용 패턴(320) 등을 기재층(110) 상에 동시에 형성할 수 있으나, 이들 중 적어도 하나를 다른 시간에 형성하는 것도 가능하다.

이후, 기재층(110) 상에 보호층(130)을 형성한다.

이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 회로 기판 110: 기재층
120: 배선층 130: 보호층
210: 이너 리드 영역 211: 제1 이너 리드 영역
212: 제2 이너 리드 영역 220: 아우터 리드 영역
221: 제1 아우터 리드 영역 222: 제2 아우터 리드 영역
230: 배선 영역 240: 반도체 소자 실장 영역
250: 더미 영역 310: 더미 패턴
320: 채널 인식용 패턴 321: 제1 바 패턴
322: 제2 바 패턴 323: 제3 바 패턴
330: 아우터 리드 341, 342, 343: 오픈 영역
351, 352: 홈 360: 마진 영역

Claims (14)

1. 기재층;
   상기 기재층의 일면 또는 양면에 병렬로 형성되는 복수 개의 배선 패턴; 및
   상기 배선 패턴 사이에 형성된 더미 패턴을 포함하고,
   상기 더미 패턴은 채널 인식용 패턴을 포함하는 회로 기판.
2. 제 1 항에 있어서,
   상기 채널 인식용 패턴은 자신 또는 인접하는 배선 패턴의 채널 순번을 표시하는 회로 기판.
3. 제 1 항에 있어서,
   상기 배선 패턴은,
   이너 리드(Inner Lead); 및
   아우터 리드(Outer Lead)를 포함하며,
   상기 채널 인식용 패턴은 상기 아우터 리드 사이에 형성된 회로 기판.
4. 제 1 항에 있어서,
   상기 채널 인식용 패턴은 복수 개이며, 배선 패턴이 병렬로 형성된 방향에 대하여 이격되어 형성된 회로 기판.
5. 제 4 항에 있어서,
   상기 복수의 채널 인식용 패턴 간 간격 내에는 동일한 채널 수 또는 일정한 규칙에 따른 채널 수의 배선 패턴이 형성된 회로 기판.
6. 제 5 항에 있어서,
   상기 복수의 채널 인식용 패턴은 서로 다른 형상을 가지는 회로 기판.
7. 제 6 항에 있어서,
   상기 채널 인식용 패턴은 패턴의 길이 방향에 대하여 오픈 영역을 포함하며, 상기 오픈 영역의 개수를 다르게 하여 배선 패턴의 채널 순번을 표시하는 회로 기판.
8. 제 7 항에 있어서,
   상기 오픈 영역은 상기 채널 인식용 패턴의 길이 방향에 대하여 수직 또는 기울기를 가지도록 형성된 회로 기판.
9. 제 8 항에 있어서,
   상기 채널 인식용 패턴은 상기 오픈 영역 사이에 형성된 아일랜드형 바 패턴을 포함하는 회로 기판.
10. 제 6 항에 있어서,
    상기 채널 인식용 패턴은 패턴 표면 또는 측면에 인식 마크를 포함하며, 상기 인식 마크의 개수 또는 형상을 다르게 하여 배선 패턴의 채널 순번을 표시하는 회로 기판.
11. 제 10 항에 있어서,
    상기 인식 마크는 홈 또는 요철 형상의 패턴을 포함하는 회로 기판.
12. 제 1 항에 있어서,
    상기 채널 인식용 패턴과 인접하는 배선 패턴 사이의 폭은 상기 더미 패턴과 인접하는 배선 패턴 사이의 폭 또는 인접하는 배선 패턴 간의 폭과 다른 회로 기판.
13. 제 1 항에 있어서,
    상기 회로 기판은 칩 온 필름인 회로 기판.
14. 제 1 항 내지 제 13 항 중 어느 한 항에 따른 회로 기판을 내부에 탑재하는 전자 장치.

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