KR20220132682A - 반도체 장치 - Google Patents
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Abstract
본 발명의 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 제1 절연층; 상기 제1 절연층 상에 배치되는 제1 배선 라인; 상기 제1 배선 라인의 측벽에 배치되는 라이너; 및 상기 제1 절연층 상에 배치되며, 상기 라이너의 측벽을 덮는 제2 절연층을 포함하고, 상기 라이너는 제1 절연층과 이격하여 상기 제1 배선 라인의 측벽을 따라 형성되고 상기 제2 절연층은 상기 제1 절연층과 상기 라이너의 하단 사이로 연장되는 부분을 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 트랜지스터의 크기가 축소되고 있다. 이와 같이 크기가 축소된 트랜지스터와 전기적으로 연결되는 배선들의 크기도 축소되고 있으나, 배선들의 저항 증가와 배선들 간의 정전 용량의 증가로 인해 고속 동작의 구현에 어려움이 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 전기적 특성이 향상된 반도체 장치가 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 하부 구조물; 상기 하부 구조물 상에 배치되는 제1 배선 라인; 상기 하부 구조물 상에서 상기 제1 배선 라인의 측벽 상에 배치되는 제2 절연층; 및 상기 제1 배선 라인의 상기 측벽의 제1 영역과 접촉하고, 상기 하부 구조물과 이격하여 배치되는 라이너를 포함하고, 상기 제1 배선 라인의 상기 측벽은, 상기 제1 영역 및 상기 제1 영역의 하부에 위치하는 제2 영역을 갖고, 상기 제2 절연층의 일부는 상기 제2 영역과 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 제1 절연층; 상기 제1 절연층 상에 배치되는 제1 배선 라인; 상기 제1 배선 라인의 측벽에 배치되는 라이너; 및 상기 제1 절연층 상에 배치되며, 상기 라이너의 측벽을 덮는 제2 절연층을 포함하고, 상기 라이너는 제1 절연층과 이격하여 상기 제1 배선 라인의 측벽을 따라 형성되고 상기 제2 절연층은 상기 제1 절연층과 상기 라이너의 하단 사이로 연장되는 부분을 포함할 수 있다.
라이너를 이용하여 금속 배선의 구조적 안정성 및 금속 배선과 절연층 간의 접착력을 향상시키고, 인히비터(inhibitor)를 이용하여 금속 배선들간의 전기적 분리를 확보하여 신뢰성 및 전기적 특성이 향상된 반도체 장치가 제공될 수 있다. 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 다른 반도체 장치를 도시하는 단면도이다.
도 4a 내지 도 4h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 다른 반도체 장치를 도시하는 단면도이다.
도 4a 내지 도 4h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I'을 따라서 절단한 단면을 도시한다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는, 기판(101), 제1 내지 제3 절연층들(210, 230, 240), 제1 배선 라인(220), 및 라이너(225)를 포함할 수 있다. 반도체 장치(100)는 절연 패턴(235), 제2 배선 라인(250), 비아(251), 및 도전성 배리어층(252)을 더 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
기판(101) 상에는 집적 회로를 구성하는 트랜지스터들이 배치될 수 있다. 상기 집적 회로를 구성하는 트랜지스터들은, 평면형(planar) MOSFET(Metal Oxide Semiconductor FET), 활성 영역이 핀(fin) 구조를 갖는 FinFET, 수직으로 적층된 복수의 채널들을 포함하는 MBCFETTM(Multi Bridge Channel FET) 또는 게이트-올-어라운드(Gate-All-Around) 트랜지스터, 또는 VFET(Vertical FET)을 포함할 수 있다. 또한, 상기 집적 회로는 디램(DRAM), 낸드(NAND) 플래쉬 등과 같은 메모리 소자들을 포함할 수도 있다.
제1 내지 제3 절연층들(210, 230, 240)은 기판(101) 상에 차례로 배치될 수 있다. 제1 내지 제3 절연층들(210, 230, 240) 각각은, 예를 들어 BEOL(Back End of Line)의 배선층들이 배치된 영역의 층간 절연층들을 구성할 수 있다. BEOL은 상기 집적 회로를 구성하는 트랜지스터들 상에 배치되어, 상기 트랜지스터들에 전기적인 신호를 인가하거나 상기 트랜지스터들을 전기적으로 연결할 수 있다. BEOL은 배선층들을 상하로 연결하기 위한 비아 구조를 포함할 수 있다.
제1 절연층(210)은 상기 집적 회로를 덮도록 배치될 수 있다. 제1 절연층(210) 내에는 배선 라인과 같은 도전성 라인 또는 도전성 콘택 플러그 등이 배치될 수 있다. 제1 절연층(210)은 제1 배선 라인(220) 또는 제2 절연층(230)과 접촉할 수 있다. 제1 절연층(210)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전(low-k) 절연 물질로 이루어질 수 있다. 예를 들어, 상기 저유전 절연 물질은 SiOCH 또는 SiOC을 포함할 수 있다.
기판(101) 및 제1 절연층(210)은 제1 배선 라인(220)의 하부에 배치되므로, 하부 구조물로 지칭될 수 있다. 하부 구조물은 상기 집적 회로를 포함할 수 있다. 하부 구조물은 기판(101) 및 제1 절연층(210)을 포함할 수 있다. 다만, 실시예들에서, 하부 구조물의 구조는 다양하게 변경될 수 있다.
제1 배선 라인(220)은 제1 절연층(210) 상에 배치될 수 있다. 제1 배선 라인(220)은 기판(101)의 상면과 평행한 방향, 예를 들어, 제1 방향(Y방향)으로 연장되도록 배치될 수 있다. 제1 배선 라인(220)은 제2 방향(X방향)에서 서로 이격하여 복수 개가 배치될 수 있다. 제1 배선 라인(220)의 하부는 제1 폭(W1)을 갖고, 제1 배선 라인(220)의 상부는 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 이러한 형상은 패터닝 공정에 의해 제1 배선 라인(220)을 형성하는 경우, 상부가 하부보다 더 식각되어 형성되는 것일 수 있다. 다만, 실시예들에서, 제1 배선 라인(220)의 배치 형태 및 형상은 다양하게 변경될 수 있다. 제1 배선 라인(220)은 패터닝 공정에 의해 형성될 수 있다. 제1 배선 라인(220)은 예를 들어, 하부에 위치한 도전성 배선 및 콘택을 통해 트랜지스터의 소스/드레인 영역들 또는 게이트 전극에 각각 전기적으로 연결될 수 있다.
제1 배선 라인(220)은 도전성 물질, 예를 들어 루테늄(Ru), 몰리브데넘(Mo), 코발트(Co), 및 알루미늄(Al)을 포함할 수 있다. 다만, 제1 배선 라인(220)을 이루는 물질은 이와 같은 물질 종류에 한정되지 않고 다른 도전성 물질로 대체될 수도 있다.
라이너(225)는 제1 절연층(210) 상에서 제1 배선 라인(220)의 측벽(220a) 상에 배치될 수 있다. 제1 배선 라인(220)의 측벽(220a)은, 제1 영역(R1) 및 제1 영역(R2)의 하부에 위치하는 제2 영역(R2)을 포함할 수 있다. 라이너(225)는 제1 배선 라인(220)의 측벽(220a)의 제1 영역(R1)과 접촉하고 제1 절연층(210)과 이격되어 배치될 수 있다. 제1 영역(R1)은 제1 배선 라인(220)의 상면을 포함하는 상부 영역과 동일 높이에 위치할 수 있다. 제1 영역(R1)은 제1 배선 라인(220)의 상면과 연결될 수 있다. 제1 영역(R1)은, 반도체 장치(100)의 제조 공정 중 형성 및 제거되는 인히비터(222)(도 4b 내지 도 4d 참조)에 의해 라이너(225)가 제1 배선 라인(220)의 측벽(220a)에 제한적으로 증착되는 영역일 수 있다. 라이너(225)는 인히비터(222)에 의해 제1 배선 라인(220)의 측벽(220a)의 제2 영역(R2)과 접촉하지 않을 수 있다. 제2 영역(R2)은 제1 배선 라인(220)의 하면을 포함하는 하부 영역과 동일 높이에 위치할 수 있다. 라이너(225)의 하단부와 제1 절연층(210) 사이의 공간(S1)에는 제2 절연층(230)의 일부가 배치될 수 있다. 라이너(225)의 하단과 제2 절연층(230)의 일부가 접촉할 수 있다.
라이너(225)는 제1 배선 라인(220)의 측벽(220a)을 따라 연장할 수 있다. 라이너(225)는 제1 절연층(210)과 이격하여 제1 배선 라인(220)의 측벽(220a)을 따라 상기 제1 배선 라인(220)의 상면을 포함하는 상부 영역까지 연장될 수 있다. 라이너(225)의 하단부와 제1 절연층(210) 사이의 공간(S1)에는 제2 절연층(230)의 일부가 배치될 수 있다.
라이너(225)는 예를 들어 티타늄 산화물, 티타늄 질화물, 및 티타늄 산질화물을 포함할 수 있다. 다만, 라이너(225)를 이루는 물질은 이와 같은 물질 종류에 한정되지 않고 다른 산화물, 질화물, 및 산질화물로 대체될 수도 있다. 라이너(225)의 두께는 약 9Å 내지 약 11Å일 수 있다.
라이너(225)는 제2 절연층(230)을 형성하는 공정에서 제1 배선 라인(220)의 형태가 유지될 수 있도록 하여 반도체 장치의 신뢰성 및 전기적 특성을 향상시킬 수 있다. 라이너(225)는 제1 배선 라인(220)과 제2 절연층(230)의 접착력을 향상시킬 수 있다. 라이너(225)는 상기 복수 개의 제1 배선 라인들(220)의 측벽들 상에 수직 방향(Z방향)으로 연장되도록 배치되며, 수평 방향(X방향)으로는 연장되지 않을 수 있다. 즉, 라이너(225)는 인히비터(222)에 의해 제1 배선 라인들(220)의 측벽들에만 선택적으로 형성될 수 있다. 따라서, 상기 복수 개의 제1 배선 라인들(220)이 라이너(225)에 의해 전기적으로 연결되는 것을 방지할 수 있으므로, 제1 배선 라인들(220)의 전기적 분리를 확보할 수 있다.
제2 절연층(230)은 제1 절연층(210) 상에서 제1 배선 라인(220)의 측벽(220a) 상에 배치될 수 있다. 제2 절연층(230)의 일부는 제1 배선 라인(220)의 측벽(220a)의 제2 영역(R2)과 접촉하고, 제2 영역(R2)은 상기 제1 영역(R1)의 아래에 배치될 수 있다. 제2 절연층(230)의 일부는 라이너(225)의 하단과 접촉하며, 하면을 덮을 수 있다. 제2 영역(R2)은 제1 배선 라인(220)의 하면과 연결될 수 있다. 제2 절연층(230)은 제1 절연층(210) 상에 배치되며 라이너(225)의 측벽을 덮고, 제1 절연층(210)과 라이너(225)의 하단 사이로 연장되는 부분을 포함할 수 있다.
제2 절연층(230)은 제1 절연층(210)과 동일한 물질을 포함할 수 있다. 제2 절연층(230)은 반도체 장치(100)에서 BEOL의 배선구조물이 배치된 절연층일 수 있다. 제2 절연층(230)은 제1 배선 라인(220)이 형성된 이후에 채워질 수 있다. 제2 절연층(230)은 절연 패턴(235)과 다른 물질을 포함할 수 있다.
절연 패턴(235)은 제2 절연층(230) 상에 배치될 수 있다. 절연 패턴(235)은 제2 절연층(230)을 덮도록 배치되면서 제1 배선 라인(220)과는 접촉하지 않을 수 있다. 절연 패턴(235)의 하면은 제1 배선 라인(220)과 접촉하지 않을 수 있다. 절연 패턴(235)은 제1 배선 라인(220)으로부터 이격될 수 있다. 절연 패턴(235)은 기판(101)의 상면과 평행한 방향, 예를 들어, 제1 방향(Y방향)으로 연장되도록 배치될 수 있다. 절연 패턴(235)은 제2 방향(X방향)에서 서로 이격하여 복수 개가 배치될 수 있다. 절연 패턴(235)의 단면은 반원, 반타원, 사다리꼴, 모서리가 둥근 사다리꼴, 또는 이와 유사한 형상일 수 있으나, 이에 한정되지 않고, 곡면을 갖는 다양한 형상을 포함할 수 있다. 절연 패턴(235)은 실리콘 산화물을 포함할 수 있다. 절연 패턴(235)은 제2 절연층(230) 및 제3 절연층(240)과 다른 물질을 포함할 수 있다. 절연 패턴(235)은 후속 금속 배선 공정에서 절연 패턴(235)의 측면을 따라 비아가 자기정렬(self-align)되도록 하여 반도체 장치(100)의 비아 형성 공정을 용이하게 할 수 있다.
제3 절연층(240)은 제1 배선 라인(220) 상에 배치될 수 있다. 제3 절연층(240)은 절연 패턴(235)의 측면을 덮을 수 있다. 제3 절연층(240)은 제1 절연층(210) 또는 제2 절연층(230)과 동일한 물질을 포함할 수 있다. 제3 절연층(240)은 반도체 장치(100)에서 BEOL의 배선구조물이 배치된 절연층일 수 있다. 제3 절연층(240)은 절연 패턴(235)과 다른 물질을 포함할 수 있다.
비아(251)는 제3 절연층(240)의 일부를 관통하고 절연 패턴(235)의 측면을 따라 기판(101)과 수직한 방향으로 연장되어 제1 배선 라인(220)의 상면의 일부와 접촉할 수 있다. 비아(251)는 하부로 갈수록, 예를 들어, 제1 배선 라인(220)의 상면에 가까워질수록 폭이 좁아질 수 있다. 제2 배선 라인(250)은 제3 절연층(240)의 일부를 관통하고 비아(251)와 연결되며 제1 배선 라인(220) 상에 배치될 수 있다. 제2 배선 라인(250)은 기판(101)의 상면과 평행한 방향으로 연장될 수 있다. 제1 배선 라인(220), 제2 배선 라인(250), 및 비아(251)는 전기적으로 연결될 수 있다.
제2 배선 라인(250) 및 비아(251)는 루테늄(Ru), 몰리브데넘(Mo), 코발트(Co), 알루미늄(Al), 및 구리(Cu)를 포함할 수 있다. 제2 배선 라인(250) 및 비아(251)는 제1 배선 라인(220)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 배선 라인(220)은 루테늄(Ru)을 포함하고, 제2 배선 라인(250)은 구리(Cu)를 포함할 수 있다.
제2 배선 라인(250) 및 비아(251)는 도전성 배리어층(252)을 포함할 수 있다. 도전성 배리어층(252)은 제2 배선 라인(250) 및 비아(251)의 하부에 배치될 수 있다. 도전성 배리어층(252)은 제2 배선 라인(250) 및 비아(251)의 하면 및 측면들을 따라 배치될 수 있다. 도전성 배리어층(252)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 도전성 배리어층(252)은 그래핀(graphene)을 포함할 수도 있다. 제2 배선 라인(250) 및 비아(251)는 듀얼 다마신 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3을 참조하면, 반도체 장치(100a)에서, 라이너(225)는 제1 절연층(210) 상에서 제1 배선 라인(220)의 측벽(220a) 상에 배치되고, 제1 배선 라인(220)의 측벽(220a)을 따라 제1 배선 라인(220)의 상면으로 연장될 수 있다. 라이너(225)는 제1 배선 라인(220)의 측벽(220a) 및 상면에 접촉할 수 있다.
제1 배선 라인(220)의 측벽(220a)은, 제1 영역(R1) 및 제1 영역(R2)의 하부에 위치하는 제2 영역(R2)을 포함할 수 있다. 라이너(225)는 제1 배선 라인(220)의 측벽(220a)의 제1 영역(R1)과 접촉하고 제1 절연층(210)과 이격되어 배치되고, 제1 배선 라인(220)의 상면으로 연장되어 상기 상면과 접촉할 수 있다. 제1 영역(R1)은 제1 배선 라인(220)의 상면을 포함하는 상부 영역과 동일 높이에 위치할 수 있다. 제1 영역(R1)은 제1 배선 라인(220)의 상면과 연결될 수 있다. 제1 영역(R1)은, 반도체 장치(100a)의 제조 공정 중 형성 및 제거되는 인히비터(222)(도 4b 내지 도 4d 참조)에 의해 라이너(225)가 제1 배선 라인(220)의 측벽(220a)에 제한적으로 증착되는 영역일 수 있다. 라이너(225)는 인히비터(222)에 의해 제1 배선 라인(220)의 측벽(220a)의 제2 영역(R2)과 접촉하지 않을 수 있다. 제2 영역(R2)은 제1 배선 라인(220)의 하면을 포함하는 하부 영역과 동일 높이에 위치할 수 있다.
도 4a 내지 도 4h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 4a 내지 도 4h에서는 도 1 및 도 2의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 4a를 참조하면, 집적 회로가 배치된 기판(101) 상에 제1 절연층(210)을 형성한 후, 제1 절연층(210) 상에 제1 배선 라인(220)을 형성할 수 있다.
제1 배선 라인(220)은 패터닝 공정을 통해 형성될 수 있다. 예를 들어, 제1 배선 라인(220)을 형성하는 것은, 금속 물질층을 형성하고, 상기 금속 물질층 상에 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 식각 마스크로 하여 상기 금속 물질층을 식각하는 것을 포함할 수 있다.
제1 절연층(210)이 형성되기 전에, 기판(101) 상에 트랜지스터들을 형성할 수 있다. 상기 트랜지스터들은 FEOL(Front End of Line) 공정으로 형성될 수 있다. 제1 절연층(210)은 기판(101)과 상기 트랜지스터들을 덮는 절연층일 수 있고, 혹은 제1 절연층(210)과 기판(101) 사이에 상기 트랜지스터들을 덮는 별도의 하부 절연층이 형성될 수 있다.
제1 절연층(210)을 기판(101) 상에 형성할 수 있다. 제1 절연층(210)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전(low-k) 절연 물질로 이루어질 수 있다. 예를 들어, 상기 저유전 절연 물질은 SiOCH 또는 SiOC을 포함할 수 있다.
제1 배선 라인(220)을 제1 절연층(210) 상에 패터닝 공정을 이용하여 형성할 수 있다. 구체적으로, 제1 배선 라인(220)을 이루는 도전성 물질을 증착한 후, 별도의 마스크 패턴을 이용하여 식각 공정을 수행함으로써 형성될 수 있다. 상기 패터닝 공정에 따라, 제1 배선 라인(220)의 하부는 제1 폭(W1)을 갖고, 제1 배선 라인(220)의 상부는 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 제1 배선 라인(220)은 도전성 물질, 예를 들어 루테늄(Ru), 몰리브데넘(Mo), 코발트(Co), 및 알루미늄(Al)을 포함할 수 있다.
도 4b를 참조하면, 제1 절연층(210)과 접촉하는 인히비터(222)를 형성할 수 있다. 인히비터(222)는 제1 배선 라인(220)의 측벽(220a)에 접촉할 수 있지만 제1 배선 라인(220) 상부에는 형성되지 않을 수 있다. 인히비터(222)를 제1 절연층(210)의 상면에만 선택적으로 증착하여 형성할 수 있다. 인히비터(222)는 실리콘(Si) 전구체 타입의 물질, 예를 들어, DMADMS(bis(N,N-DiMethylAmino)DiMethylSilane), TDMAS(Tri(DiMethylAmino)Silane)를 포함할 수 있다. 인히비터(222)의 두께는 약 4Å 내지 약 6Å일 수 있다.
도 4c를 참조하면, 라이너(225)를 제1 절연층(210) 상에서 상기 제1 배선 라인의 측벽과 제1 배선 라인(220) 상에 형성할 수 있다. 라이너(225)를 이루는 물질은 인히비터(222)의 표면 상에는 증착되지 않을 수 있다. 다만, 라이너(225)를 이루는 물질은 인히비터(222)의 표면 상에도 일부 증착될 수 있으나, 하기 인히비터(222)를 제거하는 공정 단계에서 함께 제거될 수 있다. 이에 따라, 라이너(225)는 제1 배선 라인(220)의 측벽(220a)의 제1 영역(R1)과 접촉하고 제1 절연층(210)과 이격하여 형성될 수 있다. 즉, 라이너(225)는, 인히비터(222)가 제1 배선 라인(220)과 접촉하는 영역인 제1 배선 라인(220)의 측벽(220a)의 제2 영역(R2)과 접촉하지 않을 수 있다.
라이너(225)는 예를 들어 티타늄 산화물, 티타늄 질화물, 및 티타늄 산질화물을 포함할 수 있다. 다만, 라이너(225)를 이루는 물질은 이와 같은 물질 종류에 한정되지 않고 다른 산화물, 질화물, 및 산질화물로 대체될 수도 있다. 라이너(225)의 두께는 약 9Å 내지 약 11Å일 수 있다.
도 4d를 참조하면, 제1 절연층(210) 상의 인히비터(222)를 제거하고, 제2 절연층(230)을 형성할 수 있다. 제2 절연층(230)은 제1 배선 라인(220) 및 라이너(225)를 덮도록 형성될 수 있다. 제2 절연층(230)은 인히비터(222)를 제거하면서 생긴 제1 절연층(210)과 라이너(225) 사이의 이격된 공간(S1)을 채울 수 있다. 이에 의해 제2 절연층(230)은 제1 절연층(210)과 라이너(225)의 하단 사이로 연장되는 부분을 포함할 수 있다. 제2 절연층(230)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전 절연 물질로 이루어질 수 있다. 예를 들어, 상기 저유전 절연 물질은 SiOCH 또는 SiOC을 포함할 수 있다.
도 4e를 참조하면, 제1 배선 라인(220), 라이너(225) 및 제2 절연층(230)의 상면이 노출되도록 평탄화 공정을 수행할 수 있다. 즉, 제1 배선 라인(220)의 상면에 배치된 라이너(225)가 평탄화 공정을 통해 제거되고 제1 배선 라인(220)의 측벽(220a)에 잔존할 수 있다.
도 3의 실시예의 경우, 본 단계에서 라이너(225) 및 제2 절연층(230)의 상면이 노출되도록 평탄화 공정을 수행하여 형성할 수 있다. 즉, 제1 배선 라인(220)의 상면에 배치된 라이너(225)가 잔존하도록 평탄화 공정을 수행할 수 있다.
도 4f를 참조하면, 제1 배선 라인(220)의 상면에는 형성되지 않고 제2 절연층(230) 상면에만 선택적으로 절연 패턴(235)을 형성할 수 있다. 절연 패턴(235)은 제2 절연층(230) 상에 선택적으로 증착하여 형성할 수 있다. 절연 패턴(235)은 실리콘 산화물을 포함할 수 있다.
도 4g를 참조하면, 제1 배선 라인(220) 및 절연 패턴(235)을 덮는 제3 절연층(240)을 형성할 수 있다. 제3 절연층(240)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전 절연 물질로 이루어질 수 있다. 예를 들어, 상기 저유전 절연 물질은 SiOCH 또는 SiOC을 포함할 수 있다.
도 4h를 참조하면, 제3 절연층(240)의 일부를 관통하는 제1 및 제2 개구부들(OP1, OP2)을 형성할 수 있다. 제1 및 제2 개구부들(OP1, OP2)은 각각 식각 공정에 의해 형성될 수 있다. 제1 개구부(OP1)는 제1 배선 라인(220)의 상면의 일부를 노출시키는 비아홀 형태일 수 있다. 제1 개구부(OP1)는 절연 패턴(235)의 측면을 따라 기판(101)과 수직한 방향으로 연장될 수 있다. 제1 개구부(OP1)는 절연 패턴(235)에 이해 자기정렬되어 형성될 수 있다. 제2 개구부(OP2)는 제1 개구부(OP1)와 연결되는 트렌치 형태일 수 있다. 실시예들에 따라, 제1 및 제2 개구부들(OP1, OP2)은 동시에 형성되거나, 제1 개구부(OP1)를 먼저 형성된 후 제2 개구부(OP2)가 형성될 수 있다.
도 2를 함께 참조하면, 제1 및 제2 개구부들(OP1, OP2)에 도전성 물질을 증착하여 비아(251) 및 비아(251)와 연결되는 제2 배선 라인(250)을 형성할 수 있다.
비아(251) 및 제2 배선 라인(250) 하부에 도전성 배리어층(252)(도 2 및 도 3 참조)을 먼저 형성할 수 있다. 예시적인 실시예에서, 비아(251) 및 제2 배선 라인(250)은 듀얼 다마신 공정을 수행하여 일체로 형성될 수 있다. 예시적인 실시예에서, 비아(251)를 다마신 공정을 수행하여 형성하고 제2 배선 라인(250)은 패터닝 공정을 수행하여 형성될 수 있다. 다만, 비아(251) 및 제2 배선 라인(250)을 형성하는 과정은 이와 같은 공정에 한정되지 않고 다른 공정으로 대체될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판, 210: 제1 절연층, 220: 제1 배선 라인, 222: 인히비터, 225: 라이너, 230: 제2 절연층, 235: 절연 패턴, 240: 제3 절연층, 250: 제2 배선 라인, 251: 비아, 252: 도전성 배리어층
Claims (10)
- 하부 구조물;
상기 하부 구조물 상에 배치되는 제1 배선 라인;
상기 하부 구조물 상에서 상기 제1 배선 라인의 측벽 상에 배치되는 제2 절연층; 및
상기 제1 배선 라인의 상기 측벽의 제1 영역과 접촉하고, 상기 하부 구조물과 이격하여 배치되는 라이너를 포함하고,
상기 제1 배선 라인의 상기 측벽은, 상기 제1 영역 및 상기 제1 영역의 하부에 위치하는 제2 영역을 갖고,
상기 제2 절연층의 일부는 상기 제2 영역과 접촉하는 반도체 장치. - 제 1 항에 있어서,
상기 제2 절연층의 상기 일부는 상기 라이너의 하단과 접촉하는 반도체 장치.
- 제 1 항에 있어서,
상기 라이너는 상기 제1 배선 라인의 상기 측벽을 따라 상기 제1 배선 라인의 상면으로 연장되는 반도체 장치.
- 제 1 항에 있어서,
상기 제1 배선 라인의 하부는 제1 폭을 갖고,
상기 제1 배선 라인의 상부는 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 장치.
- 제 1 항에 있어서,
상기 라이너는 티타늄 산화물, 티타늄 질화물, 및 티타늄 산질화물 중 적어도 하나를 포함하는 반도체 장치.
- 제 1 항에 있어서,
상기 제1 배선 라인은 루테늄(Ru), 알루미늄(Al), 몰리브데넘(Mo), 및 코발트(Co) 중 적어도 하나를 포함하는 반도체 장치.
- 제 1 항에 있어서,
상기 제2 절연층을 덮도록 배치된 절연 패턴을 더 포함하고,
상기 절연 패턴은 상기 제1 배선 라인으로부터 이격된 반도체 장치.
- 제 7 항에 있어서,
상기 제1 배선 라인 상에서, 상기 절연 패턴의 적어도 일부를 덮는 제3 절연층;
상기 제3 절연층의 일부를 관통하고, 상기 절연 패턴의 측면을 따라 상기 하부 구조물과 수직한 방향으로 연장되어 상기 제1 배선 라인의 상면의 일부와 접촉하는 비아; 및
상기 비아와 연결되는 제2 배선 라인을 더 포함하는 반도체 장치.
- 제 8 항에 있어서,
상기 비아 및 제2 배선 라인은 상기 제1 배선 라인과 다른 물질을 포함하는 반도체 장치.
- 기판 상에 배치되는 제1 절연층;
상기 제1 절연층 상에 배치되는 제1 배선 라인;
상기 제1 배선 라인의 측벽에 배치되는 라이너; 및
상기 제1 절연층 상에 배치되며, 상기 라이너의 측벽을 덮는 제2 절연층을 포함하고,
상기 라이너는 상기 제1 절연층과 이격하여 상기 제1 배선 라인의 측벽을 따라 연장되고
상기 제2 절연층은 상기 제1 절연층과 상기 라이너의 하단 사이로 연장되는 부분을 포함하는 반도체 장치.
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