KR20220132051A - Led 어레이 및 그 형성 방법 - Google Patents

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KR20220132051A
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라자트 샤르마
조셉 로버트 플레미쉬
안드레이 파포우
웬 유
에릭 영
유-첸 셴
루크 고든
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루미레즈 엘엘씨
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Abstract

디바이스는 에피택셜 층의 제1 표면 상의 제1 격리 영역과 제2 격리 영역 사이의 금속 콘택을 포함할 수 있다. 디바이스는 제1 격리 영역 및 제2 격리 영역에 대해 원위인 에피택셜 층의 제2 표면 상의 제1 측벽 및 제2 측벽을 포함할 수 있다. 디바이스는 제1 측벽과 제2 측벽 사이의 에피택셜 층 상의 파장 변환 층을 포함할 수 있다.

Description

LED 어레이 및 그 형성 방법{LED ARRAY AND METHOD OF FORMING THEREOF}
관련 출원들에 대한 교차 참조
본 출원은 2017년 12월 20일에 출원된 미국 가출원 제62/608,316호, 2018년 3월 2일에 출원된 EP 출원 제18159747.7호, 및 2018년 12월 19일에 출원된 미국 정규 출원 제16/226,288호의 이익을 주장하며, 그 내용들은 본 명세서에 참조로 포함되어 있다.
발광 다이오드(light emitting diode, LED), 공진 공동 발광 다이오드(resonant cavity light emitting diode, RCLED), 수직 공동 레이저 다이오드(vertical cavity laser diode, VCSEL), 및 에지 방출 레이저(edge emitting laser)를 포함하는 반도체 발광 디바이스는 현재 이용가능한 가장 효율적인 광원들 중 하나이다. 가시 스펙트럼(visible spectrum)에 걸쳐 동작이 가능한 고휘도(high-brightness) 발광 디바이스들의 제조에서 현재 관심 있는 재료 시스템들은 III-V족 반도체들, 특히, 갈륨, 알루미늄, 인듐, 및 질소의 2원(binary), 3원(ternary), 및 4원(quaternary) 합금들을 포함하며, 이것들은 III-질화물 재료(III-nitride material)들로도 지칭된다.
전형적으로, III-질화물 발광 디바이스들은 금속-유기 화학 기상 퇴적(metal-organic chemical vapor deposition, MOCVD), 분자선 에피택시(molecular beam epitaxy, MBE), 또는 다른 에피택셜 기법들에 의해 사파이어, 실리콘 탄화물, III-질화물, 또는 다른 적합한 기판 상에 상이한 조성들 및 도펀트(dopant) 농도들의 반도체 층들의 스택을 에피택셜적으로(epitaxially) 성장시킴으로써 제조된다. 스택은 종종 기판 위에 형성된, 예를 들어, 실리콘으로 도핑된 하나 이상의 n-타입 층, n-타입 층 또는 층들 위에 형성된 활성 영역 내의 하나 이상의 발광 층, 및 활성 영역 위에 형성된, 예를 들어, 마그네슘으로 도핑된 하나 이상의 p-타입 층을 포함한다. 전기적 콘택들(electrical contacts)은 n-타입 및 p-타입 영역들 상에 형성된다.
디바이스는 에피택셜 층의 제1 표면 상의 제1 격리 영역과 제2 격리 영역 사이의 금속 콘택을 포함할 수 있다. 디바이스는 제1 격리 영역 및 제2 격리 영역에 대해 원위(distal)인 에피택셜 층의 제2 표면 상의 제1 측벽 및 제2 측벽을 포함할 수 있다. 디바이스는 제1 측벽과 제2 측벽 사이의 에피택셜 층 상의 파장 변환 층을 포함할 수 있다.
첨부 도면들과 함께 예시적으로 주어지는 다음의 설명으로부터 더 상세한 이해가 얻어질 수 있다.
도 1a는 분해된 부분을 갖는 LED 어레이의 평면도이다.
도 1b는 트렌치들을 갖는 LED 어레이의 단면도이다.
도 1c는 트렌치들을 갖는 다른 LED 어레이의 사시도이다.
도 1d는 사파이어 기판 내에 트렌치들을 형성하는 것을 예시하는 단면도이다.
도 1e는 트렌치들 내에 제1 반도체 층을 형성하는 것을 예시하는 단면도이다.
도 1f는 제1 반도체 층 상에 활성 영역 및 제2 반도체 층을 형성하는 것을 예시하는 단면도이다.
도 1g는 제2 반도체 층 상에 격리 영역들 및 금속 콘택들을 형성하는 것을 예시하는 단면도이다.
도 1h는 사파이어 기판을 제거하는 것을 예시하는 단면도이다.
도 1i는 웰(well)들 내에 파장 변환 층을 형성하는 것을 예시하는 단면도이다.
도 1j는 패터닝된 사파이어 기판(patterned sapphire substrate, PSS) 기판 상에 제1 반도체 층을 형성하는 것을 예시하는 단면도이다.
도 1k는 제1 반도체 층의 상부 표면 상에 격리 영역들을 형성하는 것을 예시하는 단면도이다.
도 1l은 제1 반도체 층 및 격리 영역들 상에 메사(mesa)들을 형성하는 것을 예시하는 단면도이다.
도 1m은 메사들 상에 제2 반도체 층을 형성하는 것을 예시하는 단면도이다.
도 1n은 제2 반도체 층 상에 유전체 층을 형성하는 것을 도시한다.
도 1o는 유전체 층의 일부를 제거하여 제2 반도체 층의 상부 표면을 노출시키는 것을 도시한다.
도 1p는 메사들 위에 금속 콘택 층을 형성하는 것을 예시하는 단면도이다.
도 1q는 격리 영역을 관통하여 제2 콘택을 형성하는 것을 예시하는 단면도이다.
도 1r은 PSS 기판을 제거하는 것을 예시하는 단면도이다.
도 1s는 PSS 기판을 제거하고 공통 콘택 층을 형성하는 것을 예시하는 단면도이다.
도 1t는 제2 반도체 층 상에 금속 콘택 층을 형성하는 것을 예시하는 단면도이다.
도 1u는 PSS 기판을 제거하는 것을 예시하는 단면도이다.
도 1v는 디바이스를 형성하는 방법을 도시하는 흐름도이다.
도 2a는 일 실시예에서 LED 디바이스 부착 영역에서 기판에 부착된 LED 어레이를 갖는 전자 보드(electronics board)의 평면도이다.
도 2b는 회로 보드의 2개의 표면 상에 탑재된 전자 컴포넌트들을 갖는 2 채널 통합 LED 조명 시스템(two channel integrated LED lighting system)의 일 실시예의 도면이다.
도 2c는 예시적인 차량 헤드램프 시스템이다.
도 3은 예시적인 일루미네이션 시스템(illumination system)을 도시한다.
상이한 광 일루미네이션 시스템들(light illumination systems) 및/또는 발광 다이오드("LED") 구현들의 예들이 첨부 도면들을 참조하여 이하에서 더 완전히 설명될 것이다. 이 예들은 상호 배타적이지 않고, 추가적인 구현들을 달성하기 위해 하나의 예에서 발견된 특징들은 하나 이상의 다른 예에서 발견된 특징들과 조합될 수 있다. 따라서, 첨부 도면들에 도시한 예들은 단지 예시적 목적들을 위해 제공되고, 그것들은 본 개시내용을 어떤 방식으로든 제한하려는 것이 아니라는 것을 이해할 것이다. 동일한 번호들은 전체에 걸쳐 동일한 요소들을 지칭한다.
제1, 제2, 제3 등의 용어들이 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이 요소들은 이 용어들에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이 용어들은 하나의 요소를 다른 요소와 구별하는 데 사용될 수 있다. 예를 들어, 본 발명의 범위로부터 벗어나지 않고, 제1 요소를 제2 요소라고 부를 수 있고, 제2 요소를 제1 요소라고 부를 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "및/또는"은 연관된 나열된 항목들 중 하나 이상의 항목의 임의의 및 모든 조합들을 포함할 수 있다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "상에" 있거나 다른 요소 "상으로" 연장되는 것으로 지칭될 때, 다른 요소 상에 직접 있거나 다른 요소 상으로 직접 연장될 수 있거나 또는 개재 요소(intervening element)들이 또한 존재할 수 있다는 것을 이해할 것이다. 반대로, 요소가 다른 요소 "상에 직접(directly on)" 있거나 다른 요소 "상으로 직접(directly onto)" 연장되는 것으로 지칭될 때, 개재 요소들은 존재하지 않을 수 있다. 한 요소가 다른 요소에 "접속(connected)" 또는 "결합(coupled)"되는 것으로 지칭될 때, 한 요소가 다른 요소에 직접 접속 또는 결합될 수 있고/있거나 하나 이상의 개재 요소를 통해 다른 요소에 접속 또는 결합될 수 있다는 것을 또한 이해할 것이다. 반대로, 한 요소가 다른 요소에 "직접 접속(directly connected)" 또는 "직접 결합(directly coupled)"되는 것으로 지칭될 때, 그 요소와 다른 요소 사이에 존재하는 개재 요소들이 없다. 이 용어들은 도면들에 도시한 임의의 배향 이외에 요소의 상이한 배향들을 포괄하기 위한 것이라는 것을 이해할 것이다.
"아래에(below)", "위에(above)", "상부(upper)", "하부(lower)", "수평(horizontal)" 또는 "수직(vertical)"과 같은 상대적인 용어들이 도면들에 도시된 바와 같이 한 요소, 층, 또는 영역과 다른 요소, 층, 또는 영역의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 이 용어들은 도면들에 도시된 배향 이외에 디바이스의 상이한 배향들을 포괄하기 위한 것이라는 것을 이해할 것이다.
자외선(UV) 또는 적외선(IR) 광학적 파워(optical power)를 방출하는 디바이스들과 같은 반도체 발광 디바이스들(LED들) 또는 광학적 파워 방출 디바이스들은 현재 이용가능한 가장 효율적인 광원들 중 하나이다. 이러한 디바이스들(이하, "LED들")은 발광 다이오드들, 공진 공동 발광 다이오드들, 수직 공동 레이저 다이오드들, 에지 방출 레이저들, 또는 그와 유사한 것을 포함할 수 있다. 예를 들어, 그것들의 콤팩트한 크기 및 더 낮은 전력 요건들로 인해, LED들은 많은 상이한 응용들에 대한 매력적인 후보들일 수 있다. 예를 들어, 그것들은 카메라들 및 휴대폰들과 같은 핸드헬드 배터리-전력공급형 디바이스들(hand-held battery-powered devices)에 대한 광원들(예를 들어, 플래시 라이트들, 카메라 플래시들)로서 사용될 수 있다. 그것들은 또한, 예를 들어, 자동차 조명, HUD(heads up display) 조명, 원예 조명(horticultural lighting), 거리 조명, 비디오에 대한 토치(torch for video), 일반적인 일루미네이션(예를 들어, 집, 상점, 사무실 및 스튜디오 조명, 극장/무대 조명 및 건축화 조명), 증강 현실(AR) 조명, 가상 현실(VR) 조명, 디스플레이를 위한 백라이트로서, 및 IR 분광법을 위해 사용될 수 있다. 단일 LED는 백열 광원보다 덜 밝은 광을 제공할 수 있고, 따라서 다중 접합 디바이스들(multi-junction devices) 또는 LED들의 어레이들(예를 들어, 모놀리식 LED 어레이들, 마이크로 LED 어레이들 등)은 더 많은 밝기가 희망되거나 요구되는 응용들에 사용될 수 있다.
개시된 주제의 실시예들에 따르면, LED 어레이들(예를 들어, 마이크로 LED 어레이들)은 도 1a, 도 1b 및/또는 도 1c에 도시된 바와 같은 픽셀들의 어레이를 포함할 수 있다. LED 어레이들은 LED 어레이 세그먼트들의 정밀도 제어를 요구하는 것들과 같은 임의의 응용들에 사용될 수 있다. LED 어레이 내의 픽셀들은 개별적으로 어드레싱가능(addressable)할 수 있거나, 그룹들/서브세트들로 어드레싱가능할 수 있거나, 어드레싱가능하지 않을 수 있다. 도 1a에서, 픽셀들(111)을 갖는 LED 어레이(110)의 평면도가 도시되어 있다. LED 어레이(110)의 3x3 부분의 분해도가 또한 도 1a에 도시되어 있다. 3x3 부분 분해도에 도시된 바와 같이, LED 어레이(110)는 대략 100㎛ 이하(예를 들어, 40㎛)의 폭 w1을 갖는 픽셀들(111)을 포함할 수 있다. 픽셀들 사이의 레인들(113)은 대략 20㎛ 이하(예를 들어, 5㎛)의 폭 w2에 의해 분리될 수 있다. 도 1b 및 도 1c에 도시되고 여기에 추가로 개시된 바와 같이, 레인들(113)은 픽셀들 사이에 에어 갭을 제공할 수 있거나 다른 재료를 포함할 수 있다. 하나의 픽셀(111)의 중심으로부터 인접 픽셀(111)의 중심까지의 거리 d1은 대략 120㎛ 이하(예를 들어, 45㎛)일 수 있다. 본 명세서에 제공된 폭들 및 거리들은 예들일 뿐이고, 실제 폭들 및/또는 치수들은 변할 수 있다는 것을 이해할 것이다.
대칭 행렬로 배열된 직사각형 픽셀들이 도 1a, 도 1b 및 도 1c에 도시되어 있지만, 임의의 형상 및 배열의 픽셀들이 본 명세서에 개시된 실시예들에 적용될 수 있다는 것을 이해할 것이다. 예를 들어, 도 1a의 LED 어레이(110)는 100x100 행렬, 200×50 행렬, 대칭 행렬, 비대칭 행렬 등과 같은 임의의 적용가능한 배열에서 10,000개가 넘는 픽셀을 포함할 수 있다. 또한, 다수의 세트들의 픽셀들, 행렬들, 및/또는 보드들이 본 명세서에 개시된 실시예들을 구현하기 위해 임의의 적용가능한 포맷으로 배열될 수 있다는 것을 이해할 것이다.
도 1b는 예시적인 LED 어레이(1000)의 단면도를 도시한다. 도시된 바와 같이, 픽셀들(1010, 1020, 및 1030)은 분리 섹션들(1041) 및/또는 n-타입 콘택들(1040)이 픽셀들을 서로 분리하도록 하는 LED 어레이 내의 3개의 상이한 픽셀에 대응한다. 실시예에 따르면, 픽셀들 사이의 공간은 에어 갭에 의해 점유될 수 있다. 도시된 바와 같이, 픽셀(1010)은, 예를 들어, 에피택셜 층(1011)으로부터 제거될 수 있는 사파이어 기판과 같은 임의의 적용가능한 기판 상에 성장될 수 있는 에피택셜 층(1011)을 포함한다. 콘택(1015)으로부터 먼 성장 층의 표면은 실질적으로 평면일 수 있거나 패터닝될 수 있다. p-타입 영역(1012)은 p-콘택(1017)에 근접하여 위치될 수 있다. n-타입 영역 및 p-타입 영역(1012)에 인접하여 활성 영역(1021)이 배치될 수 있다. 대안적으로, 활성 영역(1021)은 반도체 층 또는 n-타입 영역과 p-타입 영역(1012) 사이에 있을 수 있고, 활성 영역(1021)이 광 빔들(light beams)을 방출하도록 전류를 수신할 수 있다. p-콘택(1017)은 SiO2 층들(1013 및 1014)뿐만 아니라 도금된 금속(예를 들어, 도금된 구리) 층(1016)과 접촉할 수 있다. n 타입 콘택들(1040)은 Cu와 같은 적용가능한 금속을 포함할 수 있다. 금속 층(1016)은 콘택(contact)으로서 역할을 할 수 있는 반사 층(1015)과 접촉할 수 있다.
특히, 도 1b에 도시된 바와 같이, n-타입 콘택(1040)은 픽셀들(1010, 1020, 및 1030) 사이에 생성된 트렌치들(1130) 내로 퇴적될 수 있고, 에피택셜 층(1011)을 넘어 연장될 수 있다. 분리 섹션들(1041)은 파장 변환 층(1050)의 전부(도시된 바와 같이) 또는 일부를 분리할 수 있다. LED 어레이는 이러한 분리 섹션들(1041) 없이 구현될 수 있거나 분리 섹션들(1041)은 에어 갭에 대응할 수 있다는 것을 이해할 것이다. 분리 섹션들(1041)은 n-타입 콘택들(1040)의 연장부일 수 있고, 따라서, 분리 섹션들(1041)은 n-타입 콘택들(1040)(예를 들어, 구리)과 동일한 재료로부터 형성된다. 대안적으로, 분리 섹션들(1041)은 n-타입 콘택들(1040)과 상이한 재료로 형성될 수 있다. 실시예에 따르면, 분리 섹션들(1041)은 반사 재료를 포함할 수 있다. 분리 섹션들(1041) 및/또는 n-타입 콘택(1040)의 재료는, 예를 들어, n-타입 콘택(1040) 및/또는 분리 섹션들(1041)의 퇴적을 포함하거나 허용하는 메시 구조물(mesh structure)을 도포하는 것과 같은 임의의 적용가능한 방식으로 퇴적될 수 있다. 파장 변환 재료(1050)는 도 2a의 파장 변환 층(205)과 유사한 특징들/속성들을 가질 수 있다. 본 명세서에서 언급된 바와 같이, 하나 이상의 추가적인 층이 분리 섹션들(1041)을 코팅할 수 있다. 이러한 층은 반사 층, 산란 층, 흡수 층, 또는 임의의 다른 적용가능한 층일 수 있다. 하나 이상의 패시베이션 층(1019)은 n-콘택(1040)을 에피택셜 층(1011)으로부터 완전히 또는 부분적으로 분리할 수 있다.
에피택셜 층(1011)은, 사파이어, SiC, GaN, 실리콘을 포함하는, 여기될 때 광자들을 방출하는 임의의 적용가능한 재료로부터 형성될 수 있고, 보다 구체적으로는, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb를 포함하지만 이에 제한되지 않는 III-V 반도체들, ZnS, ZnSe, CdSe, CdTe를 포함하지만 이에 제한되지 않는 II-VI 반도체들, Ge, Si, SiC를 포함하지만 이에 제한되지 않는 IV족 반도체들, 및 그의 혼합물들 또는 합금들로부터 형성될 수 있다. 이러한 예시적인 반도체들은 그것들이 존재하는 LED들의 전형적인 방출 파장들에서 약 2.4 내지 약 4.1의 범위의 굴절률들을 가질 수 있다. 예를 들어, GaN과 같은 III-질화물 반도체들은 500nm에서 약 2.4의 굴절률을 갖고, InGaP와 같은 III-인화물 반도체들은 600nm에서 약 3.7의 굴절률을 가질 수 있다. LED 디바이스(200)에 결합된 콘택들은 AuSn, AuGa, AuSi 또는 SAC 솔더들과 같은 솔더로부터 형성될 수 있다.
n-타입 영역은 성장 기판 상에 성장될 수 있고, 예를 들어, 준비 층들, 및/또는 성장 기판의 제거를 용이하게 하도록 설계된 층들을 포함하는, 상이한 조성들 및 도펀트 농도들을 포함하는 하나 이상의 반도체 재료 층을 포함할 수 있다. 이 층들은 n-타입이거나 의도적으로 도핑되지 않을 수 있거나, 심지어 p-타입 디바이스 층들일 수도 있다. 층들은 발광 영역이 효율적으로 광을 방출하기에 바람직한 특정한 광학적, 재료, 또는 전기적 특성들을 위해 설계될 수 있다. 유사하게, p-타입 영역(1012)은 의도적으로 도핑되지 않은 층들, 또는 n-타입 층들을 포함하는, 상이한 조성, 두께, 및 도펀트 농도의 다수의 층들을 포함할 수 있다. 전류는 p-n 접합(예를 들어, 비아 콘택들)을 통해 흐르게 될 수 있고, 픽셀들은 재료들의 밴드갭 에너지에 의해 적어도 부분적으로 결정되는 제1 파장의 광을 생성할 수 있다. 픽셀은 광을 직접 방출하거나(예를 들어, 정규 또는 직접 방출 LED) 또는 제2 파장의 광을 출력하기 위해 방출된 광의 파장을 추가로 변경하도록 작용하는 파장 변환 층(1050)(예를 들어, 인광체 변환된 LED(phosphor converted LED), "PCLED" 등)으로 광을 방출할 수 있다.
도 1b는 예시적인 배열에서 픽셀들(1010, 1020, 및 1030)을 갖는 예시적인 LED 어레이(1000)를 도시하지만, LED 어레이 내의 픽셀들은 다수의 배열들 중 어느 하나로 제공될 수 있다는 것을 이해할 것이다. 예를 들어, 픽셀들은 플립 칩 구조, 수직 주입 박막(vertical injection thin film, VTF) 구조, 다중 접합 구조, 박막 플립 칩(thin film flip chip, TFFC), 측방 디바이스들(lateral devices) 등에 있을 수 있다. 예를 들어, 측방 LED 픽셀은 플립 칩 LED 픽셀과 유사할 수 있지만, 전극들의 기판 또는 패키지로의 직접 접속을 위해 위아래가 뒤집혀 있지 않을 수 있다. TFFC는 또한 플립 칩 LED 픽셀과 유사할 수 있지만, 성장 기판이 제거될 수 있다(박막 반도체 층들을 지지되지 않은 채로 둔다). 대조적으로, 성장 기판 또는 다른 기판은 플립 칩 LED의 일부로서 포함될 수 있다.
활성 영역(1021)에 의해 방출되는 광이 하나 이상의 중간 층(예를 들어, 광자 층)을 통해 횡단(traverse)할 수 있도록, 파장 변환 층(1050)은 활성 영역(1021)에 의해 방출되는 광의 경로에 있을 수 있다. 실시예들에 따르면, 파장 변환 층(1050)은 LED 어레이(1000)에 존재하지 않을 수 있다. 파장 변환 층(1050)은, 예를 들어, 투명 또는 반투명 바인더 또는 행렬 내의 인광체 입자들, 또는 하나의 파장의 광을 흡수하고 상이한 파장의 광을 방출하는 세라믹 인광체 요소와 같은 임의의 발광 재료를 포함할 수 있다. 파장 변환 층(1050)의 두께는, LED 어레이(1000) 또는 개별 픽셀들(1010, 1020 및 1030)이 배열되는 사용된 재료 또는 응용/파장에 기초하여 결정될 수 있다. 예를 들어, 파장 변환 층(1050)은 대략 20㎛, 50㎛ 또는 200㎛일 수 있다. 파장 변환 층(1050)은 도시된 바와 같이 각각의 개별 픽셀 상에 제공될 수 있거나, 또는 전체 LED 어레이(1000) 위에 배치될 수 있다.
일차 광학계(1022)는 하나 이상의 픽셀(1010, 1020, 및/또는 1030) 상에 또는 그 위에 있을 수 있고, 일차 광학계를 통해 활성 영역(101) 및/또는 파장 변환 층(1050)으로부터 광이 지나가는 것을 허용할 수 있다. 일차 광학계를 통한 광은 일반적으로, 이상적인 확산 방사기(ideal diffuse radiator)로부터 관찰될 때, 일차 광학계(1022)를 통해 방출되는 광의 광도(luminous intensity)가 입사광의 방향과 표면 법선(surface normal) 사이의 각도의 코사인에 정비례하도록, 램버시안 분포 패턴(Lambertian distribution pattern)에 기초하여 방출될 수 있다. 램버시안 분포 패턴과 상이한 광 분포 패턴을 생성하기 위해 일차 광학계(1022)의 하나 이상의 속성이 수정될 수 있다는 것을 이해할 것이다.
렌즈(1065)와 도파관(1062) 중 하나 또는 둘 다를 포함하는 이차 광학계들에 픽셀들(1010, 1020 및/또는 1030)이 제공될 수 있다. 이차 광학계들이 다수의 픽셀들을 갖는 도 1b에 도시된 예에 따라 논의되지만, 이차 광학계들은 단일 픽셀들에 대해 제공될 수 있다는 것을 이해할 것이다. 이차 광학계들은 유입 광을 확산(발산 광학계)시키거나, 유입 광을 시준된 빔으로 수집(시준 광학계)하기 위해 사용될 수 있다. 도파관(1062)은 유전체 재료, 금속화 층 등으로 코팅될 수 있고 입사광을 반사 또는 재지향(redirect)시키기 위해 제공될 수 있다. 대안적인 실시예들에서, 조명 시스템은 다음 중 하나 이상을 포함하지 않을 수 있다: 파장 변환 층(1050), 일차 광학계(1022), 도파관(1062) 및 렌즈(1065).
렌즈(1065)는 SiC, 알루미늄 산화물, 다이아몬드, 또는 이와 유사한 것 또는 이들의 조합(이에 제한되지 않음)과 같은 임의의 적용가능한 투명 재료로부터 형성될 수 있다. 렌즈(1065)는, 렌즈(1065)로부터의 출력 빔이 원하는 측광 사양을 효율적으로 충족시키도록 렌즈(1065) 내로 입력될 광 빔을 수정하기 위해 사용될 수 있다. 추가적으로, 렌즈(1065)는, 예를 들어, 다수의 LED 디바이스(200B)의 조명된 및/또는 조명되지 않은 외관(lit and/or unlit appearance)을 결정함으로써, 하나 이상의 심미적 목적을 제공할 수 있다.
도 1c는 LED 어레이(1100)의 3차원 뷰의 단면을 도시한다. 도시된 바와 같이, LED 어레이(1100) 내의 픽셀들은 n-콘택들(1140)을 형성하도록 채워지는 트렌치들에 의해 분리될 수 있다. 픽셀들은 기판(1114) 상에 성장될 수 있고 p-콘택(1113), p-GaN 반도체 층(1112), 활성 영역(1111), 및 n-GaN 반도체 층(1110)을 포함할 수 있다. 이러한 구조는 단지 예로서 제공되고, 본 명세서에 제공된 개시내용을 구현하기 위해 하나 이상의 반도체 또는 다른 적용가능한 층이 추가, 제거, 또는 부분적으로 추가 또는 제거될 수 있다는 것을 이해할 것이다. 변환기 재료(1117)가 반도체 층(1110)(또는 다른 적용가능한 층) 상에 퇴적될 수 있다.
도시된 바와 같이, 패시베이션 층들(1115)이 트렌치들(1130) 내에 형성될 수 있고, n-콘택들(1140)(예를 들어, 구리 콘택들)이 트렌치들(1130) 내에 퇴적될 수 있다. 패시베이션 층들(1115)은 n-콘택들(1140)의 적어도 일부를 하나 이상의 반도체 층으로부터 분리할 수 있다. 일 구현에 따르면, 트렌치들 내의 n-콘택들(1140) 또는 다른 적용가능한 재료는, n-콘택들(1140) 또는 다른 적용가능한 재료가 픽셀들 사이의 완전한 또는 부분적인 광학 격리를 제공하도록, 변환기 재료(1117) 내로 연장될 수 있다.
작은 어드레싱가능한 광 LED 픽셀 시스템들의 제조는 비용이 많이 들고 어려울 수 있다. 밀리미터 스케일 컴포넌트 크기들과 함께 사용할 수 있는 종래의 픽 앤 플레이스(pick and place) 기법들은 미크론 정확도로 배치될 필요가 있을 수 있는 100 미크론 미만의 컴포넌트들(sub-100 micron components)에 적합하지 않을 수 있다. LED 픽셀 시스템들을 위한 연속적인 GaN 층들을 형성하는 것은 웨이퍼 보잉(wafer bowing)을 야기하는 응력을 초래할 수 있다. 웨이퍼 보잉을 감소시키고 더 쉬운 고온 어닐링을 허용하기 위해 두꺼운 연속적인 GaN 층들 없이 디바이스들을 형성하는 것이 바람직할 수 있다. 선택적으로 성장된 GaN 메사들에 대한 웨이퍼 스케일 전기 접속(wafer scale electrical connection)을 제공하는 것은 아래에 더 상세히 설명된다.
다음의 설명은 선택적으로 성장된(selectively grown, SAG) 및/또는 에칭된 GaN 메사들을 포함할 수 있는 100㎛ 내지 300㎛ 미만의 픽셀들을 포함할 수 있다. 메사들은 서로 부분적으로 또는 완전히 전기적으로 격리될 수 있다. 연속적인 GaN 층들의 두께 및/또는 전체 수를 감소시킴으로써, 행렬 레이아웃으로 멀티-섹션 LED들을 형성할 때 통합된 필름 응력 및 웨이퍼 보잉이 감소될 수 있다. 또한, 더 높은 온도의 어닐링은 다중 파장 방출(multi-wavelength emission)을 위한 특정한 전기적 및 광학적 속성들을 초래하기 위해 높은 변형된 에피택셜 층들(highly strained epitaxial layers)의 특정 섹션들에서 사용될 수 있다. SAG GaN 재료는 사파이어 기판 상에 형성될 수 있고, 이것은 나중에 제거되어 측방향 도파관 효과들(lateral wave guide effects)로 인한 광 손실을 감소시킬 수 있다. 사파이어 기판의 제거 후에 노출된 SAG GaN 재료는 인광체 격납(phosphor containment)에 사용될 수 있다.
이제 도 1d를 참조하면, 사파이어 기판(120) 내에 트렌치들(122)을 형성하는 것을 예시하는 단면도가 도시된다. 사파이어 기판(120)은 알루미늄 산화물과 같은 결정질 재료로 구성될 수 있고, 상업용 사파이어 웨이퍼일 수 있다. 사파이어 기판(120)은 트렌치들(122)을 형성하기 위해 종래의 패터닝 및 에칭 기법들을 사용하여 에칭, 패터닝, 또는 홈 형성(grooved)될 수 있다. 일 예에서, 트렌치들(122)은 습식 에칭을 사용하여 형성될 수 있다. 다른 예에서, 트렌치들(122)은 반응성 이온 에칭(Reactive Ion Etching, RIE) 및 유도 결합 플라즈마-반응성 이온 에칭(Inductively Coupled Plasma-Reactive Ion Etching, ICP-RIE)과 같은 건식 에칭 기법에 의해 형성될 수 있다. 트렌치들(122)은 도 1d에서 삼각형 형상으로서 도시되지만, 에칭 프로세스에 의해 형성되는 임의의 원하는 형상을 취할 수 있다는 점에 유의해야 한다. 사파이어 기판(120)은 도 1c를 참조하여 전술한 바와 같은 기판(1114)과 유사할 수 있고 유사한 기법들을 사용하여 형성될 수 있다.
이제 도 1e를 참조하면, 트렌치들(122) 내에 제1 반도체 층(126)을 형성하는 것을 예시하는 단면도가 도시된다. 제1 반도체 층(126)은 사파이어 기판(120)과 후속 반도체 층들 사이의 격자 매칭(lattice matching) 및 열 팽창 계수 매칭(coefficient of thermal expansion matching)에 최적화된 하나 이상의 재료로 구성될 수 있다. 제1 반도체 층(126)은 반도체 재료, 금속 산화물, 금속 질화물, 또는 금속 및 반도체 재료들의 조합으로 구성될 수 있다. 제1 반도체 층(126)에 사용될 수 있는 재료들의 예들은, SiC, Al2O1, GaN, AlN, 및 AlGaN을 포함하지만 이에 제한되지 않는다. 제1 반도체 층(126)은 Si와 같은 n-타입 도펀트 또는 Mg와 같은 p-타입 도펀트로 도핑될 수 있다. 제1 반도체 층(126) 내의 도펀트의 농도는 제1 반도체 층(126)의 굴절률에 큰 영향을 미치지 않을 수 있지만, 도펀트 농도가 너무 크면 제1 반도체 층(126)의 결정 구조를 변형시킬 수 있다. 이것은 제1 반도체 층(126) 위에 성장되는 후속 반도체 층들의 품질에 악영향을 미칠 수 있다. 일 예에서, 제1 반도체 층(126)은 3e18 cm-3 내지 5e19 cm-3의 명목상 일정한 농도(nominally constant concentration)로 Si로 도핑될 수 있다. 제1 반도체 층(126)은 또한 등급화된 도펀트 농도(graded dopant concentration)를 가질 수 있다.
제1 반도체 층(126)은 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 다른 에피택셜 기법들과 같은 종래의 퇴적 기법들을 사용하여 형성될 수 있다. 에피택셜 퇴적 프로세스에서, 하나 이상의 소스 가스에 의해 제공되는 화학 반응물들이 제어되고, 퇴적하는 원자들이 표면 상에서 이동하기에 충분한 에너지를 갖고 퇴적 표면에 도착하여 그들 자신을 퇴적 표면의 원자들의 결정 배열로 배향하도록 시스템 파라미터들이 설정된다. 제1 반도체 층(126)이 성장되는 온도는 핵생성 층 위에 성장된 반도체 층들의 표면 형태(surface morphology)에 영향을 줄 수 있다. 제1 반도체 층(126)은 고온에서, 예를 들어, 900℃ 내지 1200℃에서 성장 및/또는 어닐링될 수 있다. 다른 예에서, 제1 반도체 층(126)은 1080℃내지 1165℃에서 성장될 수 있다.
제1 반도체 층(126)의 두께, 조성, 도펀트 농도, 및 제조 온도는 각각 제1 반도체 층(126)이 후속 반도체 층들의 굴절률에 가까운 굴절률을 가짐으로써 디바이스의 광 추출을 향상시키고 또한 후속 반도체 층들에서 유리한 표면 속성들을 야기하도록 선택될 수 있다.
제1 반도체 층(126)은, III-질화물 재료들로도 지칭되는, 갈륨, 알루미늄, 인듐, 및 질소의 2원(binary), 3원(ternary), 및 4원(quaternary) 합금들을 포함하는, 임의의 III-V족 반도체들로 구성될 수 있다. 예를 들어, 제1 반도체 층(126)은, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb를 포함하지만 이에 제한되지 않는 III-V 반도체들, ZnS, ZnSe, CdSe, CdTe를 포함하지만 이에 제한되지 않는 II-VI 반도체들, Ge, Si, SiC를 포함하지만 이에 제한되지 않는 IV족 반도체들, 및 그의 혼합물들 또는 합금들로 구성될 수 있다. 이러한 반도체들은 이들이 존재하는 LED들의 전형적인 방출 파장들에서 약 2.4 내지 약 4.1의 범위의 굴절률들을 가질 수 있다. 예를 들어, GaN과 같은 III-질화물 반도체들은 500nm에서 약 2.4의 굴절률을 갖고, InGaP와 같은 III-인화물 반도체들은 600nm에서 약 3.7의 굴절률을 가질 수 있다. 일 예에서, 제1 반도체 층(126)은 GaN으로 구성될 수 있다.
제1 반도체 층(126)은 MOCVD, MBE, 또는 다른 에피택셜 기법들과 같은 종래의 퇴적 기법들을 사용하여 형성될 수 있다. 제1 반도체 층(126)은 n-타입 도펀트들로 도핑될 수 있다.
이제 도 1f를 참조하면, 제1 반도체 층(126) 상에 활성 영역(128) 및 제2 반도체 층(130)을 형성하는 것을 예시하는 단면도가 도시된다. 제2 반도체 층(130) 및 활성 영역(128)은, III-질화물 재료들로도 지칭되는, 갈륨, 알루미늄, 인듐, 및 질소의 2원, 3원, 및 4원 합금들을 포함하는, 임의의 III-V족 반도체들로 구성될 수 있다. 예를 들어, 제2 반도체 층(130) 및 활성 영역(128)은, AN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb를 포함하지만 이에 제한되지 않는 III-V 반도체들, ZnS, ZnSe, CdSe, CdTe를 포함하지만 이에 제한되지 않는 II-VI 반도체들, Ge, Si, SiC를 포함하지만 이에 제한되지 않는 IV족 반도체들, 및 그의 혼합물들 또는 합금들로 구성될 수 있다. 이러한 반도체들은 이들이 존재하는 LED들의 전형적인 방출 파장들에서 약 2.4 내지 약 4.1의 범위의 굴절률들을 가질 수 있다. 예를 들어, GaN과 같은 III-질화물 반도체들은 500nm에서 약 2.4의 굴절률을 갖고, InGaP와 같은 III-인화물 반도체들은 600nm에서 약 3.7의 굴절률을 가질 수 있다. 일 예에서, 제2 반도체 층(130) 및 활성 영역(128)은 GaN으로 구성될 수 있다.
제2 반도체 층(130) 및 활성 영역(128)은 MOCVD, MBE, 또는 다른 에피택셜 기법들과 같은 종래의 퇴적 기법들을 사용하여 형성될 수 있다. 활성 영역(128) 및 제2 반도체 층(130)은 제1 반도체 층(126)과 함께 형성될 수 있거나 개별적으로 형성될 수 있다. 활성 영역(128) 및 제2 반도체 층(130)은 제1 반도체 층(126)과 유사한 반도체 재료로 구성될 수 있거나 그것들의 조성이 달라질 수 있다.
제2 반도체 층(130)은 p-타입 도펀트들로 도핑될 수 있다. 따라서, 활성 영역(128)은 제1 반도체 층(126)과 제2 반도체 층(130)의 계면과 연관된 p-n 다이오드 접합일 수 있다. 대안적으로, 활성 영역(128)은 n-타입 도핑되거나, p-타입 도핑되거나, 도핑되지 않은 하나 이상의 반도체 층을 포함할 수 있다. 활성 영역(128)은 제1 반도체 층(126) 및 제2 반도체 층(130)을 통해 적합한 전압의 인가 시에 광을 방출할 수 있다. 대안적인 구현들에서, 제1 반도체 층(126) 및 제2 반도체 층(130)의 전도성 타입들은 반대로 될 수 있다. 즉, 제1 반도체 층(126)은 p-타입 층일 수 있고, 제2 반도체 층(130)은 n-타입 층일 수 있다. 제1 반도체 층(126), 활성 영역(128), 및 제2 반도체 층(130)은 집합적으로 에피택셜 층(180)으로 지칭될 수 있다. 에피택셜 층(180)은 도 1b를 참조하여 전술한 바와 같은 에피택셜 층(1011)과 유사할 수 있고 유사한 기법들을 사용하여 형성될 수 있다.
이제 도 1g를 참조하면, 제2 반도체 층(130) 상에 격리 영역들(132) 및 금속 콘택들(134)을 형성하는 것을 예시하는 단면도가 도시된다. 격리 영역들(132)은 산화물, 질화물, 또는 산질화물(oxynitride)과 같은 유전체 재료로 구성될 수 있다. 격리 영역들(132)은, 예를 들어, CVD, PECVD(plasma enhanced chemical vapor deposition), MOCVD, ALD(atomic layer deposition), 증발, 반응성 스퍼터링(reactive sputtering), 화학 용액 퇴적(chemical solution deposition), 스핀-온 퇴적(spin-on deposition), 또는 다른 유사한 프로세스들과 같은 종래의 퇴적 기법을 사용하여 형성될 수 있다. 격리 영역들(132)은 종래의 기법들을 사용하여 패터닝되고 에칭될 수 있다. 금속 콘택들(134)은 금, 은, 구리와 같은 전도성 금속 또는 금속 합금의 하나 이상의 층으로 구성될 수 있다. 금속 콘택들(134)은, 예를 들어, CVD, PECVD, MOCVD, ALD, 증발, 반응성 스퍼터링, 화학 용액 퇴적, 도금, 스핀-온 퇴적, 또는 다른 유사한 프로세스들과 같은 종래의 퇴적 기법을 사용하여 형성될 수 있다. 금속 콘택들(134)은 종래의 기법들을 사용하여 패터닝되고 에칭될 수 있다. 격리 영역들(132)은 트렌치들(122) 내에 형성된 제1 반도체 층(126) 위에 위치되도록 형성될 수 있다. 격리 영역들(132)은 도 1a를 참조하여 전술한 바와 같은 픽셀들(111)을 정의할 수 있다.
이제 도 1h를 참조하면, 사파이어 기판(120)을 제거하는 것을 예시하는 단면도가 도시된다. 사파이어 기판(120)은 그라인딩(grinding), CMP(chemical mechanical polishing), 또는 레이저 리프트-오프(laser lift-off)와 같은 종래의 프로세스에 의해 제거될 수 있다. 일 예에서, 사파이어 기판(120)은 제1 반도체 층(126) 및 제1 반도체 층(126)에 대해 선택적으로 제거될 수 있다. 사파이어 기판(120)의 제거는 제1 반도체 층(126)의 최하부 표면(136) 및 제1 반도체 층(126)으로 구성된 하나 이상의 측벽(140)을 노출시킬 수 있다. 하나 이상의 측벽(140)은 하나 이상의 돌출부(protrusion)로 지칭될 수 있다. 제1 반도체 층(126)의 하나 이상의 측벽(140)은 제1 반도체 층(126)의 최하부 표면(136) 아래로 연장될 수 있다. 사파이어 기판(120)을 제거하는 것은, 제1 반도체 층(126)의 최하부 표면(136)과 하나 이상의 측벽(140)에 의해 경계가 정해지는 웰(138)을 형성할 수 있다. 일 예에서, 최하부 표면(136)은 노출된 후에 조면화(roughen)될 수 있다.
이제 도 1i를 참조하면, 웰들(138) 내에 파장 변환 층(142)을 형성하는 것을 예시하는 단면도가 도시된다. 파장 변환 층(142)은 측벽들(140) 사이의 제1 반도체 층(126)의 최하부 표면(136) 상에 형성될 수 있다.
파장 변환 층(142)은 원소 인광체(elemental phosphor) 또는 그의 화합물들로 구성될 수 있다. 파장 변환 층(142)은, 예를 들어, CVD, PECVD(plasma enhanced chemical vapor deposition), MOCVD, ALD(atomic layer deposition), 증발, 반응성 스퍼터링, 화학 용액 퇴적, 스핀-온 퇴적, 또는 다른 유사한 프로세스들과 같은 종래의 퇴적 기법을 사용하여 형성될 수 있다. 파장 변환 층(142)은 하나 이상의 인광체를 포함할 수 있다. 인광체들은 여기 에너지(보통은 방사 에너지)를 흡수하고, 이어서 흡수된 에너지를 초기 여기 에너지와 상이한 에너지의 방사로서 방출할 수 있는 발광 재료들이다. 인광체들은 100% 근처의 양자 효율을 가질 수 있는데, 이는 여기 에너지로서 제공된 거의 모든 광자가 인광체들에 의해 재방출될 수 있다는 것을 의미한다. 인광체들은 또한 고흡수성일 수 있다. 발광 활성 영역(128)은 매우 효율적인 고흡수성 파장 변환 층(142) 내로 직접 광을 방출할 수 있기 때문에, 인광체들은 디바이스로부터 광을 효율적으로 추출할 수 있다. 파장 변환 층(142)에서 사용되는 인광체들은 임의의 종래의 녹색, 황색, 및 적색 방출 인광체들을 포함할 수 있지만 이에 제한되지 않는다.
파장 변환 층(142)은 제1 반도체 층(126)의 최하부 표면(136) 상에 인광체의 결정립들(grains)을 퇴적함으로써 형성될 수 있다. 인광체 결정립들은, 활성 영역(128)으로부터 방출된 광이 인광체 결정립들에 직접 결합될 수 있도록, 제1 반도체 층(126)과 직접 접촉할 수 있다. 도 1i에 도시되지 않았지만, 광학 결합 매질(optical coupling medium)이 인광체 결정립들을 제자리에(in place) 유지하기 위해 제공될 수 있다. 광학 결합 매질은 제1 반도체 층(126)의 굴절률을 크게 초과하지 않고 가능한 한 가까운 굴절률을 갖도록 선택될 수 있다. 가장 효율적인 동작을 위해, 제1 반도체 층(126), 파장 변환 층(142)의 인광체 결정립들, 및 광학 결합 매질 사이에 손실성 매질(lossy media)이 포함되지 않을 수 있다.
인광체 결정립들은 0.1㎛ 내지 20㎛의 결정립 크기를 가질 수 있다. 인광체 결정립들은, 파장 변환 층(142)을 형성하기 위해, 예를 들어, 전기영동 퇴적(electrophoretic deposition), 스핀 코팅(spin coating), 스프레이 코팅(spray coating), 스크린 인쇄(screen printing), 또는 다른 인쇄 기법들에 의해 도포(apply)될 수 있다. 스핀 코팅 또는 스프레이 코팅과 같은 기법들에서, 인광체는 유기 바인더(organic binder)와 함께 슬러리 내에 배치될 수 있고, 유기 바인더는 이어서 예를 들어 가열에 의해 슬러리의 퇴적 후에 증발될 수 있다. 선택적으로, 광학 결합 매질이 그 다음에 인가될 수 있다. 인광체 입자들은 나노입자들 자체일 수 있다(즉, 크기가 100 nm 내지 1000 nm의 범위에 있는 입자들). 전형적으로 스프레이 열분해 방법들(spray pyrolysis methods) 또는 다른 방법들에 의해 생성되는 구형 인광체 입자들이 인가될 수 있어, 유리한 산란 속성들을 제공하는 높은 패키지 밀도를 갖는 층을 산출할 수 있다. 또한, 인광체 입자들은, 예를 들어, SiO2, Al2O3, MePO4 또는 -폴리포스페이트(polyphosphate)와 같은 인광체에 의해 방출된 광보다 큰 밴드 갭을 갖는 재료, 또는 다른 적합한 금속 산화물들로 코팅될 수 있다.
파장 변환 층(142)은 인광체 분말(phosphor powder)보다는 세라믹 인광체(ceramic phosphor)일 수 있다. 세라믹 인광체는 인광체 입자들의 표면이 연화(soften)되고 용융되기 시작할 때까지 높은 압력에서 분말 인광체를 가열함으로써 형성될 수 있다. 부분적으로 용융된 입자들은 함께 점착되어 단단한 입자 덩어리를 형성할 수 있다. 다결정 세라믹 층을 형성하기 위해서는 미리 형성된 "그린 바디(green body)"의 단축 또는 등방압 가압 단계들(uniaxial or isostatic pressing steps) 및 진공 소결(vacuum sintering)이 필요할 수 있다. 세라믹 인광체의 반투명도(즉, 이것이 생성하는 산란의 양)는 가열 또는 가압 조건들, 제조 방법, 사용되는 인광체 입자 전구체, 및 인광체 재료의 적합한 결정 격자를 조정하는 것에 의해 높은 불투명도로부터 높은 투명도로 제어될 수 있다. 예를 들어, 세라믹의 형성을 촉진하거나 세라믹의 굴절률을 조정하기 위해, 인광체 이외에, 알루미나와 같은 다른 세라믹 형성 재료들이 포함될 수 있다.
파장 변환 층(142)은 실리콘과 인광체 입자들의 혼합물로 구성될 수 있다. 이 예에서, 파장 변환 층(142)은 플레이트들(plates)로부터 다이싱되어 제1 반도체 층(126)의 최하부 표면(136) 상에 배치될 수 있다.
다른 예에서, SAG 및 에칭된 GaN 메사들을 형성하기 위해 상승된(raised) 및 리세스된(recessed) 영역들의 미리 형성된 패턴을 갖는 PSS 기판이 사용될 수 있다. 또 다른 예에서, 제1 반도체 층(126)이 형성되기 전에 사파이어 기판(120)의 상부 표면이 노출되도록, 제1 반도체 층(126)은 트렌치들(122) 내에 형성된 후에 평탄화될 수 있다. 따라서, 제1 반도체 층(126)은 제1 반도체 층(126) 및 사파이어 기판(120)의 상부 표면 상에 직접 형성될 수 있다. 사파이어 기판(120)이 제거될 때, 파장 변환 층(142)은 제1 반도체 층(126)의 하부 표면 상에 직접 형성될 수 있고 제1 반도체 층(126)의 측벽들(140)에 의해 경계지어질 수 있다.
도 1b에 도시된 바와 같이, 하나 이상의 n-타입 콘택(1040)이 에피택셜 층(180)의 측벽(137) 상에 형성될 수 있고, 하나 이상의 측벽(140)으로 연장될 수 있다. 하나 이상의 패시베이션 층(1019)은 하나 이상의 n-타입 콘택(1040)을 에피택셜 층(180) 및 하나 이상의 측벽(140)으로부터 완전히 또는 부분적으로 분리할 수 있다.
이제 도 1j를 참조하면, PSS 기판(144) 상에 제1 반도체 층(148)을 형성하는 것을 예시하는 단면도가 도시된다. PSS 기판(144)은 알루미늄 산화물과 같은 결정질 재료로 구성될 수 있고, 상업용 사파이어 웨이퍼일 수 있다. PSS 기판(144)은 종래의 패터닝 및 에칭 기법들을 사용하여 에칭, 패터닝, 또는 홈 형성될 수 있다. PSS 기판(144) 내의 리세스된 영역들은 RIE 및 ICP-RIE와 같은 건식 에칭 기법에 의해 형성될 수 있다. PSS 기판(144)은 도 1c를 참조하여 전술한 바와 같은 기판(1114)과 유사할 수 있고 유사한 기법들을 사용하여 형성될 수 있다.
제1 반도체 층(148)은 PSS 기판(144)의 리세스들 내에 형성될 수 있다. 제1 반도체 층(148)은 PSS 기판(144)과 후속 반도체 층들 사이의 격자 매칭 및 열 팽창 계수 매칭에 최적화된 하나 이상의 재료로 구성될 수 있다. 제1 반도체 층(148)은 반도체 재료, 금속 산화물, 금속 질화물, 또는 금속 및 반도체 재료들의 조합으로 구성될 수 있다. 제1 반도체 층(148)에 사용될 수 있는 재료들의 예들은, SiC, Al2O1, GaN, AlN, 및 AlGaN을 포함하지만 이에 제한되지 않는다. 제1 반도체 층(148)은 Si와 같은 n-타입 도펀트 또는 Mg와 같은 p-타입 도펀트로 도핑될 수 있다. 제1 반도체 층(148) 내의 도펀트의 농도는 제1 반도체 층(148)의 굴절률에 큰 영향을 미치지 않을 수 있지만, 도펀트 농도가 너무 크면 제1 반도체 층(148)의 결정 구조를 변형시킬 수 있다. 이것은 제1 반도체 층(148) 위에 성장되는 후속 반도체 층들의 품질에 악영향을 미칠 수 있다. 일 예에서, 제1 반도체 층(148)은 3e18 cm-3 내지 5e19 cm-3의 명목상 일정한 농도로 Si로 도핑될 수 있다. 제1 반도체 층(148)은 또한 등급화된 도펀트 농도를 가질 수 있다.
제1 반도체 층(148)은 MOCVD, MBE, 또는 다른 에피택셜 기법들과 같은 종래의 퇴적 기법들을 사용하여 형성될 수 있다. 에피택셜 퇴적 프로세스에서, 하나 이상의 소스 가스에 의해 제공되는 화학 반응물들이 제어되고, 퇴적하는 원자들이 표면 상에서 이동하기에 충분한 에너지를 갖고 퇴적 표면에 도착하여 그들 자신을 퇴적 표면의 원자들의 결정 배열로 배향하도록 시스템 파라미터들이 설정된다. 제1 반도체 층(148)이 성장되는 온도는 핵생성 층 위에 성장된 반도체 층들의 표면 형태에 영향을 줄 수 있다. 제1 반도체 층(148)은 고온에서, 예를 들어, 900℃ 내지 1200℃에서 성장 및/또는 어닐링될 수 있다. 다른 예에서, 제1 반도체 층(148)은 1080℃내지 1165℃에서 성장될 수 있다.
제1 반도체 층(148)의 두께, 조성, 도펀트 농도, 및 제조 온도는 각각 제1 반도체 층(148)이 후속 반도체 층들의 굴절률에 가까운 굴절률을 가짐으로써 디바이스의 광 추출을 향상시키고 또한 후속 반도체 층들에서 유리한 표면 속성들을 야기하도록 선택될 수 있다.
제1 반도체 층(148)은, III-질화물 재료들로도 지칭되는, 갈륨, 알루미늄, 인듐, 및 질소의 2원, 3원, 및 4원 합금들을 포함하는, 임의의 III-V족 반도체들로 구성될 수 있다. 예를 들어, 제1 반도체 층(148)은, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb를 포함하지만 이에 제한되지 않는 III-V 반도체들, ZnS, ZnSe, CdSe, CdTe를 포함하지만 이에 제한되지 않는 II-VI 반도체들, Ge, Si, SiC를 포함하지만 이에 제한되지 않는 IV족 반도체들, 및 그의 혼합물들 또는 합금들로 구성될 수 있다. 이러한 반도체들은 이들이 존재하는 LED들의 전형적인 방출 파장들에서 약 2.4 내지 약 4.1의 범위의 굴절률들을 가질 수 있다. 예를 들어, GaN과 같은 III-질화물 반도체들은 500nm에서 약 2.4의 굴절률을 갖고, InGaP와 같은 III-인화물 반도체들은 600nm에서 약 3.7의 굴절률을 가질 수 있다. 일 예에서, 제1 반도체 층(148)은 GaN으로 구성될 수 있다.
제1 반도체 층(148)은 MOCVD, MBE, 또는 다른 에피택셜 기법들과 같은 종래의 퇴적 기법들을 사용하여 형성될 수 있다. 제1 반도체 층(148)은 n-타입 도펀트들로 도핑될 수 있다.
이제 도 1k를 참조하면, 제1 반도체 층(148)의 상부 표면(152) 상에 격리 영역들(150)을 형성하는 것을 예시하는 단면도가 도시된다. 격리 영역들(150)은, 예를 들어, 산화물, 질화물, 또는 산질화물과 같은 유전체 재료로 구성될 수 있다. 격리 영역들(150)은, 예를 들어, CVD, PECVD(plasma enhanced chemical vapor deposition), MOCVD, ALD(atomic layer deposition), 증발, 반응성 스퍼터링, 화학 용액 퇴적, 스핀-온 퇴적, 또는 다른 유사한 프로세스들과 같은 종래의 퇴적 기법을 사용하여 형성될 수 있다. 격리 영역들(150)은 종래의 기법들을 사용하여 패터닝되고 에칭될 수 있다. 격리 영역들(150)은 제1 반도체 층(148)의 상부 표면(152)의 부분들이 개구들(154)에서 노출되도록 형성될 수 있다. 격리 영역들(150)의 퇴적 전에 제1 반도체 층(148) 내에 제1 콘택(172)이 형성될 수 있다. 제1 콘택(172)은 제1 반도체 층(148)에 트렌치를 에칭하고 그것을, 금, 은, 구리와 같은 전도성 금속 또는 금속 합금의 하나 이상의 층으로 채우는 것에 의해 형성될 수 있다. 제1 콘택(172)은, 예를 들어, CVD, PECVD, MOCVD, ALD, 증발, 반응성 스퍼터링, 화학 용액 퇴적, 도금, 스핀-온 퇴적, 또는 다른 유사한 프로세스들과 같은 종래의 퇴적 기법을 사용하여 형성될 수 있다.
이제 도 1l을 참조하면, 제1 반도체 층(148) 및 격리 영역들(150) 상에 메사들(156)을 형성하는 것을 예시하는 단면도가 도시된다. 메사들(156)은, 메사들(156)의 제1 부분(158)이 제1 반도체 층(148)의 상부 표면(152)과 접촉하고, 메사들(156)의 제2 부분(160)이 격리 영역들(150)의 측벽과 접촉하고, 메사들(156)의 제3 부분(162)이 격리 영역들(150)의 상부 표면과 접촉하도록 형성될 수 있다.
메사들(156)은, III-질화물 재료들로도 지칭되는, 갈륨, 알루미늄, 인듐, 및 질소의 2원, 3원, 및 4원 합금들을 포함하는, 임의의 III-V족 반도체들로 구성될 수 있다. 예를 들어, 메사들(156)은, AN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb를 포함하지만 이에 제한되지 않는 III-V 반도체들, ZnS, ZnSe, CdSe, CdTe를 포함하지만 이에 제한되지 않는 II-VI 반도체들, Ge, Si, SiC를 포함하지만 이에 제한되지 않는 IV족 반도체들, 및 그의 혼합물들 또는 합금들로 구성될 수 있다. 이러한 반도체들은 이들이 존재하는 LED들의 전형적인 방출 파장들에서 약 2.4 내지 약 4.1의 범위의 굴절률들을 가질 수 있다. 예를 들어, GaN과 같은 III-질화물 반도체들은 500nm에서 약 2.4의 굴절률을 갖고, InGaP와 같은 III-인화물 반도체들은 600nm에서 약 3.7의 굴절률을 가질 수 있다. 일 예에서, 메사들(156)은 GaN으로 구성될 수 있다.
메사들(156)은 MOCVD, MBE, 또는 다른 에피택셜 기법들과 같은 종래의 퇴적 기법들을 사용하여 형성될 수 있다. 메사들(156)은 도 1b를 참조하여 위에서 설명한 바와 같이 에피택셜 층(1011)을 형성하기 위해 제1 반도체 층(126) 및 활성 영역과 함께 형성될 수 있거나, 그것들은 개별적으로 형성될 수 있다. 메사들(156)은 제1 반도체 층(148)과 유사한 반도체 재료로 구성될 수 있거나 그것들의 조성이 달라질 수 있다.
이제 도 1m을 참조하면, 메사들(156) 상에 제2 반도체 층(164)을 형성하는 것을 예시하는 단면도가 도시된다. 제2 반도체 층(164)은 MOCVD, MBE, 또는 다른 에피택셜 기법들과 같은 종래의 퇴적 프로세스를 사용하여 메사들(156) 상에 선택적으로 성장될 수 있다.
제2 반도체 층(164)은, III-질화물 재료들로도 지칭되는, 갈륨, 알루미늄, 인듐, 및 질소의 2원, 3원, 및 4원 합금들을 포함하는, 임의의 III-V족 반도체들로 구성될 수 있다. 예를 들어, 제2 반도체 층(164)은, AN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb를 포함하지만 이에 제한되지 않는 III-V 반도체들, ZnS, ZnSe, CdSe, CdTe를 포함하지만 이에 제한되지 않는 II-VI 반도체들, Ge, Si, SiC를 포함하지만 이에 제한되지 않는 IV족 반도체들, 및 그의 혼합물들 또는 합금들로 구성될 수 있다. 이러한 반도체들은 이들이 존재하는 LED들의 전형적인 방출 파장들에서 약 2.4 내지 약 4.1의 범위의 굴절률들을 가질 수 있다. 예를 들어, GaN과 같은 III-질화물 반도체들은 500nm에서 약 2.4의 굴절률을 갖고, InGaP와 같은 III-인화물 반도체들은 600nm에서 약 3.7의 굴절률을 가질 수 있다. 일 예에서, 제2 반도체 층(164)은 AlGaN으로 구성될 수 있다.
제2 반도체 층(164)은 메사들(156)과 함께 형성될 수 있거나 개별적으로 형성될 수 있다. 메사들(156) 및 제2 반도체 층(164)은 제1 반도체 층(148)과 유사한 반도체 재료로 구성될 수 있거나 그것들의 조성이 달라질 수 있다.
메사들(156) 및 제2 반도체 층(164)은 p-타입 도펀트들로 도핑될 수 있고, 제1 반도체 층(148)은 n-타입 도펀트들로 도핑될 수 있다. 따라서, 메사들(156)의 부분들은 활성 영역으로서 작용할 수 있다. 활성 영역은 제1 반도체 층(148)과 메사들(156)의 계면과 연관된 p-n 다이오드 접합일 수 있다. 대안적으로, 제1 반도체 층(148) 및 메사들(156)은 n-타입 도펀트들로 도핑될 수 있고, 제2 반도체 층(164)은 p-타입 도펀트들로 도핑될 수 있다. 따라서, 메사들(156)의 부분들은 활성 영역으로서 작용할 수 있다. 활성 영역은 메사들(156)과 제2 반도체 층(164)의 계면과 연관된 p-n 다이오드 접합일 수 있다. 메사들(156) 내의 활성 영역은 n-타입 도핑되거나, p-타입 도핑되거나, 또는 도핑되지 않은 하나 이상의 반도체 층을 포함할 수 있다.
활성 영역은 제1 반도체 층(148) 및/또는 제2 반도체 층(164)을 통해 적합한 전압의 인가 시에 광을 방출할 수 있다. 대안적인 구현들에서, 제1 반도체 층(148), 메사들(156) 및 제2 반도체 층(164)의 전도성 타입들은 반대로 될 수 있다.
제2 반도체 층(164)이 형성된 후에, 디바이스는 상부 전기 접속들을 형성하기 위해 다수의 방식으로 처리될 수 있다.
이제 도 14 내지 도 15를 참조하면, 도 1m의 구조물 상에 상부 전기 접속들을 형성하는 예를 예시하는 단면도들이 도시된다. 도 1n은 제2 반도체 층(164) 상에 유전체 층(166)을 형성하는 것을 도시한다. 유전체 층(166)은 산화물, 질화물, 또는 산질화물과 같은 유전체 재료로 구성될 수 있다. 유전체 층(166)은, 예를 들어, CVD, PECVD, MOCVD, ALD, 증발, 반응성 스퍼터링, 화학 용액 퇴적, 스핀-온 퇴적, 또는 다른 유사한 프로세스들과 같은 종래의 퇴적 기법을 사용하여 제2 반도체 층(164) 상에 형성될 수 있다. 일 예에서, 유전체 층(166)은 또한 격리 영역들(150) 상에 형성되고 종래의 패터닝 및 에칭 기법들을 사용하여 제거될 수 있다. 도 1o는 유전체 층(166)의 일부를 제거하여 제2 반도체 층(164)의 상부 표면(168)을 노출시키는 것을 도시한다. 제2 반도체 층(164)의 노출된 상부 표면(168)은 콘택으로서 역할을 할 수 있다. 일 예에서, 제2 반도체 층(164)은 p-타입 재료로 구성될 수 있고, 상부 표면(168)은 p-타입 콘택으로서 역할을 할 수 있다.
이제 도 1p를 참조하면, 하나 이상의 픽셀(111)을 형성하기 위해 메사들(156) 위에 금속 콘택 층(170)을 형성하는 것을 예시하는 단면도가 도시된다. 금속 콘택 층(170)은 유전체 층(166) 및 제2 반도체 층(164) 상에 형성될 수 있다. 금속 콘택 층(170)은 금, 은, 구리와 같은 전도성 금속 또는 금속 합금의 하나 이상의 층으로 구성될 수 있다. 금속 콘택 층(170)은, 예를 들어, CVD, PECVD, MOCVD, ALD, 증발, 반응성 스퍼터링, 화학 용액 퇴적, 도금, 스핀-온 퇴적, 또는 다른 유사한 프로세스들과 같은 종래의 퇴적 기법을 사용하여 형성될 수 있다. 금속 콘택 층(170)은 종래의 기법들을 사용하여 패터닝되고 에칭될 수 있다. 금속 콘택 층(170)은 애노드 콘택 및 반사 층으로서 작용할 수 있다. 일 예에서, 제1 반도체 층에 콘택을 형성하기 위해 에어브리지(airbridge)가 사용될 수 있다.
이제 도 1q를 참조하면, 격리 영역(150)을 통해 제2 콘택(175)을 형성하는 것을 예시하는 단면도가 도시된다. 제2 콘택(175)은 격리 영역(150) 및 제1 반도체 층(148)의 일부를 관통하여 트렌치를 에칭하고 그것을, 금, 은, 구리와 같은 전도성 금속 또는 금속 합금의 하나 이상의 층으로 채우는 것에 의해 형성될 수 있다. 제2 콘택(175)은, 예를 들어, CVD, PECVD, MOCVD, ALD, 증발, 반응성 스퍼터링, 화학 용액 퇴적, 도금, 스핀-온 퇴적, 또는 다른 유사한 프로세스들과 같은 종래의 퇴적 기법을 사용하여 형성될 수 있다. 제2 콘택(175)은 도 1b를 참조하여 위에서 설명한 n-타입 콘택(1040)과 유사할 수 있다. 패시베이션 층(177)이 제2 콘택(175)과 금속 콘택 층(170) 사이에 형성될 수 있다. 하나의 제2 콘택(175)이 도시되지만, 하나보다 많은 제2 콘택(175)이 하나 이상의 격리 영역(150)에 형성될 수 있다는 점에 유의해야 한다. 제2 콘택(175)은 위에서 설명한 프로세스를 사용하여 본 명세서에 설명된 실시예들 중 임의의 것에서 형성될 수 있다는 점에 유의해야 한다.
이제 도 1r을 참조하면, PSS 기판(144)을 제거하는 것을 예시하는 단면도가 도시된다. PSS 기판(144)은 그라인딩, CMP(chemical mechanical polishing), 또는 레이저 리프트-오프와 같은 종래의 프로세스에 의해 제거될 수 있다.
다른 예에서, PSS 기판은 디바이스의 후면을 노출시키기 위해 제거될 수 있고 공통 콘택이 형성될 수 있다. 이제 도 1s를 참조하면, PSS 기판(144)을 제거하고 공통 콘택 층(174)을 형성하는 것을 예시하는 단면도가 도시된다. PSS 기판(144)은 그라인딩, CMP(chemical mechanical polishing), 또는 레이저 리프트-오프와 같은 종래의 프로세스에 의해 제거될 수 있다. PSS 기판(144)의 제거는 제1 반도체 층(148)의 최하부 표면(176)을 노출시킬 수 있다. 일 예에서, 최하부 표면(176)은 노출된 후에 조면화될 수 있다.
공통 콘택 층(174)은 제1 반도체 층(148)의 최하부 표면(176) 상에 형성될 수 있다. 공통 콘택 층(174)은 블랭킷 투명 전도체(blanket transparent conductor)로 구성될 수 있다. 일 예에서, 공통 콘택 층(174)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 전도성 산화물(transparent conductive oxide, TCO)로 구성될 수 있다. 공통 콘택 층(174)은 p-타입 또는 n-타입 콘택일 수 있다. 공통 콘택 층(174)은, 예를 들어, CVD, PECVD, MOCVD, ALD, 증발, 반응성 스퍼터링, 화학 용액 퇴적, 스핀-온 퇴적, 또는 다른 유사한 프로세스들과 같은 종래의 퇴적 기법을 사용하여 형성될 수 있다. PSS 기판(144)이 제거되기 때문에, LED 방출기들(102)을 형성하기 위해 인광체(도시되지 않음)가 공통 콘택 층(174) 상에 직접 장착될 수 있다.
이제 도 1t를 참조하면, 도 1m의 구조물에 상부 전기 접속들을 형성하는 다른 예를 예시하는 단면도가 도시된다. 도 1t는 제2 반도체 층(164) 상에 금속 콘택 층(178)을 형성하는 것을 도시한다. 금속 콘택 층(170)은 금, 은, 구리와 같은 전도성 금속 또는 금속 합금의 하나 이상의 층으로 구성될 수 있다. 금속 콘택 층(178)은, 예를 들어, CVD, PECVD, MOCVD, ALD, 증발, 반응성 스퍼터링, 화학 용액 퇴적, 도금, 스핀-온 퇴적, 또는 다른 유사한 프로세스들과 같은 종래의 퇴적 기법을 사용하여 형성될 수 있다. 금속 콘택 층(178)은 종래의 기법들을 사용하여 패터닝되고 에칭될 수 있다.
이제 도 1u를 참조하면, PSS 기판(144)을 제거하는 것을 예시하는 단면도가 도시된다. PSS 기판(144)은 그라인딩, CMP(chemical mechanical polishing), 또는 레이저 리프트-오프와 같은 종래의 프로세스에 의해 제거될 수 있다.
에피택셜 층이 사파이어 기판 상에 형성될 수 있다. 사파이어 기판은 에피택셜 층이 성장되는 하나 이상의 트렌치를 가질 수 있다.
이제 도 1v를 참조하면, 디바이스를 형성하는 방법을 예시하는 흐름도가 도시된다. 단계 192에서, 에피택셜 층의 제1 표면 상의 제1 격리 영역과 제2 격리 영역 사이에 금속 콘택이 형성될 수 있다. 단계 194에서, 제1 측벽과 제2 측벽 사이의 에피택셜 층의 제2 표면 상에 파장 변환 층이 형성될 수 있다. 제1 표면은 제2 표면에 대해 원위일 수 있다. 제1 측벽 및 제2 측벽은 사파이어 기판 내에 에칭된 트렌치들 내에 형성된 에피택셜 층의 부분들일 수 있다. 본 명세서에서 사용되는 바와 같은 "원위(distal)"라는 용어는 요소, 디바이스, 층, 또는 다른 구조물의 공간적으로 대향하는 측면들을 의미하기 위한 방향성 용어(directional term)로서 사용될 수 있다는 점에 유의해야 한다. 제3 요소의 원위 측면들 상에 있는 제1 요소와 제2 요소는 제3 요소의 적어도 일부에 의해 서로 분리될 수 있다. 예를 들어, 층의 상부 표면은 층의 하부 표면에 대해 원위일 수 있다.
도 2a는 일 실시예에서 LED 디바이스 부착 영역(318)에서 기판에 부착된 LED 어레이(410)를 갖는 전자 보드의 평면도이다. LED 어레이(410)와 함께 전자 보드는 LED 시스템(400A)을 나타낸다. 또한, 전력 모듈(312)은 Vin(497)에서 입력된 전압을 수신하고, 트레이스들(418B)을 통해 접속성 및 제어 모듈(connectivity and control module)(316)로부터 제어 신호들을 수신하고, 트레이스들(418A)을 통해 구동 신호들을 LED 어레이(410)에 제공한다. LED 어레이(410)는 전력 모듈(312)로부터의 구동 신호들을 통해 턴 온 및 오프(turn on and off)된다. 도 2a에 도시된 실시예에서, 접속성 및 제어 모듈(316)은 트레이스(418C)를 통해 센서 모듈(314)로부터 센서 신호들을 수신한다.
도 2b는 회로 보드(499)의 2개의 표면 상에 탑재된 전자 컴포넌트들을 갖는 2 채널 통합 LED 조명 시스템의 일 실시예를 예시한다. 도 2b에 도시된 바와 같이, LED 조명 시스템(400B)은 조광기 신호들 및 AC 전력 신호들을 수신하기 위한 입력들을 갖는 제1 표면(445A) 및 그 위에 탑재된 AC/DC 변환기 회로(412)를 포함한다. LED 시스템(400B)은 조광기 인터페이스 회로(415), DC-DC 변환기 회로들(440A 및 440B), 마이크로컨트롤러(472)를 갖는 접속성 및 제어 모듈(416)(이 예에서는 무선 모듈), 및 그 위에 탑재된 LED 어레이(410)를 갖는 제2 표면(445B)을 포함한다. LED 어레이(410)는 2개의 독립 채널(411A 및 411B)에 의해 구동된다. 대안적인 실시예들에서, 단일 채널이 구동 신호들을 LED 어레이에 제공하기 위해 사용될 수 있거나, 또는 임의의 수의 다중 채널이 구동 신호들을 LED 어레이에 제공하기 위해 사용될 수 있다.
LED 어레이(410)는 2개의 그룹의 LED 디바이스들을 포함할 수 있다. 예시적인 실시예에서, 그룹 A의 LED 디바이스들은 제1 채널(411A)에 전기적으로 결합되고, 그룹 B의 LED 디바이스들은 제2 채널(411B)에 전기적으로 결합된다. 2개의 DC-DC 변환기(440A 및 440B) 각각은 LED 어레이(410) 내의 각자의 그룹의 LED들 A 및 B를 구동하기 위해 각각 단일 채널들(411A 및 411B)을 통해 각자의 구동 전류를 제공할 수 있다. LED들의 그룹들 중 하나의 그룹 내의 LED들은 제2 그룹의 LED들 내의 LED들과는 상이한 색점(color point)을 갖는 광을 방출하도록 구성될 수 있다. LED 어레이(410)에 의해 방출되는 광의 복합 색점의 제어는 각각 단일 채널(411A 및 411B)을 통해 개별 DC/DC 변환기 회로들(440A 및 440B)에 의해 인가되는 전류 및/또는 듀티 사이클을 제어함으로써 범위 내에서 튜닝(tune)될 수 있다. (도 2a에서 설명한 바와 같이) 도 2b에 도시된 실시예는 센서 모듈을 포함하지 않지만, 대안적인 실시예는 센서 모듈을 포함할 수 있다.
예시된 LED 조명 시스템(400B)은, LED 어레이(410) 및 LED 어레이(410)를 동작시키기 위한 회로가 단일 전자 보드 상에 제공되는 통합 시스템이다. 회로 보드(499)의 동일 표면 상의 모듈들 사이의 접속들은 트레이스들(431, 432, 433, 434 및 435) 또는 금속화들(metallizations)(도시되지 않음)과 같은 표면 또는 서브-표면 상호접속들(surface or sub-surface interconnections)에 의해 모듈들 사이에 전압들, 전류들, 및 제어 신호들을 교환하기 위해 전기적으로 결합될 수 있다. 회로 보드(499)의 대향 표면들 상의 모듈들 사이의 접속들은 비아들(vias) 및 금속화들(도시되지 않음)과 같은 보드 상호접속들을 통해 전기적으로 결합될 수 있다.
실시예들에 따르면, LED 어레이가 구동기 및 제어 회로와 별개의 전자 보드 상에 있는 LED 시스템들이 제공될 수 있다. 다른 실시예들에 따르면, LED 시스템은 구동기 회로와 별개의 전자 보드 상의 전자기기들 중 일부와 함께 LED 어레이를 가질 수 있다. 예를 들어, LED 시스템은 LED 어레이들과 별개의 전자 보드 상에 위치한 전력 변환 모듈 및 LED 모듈을 포함할 수 있다.
실시예들에 따르면, LED 시스템은 멀티-채널 LED 구동기 회로를 포함할 수 있다. 예를 들어, LED 모듈은 내장된 LED 캘리브레이션 및 설정 데이터와, 예를 들어, 3개의 그룹의 LED들을 포함할 수 있다. 본 기술분야의 통상의 기술자는, 하나 이상의 응용에 따라 임의의 수의 그룹들의 LED들이 사용될 수 있다는 것을 인식할 것이다. 각각의 그룹 내의 개별 LED들은 직렬로 또는 병렬로 배열될 수 있고, 상이한 색점들을 갖는 광이 제공될 수 있다. 예를 들어, 온백색 광(warm white light)이 제1 그룹의 LED들에 의해 제공될 수 있고, 냉백색 광(cool white light)이 제2 그룹의 LED들에 의해 제공될 수 있고, 중성 백색 광(neutral white light)이 제3 그룹에 의해 제공될 수 있다.
도 2c는 데이터 버스(304)를 포함하는 차량 전력(vehicle power)(302)을 포함하는 예시적인 차량 헤드램프 시스템(300)을 도시한다. 환경 조건들(예를 들어, 주변 광 조건들, 온도, 시간, 비, 안개 등), 차량 조건(주차(parked), 운전중(in-motion), 속도, 방향), 다른 차량들의 존재/위치, 보행자들, 객체들 등과 관련된 데이터를 제공하기 위해 센서 모듈(307)이 데이터 버스(304)에 접속될 수 있다. 센서 모듈(307)은 도 2a의 센서 모듈(314)과 유사하거나 동일할 수 있다. AC/DC 변환기(305)는 차량 전력(302)에 접속될 수 있다.
도 2c의 AC/DC 변환기(312)는 도 2b의 AC/DC 변환기(412)와 동일하거나 유사할 수 있고, 차량 전력(302)으로부터 AC 전력을 수신할 수 있다. 그것은 AC-DC 변환기(412)에 대해 도 2b에서 설명된 바와 같이 AC 전력을 DC 전력으로 변환할 수 있다. 차량 헤드 램프 시스템(300)은 AC/DC 변환기(305), 접속성 및 제어 모듈(306), 및/또는 센서 모듈(307)에 의해 또는 그에 기초하여 제공되는 하나 이상의 입력을 수신하는 액티브 헤드 램프(330)를 포함할 수 있다. 예로서, 센서 모듈(307)이 보행자의 존재를 검출할 수 있어, 보행자가 잘 조명되지 않고, 이는 운전자가 보행자를 볼 가능성을 감소시킬 수 있다. 이러한 센서 입력에 기초하여, 접속성 및 제어 모듈(306)은 AC/DC 변환기(305)로부터 제공된 전력을 사용하여 액티브 헤드 램프(330)에 데이터를 출력하여, 출력 데이터가 액티브 헤드 램프(330) 내에 포함된 LED 어레이 내의 LED들의 서브세트를 활성화하게 할 수 있다. LED 어레이 내의 LED들의 서브세트는, 활성화될 때, 센서 모듈(307)이 보행자의 존재를 감지한 방향으로 광을 방출할 수 있다. 보행자가 차량 헤드 램프 시스템을 포함하는 차량의 경로에 더 이상 있지 않다는 것을 확인하는 업데이트된 데이터를 센서 모듈(207)이 제공한 후에 이러한 LED들의 서브세트는 비활성화될 수 있거나 또는 그것들의 광 빔 방향이 다른 방식으로 수정될 수 있다.
도 3은 애플리케이션 플랫폼(560), LED 시스템들(552 및 556), 및 광학계들(554 및 558)을 포함하는 예시적인 시스템(550)을 도시한다. LED 시스템(552)은 화살표들(561a, 561b) 사이에 도시된 광 빔들(561)을 생성한다. LED 시스템(556)은 화살표들(562a 및 562b) 사이에 광 빔들(562)을 생성할 수 있다. 도 3에 도시된 실시예에서, LED 시스템(552)으로부터 방출된 광은 이차 광학계(554)를 통과하고, LED 시스템(556)으로부터 방출된 광은 이차 광학계(554)를 통과한다. 대안적인 실시예들에서, 광 빔들(561 및 562)은 임의의 이차 광학계를 통과하지 않는다. 이차 광학계는 하나 이상의 광 가이드일 수 있거나 이를 포함할 수 있다. 하나 이상의 광 가이드는 에지 조명(edge lit)될 수 있거나, 광 가이드의 내부 에지를 정의하는 내부 개구를 가질 수 있다. LED 시스템들(552 및/또는 556)은 하나 이상의 광 가이드의 내부 개구들에 삽입되어, 하나 이상의 광 가이드의 내부 에지(내부 개구 광 가이드) 또는 외부 에지(에지 조명 광 가이드) 내로 광을 주입할 수 있다. LED 시스템들(552 및/또는 556) 내의 LED들은 광 가이드의 일부인 베이스의 둘레 주위에 배열될 수 있다. 일 구현에 따르면, 베이스는 열 전도성일 수 있다. 일 구현에 따르면, 베이스는 광 가이드 위에 배치되는 열 소산 요소(heat-dissipating element)에 결합될 수 있다. 열 소산 요소는 열 전도성 베이스를 통해 LED들에 의해 발생된 열을 수신하고 수신된 열을 소산시키도록 배열될 수 있다. 하나 이상의 광 가이드는 LED 시스템들(552 및 556)에 의해 방출된 광이, 예를 들어, 기울기, 챔퍼링된 분포(chamfered distribution), 좁은 분포, 넓은 분포, 각도 분포 등과 같이 원하는 방식으로 성형될 수 있게 할 수 있다.
예시적인 실시예들에서, 시스템(550)은 카메라 플래시 시스템의 이동 전화, 실내 주거용 또는 상업용 조명, 거리 조명과 같은 실외 조명, 자동차, 의료 디바이스, AR/VR 디바이스들, 및 로봇 디바이스들일 수 있다. 도 2a에 도시된 LED 시스템(400A) 및 도 2c에 도시된 차량 헤드 램프 시스템(300)은 예시적인 실시예들에서 LED 시스템들(552 및 556)을 예시한다.
본 명세서에서 논의된 바와 같이, 애플리케이션 플랫폼(560)은 라인(565) 또는 다른 적용가능한 입력을 통해 전력 버스를 통해 LED 시스템들(552 및/또는 556)에 전력을 제공할 수 있다. 또한, 애플리케이션 플랫폼(560)은 LED 시스템(552) 및 LED 시스템(556)의 동작을 위해 라인(565)을 통해 입력 신호들을 제공할 수 있으며, 이 입력은 사용자 입력/선호도, 감지된 판독, 사전 프로그래밍된 또는 자율적으로 결정된 출력 등에 기초할 수 있다. 하나 이상의 센서는 애플리케이션 플랫폼(560)의 하우징의 내부 또는 외부에 있을 수 있다. 대안적으로 또는 추가적으로, 도 2a의 LED 시스템(400)에 도시된 바와 같이, 각각의 LED 시스템(552 및 556)은 그 자신의 센서 모듈, 접속성 및 제어 모듈, 전력 모듈, 및/또는 LED 디바이스들을 포함할 수 있다.
실시예들에서, 애플리케이션 플랫폼(560) 센서들 및/또는 LED 시스템(552 및/또는 556) 센서들은 시각 데이터(예를 들어, LIDAR 데이터, IR 데이터, 카메라를 통해 수집된 데이터 등), 오디오 데이터, 거리 기반 데이터, 움직임 데이터, 환경 데이터, 또는 이와 유사한 것 또는 이들의 조합과 같은 데이터를 수집할 수 있다. 데이터는 객체, 개인, 차량 등과 같은 물리적 아이템 또는 엔티티와 관련될 수 있다. 예를 들어, 감지 장비는 ADAS/AV 기반 애플리케이션에 대한 객체 근접 데이터를 수집할 수 있으며, 이는 물리적 아이템 또는 엔티티의 검출에 기초하여 검출 및 후속 액션을 우선순위화할 수 있다. 데이터는, 예를 들어, LED 시스템(552 및/또는 556)에 의해 IR 신호와 같은 광학 신호를 방출하고, 방출된 광학 신호에 기초하여 데이터를 수집하는 것에 기초하여 수집될 수 있다. 데이터는 데이터 수집을 위해 광학 신호를 방출하는 컴포넌트와 상이한 컴포넌트에 의해 수집될 수 있다. 예를 계속하면, 감지 장비는 자동차 상에 위치될 수 있고 수직 공동 표면 방출 레이저(vertical-cavity surface-emitting laser, VCSEL)를 사용하여 빔을 방출할 수 있다. 하나 이상의 센서는 방출된 빔 또는 임의의 다른 적용가능한 입력에 대한 응답을 감지할 수 있다.
예시적인 실시예에서, 애플리케이션 플랫폼(560)은 자동차를 나타낼 수 있고 LED 시스템(552) 및 LED 시스템(556)은 자동차 헤드라이트들을 나타낼 수 있다. 다양한 실시예들에서, 시스템(550)은 조향가능한 광 빔들(steerable light beams)을 갖는 자동차를 나타낼 수 있고, 여기서 조향가능한 광을 제공하기 위해 LED들이 선택적으로 활성화될 수 있다. 예를 들어, LED들의 어레이는 도로의 선택된 섹션들만을 정의 또는 투영 또는 성형 또는 패터닝 또는 일루미네이션하는 데 사용될 수 있다. 예시적인 실시예에서, LED 시스템들(552 및/또는 556) 내의 적외선 카메라들 또는 검출기 픽셀들은 일루미네이션을 요구하는 장면(도로, 횡단보도 등)의 부분들을 식별하는 센서들(예를 들어, 센서 모듈(도 2a의 314 및 도 2c의 307)과 유사함)일 수 있다.
실시예들이 상세하게 설명되었지만, 본 기술분야의 통상의 기술자들은, 본 설명을 고려해 볼 때, 본 발명의 개념의 사상으로부터 벗어나지 않고 본 명세서에 설명된 실시예들에 대한 수정들이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 본 발명의 범위는 도시되고 설명된 특정 실시예들에 제한되도록 의도되지 않는다.

Claims (15)

  1. 발광 다이오드 디바이스로서,
    에피택셜 층의 제1 표면 상의 제1 격리 영역과 제2 격리 영역 사이의 금속 콘택(metal contact) - 상기 에피택셜 층은 제1 반도체 층, 상기 제1 반도체 층 상의 활성 영역, 및 상기 활성 영역 상의 제2 반도체 층을 포함함 -;
    상기 제1 표면에 대향하는 상기 에피택셜 층의 제2 표면 - 상기 제2 표면은 제1 돌출부 및 제2 돌출부를 포함하고, 상기 제1 돌출부 및 상기 제2 돌출부 각각은 제1 측벽 및 제2 측벽을 갖고, 상기 제1 측벽 및 상기 제2 측벽은 상기 제1 돌출부 및 상기 제2 돌출부 상의 상기 에피택셜 층의 부분들을 포함함 -;
    상기 제1 돌출부와 상기 제2 돌출부 사이의 상기 에피택셜 층의 상기 제2 표면 상의 파장 변환 층;
    상기 제2 반도체 층의 측벽으로부터 상기 파장 변환 층으로 연장되는 제2 콘택 - 상기 제2 콘택은 상기 제1 돌출부 및 상기 제2 돌출부의 상기 제1 측벽 및 상기 제2 측벽 중 적어도 하나 상에 있지 않음 -; 및
    상기 제2 반도체 층 및 상기 활성 영역을 상기 제2 콘택으로부터 전기적으로 격리시키는 패시베이션 층
    을 포함하고,
    상기 제2 콘택은 상기 제1 반도체 층의 측벽과 접촉하는, 발광 다이오드 디바이스.
  2. 제1항에 있어서,
    상기 패시베이션 층은 상기 제1 반도체 층을 상기 제2 콘택으로부터 전기적으로 격리하지 않는, 발광 다이오드 디바이스.
  3. 제1항에 있어서,
    상기 제1 반도체 층은 n-타입 도핑된 타입 III-질화물(n-type doped Type III-nitride)을 포함하고, 상기 제2 반도체 층은 p-타입 도핑된 타입 III-질화물(p-type doped Type III-nitride)을 포함하는, 발광 다이오드 디바이스.
  4. 제1항에 있어서,
    상기 활성 영역은 부분적으로 도핑된 또는 도핑되지 않은 타입 III-질화물을 포함하는, 발광 다이오드 디바이스.
  5. 제1항에 있어서,
    상기 활성 영역은 상기 제1 격리 영역 및 상기 제2 격리 영역 중 적어도 하나의 외부 에지를 넘어 연장되는, 발광 다이오드 디바이스.
  6. 제1항에 있어서,
    상기 제1 격리 영역 및 상기 제2 격리 영역은 유전체 재료를 포함하는, 발광 다이오드 디바이스.
  7. 제1항에 있어서,
    상기 에피택셜 층은 타입 III-질화물을 포함하는, 발광 다이오드 디바이스.
  8. 제1항에 있어서,
    상기 제1 측벽은 상기 제1 격리 영역과 정렬되고, 상기 제2 측벽은 상기 제2 격리 영역과 정렬되는, 발광 다이오드 디바이스.
  9. 발광 다이오드 디바이스를 형성하는 방법으로서,
    에피택셜 층의 제1 표면 상의 제1 격리 영역과 제2 격리 영역 사이에 금속 콘택을 형성하는 단계 - 상기 에피택셜 층은 적어도 하나의 트렌치를 포함하는 사파이어 기판 상에 있음 -;
    상기 에피택셜 층의 제2 표면 상에 제1 측벽 및 제2 측벽을 형성하는 단계 - 상기 제2 표면은 상기 제1 표면에 대향하고, 상기 제1 측벽 및 상기 제2 측벽은 상기 적어도 하나의 트렌치 내에 형성된 상기 에피택셜 층의 부분들을 포함함 -;
    상기 사파이어 기판을 제거함으로써 상기 에피택셜 층의 상기 제2 표면 및 상기 제1 및 제2 측벽을 노출시키는 단계; 및
    상기 제1 측벽과 상기 제2 측벽 사이의 상기 에피택셜 층의 제2 표면 상에 파장 변환 층을 형성하는 단계 - 상기 제1 표면은 상기 제2 표면에 대향함 -
    를 포함하는 발광 다이오드 디바이스를 형성하는 방법.
  10. 제9항에 있어서,
    상기 적어도 하나의 트렌치는 상기 사파이어 기판 내로 에칭되고, 상기 에피택셜 층은 상기 적어도 하나의 트렌치에서 성장되는, 발광 다이오드 디바이스를 형성하는 방법.
  11. 제9항에 있어서,
    상기 에피택셜 층은:
    제1 반도체 층;
    상기 제1 반도체 층 상의 활성 영역; 및
    상기 활성 영역 상의 제2 반도체 층
    을 포함하는, 발광 다이오드 디바이스를 형성하는 방법.
  12. 제11항에 있어서,
    상기 제1 반도체 층은 n-타입 도핑된 타입 III-질화물을 포함하고, 상기 제2 반도체 층은 p-타입 도핑된 타입 III-질화물을 포함하는, 발광 다이오드 디바이스를 형성하는 방법.
  13. 제11항에 있어서,
    상기 활성 영역은 부분적으로 도핑된 또는 도핑되지 않은 타입 III-질화물을 포함하는, 발광 다이오드 디바이스를 형성하는 방법.
  14. 제11항에 있어서,
    상기 활성 영역은 상기 제1 격리 영역 및 상기 제2 격리 영역 중 적어도 하나의 외부 에지를 넘어 연장되는, 발광 다이오드 디바이스를 형성하는 방법.
  15. 제9항에 있어서,
    상기 제1 측벽은 상기 제1 격리 영역과 정렬되고, 상기 제2 측벽은 상기 제2 격리 영역과 정렬되는, 발광 다이오드 디바이스를 형성하는 방법.
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