KR20220127581A - 멤리스터 소자, 이를 포함하는 시냅스 소자 및 뉴로모픽 프로세서 - Google Patents

멤리스터 소자, 이를 포함하는 시냅스 소자 및 뉴로모픽 프로세서 Download PDF

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KR20220127581A
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박정헌
피웅환
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Abstract

본 개시는 멤리스터 소자, 이를 포함하는 시냅스 소자 및 뉴로모픽 프로세서에 관한 것으로, 본 개시의 실시 예에 따른 멤리스터 소자는 자화 방향이 외부의 자극에 의하여 변경될 수 있는 물질을 포함하는 자유층 및 기 자화 방향이 고정된 물질을 포함하는 고정층을 포함하되, 상기 자유층은 외부로부터 유입된 전류에 의하여 발생하는 스핀 궤도 토크(Spin Oribit Torque, SOT)에 기반하여 형성되는 자구벽(Domain wall)을 포함하고, 상기 자구벽의 위치에 따라 저항 값이 결정되고, 기 고정층의 양 단을 통하여 측정되는 홀 전압에 기반하여 상기 저항 값을 도출한다.

Description

멤리스터 소자, 이를 포함하는 시냅스 소자 및 뉴로모픽 프로세서{MEMRISTOR, SYNAPSE ELEMENT AND NEUROMORPHIC PROCESSOR INCLUDING THE MEMRISTOR}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 스핀트로닉스(Spintronics)에 기반하여 다중 상태(Multi-state)를 구현하는 멤리스터 소자, 이를 포함하는 시냅스 소자 및 뉴로모픽 프로세서에 관한 것이다.
최근 4차 산업 혁명의 핵심 기술인 인공지능(Artificial Intelligence, AI) 기술에 대한 관심이 높아지고 있다. 인공지능 기술이 발전하면서, 방대한 양의 데이터를 학습하고 그 결과를 바탕으로 사물을 인지하거나 행동을 결정하기 위한 인공지능 전용 반도체의 필요성이 급부상하고 있다. 현재의 컴퓨팅 방식은 한정된 데이터를 빠른 속도로 처리하는 데에는 적합하나, 막대한 데이터를 스스로 처리하고 판단하는 인공지능 기술에 적용하기에는 어려움이 있다. 따라서, 인간 두뇌의 신경망을 모사한 뉴로모픽(Neuromorphic) 컴퓨팅 방식이 현재의 컴퓨팅 방식의 대안으로 제시되었다.
뉴로모픽 컴퓨팅 방식은 프로세서 역할을 하는 뉴런(Neuron)을 모방한 소자와 메모리 역할을 하는 시냅스(Synapse)를 모방한 소자를 이용하여 지연 시간 없이, 낮은 전력으로 방대한 양의 데이터를 처리할 수 있다. 특히, 시냅스를 모방한 소자는 정보가 소멸하지 않는 비휘발성 특성을 가지면서, 여러 단계의 시냅스 신호 강도를 표현할 수 있어야 하며, 시냅스가 실제로 수행하는 학습 방식을 쉽게 구현할 수 있어야 한다. 인가되는 전압에 따라 저항 값이 변화하는 트랜지스터의 특성과 일정 시간 이를 저장하는 메모리 특성을 동시에 가지는 멤리스터(Memristor)는 이를 구현하기 위한 적합한 소자로 평가받고 있다.
본 개시의 목적은 스핀 궤도 토크(Spin Orbit Toque, SOT)에 의한 자구벽(Domain wall) 이동을 수행하는 멤리스터 소자 및 이를 포함하는 시냅스 소자 및 뉴로모픽 프로세서를 제공하는데 있다.
본 개시의 실시 예에 따른 멤리스터 소자는 자화 방향이 외부의 자극에 의하여 변경될 수 있는 물질을 포함하는 자유층 및 기 자화 방향이 고정된 물질을 포함하는 고정층을 포함하되, 상기 자유층은 외부로부터 유입된 전류에 의하여 발생하는 스핀 궤도 토크(Spin Oribit Torque, SOT)에 기반하여 형성되는 자구벽(Domain wall)을 포함하고, 상기 자구벽의 위치에 따라 저항 값이 결정되고, 기 고정층의 양 단을 통하여 측정되는 홀 전압에 기반하여 상기 저항 값을 도출한다.
본 개시의 실시 예에 따른 시냅스 소자는 적어도 하나의 트랜지스터 및 상기 적어도 하나의 트랜지스터와 전기적으로 연결되고, 인공 신경망 연산을 위한 가중치를 저장하는 적어도 하나의 멤리스터 소자를 포함하되, 상기 적어도 하나의 멤리스터 소자는 자화 방향이 외부의 자극에 의하여 변경될 수 있는 물질을 포함하는 자유층 및 상기 자화 방향이 고정된 물질을 포함하는 고정층을 포함하되, 기 자유층은 외부로부터 유입된 전류에 의하여 발생하는 스핀 궤도 토크(Spin Oribit Torque, SOT)에 기반하여 형성되는 자구벽(Domain wall)을 포함하고, 상기 자구벽의 위치에 따라 저항 값이 결정되고, 상기 고정층의 양 단을 통하여 측정되는 홀 전압에 기반하여 상기 저항 값을 도출한다.
본 개시의 실시 예에 따른 뉴로모픽 프로세서는 인공 신경망 연산을 수행하기 위한 복수의 시냅스 소자들을 포함하는 시냅스 소자 어레이를 포함하되, 상기 복수의 시냅스 소자들 각각은 제 1 멤리스터 소자를 포함하고, 상기 제 1 멤리스터 소자는 자화 방향이 외부의 자극에 의하여 변경될 수 있는 물질을 포함하는 자유층 및 상기 자화 방향이 고정된 물질을 포함하는 고정층을 포함하되, 기 자유층은 외부로부터 유입된 전류에 의하여 발생하는 스핀 궤도 토크(Spin Oribit Torque, SOT)에 기반하여 형성되는 자구벽(Domain wall)을 포함하고, 상기 자구벽의 위치에 따라 저항 값이 결정되고, 상기 고정층의 양 단을 통하여 측정되는 홀 전압에 기반하여 상기 저항 값을 도출한다.
본 개시에 따른 멤리스터 소자, 시냅스 소자 및 뉴로모픽 프로세서는 스핀 궤도 토크(Spin Orbit Toque, SOT)에 의한 자구벽(Domain wall) 이동을 이용하여 소자 및 프로세서의 동작 속도를 향상시킬 수 있고, 소비 전력을 줄일 수 있으며, 높은 내구성(Endurance)을 확보할 수 있다.
도 1은 본 개시의 실시 예에 따른 멤리스터 소자의 단면도이다.
도 2는 본 개시의 실시 예에 따른 멤리스터 소자의 동작 방식을 설명하기 위한 도면이다.
도 3은 본 개시의 실시 예에 따른 멤리스터 소자에서 자구벽의 이동에 따른 멤리스터 소자의 저항 변화를 설명하기 위한 도면이다.
도 4는 본 개시의 실시 예에 따른 멤리스터 소자에서 기록 동작을 위한 전류 경로를 나타내기 위한 도면이다.
도 5는 본 개시의 실시 예에 따른 멤리스터 소자에서 읽기 동작을 위한 전압 경로를 나타내기 위한 도면이다.
도 6은 본 개시의 실시 예에 따른 멤리스터 소자로 구현되는 시냅스 소자로 구성되는 시냅스 소자 어레이를 나타내기 위한 도면이다.
도 7은 본 개시의 실시 예에 따른 멤리스터 소자를 포함하는 시냅스 소자로 구성되는 시냅스 소자 어레이를 나타내기 위한 도면이다.
도 8은 본 개시의 실시 예에 따른 멤리스터 소자를 포함하는 또 다른 시냅스 소자로 구성되는 시냅스 소자 어레이를 나타내기 위한 도면이다.
도 9는 본 개시의 실시 예에 따른 멤리스터 소자를 포함하는 뉴로모픽 프로세서를 나타내기 위한 도면이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들은 명확하고 상세하게 기재될 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며, 본 개시를 제한하고자 하는 것은 아니다. 본 명세서에서 사용된 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 “포함한다(comprises) 및/또는 포함하는(comprising)”은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 “제 1 및/또는 제 2”등의 용어는 다양한 구성요소들을 설명하기 위하여 사용될 수 있으나, 이는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 목적으로만 사용될 뿐, 해당 용어로 지칭되는 구성요소를 한정하기 위한 것은 아니다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않는 한, 제 1 구성요소는 제 2 구성요소로 명명될 수 있으며, 제 2 구성요소 또한 제 1 구성요소로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 개시의 실시 예에 따른 멤리스터 소자(MEM)의 단면도이다. 멤리스터 소자(MEM)는 자유층(Free layer, 100) 및 고정층(Fixed layer, 200)을 포함할 수 있다. 자유층(100)은 자화 방향이 외부의 자극에 의하여 변경될 수 있는 물질을 포함할 수 있다. 고정층(200)은 자화 방향이 고정된 물질을 포함할 수 있다.
자유층(100)은 자성 물질에 의하여 형성되는 자구벽(Domain wall, DW)을 포함할 수 있다. 자구벽(DW)이란, 서로 다른 자화 방향들을 가지는 자구들의 경계 영역으로, 외부 자기장이나 전류에 의하여 움직일 수 있는 계면을 의미한다. 좀 더 상세하게는, 자유층(100)의 제 1 영역(100a)에 포함되는 자구들과 제 2 영역(100b)에 포함되는 자구들은 서로 다른 자화 방향들을 갖는 자구들로, 이들의 경계에 자구벽(DW)이 형성될 수 있다. 본 개시의 실시 예에서, 자구벽(DW)은 스핀 궤도 토크(Spin Orbit Torque, SOT)에 의하여 주입되는 스핀 전류(Spin current)에 기반하여 이동할 수 있다.
자유층(100)의 자기 이방성 방향에 따라 멤리스터 소자(MEM)은 수평(In-plane) 자기 소자 또는 수직(Perpendicular) 자기 소자로 분류될 수 있다. 수평 자기 소자의 경우, 자유층(100)의 자성 방향과 스핀 궤도 토크 기록 라인(SOT writing line)의 방향이 평행한 x-type 소자, 자유층(100)의 자성 방향과 스핀 궤도 토크 기록 라인의 방향이 수직인 y-type 소자로 분류될 수 있다. 수직 자기 소자는 z-type 소자로 분류될 수 있다.
예로서, 자유층(100)은 코발트(Co), 철(Fe), 니켈(Ni) 등과 같은 자성 금속 또는 이들의 합금을 포함할 수 있다. 또는, 자기 저항 메모리(Magnetic Random Access Memory, MRAM) 자기 터널 접합(Magnetic Tunnel Junction, MTJ) 소자에서 사용되는 CoFeB 계열의 자성 물질 또는 CoFeB 계열의 자성 물질에 비자성 금속이 도핑된 물질을 포함할 수 있다. 또는, 저전력으로 자구벽 이동을 실현하기 위한 SAF(Shrink Assist Film) 물질을 포함할 수 있다. 이 경우, 터널 배리어(Tunnel barrier)의 인접층에 높은 자기 저항 비를 위한 Co, Fe, Ni, 이들의 합금 또는 CoFeB 계열의 자성 물질을 포함할 수 있다. 또는, 수직 자성 소자의 경우, CoPt 합금, Co|Pt 다중 레이어, Co|Ni 다중 레이어, Co|Ir 다중 레이어, 이들의 혼합 레이어, 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 탄탈룸(Ta), 텅스텐(W) 또는 이들의 복합 레이어를 포함할 수 있다.
고정층(200)은 스핀 궤도 토크에 기반한 기록 동작 및 홀 전압에 기반한 읽기 동작을 수행하기 위한 물질을 포함할 수 있다. 예로서, 스핀 홀 각도 및 스핀 용량이 큰 납(Pt), 텅스텐(W), 탄탈룸(Ta), TaB, PdPt, AuPt, Pt/Hf 등의 중금속 또는 이들의 합금을 포함할 수 있다. 또는 BixSe(1-x), BixSb(1-x), Sb 등의 위상 부도체(Topological insulator) 물질을 포함할 수 있다. 또는, WTex 등의 웨일 반금속(Weyl semimetal)을 포함할 수 있다. 또는, 홀 전압 신호를 키우기 위하여 SrIrO3 등의 금속 이리듐 산화물(Metal iridates) 또는 강자성(Ferromagnet, FM)/중금속 이중 레이어(bilayer)의 한 레이어를 산화시킨 산화 레이어를 포함할 수 있다.
본 개시에 따른 멤리스터 소자(MEM)는 스핀 궤도 토크에 의한 자구벽(DW) 이동에 기반하여 가변 저항을 구현할 수 있다. 본 개시에 따른 멤리스터 소자(MEM)는 자구벽(DW) 이동을 전기적으로 읽어 들일 수 있고, 이에 고속, 저전력, 고 내구성 특성을 확보할 수 있다. 또한, 자구벽(DW) 이동에 기반하여 다중 상태의 소자를 구현할 수 있으며, 전원이 꺼져도 자구벽(DW)이 멈추어 있는 경우의 정보가 저장되어 있으므로 비휘발성 특성을 확보할 수 있다.
도 2는 본 개시의 실시 예에 따른 멤리스터 소자(MEM)의 동작 방식을 설명하기 위한 도면이다. 본 개시에 따른 멤리스터 소자(MEM)는 인공 신경망 연산에 이용되는 가중치(weight)를 부여하는 기록 동작 및 멤리스터 소자(MEM)에 저장된 가중치를 불러오는 읽기 동작을 수행할 수 있다. 도 2에서, 고정층(200)의 제 1 돌출부(200a) 및 제 2 돌출부(200b)가 도시되었으나, 이는 설명의 편의를 위한 것일 뿐 멤리스터 소자(MEM)의 구조를 제한하기 위한 것은 아니다.
멤리스터 소자(MEM)의 기록 동작은 자구벽(DW, 도 1 참조)의 이동을 발생시켜 구현될 수 있다. 상술한 바와 같이, 자구벽(DW)은 스핀 궤도 토크에 의하여 주입되는 스핀 전류에 기반하여 이동할 수 있다. 스핀 궤도 토크는 외부로부터 전류(I_dc)를 유입하여 발생할 수 있다. 전류(I_dc)가 유입되면, 라쉬바 효과 또는 스핀 홀 효과에 의하여 스핀 분극이 일어나며, 고정층(200)과 자유층(100)의 스핀 분극된 전자의 축적으로부터 스핀 궤도 토크가 발생할 수 있다. 이로 인하여 자유층(100)으로 스핀 펌핑이 일어나면서 스핀 전류가 유입될 수 있고, 스핀 전류에 의하여 자유층(100)의 자구벽(DW)이 이동할 수 있다. 자구벽(DW)의 이동에 따라, 멤리스터 소자(MEM)의 저항 값이 결정될 수 있다.
멤리스터 소자(MEM)의 읽기 동작은 외부로부터 전압(V_pulse)을 유입하여, 자구벽(DW)의 이동에 기반하여 발생한 멤리스터 소자(MEM)의 저항에 걸리는 홀 전압(Hall voltage)을 측정하여 수행될 수 있다. 즉, 멤리스터 소자(MEM)의 고정층(200)의 제 1 돌출부(200a) 및 제 2 돌출부(200b) 사이의 홀 전압을 측정하여 기록된 가중치를 읽어 들일 수 있다. 자구벽(DW)의 이동에 따른 멤리스터 소자(MEM)의 저항 변화 및 이로부터 측정되는 홀 전압의 관계는 후술할 도 3을 통하여 상세히 설명할 것이다.
도 3은 본 개시의 실시 예에 따른 멤리스터 소자(MEM, 도 1 참조)에서 자구벽(DW)의 이동에 따른 멤리스터 소자(MEM)의 저항 변화를 설명하기 위한 도면이다. 설명의 편의를 위하여, 자유층(100)의 제 1 영역(100a)에 포함되는 자구들의 스핀 방향은 고정층(200)의 스핀 방향과 상이하고, 자유층(100)의 제 2 영역(100b)에 포함되는 자구들의 스핀 방향은 고정층(200)의 스핀 방향과 동일한 것으로 가정한다.
도 3을 참조하면, 고정층(200)에 대한 자유층(100)의 제 1 영역(100a) 면적이 제 2 영역(100b)의 면적보다 작은 Case 1의 경우, 홀 전압은 v1으로 측정된다. 고정층(200)에 대한 자유층(100)의 제 1 영역(100a) 면적은 제 2 영역(100b)의 면적이 동일한 Case 2의 경우, 홀 전압은 v2로 측정된다. 고정층(200)에 대한 자유층(100)의 제 1 영역(100a) 면적이 제 2 영역(100b)의 면적보다 큰 Case 3의 경우, 홀 전압은 v3으로 측정된다.
본 개시에 따른 실시 예에서, 자유층(100)에 포함되는 자구들의 스핀 방향이 고정층(200)에 포함되는 자구들의 스핀 방향과 동일하게 되는 면적이 커질수록 측정되는 홀 전압이 증가할 수 있다. Case 1 내지 3에서 측정된 홀 전압은 v1<v2<v3의 크기를 가진다. 따라서, 자구벽(DW)의 이동에 따라 멤리스터 소자(MEM)가 가지는 저항 값이 변화하므로, 해당 저항 값에 따라 측정되는 홀 전압이 달라질 수 있고, 본 개시의 실시 예에 따른 멤리스터 소자(MEM)는 바이너리(Binary) 정보가 아닌 다중 상태(Multi-state) 정보를 저장할 수 있으며, 인공지능 연산에 있어서 가중치(Weight)를 저장하는데 사용될 수 있다.
도 4는 본 개시의 실시 예에 따른 멤리스터 소자(MEM, 도 1 참조)에서 기록 동작을 위한 전류 경로를 나타내기 위한 도면이다. 도 4를 참조하면, 멤리스터 소자(MEM)에 제 1 내지 제 3 전극들(E1, E2, E3)이 결합될 수 있다. 제 1 및 제 2 전극들(E1, E2)은 멤리스터 소자(MEM)의 고정층(200)과 접합될 수 있고, 제 3 전극(E3)은 멤리스터 소자(MEM)의 자유층(100)과 접합될 수 있다.
멤리스터 소자(MEM)가 기록 동작을 수행하는 경우, 제 1 워드 라인(WLa)에 연결된 제 1 트랜지스터는 온(on) 되어, 소스 라인(SL)으로부터 전류를 공급할 수 있다. 또한, 멤리스터 소자(MEM)가 기록 동작을 수행하는 경우, 제 2 워드 라인(WLb)에 연결된 제 2 트랜지스터는 오프(off) 되어, 제 3 전극(E3)이 소스 라인(SL)과 전기적으로 분리될 수 있다. 공급된 전류는 제 1 전극(E1)을 통하여 고정층(200)으로 주입되고, 제 2 전극(E2) 및 비트 라인(BL)을 통하여 접지 노드로 배출될 수 있다. 고정층(200)으로 유입된 전류에 기반하여 발생한 스핀 분극에 의하여 스핀 궤도 토크가 발생할 수 있다. 스핀 궤도 토크에 의하여 스핀 펌핑이 일어나고, 그리고 자유층(100)으로 스핀 전류가 유입될 수 있고, 스핀 전류에 의하여 자유층(100)의 자구벽(DW, 도 1 참조)이 이동할 수 있다. 자구벽(DW)의 이동에 따라, 멤리스터 소자(MEM)의 저항 값이 결정될 수 있다.
도 5는 본 개시의 실시 예에 따른 멤리스터 소자(MEM, 도 1 참조)에서 읽기 동작을 위한 전압 경로를 나타내기 위한 도면이다. 멤리스터 소자(MEM)가 읽기 동작을 수행하는 경우, 제 1 워드 라인(WLa)에 연결된 제 1 트랜지스터는 오프 되어, 제 1 전극(E1)이 소스 라인(SL)과 전기적으로 분리될 수 있다. 또한, 제 2 워드 라인(WLb)에 연결된 제 2 트랜지스터는 온 되어, 소스 라인(SL)으로부터 제 3 전극(E3)으로 전압을 공급할 수 있다. 공급된 전압은 제 3 전극(E3)을 통하여 자유층(200)으로 주입되고, 제 2 전극(E2) 및 비트 라인(BL)을 통하여 접지 노드로 배출될 수 있다. 자유층(100)으로 유입된 전압은 자유층(100)에 형성된 자구벽(DW) 위치에 따른 멤리스터 소자(MEM)의 저항 값에 의하여 전압 강하가 발생할 수 있다. 따라서, 제 3 전극(E3) 및 제 2 전극(E2) 간의 홀 전압 측정을 통하여 멤리스터 소자(MEM)에 기록된 가중치가 읽혀질 수 있다.
도 6은 본 개시의 실시 예에 따른 멤리스터 소자(MEM, 도 1 참조)로 구현되는 시냅스 소자(SE1)로 구성되는 시냅스 소자 어레이(SA1)를 나타내기 위한 도면이다. 인공 신경망 연산은 행렬 곱의 연속으로 표현될 수 있으며, 이를 구현하기 위하여, 제 1 실시 예의 시냅스 소자 어레이(SA1)는 본 개시에 따른 멤리스터 소자(MEM)를 포함하는 제 1 실시 예의 시냅스 소자(SE1)로 구현될 수 있다. 도 6에서, 저항 값(R)은 멤리스터 소자(MEM)의 자구벽(DW, 도 1 참조) 위치에 따라 결정되는 가변 저항 값을 의미한다.
도 6에서, 시냅스 소자(SE1)는 워드 라인(WLm), 비트 라인(BL1) 및 멤리스터 소자(MEM)를 포함할 수 있다. 멤리스터 소자(MEM)의 일 단은 워드 라인(WLm)과 연결될 수 있으며, 또 다른 일 단은 비트 라인(BL1)과 연결될 수 있다. 시냅스 소자(SE1)는 행들 및 열들로 배열되어 시냅스 소자 어레이(SA1)를 구성할 수 있다.
인공 신경망 연산에 있어서, 시냅스 소자 어레이(SA1)에 포함되는 멤리스터 소자(MEM)들 각각은 가중치를 저장할 수 있고, 이를 통하여 인공 신경망 연산을 수행하기 위하여 워드 라인들(WL1, WL2, …WLm)로 입력된 전압 및 비트 라인들(BL1, BL2, …BLn)로 출력되는 전류 값을 연산하여 가중치를 도출할 수 있다.
도 7은 본 개시의 실시 예에 따른 멤리스터 소자(MEM, 도 1 참조)를 포함하는 제 2 실시 예의 시냅스 소자(SE2)로 구현되는 제 2 실시 예의 시냅스 소자 어레이(SA2)를 나타내기 위한 도면이다. 도 7에서, 저항 값(R)은 멤리스터 소자(MEM)의 자구벽(DW, 도 1 참조) 위치에 따라 결정되는 가변 저항 값을 의미한다.
도 7에서, 시냅스 소자(SE2)는 워드 라인(WLm), 비트 라인(BL1), 하나의 트랜지스터(Tr) 및 멤리스터 소자(MEM)를 포함할 수 있다. 트랜지스터(Tr)의 제 1 단자는 워드 라인(WLm)과 연결될 수 있으며, 트랜지스터(Tr)의 제 2 단자는 소스 라인(SL1)과 연결될 수 있다. 또한, 트랜지스터(Tr)의 제 3 단자는 멤리스터 소자(MEM)의 일 단과 연결될 수 있으며, 또 다른 일 단은 비트 라인(BLm)과 연결될 수 있다. 시냅스 소자(SE2)는 행들 및 열들로 배열되어 시냅스 소자 어레이(SA2)를 구성할 수 있다.
도 8은 본 개시의 실시 예에 따른 멤리스터 소자(MEM)를 포함하는 제 3 실시 예의 시냅스 소자(SE3) 로 구현되는 제 3 실시 예의 시냅스 소자 어레이(SA3)를 나타내기 위한 도면이다. 도 8에서, 제 1 저항 값(R1) 및 제 2 저항 값(R2) 각각은 해당 멤리스터 소자(MEM)의 자구벽(DW, 도 1 참조) 위치에 따라 결정되는 가변 저항 값을 의미한다.
도 8에서, 시냅스 소자(SE3)는 워드 라인(WLn), 비트 라인(BLn), 제 1 및 제 2 트랜지스터(Tr1, Tr2) 및 제 1 및 제 2 멤리스터 소자(MEM)를 포함할 수 있다. 제 1 저항 값(R1)을 가지는 제 1 멤리스터 소자(MEM)의 일단은 워드 라인(WLn)과 연결될 수 있고, 또 다른 일단은 제 1 노드(n1)와 연결될 수 있다. 제 2 저항 값(R2)을 가지는 제 2 멤리스터 소자(MEM)의 일단은 워드 라인(WLn)과 연결될 수 있고, 또 다른 일단은 제 2 노드(n2)와 연결될 수 있다.
제 1 트랜지스터(Tr1)의 제 1 단자는 제 1 노드(n1)와 연결될 수 있고, 제 2 단자는 제 2 노드(n2)와 연결될 수 있으며, 제 3 단자는 비트 라인(BLn)과 연결될 수 있다. 제 2 트랜지스터(Tr2)의 제 1 단자는 제 2 노드(n2)와 연결될 수 있고, 제 2 단자는 제 1 노드(n1)와 연결될 수 있으며, 제 3 단자는 비트 라인(BLn)과 연결될 수 있다. 시냅스 소자(SE3)는 행들 및 열들로 배열되어 시냅스 소자 어레이(SA3)를 구성할 수 있다.
도 9는 본 개시의 실시 예에 따른 멤리스터 소자(MEM)를 포함하는 뉴로모픽 프로세서(300)를 나타내기 위한 도면이다. 도 9를 참조하면, 뉴로모픽 프로세서(300)는 시냅스 소자 어레이(310), 워드 라인 바이어스 유닛(320), 비트 라인 바이어스 및 검출 유닛(330), 제어 로직 유닛(340), 불휘발성 메모리(350), 휘발성 메모리(360) 및 입출력 유닛(370)을 포함할 수 있다.
시냅스 소자 어레이(310)는 상술한 도 6 내지 도 8에 도시된 시냅스 소자 어레이(SA1, SA2, SA3, 도 6 내지 도 8 참조) 중 어느 하나일 수 있다. 또는, 시냅스 소자 어레이(310)는 상술한 도 6 내지 도 8에 도시된 시냅스 소자(SE1, SE2, SE3, 도 6 내지 도 8 참조)들이 행들 및 열들로 배열된 구조일 수 있다. 도 9에서, 시냅스 소자 어레이(310)와 연결되는 워드 라인(WL) 및 비트 라인(BL)은 하나로 도시되었으나, 이는 도면의 복잡도를 줄이기 위한 것일 뿐, 시냅스 소자 어레이(310)에 포함되는 복수의 시냅스 소자들(SE1, SE2 또는 SE3) 각각에 연결되는 워드 라인(WL) 및 비트 라인(BL)을 의미한다.
워드 라인 바이어스 유닛(320)은 제어 로직 유닛(340)으로부터 입력 데이터를 수신하고, 워드 라인(WL)을 통하여 시냅스 소자 어레이(310)에 포함되는 복수의 시냅스 소자들(SE1, SE2 또는 SE3) 각각에 입력 데이터를 전달할 수 있다. 또한, 워드 라인 바이어스 유닛(320)은 시냅스 소자 어레이(310)에 포함되는 복수의 시냅스 소자들(SE1, SE2 또는 SE3)에 가중치를 기록하기 위한 전류를 워드 라인(WL)을 통하여 공급할 수 있다.
비트 라인 바이어스 및 검출 유닛(330)은 시냅스 소자 어레이(310)에 포함되는 복수의 시냅스 소자들(SE1, SE2 또는 SE3) 각각에서 인공 신경망 연산을 수행할 때 비트 라인(BL)에 접지 전압을 바이어스할 수 있다. 또한, 비트 라인 바이어스 및 검출 유닛(330)은 비트 라인(BL)을 통하여 전류량을 검출함으로써, 시냅스 소자 어레이(310)에 포함되는 복수의 시냅스 소자들(SE1, SE2 또는 SE3)의 연산 결과를 획득할 수 있다.
또한, 비트 라인 바이어스 및 검출 유닛(330)은 제어 로직 유닛(340)으로부터 비트 라인 주소를 수신하여 해당 주소에 대응하는 시냅스 소자 어레이(310) 상의 열을 선택할 수 있고, 이로부터 선택된 행에 해당하는 시냅스 소자들(SE1, SE2, 또는 SE3)에 입력 데이터를 제공하도록 할 수 있다. 또한, 비트라인 바이어스 및 검출 유닛(330)은 시냅스 소자 어레이(310)로부터 출력된 결과를 디지털 값으로 변환하고, 변환된 디지털 값을 제어 로직 유닛(340)으로 전달할 수 있다.
제어 로직 유닛(340)은 불휘발성 메모리(350)에 저장된 정보를 읽고, 읽혀진 정보에 기반하여 워드 라인 바이어스 유닛(320) 및 비트 라인 바이어스 및 검출 유닛(330)을 제어할 수 있다. 또한, 제어 로직 유닛(340)은 입출력 유닛(370)을 통하여 수신되는 초기 입력을 입력 데이터로서 워드 라인 바이어스 유닛(320)에 전달하거나 휘발성 메모리(360)에 저장할 수 있다. 또한, 제어 로직 유닛(340)은 시냅스 소자 어레이(310)로부터 출력된 결과를 입력 데이터로서 워드 라인 바이어스 유닛(320)에 전달하거나 휘발성 메모리(360)에 저장할 수 있다.
불휘발성 메모리(350)는 시냅스 소자 어레이(310)에 포함되는 복수의 시냅스 소자들(SE1, SE2 또는 SE3)의 연결 관계에 대한 정보를 저장할 수 있다. 예로서, 불휘발성 메모리(350)는 초기 입력이 시냅스 소자 어레이(310)에 포함되는 복수의 시냅스 소자들(SE1, SE2 또는 SE3) 중 어떤 소자(들)에 제공되어야 하는지에 대한 정보를 저장할 수 있다. 또는, 불휘발성 메모리(350)는 시냅스 소자 어레이(310)로부터 출력된 결과가 시냅스 소자 어레이(310)에 포함되는 복수의 시냅스 소자들(SE1, SE2 또는 SE3) 중 어떤 소자(들)에 제공되어야 하는지에 대한 정보를 저장할 수 있다. 즉, 불휘발성 메모리(350)는 뉴로모픽 프로세서(300)에 의하여 구현되는 인공 신경망의 전체 구조에 대한 정보를 포함할 수 있다.
휘발성 메모리(360)는 입출력 유닛(370)으로부터 입력된 초기 입력 및 시냅스 소자 어레이(310)로부터 출력된 결과를 저장할 수 있다. 입출력 유닛(370)은 외부로부터 초기 입력을 수신하여 제어 로직 유닛(340)에 전달하고, 제어 로직 유닛(340)으로부터 시냅스 소자 어레이(310)로부터 출력된 결과를 전달 받아 외부로 출력할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들 뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함될 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 개시의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 자유층(Free layer)
200 : 고정층(Fixed layer)
300 : 뉴로모픽 프로세서
DW : 자구벽(Domain wall)
MEM : 멤리스터 소자
SE1, SE2, SE3 : 시냅스 소자
SA1, SA2, SA3 : 시냅스 소자 어레이

Claims (10)

  1. 적어도 하나의 트랜지스터; 및
    상기 적어도 하나의 트랜지스터와 전기적으로 연결되고, 인공 신경망 연산을 위한 가중치를 저장하는 적어도 하나의 멤리스터 소자를 포함하되,
    상기 적어도 하나의 멤리스터 소자는:
    자화 방향이 외부의 자극에 의하여 변경될 수 있는 물질을 포함하는 자유층; 및
    상기 자화 방향이 고정된 물질을 포함하는 고정층을 포함하되,
    상기 자유층은 외부로부터 유입된 전류에 의하여 발생하는 스핀 궤도 토크(Spin Oribit Torque, SOT)에 기반하여 형성되는 자구벽(Domain wall)을 포함하고,
    상기 자구벽의 위치에 따라 저항 값이 결정되고,
    상기 고정층의 양 단을 통하여 측정되는 홀 전압에 기반하여 상기 저항 값을 도출하는 시냅스 소자.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 멤리스터 소자는:
    상기 외부로부터 전류가 유입되는 제 1 전극; 및
    상기 홀 전압을 측정하기 위한 전압 펄스가 유입되는 제 2 전극을 더 포함하는 시냅스 소자.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 트랜지스터의 제 1 단자는 워드 라인과 연결되고,
    상기 적어도 하나의 트랜지스터의 제 2 단자는 소스 라인과 연결되고,
    상기 적어도 하나의 트랜지스터의 제 3 단자는 상기 적어도 하나의 멤리스터 소자의 일 단과 연결되고,
    상기 적어도 하나의 멤리스터 소자의 타 단은 비트라인과 연결되는 시냅스 소자.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 멤리스터 소자 중 제 1 멤리스터 소자의 일 단은 워드 라인과 연결되고,
    상기 제 1 멤리스터 소자의 타 단은 제 1 노드와 연결되고,
    상기 적어도 하나의 멤리스터 소자 중 제 2 멤리스터 소자의 일 단은 상기 워드 라인과 연결되고,
    상기 제 2 멤리스터 소자의 타 단은 제 2 노드와 연결되고,
    상기 적어도 하나의 트랜지스터 중 제 1 트랜지스터의 제 1 단자는 상기 제 1 노드와 연결되고,
    상기 적어도 하나의 트랜지스터 중 제 1 트랜지스터의 제 2 단자는 상기 제 2 노드와 연결되고,
    상기 적어도 하나의 트랜지스터 중 제 1 트랜지스터의 제 3 단자는 비트 라인과 연결되고,
    상기 적어도 하나의 트랜지스터 중 제 2 트랜지스터의 제 1 단자는 상기 제 2 노드와 연결되고,
    상기 제 2 트랜지스터의 제 2 단자는 상기 제 1 노드와 연결되고,
    상기 제 2 트랜지스터의 제 3 단자는 상기 비트 라인과 연결되는 시냅스 소자.
  5. 제 1 항에 있어서,
    상기 자유층은 SAF(Shrink Assist Film) 물질을 포함하는 시냅스 소자.
  6. 제 1 항에 있어서,
    상기 고정층은 금속 이리듐 산화물(Metal iridates) 또는 강자성(Ferromagnet, FM)/중금속 이중 레이어(bilayer)의 한 레이어를 산화시킨 산화 레이어를 포함하는 시냅스 소자.
  7. 자화 방향이 외부의 자극에 의하여 변경될 수 있는 물질을 포함하는 자유층; 및
    상기 자화 방향이 고정된 물질을 포함하는 고정층을 포함하되,
    상기 자유층은 외부로부터 유입된 전류에 의하여 발생하는 스핀 궤도 토크(Spin Oribit Torque, SOT)에 기반하여 형성되는 자구벽(Domain wall)을 포함하고,
    상기 자구벽의 위치에 따라 저항 값이 결정되고,
    상기 고정층의 양 단을 통하여 측정되는 홀 전압에 기반하여 상기 저항 값을 도출하는 멤리스터 소자.
  8. 제 7 항에 있어서,
    상기 자유층의 상기 자화 방향과 평행한 스핀 궤도 토크 기록 라인(SOT writing line)을 포함하는 멤리스터 소자.
  9. 제 7 항에 있어서,
    상기 자유층의 상기 자화 방향과 수직인 스핀 궤도 토크 기록 라인(SOT writing line)을 포함하는 멤리스터 소자.
  10. 인공 신경망 연산을 수행하기 위한 복수의 시냅스 소자들을 포함하는 시냅스 소자 어레이를 포함하되,
    상기 복수의 시냅스 소자들 각각은 제 1 멤리스터 소자를 포함하고,
    상기 제 1 멤리스터 소자는:
    자화 방향이 외부의 자극에 의하여 변경될 수 있는 물질을 포함하는 자유층; 및
    상기 자화 방향이 고정된 물질을 포함하는 고정층을 포함하되,
    상기 자유층은 외부로부터 유입된 전류에 의하여 발생하는 스핀 궤도 토크(Spin Oribit Torque, SOT)에 기반하여 형성되는 자구벽(Domain wall)을 포함하고,
    상기 자구벽의 위치에 따라 저항 값이 결정되고,
    상기 고정층의 양 단을 통하여 측정되는 홀 전압에 기반하여 상기 저항 값을 도출하는 뉴로모픽 프로세서.

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JP3807254B2 (ja) * 2001-05-30 2006-08-09 ソニー株式会社 磁気抵抗効果素子、磁気抵抗効果型磁気センサ、および磁気抵抗効果型磁気ヘッド
KR20080029819A (ko) * 2006-09-29 2008-04-03 가부시끼가이샤 도시바 자기저항 효과 소자 및 이를 이용한 자기 랜덤 액세스메모리
WO2017213261A1 (ja) * 2016-06-10 2017-12-14 Tdk株式会社 交換バイアス利用型磁化反転素子、交換バイアス利用型磁気抵抗効果素子、交換バイアス利用型磁気メモリ、不揮発性ロジック回路および磁気ニューロン素子
US10553299B2 (en) * 2017-04-14 2020-02-04 Tdk Corporation Magnetic domain wall type analog memory element, magnetic domain wall type analog memory, nonvolatile logic circuit, and magnetic neuro-element

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