KR20220123704A - 저전압 강유전성 메모리 셀 감지 - Google Patents

저전압 강유전성 메모리 셀 감지 Download PDF

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KR20220123704A
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capacitor
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다니엘레 비메르카티
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마이크론 테크놀로지, 인크
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Abstract

저전압 강유전성 메모리 셀 감지를 위한 방법들, 시스템들, 및 디바이스들이 설명된다. 메모리 셀에 대한 액세스 동작의 일부로서, 두 개의 캐스코드들의 게이트들이 연관된 임계 전압들을 보상하기 위해 바이어싱될 수 있다. 메모리 셀에 저장된 전하에 대응하는 추출된 신호는 제1 커패시터를 충전하기 위해 제1 캐스코드를 통해 전달될 수 있다. 유사하게, 더미 디지트 라인에서 전개되는 기준 신호는 제2 커패시터를 충전하기 위해 제2 캐스코드를 통해 전달될 수 있다. 더미 디지트 라인에서 전개되는 기준 신호를 메모리 셀로부터 추출된 신호와 비교함으로써, 감지 윈도우에 대한 메모리 셀 성능의 변동의 영향이 감소될 수 있다. 또한, 캐스코드들의 게이트들을 바이어싱하는 것에 기초하여, 감지 구성요소에서 비교되는 신호들 사이의 차이가 다른 감지 방식들에 비해 낮을 수 있다.

Description

저전압 강유전성 메모리 셀 감지
교차 참조
본 특허 출원은 Vimercati 등이 2020년 1월 17일에 출원한 "LOW VOLTAGE FERROELECTRIC MEMORY CELL SENSING(저전압 강유전성 메모리 셀 감지)"라는 명칭의 미국 특허 출원 제16/746,626호에 대한 우선권을 주장하며, 이는 이의 양수인에게 양도되고, 이는 전문이 본원에 명시적으로 원용된다.
기술분야
다음은 일반적으로 하나 이상의 메모리 시스템, 그리고 보다 더 구체적으로는 저전압 강유전성 메모리 셀 감지에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스들에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스 내의 메모리 셀들을 다양한 상태들로 프로그래밍함으로써 저장된다. 예를 들어, 이진 메모리 셀들은 두 개의 지원되는 상태들 ― 보통 논리 1 또는 논리 0로 표기됨 ― 중 하나로 프로그래밍될 수 있다. 일부 예들에서, 단일 메모리 셀은 둘보다 많은 상태들을 지원할 수 있으며, 이들 중 임의의 하나가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성요소는 메모리 디바이스에서 적어도 하나의 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성요소는 메모리 디바이스에 상태를 기록, 또는 프로그래밍할 수 있다.
자기 하드 디스크들, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하여, 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원이 없을 때에도 장시간 자신들의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM은 외부 전원으로부터 연결이 끊길 때 자신들의 저장된 상태를 잃을 수 있다. FeRAM은 유사한 디바이스 아키텍처들을 휘발성 메모리와 유사한 밀도를 달성할 수 있을 수 있으나, 강유전 커패시터를 저장 디바이스로서 사용함으로 인해 비휘발성 속성들을 가질 수 있다.
도 1은 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 시스템의 예를 도시한다.
도 2는 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 메모리 다이의 예를 도시한다.
도 3은 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 회로의 예를 도시한다.
도 4는 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 타이밍도의 예를 도시한다.
도 5는 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 메모리 어레이의 블록도를 도시한다.
도 6 내지 도 8은 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 방법 또는 방법들을 도시한 흐름도들을 도시한다.
메모리 디바이스들은 메모리 다이의 메모리 셀들에 액세스하기 위해 그 메모리 다이의 액세스 라인들을 바이어싱하기 위한 다양한 구성요소들을 사용할 수 있다. 예를 들어, 메모리 다이에 대해 수행되는 상이한 동작들의 부분으로서 하나 이상의 캐스코드드(cascode)가 상이한 전압 레벨들로 바이어싱될 수 있다. 캐스코드들은 액세스 라인들, 및 액세스 라인들과 결합된 메모리 셀들에 저장된 액세스 정보를 활성화하기 위해 메모리 다이의 액세스 라인들(예를 들어, 디지트 라인들, 워드 라인들, 플레이트 라인들 등)과 전하 또는 전압을 공유할 수 있다.
액세스 동작의 일부로서, 메모리 셀에 저장된 전하에 대응하는 신호(예를 들어, 전압)가 제1 캐스코드를 통해 추출될 수 있다. 추출된 신호는 커패시터(예를 들어, 증폭 커패시터(AMPCAP))를 충전할 수 있다. 감지 구성요소(예를 들어, 래치)는 추출된 신호와 기준 신호를 비교하여, 메모리 셀에 저장된 논리 상태(예를 들어, 논리 1 또는 논리 0)를 결정할 수 있다.
일부 예들에서, 메모리 셀의 성능은 추출된 신호에 영향을 미칠 수 있는 하나 이상의 요인들(예를 들어, 온도, 습도, 물질들 등)에 기초하여 시간에 따라 변할 수 있다. 그러나, 기준 전압은 메모리 셀의 성능에 따라 변하지 않을 수 있고, 이에 따라 기준 신호는 고정된 채로 유지될 수 있다. 메모리 셀의 성능의 변동은 고정된 기준 전압과 조합하여, 메모리 셀에 저장된 논리 상태를 결정하기 위한 감지 윈도우를 감소시킬 수 있다. 이에 따라, 감소된 감지 윈도우는 액세스 동작들(예를 들어, 판독 동작들, 기록 동작들 등)을 수행할 때 에러들을 도입할 수 있다.
본원에서 설명되는 기술들에 따르면, 감지 구성요소에서의 기준 신호는 커패시터에 저장된 전하에 기초할 수 있다. 메모리 디바이스는 메모리 셀과 결합된 디지트 라인, 및 기준 신호원과 결합된 더미 디지트 라인을 프리차지 전압으로 프리차징하기 위한 프리차지 전압원을 포함할 수 있다. 액세스 동작의 일부로서, 두 개의 캐스코드들의 게이트들이 연관된 임계 전압들을 보상하기 위해 바이어싱될 수 있다. 캐스코드들은 바이어싱 동작들 동안 액세스 라인들로부터 격리될 수 있다. 바이어싱 동작들에 후속하여, 메모리 셀에 저장된 전하에 대응하는 추출된 신호는 제1 AMPCAP를 충전하기 위해 제1 캐스코드를 통해 전달될 수 있다. 유사하게, 더미 디지트 라인에 기초한 기준 신호는 제2 AMPCAP를 충전하기 위해 제2 캐스코드를 통해 전달될 수 있다. 즉, 추출된 신호 및 기준 신호는 각 캐스코드들을 통한 전하 공유에 기초하여 전개될 수 있다. 더미 디지트 라인에서 전개되는 기준 신호를 메모리 셀로부터 추출된 신호와 비교함으로써, 감지 윈도우에 대한 메모리 셀 성능의 변동의 영향이 감소될 수 있다. 또한, 캐스코드들의 게이트들을 바이어싱하는 것에 기초하여, 감지 구성요소에서 비교되는 신호들 사이의 차이가 다른 감지 방식들에 비해 낮을 수 있다. 이에 따라, 바이어싱은 메모리 디바이스가 사용될 때 액세스 동작과 연관된 전력 소비를 감소시키고/시키거나 메모리 디바이스의 감지 윈도우를 개선할 수 있다.
본 개시의 특징들은 처음에 도 1 및 도 2를 참조하여 설명되는 바에 따른 메모리 시스템들 및 다이들과 관련하여 설명된다. 본 개시의 특징들은 도 3 및 도 4를 참조하여 설명되는 회로 및 타이밍도와 관련하여 설명된다. 또한, 본 개시의 이들 그리고 다른 특징들은 도 5 내지 도 8을 참조하여 설명되는 바에 따른 저전압 강유전성 메모리 셀 감지와 관련된 장치 도해 및 흐름도들에 의해 도시되고 이것들을 참조하여 설명된다.
도 1은 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 시스템(100)의 예를 도시한다. 시스템(100)은 호스트 디바이스(105), 메모리 디바이스(110), 및 호스트 디바이스기(105)를 메모리 디바이스(110)와 결합시키는 복수의 채널들(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스(110)를 포함할 수 있지만, 하나 이상의 메모리 디바이스(110)의 양태들은 단일 메모리 디바이스(예를 들어, 메모리 디바이스(110))와 관련하여 설명될 수 있다.
시스템(100)은 전자 디바이스, 이를테면 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 차량, 또는 다른 시스템들의 부분들을 포함할 수 있다. 예를 들어, 시스템(100)은 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 휴대폰, 웨어러블 디바이스, 인터넷 연결 디바이스, 차량 제어기 등의 양태들을 나타낼 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 구성요소에 대한 데이터를 저장하도록 동작가능한 시스템의 구성요소일 수 있다.
시스템(100)의 적어도 부분들은 호스트 디바이스(105)의 예들일 수 있다. 호스트 디바이스(105)는 메모리를 사용하여 프로세스들을 실행하는 디바이스 내, 이를테면 가전 기기, 차량, 다른 예들 중에서도, 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 휴대폰, 웨어러블 디바이스, 인터넷 연결 디바이스, 차량 제어기, 또는 일부 다른 고정식 또는 휴대용 전자 디바이스 내의 프로세서 또는 다른 회로부의 예일 수 있다. 일부 예들에서, 호스트 디바이스(105)는 외부 메모리 제어기(120)의 기능들을 구현하는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 지칭할 수 있다. 일부 예들에서, 외부 메모리 제어기(120)가 호스트 또는 호스트 디바이스(105)로서 지칭될 수 있다.
메모리 디바이스(110)는 시스템(100)에 의해 사용되거나 참조될 수 있는 물리적 메모리 어드레스들/공간을 제공하도록 동작가능한 독립적인 디바이스 또는 구성요소일 수 있다. 일부 예들에서, 메모리 디바이스(110)는 하나 이상의 상이한 유형의 호스트 디바이스들과 함께 작동하도록 구성가능할 수 있다. 호스트 디바이스(105)와 메모리 디바이스(110) 사이의 시그널링은 신호들을 변조하기 위한 변조 기법들, 신호들을 통신하기 위한 다양한 핀 구성들, 호스트 디바이스(105) 및 메모리 디바이스(110)의 물리적 패키징을 위한 다양한 형태 인자들, 호스트 디바이스(105)와 메모리 디바이스(110) 사이의 클록 시그널링 및 동기화, 타이밍 규칙들, 또는 다른 인자들 중 하나 이상을 지원하도록 동작가능할 수 있다.
메모리 디바이스(110)는 호스트 디바이스(105)의 구성요소들에 대한 데이터를 저장하도록 동작가능할 수 있다. 일부 예들에서, 메모리 디바이스(110)는 호스트 디바이스(105)에 대해 슬레이브형 디바이스(slave-type device)로서의 역할을 할 수 있다(예를 들어, 외부 메모리 제어기(120)를 통해 호스트 디바이스(105)에 의해 제공되는 커맨드들에 응답하고 이것들을 실행함). 이러한 커맨드들은 기록 동작을 위한 기록 커맨드, 판독 동작을 위한 판독 커맨드, 리프레시 동작을 위한 리프레시 커맨드, 또는 다른 커맨드들 중 하나 이상을 포함할 수 있다.
호스트 디바이스(105)는 외부 메모리 제어기(120), 프로세서(125), 기본 입력/출력 시스템(basic input/output system, BIOS) 구성요소(130), 또는 하나 이상의 주변 구성요소나 하나 이상의 입력/출력 제어기와 같은 다른 구성요소들 중 하나 이상을 포함할 수 있다. 호스트 디바이스의 구성요소들은 버스(135)를 사용하여 서로 결합될 수 있다.
프로세서(125)는 시스템(100)의 적어도 부분들 또는 호스트 디바이스(105)의 적어도 부분들에 대한 제어 또는 다른 기능을 제공하도록 동작가능할 수 있다. 프로세서(125)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA) 또는 다른 프로그래머블 논리 디바이스, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 구성요소들, 또는 이들 구성요소들의 조합일 수 있다. 이러한 예들에서, 프로세서(125)는 다른 예들 중에서도 특히, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 범용 GPU(GPGPU, general purpose GPU), 또는 시스템 온 칩(SoC, system on a chip)의 예일 수 있다. 일부 예들에서, 외부 메모리 제어기(120)는 프로세서(125)에 의해 또는 이의 부분으로서 구현될 수 있다.
BIOS 구성요소(130)는 시스템(100) 또는 호스트 디바이스(105)의 다양한 하드웨어 구성요소들을 초기화 및 실행할 수 있는, 펌웨어로서 동작되는 BIOS를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(130)는 또한 프로세서(125)와 시스템(100) 또는 호스트 디바이스(105)의 다양한 구성요소들 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(130)는 판독 전용 메모리(ROM), 플래시 메모리 또는 다른 비휘발성 메모리 중 하나 이상에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155), 및 데이터 저장을 위해 요구되는 용량 또는 특정된 용량을 지원하기 위한 하나 이상의 메모리 다이(160)(예를 들어, 메모리 칩)를 포함할 수 있다. 각 메모리 다이(160)는 로컬 메모리 제어기(165)(예를 들어, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b), 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(예를 들어, 메모리 어레이(170-a), 메모리 어레이(170-b), 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀들의 집합(예를 들어, 하나 이상의 그리드, 하나 이상 뱅크, 하나 이상의 타일, 하나 이상의 섹션)일 수 있으며, 각 메모리 셀은 데이터의 적어도 1 비트를 저장하도록 동작가능하다. 두 개 이상의 메모리 다이들을 포함하는 메모리 디바이스(110)는 다중 다이 메모리 또는 다중 다이 패키지 또는 다중 칩 메모리 또는 다중 칩 패키지로서 지칭될 수 있다.
메모리 다이(160)는 메모리 셀들의 2차원(2D) 어레이의 예일 수 있거나 또는 메모리 셀들의 3차원(3D) 어레이의 예일 수 있다. 2D 메모리 다이(160)는 단일 메모리 어레이(170)를 포함할 수 있다. 3D 메모리 다이(160)는 (예를 들어, 기판에 대해) 서로 위아래로 적층되거나 서로 좌우로 위치될 수 있는 두 개 이상의 메모리 어레이들(170)을 포함할 수 있다. 일부 예들에서, 3D 메모리 다이(160) 내의 메모리 어레이들(170)은 데크들, 레벨들, 층들, 또는 다이들로서 지칭될 수 있다. 3D 메모리 다이들(160)은 임의의 수량의 적층된 메모리 어레이들(170)(예를 들어, 2단, 3단, 4단, 5단, 6단, 7단, 8단)을 포함할 수 있다. 일부 3D 메모리 다이들(160)에서, 상이한 데크들은 일부 데크들이 워드 라인, 디지트 라인, 또는 플레이트 라인 중 하나 이상을 공유할 수 있도록 적어도 하나의 공통 액세스 라인을 공유할 수 있다.
일부 예들에서, 하나 이상의 메모리 다이(160)는 각각, 예를 들어, 메모리 제어기(예를 들어, 로컬 메모리 제어기(165), 디바이스 메모리 제어기(155), 외부 메모리 제어기(120) 등)로부터의 커맨드에 기초한 액세스 동작의 일부로서, 메모리 어레이들(170)의 메모리 셀들에 저장된 데이터를 추출 및 결정하기 위한 감지 구성요소들을 포함할 수 있다. 감지 구성요소는 캐스코드들을 통해 액세스 라인들에 결합될 수 있다. 액세스 동작의 일부로서, 캐스코드들의 게이트들은 캐스코드들의 임계 전압들을 보상하기 위해 바이어싱될 수 있다. 그 다음, 하나 이상의 액세스 라인이 활성화될 수 있으며, 이는 하나 이상의 메모리 셀에 대한 액세스를 가능하게 할 수 있다. 하나 이상의 액세스 라인을 활성화하는 것은 디지트 라인 및 더미 디지트 라인을 프리차징하는 것을 포함할 수 있다. 메모리 셀에 저장된 전하에 대응하는 신호는 제1 캐스코드를 통해 추출될 수 있고, 더미 디지트 라인에 기초한 기준 신호는 제2 캐스코드를 통해 전달될 수 있다. 추출된 신호 및 기준 신호는 각 커패시터(예를 들어, AMPCAP)를 각각 충전할 수 있고, 감지 구성요소는 추출된 신호와 기준 신호를 비교하여 메모리 셀에 저장된 논리 상태(예를 들어, 논리 1 또는 논리 0)를 결정할 수 있다. 더미 디지트 라인에서 전개되는 기준 신호를 메모리 셀로부터 추출된 신호와 비교함으로써, 감지 구성요소에서의 감지 윈도우에 대한 메모리 셀 성능의 변동의 영향이 감소될 수 있다. 또한, 캐스코드들의 게이트들을 바이어싱하는 것에 기초하여, 감지 구성요소에서 비교되는 신호들 사이의 차이가 다른 감지 방식들에 비해 낮을 수 있다. 이에 따라, 바이어싱은 액세스 동작과 연관된 전력 소비를 감소시킬 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 동작을 제어하도록 동작가능한 회로들, 로직, 또는 구성요소들을 포함할 수 있다. 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 다양한 동작들을 수행할 수 있게 하는 하드웨어, 펌웨어, 또는 명령어들을 포함할 수 있고, 메모리 디바이스(110)의 구성요소들과 관련된 커맨드들, 데이터, 또는 제어 정보를 수신, 송신, 또는 실행하도록 동작가능할 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(120), 하나 이상의 메모리 다이(160), 또는 프로세서(125) 중 하나 이상과 통신하도록 동작가능할 수 있다. 일부 예들에서, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 함께 본원에서 설명되는 메모리 디바이스(110)의 동작을 제어할 수 있다.
일부 예들에서, 메모리 디바이스(110)는 호스트 디바이스(105)로부터 데이터 또는 커맨드들 또는 양자를 수신할 수 있다. 예를 들어, 메모리 디바이스(110)는 메모리 디바이스(110)가 호스트 디바이스(105)에 대한 데이터를 저장하기 위한 것임을 표시하는 기록 커맨드 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 데이터를 호스트 디바이스(105)에 제공하기 위한 것임을 표시하는 판독 커맨드를 수신할 수 있다.
로컬(예를 들어, 메모리 다이(160)에 로컬) 메모리 제어기(165)는 메모리 다이(160)의 동작을 제어하도록 동작가능할 수 있다. 일부 예들에서, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155) 와 통신(예를 들어, 데이터 또는 커맨드들 또는 양자를 수신 또는 송신) 하도록 동작가능할 수 있다. 일부 예들에서, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않을 수 있고, 로컬 메모리 제어기(165), 또는 외부 메모리 제어기(120)가 본원에서 설명되는 다양한 기능들을 수행할 수 있다. 이와 같이, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와, 다른 로컬 메모리 제어기들(165)과, 또는 직접 외부 메모리 제어기(120), 또는 프로세서(125), 또는 이들의 조합과 통신하도록 동작가능할 수 있다. 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기들(165) 또는 양자에 포함될 수 있는 구성요소들의 예들은 (예를 들어, 외부 메모리 제어기(120) 로부터) 신호들을 수신하기 위한 수신기들, (예를 들어, 외부 메모리 제어기(120)에) 신호들을 송신하기 위한 송신기들, 수신된 신호들을 디코딩하거나 복조하기 위한 디코더들, 송신될 신호들을 인코딩하거나 변조하기 위한 인코더들, 또는 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165) 또는 양자의 설명된 동작들을 지원하도록 동작가능한 다양한 다른 회로들 또는 제어기들을 포함할 수 있다.
외부 메모리 제어기(120)는 시스템(100) 또는 호스트 디바이스(105)의 구성요소들(예를 들어, 프로세서(125))과 메모리 디바이스(110) 사이의 정보, 데이터, 또는 커맨드들 중 하나 이상의 통신을 가능하게 하도록 동작가능할 수 있다. 외부 메모리 제어기(120)는 호스트 디바이스(105)의 구성요소들과 메모리 디바이스(110) 사이에서 교환되는 통신 정보들을 전환 또는 변환할 수 있다. 일부 예들에서, 외부 메모리 제어기(120) 또는 시스템(100) 또는 호스트 디바이스(105)의 다른 구성요소, 또는 본원에서 설명되는 이의 기능들은 프로세서(125)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(120)는 프로세서(125) 또는 시스템(100)또는 호스트 디바이스(105)의 다른 구성요소에 의해 구현되는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 외부 메모리 제어기(120)가 메모리 디바이스(110) 외부에 있는 것으로서 도시되지만, 일부 예들에서, 외부 메모리 제어기(120), 또는 본원에서 설명되는 이의 기능들은 메모리 디바이스(110)의 하나 이상의 구성요소(예를 들어, 디바이스 메모리 제어기(155), 로컬 메모리 제어기(165))에 의해 구현될 수 있거나 또는 그 반대도 마찬가지일 수 있다.
호스트 디바이스(105)의 구성요소들은 하나 이상의 채널(115)을 사용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 채널들(115)은 외부 메모리 제어기(120)와 메모리 디바이스(110) 사이의 통신을 지원하도록 동작가능할 수 있다. 각 채널(115)은 호스트 디바이스(105)와 메모리 디바이스 사이에서 정보를 운반하는 송신 매체들의 예들일 수 있다. 각 채널(115)은 시스템(100)의 구성요소들과 연관된 단자들 사이의 하나 이상의 신호 경로 또는 송신 매체(예를 들어, 전도체)를 포함할 수 있다. 신호 경로는 신호를 운반하도록 동작가능한 전도성 경로의 예일 수 있다. 예를 들어, 채널(115)은 호스트 디바이스(105)에서의 하나 이상의 핀 또는 패드 및 메모리 디바이스(110)에서의 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 지점의 예일 수 있고, 핀은 채널의 일부로서의 역할을 하도록 동작가능할 수 있다.
채널들(115)(및 연관된 신호 경로들 및 단자들)은 하나 이상의 유형의 정보를 통신하는 것에 전용될 수 있다. 예를 들어, 채널들(115)은 하나 이상의 커맨드 및 어드레스(CA) 채널(186), 하나 이상의 클록 신호(CK) 채널(188), 하나 이상의 데이터(DQ) 채널(190), 하나 이상의 다른 채널(192), 또는 이들의 조합을 포함할 수 있다. 일부 예들에서, 시그널링은 단일 데이터 레이트(SDR) 시그널링 또는 더블 데이터 레이트(DDR) 시그널링을 사용하여 채널들(115)을 통해 통신될 수 있다. SDR 시그널링에서, 신호의 하나의 변조 심볼(예를 들어, 신호 레벨)은 각 클록 사이클에 대해(예를 들어, 클록 신호의 상승 또는 하강 에지 상에서) 정합될 수 있다. DDR 시그널링에서, 신호의 두 개의 변조 심볼(예를 들어, 신호 레벨)은 각 클록 사이클에 대해(예를 들어, 클록 신호의 상승 에지와 하강 에지 양자 상에서) 정합될 수 있다.
도 2는 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 메모리 다이(200)의 예를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 디바이스들(160)의 예일 수 있다. 일부 예들에서, 메모리 디바이스(200)는 메모리 칩, 메모리 디바이스, 또는 전자 메모리 장치로서 지칭될 수 있다. 메모리 다이(200)는 상이한 논리 상태들(예를 들어, 두 개 이상의 가능한 상태들의 세트 중 프로그래밍된 상태)을 저장하도록 각각 프로그래밍가능할 수 있는 하나 이상의 메모리 셀(205)을 포함할 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1 비트의 정보(예를 들어, 논리 0 및 논리 1)를 저장하도록 동작가능할 수 있다. 일부 예들에서, 메모리 셀(205)(예를 들어, 다중 레벨 메모리 셀)은 한 번에 1 초과 비트의 정보(예를 들어, 논리 00, 논리 01, 논리 10, 논리 11)를 저장하도록 동작가능할 수 있다. 일부 예들에서, 메모리 셀들(205)은 도 1을 참조하여 설명된 메모리 어레이(170)와 같은 어레이로 배열될 수 있다.
메모리 셀(205)은 프로그래밍가능한 상태들을 나타내는 상태(예를 들어, 분극 상태 또는 유전 전하)를 커패시터 내에 저장할 수 있다. FeRAM 아키텍처들에서, 메모리 셀(205)은 프로그래밍가능한 상태를 나타내는 전하 및/또는 분극을 저장하기 위한 강유전성 물질을 포함하는 커패시터(240)를 포함할 수 있다. 메모리 셀(205)은 커패시터(240) 및 스위칭 구성요소(245)와 같은 논리 저장 구성요소를 포함할 수 있다. 커패시터(240)는 강유전체 커패시터의 예일 수 있다. 커패시터(240)의 제1 노드는 스위칭 구성요소(245)와 결합될 수 있고, 커패시터(240)의 제2 노드는 플레이트 라인(220)과 결합될 수 있다. 스위칭 구성요소(245)는 두 개의 구성요소들 사이의 전자 통신을 선택적으로 수립하거나 수립 해제하는 트랜지스터 또는 임의의 다른 유형의 스위치 디바이스의 예일 수 있다.
메모리 다이(200)는 그리드 유사 패턴과 같은 패턴으로 배열된 액세스 라인들(예를 들어, 워드 라인들(210) , 디지트 라인들(215), 및 플레이트 라인들(220))을 포함할 수 있다. 액세스 라인은 메모리 셀(205)과 결합된 전도성 라인일 수 있고, 메모리 셀(205)에 대해 액세스 동작들을 수행하기 위해 사용될 수 있다. 일부 예들에서, 워드 라인들(210)은 로우 라인들로서 지칭될 수 있다. 일부 예들, 디지트 라인들(215)은 컬럼 라인들 또는 비트 라인들로서 지칭될 수 있다. 액세스 라인들, 로우 라인들, 컬럼 라인들, 워드 라인들, 디지트 라인들, 비트 라인들, 또는 플레이트 라인들, 또는 이들의 유사물들에 대한 언급은 이해 또는 운용을 잃지 않고 상호교환가능하다. 메모리 셀들(205)은 워드 라인들(210), 디지트 라인들(215), 및/또는 플레이트 라인들(220)의 교차점들에 위치될 수 있다.
판독 및 기록과 같은 동작들은 액세스 라인들 이를테면 워드 라인(210), 디지트 라인(215), 및/또는 플레이트 라인(220)을 활성화하거나 선택함으로써 메모리 셀들(205)에 대해 수행될 수 있다. 워드 라인(210), 디지트 라인(215), 및 플레이트 라인(220)을 바이어싱(예를 들어, 워드 라인(210), 디지트 라인(215), 또는 플레이트 라인(220)에 전압을 인가)함으로써, 이들의 교차점의 단일 메모리 셀(205)이 액세스될 수 있다. 워드 라인(210), 디지트 라인(215), 또는 플레이트 라인(220)을 활성화 또는 선택하는 것은 각 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 셀들(205)에 액세스하는 것은 로우 디코더(230), 컬럼 디코더(230), 플레이트 드라이버(235)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(225)는 로컬 메모리 제어기(265)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 워드 라인(210)을 활성화할 수 있다. 컬럼 디코더(230)는 로컬 메모리 제어기(265)로부터 컬럼 어드레스를 수신하고, 수신된 컬럼 어드레스에 기초하여 디지트 라인(215)을 활성화한다. 플레이트 드라이버(235)는 로컬 메모리 제어기(265)로부터 플레이트 어드레스를 수신할 수 있고, 수신된 플레이트 어드레스에 기초하여 플레이트 라인(220)을 활성화한다.
메모리 셀(205)을 선택하거나 선택 해제하는 것은 스위칭 구성요소(245)를 활성화하거나 비활성화함으로써 실현될 수 있다. 커패시터(240)는 스위칭 구성요소(245)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 스위칭 구성요소(245)가 비활성화될 때 커패시터(240)는 디지트 라인(215)과 격리될 수 있고, 스위칭 구성요소(245)가 활성화될 때 커패시터(240)는 디지트 라인(215)과 결합될 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 동작들을 수행하기 위해 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처들에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 구성요소(245)의 게이트와 전자 통신할 수 있고 메모리 셀의 스위칭 구성요소(245)를 제어하도록 동작가능할 수 있다. 일부 아키텍처들에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고 메모리 셀(205)은 스위칭 구성요소를 포함하지 않을수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성요소(250)와 연결시키는 전도성 라인일 수 있다. 일부 아키텍처들에서, 메모리 셀(205)은 액세스 동작의 부분들 동안 디지트 라인(215)과 선택적으로 결합될 수 있다. 예를 들어, 메모리 셀(205)의 워드 라인(210) 및 스위칭 구성요소(245)는 메모리 셀(205)의 커패시터(240) 및 디지트 라인(215)를 선택적으로 결합 및/또는 격리시키도록 동작가능할 수 있다. 일부 아키텍처들에서, 메모리 셀(205)은 디지트 라인(215)과 (예를 들어, 일정한) 전자 통신할 수 있다.
플레이트 라인(220)은 메모리 셀(205)에 대한 액세스 동작들을 수행하기 위해 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 플레이트 라인(220)은 커패시터(240)의 노드(예를 들어, 셀 저부)와 전자 통신할 수 있다. 플레이트 라인(220)은 디지트 라인(215)과 협력하여, 메모리 셀(205)의 액세스 동작 동안에 커패시터(240)를 바이어싱할 수 있다.
감지 구성요소(250)는 메모리 셀(205)의 커패시터(240) 상에 저장된 상태(예를 들어, 분극 상태 또는 전하)를 결정하고, 저장된 상태에 기초하여 메모리 셀(205)의 논리 상태를 결정할 수 있다. 감지 구성요소(250)는 메모리 셀(205)의 출력되는 신호를 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 구성요소(250)는 디지트 라인(215)에 걸쳐 메모리 셀(205)로부터 수신된 신호를 기준(255)(예를 들어, 기준 전압)과 비교할 수 있다. 메모리 셀(205)의 검출된 논리 상태는 감지 구성요소(250)의 출력으로서 (예를 들어, 입력/출력(260)에) 제공될 수 있고, 메모리 다이(200)를 포함하는 메모리 디바이스(110)의 또 다른 구성요소에 검출된 논리 상태를 표시할 수 있다.
로컬 메모리 제어기(265)는 다양한 구성요소들(예를 들어, 로우 디코더(225), 컬럼 디코더(230), 플레이트 드라이버(235), 및 감지 구성요소(250))을 통해 메모리 셀들(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(265)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 예일 수 있다. 일부 예들에서, 로우 디코더(225), 컬럼 디코더(230), 및 플레이트 드라이버(235), 및 감지 구성요소(250) 중 하나 이상은 메모리 제어기(265)와 함께 위치될 수 있다. 로컬 메모리 제어기(265)는 하나 이상의 상이한 메모리 제어기(예를 들어, 호스트 디바이스(105)와 연관된 외부 메모리 제어기(120), 메모리 다시(200)와 연관된 다른 제어기)로부터 커맨드들 또는 데이터 중 하나 이상을 수신하고, 커맨드들 또는 데이터(또는 양자)를 메모리 다이(200)에 의해 사용될 수 있는 정보로 변환하고, 메모리 다이(200) 상에서 하나 이상의 동작을 수행하며, 하나 이상의 동작의 수행에 기초하여 메모리 다시(200)로부터 호스트 디바이스(105)로 데이터를 통신하도록 동작가능할 수 있다. 로컬 메모리 제어기(265)는 타겟 워드 라인(210), 타겟 디지트 라인(215), 및 타겟 플레이트 라인(220)을 활성화하기 위한 로우 신호들 및 컬럼 어드레스 신호들을 생성할 수 있다. 로컬 메모리 제어기(265)는 또한 메모리 다이(200)의 동작 동안 사용되는 다양한 전압들 또는 전류들을 생성 및 제어할 수 있다. 일반적으로, 본원에서 논의되는 인가된 전압 또는 전류의 진폭, 형상 또는 지속 기간은 변경될 수 있고, 메모리 다이(200)를 동작시키는 것에서 논의되는 다양한 동작들에 대해 상이할 수 있다.
로컬 메모리 제어기(265)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 하나 이상의 액세스 동작을 수행하도록 동작가능할 수 있다. 액세스 동작들의 예들은 특히, 기록 동작, 판독 동작, 리프레시 동작, 프리차지 동작, 또는 활성화 동작을 포함할 수 있다. 일부 예들에서, 액세스 동작들은 (예를 들어, 호스트 디바이스(105)로부터의) 다양한 액세스 커맨드들에 응답하여 로컬 메모리 제어기(265)에 의해 수행되거나 그 외 조정될 수 있다. 로컬 메모리 제어기(265)는 여기서 열거되지 않은 다른 액세스 동작들 또는 메모리 셀들(205)을 액세스하는 것과 직접적으로 관련되지 않은 메모리 다이(200)의 동작과 관련된 다른 동작들을 수행하도록 동작가능할 수 있다.
로컬 메모리 제어기(265)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 판독 동작(예를 들어, 감지 동작)을 수행하도록 동작가능할 수 있다. 판독 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 로컬 메모리 제어기(265)는 판독 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타겟 메모리 셀(205)과 결합된 타겟 워드 라인(210), 타겟 디지트 라인(215), 및 타겟 플레이트 라인(220)을 식별할 수 있다. 로컬 메모리 제어기(265)는 타겟 메모리 셀(205)에 액세스하기 위해 타겟 워드 라인(210), 타겟 디지트 라인(215), 및 타겟 플레이트 라인(220)을 활성화할(예를 들어, 워드 라인(210), 디지트 라인(215), 또는 플레이트 라인(220)에 전압을 인가할) 수 있다. 타겟 메모리 셀(205)은 액세스 라인들을 바이어싱하는 것에 응답하여 신호를 감지 구성요소(250)로 전달할 수 있다. 감지 구성요소(250)는 신호를 증폭시킬 수 있다. 로컬 메모리 제어기(265)는 감지 구성요소(250)를 활성화(예를 들어, 감지 구성요소를 래칭)할 수 있고 이에 의해 메모리 셀(205)로부터 수신된 신호를 기준(255)과 비교할 수 있다. 이 비교에 기초하여, 감지 구성요소(250)는 메모리 셀(205) 상에 저장된 논리 상태를 결정할 수 있다.
일부 예들에서, 감지 구성요소(250)는 캐스코드들을 통해 액세스 라인들(예를 들어, 워드 라인들(210), 디지트 라인들(215), 플레이트 라인들(220) 등)에 결합될 수 있다. 액세스 동작의 일부로서, 캐스코드들의 게이트들은 캐스코드들의 임계 전압들을 보상하기 위해 바이어싱될 수 있다. 그 다음, 하나 이상의 액세스 라인이 예를 들어, 프리차지 전압원을 사용하여 디지트 라인(215) 및 기준 신호와 연관된 더미 디지트 라인(도시되지 않음)을 프리차징함으로써 활성화될 수 있다. 메모리 셀(205)에 저장된 전하에 대응하는 신호는 제1 캐스코드를 통해 추출될 수 있고, 더미 디지트 라인에 기초한 기준 신호는 제2 캐스코드를 통해 전달될 수 있다. 추출된 신호 및 기준 신호는 각 커패시터(예를 들어, AMPCAP)를 각각 충전할 수 있고, 감지 구성요소(250)는 메모리 셀로부터 추출된 신호와 기준 신호원으로부터 추출된 신호를 비교하여 메모리 셀(205)에 저장된 논리 상태(예를 들어, 논리 1 또는 논리 0)를 결정할 수 있다. 더미 디지트 라인에서 전개되는 기준 신호를 메모리 셀로부터 추출된 신호와 비교함으로써, 감지 구성요소에서의 감지 윈도우에 대한 메모리 셀 성능의 변동의 영향이 감소될 수 있다. 또한, 캐스코드들의 게이트들을 바이어싱하는 것에 기초하여, 감지 구성요소에서 비교되는 신호들 사이의 차이가 다른 감지 방식들에 비해 낮을 수 있다. 이에 따라, 바이어싱은 액세스 동작과 연관된 전력 소비를 감소시킬 수 있다.
도 3은 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 회로(300)의 예를 도시한다. 일부 예들에서, 회로(300)는 시스템(100) 또는 메모리 다이(200)의 양태들을 구현할 수 있다. 예를 들어, 회로(300)는 메모리 셀(305), 워드 라인(310), 디지트 라인(315), 플레이트 라인(320), 및 감지 구성요소(350)를 포함할 수 있으며, 이들은 도 1 및 도 2를 참조하여 설명된 대응하는 구성요소들의 예들일 수 있다. 회로(300)는 또한 선택 구성요소(325), 캐스코드들(330), 스위치들(331 내지 336), 게이트 커패시터들(340), 프리차지 전압원(345), 기준 전압원(355), 접지 전압원(360), 기준 커패시터(365), 바이어싱 전압원들(370), AMPCAP들(375), 및 더미 디지트 라인(316)을 포함할 수 있다.
일부 메모리 시스템들에서, 정적 기준 신호가 메모리 셀로부터 추출된 신호와 비교될 수 있다. 시간이 지남에 따라, 메모리 셀로부터 추출된 신호는 변할 수 있으며, 이는 액세스 동작을 위한 감지 윈도우를 축소시킬 수 있고 데이터에 에러를 도입할 수 있다. 추가적으로 또는 대안적으로, 기준 신호의 정적 특성 및 메모리 셀로부터 추출된 신호의 동적 특성은 액세스 동작에 타이밍 제약들을 도입할 수 있다. 예를 들어, 감지 구성요소가 일찍 또는 너무 늦게 활성화된다면, 감지 윈도우는 원래보다 더 작을 수 있다.
메모리 디바이스는 메모리 셀(305)로부터 신호를 전개하기 위해 사용되는 기술들과 유사한 기술들을 사용하여 기준 신호를 전개하도록 구성될 수 있다. 예를 들어, 회로(300)는 정적일 수 있는 기준 신호에 기초하여 신호를 전개하도록 구성된 커패시터(375-b), 캐스코드(330-b), 더미 디지트 라인(316), 및 하나 이상의 스위치(예를 들어, 스위치들(331-b, 332-b, 333-b, 334-b, 335, 및 336-b))을 포함할 수 있다. 메모리 셀로부터 신호를 전개하기 위해 사용된 기술들과 유사한 기술들을 사용하여 기준 신호와 연관된 신호를 전개함으로써, 기준 신호로부터 전개된 신호는 메모리 셀로부터 전개된 신호와 유사하게 (시간에서) 추적될 수 있고, 액세스 동작과 연관된 타이밍 제약들을 감소시킬 수 있다. 추가적으로 또는 대안적으로, 메모리 셀로부터의 신호를 전개하기 위해 사용된 기술들과 유사한 기술들을 사용하여 기준 신호와 연관된 신호를 전개함으로써, 기준 신호로부터 전개된 신호는 메모리 디바이스가 사용을 통해 마모됨에 따라(예를 들어, 메모리 디바이스가 노후됨에 따라) 메모리 셀(305)로부터 전개된 신호와 유사한 변동을 보일 수 있다. 일부 예들에서, 더미 디지트 라인(316)은 호스트 디바이스를 대신하여 데이터를 저장하는데 사용되지 않는 메모리 디바이스 내의 디지트 라인의 예일 수 있다. 이러한 경우들에서, 이러한 디지트 라인들은 정적 기준 신호들로부터 신호를 전개하는데 사용될 수 있다.
캐스코드(예를 들어, 캐스코드(330-a) 또는 캐스코드(330-b))는 두 개의 트랜지스터들을 포함하는 2-스테이지 증폭기의 예일 수 있다. 예를 들어, 공통 이미터 스테이지(예를 들어, 제1 트랜지스터)가 공통 베이스 스테이지(예를 들어, 제2 트랜지스터)에 피딩될 수 있다. 단일 스테이지 증폭기들과 비교할 때, 캐스코드들은 더 높은 입력-출력 격리, 더 높은 입력 임피던스, 더 높은 출력 임피던스, 더 높은 대역폭, 또는 이들의 조합을 가질 수 있다.
액세스 동작 전에(예를 들어, 회로(300)의 유휴 기간 동안), 기준 전압원(355)을 기준 커패시터(365)와 결합시키기 위해 스위치들(336)이 활성화될 수 있고(예를 들어, 스위치들(336)과 연관된 트랜지스터들이 전도성일 수 있다), 스위치(335)가 활성화될 수 있다. 일부 예들에서, 기준 전압원(355)은 기준 전압(VSAREF)(예를 들어, 2.2 볼트(V))를 제공할 수 있고, 기준 커패시터(365)는 기준 커패시터(CREF)(예를 들어, 3.8 펨토패럿(fF)의 커패시턴스를 가짐)로서 지칭될 수 있다.
액세스 동작 전에, 스위치들(331 및 332)이 바이어싱 전압원들(370)을 캐스코드들(330-a 및 330-b) 의 게이트 커패시터들(340)과 결합시키기 위해 활성화될 수 있다. 일부 예들에서, 각 바이어싱 전압원(370)은 2.8V의 전압을 제공할 수 있다. 일부 예들에서, 각 게이트 커패시터(340)는 각 캐스코드(330)와 연관된 전압 임계 커패시터(VthCap)로서 지칭될 수 있다. 게이트 커패시터(340-a)와 바이어싱 전압원(370-a)에 기초하여, 캐스코드(330-a)의 게이트를 캐스코드(330-a)의 임계 전압을 보상하는 전압으로 바이어싱하기 위해 게이트 커패시터(340-a)에 전하가 저장될 수 있다. 유사한 바이어싱 동작에 기초하여, 캐스코드(330-b)의 게이트가 캐스코드(330-b) 임계 전압을 보상하는 전압으로 바이어싱될 수 있다. 스위치들(333 및 334)은 바이어싱 동작 동안 회로(300)의 구성요소들을 격리시키기 위해 비활성화될 수 있다(예를 들어, 스위치들(333 및 334)과 연관된 트랜지스터들이 비전도성일 수 있다).
일부 예들에서, 액세스 동작은(예를 들어, 메모리 제어기 또는 호스트 디바이스로부터의) 커맨드에 기초하여 개시될 수 있다. 스위치들(334)이 디지트 라인(315)(예를 들어, 선택 구성요소(325)를 통해) 및 더미 디지트 라인(316)을 프리차지 전압원(345)과 결합시키기 위해 활성화될 수 있다. 프리차지 전압원(345)은 디지트 라인(315)(예를 들어, 디지트 라인(315)의 기생 커패시턴스에 전하를 충전함으로써) 및 더미 디지트 라인(316)을 프리차지 전압(예를 들어, 1.5V)으로 프리차징할 수 있다. 일부 예들에서, 더미 디지트 라인(316)은 커패시터(DL#cap)를 포함할 수 있으며, 이는 모의 커패시터(mimic capacitor)로서 지칭될 수 있다.
디지트 라인(315) 및 더미 디지트 라인(316)을 프리차징한 후, 바이어싱 전압원(370)은 스위치들(331)을 비활성화함으로써 회로(300)의 다른 구성요소들로부터 격리될 수 있다. 스위치들(333)이 각 캐스코드(330)의 각 임계 전압들의 샘플링을 개시하기 위해 활성화될 수 있다. 즉, 캐스코드(330-a)의 게이트가 캐스코드(330-a) 및 스위치(333-a)를 통해 디지트 라인(315)과 결합될 수 있고, 캐스코드의 게이트(330-b)가 캐스코드(330-b) 및 스위치(333-b)를 통해 더미 디지트 라인(316)과 결합될 수 있다. 이러한 결합에 기초하여, 각 캐스코드들(330)의 게이트들 상의 전압들은 각 캐스코드(330) 상의 개별 임계 전압들을 보상하는 전압 레벨로 설정될 수 있다. 샘플링 후에, 스위치들(334)은 디지트 라인(315) 및 더미 디지트 라인(316)을 프리차지 전압원(345)로부터 격리시키기 위해 비활성화될 수 있다.
디지트 라인(315) 및 더미 디지트라인(316)을 프리차지 전압원(345)으로부터 격리시킨 후, 메모리셀(305)에 저장된 전하를 추출하기 위해 전하 공유가 개시될 수 있다. 스위치들(332 및 333)은 디지트 라인(315) 및 더미 디지트 라인(316)을 캐스코드들(330) 및 게이트 커패시터들(340)로부터 격리시키기 위해 비활성화될 수 있다. 스위치(335)가 기준 커패시터(365)를 접지 전압원(360)과 결합시키기 위해 활성화될 수 있다. 일부 예들에서, 접지 전압원은 가상 접지일 수 있거나, 제로(0) V의 전압을 가질 수 있다. 워드 라인(310)이 디지트 라인(315)을 메모리 셀(305)과 결합시키기 위해 활성화될 수 있다. 디지트 라인(315)과 메모리 셀(305) 사이의 전하 공유는 메모리 셀(305)에 저장된 논리 상태와 연관된 신호가 디지트 라인(315)으로 전달될 수 있게 할 수 있다. 또한, 스위치들(331)이 전하 공유 동안 활성화될 수 있다.
전하 공유 후에, 감지 구성요소(350)에서 감지될 논리 상태와 연관된 신호가 추출될 수 있다. 스위치들(331)은 회로(300)의 구성요소들을 바이어싱 전압원들(370)로부터 격리시키기 위해 비활성화될 수 있다. 스위치들(333)이 디지트 라인(315)을 캐스코드(330-a)와 결합시키고 더미 디지트라인(316)을 캐스코드(330-b)와 결합시키기 위해 활성화될 수 있다. 추출된 신호는 디지트 라인(315)으로부터 캐스코드(330-a)를 통해 전달되고, AMPCAP(375-a)를 충전할 수 있다. 유사하게, 기준 신호는 더미 디지트 라인(316)으로부터 캐스코드(330-b)를 통해 전달되고, AMPCAP(375-b)를 충전할 수 있다.
신호가 추출된 후에, 스위치들(336)은 AMPCAP들(375) 및 감지 구성요소(350)를 회로(300)의 다른 구성요소들로부터 격리시키기 위해 비활성화될 수 있다. 그 다음, 감지 구성요소(350)는 추출된 신호를 (예를 들어, AMPCAP들(375)에 저장된 전하에 기초한) 기준 신호와 비교하여 메모리 셀(305)에 저장된 논리 상태(예를 들어, 논리 1 또는 논리 0)를 결정할 수 있다. 더미 디지트 라인(316)에서 전개되는 기준 신호를 메모리 셀(305)로부터 추출된 신호와 비교함으로써, 감지 구성요소(350)에서의 감지 윈도우에 대한 메모리 셀 성능의 변동의 영향이 감소될 수 있다. 또한, 캐스코드들의 게이트들(330)을 바이어싱하는 것에 기초하여, 감지 구성요소(350)에서 비교되는 신호들 사이의 차이가 다른 감지 방식들에 비해 낮을 수 있다. 이에 따라, 바이어싱은 액세스 동작과 연관된 전력 소비를 감소시킬 수 있다.
도 4는 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 타이밍도(400)의 예를 도시한다. 타이밍도(400)는 메모리 셀과 연관된 감지 동작을 에시할 수 있다. 타이밍도(400)는 감지 동작을 수행하는 것을 예시하기 위해 도 3을 참조하여 설명된 회로(300)의 구성요소들 및 노드들과 연관된 다양한 전압 레벨들을(예를 들어, 전압 신호들을 시간의 함수로서) 예시한다. 또한, 표(401)는 타이밍도(400)에서 식별된 시간 t0 내지 t6에서의 구성요소들의 상태들을 예시한다. 예를 들어, 표(401)는 워드 라인(310) 및 스위치들(331 내지 336)의 각 상태들을 예시할 수 있으며, 이는 도 3을 참조하여 설명된 대응하는 디바이스들의 예들일 수 있다. 도 4에 사용된 시간 및 전압 스케일들은 예시를 위한 것이고, 일부 경우들에서 특정 값들을 도시하지 않을 수 있다.
시간 t0는 액세스 동작 이전 또는 액세스 동작들 사이와 같은 유휴 기간에 대응할 수 있다. 기준 전압(VSAREF)(예를 들어, 2.2 V)을 기준 커패시터와 결합시키기 위해 스위치들(336)이 활성화될 수 있고(표(401)에서 온으로서 표현될 수 있음), 스위치(335)가 활성화될 수 있다. 스위치들(331 및 332)이 캐스코드의 전압 임계치를 보상하기 위해 각 캐스코드의 게이트를 각 바이어스 전압으로 바이어싱하기 위해 활성화될 수 있다. 스위치들(333 및 334) 및 워드 라인(310)은 구성요소들을 격리시키기 위해 비활성화될 수 있다(표(401)에서 오프로서 표현될 수 있음).
일부 예들에서, 액세스 동작은(예를 들어, 메모리 제어기 또는 호스트 디바이스로부터의) 커맨드에 기초하여 개시될 수 있다. 시간 t1에서, 액세스 라인들은 액세스 동작의 일부로서 그리고/또는 커맨드 수신에 기초하여 프리차징될 수 있다. 스위치들(334)이 디지트 라인(315)(예를 들어, 선택 구성요소를 통해) 및 더미 디지트 라인(316)을 프리차지 전압원(345)과 결합시키기 위해 활성화될 수 있다. 프리차지 전압원은 디지트 라인(예를 들어, 디지트 라인의 기생 커패시턴스에 전하를 충전함으로써) 및 더미 디지트 라인을 프리차지 전압(예를 들어, 1.5V)으로 프리차징할 수 있다. 디지트 라인을 프리차징하는 것에 기초하여, 디지트 라인 신호(416)는 0V(예를 들어, 접지 전압, 가상 접지, 또는 상대 접지)로부터 전압 V판독으로 증가할 수 있다. 디지트 라인 신호(416)는 디지트 라인(315) 또는 더미 디지트 라인(316) 상의 신호를 나타낼 수 있다.
프리차징 후에, 각 캐스코드의 각 임계 전압들은 시간 t2에서 시작하여 샘플링될 수 있다. 일부 예들에서, 시간 t2는 시간 t1 이후 15 나노초(ns)에서 발생할 수 있다. 스위치들(331)은 바이어싱 전압원들(370)을 캐스코드들(330)로부터 격리시키기 위해 비활성화될 수 있다. 감지 구성요소에서의 신호들(예를 들어, 제1 AMPCAP 신호(406) 및 제2 AMPCAP 신호(426))은 각각 전압 VHSA에 있을 수 있다. 스위치들(333)이 제1 캐스코드(330-a)의 제1 게이트가 제1 캐스코드를 통해 디지트 라인(315)과 결합될 수 있고, 제2 캐스코드(330-b)의 제2 게이트가 제2 캐스코드를 통해 더미 디지트 라인(316)과 결합될 수 있도록 활성화될 수 있다. 디지트 라인(315) 및 더미 디지트라인(316)의 전압들은 결합에 기초하여 캐스코드들(330)을 통한 전압들과 같아질 수 있다. 시간 t3에서 샘플링이 종료됨에 따라, 스위치들(334)은 디지트 라인(315) 및 더미 디지트 라인(316)을 프리차지 전압원(345)로부터 격리시키기 위해 비활성화될 수 있다. 일부 예들에서, 시간 t3는 시간 t2 이후 5 ns에서 발생할 수 있다.
디지트 라인 및 더미 디지트라인을 프리차지 전압원으로부터 격리시킨 후, 메모리셀에 저장된 전하를 추출하기 위해 전하 공유가 시간 t4에서 개시될 수 있다. 일부 예들에서, 시간 t4는 시간 t3 이후 1 ns 이하에서 발생할 수 있다. 스위치들(332 및 333)은 디지트 라인(315) 및 더미 디지트 라인(316)을 캐스코드들(330)로부터 격리시키기 위해 비활성화될 수 있다. 스위치(335)가 기준 커패시터를 접지 전압원과 결합시키기 위해 활성화될 수 있다. 일부 예들에서, 접지 전압원은 가상 접지일 수 있거나, 제로(0) V의 전압을 가질 수 있다. 워드 라인(310)이 디지트 라인을 메모리 셀(305)과 결합시키기 위해 활성화될 수 있다. 워드 라인(310)을 활성화하는 것은 전압을 인가하여 워드 라인 신호(411)를 펌핑된 공통 콜렉터 전압(VCCP)으로 증가시키는 것을 포함할 수 있다. 디지트 라인(315)과 메모리 셀(305) 사이의 전하 공유는 메모리 셀(305)에 저장된 논리 상태와 연관된 신호가 디지트 라인(315)으로 전달될 수 있게 할 수 있다. 메모리 셀(305)과 디지트 라인(315) 사이의 전하 공유는 시간 t4 이후 디지트 라인 신호(416)의 감소에 반영된다. 도해(400)는 t4 이후 두 개의 별개의 디지트 라인 신호들을 도시한다. 디지트 라인 신호들 중 하나의 신호(예를 들어, 디지트 라인 신호(416-a))는 논리 '1'이 메모리 셀(305) 상에 저장된 경우 발생한다. 디지트 라인 신호들 중 다른 신호(예를 들어, 디지트 라인 신호(416-b))는 논리 '0'이 메모리 셀(305) 상에 저장된 경우 발생한다. 유사하게, 신호들의 분할은 또한 제1 AMPCAP 신호(406)에 대해서도 도시된다. 또한, 스위치들(331)이 전하 공유 동안 활성화될 수 있다. 플레이트 라인 전압(421)은 전하 공유 동안 낮게(예를 들어, 0V에 또는 이에 가까이) 유지될 수 있으며, 이는 액세스 동작과 연관된 전력 소비를 감소시킬 수 있다.
전하 공유 후에, 시간 t5에서, 감지 구성요소(350)에서 감지될 논리 상태와 연관된 신호가 추출될 수 있다. 일부 예들에서, 시간 t5는 시간 t4 이후 15 ns에서 발생할 수 있다. 스위치들(331)은 구성요소들을 바이어싱 전압원들(370)로부터 격리시키기 위해 비활성화될 수 있다. 스위치들(333)이 디지트 라인(315)을 제1 캐스코드(330-a)와 결합시키고 더미 디지트라인(316)을 제2 캐스코드(330-b)와 결합시키기 위해 활성화될 수 있다. 추출된 신호는 제1 캐스코드(330-a) 및 제1 AMPCAP(375-a)를 통해 디지트 라인(315) 사이에서 전달될 수 있으며, 이는 제1 AMPCAP 신호(406)의 감소를 초래할 수 있다. 도해(400)는 t5 이후 두 개의 별개의 제1 AMPCAP 신호들(406)을 도시한다. 제1 AMPCAP 신호들 중 하나의 신호(예를 들어, 제1 AMPCAP 신호(406-a))는 논리 '1'이 메모리 셀(305) 상에 저장된 경우 발생한다. 제1 AMPCAP 신호들 중 다른 신호(예를 들어, 제1 AMPCAP 신호(406-b))는 논리 '0'이 메모리 셀(305) 상에 저장된 경우 발생한다. 유사하게, 기준 신호는 제2 캐스코드(330-b) 및 제2 AMPCAP(375-b)를 통해 더미 디지트 라인(316) 사이에서 전달될 수 있으며, 이는 제2 AMPCAP 신호(426)의 감소를 chfo할 수 있다. 시간 t5와 시간 t6 사이에서, 제1 AMPCAP 신호(406)의 전개는 제2 AMPCAP 신호(426)의 전개를 추적한다. 이러한 상황들에서, 이러한 회로들 및 동작들에서 데이터를 판독하기 위한 감지 윈도우는 감지 구성요소(350)가 활성화되거나 시동되는 타이밍에 더 강건하고 덜 취약할 수 있다. 추가적으로 또는 대안적으로, 다른 구성요소들 중에서, 더미 디지트 라인(316), 캐스코드(330-b), 및 AMPCAP(375-b)를 사용하여 정적 기준 신호에 기초하여 제2 AMPCAP 신호(426)를 전개함으로써, 메모리 디바이스가 노후됨에 따라 발생할 수 있는 메모리 셀로부터의 신호와 기준 신호로부터의 신호 사이의 변동의 차이가 감소될 수 있다. 이러한 상황들에서, 메모리 디바이스는 일종의 차동 동작을 생성하는 회로를 가질 수 있으며, 여기서 (메모리 디바이스의 수명으로 인한) 변화는 유사한 방식들로 메모리 셀로부터의 신호와 기준 신호로부터의 신호 양자에 영향을 미칠 수 있다.
신호가 추출된 후에, 시간 t6에서, 스위치들(336)은 AMPCAP들(375) 및 감지 구성요소(350)를 회로(300)의 다른 구성요소들(예를 들어, 캐스코드들, 디지트 라인 등)로부터 격리시키기 위해 비활성화될 수 있다. 그 다음, 감지 구성요소(350)는 메모리 셀(305)에 저장된 논리 상태(예를 들어, 논리 1 또는 논리 0)를 결정하기 위해 (예를 들어, 추출된 신호에 기초한) 제1 AMPCAP 신호(406)를 (예를 들어, 기준 신호에 기초한) 제2 AMPCAP 신호(426)와 비교할 수 있다. 예를 들어, 제1 AMPCAP 신호(406)가 제2 AMPCAP 신호(426)보다 작다면, 감지 구성요소는 메모리 셀이 제1 논리 상태(예를 들어, 논리 0 또는 논리 1)를 저장했다고 결정할 수 있다. 다른 한편으로, 제1 AMPCAP 신호(406)가 제2 AMPCAP 신호(426)보다 크다면, 감지 구성요소는 메모리 셀이 제1 논리 상태와 상이한 제2 논리 상태(예를 들어, 논리 1 또는 논리 0)를 저장했다고 결정할 수 있다.
더미 디지트 라인(316)에서 전개되는 기준 신호에 기초한 신호들을 메모리 셀(305)로부터 추출된 신호와 비교함으로써, 감지 구성요소(350)에서의 감지 윈도우에 대한 메모리 셀(305) 성능의 변동의 영향이 감소될 수 있다. 또한, 캐스코드들의 게이트들을 바이어싱하는 것에 기초하여, 제1 AMPCAP 신호(406)와 제2 AMPCAP 신호(426) 사이의 차이는 다른 감지 방식들에서의 감지 구성요소에서의 신호들에 비해 더 낮을 수 있다. 이에 따라, 바이어싱은 액세스 동작과 연관된 전력 소비를 감소시킬 수 있다.
도 5는 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 메모리 어레이(505)의 블록도(500)를 도시한다. 메모리 어레이(505)는 도 1 내지 도 4를 참조하여 설명된 바와 같은 메모리 어레이의 양태들의 예일 수 있다. 메모리 어레이(505)는 제1 캐스코드 바이어싱 관리자(510), 제2 캐스코드 바이어싱 관리자(515), 메모리 셀 신호 관리자(520), 기준 신호 관리자(525), 감지 관리자(530), 프리차징 관리자(535), 제1 캐스코드 임계 관리자(540), 및 제2 캐스코드 임계 관리자(545)를 포함할 수 있다. 이들 모듈들 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접적으로 통신할 수 있다.
제1 캐스코드 바이어싱 관리자(510)는 강유전성 메모리 셀의 액세스 동작의 일부로서, 제1 캐스코드 ― 제1 캐스코드는 강유전성 메모리 셀과 연관된 디지트 라인과 결합됨 ― 의 제1 임계 전압을 보상하기 위해 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱할 수 있다.
제2 캐스코드 바이어싱 관리자(515)는 제2 캐스코드 ― 제2 캐스코드는 액세스 동작 동안 기준 신호를 제공하기 위해 전압원과 결합됨 ― 의 제2 임계 전압을 보상하기 위해 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱할 수 있다.
메모리 셀 신호 관리자(520)는 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱하는 것에 기초하여 제1 캐스코드를 통해, 강유전성 메모리 셀과 연관된 제3 전압을 제1 커패시터에 전달할 수 있다. 일부 예들에서, 메모리 셀 신호 관리자(520)는 강유전성 메모리 셀이 디지트 라인과 결합되게 하기 위해 워드 라인을 선택할 수 있다. 일부 예들에서, 메모리 셀 신호 관리자(520)는 워드 라인의 선택에 기초하여, 강유전성 메모리 셀과 제1 커패시터 사이의 전하 공유를 개시할 수 있으며, 제3 전압을 제1 커패시터에 전달하는 것이 전하 공유에 기초한다.
일부 예들에서, 메모리 셀 신호 관리자(520)는 워드 라인을 선택하는 것에 기초하여 트랜지스터를 사용하여, 제2 캐스코드를 전압원으로부터 격리시킬 수 있다. 일부 예들에서, 메모리 셀 신호 관리자(520)는 워드 라인을 선택하기 전에 트랜지스터를 사용하여, 제1 캐스코드를 디지트 라인으로부터 격리시킬 수 있다. 일부 예들에서, 메모리 셀 신호 관리자(520)는 워드 라인을 선택한 후에 그리고 전하 공유를 개시하는 것에 기초하여 트랜지스터를 사용하여, 제1 캐스코드를 디지트 라인과 결합시킬 수 있다.
기준 신호 관리자(525)는 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱하는 것에 기초하여 제2 캐스코드를 통해, 기준 신호와 연관된 제4 전압을 제2 커패시터에 전달할 수 있다.
감지 관리자(530)는 제1 커패시터에 전달된 제3 전압 및 제2 커패시터에 전달된 제4 전압에 기초하여 강유전성 메모리 셀에 의해 저장된 논리 상태를 결정할 수 있다. 일부 예들에서, 감지 관리자(530)는 제1 트랜지스터를 사용하여, 제1 커패시터를 제1 캐스코드로부터 격리시킬 수 있다. 일부 예들에서, 감지 관리자(530)는 제2 트랜지스터를 사용하여, 제2 커패시터를 제2 캐스코드로부터 격리시킬 수 있다. 일부 예들에서, 감지 관리자(530)는 제1 커패시터 및 제2 커패시터를 격리시킨 후에, 강유전성 메모리 셀에 의해 저장된 논리 상태를 감지하도록 구성된 감지 구성요소를 활성화할 수 있다. 일부 예들에서, 감지 관리자(530)는 제1 커패시터에 전달된 제3 전압과 제2 커패시터에 전달된 제4 전압을 비교할 수 있다. 일부 경우들에서 감지 구성요소는 래치를 포함할 수 있다.
프리차징 관리자(535)는 액세스 동작의 일부로서, 디지트 라인 및 기준 신호와 연관된 더미 디지트 라인을 프리차지 전압으로 프리차징 ― 제1 캐스코드의 제1 게이트를 바이어싱하는 것 및 제2 캐스코드의 제2 게이트를 바이어싱 하는 것이 디지트 라인 및 더미 디지트 라인을 프리차징하는 것에 기초함 ― 할 수 있다. 일부 예들에서, 프리차징 관리자(535)는 디지트 라인 및 더미 디지트 라인과 프리차지 전압원을 결합시키기 위해 트랜지스터들의 세트를 활성화할 수 있다. 일부 예들에서, 프리차징 관리자(535)는 트랜지스터를 사용하여, 프리차지 동작의 적어도 일부 동안 제1 캐스코드의 제1 게이트를 디지트 라인으로부터 격리시킬 수 있다. 일부 예들에서, 프리차징 관리자(535)는 트랜지스터를 사용하여 제1 게이트를 디지트 라인으로부터 격리시키는 것에 적어도 기초하여, 하나 이상의 트랜지스터를 사용하여, 제1 게이트를 바이어싱하기 위해 제1 캐스코드의 제1 게이트를 제2 전압원에 결합시킬 수 있다. 일부 경우들에서, 더미 디지트 라인은 모의 커패시터를 포함할 수 있다.
제1 캐스코이드 임계치 관리자(540)는 제1 캐스코드의 제1 게이트와 결합된 제1 게이트 커패시터 내에 제1 임계 전압과 연관된 제1 전하를 저장할 수 있으며, 제1 임계 전압을 보상하는 것이 제1 전하를 저장하는 것에 기초한다.
제2 캐스코이드 임계치 관리자(545)는 제2 캐스코드의 제2 게이트와 결합된 제2 게이트 커패시터 내에 제2 임계 전압과 연관된 제2 전하를 저장할 수 있으며, 제2 임계 전압을 보상하는 것이 제2 전하를 저장하는 것에 기초한다.
도 6은 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 방법 또는 방법들(600)을 도시한 흐름도를 도시한다. 방법(600)의 동작들은 본원에서 설명된 바와 같은 메모리 어레이 또는 이의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(600)의 동작들은 도 5을 참조하여 설명된 바와 같은 메모리 어레이에 의해 수행될 수 있다. 일부 예들에서, 메모리 어레이는 설명된 기능들을 수행하도록 메모리 어레이의 기능적 요소들을 제어하기 위한 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 어레이는 특수 목적 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
605에서, 메모리 어레이는 강유전성 메모리 셀의 액세스 동작의 일부로서, 제1 캐스코드 ― 제1 캐스코드는 강유전성 메모리 셀과 연관된 디지트 라인과 결합됨 ― 의 제1 임계 전압을 보상하기 위해 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱할 수 있다. 605의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 605의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 제1 캐스코드 바이어싱 관리자에 의해 수행될 수 있다.
610에서, 메모리 어레이는 제2 캐스코드 ― 제2 캐스코드는 액세스 동작 동안 기준 신호를 제공하기 위해 전압원과 결합됨 ― 의 제2 임계 전압을 보상하기 위해 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱할 수 있다. 610의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 610의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 제2 캐스코드 바이어싱 관리자에 의해 수행될 수 있다.
615에서, 메모리 어레이는 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱하는 것에 기초하여 제1 캐스코드를 통해, 강유전성 메모리 셀과 연관된 제3 전압을 제1 커패시터에 전달할 수 있다. 615의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 615의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 메모리 셀 신호 관리자에 의해 수행될 수 있다.
620에서, 메모리 어레이는 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱하는 것에 기초하여 제2 캐스코드를 통해, 기준 신호와 연관된 제4 전압을 제2 커패시터에 전달할 수 있다. 620의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 620의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 기준 신호 관리자에 의해 수행될 수 있다.
625에서, 메모리 어레이는 제1 커패시터에 전달된 제3 전압 및 제2 커패시터에 전달된 제4 전압에 기초하여 강유전성 메모리 셀에 의해 저장된 논리 상태를 결정할 수 있다. 625의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 625의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 감지 관리자에 의해 수행될 수 있다.
일부 예들에서, 본원에서 설명된 바와 같은 장치는 방법(600)과 같은 방법 또는 방법들을 수행할 수 있다. 본 장치는 강유전성 메모리 셀의 액세스 동작의 일부로서, 제1 캐스코드 ― 제1 캐스코드는 강유전성 메모리 셀과 연관된 디지트 라인과 결합됨 ― 의 제1 임계 전압을 보상하기 위해 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱하고, 제2 캐스코드 ― 제2 캐스코드는 액세스 동작 동안 기준 신호를 제공하기 위해 전압원과 결합됨 ― 의 제2 임계 전압을 보상하기 위해 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱하고, 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱하는 것에 기초하여 제1 캐스코드를 통해, 강유전성 메모리 셀과 연관된 제3 전압을 제1 커패시터에 전달하고, 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱하는 것에 기초하여 제2 캐스코드를 통해, 기준 신호와 연관된 제4 전압을 제2 커패시터에 전달하며, 제1 커패시터에 전달된 제3 전압 및 제2 커패시터에 전달된 제4 전압에 기초하여 강유전성 메모리 셀에 의해 저장된 논리 상태를 결정하기 위한 특징부들(예를 들어, 장치로 하여금 방법 또는 방법들을 수행하게 하도록 동작가능한 제어기, 프로세서 등), 수단들, 또는 명령어들(예를 들어, 프로세서에 의해 실행가능한 명령어들을 저장하는 비일시적인 컴퓨터 판독가능 매체)을 포함할 수 있다.
방법(600) 및 본원에서 설명된 장치의 일부 예들은 액세스 동작의 일부로서, 디지트 라인 및 기준 신호와 연관된 더미 디지트 라인을 프리차지 전압으로 프리차징하기 ― 제1 캐스코드의 제1 게이트를 바이어싱하는 것 및 제2 캐스코드의 제2 게이트를 바이어싱 하는 것이 디지트 라인 및 더미 디지트 라인을 프리차징하는 것에 기초할 수 있음 ― 위한 동작들, 특징부들, 수단들, 또는 명령어들을 더 포함할 수 있다. 방법(600) 및 본원에서 설명된 장치의 일부 예들에서, 디지트 라인 및 더미 디지트 라인을 프리차징하는 것은 디지트 라인 및 더미 디지트 라인과 프리차지 전압원을 결합시키기 위해 트랜지스터들의 세트를 활성화하기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 더 포함할 수 있다.
방법(600) 및 본원에서 설명된 장치의 일부 예들은 트랜지스터를 사용하여, 프리차지 동작의 적어도 일부 동안 제1 캐스코드의 제1 게이트를 디지트 라인으로부터 격리시키고, 트랜지스터를 사용하여 제1 게이트를 디지트 라인으로부터 격리시키는 것에 기초하여, 하나 이상의 트랜지스터를 사용하여, 제1 게이트를 바이어싱하기 위해 제1 캐스코드의 제1 게이트를 제2 전압원에 결합시키기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 더 포함할 수 있다. 방법(600) 및 본원에서 설명된 장치의 일부 예들에서, 더미 디지트 라인은 제3 커패시터를 포함한다.
방법(600) 및 본원에서 설명된 장치의 일부 예들은 제1 트랜지스터를 사용하여, 제1 커패시터를 제1 캐스코드로부터 격리시키고, 제2 트랜지스터를 사용하여, 제2 커패시터를 제2 캐스코드로부터 격리시키며. 제1 커패시터 및 제2 커패시터를 격리시킨 후에, 강유전성 메모리 셀에 의해 저장된 논리 상태를 감지하도록 구성된 감지 구성요소를 활성화하기 ― 논리 상태를 결정하는 단계가 감지 구성요소를 활성화하는 것에 기초할 수 있음 ― 위한 동작들, 특징부들, 수단들, 또는 명령어들을 더 포함할 수 있다. 방법(600) 및 본원에서 설명된 장치의 일부 예들은 감지 구성요소를 사용하여, 제1 커패시터에 전달된 제3 전압과 제2 커패시터에 전달된 제4 전압을 비교하기 ― 논리 상태를 결정하는 단계가 제3 전압과 제4 전압을 비교하는 것에 기초할 수 있음 ― 위한 동작들, 특징부들, 수단들, 또는 명령어들을 더 포함할 수 있다. 방법(600) 및 본원에서 설명된 장치의 일부 예들에서, 감지 구성요소는 래치를 포함한다.
방법(600) 및 본원에서 설명된 장치의 일부 예들은 제1 게이트를 제1 전압으로 바이어싱하는 것에 기초하여, 제1 캐스코드의 제1 게이트와 결합된 제1 게이트 커패시터 내에 제1 임계 전압과 연관된 제1 전하를 저장하고 ― 제1 임계 전압을 보상하는 것이 제1 전하를 저장하는 것에 기초할 수 있음 ―, 제2 게이트를 제2 전압으로 바이어싱하는 것에 기초하여, 제2 캐스코드의 제2 게이트와 결합된 제2 게이트 커패시터 내에 제2 임계 전압과 연관된 제2 전하를 저장하기 ― 제2 임계 전압을 보상하는 것이 제2 전하를 저장하는 것에 기초할 수 있음 ― 위한 동작들, 특징부들, 수단들, 또는 명령어들을 더 포함할 수 있다. 방법(600) 및 본원에서 설명된 장치의 일부 예들은 강유전성 메모리 셀을 디지트 라인과 결합시키기 위해 워드 라인을 바이어싱하고, 워드 라인을 바이어싱하는 것에 기초하여, 강유전성 메모리 셀과 제1 커패시터 사이의 전하 공유를 개시하기 ― 제3 전압을 제1 커패시터에 전달하는 단계가 전하 공유를 개시하는 것에 기초할 수 있음 ― 위한 동작들, 특징부들, 수단들, 또는 명령어들을 더 포함할 수 있다.
방법(600) 및 본원에서 설명된 장치의 일부 예들은 워드 라인을 바이어싱하는 것에 기초하여, 트랜지스터를 사용하여, 제2 캐스코드를 전압원으로부터 격리시키기 ― 전하 공유를 개시하는 것이 트랜지스터를 절연시키는 기초할 수 있음 ― 위한 동작들, 특징부들, 수단들, 또는 명령어들을 더 포함할 수 있다. 방법(600) 및 본원에서 설명된 장치의 일부 예들은 워드 라인을 바이어싱하기 전에 트랜지스터를 사용하여, 제1 캐스코드를 디지트 라인으로부터 격리시키고, 워드 라인을 바이어싱한 후에 그리고 전하 공유를 개시하는 것에 기초하여 트랜지스터를 사용하여, 제1 캐스코드를 디지트 라인과 결합시키기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 더 포함할 수 있다.
도 7은 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 방법 또는 방법들(700)을 도시한 흐름도를 도시한다. 방법(700)의 동작들은 본원에서 설명된 바와 같은 메모리 어레이 또는 이의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(700)의 동작들은 도 5을 참조하여 설명된 바와 같은 메모리 어레이에 의해 수행될 수 있다. 일부 예들에서, 메모리 어레이는 설명된 기능들을 수행하도록 메모리 어레이의 기능적 요소들을 제어하기 위한 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 어레이는 특수 목적 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
705에서, 메모리 어레이는 액세스 동작의 일부로서, 디지트 라인 및 기준 신호와 연관된 더미 디지트 라인을 프리차지 전압으로 프리차징할 수 있다. 705의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 705의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 프리차징 관리자에 의해 수행될 수 있다.
710에서, 메모리 어레이는 강유전성 메모리 셀의 액세스 동작의 일부로서, 제1 캐스코드 ― 제1 캐스코드는 강유전성 메모리 셀과 연관된 디지트 라인과 결합됨 ― 의 제1 임계 전압을 보상하기 위해 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱할 ― 제1 캐스코드의 제1 게이트를 바이어싱하는 것은 디지트 라인 및 더미 디지트 라인을 프리차징하는 것에 기초함 ― 수 있다. 710의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 710의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 제1 캐스코드 바이어싱 관리자에 의해 수행될 수 있다.
715에서, 메모리 어레이는 제2 캐스코드 ― 제2 캐스코드는 액세스 동작 동안 기준 신호를 제공하기 위해 전압원과 결합됨 ― 의 제2 임계 전압을 보상하기 위해 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱할 ― 제2 캐스코드의 제2 게이트를 바이어싱하는 것은 디지트 라인 및 더미 디지트 라인을 프리차징하는 것에 기초함 ― 수 있다. 715의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 715의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 제2 캐스코드 바이어싱 관리자에 의해 수행될 수 있다.
720에서, 메모리 어레이는 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱하는 것에 기초하여 제1 캐스코드를 통해, 강유전성 메모리 셀과 연관된 제3 전압을 제1 커패시터에 전달할 수 있다. 720의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 720의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 메모리 셀 신호 관리자에 의해 수행될 수 있다.
725에서, 메모리 어레이는 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱하는 것에 기초하여 제2 캐스코드를 통해, 기준 신호와 연관된 제4 전압을 제2 커패시터에 전달할 수 있다. 725의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 725의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 기준 신호 관리자에 의해 수행될 수 있다.
730에서, 메모리 어레이는 제1 커패시터에 전달된 제3 전압 및 제2 커패시터에 전달된 제4 전압에 기초하여 강유전성 메모리 셀에 의해 저장된 논리 상태를 결정할 수 있다. 730의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 730의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 감지 관리자에 의해 수행될 수 있다.
도 8은 본원에서 개시되는 바와 같은 예들에 따른 저전압 강유전성 메모리 셀 감지를 지원하는 방법 또는 방법들(800)을 도시한 흐름도를 도시한다. 방법(800)의 동작들은 본원에서 설명된 바와 같은 메모리 어레이 또는 이의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(800)의 동작들은 도 5을 참조하여 설명된 바와 같은 메모리 어레이에 의해 수행될 수 있다. 일부 예들에서, 메모리 어레이는 설명된 기능들을 수행하도록 메모리 어레이의 기능적 요소들을 제어하기 위한 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 어레이는 특수 목적 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
805에서, 메모리 어레이는 강유전성 메모리 셀의 액세스 동작의 일부로서, 제1 캐스코드 ― 제1 캐스코드는 강유전성 메모리 셀과 연관된 디지트 라인과 결합됨 ― 의 제1 임계 전압을 보상하기 위해 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱할 수 있다. 805의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 805의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 제1 캐스코드 바이어싱 관리자에 의해 수행될 수 있다.
810에서, 메모리 어레이는 제2 캐스코드 ― 제2 캐스코드는 액세스 동작 동안 기준 신호를 제공하기 위해 전압원과 결합됨 ― 의 제2 임계 전압을 보상하기 위해 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱할 수 있다. 810의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 810의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 제2 캐스코드 바이어싱 관리자에 의해 수행될 수 있다.
815에서, 메모리 어레이는 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱하는 것에 기초하여 제1 캐스코드를 통해, 강유전성 메모리 셀과 연관된 제3 전압을 제1 커패시터에 전달할 수 있다. 815의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 815의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 메모리 셀 신호 관리자에 의해 수행될 수 있다.
820에서, 메모리 어레이는 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱하는 것에 기초하여 제2 캐스코드를 통해, 기준 신호와 연관된 제4 전압을 제2 커패시터에 전달할 수 있다. 820의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 820의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 기준 신호 관리자에 의해 수행될 수 있다.
825에서, 메모리 어레이는 제1 트랜지스터를 사용하여, 제1 커패시터를 제1 캐스코드로부터 격리시킬 수 있다. 825의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 825의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 감지 관리자에 의해 수행될 수 있다.
830에서, 메모리 어레이는 제2 트랜지스터를 사용하여, 제2 커패시터를 제2 캐스코드로부터 격리시킬 수 있다. 830의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 830의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 감지 관리자에 의해 수행될 수 있다.
835에서, 메모리 어레이는 제1 커패시터 및 제2 커패시터를 격리시킨 후에, 강유전성 메모리 셀에 의해 저장된 논리 상태를 감지하도록 구성된 감지 구성요소를 활성화할 수 있다. 835의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 835의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 감지 관리자에 의해 수행될 수 있다.
840에서, 메모리 어레이는 제1 커패시터에 전달된 제3 전압 및 제2 커패시터에 전달된 제4 전압에 기초하여 강유전성 메모리 셀에 의해 저장된 논리 상태를 결정할 수 있다. 840의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 840의 동작들의 양태들은 도 5를 참조하여 설명된 바와 같은 감지 관리자에 의해 수행될 수 있다.
본원에서 설명된 방법들은 가능한 구현예들을 설명한 것이고 동작들 및 단계들이 재배열되거나 달리 수정될 수 있으며 다른 구현예들도 가능하다는 점을 유념해야 한다. 더 나아가, 방법들 중 둘 이상으로부터의 부분들이 조합될 수 있다.
장치가 설명된다. 본 장치는 강유전성 메모리 셀, 강유전성 메모리 셀과 선택적으로 결합가능한 제1 캐스코드, 제1 캐스코드와 결합되고, 강유전성 메모리 셀로부터 제1 캐스코드를 통해 제1 전압을 수신하도록 동작가능한 제1 커패시터, 기준 신호를 제공하도록 동작가능한 전압원, 전압원과 선택적으로 결합가능한 제2 캐스코드, 제2 캐스코드와 결합되고, 전압원으로부터 제2 캐스코드를 통해 제2 전압을 수신하도록 동작가능한 제2 커패시터, 및 제1 커패시터 및 제2 커패시터와 결합되고, 제1 커패시터에 의해 수신된 제1 전압과 제2 커패시터에 의해 수신된 제2 전압에 기초하여 강유전성 메모리 셀에 의해 저장된 논리 상태를 결정하도록 동작가능한 감지 구성요소를 포함할 수 있다.
본 장치의 일부 예들은 강유전성 메모리 셀 및 제1 캐스코드와 선택적으로 결합가능한 디지트 라인을 포함할 수 있다. 본 장치의 일부 예들은 디지트 라인 및 기준 신호와 연관된 더미 디지트 라인을 프리차지 전압으로 프리차징하도록 동작가능한 프리차지 전압원, 및 디지트 라인 및 더미 디지트 라인과 프리차지 전압원을 결합시키도록 동작가능한 트랜지스터들의 세트를 포함할 수 있다.
본 장치의 일부 예들은 프리차지 동작의 적어도 일부 동안 제1 캐스코드의 제1 게이트를 디지트 라인으로부터 격리시키도록 동작가능한 트랜지스터, 및 트랜지스터를 사용하여 제1 게이트를 디지트 라인으로부터 격리시키는 것에 기초하여, 제1 게이트를 바이어싱하기 위해 제1 캐스코드의 제1 게이트를 제2 전압원에 결합시키도록 동작가능한 하나 이상의 트랜지스터를 포함할 수 있다. 일부 예들에서, 더미 디지트 라인은 제3 커패시터를 포함한다.
본 장치의 일부 예들은 제1 커패시터를 제1 캐스코드로부터 격리시키도록 동작가능한 제1 트랜지스터, 및 제2 커패시터를 제2 캐스코드로부터 격리시키도록 동작가능한 제2 트랜지스터를 포함할 수 있으며, 제1 커패시터 및 제2 커패시터를 격리시킨 후에 감지 구성요소는 강유전성 메모리 셀에 의해 저장된 논리 상태를 감지하도록 동작가능할 수 있다. 본 장치의 일부 예들은 제2 캐스코드를 전압원으로부터 격리시키도록 동작가능한 트랜지스터를 더 포함할 수 있다.
일부 예들에서, 제1 캐스코드의 제1 임계 전압은 제1 전압이 제1 캐스코드를 통해 전달될수 있기 전에 보상될 수 있고, 제2 캐스코드의 제2 임계 전압은 제2 전압이 제2 캐스코드를 통해 전달될수 있기 전에 보상될 수 있다. 본 장치의 일부 예들은 제1 캐스코드의 제1 게이트에 결합되고, 제1 임계 전압과 연관된 제3 전압을 저장하도록 동작가능한 제1 게이트 커패시터 ― 제1 임계 전압을 보상하는 것이 제3 전압을 저장하는 것에 기초할 수 있음 ―, 및 제2 캐스코드의 제2 게이트에 결합되고, 제2 임계 전압과 연관된 제4 전압을 저장하도록 동작가능한 제2 게이트 커패시터 ― 제2 임계 전압을 보상하는 것이 제4 전압을 저장하는 것에 기초할 수 있음 ― 를 포함할 수 있다.
장치가 설명된다. 본 장치는 강유전성 메모리 셀들의 어레이, 제어기를 포함할 수 있으며, 제어기는 강유전성 메모리 셀들의 어레이와 결합되고, 장치로 하여금, 제2 캐스코드 ― 제2 캐스코드는 액세스 동작 동안 기준 신호를 제공하기 위해 전압원과 결합됨 ― 의 제2 임계 전압을 보상하기 위해 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱하고, 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱하는 것에 기초하여 제1 캐스코드를 통해, 강유전성 메모리 셀과 연관된 제3 전압을 제1 커패시터에 전달하고, 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱하는 것에 기초하여 제2 캐스코드를 통해, 기준 신호와 연관된 제4 전압을 제2 커패시터에 전달하며, 제1 커패시터에 전달된 제3 전압 및 제2 커패시터에 전달된 제4 전압에 기초하여 강유전성 메모리 셀에 의해 저장된 논리 상태를 결정하게 하도록 동작가능하다.
일부 예들은 액세스 동작의 일부로서, 디지트 라인 및 기준 신호와 연관된 더미 디지트 라인을 프리차지 전압으로 프리차징하는 ― 제1 캐스코드의 제1 게이트를 바이어싱하는 것 및 제2 캐스코드의 제2 게이트를 바이어싱 하는 것이 디지트 라인 및 더미 디지트 라인을 프리차징하는 것에 기초할 수 있음 ― 것을 더 포함할 수 있다. 일부 예들은 디지트 라인 및 더미 디지트 라인과 프리차지 전압원을 결합시키기 위해 트랜지스터들의 세트를 활성화하는 것을 더 포함할 수 있다.
일부 예들은 제1 트랜지스터를 사용하여, 제1 커패시터를 제1 캐스코드로부터 격리시키고, 제2 트랜지스터를 사용하여, 제2 커패시터를 제2 캐스코드로부터 격리시키며. 제1 커패시터 및 제2 커패시터를 격리시킨 후에, 강유전성 메모리 셀에 의해 저장된 논리 상태를 감지하도록 구성된 감지 구성요소를 활성화하는 ― 논리 상태를 결정하는 단계가 감지 구성요소를 활성화하는 것에 기초할 수 있음 ― 것을 더 포함할 수 있다.
본원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 어느 하나를 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령어들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 나타내어질 수 있다. 일부 도면들은 신호들을 단일의 신호로서 도시할 수 있지만, 당해 기술분야의 통상의 기술자에 의해 신호는 신호들의 버스를 나타낼 수 있으며, 여기서 버스는 다양한 비트 폭들을 가질 수 있다고 이해될 것이다.
"전자 통신(electronic communication)", "전도 접촉(conductive contact)", "연결된(connected)", 및 "결합된(coupled)"이라는 용어들은 구성요소들 사이의 신호들의 유동을 지원하는 구성요소들 사이의 관계를 지칭할 수 있다. 구성요소들 사이에 언제든, 구성요소들 사이의 신호들의 유동을 지원할 수 있는 임의의 전도성 경로가 있는 경우 구성요소들은 서로 전자 통신하는(또는 전도성 접촉하는 또는 연결되는 또는 결합되는) 것으로 고려된다. 임의의 소정의 시간에, 서로 전자 통신하는(또는 전도성 접촉하는 또는 연결되는 또는 결합되는) 구성요소들 사이의 전도성 경로는 연결된 구성요소들을 포함하는 디바이스의 동작에 기초하여 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 구성요소들 사이의 전도성 경로는 구성요소들 사이의 직접적 전도성 경로일 수 있거나, 또는 연결된 구성요소들 사이의 전도성 경로는 스위치들, 트랜지스터들, 또는 다른 구성요소들과 같은 중간 구성요소들을 포함할 수 있는 간접적 전도성 경로일 수 있다. 일부 예들에서, 연결된 구성요소들 사이의 신호들의 흐름은 예를 들어, 스위치들 또는 트랜지스터들과 같은 하나 이상의 중간 구성요소를 사용하여, 잠시 인터럽트될 수 있다.
"결합(coupling)"이라는 용어는 신호들이 현재 전도성 경로를 통해 구성요소들 사이에서 통신될 수 없는 구성요소들 사이의 개방 회로 관계로부터 신호들이 전도성 경로를 통해 구성요소들 사이에서 통신될 수 있는 구성요소들 사이의 폐쇄 회로 관계로 달라지는 조건을 나타낸다. 제어기와 같은 구성요소가 다른 구성요소들을 함께 결합할 때, 구성요소들은 이전에 신호들이 유동하게 허용하지 않았던 전도성 경로를 통해 다른 구성요소들 사이에서 신호들이 유동할 수 있게 하는 변화를 개시한다.
"격리된(isolated)"이라는 용어는 구성요소들 사이에서 현재 신호들이 유동할 수 없는 구성요소들 사이의 관계를 지칭한다. 구성요소들은 자신들 사이에 개방 회로가 있는 경우 서로 격리된다. 예를 들어, 구성요소들 사이에 위치되는 스위치에 의해 분리되어 있는 두 개의 구성요소들은 스위치가 개방될 때 서로 격리된다. 제어기가 두 구성요소들을 서로 격리시킬 때, 제어기는 이전에 신호들이 유동하게 허용했던 전도성 경로를 사용하여 구성요소들 사이에서 신호들이 유동하지 못하게 하는 변화에 영향을 미친다.
메모리 어레이를 포함하여, 본원에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 예들에서, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOS)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상의 반도체 물질들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브영역들의 전도성은 인, 붕소, 또는 비소를 포함하나, 이에 제한되지는 않는 다양한 화학 종들을 사용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본원에서 논의된 스위칭 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3단자 디바이스를 포함할 수 있다. 단자들은 전도성 물질들, 예를 들어, 금속들을 통해 다른 전자 요소들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 과도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 타입(즉, 대부분 캐리어들이 전자들)이면, FET는 n 타입 FET이라고 지칭될 수 있다. 채널이 p형이라면(즉, 대부분 캐리어들이 홀들이라면), FET는 p형 FET라고 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n형 FET 또는 p형 FET에 인가하는 것은 채널을 전도성이 되게 할 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프(off)" 또는 "비활성화"될 수 있다.
본원에서 첨부된 도면들과 관련하여 제시된 설명은 예시적인 구성들을 설명하고 구현될 수 있거나 청구항들의 범위 내에 있는 모든 예들을 나타내지 않는다. 본원에서 사용된 "대표적인"이라는 용어는 "예, 사례, 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "다른 예들에 비해 유리한"을 의미하지는 않는다. 발명을 실시하기 위한 구체적인 내용은 설명된 기술들에 대한 이해를 제공하기 위해 구체적인 세부 사항들을 포함한다. 그러나, 이러한 기법들은 이러한 특정 세부 사항들 없이도 실시될 수 있다. 일부 사례들에서, 주지의 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징부들은 동일한 참조 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성요소들은 참조 라벨 다음에 유사한 구성요소들을 구별하는 대시 기호 및 보조 라벨이 뒤따르는 것에 의해 구별될 수 있다. 본 명세서에서 단지 제1 참조 라벨이 사용되는 경우, 구체적인 내용은 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 어느 하나에 적용 가능하다.
본원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 어느 하나를 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령어들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 나타내어질 수 있다.
본원에서의 개시와 관련되어 설명된 다양한 예시적인 블록들 및 모듈들은 본원에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 프로세서, 제어기, 마이크로 제어기, 또는 상태 기계일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, DSP와 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성)으로 구현될 수도 있다.
본원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령어 또는 코드로서 저장되거나 전송될 수 있다. 다른 예들 및 구현예들도 본 개시 및 첨부된 청구항들의 범위 내이다. 예를 들어, 소프트웨어의 특성에 기인하여, 상술된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와이어링, 또는 이들의 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징부들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 물리적으로 다양한 위치들에 위치될 수도 있다. 또한, 청구항들을 포함하여, 본원에서 사용될 때, 항목들의 리스트에 사용된 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구로 끝나는 항목들의 리스트)은 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 본원에서 사용될 때, "~에 기초하여"라는 어구는 조건들의 폐집합을 언급하는 것으로서 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 기술되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 둘 다에 기초할 수 있다. 다시 말해, 본원에서 사용될 때, "~에 기초하여"라는 어구는 "적어도 부분적으로 ~에 기초하여"라는 어구와 동일한 방식으로 간주되어야 한다.
본원에서의 설명은 당업자가 본 개시를 행하거나 사용할 수 있게 하기 위해 제공된다. 당해 기술분야의 통상의 기술자들에게 본 개시에 대한 다양한 변경이 이해될 것이고, 본원에서 정의된 일반적 원리들은 본 개시의 범위로부터 벗어나지 않고 다른 변형들에 적용될 수 있다. 이에 따라, 본 개시는 본원에서 설명된 예들 및 설계들로 제한되는 것이 아니라, 본원에서 개시된 원리들 및 신규한 특징들에 따르는 가장 넓은 범위에 따라야 한다.

Claims (25)

  1. 방법으로서,
    강유전성 메모리 셀의 액세스 동작의 일부로서, 제1 캐스코드(cascode) ― 상기 제1 캐스코드는 상기 강유전성 메모리 셀과 연관된 디지트 라인과 결합됨 ― 의 제1 임계 전압을 보상하기 위해 상기 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱하는 단계;
    제2 캐스코드 ― 상기 제2 캐스코드는 상기 액세스 동작 동안 기준 신호를 제공하기 위해 전압원과 결합됨 ― 의 제2 임계 전압을 보상하기 위해 상기 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱하는 단계;
    상기 제1 캐스코드의 상기 제1 게이트를 상기 제1 전압으로 바이어싱하는 것에 적어도 부분적으로 기초하여 상기 제1 캐스코드를 통해, 상기 강유전성 메모리 셀과 연관된 제3 전압을 제1 커패시터에 전달하는 단계;
    상기 제2 캐스코드의 상기 제2 게이트를 상기 제2 전압으로 바이어싱하는 것에 적어도 부분적으로 기초하여 상기 제2 캐스코드를 통해, 상기 기준 신호와 연관된 제4 전압을 제2 커패시터에 전달하는 단계; 및
    상기 제1 커패시터에 전달된 상기 제3 전압 및 상기 제2 커패시터에 전달된 상기 제4 전압에 적어도 부분적으로 기초하여 상기 강유전성 메모리 셀에 의해 저장된 논리 상태를 결정하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 액세스 동작의 일부로서, 상기 디지트 라인 및 상기 기준 신호와 연관된 더미 디지트 라인을 프리차지 전압으로 프리차징하는 단계 ― 상기 제1 캐스코드의 상기 제1 게이트를 바이어싱하는 것 및 상기 제2 캐스코드의 상기 제2 게이트를 바이어싱하는 것이 상기 디지트 라인 및 상기 더미 디지트 라인을 프리차징하는 것에 적어도 부분적으로 기초함 ― 를 더 포함하는, 방법.
  3. 제2항에 있어서, 상기 디지트 라인 및 상기 더미 디지트 라인을 프리차징하는 단계는:
    상기 디지트 라인 및 상기 더미 디지트 라인과 프리차지 전압원을 결합시키기 위해 트랜지스터들의 세트를 활성화하는 단계를 포함하는 것인, 방법.
  4. 제2항에 있어서,
    트랜지스터를 사용하여, 프리차지 동작의 적어도 일부 동안 상기 제1 캐스코드의 상기 제1 게이트를 상기 디지트 라인으로부터 격리시키는 단계; 및
    상기 트랜지스터를 사용하여 상기 제1 게이트를 상기 디지트 라인으로부터 격리시키는 것에 적어도 부분적으로 기초하여, 하나 이상의 트랜지스터를 사용하여, 상기 제1 게이트를 바이어싱하기 위해 상기 제1 캐스코드의 상기 제1 게이트를 제2 전압원에 결합시키는 단계를 더 포함하는, 방법.
  5. 제2항에 있어서, 상기 더미 디지트 라인은 제3 커패시터를 포함하는 것인, 방법.
  6. 제1항에 있어서,
    제1 트랜지스터를 사용하여, 상기 제1 커패시터를 상기 제1 캐스코드로부터 격리시키는 단계;
    제2 트랜지스터를 사용하여, 상기 제2 커패시터를 상기 제2 캐스코드로부터 격리시키는 단계; 및
    상기 제1 커패시터 및 상기 제2 커패시터를 격리시킨 후에, 상기 강유전성 메모리 셀에 의해 저장된 논리 상태를 감지하도록 구성된 감지 구성요소를 활성화하는 단계 ― 상기 논리 상태를 결정하는 것이 상기 감지 구성요소를 활성화하는 것에 적어도 부분적으로 기초함 ― 를 더 포함하는, 방법.
  7. 제6항에 있어서,
    상기 감지 구성요소를 사용하여, 상기 제1 커패시터에 전달된 상기 제3 전압과 상기 제2 커패시터에 전달된 상기 제4 전압을 비교하는 단계 ― 상기 논리 상태를 결정하는 것이 상기 제3 전압과 상기 제4 전압을 비교하는 것에 적어도 부분적으로 기초함 ― 를 더 포함하는, 방법.
  8. 제6항에 있어서, 상기 감지 구성요소는 래치를 포함하는 것인, 방법.
  9. 제1항에 있어서,
    상기 제1 게이트를 상기 제1 전압으로 바이어싱하는 것에 적어도 부분적으로 기초하여, 상기 제1 캐스코드의 상기 제1 게이트와 결합된 제1 게이트 커패시터 내에 상기 제1 임계 전압과 연관된 제1 전하를 저장하는 단계 ― 상기 제1 임계 전압을 보상하는 것이 상기 제1 전하를 저장하는 것에 적어도 부분적으로 기초함 ―; 및
    상기 제2 게이트를 상기 제2 전압으로 바이어싱하는 것에 적어도 부분적으로 기초하여, 상기 제2 캐스코드의 상기 제2 게이트와 결합된 제2 게이트 커패시터 내에 상기 제2 임계 전압과 연관된 제2 전하를 저장하는 단계 ― 상기 제2 임계 전압을 보상하는 것이 상기 제2 전하를 저장하는 것에 적어도 부분적으로 기초함 ― 를 더 포함하는, 방법.
  10. 제1항에 있어서,
    상기 강유전성 메모리 셀을 상기 디지트 라인과 결합시키기 위해 워드 라인을 바이어싱하는 단계; 및
    상기 워드 라인을 바이어싱하는 것에 적어도 부분적으로 기초하여, 상기 강유전성 메모리 셀과 상기 제1 커패시터 사이의 전하 공유를 개시하는 단계 ― 상기 제3 전압을 상기 제1 커패시터에 전달하는 것이 상기 전하 공유를 개시하는 것에 적어도 부분적으로 기초함 ― 를 더 포함하는, 방법.
  11. 제10항에 있어서,
    상기 워드 라인을 바이어싱하는 것에 적어도 부분적으로 기초하여, 트랜지스터를 사용하여, 상기 제2 캐스코드를 상기 전압원으로부터 격리시키는 단계 ― 상기 전하 공유를 개시하는 것이 상기 트랜지스터를 절연시키는 것에 적어도 부분적으로 기초함 ― 를 더 포함하는, 방법.
  12. 제10항에 있어서,
    상기 워드 라인을 바이어싱하기 전에 트랜지스터를 사용하여, 상기 제1 캐스코드를 상기 디지트 라인으로부터 격리시키는 단계; 및
    상기 워드 라인을 바이어싱한 후에 그리고 상기 전하 공유를 개시하는 것에 적어도 부분적으로 기초하여 상기 트랜지스터를 사용하여, 상기 제1 캐스코드를 상기 디지트 라인과 결합시키는 단계를 더 포함하는, 방법.
  13. 장치로서,
    강유전성 메모리 셀;
    상기 강유전성 메모리 셀과 선택적으로 결합가능한 제1 캐스코드;
    상기 제1 캐스코드와 결합되고, 상기 강유전성 메모리 셀로부터 상기 제1 캐스코드를 통해 제1 전압을 수신하도록 동작가능한 제1 커패시터;
    기준 신호를 제공하도록 동작가능한 전압원;
    상기 전압원과 선택적으로 결합가능한 제2 캐스코드;
    상기 제2 캐스코드와 결합되고, 상기 전압원으로부터 상기 제2 캐스코드를 통해 제2 전압을 수신하도록 동작가능한 제2 커패시터; 및
    상기 제1 커패시터 및 상기 제2 커패시터와 결합되고, 상기 제1 커패시터에 의해 수신된 상기 제1 전압과 상기 제2 커패시터에 의해 수신된 상기 제2 전압에 적어도 부분적으로 기초하여 상기 강유전성 메모리 셀에 의해 저장된 논리 상태를 결정하도록 동작가능한 감지 구성요소를 포함하는, 장치.
  14. 제13항에 있어서,
    상기 강유전성 메모리 셀 및 상기 제1 캐스코드와 선택적으로 결합가능한 디지트 라인을 더 포함하는, 장치.
  15. 제14항에 있어서,
    상기 디지트 라인 및 상기 기준 신호와 연관된 더미 디지트 라인을 프리차지 전압으로 프리차징하도록 동작가능한 프리차지 전압원; 및
    상기 디지트 라인 및 상기 더미 디지트 라인과 상기 프리차지 전압원을 결합시키도록 동작가능한 트랜지스터들의 세트를 더 포함하는, 장치.
  16. 제15항에 있어서,
    프리차지 동작의 적어도 일부 동안 상기 제1 캐스코드의 제1 게이트를 상기 디지트 라인으로부터 격리시키도록 동작가능한 트랜지스터; 및
    상기 트랜지스터를 사용하여 상기 제1 게이트를 상기 디지트 라인으로부터 격리시키는 것에 적어도 부분적으로 기초하여, 상기 제1 게이트를 바이어싱하기 위해 상기 제1 캐스코드의 상기 제1 게이트를 제2 전압원에 결합시키도록 동작가능한 하나 이상의 트랜지스터를 더 포함하는, 장치.
  17. 제15항에 있어서, 상기 더미 디지트 라인은 제3 커패시터를 포함하는 것인, 장치.
  18. 제13항에 있어서,
    상기 제1 커패시터를 상기 제1 캐스코드로부터 격리시키도록 동작가능한 제1 트랜지스터; 및
    상기 제2 커패시터를 상기 제2 캐스코드로부터 격리시키도록 동작가능한 제2 트랜지스터를 더 포함하되, 상기 제1 커패시터 및 상기 제2 커패시터를 격리시킨 후에 상기 감지 구성요소는 상기 강유전성 메모리 셀에 의해 저장된 상기 논리 상태를 감지하도록 동작가능한 것인, 장치.
  19. 제13항에 있어서,
    상기 제2 캐스코드를 상기 전압원으로부터 격리시키도록 동작가능한 트랜지스터를 더 포함한하는, 장치.
  20. 제13항에 있어서,
    상기 제1 캐스코드의 제1 임계 전압은 상기 제1 전압이 상기 제1 캐스코드를 통해 전달되기 전에 보상되고;
    상기 제2 캐스코드의 제2 임계 전압은 상기 제2 전압이 상기 제2 캐스코드를 통해 전달되기 전에 보상되는 것인, 장치.
  21. 제20항에 있어서,
    상기 제1 캐스코드의 제1 게이트와 결합되고, 상기 제1 임계 전압과 연관된 제3 전압을 저장하도록 동작가능한 제1 게이트 커패시터 ― 상기 제1 임계 전압을 보상하는 것이 상기 제3 전압을 저장하는 것에 적어도 부분적으로 기초함 ―; 및
    상기 제2 캐스코드의 제2 게이트와 결합되고, 상기 제2 임계 전압과 연관된 제4 전압을 저장하도록 동작가능한 제2 게이트 커패시터 ― 상기 제2 임계 전압을 보상하는 것이 상기 제4 전압을 저장하는 것에 적어도 부분적으로 기초함 ― 를 더 포함하는, 장치.
  22. 장치로서,
    강유전성 메모리 셀들의 어레이; 및
    제어기를 포함하며, 상기 제어기는 상기 강유전성 메모리 셀들의 어레이와 결합되고, 상기 장치로 하여금:
    상기 어레이 내의 강유전성 메모리 셀의 액세스 동작의 일부로서, 제1 캐스코드 ― 상기 제1 캐스코드는 상기 강유전성 메모리 셀과 연관된 디지트 라인과 결합됨 ― 의 제1 임계 전압을 보상하기 위해 상기 제1 캐스코드의 제1 게이트를 제1 전압으로 바이어싱하고;
    제2 캐스코드 ― 상기 제2 캐스코드는 상기 액세스 동작 동안 기준 신호를 제공하기 위해 전압원과 결합됨 ― 의 제2 임계 전압을 보상하기 위해 상기 제2 캐스코드의 제2 게이트를 제2 전압으로 바이어싱하고;
    상기 제1 캐스코드의 상기 제1 게이트를 상기 제1 전압으로 바이어싱하는 것에 적어도 부분적으로 기초하여 상기 제1 캐스코드를 통해, 상기 강유전성 메모리 셀과 연관된 제3 전압을 제1 커패시터에 전달하고;
    상기 제2 캐스코드의 상기 제2 게이트를 상기 제2 전압으로 바이어싱하는 것에 적어도 부분적으로 기초하여 상기 제2 캐스코드를 통해, 상기 기준 신호와 연관된 제4 전압을 제2 커패시터에 전달하며;
    상기 제1 커패시터에 전달된 상기 제3 전압 및 상기 제2 커패시터에 전달된 상기 제4 전압에 적어도 부분적으로 기초하여 상기 강유전성 메모리 셀에 의해 저장된 논리 상태를 결정하게 하는 것인, 장치.
  23. 제22항에 있어서, 상기 제어기는 또한, 상기 장치로 하여금:
    상기 액세스 동작의 일부로서, 상기 디지트 라인 및 상기 기준 신호와 연관된 더미 디지트 라인을 프리차지 전압으로 프리차징하게 ― 상기 제1 캐스코드의 상기 제1 게이트를 바이어싱하는 것 및 상기 제2 캐스코드의 상기 제2 게이트를 바이어싱하는 것이 상기 디지트 라인 및 상기 더미 디지트 라인을 프리차징하는 것에 적어도 부분적으로 기초함 ― 하는 것인, 장치.
  24. 제23항에 있어서, 상기 제어기는 또한, 상기 장치로 하여금:
    상기 디지트 라인 및 상기 더미 디지트 라인과 프리차지 전압원을 결합시키기 위해 트랜지스터들의 세트를 활성화하게 하는 것인, 장치.
  25. 제22항에 있어서, 상기 제어기는 또한, 상기 장치로 하여금:
    제1 트랜지스터를 사용하여, 상기 제1 커패시터를 상기 제1 캐스코드로부터 격리시키고;
    제2 트랜지스터를 사용하여, 상기 제2 커패시터를 상기 제2 캐스코드로부터 격리시키며;
    상기 제1 커패시터 및 상기 제2 커패시터를 격리시킨 후에, 상기 강유전성 메모리 셀에 의해 저장된 논리 상태를 감지하도록 구성된 감지 구성요소를 활성화하게 ― 상기 논리 상태를 결정하는 것이 상기 감지 구성요소를 활성화하는 것에 적어도 부분적으로 기초함 ― 하는 것인, 장치.
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