KR20220111566A - 메모리 컨트롤러 및 이를 포함하는 저장 장치 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 이를 포함하는 저장 장치에 관한 것이다. 일 실시 예에 따른 메모리 컨트롤러는, 휘발성 메모리 장치에 포함된 복수의 물리 슬롯들 중 제1 맵 세그먼트가 저장될 물리 슬롯을 할당할 것을 요청하는 슬롯 할당 요청을 생성하는 맵 캐싱 제어부, 슬롯 할당 요청에 응답하여, 제1 맵 세그먼트, 제1 물리 슬롯 정보, 및 트리 슬롯 정보를 출력하는 맵 버퍼 관리부, 및 제1 맵 세그먼트, 제1 물리 슬롯 정보, 및 트리 슬롯 정보를 수신하고, 맵 트리의 복수의 트리 슬롯들 중 트리 슬롯에 저장된 제2 맵 세그먼트 및 제2 물리 슬롯 정보를 삭제하고, 제1 맵 세그먼트 및 제1 물리 슬롯 정보를 트리 슬롯에 저장하는 맵핑 관리부를 포함하고, 트리 슬롯에 저장된 제2 맵 세그먼트 및 제2 물리 슬롯 정보 중 적어도 하나는 무효다.

Description

메모리 컨트롤러 및 이를 포함하는 저장 장치{MEMORY CONTROLLER AND STORAGE DEVICE INCLUDING SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 이를 포함하는 저장 장치에 관한 것이다.
저장 장치는 호스트의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원으로부터 전력을 공급받는 동안에만 데이터를 저장할 수 있다. 만약, 전력 공급이 차단되면 휘발성 메모리 장치에 저장된 데이터는 소멸될 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는, 전원의 전력이 차단되더라도 데이터가 소멸되지 않는 메모리 장치일 수 있다. 비휘발성 메모리 장치에는 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 포함될 수 있다.
본 발명의 실시 예는 리드 성능이 개선된 메모리 컨트롤러 및 이를 포함하는 저장 장치를 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 비휘발성 메모리 장치에 저장된 복수의 맵 세그먼트들 중 호스트로부터 제공된 제1 논리 어드레스와 제1 물리 어드레스 간의 맵핑 정보를 포함하는 제1 맵 세그먼트를 휘발성 메모리 장치에 저장하는 메모리 컨트롤러에 있어서, 휘발성 메모리 장치에 포함된 복수의 물리 슬롯들 중 제1 맵 세그먼트가 저장될 물리 슬롯을 할당할 것을 요청하는 슬롯 할당 요청을 생성하는 맵 캐싱 제어부, 슬롯 할당 요청에 응답하여, 제1 맵 세그먼트, 물리 슬롯을 나타내는 제1 물리 슬롯 정보, 및 제1 맵 세그먼트와 제1 물리 슬롯 정보가 저장될 트리 슬롯을 나타내는 트리 슬롯 정보를 출력하는 맵 버퍼 관리부, 및 복수의 트리 슬롯들을 포함하는 맵 트리를 포함하고, 제1 맵 세그먼트, 제1 물리 슬롯 정보, 및 트리 슬롯 정보를 수신하고, 복수의 트리 슬롯들 중 트리 슬롯에 제1 맵 세그먼트 및 제1 물리 슬롯 정보를 저장하는 맵핑 관리부를 포함하되, 맵핑 관리부는, 제2 맵 세그먼트 및 제2 맵 세그먼트가 저장된 물리 슬롯을 나타내는 제2 물리 슬롯 정보가 트리 슬롯에 저장되어 있으면, 제2 맵 세그먼트 및 제2 물리 슬롯 정보를 삭제한 뒤 제1 맵 세그먼트 및 제1 물리 슬롯 정보를 트리 슬롯에 저장하고, 트리 슬롯에 저장된 제2 맵 세그먼트 및 제2 물리 슬롯 정보 중 적어도 하나는 무효일 수 있다.
본 발명의 다른 실시 예에 따른 메모리 컨트롤러는, 비휘발성 메모리 장치에 저장된 복수의 맵 세그먼트들 중 일부 맵 세그먼트들을 휘발성 메모리 장치에 포함된 복수의 물리 슬롯들에 임시 저장하는 메모리 컨트롤러에 있어서, 일부 맵 세그먼트들과 일부 맵 세그먼트들이 저장된 복수의 물리 슬롯들을 나타내는 물리 슬롯 정보를 저장하는 복수의 트리 슬롯들을 포함하는 맵 트리와, 일부 맵 세그먼트들 중 맵 트리에 가장 최근에 저장된 적어도 하나의 맵 세그먼트와 적어도 하나의 맵 세그먼트가 저장된 물리 슬롯을 나타내는 물리 슬롯 정보를 저장하는 해시 테이블을 포함하는 맵핑 관리부; 및 호스트로부터 제공된 리드 요청에 응답하여, 호스트로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 맵핑 관리부에서 검색하고, 검색된 물리 어드레스와 검색된 물리 어드레스에 대한 리드 동작을 수행할 것을 지시하는 리드 커맨드를 비휘발성 메모리 장치에 제공하는 맵 캐싱 제어부를 포함하고 복수의 맵 세그먼트들은, 논리 어드레스와 물리 어드레스 간의 맵핑 정보를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 저장 장치는, 논리 어드레스와 물리 어드레스 간의 맵핑 정보를 포함하는 복수의 맵 세그먼트들을 저장하는 비휘발성 메모리 장치; 복수의 맵 세그먼트들 중 일부 맵 세그먼트들을 복수의 물리 슬롯들에 저장하는 휘발성 메모리 장치; 및 호스트로부터 제공된 리드 요청에 응답하여, 호스트로부터 제공된 제1 논리 어드레스에 대응되는 제1 물리 어드레스에 대해 리드 동작을 수행하도록 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 메모리 컨트롤러는, 복수의 물리 슬롯들을 나타내는 물리 슬롯 정보와 일부 맵 세그먼트들을 저장하는 복수의 트리 슬롯들을 포함하는 맵 트리와, 일부 맵 세그먼트들 중 맵 트리에 가장 최근에 저장된 적어도 하나의 맵 세그먼트와 적어도 하나의 맵 세그먼트가 저장된 물리 슬롯을 나타내는 물리 슬롯 정보를 저장하는 해시 테이블을 포함하고, 제1 물리 어드레스를 해시 테이블에서 검색하고, 해시 테이블에 제1 물리 어드레스가 검색되지 않으면, 맵 트리에서 제1 물리 어드레스를 검색할 수 있다.
본 기술에 따르면, 리드 성능이 개선된 메모리 컨트롤러 및 이를 포함하는 저장 장치가 제공된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 맵 세그먼트를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따라 맵 로드하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 7은 프리 트리 슬롯을 확보하는 실시 예를 설명하기 위한 도면이다.
도 8은 트리 슬롯에 저장된 맵 세그먼트와 물리 슬롯 정보 간의 맵핑 관계를 무효로 처리하는 실시 예를 설명하기 위한 도면이다.
도 9는 프리 트리 슬롯에 맵 세그먼트, 물리 슬롯 정보, 및 트리 슬롯 정보를 제공하는 실시 예를 설명하기 위한 도면이다.
도 10은 맵 세그먼트와 물리 슬롯 정보를 저장하는 실시 예를 설명하기 위한 도면이다.
도 11은 호스트로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 맵핑 관리부에서 검색하는 실시 예를 설명하기 위한 도면이다.
도 12는 트리 슬롯에 저장된 맵 세그먼트와 물리 슬롯 정보를 릴리즈하는 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 14는 다른 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 시스템은 PC(personal computer), 데이터 센터(data center), 기업형 데이터 저장 시스템, DAS(direct attached storage)를 포함하는 데이터 처리 시스템, SAN(storage area network)을 포함하는 데이터 처리 시스템, NAS(network attached storage)를 포함하는 데이터 처리 시스템 등으로 구현될 수 있다.
스토리지 시스템은 저장 장치(1000)와 호스트(400)를 포함할 수 있다.
저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 요청에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(1000)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털 카드(secure digital card), USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
일 실시 예에서, 저장 장치(1000)는 도 1에 도시된 바와 같이 하나일 수 있지만, 이에 한정되는 것은 아니며, 저장 장치(1000)의 개수는 2 이상일 수 있다. 복수의 저장 장치(1000)들은 논리적으로 하나의 저장 장치로 동작하는 RAID(redundant array of independent disks 또는 redundant array of inexpensive disks) 방식으로 동작할 수 있다.
저장 장치(1000)는 비휘발성 메모리 장치(100), 메모리 컨트롤러(200) 및 휘발성 메모리 장치(300)를 포함할 수 있다.
비휘발성 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 구체적으로, 비휘발성 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀들(미도시) 중 어드레스에 의해 선택된 메모리 셀을 액세스할 수 있다. 비휘발성 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀에 대해 커맨드가 지시하는 동작을 수행할 수 있다.
커맨드는, 예를 들어 프로그램 커맨드, 리드 커맨드, 또는 이레이즈 커맨드일 수 있고, 커맨드가 지시하는 동작은 예를 들어, 프로그램 동작(또는 쓰기 동작), 리드 동작, 또는 소거 동작일 수 있다.
프로그램 동작은, 비휘발성 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 호스트(400)로부터 제공된 데이터를 저장하는 동작일 수 있다.
예를 들면, 비휘발성 메모리 장치(100)는 프로그램 커맨드, 어드레스 및 데이터를 수신하고, 어드레스에 의해 선택된 메모리 셀에 데이터를 프로그램할 수 있다. 여기서, 선택된 메모리 셀에 프로그램될 데이터는 쓰기 데이터로 정의될 수 있다. 쓰기 데이터는 호스트(400)로부터 제공된 데이터(또는 유저 데이터)와 그 데이터의 메타 데이터를 포함할 수 있다.
리드 동작은 비휘발성 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 비휘발성 메모리 장치(100)에 저장된 리드 데이터를 읽는 동작일 수 있다.
예를 들면, 비휘발성 메모리 장치(100)는 리드 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이(미도시) 중 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 비휘발성 메모리 장치(100)에 저장된 데이터들 중 선택된 영역으로부터 리드될 데이터는 리드 데이터로 정의될 수 있다.
소거 동작은 비휘발성 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 메모리 장치에 저장된 데이터를 소거하는 동작일 수 있다.
예를 들면, 비휘발성 메모리 장치(100)는 이레이즈 커맨드 및 어드레스를 수신하고, 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
비휘발성 메모리 장치(100)에는 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory), 플레시 메모리(flash memory) 등이 포함될 수 있다.
플레시 메모리에는, 예를 들어 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노어 플래시 메모리(NOR flash memory) 등이 포함될 수 있다.
본 명세서에서는 설명의 편의를 위해, 비휘발성 메모리 장치(100)는 낸드 플래시 메모리인 것으로 가정한다.
비휘발성 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 쓰기 데이터를 저장하거나, 저장된 리드 데이터를 읽고 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
비휘발성 메모리 장치(100)는 적어도 하나의 플레인을 포함할 수 있다. 하나의 플레인은 쓰기 데이터를 저장하는 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록(미도시)들을 포함할 수 있다. 메모리 블록은 데이터를 지우는 소거 동작을 수행하는 단위일 수 있다.
일 실시 예에서, 복수의 메모리 블록들은 시스템 블록(101)을 포함할 수 있다. 시스템 블록(101)은 메타 데이터를 저장하는 메모리 블록일 수 있다. 시스템 블록(101)의 개수는 복수일 수 있다. 복수의 메모리 블록들 중 일부 메모리 블록들이 시스템 블록(101)으로 구현될 수 있다.
메타 데이터는 복수의 메모리 블록들에 저장된 데이터에 관한 정보를 나타내는 데이터일 수 있다. 예를 들면, 메타 데이터는 맵 데이터를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
맵 데이터는 논리 어드레스와 물리 어드레스 간의 맵핑 관계를 나타내는 데이터일 수 있다. 또는 맵 데이터는 논리 어드레스와 물리 어드레스 간의 맵핑 정보일 수 있다. 맵 데이터는 복수의 맵 세그먼트들(미도시)을 포함할 수 있다. 하나의 맵 세그먼트는 복수의 맵 엔트리들(미도시)을 포함할 수 있다. 하나의 맵 엔트리는 1개의 논리 어드레스에 관한 맵핑 정보를 포함할 수 있다. 하나의 논리 어드레스는 4KB의 데이터에 대응되는 어드레스일 수 있다. 이를 4KB 맵핑이라고 한다.
도시되지 않았지만, 일 실시 예에서, 복수의 메모리 블록들은 유저 블록을 포함할 수 있다. 유저 블록은 데이터를 저장하는 메모리 블록일 수 있다. 복수의 메모리 블록들 중 일부 메모리 블록들이 유저 블록으로 구현될 수 있다.
메모리 블록은 복수의 페이지(미도시)들을 포함할 수 있다. 페이지는 쓰기 데이터를 저장하는 프로그램 동작 또는 저장된 리드 데이터를 읽는 리드 동작을 수행하는 단위일 수 있다.
메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 2 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell; MLC), 3 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC), 및 4 비트의 데이터를 저장하는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 중 어느 하나로 구성될 수 있다. 하지만, 이에 한정되는 것은 아니며, 메모리 셀은 5 비트 이상의 데이터를 저장할 수 있다.
일 실시 예에서, 비휘발성 메모리 장치(100)는 플레인 인터리빙 방식으로 커맨드가 지시하는 동작을 수행할 수 있다. 플레인 인터리빙 방식은 둘 이상의 플레인들 각각에 대한 동작이 적어도 일부 중첩되는 방식일 수 있다.
메모리 컨트롤러(200)는 저장 장치(1000)의 전반적인 동작을 제어할 수 있다.
저장 장치(1000)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어를 실행할 수 있다. 비휘발성 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어는 호스트 인터페이스 레이어(Host Interface Layer), 플래시 변환 레이어(Flash Translation Layer), 및 플래시 인터페이스 레이어(Flash Interface Layer)를 포함할 수 있다. 여기서, 전원은 예를 들면 외부로부터 공급되는 전원일 수 있다.
호스트 인터페이스 레이어는 호스트(400)와 메모리 컨트롤러(200) 간의 동작을 제어할 수 있다.
플래시 변환 레이어는 호스트(400)로부터 제공되는 논리 어드레스를 물리 어드레스로 변환할 수 있다.
플래시 인터페이스 레이어는 메모리 컨트롤러(200)와 비휘발성 메모리 장치(100) 간의 통신을 제어할 수 있다.
메모리 컨트롤러(200)는 호스트(400)로부터 제공되는 요청에 대응되는 동작을 수행하도록 비휘발성 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 호스트(400)의 쓰기 요청, 리드 요청, 및 소거 요청에 응답하여 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스에 대해 프로그램 동작, 리드 동작 및 소거 동작을 각각 수행하도록 비휘발성 메모리 장치(100)를 제어할 수 있다.
프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스, 및 쓰기 데이터를 비휘발성 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스를 비휘발성 메모리 장치(100)에 제공할 수 있다. 그리고, 메모리 컨트롤러(200)는 휘발성 메모리 장치(300)에 임시 저장된 데이터를 비휘발성 메모리 장치(100)에 제공(또는 플러시(flush))하도록 플러시 커맨드를 휘발성 메모리 장치(300)에 제공할 수 있다. 휘발성 메모리 장치(300)에 임시 저장된 데이터가 비휘발성 메모리 장치(100)에 제공되면, 휘발성 메모리 장치(300)에 임시 저장된 데이터는 소거될 수 있다.
리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 비휘발성 메모리 장치(100)에 제공할 수 있다.
소거 동작 시, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 물리 어드레스를 비휘발성 메모리 장치(100)에 제공할 수 있다.
비휘발성 메모리 장치(100)에 제공될 물리 어드레스는 호스트(400)로부터 제공된 논리 어드레스에 대응되는 어드레스일 수 있다. 비휘발성 메모리 장치(100)에 제공될 물리 어드레스가 호스트(400)로부터 제공된 논리 어드레스에 대응되는지 여부는, 비휘발성 메모리 장치(100)에 저장된 맵 데이터를 이용해 확인할 수 있다. 즉, 메모리 컨트롤러(200)는 맵 데이터를 이용해 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 획득할 수 있다. 구체적으로, 메모리 컨트롤러(200)는, 프로그램 동작 또는 리드 동작이 수행되기 전에, 비휘발성 메모리 장치(100)에 저장된 전체 맵 데이터 중 호스트(400)로부터 제공된 논리 어드레스에 관한 맵 데이터를 리드하도록 비휘발성 메모리 장치(100)를 제어할 수 있다. 맵 데이터가 리드되면, 메모리 컨트롤러(200)는 맵 데이터를 이용하여 물리 어드레스를 획득할 수 있다.
메모리 컨트롤러(200)는 호스트(400)로부터 제공된 요청과 무관하게 자체적으로 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 메모리 컨트롤러(200)는 자체적으로 생성한 커맨드, 어드레스, 및 데이터를 비휘발성 메모리 장치(100)에 전송할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 배경 동작을 수행하기 위한 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 그리고, 메모리 컨트롤러(200)는 커맨드, 어드레스, 및 데이터를 비휘발성 메모리 장치(100)로 제공할 수 있다. 배경 동작을 수행하기 위한 커맨드는 예를 들어 프로그램 커맨드 또는 리드 커맨드일 수 있다.
배경 동작은, 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim) 또는 가비지 컬렉션(garbage collection) 중 적어도 하나일 수 있다.
웨어 레벨링은 예를 들어, 스태틱 웨어 레벨링, 다이나믹 웨어 레벨링 등을 의미할 수 있다. 스태틱 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 소거 동작이나 쓰기 동작이 거의 일어나지 않는 콜드 데이터를 가장 많은 소거 횟수의 메모리 블록에 이동시키는 동작을 의미할 수 있다. 다이나믹 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 가장 적은 소거 횟수의 메모리 블록에 데이터를 프로그램하는 동작을 의미할 수 있다.
리드 리클레임은 메모리 블록에 저장된 데이터에서 정정 불가 에러(Uncorrectable Error)가 발생하기 전에 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 의미할 수 있다.
가비지 컬렉션은 메모리 블록들 중 배드 블록(bad block)에 포함된 유효 데이터를 프리 블록(free block)에 복사하고, 배드 블록에 포함된 무효 데이터를 소거하는 동작을 의미할 수 있다. 여기서, 배드 블록에 포함된 유효 데이터를 프리 블록에 복사한다는 것은 배드 블록에 포함된 유효 데이터를 프리 블록에 이동시키는 것을 의미할 수 있다.
메모리 컨트롤러(200)는 둘 이상의 비휘발성 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)들을 인터리빙(interleaving) 방식에 따라 제어할 수 있다.
인터리빙 방식은 둘 이상의 비휘발성 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
휘발성 메모리 장치(300)는 전원으로부터 전력을 공급받는 동안에만 데이터를 저장할 수 있다. 휘발성 메모리 장치(300)는 호스트(400)로부터 제공된 데이터를 임시 저장할 수 있다. 휘발성 메모리 장치(300)는 비휘발성 메모리 장치(100)에 저장할 데이터를 임시 저장할 수 있다. 휘발성 메모리 장치(300)는 비휘발성 메모리 장치(100)로부터 제공된 데이터를 임시 저장할 수 있다.
휘발성 메모리 장치(300)는 메모리 컨트롤러(200)에 포함될 수 있다. 또는 휘발성 메모리 장치(300)는 메모리 컨트롤러(200) 외부에 배치될 수 있다.
예시적으로, 휘발성 메모리 장치(300)에는 DRAM, SRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등이 포함될 수 있다.
휘발성 메모리 장치(300)의 동작 속도가 비휘발성 메모리 장치(100)보다 동작 속도보다 상대적으로 빠르기 때문에, 맵 데이터가 휘발성 메모리 장치(300)에 사전에 저장되어 있는 경우, 메모리 컨트롤러(200)가 논리 어드레스에 대응되는 물리 어드레스를 더 빠르게 획득할 수 있다. 따라서, 저장 장치(1000)는 휘발성 메모리 장치(300)의 일부 영역을 맵 데이터를 위한 일종의 캐시 메모리로 사용할 수 있다.
휘발성 메모리 장치(300)는 읽기/쓰기 버퍼(310)와 맵 버퍼(320)를 포함할 수 있다.
읽기/쓰기 버퍼(310)는 호스트(400)로부터 제공되는 데이터를 임시 저장할 수 있다. 또는 읽기/쓰기 버퍼(310)는 비휘발성 메모리 장치(100)로부터 제공되는 데이터를 임시 저장할 수 있다. 읽기/쓰기 버퍼(310)에 저장된 데이터는 예를 들면, 쓰기 데이터 또는 리드 데이터일 수 있다.
맵 버퍼(320)는 맵 데이터를 임시 저장할 수 있다. 구체적으로, 맵 버퍼(320)는 비휘발성 메모리 장치(100)에 저장된 복수의 맵 세그먼트들 중 일부 맵 세그먼트들을 임시 저장할 수 있다. 맵 버퍼(320)는 복수의 물리 슬롯들로 구분될 수 있다. 물리 슬롯은 데이터를 저장하는 물리적 공간이나 물리적 메모리 영역일 수 있다. 각 물리 슬롯마다 맵 세그먼트가 저장될 수 있다. 물리 슬롯을 구분하기 위해, 물리 슬롯 번호가 각 물리 슬롯마다 할당될 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)에 저장된 복수의 맵 세그먼트들 중 일부 맵 세그먼트들을 휘발성 메모리 장치(300)에 임시 저장할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 일부 맵 세그먼트들을 맵 버퍼(320)의 복수의 물리 슬롯들에 임시 저장할 수 있다. 메모리 컨트롤러(200)는, 복수의 물리 슬롯들에 임시 저장된 일부 맵 세그먼트들을 이용하여 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 획득할 수 있다.
호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스가 휘발성 메모리 장치(300)로부터 획득되기 위해서는, 복수의 물리 슬롯들에 임시 저장된 맵 세그먼트들을 검색할 필요가 있다. 맵 세그먼트들을 빠르게 검색하기 위해, 각 맵 세그먼트와, 각 맵 세그먼트가 저장된 물리 슬롯의 물리 슬롯 번호를 나타내는 정보가 저장된 자료 구조가 필요할 수 있다. 이러한 자료 구조에는 예를 들어 해시 테이블, 맵 트리 등이 포함될 수 있다.
해시 테이블은 키(key), 해시 함수(hash function), 해시(hash), 값(value) 및 해시 슬롯(hash slot)로 이루어진 자료 구조일 수 있다. 여기서, “해시 슬롯”은 “저장소”, “버킷(bucket)”으로 명명될 수 있다. 해시 함수는 항상 일정한 해시를 리턴할 수 있으므로, 모든 데이터를 검색하지 않아도 해당 해시만 알면, 데이터를 빠르게 검색할 수 있다는 특성이 있다. 또한, 데이터를 해시 테이블에 삽입(또는 저장)하거나 삭제하는데 필요한 복잡성이 O(1)을 지향한다는 특성이 있다. 다만, 해시 테이블은 해시충돌(hash collision)이 발생할 수 있다. 해시충돌은 해시 테이블에서 발생하는 특성으로서, 해시 테이블의 해시 함수가 서로 다른 두 개의 키에 대해 동일한 해시를 산출하는 상황을 의미할 수 있다.
일 실시 예에서, 해시 테이블은 가장 최근에 로드된 맵 세그먼트 및 가장 최근에 로드된 맵 세그먼트가 저장된 물리 슬롯을 나타내는 물리 슬롯 정보를 저장할 수 있다. 예를 들면, 해시 테이블의 각 해시 슬롯에는 맵 트리에 가장 최근에 저장된 맵 세그먼트가 저장될 수 있다. 또한, 해시 테이블의 각 해시 슬롯에는 맵 트리에 가장 최근에 저장된 맵 세그먼트가 저장된 물리 슬롯을 나타내는 정보가 저장될 수 있다. 물리 슬롯을 나타내는 정보는 물리 슬롯 정보로 정의될 수 있다. 물리 슬롯 정보는, 예를 들면, 물리 슬롯의 번호, 즉 물리 슬롯 번호를 나타낼 수 있다.
맵 트리는 트리 구조로 형성된 자료 구조 또는 데이터 구조일 수 있다. 구체적으로, 트리 구조는 복수의 트리 슬롯들을 포함하고, 각 트리 슬롯들의 연결 관계를 나타내는 자료 구조 또는 데이터 구조일 수 있다. 여기서, 연결 관계는 상위 또는 하위 관계를 의미할 수 있다. 그리고, 트리 구조에서 상위 트리 슬롯은 하나 이상의 하위 트리 슬롯을 가질 수 있으나, 하위 트리 슬롯은 반드시 하나의 상위 트리 슬롯만을 가질 수 있다. 즉, 트리 구조는 상위 트리 슬롯 및 하위 트리 슬롯을 나뭇가지처럼 연결한 구조일 수 있다. 맵 트리는 복수의 트리 슬롯들을 포함하고 각 트리 슬롯이 복수의 하위 트리 슬롯을 갖는 자료 구조일 수 있다. 여기서, 트리 슬롯은 “노드”로 명명될 수 있고, 하위 트리 슬롯은 “자식 노드”로 명명될 수 있다. 맵 트리는 트리 구조로 형성되므로, 해시충돌이 발생하지 않는 특성이 있다. 다만, 데이터를 삽입하거나 삭제하는 데 필요한 복잡성이 O(logn)이므로, 해시 테이블보다 상대적으로 느리게 데이터를 검색, 삽입, 삭제하는 특성이 있다. 구체적으로, 데이터를 저장할 때, 하나의 트리 슬롯씩 처리될 수 있다. 데이터를 삭제할 때, 여러 개의 트리 슬롯이 한번에 처리될 수 있다. 여러 개의 트리 슬롯에 저장된 데이터를 한번에 삭제하는 동작이 수행되므로, 동작이 처리되는데 걸리는 시간이 지연될 수 있다. 일 실시 예에서, 맵 트리의 각 트리 슬롯에는 물리 슬롯 정보와 맵 세그먼트가 저장될 수 있다. 일 실시 예에서 맵 트리는 이진 트리의 구조로 형성될 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 해시 테이블 및 맵 트리를 포함할 수 있다. 그리고, 메모리 컨트롤러(200)는 호스트(400)로부터 제공되는 논리 어드레스에 대응되는 물리 어드레스를 해시 테이블에서 검색할 수 있다. 해시 테이블에 물리 어드레스가 검색되지 않으면, 메모리 컨트롤러(200)는 맵 트리에서 물리 어드레스를 검색할 수 있다.
일 실시 예에서, 호스트(400)로부터 제공되는 논리 어드레스에 대응되는 물리 어드레스가 해시 테이블 및 맵 트리에서 모두 검색되지 않으면, 메모리 컨트롤러(200)는 호스트(400)로부터 제공되는 논리 어드레스 및 물리 어드레스에 대한 맵핑 정보를 포함하는 맵 세그먼트를 획득하도록 비휘발성 메모리 장치(100)를 제어할 수 있다.
본 발명의 일 실시 예에 따르면, 해시 테이블 및 트리 구조의 장점을 모두 이용하여 향상된 리드 동작을 수행할 수 있다. 구체적으로, 본 발명은 트리 구조의 맵 트리를 이용하여 해시 테이블의 단점인 해시충돌을 방지할 수 있다. 그리고, 본 발명은 해시 테이블을 이용하여 최근 업데이트된 맵 세그먼트를 저장하여 검색 비용을 줄일 수 있다.
메모리 컨트롤러(200)는 맵 캐싱 제어부(210), 맵 버퍼 관리부(220) 및 맵핑 관리부(230)를 포함할 수 있다.
맵 캐싱 제어부(210)는 호스트(400)로부터 제공되는 논리 어드레스에 대응되는 물리 어드레스를 해시 테이블 및 맵 트리에서 검색할 수 있다.
맵 캐싱 제어부(210)는, 호스트(400)로부터 제공되는 논리 어드레스에 대응되는 물리 어드레스가 해시 테이블 및 맵 트리에서 검색되지 않으면, 비휘발성 메모리 장치(100)에 저장된 복수의 맵 세그먼트들 중 어느 하나의 맵 세그먼트를 리드하도록 비휘발성 메모리 장치(100)를 제어할 수 있다.
맵 캐싱 제어부(210)는, 맵 버퍼(320)의 복수의 물리 슬롯들 중 비휘발성 메모리 장치(100)로부터 제공된 맵 세그먼트가 저장될 물리 슬롯을 할당할 것을 요청하는 슬롯 할당 요청을 생성할 수 있다. 맵 캐싱 제어부(210)는 슬롯 할당 요청을 맵 버퍼 관리부(220)에 제공할 수 있다.
맵 캐싱 제어부(210)는, 각 물리 슬롯에 저장된 맵 세그먼트를 릴리즈할 것을 요청하는 릴리즈 요청을 생성하고 릴리즈 요청을 맵 버퍼 관리부(220)에 제공할 수 있다.
맵 버퍼 관리부(220)는 슬롯 할당 요청에 응답하여 맵 버퍼(320)의 복수의 물리 슬롯들 중 비어 있는 물리 슬롯을 할당할 수 있다. 맵 버퍼 관리부(220)는 맵 세그먼트, 맵 세그먼트가 저장될 물리 슬롯을 나타내는 물리 슬롯 정보 및 트리 슬롯 정보를 생성할 수 있다. 트리 슬롯 정보는 맵 세그먼트와 물리 슬롯 정보가 저장될 트리 슬롯을 나타내는 정보일 수 있다. 트리 슬롯 정보는 예를 들면, 트리 슬롯의 번호인 트리 슬롯 번호를 나타낼 수 있다. 맵 버퍼 관리부(220)는 맵 세그먼트, 물리 슬롯 정보 및 트리 슬롯 정보를 맵핑 관리부(230)에 제공할 수 있다.
맵 버퍼 관리부(220)는 릴리즈 요청에 응답하여 맵 트리의 복수의 트리 슬롯들 중 릴리즈될 물리 슬롯에 대응되는 트리 슬롯을 나타내는 트리 슬롯 정보를 생성할 수 있다.
맵핑 관리부(230)는 해시 테이블 및 맵 트리를 포함할 수 있다.
맵핑 관리부(230)는 맵 세그먼트, 물리 슬롯 정보, 및 트리 슬롯 정보를 수신할 수 있다. 맵핑 관리부(230)는 트리 슬롯 정보를 이용해 트리 슬롯 번호를 확인할 수 있다. 맵핑 관리부(230)는 맵 트리의 복수의 트리 슬롯들 중 확인된 트리 슬롯 번호를 갖는 트리 슬롯에 맵 세그먼트 및 물리 슬롯 정보를 저장할 수 있다.
호스트(400)는 인터페이스(미도시)를 통하여 저장 장치(1000)와 통신할 수 있다.
인터페이스는 SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface) 인터페이스, PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 인터페이스, 또는 멀티미디어 카드(multimedia card) 인터페이스로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다.
호스트(400)는 저장 장치(1000)에 데이터를 저장하거나, 저장 장치(1000)에 저장된 데이터를 획득하기 위해 저장 장치(1000)와 통신할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 데이터를 저장할 것을 요청하는 쓰기 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 쓰기 요청, 데이터, 및 데이터를 식별하기 위한 논리 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 쓰기 요청에 응답하여, 호스트(400)가 제공한 데이터 및 메타 데이터를 포함하는 쓰기 데이터를 비휘발성 메모리 장치(100)에 저장하고, 저장이 완료되었다는 응답을 호스트(400)에 제공할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 저장된 데이터를 호스트(400)에 제공할 것을 요청하는 리드 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 리드 요청 및 리드 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 리드 요청에 응답하여, 호스트(400)가 제공한 리드 어드레스에 대응되는 리드 데이터를 비휘발성 메모리 장치(100)로부터 리드하고, 리드 데이터를 리드 요청에 대한 응답(response)으로써 호스트(400)에 제공할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 여기서, 복수의 메모리 블록들(MB1~MBk)의 개수는 본 발명의 실시 예들을 설명하기 위한 예시일 뿐, 이에 한정되는 것은 아니다.
메모리 블록들(MB1~MBk) 각각은 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)에 연결될 수 있다.
로컬 라인들(LL)은 로우 디코더(122)에 연결될 수 있다.
로컬 라인들(LL)은 메모리 블록들(MB1~MBk) 각각에 연결될 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 제1 셀렉트 라인, 및 제2 셀렉트 라인들 사이에 배열된 복수의 워드 라인들(word lines)을 포함할 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들(dummy lines), 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들, 및 파이프 라인들(pipe lines)을 더 포함할 수 있다.
비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다.
메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다.
예를 들면, 2차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다.
예를 들면, 3차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로(120)는 전압 생성부(121), 로우 디코더(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지(discharge)할 수 있다. 예를 들면, 전압 생성부(121)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴-온 전압, 리드 전압, 소거 전압, 및 소스 라인 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압을 레귤레이팅(regulating)하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(121)에서 생성된 내부 전원 전압은 비휘발성 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(121)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 로우 디코더(122)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 로컬 라인들(LL)에 전달할 수 있다. 동작 전압들(Vop)은, 로컬 라인들(LL)을 통해, 선택된 메모리 블록(MB1~MBk)에 전달될 수 있다.
예를 들어, 프로그램 동작 시, 로우 디코더(122)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시, 로우 디코더(122)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시, 로우 디코더(122)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
소거 동작 시, 로우 디코더(122)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(122)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
구체적으로 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 컬럼 디코더(124) 및 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인에 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인에 연결된 메모리 셀의 문턱 전압은 유지될 것이다.
검증 동작 시에, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 저장된 데이터를 센싱할 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 센싱하고, 센싱된 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작 또는 검증 동작 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 커맨드(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용비트(VRY_BIT<#>)를 출력하여 주변 회로(120)를 제어할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 도 3에 도시된 메모리 블록(MBi)은 도 2에 도시된 메모리 블록들(MB1~MBk) 중 어느 하나일 수 있다.
메모리 블록(MBi)은 제1 셀렉트 라인, 제2 셀렉트 라인, 복수의 워드 라인들(WL1~WL16), 소스 라인(SL), 복수의 비트 라인들(BL1~BLn), 및 복수의 스트링(strings; ST)들을 포함할 수 있다.
제1 셀렉트 라인은, 예를 들어 소스 셀렉트 라인(SSL)일 수 있다. 이하에서 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)인 것으로 가정한다.
제2 셀렉트 라인은, 예를 들어 드레인 셀렉트 라인(DSL)일 수 있다. 이하에서 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)인 것으로 가정한다.
복수의 워드 라인들(WL1~WL16)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 서로 평행하게 배열될 수 있다.
도 3에 도시된 복수의 워드 라인들(WL1~WL16)의 개수는 예시적인 것이고, 도면에 한정되는 것은 아니다.
소스 라인(SL)은 복수의 스트링(ST)들에 공통으로 연결될 수 있다.
복수의 비트 라인들(BL1~BLn)은 스트링(ST)들에 각각 연결될 수 있다.
복수의 스트링(ST)들은 비트 라인들(BL1~BLn)과 소스 라인(SL)에 연결될 수 있다.
스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명한다.
스트링(ST)은 복수의 메모리 셀들(MC1~MC16), 적어도 하나의 제1 셀렉트 트랜지스터, 및 적어도 하나의 제2 셀렉트 트랜지스터를 포함할 수 있다.
복수의 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다.
메모리 셀들(MC1~MC16)의 게이트 전극들은 복수의 워드 라인들(WL1~WL16)에 각각 연결될 수 있다. 따라서, 하나의 스트링(ST)에 포함된 복수의 메모리 셀들(MC1~MC16)의 개수는 복수의 워드 라인들(WL1~WL16)의 개수와 동일할 수 있다.
복수의 메모리 셀들(MC1~MC16) 중 어느 하나의 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 2 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell, MLC), 3 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell, TLC), 및 4 비트의 데이터를 저장하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC) 중 어느 하나로 구성될 수 있다. 하지만, 이에 한정되는 것은 아니며, 메모리 셀은 5 비트 이상의 데이터를 저장할 수도 있다.
서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 물리 페이지(physical page; PG)일 수 있다. 따라서, 메모리 블록(MBi)은 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들을 포함할 수 있다. 이하에서는 물리 페이지(PG)에 포함된 메모리 셀(예를 들어, MC3)들이 선택된 메모리 셀인 것으로 가정한다.
제1 셀렉트 트랜지스터는, 예를 들어 소스 셀렉트 트랜지스터(SST)일 수 있다. 이하에서 제1 셀렉트 트랜지스터는 소스 셀렉트 트랜지스터(SST)인 것으로 가정한다.
소스 셀렉트 트랜지스터(SST)의 제1 전극은 소스 라인(SL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 제2 전극은 복수의 메모리 셀들(MC1~MC16) 중 제1 메모리 셀(MC1)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 게이트 전극은 소스 셀렉트 라인(SSL)과 연결될 수 있다.
제2 셀렉트 트랜지스터는, 예를 들어 드레인 셀렉트 트랜지스터(DST)일 수 있다. 이하에서 제2 셀렉트 트랜지스터는 드레인 셀렉트 트랜지스터(DST)인 것으로 가정한다.
드레인 셀렉트 트랜지스터(DST)의 제1 전극은 복수의 메모리 셀들(MC1~MC16) 중 제16 메모리 셀(MC16)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 제2 전극은 제1 비트 라인(BL1)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트 전극은 드레인 셀렉트 라인(DSL)과 연결될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 맵 세그먼트를 설명하기 위한 도면이다.
도 4를 참조하면, 복수의 맵 세그먼트들(SEG#1~SEG#1024)은 비휘발성 메모리 장치(100)에 저장될 수 있다. 도 1 및 도 4를 참조하여 예를 들면, 복수의 맵 세그먼트들(SEG#1~SEG#1024)은 비휘발성 메모리 장치(100)에 포함된 시스템 블록(101)에 저장될 수 있다.
맵 세그먼트의 개수는, 예를 들면, 도 4에 도시된 바와 같이 1024개일 수 있으나, 이에 한정되는 것은 아니다. 이하에서는 비휘발성 메모리 장치(100)에 저장된 복수의 맵 세그먼트들(SEG#1~SEG#1024)의 개수는 1024개인 것으로 가정한다.
복수의 맵 세그먼트들(SEG#1~SEG#1024) 각각은 복수의 맵 엔트리들을 포함할 수 있다.
하나의 맵 엔트리는 하나의 논리 어드레스와 하나의 물리 어드레스를 포함할 수 있다. 예를 들면, 맵 엔트리 1은 논리 어드레스 1(LA1)과 물리 어드레스 1(PA1)를 포함할 수 있다.
일 실시 예에서, 논리 어드레스는 논리 블록 번호(logical block number)이고 물리 어드레스는 물리 블록 번호(physical block number)일 수 있다.
다른 실시 예에서, 논리 어드레스는 논리 페이지 번호(logical page number)이고 물리 어드레스는 물리 페이지 번호(physical page number)일 수 있다.
하나의 맵 엔트리는 하나의 논리 어드레스와 하나의 물리 어드레스를 포함하므로, 하나의 맵 세그먼트는 복수의 맵 엔트리들을 포함할 수 있다. 예를 들면, 맵 세그먼트 1(SEG#1)은 10개의 맵 엔트리들을 포함할 수 있다. 도 4에서는 하나의 맵 세그먼트에 10개의 맵 엔트리들이 포함되나, 이에 한정되는 것은 아니다.
복수의 맵 세그먼트들(SEG#1~SEG#1024) 중 일부 맵 세그먼트들은 휘발성 메모리 장치(300)에 임시 저장될 수 있다. 도 1 및 도 4를 참조하여 예를 들면, 복수의 맵 세그먼트들(SEG#1~SEG#1024) 중 맵 세그먼트 1(SEG#1) 및 맵 세그먼트 2(SEG#2)가 맵 버퍼(320)에 임시 저장될 수 있다. 하지만, 이에 한정되는 것은 아니다.
도 5는 본 발명의 일 실시 예에 따라 맵 로드하는 방법을 설명하기 위한 도면이다.
도 1, 도 4 및 도 5를 참조하면, 메모리 컨트롤러(200)는, 부팅 시, 비휘발성 메모리 장치(100)에 저장된 복수의 맵 세그먼트들(SEG#1~SEG#1024) 중 일부 맵 세그먼트들을 휘발성 메모리 장치(300)에 임시 저장할 수 있다.
예를 들면, 맵 캐싱 제어부(210)는, 부팅 시, 시스템 블록(101)에 저장된 복수의 맵 세그먼트들(SEG#1~SEG#1024) 중 맵 세그먼트 1(SEG#1) 내지 맵 세그먼트 7(SEG#7)을 리드할 것을 지시하는 리드 커맨드 및 물리 어드레스를 비휘발성 메모리 장치(100)에 제공할 수 있다. 맵 캐싱 제어부(210)는 비휘발성 메모리 장치(100)로부터 제공되는 맵 세그먼트 1(SEG#1) 내지 맵 세그먼트 7(SEG#7)을 맵 버퍼(320)의 복수의 물리 슬롯들(PS#1~PS#7)에 임시 저장할 수 있다.
물리 슬롯 1(PS#1)은 물리 슬롯 번호 1을 갖는 물리 슬롯일 수 있다. 물리 슬롯 2(PS#2)는 물리 슬롯 번호 2를 갖는 물리 슬롯일 수 있다. 물리 슬롯 3(PS#3)은 물리 슬롯 번호 3을 갖는 물리 슬롯일 수 있다. 물리 슬롯 7(PS#7)은 물리 슬롯 번호 7을 갖는 물리 슬롯일 수 있다. 물리 슬롯 번호는 “01h”, “02h”, “03h” 등으로도 표현될 수 있다.
맵 세그먼트 1(SEG#1)은 물리 슬롯 1(PS#1)에 저장될 수 있다. 맵 세그먼트 2(SEG#2)는 물리 슬롯 2(PS#2)에 저장될 수 있다. 맵 세그먼트 3(SEG#3)은 물리 슬롯 3(PS#3)에 저장될 수 있다. 맵 세그먼트 7(SEG#7)은 물리 슬롯 7(PS#7)에 저장될 수 있다. 이는 본 발명의 일 실시 예를 설명하기 위한 것일 뿐, 도 4에 도시된 바에 한정되는 것은 아니다.
호스트(400)는 리드 요청(READ_REQ) 및 논리 어드레스(LA)를 메모리 컨트롤러(200)에 제공할 수 있다. 메모리 컨트롤러(200)는 맵 버퍼(320)에 임시 저장된 맵 세그먼트들(SEG#1~SEG#7)을 기초로 논리 어드레스(LA)에 대응되는 물리 어드레스를 획득할 수 있다.
예를 들면, 맵 캐싱 제어부(210)는, 논리 어드레스(LA)가 포함된 맵 세그먼트가 맵 버퍼(320)에 임시 저장된 맵 세그먼트들(SEG#1~SEG#7)을 중 어느 하나이면, 논리 어드레스(LA)에 대응되는 물리 어드레스가 획득될 수 있다.
논리 어드레스(LA)가 포함된 맵 세그먼트가 맵 버퍼(320)에 임시 저장되지 않은 경우, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)에 저장된 복수의 맵 세그먼트들(SEG#1~SEG#1024) 중 새로운 맵 세그먼트를 휘발성 메모리 장치(300)에 임시 저장할 수 있다.
예를 들면, 맵 캐싱 제어부(210)는, 논리 어드레스(LA)가 맵 버퍼(320)에 임시 저장된 맵 세그먼트들(SEG#1, SEG#2, SEG#3)에 포함되지 않으면, 시스템 블록(101)에 저장된 복수의 맵 세그먼트들(SEG#1~SEG#1024) 중 맵 세그먼트 x(SEG#x)를 리드할 것을 지시하는 리드 커맨드 및 물리 어드레스를 비휘발성 메모리 장치(100)에 제공할 수 있다. 맵 캐싱 제어부(210)는 비휘발성 메모리 장치(100)로부터 제공되는 맵 세그먼트 x(SEG#x)를 맵 버퍼(320)의 복수의 물리 슬롯들(PS#1, PS#2, PS#3) 중 어느 하나의 물리 슬롯인 물리 슬롯 3(PS#3)에 임시 저장할 수 있다. 맵 세그먼트 x(SEG#x)가 물리 슬롯 3(PS#3)에 임시 저장됨에 따라, 기존에 저장된 맵 세그먼트 3(SEG#3)는 삭제될 수 있다. x는 자연수일 수 있다. 이하에서는 새로운 맵 세그먼트는 맵 세그먼트 x(SEG#x)인 것으로 가정한다.
새로운 맵 세그먼트가 휘발성 메모리 장치(300)에 임시 저장된 후, 메모리 컨트롤러(200)는 맵 버퍼(320)에 임시 저장된 새로운 맵 세그먼트들(SEG#1, SEG#2, SEG#x)을 기초로 논리 어드레스(LA)에 대응되는 물리 어드레스를 획득할 수 있다.
새로운 맵 세그먼트가 휘발성 메모리 장치(300)에 임시 저장되는 것은 맵 로드로 정의될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 5 및 도 6을 참조하면, 메모리 컨트롤러(200)는 맵 캐싱 제어부(210), 맵 버퍼 관리부(220), 및 맵핑 관리부(230)를 포함할 수 있다.
일 실시 예에서, 맵 캐싱 제어부(210)는 슬롯 할당 요청을 생성할 수 있다. 그리고, 맵 캐싱 제어부(210)는 슬롯 할당 요청을 맵 버퍼 관리부(220)에 제공할 수 있다.
슬롯 할당 요청은 맵 버퍼(320)의 복수의 물리 슬롯들(PS#1, PS#2, PS#3) 중 제1 맵 세그먼트가 저장될 물리 슬롯을 할당할 것을 요청하는 신호일 수 있다.
제1 맵 세그먼트는 호스트(400)로부터 제공된 제1 논리 어드레스와 제1 물리 어드레스 간의 맵핑 정보를 포함하는 맵 세그먼트일 수 있다. 도 5를 참조하여 예를 들면, 제1 논리 어드레스가 도 5에 도시된 논리 어드레스(LA)이고, 제1 맵 세그먼트는 맵 세그먼트 x(SEG#x)일 수 있다.
다른 실시 예에서, 맵 캐싱 제어부(210)는 릴리즈 요청을 생성할 수 있다. 그리고, 맵 캐싱 제어부(210)는 릴리즈 요청을 맵 버퍼 관리부(220)에 제공할 수 있다.
일 실시 예에서, 맵 버퍼 관리부(220)는 슬롯 할당 요청에 응답하여, 제1 맵 세그먼트, 제1 물리 슬롯 정보, 및 트리 슬롯 정보를 출력할 수 있다.
제1 물리 슬롯 정보는 제1 맵 세그먼트(예를 들면, 맵 세그먼트 x(SEG#x))가 저장될 물리 슬롯(예를 들면, 물리 슬롯 3(PS#3))의 물리 슬롯 번호(예를 들면, 물리 슬롯 번호 3)를 나타내는 정보일 수 있다.
트리 슬롯 정보는 맵 트리(231)의 복수의 트리 슬롯들 중 제1 맵 세그먼트와 제1 물리 슬롯 정보가 저장될 트리 슬롯의 트리 슬롯 번호를 나타내는 정보일 수 있다.
다른 실시 예에서, 맵 버퍼 관리부(220)는 릴리즈 요청에 응답하여, 타겟 트리 슬롯 정보를 맵핑 관리부(230)에 제공할 수 있다.
타겟 트리 슬롯 정보는 타겟 트리 슬롯의 트리 슬롯 번호를 나타내는 정보일 수 있다. 타겟 트리 슬롯은 맵 세그먼트와 물리 슬롯 정보 간의 맵핑 관계를 무효로 처리할 트리 슬롯일 수 있다.
맵 세그먼트와 물리 슬롯 정보 간의 맵핑 관계를 무효로 처리한다는 것은, 예를 들어, 물리 슬롯 정보를 식별 불가능한 정보, 더미 정보 등 아무런 의미 없는 무효 정보로 처리하는 것을 의미할 수 있다. 또는 맵 세그먼트와 물리 슬롯 정보 간의 맵핑 관계를 무효로 처리한다는 것은, 예를 들어, 맵 세그먼트를 무효로 처리하는 것을 의미할 수 있다. 하지만, 이에 한정되는 것은 아니다. 맵 세그먼트와 물리 슬롯 정보 간의 맵핑 관계를 무효로 처리한다는 것은 트리 슬롯을 언링크(unlink)하는 것으로 정의될 수 있다.
맵 버퍼 관리부(220)는 프리 트리 슬롯 관리부(221) 및 슬롯 할당 제어부(222)를 포함할 수 있다.
프리 트리 슬롯 관리부(221)는 프리 트리 슬롯 정보를 관리할 수 있다. 프리 트리 슬롯 정보는 프리 트리 슬롯의 트리 슬롯 번호를 나타내는 정보일 수 있다. 프리 트리 슬롯은, 맵 트리(231)의 복수의 트리 슬롯들 중 맵 세그먼트와의 맵핑 관계가 무효인 물리 슬롯 정보 및 그 맵 세그먼트가 저장된 트리 슬롯일 수 있다. 또는, 프리 트리 슬롯은 맵 트리(231)의 복수의 트리 슬롯들 중 비어 있는 트리 슬롯, 즉 어떠한 데이터도 저장되어 있지 않는 트리 슬롯일 수 있다.
프리 트리 슬롯이 생성되면, 프리 트리 슬롯 관리부(221)는 프리 트리 슬롯 정보를 저장할 수 있다. 예를 들면, 프리 트리 슬롯 관리부(221)는 프리 슬롯 큐(미도시)에 프리 트리 슬롯 정보를 순차적으로 저장할 수 있다.
프리 트리 슬롯 관리부(221)는 맵 캐싱 제어부(210)로부터 제공되는 제1 맵 세그먼트를 프리 슬롯 큐에 저장할 수 있다. 프리 트리 슬롯 관리부(221)는 슬롯 할당 제어부(222)로부터 제공된 제1 물리 슬롯 정보를 프리 슬롯 큐에 저장할 수 있다.
프리 트리 슬롯 관리부(221)는 프리 트리 슬롯 정보가 저장되어 있는지 여부에 따라 프리 트리 슬롯 정보를 트리 슬롯 정보로 맵핑 관리부(230)에 제공할 수 있다. 프리 트리 슬롯 관리부(221)는 프리 트리 슬롯 정보와 함께 제1 맵 세그먼트 및 제1 물리 슬롯 정보를 맵핑 관리부(230)에 제공할 수 있다. 이에 대한 구체적인 설명은 도 7 및 도 9를 참조하여 후술한다.
프리 트리 슬롯 관리부(221)는 슬롯 할당 제어부(222)로부터 제공된 타겟 트리 슬롯 정보를 프리 슬롯 큐에 저장할 수 있다. 그리고, 프리 트리 슬롯 관리부(221)는 프리 슬롯 큐에 저장된 타겟 트리 슬롯 정보를 맵핑 관리부(230)에 제공할 수 있다.
슬롯 할당 제어부(222)는 맵 버퍼(320)의 복수의 물리 슬롯들(PS#1, PS#2, PS#3) 중 맵 세그먼트가 삭제될 물리 슬롯을 할당할 수 있다.
슬롯 할당 제어부(222)는 타겟 트리 슬롯 정보를 프리 트리 슬롯 관리부(221)에 제공할 수 있다. 이에 대한 구체적인 설명은 도 7을 참조하여 후술한다.
슬롯 할당 제어부(222)는 맵 버퍼(320)의 복수의 물리 슬롯들(PS#1, PS#2, PS#3) 중 비어 있는 물리 슬롯 또는 새로운 맵 세그먼트가 저장될 물리 슬롯을 할당할 수 있다.
슬롯 할당 제어부(222)는 제1 물리 슬롯 정보를 프리 트리 슬롯 관리부(221)에 제공할 수 있다. 이에 대한 구체적인 설명은 도 9를 참조하여 후술한다.
슬롯 할당 제어부(222)는 트리 슬롯과 물리 슬롯 간의 맵핑 정보를 포함할 수 있다.
슬롯 할당 제어부(222)는 물리 메모리 입출력 칩(physical memory input/output chip)으로 구현될 수 있다.
슬롯 할당 제어부(222)는 LRU(Least Recently Used) 또는 FIFO(First In First Out) 정책에 따라 물리 슬롯을 할당하거나 릴리즈할 수 있다.
맵핑 관리부(230)는 맵 트리(231) 및 해시 테이블(232)를 포함할 수 있다. 맵 트리(231)는 맵 세그먼트 및 물리 슬롯 정보를 각 트리 슬롯에 저장할 수 있다. 해시 테이블(232)은 맵 트리(231)에 가장 최근에 저장된 맵 세그먼트 및 물리 슬롯 정보를 저장할 수 있다. 맵 트리(231) 및 해시 테이블(232) 각각에 대한 구체적인 구조는 도 8 및 도 10을 참조하여 후술한다.
맵핑 관리부(230)는 제1 맵 세그먼트, 제1 물리 슬롯 정보, 및 트리 슬롯 정보를 수신할 수 있다. 이 경우, 트리 슬롯 정보에 의해 지시되는 트리 슬롯 번호를 갖는 트리 슬롯에는 제2 맵 세그먼트 및 제2 물리 슬롯 정보가 저장되어 있을 수 있다.
제2 맵 세그먼트는 제1 맵 세그먼트가 비휘발성 메모리 장치(100)에 의해 리드되기 전에 휘발성 메모리 장치(300)에 임시 저장된 맵 세그먼트일 수 있다. 도 5를 참조하여 예를 들면, 제1 맵 세그먼트가 맵 세그먼트 x(SEG#x)이면, 제2 맵 세그먼트는 맵 세그먼트 3(SEG#3)일 수 있다.
제2 물리 슬롯 정보는 제2 맵 세그먼트가 저장된 물리 슬롯의 물리 슬롯 번호를 나타내는 정보일 수 있다. 도 5를 참조하여 예를 들면, 제2 물리 슬롯 정보는 물리 슬롯 3(PS#3)의 물리 슬롯 번호 3를 나타낼 수 있다.
제2 맵 세그먼트 및 제2 물리 슬롯 정보 간의 맵핑 관계가, 제1 맵 세그먼트, 제1 물리 슬롯 정보, 및 트리 슬롯 정보가 맵핑 관리부(230)에 수신되기 전에, 무효로 처리될 수 있다. 즉, 트리 슬롯 정보에 의해 지시되는 트리 슬롯 번호를 갖는 트리 슬롯은, 제1 맵 세그먼트, 제1 물리 슬롯 정보, 및 트리 슬롯 정보가 맵핑 관리부(230)에 수신되기 전에, 언링크될 수 있다.
제2 맵 세그먼트 및 제2 물리 슬롯 정보 간의 맵핑 관계가 무효로 처리되는 경우에는, 예를 들면, 맵 트리(231)의 복수의 트리 슬롯들 중 프리 트리 슬롯이 없는 경우, 맵 캐싱 제어부(210)의 릴리즈 요청에 응답하여 물리 슬롯을 릴리즈하는 경우가 있다. 이에 대한 구체적인 설명은 도 7 및 도 8을 참조하여 후술한다.
맵핑 관리부(230)는, 제2 맵 세그먼트 및 제2 물리 슬롯 정보 간의 맵핑 관계가 무효이면, 제2 맵 세그먼트 및 제2 물리 슬롯 정보를 삭제한 뒤 제1 맵 세그먼트 및 제1 물리 슬롯 정보를 트리 슬롯에 저장할 수 있다.
제1 맵 세그먼트, 제1 물리 슬롯 정보, 및 트리 슬롯 정보가 맵핑 관리부(230)에 수신될 때, 트리 슬롯 정보에 의해 지시되는 트리 슬롯 번호를 갖는 트리 슬롯이 비어 있을 수 있다. 이 경우, 맵핑 관리부(230)는 즉시 제1 맵 세그먼트 및 제1 물리 슬롯 정보를 그 트리 슬롯에 저장할 수 있다.
맵핑 관리부(230)는 타겟 트리 슬롯 정보를 수신할 수 있다. 맵핑 관리부(230)는 타겟 트리 슬롯 정보를 기초로 타겟 트리 슬롯에 저장된 타겟 맵 세그먼트 및 타겟 물리 슬롯의 맵핑 관계를 무효로 처리할 수 있다. 이에 대한 구체적인 설명은 도 8을 참조하여 후술한다.
맵핑 관리부(230)는, 제1 맵 세그먼트 및 제1 물리 슬롯 정보가 맵 트리(231) 및 해시 테이블(232)에 저장되면, 완료 응답을 맵 캐싱 제어부(210)에 제공할 수 있다.
도 7은 프리 트리 슬롯을 확보하는 실시 예를 설명하기 위한 도면이다.
도 7을 참조하면, 프리 트리 슬롯 관리부(221)는 맵 캐싱 제어부(210)로부터 슬롯 할당 요청(NS_REQ) 및 새로운 맵 세그먼트인 맵 세그먼트 x(SEG#x)를 수신할 수 있다. 맵 세그먼트 x(SEG#x)는 도 6을 참조하여 전술한 제1 맵 세그먼트일 수 있다.
프리 트리 슬롯 관리부(221)는 프리 트리 슬롯 정보를 미리 저장하고 있는지 여부를 판단할 수 있다. 구체적으로, 프리 트리 슬롯 관리부(221)는 프리 트리 슬롯 정보가 프리 슬롯 큐(미도시)에 저장되어 있는지 여부를 확인할 수 있다.
프리 트리 슬롯 정보가 프리 슬롯 큐에 저장되어 있지 않는 경우, 프리 트리 슬롯 관리부(221)는 타겟 트리 슬롯 요청(TS_REQ)을 슬롯 할당 제어부(222)에 제공할 수 있다.
타겟 트리 슬롯 요청(TS_REQ)은 맵핑 관계를 무효로 처리할 타겟 트리 슬롯을 나타내는 타겟 트리 슬롯 정보를 제공할 것을 요청하는 신호일 수 있다.
슬롯 할당 제어부(222)는 타겟 트리 슬롯 요청(TS_REQ)에 응답하여 타겟 트리 슬롯 정보(TTS)를 프리 트리 슬롯 관리부(221)에 제공할 수 있다. 구체적으로, 슬롯 할당 제어부(222)는 물리 슬롯과 트리 슬롯 간의 맵핑 정보를 포함하는 맵핑 테이블(미도시)을 참조하여 맵 어드레스가 삭제될 물리 슬롯에 대응되는 트리 슬롯을 타겟 트리 슬롯으로 결정하고, 타겟 트리 슬롯에 대한 타겟 트리 슬롯 정보(TTS)를 프리 트리 슬롯 관리부(221)에 제공할 수 있다. 맵 어드레스가 삭제될 물리 슬롯은 FIFO 정책 등에 의해 결정될 수 있다.
프리 트리 슬롯 관리부(221)는 타겟 트리 슬롯 정보(TTS)를 맵핑 관리부(230)에 제공할 수 있다.
도 8은 트리 슬롯에 저장된 맵 세그먼트와 물리 슬롯 정보 간의 맵핑 관계를 무효로 처리하는 실시 예를 설명하기 위한 도면이다.
도 8에 도시된 실시 예를 설명함에 있어서, 타겟 트리 슬롯은 트리 슬롯 7(TS#7)이고, 타겟 트리 슬롯에 저장된 타겟 맵 세그먼트는 제2 맵 세그먼트이고, 제2 맵 세그먼트는 도 5를 참조하여 전술한 맵 세그먼트 3(SEG#3)이며, 제2 맵 세그먼트가 저장된 물리 슬롯은 도 5를 참조하여 전술한 맵 세그먼트 3(SEG#3)가 저장된 물리 슬롯 3(PS#3)인 것으로 가정한다.
도 7 및 도 8을 참조하면, 맵핑 관리부(230)는 맵 트리(231) 및 해시 테이블(232)을 포함할 수 있다.
맵 트리(231)는 복수의 트리 슬롯들(TS#1~TS#7)을 포함하고, 맵 트리(231)의 트리 슬롯의 개수는 도 8에 도시된 바와 같이 7개일 수 있으나, 이에 한정되는 것은 아니다.
맵 트리(231)의 복수의 트리 슬롯들(TS#1~TS#7) 중 가장 최상위 레벨에 배치된 트리 슬롯은 “루트(root)”로 정의될 수 있다. 예를 들면, 맵 트리(231)의 복수의 트리 슬롯들(TS#1~TS#7) 중 트리 슬롯 1(TS#1)이 루트일 수 있다.
맵 트리(231)의 복수의 트리 슬롯들(TS#1~TS#7) 중 가장 최하위 레벨에 배치된 트리 슬롯은 “리프(leaf)”로 정의될 수 있다. 예를 들면, 맵 트리(231)의 복수의 트리 슬롯들(TS#1~TS#7) 중 트리 슬롯 4(TS#4), 트리 슬롯 5(TS#5), 트리 슬롯 6(TS#6), 트리 슬롯 7(TS#7)이 리프일 수 있다.
맵 트리(231)의 복수의 트리 슬롯들(TS#1~TS#7) 중 리프를 제외한 나머지 트리 슬롯들(TS#1, TS#2, TS#3)은 1개 이상의 가지(branch)를 포함할 수 있다. 예를 들면, 트리 슬롯 3(TS#3)은 제1 가지(또는 왼쪽 가지) 및 제2 가지(또는 오른쪽 가지)를 포함할 수 있다. 트리 슬롯 6(TS#6)은 트리 슬롯 3(TS#3)의 제1 가지에 연결될 수 있다. 트리 슬롯 6(TS#6) 및 트리 슬롯 7(TS#7)은 트리 슬롯 3(TS#3)의 자식 노드일 수 있다.
트리 슬롯 3(TS#3)은 제1 가지(또는 왼쪽 가지) 및 제2 가지(또는 오른쪽 가지)를 포함할 수 있다. 트리 슬롯 6(TS#6)은 트리 슬롯 3(TS#3)의 제1 가지에 연결될 수 있다. 트리 슬롯 7(TS#7)은 트리 슬롯 3(TS#3)의 제2 가지에 연결될 수 있다.
해시 테이블(232)은 복수의 해시 슬롯들(HS#1~HS#3)을 포함하며, 키(미도시)가 해시 함수에 입력됨으로써 생성된 값이 복수의 해시 슬롯들(HS#1~HS#3)마다 저장될 수 있다.
일 실시 예에서, 해시 테이블(232)에 저장되는 값은 맵 트리(231)에 가장 최근에 저장된 맵 어드레스 및 물리 슬롯 정보일 수 있다.
일 실시 예에서, 맵핑 관리부(230)는 타겟 트리 슬롯 정보(TTS)를 기초로 타겟 트리 슬롯에 저장된 타겟 맵 세그먼트 및 타겟 물리 슬롯의 맵핑 관계를 무효로 처리할 수 있다.
예를 들면, 맵핑 관리부(230)는 타겟 트리 슬롯 정보(TTS)를 수신하고, 타겟 트리 슬롯 정보(TTS)로부터 타겟 트리 슬롯이 트리 슬롯 7(TS#7)인 것을 확인할 수 있다. 트리 슬롯 7(TS#7)에는 제2 맵 세그먼트인 맵 세그먼트 3(SEG#3)와 물리 슬롯 정보가 포함되어 있으며, 트리 슬롯 7(TS#7)에 저장된 물리 슬롯 정보는 물리 슬롯 3(PS#3)의 물리 슬롯 번호를 나타내는 정보일 수 있다. 맵핑 관리부(230)는 트리 슬롯 7(TS#7)에 저장된 물리 슬롯 3(PS#3)의 물리 슬롯 번호를 무효 정보(ff)로 처리할 수 있다.
맵 세그먼트 3(SEG#3)와 무효 정보(ff)를 포함하는 트리 슬롯 7(TS#7)은 프리 트리 슬롯에 해당될 수 있다. 이 경우, 프리 트리 슬롯 관리부(221)는 트리 슬롯 7(TS#7)을 나타내는 프리 트리 슬롯 정보를 저장할 수 있다.
전술한 바에 의하면, 타겟 트리 슬롯에 저장된 맵 세그먼트와 물리 슬롯 정보가 삭제되는 대신, 타겟 트리 슬롯에 저장된 맵 세그먼트와 물리 슬롯 정보 간의 맵핑 관계가 무효로 처리됨으로써, 리드 동작이 수행되는데 걸리는 시간이 삭제 동작에 의해 지연되는 것을 방지하는 효과가 있다.
도 9는 프리 트리 슬롯에 맵 세그먼트, 물리 슬롯 정보, 및 트리 슬롯 정보를 제공하는 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 프리 트리 슬롯 관리부(221)는 맵 캐싱 제어부(210)로부터 슬롯 할당 요청(NS_REQ) 및 새로운 맵 세그먼트인 맵 세그먼트 x(SEG#x)를 수신할 수 있다. 맵 세그먼트 x(SEG#x)는 도 6을 참조하여 전술한 제1 맵 세그먼트일 수 있다.
프리 트리 슬롯 관리부(221)는 프리 트리 슬롯 정보가 프리 슬롯 큐에 저장되어 있는지 여부를 확인할 수 있다.
프리 트리 슬롯 정보는 도 7 및 도 8을 참조하여 전술한 바와 같이 생성될 수 있다. 또는 프리 트리 슬롯 정보는 미리 저장될 수 있다. 또는 프리 트리 슬롯 정보는 도 12를 참조하여 후술하는 바와 같이 릴리즈 요청에 따른 릴리즈 동작이 수행된 후에 생성될 수 있다.
프리 트리 슬롯 정보가 프리 슬롯 큐에 저장된 경우, 프리 트리 슬롯 관리부(221)는 저장된 프리 트리 슬롯 정보(FTS)를 슬롯 할당 제어부(222)에 제공할 수 있다.
슬롯 할당 제어부(222)는 프리 트리 슬롯 정보(FTS)을 수신할 수 있다. 슬롯 할당 제어부(222)는 프리 트리 슬롯 정보(FTS)로부터 프리 트리 슬롯을 확인할 수 있다. 슬롯 할당 제어부(222)는 프리 트리 슬롯에 대응되는 물리 슬롯을 할당할 수 있다. 슬롯 할당 제어부(222)는 할당된 물리 슬롯의 물리 슬롯 번호를 나타내는 물리 슬롯 정보(PS)를 프리 트리 슬롯 관리부(221)에 제공할 수 있다. 물리 슬롯 정보(PS)는 도 6을 참조하여 전술한 제1 물리 슬롯 정보일 수 있다.
프리 트리 슬롯 관리부(221)는 물리 슬롯 정보(PS)를 수신할 수 있다. 프리 트리 슬롯 관리부(221)는 프리 트리 슬롯 정보(FTS)를 트리 슬롯 정보로 맵핑 관리부(230)에 제공할 수 있다. 그리고, 프리 트리 슬롯 관리부(221)는 맵 세그먼트 x(SEG#x), 물리 슬롯 정보(PS)를 프리 트리 슬롯 정보(FTS)과 함께 맵핑 관리부(230)에 제공할 수 있다.
일 실시 예에서, 프리 트리 슬롯 정보(FTS)는, 도 8을 참조하여 예를 들면, 트리 슬롯 7(TS#7)을 나타내는 정보일 수 있다. 즉, 프리 트리 슬롯 정보(FTS)는 도 7 및 도 8을 참조하여 전술한 타겟 트리 슬롯 정보(TTS)일 수 있다. 이 경우, 프리 트리 슬롯 관리부(221)는, 타겟 트리 슬롯에 저장된 타겟 맵 세그먼트 및 타겟 물리 슬롯의 맵핑 관계가 무효로 처리된 이후에, 타겟 트리 슬롯 정보(TTS)를 슬롯 할당 제어부(222)에 제공할 수 있다. 슬롯 할당 제어부(222)는 타겟 트리 슬롯 정보(TTS)에 응답하여 제1 물리 슬롯 정보를 프리 트리 슬롯 관리부(221)에 제공할 수 있다. 프리 트리 슬롯 관리부(221)는 슬롯 할당 제어부(222)로부터 제공된 제1 물리 슬롯 정보를 맵핑 관리부(230)에 제공하고, 타겟 트리 슬롯 정보(TTS)(또는 프리 트리 슬롯 정보(FTS)) 및 제1 맵 세그먼트를 맵핑 관리부(230)에 제공할 수 있다.
도 10은 맵 세그먼트와 물리 슬롯 정보를 저장하는 실시 예를 설명하기 위한 도면이다.
도 10에 도시된 실시 예를 설명함에 있어서, 프리 트리 슬롯은 트리 슬롯 7(TS#7)이고, 새로운 맵 세그먼트(예를 들면, 제1 맵 세그먼트)는 맵 세그먼트 10(SEG#10)이고, 물리 슬롯 정보(PS)는 제1 물리 슬롯 정보로서 물리 슬롯 3(PS#3)을 나타내는 정보이며, 프리 트리 슬롯에 저장된 맵 세그먼트는 제2 맵 세그먼트이고, 제2 맵 세그먼트는 맵 세그먼트 3(SEG#3)이며, 무효 정보(ff)가 프리 트리 슬롯에 저장된 것으로 가정한다.
도 9 및 도 10을 참조하면, 일 실시 예에서, 맵핑 관리부(230)는 프리 트리 슬롯 정보(FTS), 물리 슬롯 정보(PS) 및 맵 세그먼트 10(SEG#10)을 수신할 수 있다. 맵핑 관리부(230)는 프리 트리 슬롯 정보(FTS)로부터 프리 트리 슬롯이 트리 슬롯 7(TS#7)인 것을 확인할 수 있다.
맵핑 관리부(230)는 맵 트리(231)의 트리 슬롯 7(TS#7)에 저장된 맵 세그먼트 3(SEG#3) 및 무효 정보(ff)를 삭제할 수 있다. 맵 트리(231)의 트리 슬롯 7(TS#7)에 저장된 맵 세그먼트 3(SEG#3) 및 무효 정보(ff)가 삭제된 뒤, 맵핑 관리부(230)는 맵 세그먼트 10(SEG#10) 및 물리 슬롯 정보(PS)를 맵 트리(231)의 트리 슬롯 7(TS#7)에 저장할 수 있다.
맵 세그먼트 10(SEG#10) 및 물리 슬롯 정보(PS)는 맵 트리(231)에 최근에 저장된 맵 세그먼트 및 물리 슬롯 정보일 수 있다. 이 경우, 맵핑 관리부(230)는 맵 세그먼트 10(SEG#10) 및 물리 슬롯 정보(PS)를 해시 테이블(232)에 저장할 수 있다. 맵 세그먼트 10(SEG#10) 및 물리 슬롯 정보(PS)는, 예를 들면, 해시 테이블(232)의 해시 슬롯 1(HS#1)에 저장될 수 있다. 하지만, 이에 한정되는 것은 아니다.
맵 세그먼트 10(SEG#10) 및 물리 슬롯 정보(PS)가 해시 테이블(232)에 저장되면, 맵핑 관리부(230)는 완료 응답을 맵 캐싱 제어부(210)에 제공할 수 있다.
맵 캐싱 제어부(210)는 맵핑 관리부(230)에 저장된 맵 트리(231) 및 해시 테이블(232)을 검색하여 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 획득할 수 있다.
도 11은 호스트로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 맵핑 관리부에서 검색하는 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 맵 캐싱 제어부(210)는 호스트(400)의 리드 요청에 응답하여, 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 맵핑 관리부(230)에서 검색할 수 있다. 그리고, 맵 캐싱 제어부(210)는 검색된 물리 어드레스와 검색된 물리 어드레스에 대한 리드 동작을 수행할 것을 지시하는 리드 커맨드를 비휘발성 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 맵 캐싱 제어부(210)는 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 해시 테이블(232)에서 1차적으로 검색할 수 있다. 해시 테이블(232)에는 가장 최근에 로드된 맵 세그먼트 및 물리 슬롯 정보가 저장될 수 있다. 구체적으로, 맵 캐싱 제어부(210)는 호스트(400)로부터 제공된 논리 어드레스를 키로서 해시 테이블(232)의 해시 함수에 입력할 수 있다. 맵 캐싱 제어부(210)는 호스트(400)로부터 제공된 논리 어드레스에 대응되는 해시를 획득할 수 있다. 맵 캐싱 제어부(210)는 호스트(400)로부터 제공된 논리 어드레스가 포함된 맵 세그먼트가 해시에 대응되는 해시 슬롯에 저장되어 있는지 확인할 수 있다.
일 실시 예에서, 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스가 해시 테이블(232)에서 검색되지 않으면, 맵 캐싱 제어부(210)는 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 맵 트리(231)에서 2차적으로 검색할 수 있다.
맵 트리(231)의 부모 노드의 제1 가지에 연결된 자식 노드에 저장된 맵 세그먼트의 번호가 부모 노드에 저장된 저장된 맵 세그먼트의 번호보다 작을 수 있다. 맵 트리(231)의 부모 노드의 제2 가지에 연결된 자식 노드에 저장된 맵 세그먼트의 번호가 부모 노드에 저장된 저장된 맵 세그먼트의 번호보다 클 수 있다. 예를 들면, 트리 슬롯 1(TS#1)에 저장된 맵 세그먼트의 번호는 트리 슬롯 2(TS#2)에 저장된 맵 세그먼트의 번호보다 크고 트리 슬롯 3(TS#3)에 저장된 맵 세그먼트의 번호보다 작을 수 있다. 다른 예를 들면, 트리 슬롯 3(TS#3)에 저장된 맵 세그먼트의 번호는 트리 슬롯 6(TS#6)에 저장된 맵 세그먼트의 번호보다 크고, 트리 슬롯 7(TS#7)에 저장된 맵 세그먼트 10(SEG#10)의 번호(예를 들어, 10)보다 작을 수 있다.
구체적으로, 맵 캐싱 제어부(210)는 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스가 트리 슬롯 1(TS#1)에 저장된 맵 세그먼트에 포함되는지 여부를 확인할 수 있다.
호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스가 트리 슬롯 1(TS#1)에 저장된 맵 세그먼트에 포함되지 않으면, 맵 캐싱 제어부(210)는, 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스가 트리 슬롯 2(TS#2)에 저장된 맵 세그먼트 또는 트리 슬롯 3(TS#3)에 저장된 맵 세그먼트에 포함되는지 여부를 확인할 수 있다. 호스트(400)로부터 제공된 논리 어드레스와 물리 어드레스 간의 맵핑 정보를 포함하는 맵 세그먼트의 번호가 트리 슬롯 1(TS#1)에 저장된 맵 세그먼트의 번호보다 작으면, 맵 캐싱 제어부(210)는 트리 슬롯 2(TS#2)을 검색하고 트리 슬롯 3(TS#3), 트리 슬롯 6(TS#6), 및 트리 슬롯 7(TS#7)에 대한 검색 동작을 생략할 수 있다. 호스트(400)로부터 제공된 논리 어드레스와 물리 어드레스 간의 맵핑 정보를 포함하는 맵 세그먼트의 번호가 트리 슬롯 1(TS#1)에 저장된 맵 세그먼트의 번호보다 크면, 맵 캐싱 제어부(210)는 트리 슬롯 3(TS#3)을 검색하고 트리 슬롯 2(TS#2), 트리 슬롯 4(TS#4), 및 트리 슬롯 5(TS#5)에 대한 검색 동작을 생략할 수 있다.
호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스가 해시 테이블(232) 및 맵 트리(231)에서 검색되지 않으면, 맵 캐싱 제어부(210)는, 논리 어드레스와 물리 어드레스 간의 맵핑 정보를 포함하는 새로운 맵 세그먼트를 획득하도록 비휘발성 메모리 장치(100)를 제어할 수 있다.
전술한 바에 의하면, 검색 속도가 상대적으로 빠른 해시 테이블과 해시 충돌이 발생하지 않는 맵 트리를 이용해 호스트(400)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 획득함으로써, 리드 동작의 성능이 향상되는 효과가 있다.
도 12는 트리 슬롯에 저장된 맵 세그먼트와 물리 슬롯 정보를 릴리즈하는 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 맵 캐싱 제어부(210)는 릴리즈 요청(REL_REQ)을 생성할 수 있다. 릴리즈 요청(REL_REQ)은 물리 슬롯에 저장된 맵 세그먼트를 릴리즈할 것을 요청하는 신호일 수 있다. 맵 캐싱 제어부(210)는 릴리즈 요청(REL_REQ)을 맵 버퍼 관리부(220)에 제공할 수 있다.
맵 버퍼 관리부(220)는 릴리즈 요청(REL_REQ)에 응답하여 맵핑 관계를 무효로 처리할 타겟 트리 슬롯을 나타내는 타겟 트리 슬롯 정보를 맵핑 관리부(230)에 제공할 수 있다. 구체적으로, 프리 트리 슬롯 관리부(221)는 맵 캐싱 제어부(210)로부터 릴리즈 요청(REL_REQ)을 수신할 수 있다. 프리 트리 슬롯 관리부(221)는 맵핑 관계를 무효로 처리할 타겟 슬롯의 개수를 나타내는 정보인 개수 정보(NUM)를 슬롯 할당 제어부(222)에 제공할 수 있다. 슬롯 할당 제어부(222)는 개수 정보(NUM)에 응답하여 타겟 트리 슬롯 정보(TTS)를 프리 트리 슬롯 관리부(221)에 제공할 수 있다. 이 경우, 타겟 트리 슬롯 정보(TTS)는 타겟 트리 슬롯의 트리 슬롯 번호를 나타낼 수 있으며, 타겟 트리 슬롯의 개수가 복수인 경우, 각 타겟 트리 슬롯의 트리 슬롯 번호를 모두 나타낼 수 있다.
프리 트리 슬롯 관리부(221)는 타겟 트리 슬롯 정보(TTS)를 맵핑 관리부(230)에 제공할 수 있다.
맵핑 관리부(230)는 타겟 트리 슬롯 정보(TTS)를 기초로 타겟 트리 슬롯에 저장된 타겟 맵 세그먼트 및 타겟 물리 슬롯의 맵핑 관계를 무효로 처리할 수 있다. 이에 대한 설명은 도 7 및 도 8을 참조하여 전술한 바와 같다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 13을 참조하면, 맵 캐싱 제어부(210)는 슬롯 할당 요청(NS_REQ) 및 새로운 맵 세그먼트(예를 들면, 맵 세그먼트 x(SEG#x))를 맵 버퍼 관리부(220)에 제공한다(S110). 이에 대한 설명은 도 7 또는 도 9를 참조하여 전술한 바와 같다.
맵 버퍼 관리부(220)는 맵핑 관리부(230)에 포함된 맵 트리(231)의 복수의 트리 슬롯들 중 프리 트리 슬롯이 존재하는지 여부를 확인한다(S120). 이에 대한 설명은 도 7을 참조하여 전술한 바와 같다.
프리 트리 슬롯이 존재하지 않으면(S120, 아니오), 맵 버퍼 관리부(220)는 언링크할 트리 슬롯을 나타내는 트리 슬롯 정보를 맵핑 관리부(230)에 제공한다(S130). 언링크할 트리 슬롯을 나타내는 트리 슬롯 정보는 도 7 또는 도 12를 참조하여 전술한 타겟 트리 슬롯 정보(TTS)일 수 있다.
맵핑 관리부(230)는 언링크할 트리 슬롯을 나타내는 트리 슬롯 정보를 이용하여 해당 트리 슬롯을 언링크한다(S140). 트리 슬롯을 언링크하는 것은 전술한 트리 슬롯에 저장된 맵 세그먼트와 물리 슬롯 정보(PS) 간의 맵핑 관계를 무효로 처리하는 것일 수 있다. 트리 슬롯을 언링크하는 것은, 예를 들면, 물리 슬롯 정보(PS)를 무효 정보(ff)로 변경하는 것일 수 있다. 단계 S140 이후에 단계 S150이 수행된다.
프리 트리 슬롯이 존재하면(S120, 예), 맵 버퍼 관리부(220)는 새로운 맵 세그먼트, 프리 트리 슬롯 정보(FTS), 및 물리 슬롯 정보(PS)를 맵핑 관리부(230)에 제공한다(S150). 이에 대한 설명은 도 9를 참조하여 전술한 바와 같다.
맵핑 관리부(230)는 맵 트리(231)에서 언링크된 트리 슬롯에 저장된 올드 맵 세그먼트 및 물리 슬롯 정보(PS)를 삭제한다(S160). 예를 들면, 맵핑 관리부(230)는 프리 트리 슬롯 정보(FTS)로부터 획득된 프리 트리 슬롯에 저장된 맵 세그먼트와 무효 정보(ff)를 삭제할 수 있다. 이에 대한 설명은 도 10을 참조하여 전술한 바와 같다.
맵핑 관리부(230)는 새로운 맵 세그먼트 및 물리 슬롯 정보(PS)를 맵 트리(231)에 저장하고(S170), 새로운 맵 세그먼트 및 물리 슬롯 정보(PS)를 해시 테이블(232)에 저장한다(S180). 이에 대한 설명은 도 10을 참조하여 전술한 바와 같다.
맵핑 관리부(230)는 완료 응답을 맵 캐싱 제어부(210)에 제공한다(S190).
도 14는 다른 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 컨트롤러(200)는 프로세서(201), RAM(202), 에러 정정 회로(203), 호스트 인터페이스(204), ROM(205), 및 플래시 인터페이스(206)를 포함할 수 있다.
프로세서(201)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다.
RAM(202)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, RAM(202)은 버퍼 메모리일 수 있다.
에러 정정 회로(203)는 비휘발성 메모리 장치(100)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성할 수 있다.
에러 정정 회로(203)는, 비휘발성 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트(미도시)는 비휘발성 메모리 장치(100)에 저장될 수 있다.
에러 정정 회로(203)는, 비휘발성 메모리 장치(100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 에러 정정 회로(203)는 패리티(parity)를 사용하여 에러를 정정할 수 있다.
예를 들면, 에러 정정 회로(203)는 LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
에러 정정 회로(203)는 프로그램 동작에서 비휘발성 메모리 장치(100)로 프로그램될 데이터의 에러 정정 코드 값을 계산할 수 있다.
에러 정정 회로(203)는 리드 동작에서 비휘발성 메모리 장치(100)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행할 수 있다.
에러 정정 회로(203)는 페일된 데이터의 복원 동작에서 비휘발성 메모리 장치(100)로부터 복원된 데이터의 에러 정정 동작을 수행할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(204)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
ROM(205)은, 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(206)를 통해 비휘발성 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(206)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 비휘발성 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수도 있다.
플래시 인터페이스(206)는, 예를 들어 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15를 참조하면, 메모리 카드 시스템(2000)은 메모리 장치(2100), 메모리 컨트롤러(2200), 및 커넥터(2300)를 포함한다.
예시적으로, 메모리 장치(2100)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Transfer Torque Magnetoresistive RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2200)는 메모리 장치(2100)와 연결된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2200)는 메모리 장치(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100) 및 호스트(400) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 제어하기 위한 펌웨어를 구동하도록 구성된다. 메모리 컨트롤러(2200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2200)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트(400))와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2200)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(2100) 및 메모리 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드, 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 16을 참조하면, SSD 시스템은 호스트(400) 및 SSD(3000)를 포함한다.
SSD(3000)는 신호 커넥터(3001)를 통해 호스트(400)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3000)는 SSD 컨트롤러(3200), 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n), 보조 전원 장치(3300), 및 버퍼 메모리(3400)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3200)는 호스트(400)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(400) 및 SSD(3000)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3300)는 전원 커넥터(3002)를 통해 호스트(400)와 연결된다. 보조 전원 장치(3300)는 호스트(400)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3300)는 호스트(400)로부터의 전원 공급이 원활하지 않을 경우, SSD(3000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3300)는 SSD(3000) 내에 위치할 수도 있고, SSD(3000) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3300)는 메인 보드에 위치하며, SSD(3000)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3400)는 데이터를 임시 저장할 수 있다. 예를 들어, 버퍼 메모리(3400)는 호스트(400)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 맵핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3400)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 17을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(1000)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 비휘발성 메모리 장치(100)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
100: 비휘발성 메모리 장치
200: 메모리 컨트롤러
210: 맵 캐싱 제어부
220: 맵 버퍼 관리부
230: 맵핑 관리부
300: 휘발성 메모리 장치
310: 읽기/쓰기 버퍼
320: 맵 버퍼
400: 호스트
1000: 저장 장치

Claims (20)

  1. 제1 논리 어드레스와 제1 물리 어드레스 간의 맵핑 정보를 포함하는 제1 맵 세그먼트를 휘발성 메모리 장치에 저장하는 메모리 컨트롤러에 있어서,
    복수의 물리 슬롯들 중 상기 제1 맵 세그먼트가 저장될 물리 슬롯을 할당하도록 슬롯 할당 요청을 생성하는 맵 캐싱 제어부;
    상기 슬롯 할당 요청에 응답하여, 상기 제1 맵 세그먼트, 상기 물리 슬롯을 나타내는 제1 물리 슬롯 정보, 및 상기 제1 맵 세그먼트에 대응되는 트리 슬롯을 나타내는 트리 슬롯 정보를 출력하는 맵 버퍼 관리부; 및
    복수의 트리 슬롯들을 포함하는 맵 트리를 포함하고, 상기 트리 슬롯 정보에 기초하여 상기 복수의 트리 슬롯들 중 상기 트리 슬롯에 상기 제1 맵 세그먼트 및 상기 제1 물리 슬롯 정보를 저장하는 맵핑 관리부;를 포함하되,
    상기 맵핑 관리부는,
    제2 맵 세그먼트 및 상기 제2 맵 세그먼트가 저장된 물리 슬롯을 나타내는 제2 물리 슬롯 정보가 상기 트리 슬롯에 저장되어 있으면, 상기 제2 맵 세그먼트 및 상기 제2 물리 슬롯 정보를 삭제한 뒤 상기 제1 맵 세그먼트 및 상기 제1 물리 슬롯 정보를 상기 트리 슬롯에 저장하고,
    상기 트리 슬롯에 저장된 상기 제2 맵 세그먼트 및 제2 물리 슬롯 정보 중 적어도 하나는 무효인 메모리 컨트롤러.
  2. 제1 항에 있어서,
    상기 맵 버퍼 관리부는,
    상기 복수의 트리 슬롯들 중 프리 트리 슬롯을 나타내는 프리 트리 슬롯 정보가 저장되어 있는지 여부에 따라 상기 프리 트리 슬롯 정보를 상기 트리 슬롯 정보로 상기 맵핑 관리부에 제공하는 프리 트리 슬롯 관리부; 및
    상기 제1 물리 슬롯 정보를 상기 프리 트리 슬롯 관리부에 제공하는 슬롯 할당 제어부를 포함하고,
    상기 프리 트리 슬롯은,
    맵 세그먼트와 상기 맵 세그먼트와의 맵핑 관계가 무효인 물리 슬롯 정보가 저장된 트리 슬롯 또는 비어 있는 트리 슬롯인 메모리 컨트롤러.
  3. 제2 항에 있어서,
    상기 프리 트리 슬롯 관리부는,
    프리 트리 슬롯 정보가 저장되어 있으면, 상기 프리 트리 슬롯 정보를 상기 슬롯 할당 제어부에 제공하고,
    상기 슬롯 할당 제어부로부터 제공된 상기 제1 물리 슬롯 정보를 상기 맵핑 관리부에 제공하고,
    상기 제1 맵 세그먼트를 상기 맵핑 관리부에 제공하고,
    상기 프리 트리 슬롯은,
    상기 제2 맵 세그먼트 및 상기 제2 물리 슬롯 정보가 저장된 트리 슬롯인 메모리 컨트롤러.
  4. 제2 항에 있어서,
    상기 프리 트리 슬롯 관리부는,
    프리 트리 슬롯 정보가 저장되어 있지 않으면, 상기 맵핑 관계를 무효로 처리할 타겟 트리 슬롯을 나타내는 타겟 트리 슬롯 정보를 제공할 것을 요청하는 타겟 트리 슬롯 요청을 상기 슬롯 할당 제어부에 제공하고,
    상기 슬롯 할당 제어부로부터 제공된 상기 타겟 트리 슬롯 정보를 상기 프리 트리 슬롯 정보로 저장하고,
    저장된 상기 타겟 트리 슬롯 정보를 상기 맵핑 관리부에 제공하는 메모리 컨트롤러.
  5. 제4 항에 있어서,
    상기 맵핑 관리부는,
    상기 타겟 트리 슬롯 정보를 기초로 상기 타겟 트리 슬롯에 저장된 타겟 맵 세그먼트 및 타겟 물리 슬롯의 맵핑 관계를 무효로 처리하는 메모리 컨트롤러.
  6. 제5 항에 있어서,
    상기 프리 트리 슬롯 관리부는,
    상기 타겟 트리 슬롯에 저장된 타겟 맵 세그먼트 및 타겟 물리 슬롯의 맵핑 관계가 무효로 처리된 이후에, 상기 저장된 타겟 트리 슬롯 정보를 상기 프리 트리 슬롯 정보로 상기 슬롯 할당 제어부에 제공하고,
    상기 슬롯 할당 제어부로부터 제공된 상기 제1 물리 슬롯 정보를 상기 맵핑 관리부에 제공하고,
    상기 저장된 타겟 트리 슬롯 정보를 상기 트리 슬롯 정보로 상기 맵핑 관리부에 제공하고,
    상기 제1 맵 세그먼트를 상기 맵핑 관리부에 제공하고,
    상기 타겟 맵 세그먼트는,
    상기 제2 맵 세그먼트인 메모리 컨트롤러.
  7. 제1 항에 있어서,
    상기 맵핑 관리부는,
    해시 테이블을 더 포함하고,
    상기 트리 슬롯에 저장된 상기 제1 맵 세그먼트 및 상기 제1 물리 슬롯 정보를 상기 해시 테이블에 저장하는 메모리 컨트롤러.
  8. 제7 항에 있어서,
    상기 해시 테이블은,
    가장 최근에 로드된 맵 세그먼트 및 상기 가장 최근에 로드된 맵 세그먼트가 저장된 물리 슬롯을 나타내는 물리 슬롯 정보를 저장하는 메모리 컨트롤러.
  9. 제7 항에 있어서,
    상기 맵핑 관리부는,
    상기 제1 맵 세그먼트 및 상기 제1 물리 슬롯 정보가 상기 해시 테이블에 저장되면, 완료 응답을 상기 맵 캐싱 제어부에 제공하는 메모리 컨트롤러.
  10. 제1 항에 있어서,
    상기 맵 캐싱 제어부는,
    물리 슬롯에 저장된 맵 세그먼트를 릴리즈할 것을 요청하는 릴리즈 요청을 생성하고,
    상기 맵 버퍼 관리부는,
    맵핑 관계를 무효로 처리할 타겟 트리 슬롯을 나타내는 타겟 트리 슬롯 정보를 상기 맵핑 관리부에 제공하고,
    상기 맵핑 관리부는,
    상기 타겟 트리 슬롯 정보를 기초로 상기 타겟 트리 슬롯에 저장된 타겟 맵 세그먼트 및 타겟 물리 슬롯의 맵핑 관계를 무효로 처리하고,
    상기 타겟 맵 세그먼트는,
    상기 제2 맵 세그먼트인 메모리 컨트롤러.
  11. 비휘발성 메모리 장치에 저장된 복수의 맵 세그먼트들 중 일부 맵 세그먼트들을 휘발성 메모리 장치에 포함된 복수의 물리 슬롯들에 임시 저장하는 메모리 컨트롤러에 있어서,
    상기 일부 맵 세그먼트들과 상기 일부 맵 세그먼트들이 저장된 상기 복수의 물리 슬롯들을 나타내는 물리 슬롯 정보를 저장하는 복수의 트리 슬롯들을 포함하는 맵 트리와, 상기 일부 맵 세그먼트들 중 상기 맵 트리에 가장 최근에 저장된 적어도 하나의 맵 세그먼트와 상기 적어도 하나의 맵 세그먼트가 저장된 물리 슬롯을 나타내는 물리 슬롯 정보를 저장하는 해시 테이블을 포함하는 맵핑 관리부; 및
    호스트로부터 제공된 리드 요청에 응답하여, 상기 호스트로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 상기 맵핑 관리부에서 검색하고, 검색된 물리 어드레스와 상기 검색된 물리 어드레스에 대한 리드 동작을 수행할 것을 지시하는 리드 커맨드를 상기 비휘발성 메모리 장치에 제공하는 맵 캐싱 제어부를 포함하고,
    상기 복수의 맵 세그먼트들은,
    논리 어드레스와 물리 어드레스 간의 맵핑 정보를 포함하는 메모리 컨트롤러.
  12. 제11 항에 있어서,
    상기 맵 트리는,
    제1 맵 세그먼트와 상기 제1 맵 세그먼트가 저장된 물리 슬롯을 나타내는 제1 물리 슬롯 정보를 저장하는 제1 트리 슬롯;
    상기 제1 트리 슬롯의 제1 가지에 연결되고, 상기 제1 맵 세그먼트의 번호보다 작은 번호를 갖는 제2 맵 세그먼트 및 상기 제2 맵 세그먼트가 저장된 물리 슬롯을 나타내는 제2 물리 슬롯 정보를 저장하는 제2 트리 슬롯; 및
    상기 제1 트리 슬롯의 제2 가지에 연결되고, 상기 제1 맵 세그먼트의 번호보다 큰 번호를 갖는 제3 맵 세그먼트 및 상기 제3 맵 세그먼트가 저장된 물리 슬롯을 나타내는 제3 물리 슬롯 정보를 저장하는 제3 트리 슬롯을 포함하는 메모리 컨트롤러.
  13. 제12 항에 있어서,
    상기 맵 캐싱 제어부는,
    상기 논리 어드레스에 대응되는 상기 물리 어드레스가 상기 제1 맵 세그먼트에 포함되는지 여부를 확인하고,
    상기 논리 어드레스에 대응되는 상기 물리 어드레스가 상기 제1 맵 세그먼트에 포함되지 않으면, 상기 논리 어드레스에 대응되는 상기 물리 어드레스가 상기 제2 맵 세그먼트 또는 상기 제3 맵 세그먼트에 포함되는지 여부를 확인하는 메모리 컨트롤러.
  14. 제11 항에 있어서,
    상기 맵 캐싱 제어부는,
    상기 논리 어드레스에 대응되는 상기 물리 어드레스를 상기 해시 테이블에서 검색하고,
    상기 논리 어드레스에 대응되는 상기 물리 어드레스가 상기 해시 테이블에서 검색되지 않으면, 상기 논리 어드레스에 대응되는 상기 물리 어드레스를 상기 맵 트리에서 검색하는 메모리 컨트롤러.
  15. 제14 항에 있어서,
    상기 맵 캐싱 제어부는,
    상기 논리 어드레스에 대응되는 상기 물리 어드레스가 상기 해시 테이블 및 상기 맵 트리에서 검색되지 않으면, 상기 논리 어드레스에 대응되는 맵핑 정보를 포함하는 새로운 맵 세그먼트를 획득하도록 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러.
  16. 논리 어드레스와 물리 어드레스 간의 맵핑 정보를 포함하는 복수의 맵 세그먼트들을 저장하는 비휘발성 메모리 장치;
    상기 복수의 맵 세그먼트들 중 일부 맵 세그먼트들을 복수의 물리 슬롯들에 저장하는 휘발성 메모리 장치; 및
    호스트로부터 제공된 리드 요청에 응답하여, 상기 호스트로부터 제공된 제1 논리 어드레스에 대응되는 제1 물리 어드레스에 대해 리드 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는,
    상기 복수의 물리 슬롯들을 나타내는 물리 슬롯 정보와 상기 일부 맵 세그먼트들을 저장하는 복수의 트리 슬롯들을 포함하는 맵 트리와, 상기 일부 맵 세그먼트들 중 상기 맵 트리에 가장 최근에 저장된 적어도 하나의 맵 세그먼트와 상기 적어도 하나의 맵 세그먼트가 저장된 물리 슬롯을 나타내는 물리 슬롯 정보를 저장하는 해시 테이블을 포함하고,
    상기 제1 물리 어드레스를 상기 해시 테이블에서 검색하고, 상기 해시 테이블에 상기 제1 물리 어드레스가 검색되지 않으면, 상기 맵 트리에서 상기 제1 물리 어드레스를 검색하는 저장 장치.
  17. 제16 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 맵 트리에서 상기 제1 물리 어드레스가 검색되지 않으면, 상기 제1 논리 어드레스와 상기 제1 물리 어드레스 간의 맵핑 정보를 포함하는 제1 맵 세그먼트를 획득하도록 상기 비휘발성 메모리 장치를 제어하고, 상기 복수의 물리 슬롯들 중 상기 제1 맵 세그먼트가 저장될 물리 슬롯을 할당할 것을 요청하는 슬롯 할당 요청을 생성하는 맵 캐싱 제어부;
    상기 슬롯 할당 요청에 응답하여, 상기 제1 맵 세그먼트, 상기 물리 슬롯을 나타내는 제1 물리 슬롯 정보, 및 상기 제1 맵 세그먼트와 상기 제1 물리 슬롯 정보가 저장될 트리 슬롯을 나타내는 트리 슬롯 정보를 출력하는 맵 버퍼 관리부; 및
    상기 제1 맵 세그먼트, 상기 제1 물리 슬롯 정보, 및 상기 트리 슬롯 정보를 수신하고, 상기 복수의 트리 슬롯들 중 상기 트리 슬롯에 상기 제1 맵 세그먼트 및 상기 제1 물리 슬롯 정보를 저장하는 맵핑 관리부를 포함하는 저장 장치.
  18. 제17 항에 있어서,
    상기 맵핑 관리부는,
    상기 트리 슬롯에 저장된 제2 맵 세그먼트 및 제2 물리 슬롯 정보 간의 맵핑 관계가 무효이면, 상기 제2 맵 세그먼트 및 상기 제2 물리 슬롯 정보를 삭제한 뒤 상기 제1 맵 세그먼트 및 상기 제1 물리 슬롯 정보를 상기 트리 슬롯에 저장하고,
    상기 제2 물리 슬롯 정보는,
    상기 제2 맵 세그먼트가 저장된 물리 슬롯을 나타내는 저장 장치.
  19. 제18 항에 있어서,
    상기 맵핑 관리부는,
    상기 제1 맵 세그먼트 및 상기 제1 물리 슬롯 정보가 상기 트리 슬롯에 저장되면, 상기 트리 슬롯에 저장된 상기 제1 맵 세그먼트 및 상기 제1 물리 슬롯 정보를 상기 해시 테이블에 저장하는 저장 장치.
  20. 제17 항에 있어서,
    상기 맵 캐싱 제어부는,
    물리 슬롯에 저장된 맵 세그먼트를 릴리즈할 것을 요청하는 릴리즈 요청을 생성하고,
    상기 맵 버퍼 관리부는,
    맵핑 관계를 무효로 처리할 타겟 트리 슬롯을 나타내는 타겟 트리 슬롯 정보를 상기 맵핑 관리부에 제공하고,
    상기 맵핑 관리부는,
    상기 타겟 트리 슬롯 정보를 기초로 상기 타겟 트리 슬롯에 저장된 타겟 맵 세그먼트 및 타겟 물리 슬롯의 맵핑 관계를 무효로 처리하는 저장 장치.
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