KR20220108682A - 반도체 구조체 및 그 제조 방법 - Google Patents

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KR20220108682A
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KR
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layer
tantalum
barrier
over
passivation
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KR1020210039825A
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야-친 치우
밍-흐시엔 린
치아-텅 수
룬-치에 치우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조체는 다중 레벨 상호접속 구조체, 패시베이션층, 장벽층 및 패드층을 포함한다. 패시베이션층은 다중 레벨 상호접속 구조체 위에 있다. 장벽층은 패시베이션층의 내부 측벽, 패시베이션층의 상부 표면 및 다중 레벨 상호접속 구조체의 도전 라인의 상부 표면을 라이닝한다. 장벽층은 제1 층, 제2 층, 제3 층 및 제4 층을 포함한다. 제1 층은 나노-결정질상이다. 제2 층은 제1 층 위에 있으며 비정질상이다. 제3 층은 제2 층 위에 있고 다결정 상이다. 제4 층은 제3 층 위에 있으며 나노-결정질상이다. 패드층은 장벽층 위에 있다.

Description

반도체 구조체 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREOF}
반도체 장치는 금속 상호접속부로서 기능하는 하나 이상의 도전 금속층을 포함한다. 도전 금속층은 유전체 재료를 통해 다양한 소자 부품을 서로 결합한다. 도전 금속층은 서로 위에 형성되고 다양한 소자 레벨에 위치된다. 또한, 반도체 소자는 패드 구조체의 일부로서 기능하는 최상부 또는 상부 금속층을 포함한다. 따라서, 상부 금속층은 반도체 소자에 대한 전기적 연결을 가능하게 하기 위해 솔더 범프 또는 다른 외부 부품을 전기적으로 결합할 수 있다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1-9b는 본 개시 내용의 일부 실시예에 따른 다양한 단계에서 반도체 소자를 제조하기 위한 방법을 예시한다.
도 10은 본 개시 내용의 일부 실시예에 따른 도 9a의 B' 영역의 확대도이다.
도 11은 본 개시 내용의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법의 흐름도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
여기에 사용된 "주위", "약", "대략" 또는 "실질적으로"는 일반적으로 주어진 값 또는 범위의 20% 이내, 또는 10% 이내, 또는 5% 이내를 의미할 것이다. 여기에 제공된 수치는 근사치이며, 이는 명시적으로 언급되지 않은 경우, "주위", "약", "대략" 또는 "실질적으로"란 용어가 유추될 수 있음을 의미한다.
본 개시 내용의 일부 실시예는 금속의 확산을 방지하기 위해 다중 장벽층을 갖는 반도체 구조체에 관한 것이다. 이러한 구성으로, 장벽층 아래에 있는 도전 라인의 금속 요소는 모든 다중 장벽층을 통과하기가 쉽지 않으며 장벽층의 성능이 향상된다.
도 1-9b는 본 개시 내용의 일부 실시예에 따라 다양한 단계에서 반도체 소자를 제조하기 위한 방법을 예시한다. 일부 실시예에서, 도 1-9b에 예시된 반도체 소자는 집적 회로(IC) 또는 그 일부를 처리하는 동안 제조된 중간 소자일 수 있으며, 정적 랜덤 액세스 메모리(SRAM), 로직 회로, 수동 부품 - 예, 저항, 커패시터 및 인덕터 -, 및/또는 능동 부품 - 예, p-형 전계효과 트랜지스터(PFET), n-형 FET(NFET), 다중 게이트 FET, 금속 산화물 반도체 전계효과 트랜지스터(MOSFET), 상보적 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀 및 이들의 조합 -을 포함할 수 있다.
도 1을 참조한다. 기판(110)이 제공된다. 일부 실시예에서, 기판(110)은 실리콘(Si)을 포함할 수 있다. 대안적으로, 기판(110)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소화물(GaAs) 또는 다른 적절한 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(110)은 매립 유전체 층과 같은 반도체-온-절연체(SOI) 구조체를 포함할 수 있다. 또한, 기판(110)은 산소 주입 분리(SIMOX) 기술, 웨이퍼 본딩, SEG, 또는 다른 적절한 방법으로 지칭되는 방법에 의해 형성된 것과 같은 매립 산화물(BOX) 층과 같은 매립 유전체 층을 포함할 수 있다. 다양한 실시예에서, 기판(110)은 다양한 기판 구조체 및 재료 중 임의의 것을 포함할 수 있다.
일부 실시예에서, 얕은 트렌치 분리(STI) 특징부 또는 실리콘 국부 산화(LOCOS) 특징부와 같은 복수의 분리 특징부(120)가 기판(110)에 형성된다. 분리 특징부(120)는 트랜지스터(MOSFET, CMOS 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파 트랜지스터 등), 저항, 다이오드, 커패시터 및 다른 적절한 요소와 같은 다양한 마이크로 전자 소자용 활성 영역을 확정하고 분리할 수 있다. 따라서, 증착, 에칭, 주입, 포토리소그래피, 어닐링 및 마이크로 전자 소자를 형성하기 위해 당업자가 사용 가능한 다른 적절한 공정과 같은 다양한 공정이 수행된다. 마이크로 전자 소자는 상호 연결되어 로직 소자, 메모리 소자(예, SRAM), RF 소자, 입력/출력(I/O) 소자, 시스템-온-칩(SoC) 소자, 이들의 조합 및 당업계에 공지된 다른 적절한 유형의 소자와 같은 집적 회로를 형성한다.
층간 유전체(ILD)(130)가 마이크로 전자 소자를 포함하는 기판(110) 위에 형성된다. ILD(130)는 실리콘 산화물, 실리콘 산질화물 또는 로우-k 유전체재료를 포함할 수 있다. ILD(130)는 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 스핀-온, 물리적 기상 증착(PVD 또는 스퍼터링) 또는 다른 적절한 기술에 의해 형성될 수 있다. 접촉 에칭 정지층(CESL)과 같은 스트레스 층이 ILD(130)의 형성 전에 기판(110) 위에 형성될 수 있다는 것을 알아야 한다.
일부 실시예에서, 복수의 접촉부(140)가 ILD(130)에 형성된다. 접촉부(140)는 트렌치를 형성하기 위해 ILD(130)를 패턴화 및 에칭함으로써 형성될 수 있다. 트렌치는 TiN과 같은 금속 장벽층을 성막한 후 금속 장벽층 상에 W와 같은 접촉 플러그 층을 성막하는 것에 의해 충전될 수 있다. 일부 실시예에서, 금속 장벽층은 W 접촉 플러그를 위한 Ti/TiN을 포함할 수 있다. 일부 다른 실시예에서, 금속 장벽층은 Cu 접촉 플러그를 위한 Ta/TaN을 포함할 수 있다. 접촉부(140)는 기판(110)에 형성된 다양한 마이크로 전자 소자에 대한 접속을 제공한다.
다중 레벨 상호접속 구조체(150)가 ILD(130) 및 접촉부(140) 위에 형성된다. 다중 레벨 상호접속 구조체(150)는 복수의 도전층(150a-150g)을 포함하며, 이들 도전층은 다양한 마이크로 전자 소자 사이와 도전층 자체 사이에 상호접속부(배선)를 제공한다. 도전층의 수는 특정 반도체 소자의 설계에 따라 변화될 수 있음을 이해해야 한다. 도 1에서, 도전층(150a-150g)은 최하부 도전층(150a)(M1), 최상부 도전층(150g)(M7) 및 최하부 도전층(150a)과 최상부 도전층(150a) 사이의 도전층(150b-150f)(M2-M6)을 포함하는 7개의 도전층을 포함한다. 도전층(150a-150g)(M1-M7))은 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드 또는 이들의 조합과 같은 도전 재료로 형성된 라인을 포함할 수 있다. 대안적으로, 도전층(150a-150g)은 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드 또는 이들의 조합으로 형성된 라인을 포함할 수 있다.
도전층(150a-150g)(M1-M7)은 금속간 유전체(IMD) 층(160)에 의해 서로 절연될 수 있다. IMD 층(160)은 낮은 유전율 또는 로우-k(low-k)의 재료를 포함할 수 있다. 일부 실시예에서, 다중 레벨 상호접속 구조체(150)의 다양한 레벨의 IMD 층(160)은 상이한 유전체 재료로 형성될 수 있다. 로우-k(LK), 익스트림 로우-k(ELK) 및/또는 엑스트라 로우-k(XLK) 재료의 IMD 층(160)은 회로 성능을 향상시킬 수 있다는 것이 관찰되었다. 재료 분류는 유전율에 기초할 수 있다. 예를 들어, LK 재료는 k-값이 약 3.5 미만, 바람직하게는 약 3.0 미만인 재료를 지칭할 수 있다. ELK 재료는 k-값이 약 2.9 미만, 바람직하게는 약 2.6 미만인 재료를 지칭할 수 있다. XLK 재료는 통상적으로 k-값이 약 2.4 미만인 재료를 지칭할 수 있다. 분류는 단지 예일뿐이며 재료의 유전율에 기초한 다른 분류도 사용될 수 있다는 것이 이해된다. LK, ELK 및/또는 XLK 유전체 재료는 실리콘 질화물, 실리콘 산질화물, 스핀-온 유리(SOG), 도핑되지 않은 실리케이트 유리(USG), 불화 실리카 유리(FSG), 탄소-도핑된 실리콘 산화물(예, SiCOH), 탄소 함유 재료, Black Diamond®(캘리포니아 산타클라라 소재의 Applied Materials 제품), Xerogel, Aerogel, 비정질 불화 탄소, Parylene, BCB(비스-벤조시클로부텐), Flare, SiLK(미시간 미드랜드 소재의 Dow Chemical 제품), 폴리이미드, 다른 적절한 다공성 중합체 재료, 다른 적절한 유전체 재료 및/또는 이들의 조합을 포함할 수 있다. IMD 층(160)은 스핀-온, CVD, PVD 또는 원자층 증착(ALD)을 포함하는 기술에 의해 형성될 수 있다.
도전층(150a-150g) 및 IMD 층(160)은 다마신 공정 또는 리소그래피/플라즈마 에칭 공정과 같은 통합 공정으로 형성될 수 있다. 최하부 도전층(150a)(M1)은 기판(110)에 형성된 마이크로 전자 소자를 연결하기 위해 접촉부(140)에 결합되는 도전 라인(152)을 포함할 수 있다. 다중 레벨 상호접속 구조체(150)는 인접한 도전층(150a-150g)의 도전 라인(152)을 연결하기 위해 IMD 층(160) 내에 배치된 다양한 금속 비아(165)를 더 포함할 수 있다.
도 2를 참조한다. 에칭 정지층(ESL)(210)이 전도층(150a-150g)(M1-M7) 및 IMD 층(160) 위에 형성된다. 일부 실시예에서, ESL(210)은 비아 및/또는 접촉부를 형성할 때 에칭 공정을 정지시키는 메커니즘을 제공한다. ESL(210)은 인접한 층, 예를 들어 하부의 전도층(150g)과 상이한 에칭 선택비를 가지는 유전체 재료로 형성된다. 일부 실시예에서, ESL(210)은 CVD 또는 PECVD 기술에 의해 성막되는, SiNx, SiCN, SiO2, CN, AlOxNy, 이들의 조합 등으로 형성될 수 있다.
이어서, ESL(210) 위에 제1 패시베이션층(220)이 형성된다. 제1 패시베이션층(220)은 도핑되지 않은 실리케이트 유리(USG), 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 및/또는 이들의 다층으로부터 선택된 비-유기 재료로 형성될 수 있다. 대안적으로, 제1 패시베이션층(220)은 에폭시, 폴리이미드, 벤조시클로부텐(BCB), 폴리벤족사졸(PBO) 등과 같은 중합체 층으로 형성될 수 있지만, 비교적 연질이고 종종 유기물이기도 한 다수의 유전체 재료도 사용될 수 있다. 일부 실시예에서, 제1 패시베이션층(220)의 두께는 ESL(210)의 두께보다 두껍다.
개구(312)를 갖는 제1 포토레지스트 층(310)이 제1 패시베이션층(220) 위에 형성된다. 제1 포토레지스트 층(310)은 스핀-온 코팅 또는 다른 적절한 기술에 의해 형성된다. 베이킹과 같은 다른 작업이 제1 포토레지스트 층(310)의 코팅 후에 수행될 수 있다. 일부 실시예에서, 개구(312)는 최상부 도전층(150g)(M7)에 있는 도전 라인(152) 중 하나의 도전 라인 바로 위의 제1 패시베이션층(220)의 일부를 노출시킨다.
도 3a 및 도 3b를 참조한다. 도 3b는 도 3a의 B 영역의 확대도이다. 제1 패시베이션층(220) 및 ESL(210)에 개구(222)가 형성되어 최상부 도전층(150g)(M7)의 도전 라인(152)의 일부가 노출된다. 제1 패시베이션층(220) 및 ESL(210)의 일부가 패턴화된 포토레지스트 층(310)(도 2 참조)을 기준으로 제거되어 개구(222)가 형성되며, 패턴화된 포토레지스트 층(310)은 개구(222)의 형성 후에 제거된다. 일부 실시예에서, 개구(222)는 하부(222b)(즉, 대응하는 도전 라인(152)의 상부 표면) 및 측벽(222s)(즉, 제1 패시베이션층(220)의 내부 측벽)을 포함한다.
도 4를 참조한다. 장벽층(230)(도 5 참조)이 도 3a의 구조체 위에 동형으로(conformally) 형성된다. 즉, 장벽층(230)은 제1 패시베이션층(220)의 내측벽(222s), 제1 패시베이션층(220)의 상부 표면(240t) 및 도전 라인(152)의 상부 표면(222b)을 라이닝한다. 장벽층(230)은 도전 라인(152)의 금속 요소가 이후에 형성되는 패드층(240)(도 7 참조)으로 확산되는 것을 방지하고 및/또는 이후에 형성되는 패드층(240)의 금속 요소가 제1 패시베이션층(220)으로 확산되는 것을 방지하는 장벽으로 기능할 수 있다. 구체적으로, 제1 하부층(232a)이 개구(222)의 측벽(222s) 및 하부(222b)를 덮도록 성막된다. 즉, 제1 하부층(232a)은 개구(222)에 동형으로 형성된다. 제1 하부층(232a)을 동형으로 형성함으로써, 제1 하부층(232a)은 개구(222)의 측벽(222s)을 따라 그리고 개구(222)의 하부(222b)를 따라 실질적으로 동일한 두께를 가지게 된다. 제1 하부층(232a)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 플라즈마 강화 CVD(PECVD), 플라즈마 강화 물리적 기상 증착(PEPVD), 원자층 증착(ALD), 이들의 조합 등과 같은 공정을 이용하여 형성될 수 있다.
일부 실시예에서, 제1 하부층(232a)은 탄탈, 티타늄, 이들의 조합 등으로 형성된다. 일부 실시예에서, 제1 하부층(232a)은 금속층이다. 일부 다른 실시예에서, 제1 하부층(232a)은 순수 금속층 또는 예를 들어, 약 99%보다 높은 금속 비율의 실질적으로 순수한 금속층이다. 일부 실시예에서, 제1 하부층(232a)은 나노-결정질상(비정질에 가까운 매우 작은 결정 또는 입자)이다. 일부 실시예에서, 제1 하부층(232a)은 약 20 옹스트롬 내지 약 30 옹스트롬 범위의 두께(T1a)를 가진다. 일부 실시예에서, 제1 하부층(232a)은 약 475 kW 내지 약 525 kW 범위의 공급 DC 전력을 사용하는 PVD 기술에 의해 형성된다.
다음으로, 제1 중간층(234a)이 제1 하부층(232a) 위에 동형으로 형성된다. 제1 중간층(234a)을 동형으로 형성함으로써, 제1 중간층(234a)은 개구(222)의 측벽(222s)을 따라 그리고 개구(222)의 하부(222b)를 따라 실질적으로 동일한 두께를 가지게 된다. 제1 중간층(234a)은 원자층 증착(ALD)과 같은 동형 성막을 촉진하는 공정을 이용하여 형성될 수 있다. 제1 중간층(234a)의 두께의 변화를 줄이기 위해 기판(110)에 바이어스가 인가되는 플라즈마 강화 화학적 기상 증착(PECVD) 또는 플라즈마 강화 물리적 기상 증착(PEPVD)과 같은 다른 공정이 대안적으로 적용될 수 있다. 일부 실시예에서, 제1 중간층(234a)은 약 475 kW 내지 약 525 kW 범위의 공급 DC 전력을 사용하는 PVD 기술에 의해 형성된다. 일부 실시예에서, 제1 하부층(232a) 및 제1 중간층(234a)은 실질적으로 동일한 전력(예, 약 500 W)으로 형성된다.
일부 실시예에서, 제1 중간층(234a)은 탄탈 질화물, 티타늄 질화물, 이들의 조합 등으로 형성된다. 일부 실시예에서, 제1 중간층(234a)은 질화물 층이다. 일부 실시예에서, 제1 중간층(234a)의 금속 비율은 제1 하부층(232a)의 금속 비율보다 낮다. 일부 실시예에서, 제1 중간층(234a)은 비정질 상이다. 일부 실시예에서, 제1 중간층(234a)은 약 18 옹스트롬 내지 약 22 옹스트롬 범위의 두께(T2a)를 가진다. 일부 실시예에서, 두께(T2a)는 제1 하부층(232a)의 두께(T1a)보다 크거나, 작거나, 또는 이와 실질적으로 동일하다.
이어서, 제1 상부층(236a)이 제1 중간층(234a) 위에 동형으로 형성된다. 제1 상부층(236a)을 동형으로 형성함으로써, 제1 상부층(236a)은 개구(222)의 측벽(222s)을 따라 그리고 개구(222)의 하부(222b)를 따라 실질적으로 동일한 두께를 가지게 된다. 제1 상부층(236a)은 원자층 증착(ALD)과 같은 동형 성막을 촉진하는 공정을 이용하여 형성될 수 있다. 제1 상부층(236a)의 두께의 변화를 줄이기 위해 기판에 바이어스가 인가될 수 있는 플라즈마 강화 화학적 기상 증착(PECVD) 또는 플라즈마 강화 물리적 기상 증착(PEPVD)과 같은 다른 공정을 대안적으로 적용될 수 있다. 일부 실시예에서, 제1 상부층(236a)은 약 5700 kW 내지 약 6300 kW 범위의 공급 DC 전력을 사용하는 PVD 기술에 의해 형성된다. 일부 실시예에서, 제1 상부층(236a)은 제1 중간층(234a)보다 약 10배 이상 정도로 더 높은 전력으로 형성된다.
일부 실시예에서, 제1 상부층(236a)은 탄탈 질화물, 티타늄 질화물, 이들의 조합 등으로 형성된다. 일부 실시예에서, 제1 상부층(236a)은 질화물 층이다. 일부 실시예에서, 제1 상부층(236a)의 금속 비율은 제1 하부층(232a)의 금속 비율보다 낮다. 일부 실시예에서, 제1 상부층(236a)은 다결정질 상이다. 일부 실시예에서, 제1 상부층(236a)은 약 170 옹스트롬 내지 약 190 옹스트롬 범위의 두께(T3a)를 가진다. 일부 실시예에서, 두께(T3a)는 제1 중간층(234a)의 두께(T2a)보다 더 두껍다. 일부 실시예에서, 제1 상부층(236a)의 두께(T3a)는 제1 하부층(232a)의 두께(T1a)보다 더 두껍다. 도 4에서, 제1 하부층(232a), 제1 중간층(234a) 및 제1 상부층(236a)은 함께 제1 장벽층(230a)으로 지칭된다.
도 5를 참조한다. 장벽층(230)의 제2 장벽층(230b)이 제1 장벽층(230a) 위에 동형으로 형성된다. 제2 장벽층(230b)은 제2 하부층(232b), 제2 중간층(234b) 및 제2 상부층(236b)을 포함한다. 제2 하부층(232b)의 형성 및 재료는 제1 하부층(232a)의 형성 및 재료와 유사하거나 동일하므로, 이에 대한 설명은 이하에서 반복되지 않는다. 제2 중간층(234b)의 형성 및 재료는 제1 중간층(234a)의 형성 및 재료와 유사하거나 동일하므로 이에 대한 설명은 이하에서 반복되지 않는다. 제2 상부층(236b)의 형성 및 재료는 제1 상부층(236a)의 형성 및 재료와 유사하거나 동일하므로, 이에 대한 설명은 이하에서 반복되지 않는다.
이어서, 장벽층(230)의 제3 장벽층(230c)이 제2 장벽층(230b) 위에 동형으로 형성된다. 제3 장벽층(230c)은 제3 하부층(232c), 제3 중간층(234c) 및 제3 상부층(236c)을 포함한다. 제3 하부층(232c)의 형성 및 재료는 제1 하부층(232a)의 형성 및 재료와 유사하거나 동일하므로, 이에 대한 설명은 이하에서 반복되지 않는다. 제3 중간층(234c)의 형성 및 재료는 제1 중간층(234a)의 형성 및 재료와 유사하거나 동일하므로 이에 대한 설명은 이하에서 반복되지 않는다. 제3 상부층(236c)의 형성 및 재료는 제1 상부층(236a)의 형성 및 재료와 유사하거나 동일하므로, 이에 대한 설명은 이하에서 반복되지 않는다. 이로써, 제1 장벽층(230a), 제2 장벽층(230b) 및 제3 장벽층(230c)은 함께 장벽층(230)으로 지칭된다.
도 6을 참조한다. 다음으로, 도전 재료(240')가 장벽층(230) 위에 형성되어 개구(222)의 나머지 공간을 채운다. 명확성을 위해, 장벽층(230)의 서브층들(즉, 도 5에 예시된 층들)은 도 6에 예시되지 않는다. 일부 실시예에서, 도전 재료(240')는 금속층이고, 알루미늄(Al)을 포함할 수 있지만, 구리(Cu), 은(Ag), 금(Au), 니켈(Ni), 텅스텐(W), 합금 또는 이들의 조합으로 형성될 수도 있다. 일부 다른 실시예에서, 도전 재료(240')는 알루미늄 구리(AlCu)로 형성될 수 있다. 일부 실시예에서, 도전 재료(240')는 스퍼터링, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 전기 화학적 구리 도금(ECP) 등을 이용하여 형성된다.
이어서, 반사 방지 코팅층(245')이 도전 재료(240') 위에 형성된다. 반사 방지 코팅층(245')은 상부의 층을 패턴화하기 위한 후속 포토리소그래피 공정을 지원하기 위해 도전 재료(240') 위에 형성될 수 있다. 반사 방지 코팅층(245')은 아래의 층에서 반사하고 노광 공정을 방해하는 후속 포토리소그래피 공정에서의 방사를 방지한다. 이러한 간섭은 포토리소그래피 공정의 임계 치수를 증가시킬 수 있다. 반사 방지 코팅층(245')은 SiON, 중합체 등등 또는 이들의 조합을 포함할 수 있으며, CVD, 스핀-온 공정 등등 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 반사 방지 코팅층(245')은 예를 들어 약 300 ℃ 이상의 고온에서 형성되고, 장벽층(230)은 도전 라인 내의 금속 요소가 반사 방지 코팅층(245')의 형성을 위한 고온 공정 중에 장벽층(230) 및 도전 재료(240')를 통과하는 것을 방지할 수 있다. 반사 방지 코팅층(245')은 재료 및 파장을 기초로 충분한 반사 방지 특성을 제공할 정도의 두께를 가진다.
제2 포토레지스트 층(320)이 반사 방지 코팅층(245') 위에 형성된다. 제2 포토레지스트 층(320)은 스핀-온 코팅 또는 다른 적절한 기술에 의해 형성된다. 베이킹과 같은 다른 작업이 제2 포토레지스트 층(320)의 코팅 후에 수행될 수 있다. 제2 포토레지스트 층(320)은 개구(222) 바로 위에 형성되고, 반사 방지 코팅층(245')의 일부는 제2 포토레지스트 층(320)에 의해 덮이지 않는다.
도 7을 참조한다. 반사 방지 코팅층(245'), 도전 재료(240') 및 장벽층(230)은 개구 내부와 제1 패시베이션층(220) 위에 반사 방지 코팅층(245), 패드층(245) 및 장벽층(230)을 형성하기 위해 제2 포토레지스트 층(320)(도 6 참조)을 마스크로 사용하여 패턴화되며, 제2 포토레지스트 층(320)은 제거된다.
도 8을 참조한다. 제2 패시베이션층(250)이 도 7의 구조체 위에 형성된다. 제2 패시베이션층(250)의 형성 및 재료는 제1 패시베이션층(230)의 형성 및 재료와 유사하거나 동일하므로, 이에 대한 설명은 이하에서 반복되지 않는다. 이어서, 제2 패시베이션층(250) 위에 제3 패시베이션층(260)이 형성된다. 제3 패시베이션층(260)의 형성 및 재료는 ESL(210)의 형성 및 재료와 유사하거나 동일하므로, 이에 대한 설명은 이하에서 반복되지 않는다.
도 9a 및 도 9b를 참조한다. 도 9b는 도 9a의 B' 영역의 확대도이다. 제2 패시베이션층(250) 및 제3 패시베이션층(260)에 패턴화 공정을 수행하여 제2 패시베이션층(250) 및 제3 패시베이션층(260)에 개구(265)를 형성하여 패드층(245)의 상부 표면을 노출시킨다. 예를 들어, 제3 패시베이션층(260) 위에 다른 패턴화된 포토레지스트를 형성하고, 패턴화된 포토레지스트에 의해 노출된 제2 패시베이션층(250) 및 제3 패시베이션층(260)의 일부를 제거하기 위해 에칭 공정을 수행한다. 패턴화된 포토레지스트는 에칭 공정 후에 제거된다.
도 9a 및 도 9b에 예시된 반도체 구조체는 다중 레벨 상호접속 구조체(150), 제1 패시베이션층(220), 장벽층(230) 및 패드층(245)을 포함한다. 제1 패시베이션층(220)은 다중 레벨 상호접속 구조체(150) 위에 있으며, 도전 라인(152)의 일부를 노출시킨다. 장벽층(230)은 제1 패시베이션층(220) 및 도전 라인(152) 위에 동형으로 형성된다. 패드층(245)은 장벽층230) 위에 있으므로, 패드층(245)은 장벽층(230)을 통해 도전 라인(152)에 전기적으로 연결될 수 있다.
장벽층(230)은 제1 장벽층(230a), 제2 장벽층(230b) 및 제3 장벽층(230c)을 포함한다. 제2 장벽층(230b)은 제1 장벽층(230a) 위에 있고, 제3 장벽층(230c)은 제2 장벽층(230b) 위에 있다. 즉, 제2 장벽층(230b)은 제1 장벽층(230a)과 제3 장벽층(230c) 사이에 개재된다(직접 접촉 상태로). 제1 장벽층(230a)은 도전 라인(152)(또는 제1 패시베이션층(220))과 제2 장벽층(230b) 사이에 개재된다(직접 접촉 상태로). 제3 장벽층(230c)은 제2 장벽층(230b)과 패드층(240) 사이에 개재된다(직접 접촉 상태로).
제1 장벽층(230a)은 제1 하부층(232a), 제1 중간층(234a) 및 제1 상부층(236a)을 포함한다. 제2 장벽층(230b)은 제2 하부층(232b), 제2 중간층(234b) 및 제2 상부층(236b)을 포함한다. 제3 장벽층(230c)은 제3 하부층(232c), 제3 중간층(234c) 및 제3 상부층(236c)을 포함한다.
일부 실시예에서, 제1 하부층(232a), 제2 하부층(232b) 및 제3 하부층(232c) 각각은 탄탈, 티타늄, 이들의 조합 등으로 형성된다. 일부 실시예에서, 제1 하부층(232a), 제2 하부층(232b) 및 제3 하부층(232c) 각각은 금속층이고, 질소가 없다. 일부 다른 실시예에서, 제1 하부층(232a), 제2 하부층(232b) 및 제3 하부층(232c) 각각은 순수 금속층이거나 예를 들어, 약 99%보다 높은 금속 비율의 실질적으로 순수한 금속층이다. 일부 실시예에서, 제1 하부층(232a), 제2 하부층(232b) 및 제3 하부층(232c) 각각은 나노-결정질상(비정질에 가까운 매우 작은 결정 또는 입자)이다. 일부 실시예에서, 제1 하부층(232a)의 두께(T1a), 제2 하부층(232b)의 두께(T1b) 및 제3 하부층(232c)의 두께(T1c) 각각은 약 20 옹스트롬 내지 약 30 옹스트롬의 범위에 있다. 일부 실시예에서, 두께(T1a)는 두께(T1b)(또는 T1c)보다 크거나 작거나 또는 이와 동일하다.
일부 실시예에서, 제1 중간층(234a), 제2 중간층(234b) 및 제3 중간층(234c) 각각은 탄탈 질화물, 티타늄 질화물, 이들의 조합 등으로 형성된다. 일부 실시예에서, 제1 중간층(234a), 제2 중간층(234b) 및 제3 중간층(234c) 각각은 질화물 층이고, 제1 하부층(232a), 제2 하부층(232b) 및 제3 하부층(232c) 각각의 질소 농도보다 높은 질소 농도를 가진다. 일부 실시예에서, 제1 중간층(234a), 제2 중간층(234b) 및 제3 중간층(234c) 각각의 금속 비율은 제1 하부층(232a)의 금속 비율보다 낮다. 일부 실시예에서, 제1 중간층(234a), 제2 중간층(234b) 및 제3 중간층(234c) 각각은 비정질 상이다. 일부 실시예에서, 제1 중간층(234a)의 두께(T2a), 제2 중간층(234b)의 두께(T2b) 및 제3 중간층(234c)의 두께(T2c) 각각은 약 18 옹스트롬 내지 약 22 옹스트롬의 범위에 있다. 일부 실시예에서, 두께(T2a)는 두께(T2b)(또는 T2c)보다 크거나 작거나 또는 이와 같다.
일부 실시예에서, 제1 상부층(236a), 제2 상부층(236b) 및 제3 상부층(236c) 각각은 탄탈 질화물, 티타늄 질화물, 이들의 조합 등으로 형성된다. 일부 실시예에서, 제1 상부층(236a), 제2 상부층(236b) 및 제3 상부층(236c) 각각은 질화물 층이고, 제1 하부층(232a), 제2 하부층(232b) 및 제3 하부층(232c) 각각의 것보다 높은 질소 농도를 가진다. 일부 실시예에서, 제1 상부층(236a), 제2 상부층(236b) 및 제3 상부층(236c) 각각의 금속 비율은 제1 하부층(232a)의 금속 비율보다 낮다. 일부 실시예에서, 제1 상부층(236a), 제2 상부층(236b) 및 제3 상부층(236c) 각각은 다결정 상이다. 일부 실시예에서, 제1 상부층(236a)의 두께(T3a), 제2 상부층(236b)의 두께(T3b) 및 제3 상부층(236c)의 두께(T3c) 각각은 약 170 옹스트롬 내지 약 190 옹스트롬의 범위에 있다. 일부 실시예에서, 두께(T3a)는 두께(T3b)(또는 T3c)보다 크거나 작거나 또는 이와 같다.
일부 실시예에서, 제1 하부층(232a), 제1 중간층(234a) 및 제1 상부층(236a)은 동일한 금속(예, 탄탈)을 포함한다. 일부 실시예에서, 제2 하부층(232b), 제2 중간층(234b) 및 제2 상부층(236b)은 동일한 금속(예, 탄탈)을 포함한다. 일부 실시예에서, 제3 하부층(232c), 제3 중간층(234c) 및 제3 상부층(236c)은 동일한 금속(예, 탄탈)을 포함한다. 일부 실시예에서, 장벽층(230)은 약 624 옹스트롬 내지 약 726 옹스트롬 범위의 두께(T)를 가진다. 두께(T)가 약 726 옹스트롬보다 큰 경우, 장벽층(230)은 높은 저항을 가질 수 있고; 두께(T)가 약 624 옹스트롬 미만이면, 장벽층(230)의 전기적 성능은 바람직하지 않을 수 있다. 일부 실시예에서, T2a:T3a의 비율은 약 0.094 내지 약 0.129의 범위이다. T2a:T3a의 비율이 상기 범위를 벗어나면, 장벽층(230)은 반도체 소자의 원하는 전기적 성능을 충족하지 못할 수 있다. 일부 실시예에서, 두께(T1a, T2a 및 T3a)의 합은 약 208 옹스트롬 내지 약 242 옹스트롬의 범위에 있다. 두께(T1a, T2a 및 T3a)의 합이 약 242 옹스트롬보다 큰 경우, 장벽층(230)은 높은 저항을 가질 수 있으며; 두께(T1a, T2a 및 T3a)의 합이 약 208 옹스트롬 미만이면, 장벽층(230)의 전기적 성능은 바람직하지 않을 수 있다. 일부 실시예에서, T1a:T2a:T3a의 비율은 T1b:T2b:T3b의 비율과 실질적으로 동일하고 T1c:T2c:T3c의 비율과 실질적으로 동일하다. 이로써, 패드층(240)의 전기적 성능이 향상된다. 일부 실시예에서, T1a:T2a:T3a의 비율은 약 1.2:1:8.5 내지 약 1.3:1:9.5의 범위, 예컨대, 약 1.25:1:9일 수 있다. T1a:T2a:T3a의 비율이 상기 범위를 벗어나면, 장벽층(230)은 반도체 소자의 원하는 전기적 성능을 충족하지 못할 수 있다.
도 9b에 예시된 바와 같이, 제1 상부층(236a), 제2 상부층(236b) 및 제3 상부층(236c)은 다결정 상이기 때문에, 스레딩 전위(threading dislocation) 결함(238)이 내부에 형성될 수 있다. 반대로, 제1 하부층(232a), 제2 하부층(232b) 및 제3 하부층(232c)은 나노 결정상이므로, 스레딩 전위 결함이 존재하지 않을 수 있다. 도 9b에서, 제1 상부층(236a), 제2 상부층(236b) 및 제3 상부층(236c)은 별도로 형성되고, 제2 하부층(232b) 및 제3 하부층(232c)이 그 사이에 개재되기 때문에, 제1 상부층(236a), 제2 상부층(236b) 및 제3 상부층(236c)의 스레딩 전위 결함(238)은 서로 오정렬된다.
도전 라인(152)의 금속 요소는 열 공정(예, 도 6에 도시된 바와 같이 반사 방지 코팅층(245')의 성막 공정) 중에 제1 상부층(236a)의 스레딩 전위 결함(238)을 통과할 수 있다. 그러나, 금속 요소는 내부에 스레딩 전위 결함(238)이 없기 때문에 제2 하부층(232b) 및 제2 중간층(234b)에 의해 차단될 수 있다. 극소수 또는 일부의 금속 요소가 여전히 제2 하부층(232b) 및 제2 중간층(234b)을 통과하는 경우에도, 제2 상부층(236b)의 스레딩 전위 결함(238)의 오정렬된 구성은 여전히 금속 요소의 확산을 차단하는 데 도움이 된다. 또한, 제3 하부층(232c), 제3 중간층(234c) 및 제3 상부층(236c)은 제2 하부층(232b), 제2 중간층(234b) 및 제2 상부층(236b)과 동일한 기능을 가진다. 이러한 구성에 따라, 반도체 구조체(예, 패드층(240)으로 확산된 도전 라인(152)의 금속 요소)의 불량률은 일부 실시예에서 약 1% 미만으로 감소된다.
일부 실시예에서, 반도체 구조체는 제1 패시베이션층(220)과 최상부 도전층(150g)의 도전 라인(152) 사이에 ESL(210)을 더 포함한다. ESL(210)은 장벽층(230)의 제1 하부층(232a)과 직접 접촉한다. 일부 실시예에서, 반도체 구조체는 패드층(240) 위에 반사 방지 코팅층(245)을 더 포함한다. 일부 실시예에서, 반도체 구조체는 제2 패시베이션층(250)과 제3 패시베이션층(260)을 더 포함한다. 제2 패시베이션층(250)은 제1 패시베이션층(220)과 패드층(240) 위에 있고, 제3 패시베이션층(260)은 제2 패시베이션층(250) 위에 있다.
도 10은 본 개시 내용의 일부 실시예에 따른 도 9a의 B' 영역의 확대도이다. 도 10과 도 9b의 구조체 간의 차이는 장벽층(230)의 층 두께에 관한 것이다. 도 10에서, 제1 상부층(236a)의 두께(T3a)는 제2 상부층(236b)의 두께(T3b)보다 두껍고, 제2 상부층(236b)의 두께(T3b)는 제3 상부층(236c)의 두께(T3c)보다 두껍다. 이것은 장벽층(230)의 증착 속도 때문일 수 있다. 예를 들어, 제1 상부층(236a)의 증착 속도는 제2 상부층(236b)의 증착 속도보다 높고, 제2 상부층(236b)의 증착 속도는 제3 상부층(236c)의 증착 속도보다 더 높다. 그러나, T1a:T2a:T3a의 비율은 T1b:T2b:T3b의 비율과 실질적으로 동일하고, T1c:T2c:T3c의 비율과 실질적으로 동일하다. 도 10의 장벽층(230)의 다른 관련 구조적 세부 사항은 도 9b의 장벽층(230)과 실질적으로 동일하거나 유사하므로, 이에 관한 설명은 이하에서 반복되지 않는다.
도 11은 본 개시 내용의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법(M)의 흐름도이다. 방법(M)은 일련의 동작 또는 이벤트로서 예시 및/또는 설명되지만, 방법은 예시된 순서 또는 동작에 제한되지 않는다는 것을 이해할 것이다. 따라서, 일부 실시예에서, 동작은 예시된 것과 다른 순서로 수행될 수 있고 및/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예시된 동작 또는 이벤트는 다수의 동작 또는 이벤트로 세분화될 수 있으며, 이들은 다른 동작 또는 서브 동작과 별도로 또는 동시에 수행될 수 있다. 일부 실시예에서, 일부 예시된 동작 또는 이벤트는 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수 있다.
블록 S12에서, 패시베이션층이 도전 라인 위에 형성된다. 도 2는 블록 S12의 동작에 대응하는 일부 실시예의 단면도를 예시한다. 블록 S14에서, 패시베이션층에 개구가 형성된다. 도 3a 및 도 3b는 블록 S14의 동작에 대응하는 일부 실시예의 단면도를 도시한다. 블록 S16에서, 패시베이션층의 개구에 장벽층의 제1 하부층, 제1 중간층 및 제1 상부층이 형성된다. 도 4는 블록 S16의 동작에 대응하는 일부 실시예의 단면도를 예시한다. 블록 S18에서, 장벽층의 제2 하부층, 제2 중간층 및 제2 상부층이 제1 상부층 위에 형성된다. 도 5는 블록 S18의 동작에 대응하는 일부 실시예의 단면도를 예시한다. 블록 S20에서, 장벽층의 제3 하부층, 제3 중간층 및 제3 상부층이 제2 상부층 위에 형성된다. 도 5는 블록 S20의 동작에 대응하는 일부 실시예의 단면도를 예시한다. 블록 S22에서, 도전 재료가 장벽층 위에 형성된다. 도 6은 블록 S22의 동작에 대응하는 일부 실시예의 단면도를 예시한다. 블록 S24에서, 장벽층 및 도전 재료가 패턴화된다. 도 7은 블록 S24의 동작에 대응하는 일부 실시예의 단면도를 예시한다.
상기 논의를 기초로, 본 개시 내용은 여러 가지 장점을 제공함을 알 수 있다. 그러나, 다른 실시예는 추가적인 장점을 제공할 수 있고, 본 명세서에 모든 장점이 반드시 개시되는 것은 아니며, 모든 실시예에 대해 특정 장점이 요구되지 않는다는 것이 이해된다. 하나의 장점은 장벽층의 제2 및/또는 제3 하부층이 도전 라인의 금속 요소가 패드층으로 확산되는 것을 차단하는 것이다. 다른 장점은 장벽층의 제1, 제2 및 제3 상부층이 오정렬된 스레딩 전위 결함을 가지고 있어서 금속 요소가 제1, 제2 및 제3 상부층 모두를 통과하기 쉽지 않다는 것이다. 이러한 구성에 따라, 반도체 구조체(예, 패드층으로 확산된 도전 라인의 금속 요소)의 불량률이 일부 실시예에서 약 1% 미만으로 감소된다.
일부 실시예에 따르면, 반도체 구조체는 다중 레벨 상호접속 구조체, 패시베이션층, 장벽층 및 패드층을 포함한다. 패시베이션층은 다중 레벨 상호접속 구조체 위에 있다. 장벽층은 패시베이션층의 내부 측벽, 패시베이션층의 상부 표면 및 다중 레벨 상호접속 구조체의 도전 라인의 상부 표면을 라이닝한다. 장벽층은 제1 층, 제2 층, 제3 층 및 제4 층을 포함한다. 제1 층은 나노-결정질상이다. 제2 층은 제1 층 위에 있으며 비정질상이다. 제3 층은 제2 층 위에 있고 다결정 상이다. 제4 층은 제3 층 위에 있으며 나노-결정질상이다. 패드층은 장벽층 위에 있다.
일부 실시예에 따르면, 반도체 구조체는 다중 레벨 상호접속 구조체, 패시베이션층, 패드층 및 장벽층을 포함한다. 패시베이션층은 다중 레벨 상호접속 구조체 위에 있다. 패드층은 부분적으로 패시베이션층에 있고 다중 레벨 상호접속 구조체 위에 있다. 장벽층은 다중 레벨 상호접속 구조체와 패드층 사이에 있다. 장벽층은 제1 탄탈-함유층, 제2 탄탈-함유층 및 제3 탄탈-함유층을 포함한다. 제2 탄탈-함유층은 제1 탄탈-함유층 위에 있다. 제3 탄탈-함유층은 제2 탄탈-함유층 위에 있다. 제1 탄탈-함유층 및 제3 탄탈-함유층은 제2 탄탈-함유층보다 질소 농도가 높고, 제2 탄탈-함유층의 두께는 제3 탄탈-함유층의 두께보다 작다.
일부 실시예에 따르면, 반도체 구조체를 제조하는 방법은 도전 라인 위에 패시베이션층을 형성하는 단계를 포함한다. 도전 라인을 노출시키도록 패시베이션층에 개구가 형성된다. 패시베이션층의 개구에 장벽층이 형성된다. 장벽층의 형성은 제1 층을 나노-결정질상으로 형성하는 단계를 포함한다. 제2 층이 제1 층 위에 비정질상으로 형성된다. 제3 층이 제2 층 위에 다결정질상으로 형성된다. 제4 층이 제3 층 위에 나노-결정질상으로 형성된다. 도전 재료가 장벽층 위에 형성된다. 장벽층과 도전 재료는 패턴화된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
(실시예 1)
반도체 구조체로서:
다중 레벨 상호접속 구조체;
상기 다중 레벨 상호접속 구조체 위의 패시베이션층;
상기 패시베이션층의 내부 측벽, 상기 패시베이션층의 상부 표면 및 상기 다중 레벨 상호접속 구조체의 도전 라인의 상부 표면을 라이닝하는 장벽층 - 상기 장벽층은:
나노-결정질상의 제1 층;
상기 제1 층 위의 비정질상의 제2 층;
상기 제2 층 위의 다결정질상의 제3 층; 및
상기 제3 층 위의 나노-결정질상의 제4 층
을 포함함 -; 및
상기 장벽층 위의 패드층
을 포함하는, 반도체 구조체.
(실시예 2)
실시예 1에 있어서, 상기 제2 층의 재료는 상기 제3 층의 재료와 실질적으로 동일한, 반도체 구조체.
(실시예 3)
실시예 1에 있어서, 상기 제1 층의 재료는 상기 제4 층의 재료와 실질적으로 동일한, 반도체 구조체.
(실시예 4)
실시예 1에 있어서, 상기 제3 층의 두께는 상기 제4 층의 두께보다 두꺼운, 반도체 구조체.
(실시예 5)
실시예 1에 있어서, 상기 제1 층, 상기 제2 층 및 상기 제3 층의 두께들의 비율은 약 1.2:1:8.5 내지 약 1.3:1:9.5의 범위에 있는, 반도체 구조체.
(실시예 6)
실시예 1에 있어서, 상기 제1 층, 상기 제2 층 및 상기 제3 층의 두께들의 합은 약 208 옹스트롬 내지 약 242 옹스트롬의 범위에 있는, 반도체 구조체.
(실시예 7)
반도체 구조체로서:
다중 레벨 상호접속 구조체;
상기 다중 레벨 상호접속 구조체 위의 패시베이션층;
부분적으로 상기 패시베이션층 내에 있고 상기 다중 레벨 상호접속 구조체 위에 있는 패드층; 및
상기 다중 레벨 상호접속 구조체와 상기 패드층 사이의 장벽층
을 포함하고, 상기 장벽층은:
제1 탄탈-함유층;
상기 제1 탄탈-함유층 위의 제2 탄탈-함유층; 및
상기 제2 탄탈-함유층 위의 제3 탄탈-함유층
을 포함하고, 상기 제1 탄탈-함유층 및 상기 제3 탄탈-함유층은 상기 제2 탄탈-함유층보다 높은 질소 농도를 가지며, 상기 제2 탄탈-함유층의 두께는 상기 제3 탄탈-함유층의 두께보다 작은, 반도체 구조체.
(실시예 8)
실시예 7에 있어서, 상기 제2 층의 금속 비율은 상기 제1 층의 금속 비율보다 높은, 반도체 구조체.
(실시예 9)
실시예 7에 있어서, 상기 제2 층은 실질적으로 순수한 금속층인, 반도체 구조체.
(실시예 10)
실시예 7에 있어서, 상기 제2 층은 질소가 없는, 반도체 구조체.
(실시예 11)
실시예 7에 있어서, 상기 제2 층은 나노-결정질상인, 반도체 구조체.
(실시예 12)
실시예 7에 있어서, 상기 제1 층은 다결정질상인, 반도체 구조체.
(실시예 13)
실시예 7에 있어서, 상기 제2 및 제3 탄탈-함유층 사이에 제4 탄탈-함유층을 더 포함하고, 상기 제4 탄탈-함유층의 두께 대 상기 제3 탄탈-함유층의 두께의 비율은 약 0.094 내지 약 0.129의 범위에 있는, 반도체 구조체.
(실시예 14)
실시예 7에 있어서, 상기 제1 층은 상기 제2 층과 접촉하는, 반도체 구조체.
(실시예 15)
실시예 7에 있어서, 상기 제1 층 내의 스레딩 전위 결함(threading dislocation defects)은 상기 제3 층의 스레딩 전위 결함과 오정렬되는, 반도체 구조체.
(실시예 16)
반도체 구조체를 제조하는 방법으로서:
다중 레벨 상호접속 구조체 위에 패시베이션층을 형성하는 단계;
상기 다중 레벨 상호접속 구조체를 노출시키도록 상기 패시베이션층에 개구를 형성하는 단계;
상기 패시베이션층의 상기 개구를 라이닝하는 장벽층을 형성하는 단계 - 상기 장벽층을 형성하는 단계는:
제1 층을 나노-결정질상으로 형성하는 단계;
상기 제1 층 위에 비정질상으로 제2 층을 형성하는 단계;
상기 제2 층 위에 다결정질상으로 제3 층을 형성하는 단계; 및
상기 제3 층 위에 나노-결정질상으로 제4 층을 형성하는 단계
를 포함함 -;
상기 장벽층 위에 도전 재료를 형성하는 단계; 및
상기 장벽층과 상기 도전 재료를 패턴화하는 단계
를 포함하는, 방법.
(실시예 17)
실시예 16에 있어서, 상기 제2 층의 재료는 상기 제3 층의 재료와 실질적으로 동일한, 방법.
(실시예 18)
실시예 16에 있어서, 상기 제1 층의 재료는 상기 제4 층의 재료와 실질적으로 동일한, 방법.
(실시예 19)
실시예 16에 있어서, 상기 제3 층을 형성하기 위한 전력은 상기 제4 층을 형성하기 위한 전력보다 큰, 방법.
(실시예 20)
실시예 16에 있어서, 상기 제4 층의 금속 비율은 상기 제3 층의 금속 비율보다 높은, 방법.

Claims (10)

  1. 반도체 구조체로서:
    다중 레벨 상호접속 구조체;
    상기 다중 레벨 상호접속 구조체 위의 패시베이션층;
    상기 패시베이션층의 내부 측벽, 상기 패시베이션층의 상부 표면 및 상기 다중 레벨 상호접속 구조체의 도전 라인의 상부 표면을 라이닝하는 장벽층 - 상기 장벽층은:
    나노-결정질상의 제1 층;
    상기 제1 층 위의 비정질상의 제2 층;
    상기 제2 층 위의 다결정질상의 제3 층; 및
    상기 제3 층 위의 나노-결정질상의 제4 층
    을 포함함 -; 및
    상기 장벽층 위의 패드층
    을 포함하는, 반도체 구조체.
  2. 제1항에 있어서, 상기 제2 층의 재료는 상기 제3 층의 재료와 동일한, 반도체 구조체.
  3. 제1항에 있어서, 상기 제1 층의 재료는 상기 제4 층의 재료와 동일한, 반도체 구조체.
  4. 제1항에 있어서, 상기 제3 층의 두께는 상기 제4 층의 두께보다 두꺼운, 반도체 구조체.
  5. 제1항에 있어서, 상기 제1 층, 상기 제2 층 및 상기 제3 층의 두께들의 비율은 1.2:1:8.5 내지 1.3:1:9.5의 범위에 있는, 반도체 구조체.
  6. 제1항에 있어서, 상기 제1 층, 상기 제2 층 및 상기 제3 층의 두께들의 합은 208 옹스트롬 내지 242 옹스트롬의 범위에 있는, 반도체 구조체.
  7. 반도체 구조체로서:
    다중 레벨 상호접속 구조체;
    상기 다중 레벨 상호접속 구조체 위의 패시베이션층;
    부분적으로 상기 패시베이션층 내에 있고 상기 다중 레벨 상호접속 구조체 위에 있는 패드층; 및
    상기 다중 레벨 상호접속 구조체와 상기 패드층 사이의 장벽층
    을 포함하고, 상기 장벽층은:
    제1 탄탈-함유층;
    상기 제1 탄탈-함유층 위의 제2 탄탈-함유층; 및
    상기 제2 탄탈-함유층 위의 제3 탄탈-함유층
    을 포함하고, 상기 제1 탄탈-함유층 및 상기 제3 탄탈-함유층은 상기 제2 탄탈-함유층보다 높은 질소 농도를 가지며, 상기 제2 탄탈-함유층의 두께는 상기 제3 탄탈-함유층의 두께보다 작은, 반도체 구조체.
  8. 제7항에 있어서, 상기 제2 층의 금속 비율은 상기 제1 층의 금속 비율보다 높은, 반도체 구조체.
  9. 제7항에 있어서, 상기 제2 층은 순수한 금속층인, 반도체 구조체.
  10. 반도체 구조체를 제조하는 방법으로서:
    다중 레벨 상호접속 구조체 위에 패시베이션층을 형성하는 단계;
    상기 다중 레벨 상호접속 구조체를 노출시키도록 상기 패시베이션층에 개구를 형성하는 단계;
    상기 패시베이션층의 상기 개구를 라이닝하는 장벽층을 형성하는 단계 - 상기 장벽층을 형성하는 단계는:
    제1 층을 나노-결정질상으로 형성하는 단계;
    상기 제1 층 위에 비정질상으로 제2 층을 형성하는 단계;
    상기 제2 층 위에 다결정질상으로 제3 층을 형성하는 단계; 및
    상기 제3 층 위에 나노-결정질상으로 제4 층을 형성하는 단계
    를 포함함 -;
    상기 장벽층 위에 도전 재료를 형성하는 단계; 및
    상기 장벽층과 상기 도전 재료를 패턴화하는 단계
    를 포함하는, 방법.
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