KR20220096558A - 제어회로 및 그를 포함하는 표시장치 - Google Patents

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Abstract

본 발명의 실시예들은 제1디지털 신호를 송신하는 송신 회로, 제2디지털 신호를 수신하는 수신 회로, 송신 회로로 송신된 상기 제1디지털 신호의 제1신호 특성을 저장하는 제1메모리 및 제1메모리에 저장된 제1신호 특성과 수신 회로에서 수신된 상기 제2디지털 신호의 제2신호 특성을 비교하고 비교결과에 대응하여 상기 제1디지털 신호의 보상값을 산출하며, 상기 산출된 보상값을 저장하는 제2메모리를 포함하는 비교회로를 포함하는 제어회로 및 그를 포함하는 표시장치를 제공할 수 있다.

Description

제어회로 및 그를 포함하는 표시장치{CONTROL CIRCUIT AND DISPLALY DEVICE INCLUDING THE SAME}
본 발명의 실시예들은 제어회로 및 그를 포함하는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치로는 액정표시장치(LCD: Liquid Crystal Display device), 전계발광 표시장치(ELD; Electroluminescence Display device) 등과 같은 여러 가지 타입의 표시장치가 활용되고 있다.
그리고, 전계발광 표시장치(ELD)는 퀀텀닷(QD: Quantum Dot)을 포함하는 퀀텀닷 발광표시장치(Quantum-dot Light Emitting Display device), 무기 발광 표시장치(Inorganic Light Emitting Display device), 및 유기 발광표시 장치(Organic Light Emitting Display device) 등을 포함할 수 있다.
상기와 같은 표시장치는 다양한 제품에 적용되고 있다. 최근에는 표시장치의 화면이 크고 해상도가 높아져 고속으로 데이터가 전송되어야 한다. 그리고, 표시장치에서 신호가 송수신될 때, 주변 노이즈나 표시장치 내의 배선들로 인하여 신호가 왜곡될 수 있다. 표시장치에서 데이터가 고속으로 전송되는 경우에 신호 왜곡의 영향이 더욱 커지게 될 수 있어서, 데이터를 전송할 때 왜곡이 발생되는 것이 억제되어야 한다.
본 발명의 실시예들을 통해 전송되는 신호의 왜곡을 억제할 수 있는 제어회로 및 그를 포함하는 표시장치를 제공하는 것이다.
본 발명의 실시예들을 통해 고주파수의 신호가 안정적으로 전송될 수 있도록 함으로써, 고해상도의 영상을 표시할 수 있는 제어회로및 그를 포함하는 표시장치를 제공하는 것이다.
일 측면에서, 본 발명의 실시예들은 제1디지털 신호를 송신하는 송신 회로, 제2디지털 신호를 수신하는 수신 회로, 송신 회로로 송신된 상기 제1디지털 신호의 제1신호 특성을 저장하는 제1메모리 및 제1메모리에 저장된 제1신호 특성과 수신 회로에서 수신된 상기 제2디지털 신호의 제2신호 특성을 비교하고 비교결과에 대응하여 상기 제1디지털 신호의 보상값을 산출하며, 상기 산출된 보상값을 저장하는 제2메모리를 포함하는 비교회로를 포함하는 제어회로를 제공할 수 있다.
다른 일 측면에서, 본 발명의 실시예들은 표시패널, 영상신호를 공급받아 상기 표시패널로 데이터신호를 공급하는 드라이버 회로, 영상신호를 드라이버 회로로 공급하며, 드라이버 회로를 제어하는 타이밍 컨트롤러 및 타이밍 컨트롤러에 영상신호와 클럭신호를 공급하는 제어회로를 포함하되, 제어회로는 제1디지털 신호를 송신하는 송신 회로, 제2디지털 신호를 수신하는 수신 회로, 송신 회로로 송신된 상기 제1디지털 신호의 제1신호 특성을 저장하는 제1메모리 및 메모리에 저장된 제1신호 특성과 수신 회로에서 수신된 제2디지털 신호의 제2신호 특성을 비교하고, 비교결과에 대응하여 보상값을 설정하는 제2메모리를 포함하는 비교회로를 포함하는 표시장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 수신된 신호에서 왜곡이 발생되는 것을 억제함으로써, 안정적으로 동작할 수 있는 제어회로 및 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 고주파수의 신호가 안정적으로 공급됨으로써, 고해상도를 갖는 영상을 표시할 수 있는 제어회로 및 그를 포함하는 표시장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 구조도이다.
도 2는 본 발명에 따른 실시예들에서 제어회로와 타이밍 컨트롤러 간에 신호가 전송되는 과정을 나타내는 개념도이다.
도 3은 본 발명에 따른 실시예들에서 제어회로를 나타내는 구조도이다.
도 4는 본 발명의 실시예들에서 제어회로에서 타이밍 컨트롤러로 전송되는 클럭과 영상신호를 나타내는 파형도이다.
도 5는 본 발명의 실시예들에 의한 차동신호를 나타내는 파형도이다.
도 6a 및 도 6b는 본 발명에 따른 표시장치에서 클럭의 라이징 타임과 폴링타임을 나타내는 타이밍도이다.
도 7은 도 3에 도시된 송신회로의 일 실시예를 나타내는 구조도이다.
도 8은 도 7에 도시된 차동신호 생성회로를 나타내는 회로도이다.
도 9는 도 8에 도시된 차동신호 생성회로에서 출력되는 차동신호의 파형을 나타내는 파형도이다.
도 10은 도 1에 도시된 화소의 실시예를 나타내는 회로도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 구조도이다.
도 1을 참조하면, 표시장치(100)는 표시패널(110), 데이터 드라이버 회로(120), 게이트 드라이버 회로(130), 타이밍 컨트롤러(140) 및 제어회로(150)를 포함할 수 있다.
표시패널(110)은 매트릭스 형태로 배치되는 복수의 화소(101)를 포함할 수 있다. 복수의 화소(101)는 각각 적색, 녹색, 청색의 빛을 발광할 수 있다. 하지만, 각각의 화소(101)에서 발광하는 빛의 색은 이에 한정되는 것은 아니다. 또한, 표시패널(110)은 사각형의 형상일 수 있다.
표시패널(110)에는 복수의 게이트라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)이 배치되고, 게이트 라인(GL1 내지 GLn)과 데이터라인(DL1 내지 DLm)에 복수의 화소(101)가 연결될 수 있다. 각 화소(101)는 게이트라인(GL1 내지 GLn)을 통해 전달되는 게이트신호에 대응하여 데이터라인(DL1 내지 DLm)을 통해 전달되는 데이터 신호를 전달받을 수 있다. 하지만, 표시패널(110)에 배치되는 배선들은 이에 한정되는 것은 아니다. .
데이터 드라이버 회로(120)는 복수의 데이터라인(DL1 내지 DLm)과 연결되어 있고, 데이터라인(DL1 내지 DLm)을 통해 데이터 신호를 화소(101)에 전달할 수 있다. 여기서, 데이터 드라이버 회로(120)는 한 개인 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 또한, 데이터 드라이버 회로(120)는 집적회로일 수 있다.
게이트 드라이버 회로(130)는 게이트라인(GL1 내지 GLn)과 연결되고 게이트라인(GL1 내지 GLn)을 통해 게이트신호를 복수의 화소(101)에 공급할 수 있다. 여기서, 게이트 드라이버 회로(130)는 표시패널(110)의 일측에 배치되어 있는 것으로 도시되어 있지만, 이에 한정되는 것은 아니며, 표시패널(110)의 양측에 배치될 수 있다. 그리고, 하나의 게이트 드라이버 회로는 홀수번째 게이트 라인에 연결되고 다른 하나의 게이트 드라이버 회로는 짝수번째 게이트 라인에 연결될 수 있다. 또한, 표시장치(100)는 별도의 게이트 드라이버 회로를 포함하지 않고 표시패널(110)에 게이트신호를 발생하는 게이트발생회로가 배치될 수 있다.
타이밍 컨트롤러(140)는 데이터 드라이버 회로(120)와 게이트 드라이버 회로(130)를 제어할 수 있다. 타이밍 컨트롤러(140)는 영상신호(RGB)와 데이터제어신호(DCS)를 데이터 드라이버 회로(120)에 공급하고 게이트제어신호(GCS)를 게이트 드라이버 회로(130)에 공급할 수 있다.
제어회로(150)는 타이밍 컨트롤러(140)에 영상신호(RGB)와 클럭(CLK)을 공급할 수 있다. 영상신호(RGB) 및/또는 클럭(CLK)를 공급하기 전에, 제어회로(140)는 타이밍 컨트롤러(140)로 디지털 신호를 공급하고 타이밍 컨트롤러(140)가 공급받은 디지털 신호를 피드백받을 수 있다. 그리고, 타이밍 컨트롤러(140)으로 공급한 디지털 신호와 타이밍 컨트롤러(140)으로부터 피드백 받은 디지털 신호를 비교할 수 있다.
제어회로(150)는 비교한 결과에 대응하여 제어회로(150)에서 타이밍 컨트롤러(140)으로 전송할 영상신호(RGB) 및/또는 클럭(CLK)의 신호 특성을 결정할 수 있다.
제어회로(150)은 AP(Application processor)일 수 있다. 하지만, 이에 한정되는 것은 아니다.
도 2는 본 발명에 따른 실시예들에서 제어회로와 타이밍 컨트롤러 간에 신호가 전송되는 과정을 나타내는 개념도이다.
도 2를 참조하면, 제어회로(150)와 타이밍 컨트롤러(140)는 신호 전송라인(201)과 피드백 라인(202)으로 연결될 수 있다. 제어회로(150)는 신호 전송라인(201)으로 디지털 신호를 출력하여 타이밍 컨트롤러(140)로 전송하고, 피드백 라인(202)으로 타이밍 컨트롤러(140)에 전송된 디지털 신호를 피드백받을 수 있다. 디지털 신호는 하이 상태와 로우 상태를 포함하는 복수의 펄스를 포함할 수 있다.
제어회로(150)에서 출력되는 디지털 신호는 신호 전송라인(201)의 디지털 신호의 전송경로에서의 노이즈, 저항, 캐패시터에 의해 왜곡될 수 있다. 따라서, 제어회로(150)에서 출력되는 디지털 신호와 타이밍 컨트롤러(140)에서의 입력되는 디지털 신호는 차이가 있게 된다. 예를 들어, 복수의 펄스를 포함하는 디지털신호가 제어회로(150)에서 출력될 때 각 펄스의 라이징 타임, 폴링 타임, 진폭은 타이밍 컨트롤러(140)에서 입력되는 신호 즉, 제어회로(`50)에 피드백 되는 디지털신호의 각 펄스의 라이징 타임, 폴링 타임, 진폭과 다들 수 있다. 그리고, 라이징 타임, 폴링 타임, 진폭을 신호 특성이라고 할 수 있다.
제어회로(150)에서 출력되는 디지털 신호를 제1디지털 신호라고 하고 제어회로(150)에서 피드백 받은 디지털 신호를 제2디지털 신호라고 할 수 있다.
제1디지털 신호와 제2디지털 신호의 차이가 크면, 타이밍 컨트롤러(140)에서 신호의 왜곡이 큰 것으로 고려될 수 있다. 그리고, 제1디지털 신호와 제2디지털 신호의 차이가 크지 않으면, 타이밍 컨트롤러(140)에서 신호의 왜곡이 적은 것으로 고려될 수 있다.
왜곡이 크면, 영상신호, 클럭을 포함하는 구동신호가 타이밍 컨트롤러(140)에서 왜곡이 크게 나타나게 되고 이로 인하여 표시장치(100)에서 표시되는 영상이 왜곡될 수 있다. 반면, 왜곡이 작으면, 영상신호, 클럭을 포함하는 구동신호가 타이밍 컨트롤러(140)에서 왜곡이 나타나지 않게 되고 이로 인하여 표시장치(100)에서 표시되는 영상이 왜곡되지 않는다.
따라서, 제1디지털 신호와 제2디지털 신호의 차이가 크면 제어회로(150)에서 전송되는 제1디지털 신호의 신뢰성이 떨어질 수 있다. 반면에 제1디지털 신호와 제2디지털 신호의 차이가 작으면 제어회로(150)에서 전송되는 제1디지털 신호의 신뢰성이 높아질 수 있다.
제1디지털 신호의 신뢰성을 높이기 위해서, 제어회로(150)에서 제1디지털 신호와 제2디지털 신호의 차이를 산출하고 차이가 작아지도록 제1디지털 신호를 보상할 수 있다. 예를 들면, 제1디지털 신호와 제2디지털 신호의 차이에 대응하는 보상값들이 설정되어 있고, 제어회로(150)에서 제1디지털 신호를 출력하고 제2디지털 신호를 피드백 받아 그 차이를 산출할 수 있다.
그리고, 설정된 보상값들 중에서 제1디지털 신호와 제2디지털 신호의 차이에 대응하는 보상값을 찾고, 찾은 보상값으로 제1디지털 신호를 보상할 수 있다. 제1디지털 신호에 보상값이 적용되면 제1디지털 신호는 노이즈 등에 의한 영향을 받게 되더라도 타이밍 컨트롤러(140)에 전달될 때, 신호의 왜곡이 적게 발생하게 될 수 있다. 따라서, 보상값이 적용됨으로써, 제1디지털 신호와 제2디지털 신호의 차이는 수 줄어들 수 있다.
그리고, 표시장치(100)에서 영상을 표시하는 경우에, 제어회로(150)는 영상을 표시하기 위한 구동신호에 설정된 보상값을 적용하고, 제어회로(150)는 보상값이 적용된 구동신호를 타이밍 컨트롤러(140)에 공급할 수 있다. 따라서, 송신 회로(151)는 보상값에 대응하여 구동신호의 신호 특성을 결정할 수 있다.
여기서는 제어회로(150)와 타이밍 컨트롤러(140) 간에 전송되는 신호에 대응하는 보상값을 찾고, 찾은 보상값으로 제어회로(150)과 타이밍 컨트롤러(140) 간에 전송되는 신호를 보상하는 것으로 설명하고 있지만, 이에 한정되는 것은 아니며, 타이밍 컨트롤러(140)에서 도 1에 도시된 데이터 드라이버 회로(120) 또는 게이트 드라이버 회로(130)로 신호를 공급하는 과정에서도 보상값을 적용할 수 있다. 즉, 타이밍 컨트롤러(140)에서도 디지털 신호를 전송하고 전송된 디지털 신호를 피드백 받을 수 있다.
도 3은 본 발명에 따른 실시예들에서 제어회로를 나타내는 구조도이다.
도 3을 참조하면, 제어회로(150)는 송신 회로(151), 수신 회로(152), 제1메모리(153) 및 비교회로(154)를 포함할 수 있다.
송신 회로(151)는 제1디지털 신호(1DS)를 송신할 수 있다. 제1디지털 신호(1DS)는 디지털 신호이기 때문에 하이 항태 또는 로우 상태를 포함하는 복수의 펄스를 포함할 수 있다. 송신 회로(151)는 도 2에 도시된 신호 전송라인(201)을 통해 제1디지털 신호(1DS)를 송신할 수 있다.
수신 회로(152)는 제2디지털 신호(2DS)를 수신할 수 있다. 제2디지털 신호(2DS)는 제1디지털 신호(1DS)를 피드백 받은 신호일 수 있다. 제어회로(150)는 수신된 제2디지털 신호(2DS)에 의해 타이밍 컨트롤러(140)가 송신 회로(151)로부터 수신한 제1디지털 신호(1DS)의 신호 특성을 파악할 수 있다. 수신 회로(152)는 도 2에 도시된 피드백 라인(202)을 통해 제2디지털 신호(2DS)를 수신할 수 있다.
제어회로(150)와 타이밍 컨트롤러(140)는 I2C, SPI(Serial Peripheral Interface), LVDS(Low-voltage differential signaling)과 같은 인터페이스 중 어느 하나로 통신할 수 있다. 그리고, 피드백 라인(202)은 상기의 인터페이스에 사용되는 배선 중 하나를 이용할 수 있다. 또한, 피드백 라인(202)은 제어회로(150)와 타이밍 컨트롤러(140) 사이에 별도의 라인이 추가된 것일 수 있다.
그리고, 피드백 라인(202)을 통해 전송되는 제2디지털 신호(2DS)는 노이즈에 민감하지 않도록 하기 위해 저속으로 전송될 수 있다.
제2디지털 신호(2DS)는 제1디지털 신호(1DS)가 왜곡된 것일 수 있다. 따라서, 제2디지털 신호(2DS)에 포함된 복수의 펄스의 각 라이징 타임, 폴링 타임, 진폭은 제1디지털 신호에 포함된 복수의 펄스의 각 라이징 타임, 폴링 타임, 진폭과 차이가 발생할 수 있다. 제1디지털 신호(1DS)의 신호 특성을 제1신호 특성이라고 하고 제2디지털 신호(2DS)의 신호 특성을 제2신호 특성이라고 할 수 있다.
제1메모리(153)는 송신 회로(151)로 송신된 제1신호 특성을 저장할 수 있다. 즉, 제1메모리(153)에는 제1디지털 신호(1DS)의 라이징 타임, 폴링 타임, 진폭이 저장될 수 있다. 하지만, 제1메모리(153)에 저장되는 것은 이에 한정되는 것은 아니다.
비교회로(154)는 제1메모리(153)에 저장된 제1신호 특성과 수신 회로(152)에서 수신된 제2디지털 신호(2DS)의 신호 특성인 제2신호특성을 비교하고 비교결과에 대응하는 보상값을 산출할 수 있다. 보상값은 제어회로(150)에 저장된 소정의 알고리듬 또는 보상값에 대한 룩업테이블을 이용하여 산출될 수 있다.
또한, 비교회로(154)는 산출된 보상값을 저장하는 제2메모리(155)를 포함할 수 있다. 제2메모리(155)에 저장되는 것은 이에 한정되는 것은 아니다. 그리고, 제어회로(150)는 제2메모리(155)에 저장된 보상값을 적용한 구동신호를 출력할 수 있다.
즉, 최적의 제1디지털 신호(1DS)를 출력할 수 있는 보상값이 제2메모리(155)에 저장된 후, 표시장치(100)는 영상을 표시하게 되고, 제어회로(150)는 구동신호를 타이밍 컨트롤러(140)에 공급할 때, 제2메모리(155)에 저장된 보상값으로 구동신호를 보상할 수 있다.
도 4는 본 발명의 실시예들에서 제어회로에서 타이밍 컨트롤러로 전송되는 클럭과 영상신호를 나타내는 파형도이다. 도 5는 본 발명의 실시예들에 의한 차동신호를 나타내는 파형도이다.
도 4를 참조하면, 클럭(CLK)과 영상신호(RGB)는 각각 복수의 펄스를 포함할 수 있다. 클럭(CLK)은 주기가 일정한 복수의 펄스가 발생하게 되고 영상신호(RGB)는 다양한 데이터를 포함하고 있어서, 펄스의 주기는 일정하지 않게 될 수 있다.
클럭(CLK)과 같이 주기가 일정한 펄스가 지속적으로 반복되게 되면, 보강간섭에 의해 표시장치(100)의 EMI(Electro magnetic interference)가 커지는 문제가 발생할 수 있다. 특히, 클럭(CLK)의 주파수가 높아질수록 EMI는 더 커지게 될 수 있다.
또한, 영상신호(RGB)는 펄스의 주기가 일정하지 않지만, 표시장치(100)가 고주파수 구동을 하게 되면 영상신호(RGB)에 의해서도 EMI가 커지게 될 수 있다.
또한, 클럭(CLK)과 영상신호(RGB)는 차동신호일 수 있다. 차동신호는 제1신호(S1)와, 제1신호(S1)와 상태가 반대인 제2신호(S2)를 포함할 수 있다. 즉, 제1신호(S1)가 하이 상태이면 제2신호(S2)는 로우상태이고 제1신호(S1)가 로우 상태이면 제2신호(S2)는 하이상태일 수 있다. 클럭(CLK)과 영상신호(RGB)는 제어회로(150)에서 타이밍 컨트롤러(140)에 차동신호로 공급될 수 있고, 차동신호로 전달되면, EMI가 더 커질 수 있다.
최근에는 표시장치(100)의 해상도가 높아지기 때문에 동일한 시간에 표시장치(100)에서 처리해야할 데이터의 수가 증가하게 된다. 즉, 표시장치(100)는 고주파수 구동을 하게 될 수 있다. 고주파수 구동을 하게 되면, 클럭(CLK)의 펄스 수가 증가하거나 영상신호(RGB)가 많아지게 되어 표시장치(100)에서 EMI가 더 커질 수 있다.
도 6a 및 도 6b는 본 발명에 따른 표시장치에서 클럭의 라이징 타임과 폴링타임을 나타내는 타이밍도이다.
도 6a에 도시되어 있는 것과 같이, 일반적으로 클럭(CLK1)은 복수의 펄스를 포함하고, 각 펄스의 라이징 타임(Tr), 폴링타임(Tf)의 길이는 일정할 수 있다. 각 펄스의 라이징 타임(Tr), 폴링타임(Tf)의 길이가 일정하게 되면, 펄스들의 형상을 동일해짐으로써, 보강 간섭에 의해 EMI가 커질 수 있다.
하지만, 도 6b에 도시되어 있는 것과 같이, 클럭(CLK2)은 복수의 펄스를 포함하고 각 펄스의 라이징 타임(Tr1,Tr2,Tr3), 폴링타임(Tf1,Tf2,Tf3)의 길이는 일정하지 않게 될 수 있다. 펄스의 라이징 타임(Tr1,Tr2,Tr3), 폴링타임(Tf1,Tf2,Tf3)의 길이가 일정하지 않으면, 펄스의 형상에서 차이가 발생함으로써, 소멸 간섭에 의해 EMI가 작아질 수 있다.
여기서는 클럭의 라이징 타임(Tr1,Tr2,Tr3), 폴링타임(Tf1,Tf2,Tf3)의 길이를 조절함으로써, EMI의 크기가 작아지는 것을 설명하고 있지만, 이에 한정되는 것은 아니다. 또한, 영상신호(RGB)의 라이징 타임과 폴링 타임을 조절함으로써, EMI의 크기는 작아질 수 있다.
또한, 제어회로(150)는 도 3에 도시된 송신회로(151)에서 디지털 신호인 클럭의 라이징 타임(Tr1,Tr2,Tr3)과 폴링타임(Tf1,Tf2,Tf3)을 가변하고, 수신회로(152)에서 클럭을 수신할 때, 왜곡이 가장 적은 클럭을 찾고, 그에 해당되는 라이징 타임과 폴링타임을 제2메모리(155)에 저장할 수 있다. 그리고, 구동시에 클럭의 제2메모리(155)에 저장된 라이징 타임(Tr1,Tr2,Tr3), 폴링타임(Tf1,Tf2,Tf3)에 대응하는 클럭(CLK)을 전송할 수 있다.
도 7은 도 3에 도시된 송신회로의 일 실시예를 나타내는 구조도이고, 도 9는 도 7에 도시된 차동신호 생성회로에서 출력되는 차동신호의 파형을 나타내는 파형도이다.
도 7 및 도 8을 참조하면, 송신회로(151)는 동일한 기간에 하이레벨을 갖는 제1신호(Vd)와 로우레벨을 갖는 제2신호(Vd')를 포함하는 차동신호를 생성하는 차동신호 생성회로(151a)를 포함할 수 있다. 차동신호 생성회로(151a)는 제1전압(V1)을 전달받아, 도 8에 도시된 바와 같이, 동일한 기간에서 하이상태의 제1신호(Vd)와 로우 상태의 제2신호(Vd')를 포함하는 차동신호(Vd,Vd')를 생성할 수 있다.
그리고, 차동신호 생성회로(151a)는 제1시간(t1)만큼 펄스의 지속시간을 지연할 수 있다. 하지만, 이에 한정되는 것은 아니며, 제1시간(t1)만큼 펄스의 발생시간을 지연시킬 수 있다. 클럭(CLK)이 제1시간(t1) 만큼 지속시간이 지연되거나 발생시간이 지연됨으로써, 클럭(CLK)의 라이징 타임, 폴링타임이 조절될 수 있다. 또한, 클럭(CLK)의 주파수가 미세하게 조절될 수 있다.
도 9는 도 7에 도시된 차동신호 생성회로와 타이밍 컨트롤러의 연결관계를 나타내는 회로도이다.
도 9를 참조하면, 차동신호 생성회로(151a)는 타이밍 컨트롤러(140)와 연결될 수 있다. 그리고, 차동신호 생성회로(151a)는 제1하이신호와 제1로우신호를 포함하는 차동신호를 타이밍 컨트롤러(140)로 전송할 수 있다.
차동신호 생성회로(151a)는 신호 구동회로(710), H 브릿지 회로(730), 신호 구동회로(710)와 H 브릿지 회로(730) 사이에 배치되는 지연회로(720)를 포함할 수 있다.
신호 구동회로(710)는 제1전압(V1)을 전달받아 제2하이신호를 생성하는 하이신호 출력회로(710a)와 제2로우신호를 생성하는 로우 신호 출력회로(710b)를 포함할 수 있다. 그리고, 하이신호 출력회로(710a)와 로우 신호 출력회로(710b)에 각각 전달되는 제1전압(V1)은 로우 상태 또는 하이 상태가 반복될 수 있지만, 설명의 편의를 위해 제1전압(V1)은 로우 상태로 전달되는 것으로 가정한다.
또한, 하이신호 출력회로(710a)는 로우 상태의 전압을 하이상태로 변환하기 위해 한 개의 NOT 게이트(712a)를 포함할 수 있고, 로우 신호 출력회로(710b)는 로우 상태의 전압이 로우 상태로 출력될 수 있도록 직렬로 연결된 두 개의 NOT 게이트(711b,712b)를 포함할 수 있다. 따라서, 하이신호 출력회로(710a)는 로우 상태의 제1전압(V1)이 하이 상태가 되도록 하고 로우 신호 출력회로(710b)는 로우 상태의 제1전압(V1)이 계속 로우 상태가 되게 할 수 있다. 로우 상태의 제1전압(V1)은 차동신호 생성회로(151a)에 의해서 하이상태의 전압과 로우 상태의 전압으로 변환될 수 있다.
하이신호 출력회로(710a)는 하나의 NOT 게이트(712a)를 포함하고 있고 로우 신호 출력회로(710b)는 두 개의 NOT 게이트(711b,712b)를 포함하고 있다. 따라서, 하이신호 출력회로(710a)에 포함된 NOT 게이트(712a)의 수는 로우 신호 출력회로(710b)에 포함된 NOT 게이트(711b,712b)의 수와 다르다. 특히, 하이신호 출력회로(710a)에 포함된 NOT 게이트(712a)의 수는 로우 신호 출력회로(710b)에 포함된 NOT 게이트(711b,712b)의 수 보다 적다.
제1전압(V1)은 하이신호 출력회로(710a)에 포함된 NOT 게이트(712a)에 의해 반전되고 지연되어 하이신호로 출력될 수 있다. 또한, 제1전압(V1)은 로우 신호 출력회로(710b)에 포함된 각각의 NOT게이트(711b,712b)에 의해 두번 반전되고 지연되어 로우 신호로 출력될 수 있다. 그리고, 하이신호 출력회로(710a)에 포함되어 있는 NOT 게이트(712a)의 수가 로우 신호 출력회로(710b)에 포함된 각각의 NOT게이트(711b,712b)의 수 보다 적어 하이신호 출력회로(710a)에서 제1전압(V1)이 지연되는 시간보다 로우 신호 출력회로(710b)에서 제1전압(V1)이 지연되는 시간이 더 길게 될 수 있다.
따라서, 하이신호 출력회로(710a)에서 출력되는 하이 상태의 전압이 로우 신호 출력회로(710b)에서 로우 상태의 전압 보다 빠르게 출력될 수 있다.
상기의 문제점을 해결하기 위해, 하이신호 출력회로(710a)는 NOT 게이트(712a)와 직렬로 연결되는 버퍼(711a)를 포함할 수 있다. 버퍼(711a)로 인하여 하이신호 출력회로(710a)로 입력된 제1전압(V1)은 더 지연되게 되어, 하이신호 출력회로(710a)는 로우 신호 출력회로(710b)와 동일한 지연시간을 갖게 될 수 있다.
H 브릿지 회로(730)는 신호 구동회로(710)로부터 제2하이신호와 제2로우신호를 전달받고, 전달받은 제2하이신호와 제2로우신호에 대응하여 제1하이신호와 제1로우신호를 생성하여 출력될 수 있다. H 브릿지 회로(730)에서 전달되는 신호는 반전되어 출력될 수 있다. 즉, H 브릿지 회로(730)는 전달받은 제2하이신호에 대응하여 제1로우신호를 출력하고 전달받은 제2로우신호에 대응하여 제1하이신호를 출력할 수 있다.
그리고, 지연회로(720)는 H 브릿지 회로(730)에 제2하이신호와 제2로우신호가 전달되는 시간을 지연시킴으로써, H 브릿지 회로(730)에서 출력되는 제1하이신호와 제1로우신호가 출력되는 시간을 지연시킬 수 있다. 즉, H 브릿지 회로(730)에 제2하이신호와 제2로우신호가 전달되는 시간이 지연되면, H 브릿지 회로(730)에서 출력되는 제1하이신호의 라이징 타임과 제2로우신호의 폴링타임이 길어지고 H 브릿지 회로(730)에 제2하이신호와 제2로우신호가 전달되는 시간을 지연되지 않게 되면, H 브릿지 회로(730)에서 출력되는 제1하이신호의 라이징 타임과 제2로우신호의 폴링 타임이 짧아질 수 있다.
일 실시예에 있어서, H 브릿지 회로(730)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3) 및 제4트랜지스터(T4)를 포함할 수 있다.
제1트랜지스터(T1)는 제1전극이 제1전원(VDD)에 연결되고 제2전극이 제1출력단(OUT1)에 연결되며 게이트 전극이 제2로우신호를 공급받을 수 있다. 제2트랜지스터(T2)는 제1전극이 제1전원(EVDD)에 연결되고 제2전극이 제2출력단(OUT2)에 연결되며 게이트 전극이 지연회로(720)로부터 제2하이신호를 공급받을 수 있다. 제3트랜지스터(T3)는 제1전극이 제1출력단(OUT1)에 연결되고 제2전극이 제1전원(VDD)보다 낮은 제2전원(VSS)에 연결되고 게이트전극이 제2하이신호를 공급받을 수 있다. 또한, 제4트랜지스터(T4)는 제1전극이 제2출력단(OUT2)에 연결되고 제2전극이 제2전원(VSS)에 연결되고 게이트 전극이 제2로우신호를 공급받을 수 있다. 제2전원(VSS)은 접지일 수 있다.
제1트랜지스터(T1)가 턴온되면, 제3트랜지스터(T3)는 턴오프되고 제1트랜지스터(T1)가 턴온되면, 제3트랜지스터(T3)는 턴온될 수 있다. 그리고, 제2트랜지스터(T2)가 턴온되면, 제4트랜지스터(T4)는 턴오프되고 제2트랜지스터(T2)가 턴오프되면, 제4트랜지스터(T4)는 턴온될 수 있다.
제1트랜지스터(T1)가 턴온되고 제3트랜지스터(T3)는 턴오프되면, 제1출력단(OUT1)으로 제1전원(EVDD)가 전달되어 제1출력단(OUT1)에서 제1하이신호가 출력되고, 제2트랜지스터(T2)가 턴오프고 제4트랜지스터(T4)가 턴온되면 제2출력단(OUT2)으로 제2전원(VSS)이 전달되어 제2출력단(OUT2)에서 제1로우신호가 출력될 수 있다.
반대로, 제1트랜지스터(T1)가 턴오프되고 제3트랜지스터(T3)는 턴온되면, 제1출력단(OUT1)으로 제2전원(EVSS)가 전달되어 제1출력단(OUT1)에서 제1로우신호가 출력되고, 제2트랜지스터(T2)가 턴온되고 제4트랜지스터(T4)가 턴오프되면 제2출력단(OUT2)으로 제1전원(VDD)이 전달되어 제2출력단(OUT2)에서 제1하이신호가 출력될 수 잇다.
H 브릿지 회로(730)에 전달되는 제2하이신호와 제2로우신호가 지연되면 제1트랜지스터(T1)와 제4트랜지스터(T4)가 턴온/턴오프되는 시간과 제2트랜지스터(T2)와 제3트랜지스터(T3)가 턴오프/턴온되는 시간이 늦어질 수 있다. H 브릿지 회로(730)에 전달되는 제2하이신호와 제2로우신호가 지연되지 않으면 제1트랜지스터(T1)와 제4트랜지스터(T4)가 턴오프/턴온되는 시간과 제2트랜지스터(T2)와 제3트랜지스터(T3)가 턴온/턴오프되는 시간이 늦어질 수 있다.
따라서, H 브릿지 회로(730)에서 제1하이신호와 제1로우신호가 출력되는 시간이 지연되거나 빨라짐으로써, 클럭의 라이징 타임과 폴링타임이 조절될 수 있다.
지연회로(720)는 각각 하이신호 발생회로와 연결되는 NOT 게이트와 로우신호 발생회로와 연결되는 NOT 게이트를 포함할 수 있다. 지연회로(720)에 포함된 NOT 게이트들은 지연시간 제어신호(T.cont)에 의해 제2하이신호와 제2로우신호가 출력되는 시간이 지연될 수 있다. 지연회로(720)는 지연시간 제어신호(T.cont)에 의해 제2하이신호와 제2로우신호가 동일한 시간만큼 지연될 수 있다. 지연시간 제어신호(T.cont)에 의해 지연되는 지연시간(t1)은 제1디지털 신호(1DS)와 제2디지털 신호(2DS)를 비교하여 산출한 보상 값에 대응하여 결정될 수 있다.
그리고, H 브릿지 회로(730)에서 출력되는 제1하이신호와 제1로우신호는 타이밍 컨트롤러(140) 내의 앰프(141)로 전달될 수 있다. 그리고, 앰프(141)의 양(+)의 입력단과 음(-)의 입력단 간에 가변저항(RV)이 연결되고 가변저항(RV)의 저항값은 저항 제어신호(R.cont)에 의해 조절될 수 있다. 가변저항(RV)의 저항값이 조절됨으로써, 앰프(141)에서 출력되는 신호의 증폭율이 조절될 수 있다.
또한, 차동신호 생성회로(151a)는 지연시간 제어신호(T.cont)에 의해 지연회로(720)에 포함된 NOT 게이트들의 출력신호인 제2하이신호 또는 제2로우신호는 라이징 타임과 폴링타임이 조절될 수 있다. 따라서, 제2하이신호 또는 제2로우신호에 의해 H 브릿지 회로(730)의 제1트랜지스터(T1) 내지 제4트랜지스터(T4)의 턴온 또는 턴오프되는 시간이 지속적으로 변화되어 H 브릿지 회로(730)에서 출력되는 제1하이신호와 제2로우신호의 라이징 타임과 폴링 타임이 지속적으로 변화하게 된다. 따라서, EMI가 감소될 수 있다.
도 10은 도 1에 도시된 화소의 실시예를 나타내는 회로도이다.
도 10을 참조하면, 화소(101)는 구동전류를 공급하는 화소회로와, 구동전류를 공급받아 빛을 발광하는 발광소자(ED)를 포함할 수 있다.
화소회로는 제1트랜지스터(M1), 제2트랜지스터(M2) 및 캐패시터(Cst)를 포함할 수 있다. 그리고, 발광소자(ED)는 애노드전극, 캐소드 전극 및 애노드전극과 캐소드 전극 사이에 배치되며 전류가 흐르면 빛을 발광하는 발광층을 포함할 수 있다. 발광층은 유기물질, 무기물질 및 퀀텀닷(Quantaum Dot) 물질 중 적어도 하나일 수 있다.
제1트랜지스터(M1)는 제1전극이 제1전원(EVDD)을 공급하는 제1전원라인(VL)에 연결되고 제2전극이 제1노드(N1)에 연결될 수 있다. 또한, 제1트랜지스터(M1)는 게이트전극이 제2노드(N1)에 연결될 수 있다. 제1트랜지스터(M1)는 제2노드(N2)에 인가된 전압에 대응하여 제1노드(N1)로 구동전류가 흐르게 할 수 있다.
제2트랜지스터(M2)는 제1전극이 데이터라인(DL)에 연결되고 제2전극이 제2노드(N2)에 연결될 수 있다. 또한, 제2트랜지스터(M2)는 게이트 전극이 게이트라인(GL)에 연결될 수 있다. 제2트랜지스터(M2)는 게이트라인(GL)을 통해 전달되는 게이트신호(GATE)에 대응하여 데이터라인(DL)에 흐르는 데이터신호(Vdata)를 제2노드(N2)에 전달할 수 있다.
캐패시터(Cst)는 제1전극이 제1노드(N1)에 연결되고 제2전극이 제2노드(N2)에 연결될 수 있다. 캐패시터(Cst)는 제1노드(N1)에 인가된 전압을 유지할 수 있다.
상기와 같이 구성된 화소(101)에서 제1트랜지스터(M1) 및 제2트랜지스터(M2)는 N 모스 타입의 트랜지스터일 수 있다. 하지만, 이에 한정되는 것은 아니다. 또한, 제1트랜지스터(M1) 및 제2트랜스터(M2)의 제1전극과 제2전극은 각각 드레인전극과 소스전극일 수 있다. 하지만, 이에 한정되는 것은 아니다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
101: 화소
110: 표시패널
120: 데이터 드라이버 회로
130: 게이트 드라이버 회로
140: 타이밍 컨트롤러
150: 제어 회로

Claims (12)

  1. 제1디지털 신호를 송신하는 송신 회로;
    제2디지털 신호를 수신하는 수신 회로;
    상기 송신 회로로 송신된 상기 제1디지털 신호의 제1신호 특성을 저장하는 제1메모리; 및
    상기 제1메모리에 저장된 제1신호 특성과 상기 수신 회로에서 수신된 상기 제2디지털 신호의 제2신호 특성을 비교하고 상기 비교결과에 대응하여 상기 제1디지털 신호의 보상값을 산출하며, 상기 산출된 보상값을 저장하는 제2메모리를 포함하는 비교회로를 포함하는 제어회로.
  2. 제1항에 있어서,
    상기 송신 회로는 상기 보상값에 대응하여 구동신호의 신호 특성을 결정하는 제어회로.
  3. 제1항에 있어서,
    상기 송신 회로는 동일한 기간에 하이레벨을 갖는 제1하이 신호와 로우레벨을 갖는 제1로우 신호를 포함하는 차동신호를 생성하는 차동신호 생성회로를 포함하며,
    상기 차동신호 생성회로는 제1전압을 제2하이 신호로 출력하는 하이신호 출력 회로와 제1전압을 제2로우 신호로 변환하는 로우신호 출력회로를 포함하는 신호 구동회로;
    상기 신호 구동회로로부터 상기 제2하이 신호와 상기 제2로우 신호를 전달받아 상기 제1하이 신호와 상기 제1로우 신호를 생성하여 출력하는 H 브릿지 회로; 및
    상기 신호 구동회로와 와 상기 H 브릿지 회로 사이에 배치되며, 상기 H 브릿지 회로에 상기 제2하이신호와 상기 제2로우 신호가 전달되는 제1시간을 조절하는 지연회로를 포함하는 제어회로.
  4. 제3항에 있어서,
    상기 보상값에 대응하여 상기 지연회로는 상기 제1시간을 조절하는 제어회로.
  5. 제3항에 있어서,
    상기 H 브릿지 회로는
    제1전극이 제1전원에 연결되고 제2전극이 제1출력단에 연결되며 게이트 전극이 상기 제2하이 신호를 공급받는 제1트랜지스터;
    제1전극이 제1전원에 연결되고 제2전극이 제2출력단에 연결되며 게이트 전극이 상기 지연회로로부터 상기 제2로우 신호를 공급받는 제2트랜지스터;
    제1전극이 상기 제1출력단에 연결되고 제2전극이 상기 제1전원보다 낮은 제2전원에 연결되고 게이트전극이 상기 제2로우 신호를 공급받는 제3트랜지스터; 및
    제1전극이 상기 제2출력단에 연결되고 제2전극이 상기 제2전원에 연결되고 게이트 전극이 상기 제2하이 신호를 공급받는 제4트랜지스터를 포함하는 제어회로.
  6. 제2항에 있어서,
    상기 구동신호는 클럭신호, 영상신호 중 적어도 어느 하나를 포함하는 제어회로.
  7. 표시패널;
    영상신호를 공급받아 상기 표시패널로 데이터신호를 공급하는 드라이버 회로;
    상기 영상신호를 상기 드라이버 회로로 공급하며, 상기 드라이버 회로를 제어하는 타이밍 컨트롤러; 및
    상기 타이밍 컨트롤러에 영상신호와 클럭신호를 공급하는 제어회로를 포함하되,
    상기 제어회로는
    제1디지털 신호를 송신하는 송신 회로;
    제2디지털 신호를 수신하는 수신 회로;
    상기 송신 회로로 송신된 상기 제1디지털 신호의 제1신호 특성을 저장하는 제1메모리; 및
    상기 메모리에 저장된 제1신호 특성과 상기 수신 회로에서 수신된 상기 제2디지털 신호의 제2신호 특성을 비교하고, 상기 비교결과에 대응하여 상기 보상값을 설정하는 제2메모리를 포함하는 비교회로를 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 송신 회로는 상기 보상값에 대응하여 구동신호의 신호 특성을 결정하는 표시장치.
  9. 제7항에 있어서,
    상기 송신 회로는 동일한 기간에 하이 신호와 로우 신호를 포함하는 차동신호를 생성하는 차동신호 생성회로를 포함하며,
    상기 차동신호 생성회로는 상기 제1하이신호를 생성하는 하이신호 출력회로와 제2로우신호 출력회로를 포함하는 신호 구동회로, 상기 신호 구동회로로부터 상기 제1 하이신호와 상기 제1로우 신호를 각각 전달받아 제2하이 신호와 제2로우 신호를 생성하여 출력하는 H 브릿지 회로와, 상기 신호 구동회로와 와 상기 H 브릿지 회로 사이에 배치되며, 상기 H 브릿지에 상기 제1하이신호와 제1로우 신호가 상기 H 브릿지에 전달되는 제1시간을 조절하는 지연회로를 포함하는 표시장치.
  10. 제9항에 있어서,
    상기 보상값에 대응하여 상기 지연회로는 상기 제1시간을 조절하는 표시장치.
  11. 제9항에 있어서,
    상기 H 브릿지 회로는
    제1전극이 제1전원에 연결되고 제2전극이 제1출력단에 연결되며 게이트 전극이 상기 제1하이 신호를 공급받는 제1트랜지스터;
    제1전극이 제1전원에 연결되고 제2전극이 제2출력단에 연결되며 게이트 전극이 상기 지연회로로부터 상기 제1로우 신호를 공급받는 제2트랜지스터;
    제1전극이 상기 제1출력단에 연결되고 제2전극이 상기 제1전원보다 낮은 제2전원에 연결되고 게이트전극이 상기 제1로우 신호를 공급받는 제3트랜지스터; 및
    제1전극이 상기 제2출력단에 연결되고 제2전극이 상기 제2전원에 연결되고 게이트 전극이 상기 제1하이 신호를 공급받는 제4트랜지스터를 포함하는 표시장치.
  12. 제8항에 있어서,
    상기 구동신호는 클럭신호, 영상신호 중 적어도 어느 하나를 포함하는 표시장치.

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