KR20220092355A - 데이터 구동 회로 및 디스플레이 장치 - Google Patents

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KR20220092355A
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Abstract

본 발명의 실시예들은, 데이터 구동 회로 및 디스플레이 장치에 관한 것으로서, 내부 보상 방식에 의해 서브픽셀에 배치된 구동 트랜지스터의 특성 값의 변화 값을 보상함에 있어서, 구동 트랜지스터의 특성 값의 변화 값에 기초하여 산출된 손실 보상 전압이 부가된 전압을 서브픽셀로 공급함으로써, 내부 보상 기간 이후의 부스팅 기간에 내부 보상에 의해 반영된 보상 값이 손실되는 것을 방지하고 내부 보상의 정확도를 개선할 수 있다.

Description

데이터 구동 회로 및 디스플레이 장치{DATA DRIVING CIRCUIT AND DISPLAY DEVICE}
본 개시의 실시예들은, 데이터 구동 회로 및 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기 발광 디스플레이 장치와 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치 중 유기 발광 디스플레이 장치는, 스스로 발광하는 유기 발광 다이오드를 이용함으로써, 응답 속도가 빠르고, 명암비가 우수하며, 고색재현이 가능한 이점을 제공한다.
유기 발광 디스플레이 장치는, 일 예로, 다수의 서브픽셀 각각에 배치된 유기 발광 다이오드와, 유기 발광 다이오드로 구동 전류를 공급하는 구동 트랜지스터를 포함할 수 있다.
서브픽셀에 배치된 유기 발광 다이오드나 구동 트랜지스터는 유기 발광 디스플레이 장치의 구동 시간이 증가함에 따라 열화될 수 있다. 그리고, 구동 트랜지스터의 열화로 인해 구동 트랜지스터의 특성 값이 변화할 수 있다.
구동 트랜지스터의 특성 값이 변화함에 따라 서브픽셀에 배치된 구동 트랜지스터 간의 특성 값의 편차가 발생할 수 있으며, 구동 트랜지스터에 의해 유기 발광 다이오드로 공급되는 구동 전류가 정확히 제어되지 않을 수 있다.
따라서, 구동 트랜지스터의 열화에 따른 유기 발광 디스플레이 장치의 화질 이상을 방지할 수 있는 방안이 요구된다.
본 개시의 실시예들은, 서브픽셀에 배치된 발광 소자로 구동 전류를 공급하는 구동 트랜지스터의 열화에 따른 특성 값의 변화를 서브픽셀의 회로 구조와 구동 방식에 의해 보상할 수 있는 방안을 제공한다.
본 개시의 실시예들은, 구동 트랜지스터의 열화에 따른 특성 값의 변화를 서브픽셀의 회로 구조와 구동 방식에 의해 보상함에 있어서, 보상의 정확도를 향상시킬 수 있는 방안을 제공한다.
일 측면에서, 본 개시의 실시예들은, 다수의 서브픽셀들이 배치된 디스플레이 패널, 및 다수의 서브픽셀들로 데이터 전압을 공급하는 데이터 구동 회로를 포함하는 디스플레이 장치를 제공한다.
다수의 서브픽셀들 각각은, 발광 소자, 발광 소자를 구동하는 구동 트랜지스터, 및 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 커패시터를 포함할 수 있다.
데이터 구동 회로는, 외부 센싱 기간에 다수의 서브픽셀들 중 적어도 하나의 서브픽셀에 포함된 구동 트랜지스터의 문턱 전압의 변화 값을 검출할 수 있다.
데이터 구동 회로는, 디스플레이 기간에 다수의 서브픽셀들 중 적어도 하나의 서브픽셀로 발광 소자가 나타내는 휘도에 대응하는 제1 전압과 구동 트랜지스터의 문턱 전압의 변화 값보다 작은 제2 전압을 합한 데이터 전압을 공급할 수 있다.
제2 전압은, 구동 트랜지스터의 문턱 전압의 변화 값과 부스팅 손실 비율을 곱한 값일 수 있다.
부스팅 손실 비율은 1에서 부스팅 잔존 비율을 뺀 값일 수 있다.
부스팅 잔존 비율은, 디스플레이 기간 중 데이터 기입 기간에 구동 트랜지스터의 제1 노드의 전압과 제2 노드의 전압 간의 차이에 기초하여 설정되는 제2 노드의 전압의 변화 값에 대한 디스플레이 기간 중 발광 기간에 구동 트랜지스터의 제2 노드의 전압의 변화 값의 비율일 수 있다.
부스팅 잔존 비율은, 구동 트랜지스터의 제1 노드에 의해 형성되는 기생 커패시턴스와 스토리지 커패시터에 의한 커패시턴스의 합에 대한 스토리지 커패시터에 의한 커패시턴스의 비율일 수 있다.
다른 측면에서, 본 개시의 실시예들은, 발광 소자와 발광 소자를 구동하는 구동 트랜지스터를 포함하는 다수의 서브픽셀들이 배치된 디스플레이 패널, 및 다수의 서브픽셀들로 데이터 전압을 공급하는 데이터 구동 회로를 포함하고, 데이터 구동 회로는, 디스플레이 기간에 다수의 서브픽셀들 중 적어도 하나의 서브픽셀로 발광 소자가 나타내는 휘도에 대응하는 제1 전압과 구동 트랜지스터의 문턱 전압의 변화 값보다 작은 제2 전압을 합한 데이터 전압을 공급하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 개시의 실시예들은, 외부 센싱 기간에 다수의 서브픽셀들 중 적어도 하나의 서브픽셀에 포함된 구동 트랜지스터의 문턱 전압의 변화 값을 검출하는 센싱부, 및 디스플레이 기간에 다수의 서브픽셀들 중 적어도 하나의 서브픽셀로 서브픽셀이 나타내는 휘도에 대응하는 제1 전압과 구동 트랜지스터의 문턱 전압의 변화 값보다 작은 제2 전압을 합한 데이터 전압을 공급하는 데이터 전압 출력부를 포함하는 데이터 구동 회로를 제공한다.
본 개시의 실시예들에 의하면, 한 프레임 기간 내에서 디스플레이 기간 이전의 보상 기간에 구동 트랜지스터의 게이트 노드와 소스 노드 사이의 전압 차이가 구동 트랜지스터의 변화된 문턱 전압에 대응되도록 함으로써, 서브픽셀의 구동 과정에서 구동 트랜지스터의 특성 값의 변화가 보상될 수 있다.
본 개시의 실시예들에 의하면, 디스플레이 기간 중 데이터 기입 기간에 구동 트랜지스터의 문턱 전압의 변화 값의 손실을 보상할 수 있는 전압을 포함하는 데이터 전압을 공급함으로써, 부스팅 기간에 구동 트랜지스터의 문턱 전압의 변화 값이 손실되는 것을 방지할 수 있다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 구성을 개략적으로 나타낸 도면이다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 구동 방식의 예시를 나타낸 도면이다.
도 4는 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 구동 방식의 다른 예시를 나타낸 도면이다.
도 5 내지 도 9는 도 4에 도시된 서브픽셀의 구동 방식을 구체적으로 나타낸 도면이다.
도 10과 도 11은 도 4에 도시된 서브픽셀의 구동 방식에 따라 서브픽셀을 구동함에 있어서 서브픽셀에 포함된 구동 트랜지스터의 문턱 전압의 변화 값을 획득하는 방식의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치(100)에 포함된 구성의 예시를 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되는 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치될 수 있다. 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 위치할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 데이터 신호를 수신하고, 데이터 신호를 아날로그 형태의 데이터 전압(Vdata)으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 데이터 신호에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수 있으며, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 인쇄 회로 기판, 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 신호 형식에 맞게 변환하고 변환된 데이터 신호를 데이터 구동 회로(130)로 출력할 수 있다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 광을 발산하는 소자를 포함하여 적어도 하나 이상의 회로 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 유기 발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP)에 유기 발광 다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 여러 회로 소자에 의해 서브픽셀(SP)에 배치된 유기 발광 다이오드(OLED)로 공급되는 전류를 제어함으로써, 각각의 서브픽셀(SP)이 영상 데이터에 대응하는 밝기를 나타낼 수 있다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2를 참조하면, 디스플레이 패널(110)에 배치된 다수의 서브픽셀(SP) 각각은 발광 소자(ED)와, 발광 소자(ED)를 구동하는 구동 트랜지스터(DRT)를 포함할 수 있다.
서브픽셀(SP)은, 구동 트랜지스터(DRT) 이외에 트랜지스터를 하나 이상 더 포함할 수 있다. 또한, 서브픽셀(SP)은, 커패시터를 하나 이상 포함할 수 있다.
도 2는 구동 트랜지스터(DRT) 이외에 3개의 트랜지스터(T1, T2, T3)가 서브픽셀(SP)에 배치되고, 하나의 스토리지 커패시터(Cstg)가 배치된 예시를 나타낸다. 도 2는 4T1C 구조의 예시를 나타내나, 본 개시의 실시예들은, 이에 한정되지 아니한다.
구동 트랜지스터(DRT)는, 구동 전압 라인(DVL)과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 구동 전압 라인(DVL)을 통해 제1 구동 전압(EVDD)이 공급될 수 있으며, 제1 구동 전압(EVDD)은 고전위 구동 전압일 수 있다.
구동 트랜지스터(DRT)는, 발광 소자(ED)로 공급되는 구동 전류를 제어할 수 있다.
발광 소자(ED)의 하나의 전극은 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다. 발광 소자(ED)의 다른 하나의 전극은 제2 구동 전압(EVSS)과 전기적으로 연결될 수 있다. 제2 구동 전압(EVSS)은 저전위 구동 전압일 수 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)로부터 공급되는 구동 전류에 따라 발광하며 영상 데이터에 대응하는 휘도를 나타낼 수 있다.
제1 트랜지스터(T1)는, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제1 노드(N1)는, 구동 트랜지스터(DRT)의 게이트 노드일 수 있다.
제1 트랜지스터(T1)는, 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어될 수 있다.
제1 트랜지스터(T1)는, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)이 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)에 인가되는 것을 제어할 수 있다.
제2 트랜지스터(T2)는, 기준 전압 라인(RVL)과 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 제2 노드(N2)는, 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있다. 그리고, 구동 트랜지스터(DRT)가 구동 전압 라인(DVL)과 전기적으로 연결되는 제3 노드(N3)는, 드레인 노드 또는 소스 노드일 수 있다.
제2 트랜지스터(T2)는, 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어될 수 있다.
제2 트랜지스터(T2)는, 기준 전압 라인(RVL)을 통해 공급되는 기준 전압(Vref)이 제2 노드(N2)에 인가되는 것을 제어할 수 있다.
제3 트랜지스터(T3)는, 초기화 전압 라인(IVL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는, 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어될 수 있다.
제3 트랜지스터(T3)는, 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)에 초기화 전압(Vinit)이 인가되는 것을 제어할 수 있다.
스토리지 커패시터(Cstg)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cstg)는, 한 프레임 기간 동안 데이터 전압(Vdata)을 유지해줄 수 있다.
서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)나 발광 소자(ED)는, 디스플레이 장치(100)의 구동 시간이 증가함에 따라 열화될 수 있다. 구동 트랜지스터(DRT)의 열화는 구동 트랜지스터(DRT)의 문턱 전압이나 이동도와 같은 특성 값의 변화를 발생시킬 수 있다.
본 개시의 실시예들에 따른 디스플레이 장치(100)는, 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 열화를 보상할 수 있는 방안을 제공한다.
일 예로, 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 특성 값을 기설정된 기간에 검출할 수 있다.
검출된 특성 값에 기초하여 산출된 보상 값을 데이터 전압(Vdata)에 부가하여 공급함으로써, 구동 트랜지스터(DRT)의 특성 값의 변화에 대한 보상이 이루어질 수 있다. 이러한 보상 방식을 외부 보상 방식이라 할 수 있다.
또는, 서브픽셀(SP)의 구동 과정에서 구동 트랜지스터(DRT)의 특성 값에 대한 보상이 이루어질 수 있다. 보상이 이루어진 후에 데이터 전압(Vdata)이 공급됨으로써, 구동 트랜지스터(DRT)의 특성 값의 변화에 의한 영향을 받지 않고 디스플레이 구동이 수행될 수 있다. 이러한 보상 방식을 내부 보상 방식이라 할 수 있다.
도 2에 도시된 서브픽셀(SP)의 회로 구조는 전술한 외부 보상과 내부 보상이 모두 수행될 수 있는 구조이다. 구동 트랜지스터(DRT)의 특성 값의 변화는, 경우에 따라, 외부 보상 방식에 의해 보상될 수도 있고, 내부 보상 방식에 의해 보상될 수도 있다.
내부 보상에 의해 구동 트랜지스터(DRT)의 특성 값의 변화를 보상할 경우, 구동 트랜지스터(DRT)의 특성 값을 검출하기 위한 구동을 수행하지 않고 디스플레이 구동과 동시에 구동 트랜지스터(DRT)의 특성 값의 변화를 보상할 수 있다.
도 3은 본 개시의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 구동 방식의 예시를 나타낸 도면이다.
도 3을 참조하면, 서브픽셀(SP)의 구동 과정에서 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 특성 값의 변화를 보상하는 내부 보상 방식의 예시를 나타낸다.
일 예로, 서브픽셀(SP)이 구동되는 한 프레임 기간은 보상 기간(CP)과 디스플레이 기간(DP)을 포함할 수 있다.
보상 기간(CP)은, 초기화 기간에 해당하는 제1 보상 기간(CP1)과 센싱 기간에 해당하는 제2 보상 기간(CP2)을 포함할 수 있다. 여기서, 센싱 기간은 내부 보상을 위한 센싱 기간으로서, 내부 센싱 기간이라 할 수 있다.
디스플레이 기간(DP)은, 데이터 기입 기간에 해당하는 제1 디스플레이 기간(DP1), 부스팅 기간에 해당하는 제2 디스플레이 기간(DP2) 및 발광 기간에 해당하는 제3 디스플레이 기간(DP3)을 포함할 수 있다.
보상 기간(CP)의 초기화 기간에 제1 트랜지스터(T1)는, 턴-오프 상태일 수 있다. 보상 기간(CP)의 초기화 기간에 제2 트랜지스터(T2)가 턴-온 되고, 제3 트랜지스터(T3)가 턴-온 될 수 있다.
제3 트랜지스터(T3)가 턴-온 되므로, 제1 노드(N1)에 초기화 전압(Vinit)이 인가될 수 있다. 제2 트랜지스터(T2)가 턴-온 되므로, 제2 노드(N2)에 기준 전압(Vref)이 인가될 수 있다.
초기화 전압(Vinit)과 기준 전압(Vref) 간의 차이는, 일 예로, 구동 트랜지스터(DRT)의 문턱 전압 Vth보다 클 수 있다.
보상 기간(CP)의 센싱 기간에 제2 트랜지스터(T2)는 턴-오프 되고, 제3 트랜지스터(T3)는 턴-온 상태를 유지할 수 있다.
제2 트랜지스터(T2)가 턴-오프 되므로, 제2 노드(N2)가 플로팅 상태가 될 수 있다.
제2 노드(N2)가 플로팅 상태가 되고 제1 노드(N1)에 초기화 전압(Vinit)이 인가된 상태이므로, 제1 노드(N1)와 커패시턴스를 형성하는 제2 노드(N2)의 전압이 상승할 수 있다.
일정한 시간이 경과하면 제2 노드(N2)의 전압이 포화 상태가 될 수 있다.
포화 상태에서 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이는 구동 트랜지스터(DRT)의 문턱 전압 Vth에 대응할 수 있다. 또한, 구동 트랜지스터(DRT)의 열화가 진행된 경우, 포화 상태에서 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이는 구동 트랜지스터(DRT)의 변화된 문턱 전압인 (Vth + Δ에 대응할 수 있다.
보상 기간(CP)의 구동에 의해 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)와 구동 트랜지스터(DRT)의 소스 노드인 제2 노드(N2) 사이에 구동 트랜지스터(DRT)의 변화된 문턱 전압에 대응하는 전압 차이가 형성될 수 있다.
따라서, 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 Δ에 대한 보상이 이루어질 수 있다.
보상 기간(CP) 이후의 디스플레이 기간(DP)에서, 데이터 기입 기간에 제1 트랜지스터(T1)가 턴-온 될 수 있다.
제1 트랜지스터(T1)가 턴-온 되므로, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)이 제1 노드(N1)에 인가될 수 있다.
데이터 전압(Vdata)은, 서브픽셀(SP)에 배치된 발광 소자(ED)가 나타내는 휘도에 대응하는 전압일 수 있다. 즉, 영상 데이터에 따른 계조를 표현하기 위한 전압일 수 있다.
디스플레이 기간(DP)의 부스팅 기간에 제1 트랜지스터(T1)가 턴-오프 될 수 있다.
디스플레이 기간(DP)의 부스팅 기간에 제2 트랜지스터(T2)도 턴-오프 상태이므로, 제1 노드(N1)와 제2 노드(N2)가 모두 플로팅 상태가 될 수 있다.
제1 노드(N1)와 제2 노드(N2)가 모두 플로팅 상태가 되므로, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압이 상승할 수 있다. 제1 노드(N1)에 인가된 전압과 제2 노드(N2)에 인가된 전압에 기초하여 설정되는 제2 노드(N2)의 전압이 상승되는 정도를 ΔVs라 할 수 있다.
제2 노드(N2)의 전압이 상승하여 발광 소자(ED)의 동작점과 일치하게 되면, 구동 트랜지스터(DRT)의 게이트 노드 전압과 구동 트랜지스터(DRT)의 소스 노드의 전압 간의 차이에 따른 구동 전류가 발광 소자(ED)로 공급될 수 있다.
디스플레이 기간(DP)의 발광 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압이 일정하게 유지되며 발광 소자(ED)가 데이터 전압(Vdata)에 대응하는 휘도를 나타낼 수 있다.
이와 같이, 본 개시의 실시예들은, 내부 보상 방식의 구동에 의해 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 특성 값의 변화를 실시간으로 보상하며 디스플레이 구동을 수행할 수 있다.
한편, 전술한 예시에서, 구동 트랜지스터(DRT)의 특성 값에 관한 정보는 구동 트랜지스터(DRT)의 소스 노드인 제2 노드(N2)에 인가될 수 있다.
따라서, 디스플레이 기간(DP)의 부스팅 기간에 제2 노드(N2)에 저장된 구동 트랜지스터(DRT)의 특성 값에 관한 정보가 게이트 노드인 제1 노드(N1)로 전달되어야 한다.
이때, 제1 노드(N1)는, 제2 노드(N2)와 스토리지 커패시터(Cstg)에 의해 커패시턴스를 형성하고 있으나, 서브픽셀(SP) 내 다른 신호 라인과 기생 커패시턴스를 형성할 수도 있다.
일 예로, 제1 노드(N1)는, 서브픽셀(SP) 내 게이트 라인(GL)이나 구동 전압 라인(DVL)과 같은 전압 라인과 기생 커패시턴스를 형성할 수 있다. 그리고, 기생 커패시턴스에 의해 제2 노드(N2)에 저장된 구동 트랜지스터(DRT)의 특성 값에 관한 정보가 제1 노드(N1)로 전달되는 과정에서 손실이 발생할 수 있다.
도 3을 참조하면, 구동 트랜지스터(DRT)의 열화가 진행되지 않아 구동 트랜지스터(DRT)의 문턱 전압이 Vth인 경우, 디스플레이 기간(DP)의 데이터 기입 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이인 Vgs1은 (Vdata + Vth)가 될 수 있다.
부스팅 과정에서 기생 커패시턴스에 의한 손실을 제외한 부스팅 잔존 비율을 B_Remain이라 할 때, 부스팅 잔존 비율인 B_Remain은 1보다 작은 값(예: 0.5, 0.6 등)일 수 있다. 부스팅 손실 비율은 1에서 부스팅 잔존 비율을 뺀 값일 수 있다.
디스플레이 기간(DP)의 발광 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이는 Vgs1'일 수 있다.
Vgs1'은 데이터 기입 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이인 Vgs1과 상이할 수 있다. 일 예로, Vgs1'은 Vgs1보다 작을 수 있다. Vgs'1은 Vgs1에서 ΔVs의 손실 값을 뺀 값일 수 있다. 다시 말해, Vgs'1은 Vgs1에 기초하여 설정되는 ΔVs가 부스팅되는 과정에서 손실되는 값을 뺀 값일 수 있다.
또는, 경우에 따라, Vgs'1은 (Vgs1 X B_Remain)이 될 수도 있다. Vgs1은 부스팅 과정에서 부스팅 잔존 비율만큼 남고 손실될 수 있다. 또는, 경우에 따라, Vgs1'은 (Vgs1 X B_Remain')일 수 있다. B_Remain'은 B_Remain보다 클 수 있다. 부스팅 과정에서 손실은 제2 노드(N2)에서 발생하므로, Vgs1의 손실 값은 제2 노드(N2)의 전압의 손실 값보다 작을 수 있다.
구동 트랜지스터(DRT)의 열화가 진행되어 구동 트랜지스터(DRT)의 문턱 전압의 변화 값이 ΔVth인 경우, 디스플레이 기간(DP)의 데이터 기입 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이인 Vgs2는 (Vgs1 +ΔVth)가 될 수 있다.
디스플레이 기간(DP)의 발광 기간에 Vgs1은 Vgs1'가 될 수 있다. 디스플레이 기간(DP)의 발광 기간에 ΔVth는 부스팅 과정에서 손실에 의해 (ΔVth X B_Remain)이 될 수 있다. Vgs2'는 {Vgs'1 + (ΔVth X B_Remain)}가 될 수 있다.
이와 같이, 보상 기간(CP)에 보상된 ΔVth의 손실이 발생하므로, ΔVth의 부정확한 보상에 의해 발광 기간에 발광 소자(ED)의 동작점의 위치가 달라질 수 있다.
따라서, 도 3에 도시된 디스플레이 기간(DP)의 발광 기간과 같이, 구동 트랜지스터(DRT)의 열화 전 제2 노드(N2)의 전압과 구동 트랜지스터(DRT)의 열화 후 제2 노드(N2)의 전압 사이에 차이 ΔD가 존재할 수 있다. 이러한 차이로 인해 서브픽셀(SP) 간 구동의 불균일이 발생할 수 있다.
본 개시의 실시예들은, 내부 보상 방식으로 구동 트랜지스터(DRT)의 특성 값의 변화를 보상하는 과정에서, 부스팅 기간에 보상 값의 손실을 방지하고 보상의 정확도를 개선할 수 있는 방안을 제공한다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 구동 방식의 다른 예시를 나타낸 도면이다.
도 4를 참조하면, 서브픽셀(SP)이 구동되는 한 프레임 기간은 보상 기간(CP)과 디스플레이 기간(DP)을 포함할 수 있다.
보상 기간(CP)의 초기화 기간에 제1 노드(N1)에 초기화 전압(Vinit)이 인가되고, 제2 노드(N2)에 기준 전압(Vref)이 인가될 수 있다. 보상 기간(CP)의 센싱 기간에 제2 노드(N2)가 플로팅 상태가 되고, 제2 노드(N2)의 전압이 상승할 수 있다.
보상 기간(CP)을 통해 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이는 구동 트랜지스터(DRT)의 변화된 문턱 전압인 (Vth +ΔVth)에 대응할 수 있다. 그리고, 도 4에 도시된 예시는, ΔVth가 포지티브 시프트 된 예시를 나타내나, 경우에 따라, ΔVth는 네거티브 시프트 될 수도 있다.
디스플레이 기간(DP)의 데이터 기입 기간에 제1 노드(N1)에 인가되는 전압은 데이터 전압(Vdata)과 손실 보상 전압(Vc)을 합한 전압일 수 있다.
여기서, 데이터 전압(Vdata)은, 서브픽셀(SP)에 배치된 발광 소자(ED)가 나타내는 휘도에 대응하는 전압일 수 있다. 그리고, 손실 보상 전압(Vc)은, 보상 기간(CP)에 보상된 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth가 부스팅 과정에서 손실되는 것을 보상해주기 위한 전압일 수 있다.
일 예로, 손실 보상 전압(Vc)은, 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth에 부스팅 손실 비율을 곱한 값일 수 있다.
부스팅 손실 비율은 B_Loss로 표현할 수 있으며, 부스팅 손실 비율인 B_Loss는 (1 - B_Remain)으로 나타낼 수 있다. 즉, 부스팅 손실 비율과 부스팅 잔존 비율의 합은 1일 수 있다.
따라서, 손실 보상 전압(Vc)은, {ΔVth X (1 - B_Remain)}로 나타낼 수 있다.
부스팅 잔존 비율은, 부스팅 과정에서 기생 커패시턴스에 의해 손실되는 전압을 제외한 전압의 비율일 수 있다.
부스팅 잔존 비율은, 일 예로, 디스플레이 기간(DP)의 데이터 기입 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이에 기초하여 설정되는 제2 노드(N2)의 전압의 변화 값 ΔVs에 대한 디스플레이 기간(DP)의 발광 기간에 제2 노드(N2)의 전압의 변화 값의 비율일 수 있다. 또는, 경우에 따라, 부스팅 잔존 비율은, 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth가 0인 상태에서, 디스플레이 기간(DP)의 데이터 기입 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이에 대한 디스플레이 기간(DP)의 발광 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이의 비율일 수도 있다.
또는, 부스팅 잔존 비율은, 제1 노드(N1)에 의해 형성되는 기생 커패시턴스와 스토리지 커패시터(Cstg)에 의해 형성되는 커패시턴스의 합에 대한 스토리지 커패시터(Cstg)에 의해 형성되는 커패시턴스의 비율일 수 있다(B_Remain = Cstg / (Cpara + Cstg)).
부스팅 잔존 비율은 1보다 작으므로, 손실 보상 전압(Vc)은 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth보다 작을 수 있다.
부스팅 잔존 비율을 고려하여 설정된 손실 보상 전압(Vc)이 디스플레이 기간(DP)의 데이터 기입 기간에 데이터 전압(Vdata)에 부가하여 제1 노드(N1)로 공급될 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)에 데이터 전압(Vdata)이 인가될 때, 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth가 부스팅 과정에서 손실될 수 있는 {ΔVth X (1 - B_Remain)}를 부가해줌으로써, 부스팅 기간에 ΔVth의 손실을 보상하고 보상의 정확도를 개선할 수 있다.
일 예로, 디스플레이 기간(DP) 이전의 보상 기간(CP)에 내부 보상이 수행되므로, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이는 구동 트랜지스터(DRT)의 변화된 문턱 전압인 (Vth + ΔVth)에 대응하는 전압이 될 수 있다. 문턱 전압의 변화 값 ΔVth에 대한 보상이 이루어질 수 있다.
디스플레이 기간(DP)의 데이터 기입 기간에 데이터 전압(Vdata)과 손실 보상 전압(Vc)이 제1 노드(N1)에 인가될 수 있다.
데이터 전압(Vdata)은, 발광 소자(ED)가 나타내는 휘도에 대응하는 전압일 수 있다. 손실 보상 전압(Vc)은 보상 기간(CP)에 보상된 ΔVth가 부스팅 과정에서 손실되는 것을 보상해주기 위한 전압일 수 있다.
발광 소자(ED)가 나타내는 휘도에 대응하는 제1 전압과 ΔVth의 손실을 보상해주기 위한 제2 전압을 합한 데이터 전압(Vdata)이 제1 노드(N1)로 공급된 것으로 볼 수도 있다.
보상 기간(CP)에 ΔVth가 제2 노드(N2)에 입력되므로, 부스팅 과정에서 ΔVth가 손실될 수 있다. 제1 노드(N1)에 데이터 전압(Vdata)과 함께 인가된 손실 보상 전압(Vc)에 의해 ΔVth의 손실이 보상될 수 있다.
디스플레이 기간(DP)의 데이터 기입 기간에 (Vdata + Vc)가 제1 노드(N1)로 공급되므로, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이인 Vgs2는 (Vgs1 + ΔVth + Vc)가 될 수 있다.
디스플레이 기간(DP)의 부스팅 기간에 제1 노드(N1)에 의해 형성되는 기생 커패시턴스에 의한 손실이 발생할 수 있다. 디스플레이 기간(DP)의 데이터 기입 기간의 Vgs2는 디스플레이 기간(DP)의 발광 기간에 Vgs2'로 변경될 수 있다. Vgs2'는 아래와 같이 나타낼 수 있다.
Vgs2' = Vgs1' + (ΔVth X B_Remain) + Vc
= Vgs1' + (ΔVth X B_Remain) + {ΔVth X (1 - B_Remain)}
= Vgs1' + (ΔVth X B_Remain) + ΔVth - (ΔVth X B_Remain)
= Vgs1' + ΔVth
손실 보상 전압(Vc)은, 데이터 전압(Vdata)과 함께 제1 노드(N1)에 인가되므로, 제2 노드(N2)의 전압이 부스팅되는 과정에서 손실되는 것과 달리 손실되지 않을 수 있다. 디스플레이 기간(DP)의 부스팅 기간 이후의 발광 기간에 손실 보상 전압(Vc)은 제1 노드(N1)에 유지될 수 있다. 손실 보상 전압(Vc)에 의해 ΔVth이 손실된 값이 보상될 수 있다.
디스플레이 기간(DP) 이전의 보상 기간(CP)에 보상된 문턱 전압의 변화 값 ΔVth가 디스플레이 기간(DP)의 발광 기간에 그대로 유지될 수 있다. 구동 트랜지스터(DRT)의 열화에 따른 문턱 전압의 변화 값 ΔVth이 정확히 보상될 수 있다. 문턱 전압의 변화 값 ΔVth가 정확히 보상되므로, 서브픽셀(SP)이 나타내는 휘도가 정확히 제어될 수 있다. 구동 트랜지스터(DRT)의 열화에 따른 디스플레이 품질 저하를 방지할 수 있다.
또는, 손실 보상 전압(Vc)은, 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth과 부스팅 손실 비율을 곱한 값을 부스팅 잔존 비율로 나눈 값일 수 있다. 또는, 손실 보상 전압(Vc)은, 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth과 부스팅 손실 비율을 곱한 값을 부스팅 잔존 비율보다 크고 1보다 작은 값으로 나눈 값일 수도 있다.
손실 보상 전압(Vc)은, 디스플레이 기간(DP)의 데이터 기입 기간에 제1 노드(N1)에 인가되므로, 제2 노드(N2)의 전압 상승 시 손실되지 않을 수 있다. 다만, 경우에 따라, 손실 보상 전압(Vc)은, 제2 노드(N2)의 전압이 손실되는 비율보다 작은 비율로 손실될 수도 있다.
또한, 경우에 따라, 손실 보상 전압(Vc)은, 제2 노드(N2)의 전압이 손실되는 비율과 동일한 비율로 손실될 수도 있다.
일 예로, 손실 보상 전압(Vc)이 제2 노드(N2)의 전압이 손실되는 비율과 동일한 비율로 손실될 경우, 손실 보상 전압(Vc)은, (ΔVth X B_Loss / B_Remain)으로 나타낼 수 있으며, {ΔVth X (1 - B_Remain) / B_Remain}으로 나타낼 수도 있다.
부스팅 잔존 비율이 0.5 이상일 경우 {(1 - B_Remain) / B_Remain}은 1보다 작을 수 있다. 따라서, 손실 보상 전압(Vc)은, 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth보다 작을 수 있다.
경우에 따라, 부스팅 잔존 비율이 0.5보다 작을 경우, 손실 보상 전압(Vc)이 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth보다 클 수도 있다.
손실 보상 전압(Vc)이 부스팅 과정에서 손실될 수 있는 점을 고려하여 손실 보상 전압(Vc)을 설정해줌으로써, 부스팅 과정에 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth의 손실을 방지하고, 내부 보상에 의한 ΔVth의 보상이 정확히 이루어질 수 있다.
일 예로, 디스플레이 기간(DP) 이전의 보상 기간(CP)에 내부 보상이 수행됨에 따라 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이는 구동 트랜지스터(DRT)의 변화된 문턱 전압인 (Vth + ΔVth)에 대응하는 전압이 될 수 있다.
디스플레이 기간(DP)의 데이터 기입 기간에 데이터 전압(Vdata)과 손실 보상 전압(Vc)을 합한 전압이 제1 노드(N1)에 인가될 수 있다.
데이터 전압(Vdata)은 발광 소자(ED)가 나타내는 휘도에 대응하는 전압이고, 손실 보상 전압(Vc)은 보상된 ΔVth가 부스팅 과정에서 손실되는 것을 보상해주기 위한 전압일 수 있다.
발광 소자(ED)가 나타내는 휘도에 대응하는 제1 전압과 ΔVth의 손실을 보상해주기 위한 제2 전압을 합한 데이터 전압(Vdata)이 제1 노드(N1)로 공급되는 것으로 볼 수도 있다.
디스플레이 기간(DP)의 데이터 기입 기간에 (Vdata + Vc)가 제1 노드(N1)로 공급되므로, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이인 Vgs2는 (Vgs1 + ΔVth + Vc)가 될 수 있다.
디스플레이 기간(DP)의 부스팅 기간에 제1 노드(N1)에 의해 형성되는 기생 커패시턴스에 의한 손실이 발생하므로, 디스플레이 기간(DP)의 발광 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이인 Vgs2'는 (Vgs2 X B_Remain)이 될 수 있다. 그리고, Vgs2'는 아래와 같이 정리될 수 있다.
Vgs2' = Vgs2 X B_Remain
= (Vgs1 + ΔVth + Vc) X B_Remain
= Vgs1 X B_Remain + ΔVth X B_Remain + Vc X B_Remain
= Vgs1 X B_Remain + ΔVth X B_Remain + {ΔVth X (1 - B_Remain) / B_Remain} X B_Remain
= Vgs1 X B_Remain + ΔVth X B_Remain + ΔVth - ΔVth X B_Remain
= Vgs1 X B_Remain + ΔVth
따라서, 디스플레이 기간(DP)의 발광 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이인 Vgs2'는 구동 트랜지스터(DRT)의 열화 전 Vgs2'인 (Vgs1 X B_Remain)에 ΔVth가 더해진 값이 되므로, 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth의 정확한 보상이 이루어질 수 있다.
또한, 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth에 대한 정확한 보상이 이루어지므로, 발광 소자(ED)의 동작점도 일정하게 유지될 수 있다.
디스플레이 기간(DP)의 발광 기간에 구동 트랜지스터(DRT)의 열화 전 제2 노드(N2)의 전압과 구동 트랜지스터(DRT)의 열화 후 제2 노드(N2)의 전압이 동일하게 유지될 수 있다(ΔD'= 0). 따라서, 구동 트랜지스터(DRT)의 열화 정도가 상이한 서브픽셀(SP) 간의 편차에 따른 구동의 불균일이 발생하는 것을 방지할 수 있다.
도 5 내지 도 9는 도 4에 도시된 서브픽셀(SP)의 구동 방식을 구체적으로 나타낸 도면이다. 도 5 내지 도 9는 손실 보상 전압(Vc)이 {ΔVth X (1 - B_Remain)}인 경우에 서브픽셀(SP)의 구동 방식을 예시적으로 나타낸다.
도 5를 참조하면, 디스플레이 기간(DP) 이전에 내부 보상을 위한 보상 기간(CP)이 존재할 수 있다.
보상 기간(CP)의 초기화 기간에 제1 트랜지스터(T1)는 턴-오프 상태이고, 제2 트랜지스터(T2)는 턴-온 되고, 제3 트랜지스터(T3)는 턴-온 될 수 있다.
제2 트랜지스터(T2)가 턴-온 됨에 따라, 제1 노드(N1)에 초기화 전압(Vinit)이 인가될 수 있다. 제3 트랜지스터(T3)가 턴-온 됨에 따라 제2 노드(N2)에 기준 전압(Vref)이 인가될 수 있다.
도 6을 참조하면, 보상 기간(CP)의 센싱 기간에 제2 트랜지스터(T2)가 턴-오프 될 수 있다. 보상 기간(CP)의 센싱 기간에 제3 트랜지스터(T3)는 턴-온 상태를 유지할 수 있다.
제1 노드(N1)에 초기화 전압(Vinit)이 인가된 상태에서 제2 노드(N2)가 플로팅 상태가 되므로, 제2 노드(N2)의 전압이 상승할 수 있다.
제2 노드(N2)의 전압이 포화 상태가 되면, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이는 구동 트랜지스터(DRT)의 문턱 전압 Vth에 대응하거나, 구동 트랜지스터(DRT)의 변화된 문턱 전압인 (Vth + ΔVth)에 대응할 수 있다.
따라서, 보상 기간에 내부 보상 방식에 의해 구동 트랜지스터(DRT)의 문턱 전압의 변화 값에 대한 보상이 이루어질 수 있다.
도 7을 참조하면, 디스플레이 기간(DP)의 데이터 기입 기간에 제1 트랜지스터(T1)가 턴-온 될 수 있다. 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는, 디스플레이 기간(DP) 동안 턴-오프 상태를 유지할 수 있다.
제1 트랜지스터(T1)가 턴-온 되므로, 데이터 라인(DL)을 통해 공급되는 전압이 제1 노드(N1)에 인가될 수 있다.
데이터 라인(DL)을 통해 공급되는 전압은 영상 데이터에 대응하는 데이터 전압(Vdata)에 구동 트랜지스터(DRT)의 문턱 전압의 변화 값의 손실을 보상하기 위한 손실 보상 전압(Vc)이 부가된 전압일 수 있다.
데이터 구동 회로(130)에서 데이터 라인(DL)으로 출력하는 데이터 전압(Vdata)가 영상 데이터에 대응하는 제1 전압과 손실 보상을 위한 제2 전압을 합한 전압인 것으로 볼 수도 있다.
제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이가 (Vth + ΔVth)인 상태에서 제1 노드(N1)에 (Vdata + Vc)가 인가되므로, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이는 (Vth + ΔVth + Vdata + Vc)가 될 수 있다.
여기서, (Vdata + Vth)는 Vgs1과 동일하므로, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이는 (Vgs1 + ΔVth + Vc)가 될 수 있다.
디스플레이 기간(DP)의 데이터 기입 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이인 Vgs2는 구동 트랜지스터(DRT)의 열화 전 Vgs1에 구동 트랜지스터(DRT)의 열화에 따른 문턱 전압의 변화 값 ΔVth와 부스팅 과정에서 ΔVth의 손실을 보상하기 위한 Vc가 더해진 전압이 될 수 있다.
도 8을 참조하면, 디스플레이 기간(DP)의 부스팅 기간에 제1 트랜지스터(T1)가 턴-오프 될 수 있다.
제1 트랜지스터(T1)가 턴-오프 되므로, 제1 노드(N1)가 플로팅 상태가 될 수 있다. 제1 노드(N1)와 제2 노드(N2)가 플로팅 상태가 되므로, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압이 상승할 수 있다.
제2 노드(N2)의 전압이 발광 소자(ED)의 동작점과 일치하게 되면, 제1 노드(N1)의 전압의 상승과 제2 노드(N2)의 전압의 상승은 중지될 수 있다.
도 9를 참조하면, 디스플레이 기간(DP)의 발광 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이에 따른 구동 전류가 발광 소자(ED)로 공급될 수 있다.
발광 소자(ED)는 구동 트랜지스터(DRT)에 의해 공급되는 구동 전류에 따라 발광하며 영상 데이터에 대응하는 휘도를 나타낼 수 있다.
디스플레이 기간(DP)의 발광 기간에 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이인 Vgs2'는 {Vgs1' + (ΔVth X B_Remain) + Vc}가 될 수 있다.
앞서 설명한 바와 같이, Vc는 {ΔVth X (1 - B_Remain)}가 되므로, 구동 트랜지스터(DRT)의 열화 전 Vgs1'에 ΔVth가 부가된 값이 될 수 있다.
즉, 부스팅 기간에 Vgs1의 손실은 구동 트랜지스터(DRT)의 열화 전과 동일하게 유지하며, ΔVth의 손실을 보상하여 내부 보상에 의한 ΔVth의 보상의 정확도를 높여줄 수 있다.
이와 같이, 본 개시의 실시예들은, 내부 보상을 통해 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 열화에 따른 보상을 실시간으로 수행할 수 있다. 또한, 부스팅 기간에 보상 값의 손실을 보상해주기 위한 손실 보상 전압(Vc)을 서브픽셀(SP)에 추가로 공급함으로써, 구동 트랜지스터(DRT)의 열화를 정확히 보상할 수 있다.
손실 보상 전압(Vc)은, 전술한 바와 같이, 부스팅 과정에서 기생 커패시턴스에 의한 손실이 발생하지 않는 제1 노드(N1)에 인가되므로, 부스팅 과정에서 ΔVth의 손실 값과 대응하는 전압일 수 있다.
또한, 경우에 따라, 손실 보상 전압(Vc)의 적어도 일부의 손실이 발생할 수 있는 경우를 고려하여, 손실 보상 전압(Vc)은, ΔVth의 손실 값과 대응하는 전압을 부스팅 잔존 비율 이상이고 1보다 작은 값으로 나누어 산출될 수도 있다.
그리고, 손실 보상 전압(Vc)의 산출을 위해, 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth를 획득할 필요가 있다.
도 10과 도 11은 도 4에 도시된 서브픽셀(SP)의 구동 방식에 따라 서브픽셀(SP)을 구동함에 있어서 서브픽셀(SP)에 포함된 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth을 획득하는 방식의 예시를 나타낸 도면이다.
도 10을 참조하면, 디스플레이 장치(100)는, 일 예로, 외부 보상 방식에 따른 구동 트랜지스터(DRT)의 특성 값의 변화 값을 검출하는 방식에 의해 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth를 검출할 수 있다.
디스플레이 장치(100)는, 검출 기간(SP)에 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth를 검출할 수 있다.
일 예로, 디스플레이 장치(100)에 포함된 데이터 구동 회로(130)에 의해 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth를 검출할 수 있다.
또는, 경우에 따라, 데이터 구동 회로(130)와 별도로 배치된 구성에 의해 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth를 검출할 수도 있다.
검출 기간(SP)은, 디스플레이 구동이 수행되는 프레임 기간 이외의 기간일 수 있다. 일 예로, 검출 기간(SP)은, 디스플레이 장치(100)의 구동이 시작된 후 일정한 기간일 수 있다. 또는, 검출 기간(SP)은, 디스플레이 장치(100)의 구동이 종료된 후 일정한 기간일 수 있다. 또는, 경우에 따라, 검출 기간(SP)은, 프레임 기간 중 블랭크 기간의 적어도 일부 기간일 수 있다.
이러한 검출 기간(SP)을 외부 센싱 기간이라 할 수 있다.
데이터 구동 회로(130)는, 센싱부(131)와 데이터 전압 출력부(132)를 포함할 수 있다.
검출 기간(SP)은 초기화 기간에 해당하는 제1 검출 기간(SP1), 센싱 기간에 해당하는 제2 검출 기간(SP2) 및 샘플링 기간에 해당하는 제3 검출 기간(SP3)을 포함할 수 있다.
검출 기간(SP)의 초기화 기간에 제1 트랜지스터(T1)가 턴-온 되고, 제2 트랜지스터(T2)가 턴-온 될 수 있다. 검출 기간(SP) 동안 제3 트랜지스터(T3)는 턴-오프 상태를 유지할 수 있다.
검출 기간(SP)의 초기화 기간에 기준 전압 라인(RVL)과 전기적으로 연결된 제1 스위치(SW1)는 턴-온 되고, 제2 스위치(SW2)는 턴-오프 상태일 수 있다.
제1 트랜지스터(T1)가 턴-온 됨에 따라 데이터 전압 출력부(132)에 의해 출력되는 센싱용 데이터 전압(Vsen)이 제1 노드(N1)이 인가될 수 있다. 제2 트랜지스터(T2)와 제1 스위치(SW1)가 턴-온 됨에 따라 기준 전압(Vref)이 제2 노드(N2)에 인가될 수 있다.
검출 기간(SP)의 센싱 기간에 제1 스위치(SW1)가 턴-오프 될 수 있다.
따라서, 검출 기간(SP)의 센싱 기간에 제2 노드(N2)의 전압이 상승할 수 있다. 그리고, 일정한 기간이 경과하면 제2 노드(N2)의 전압이 포화 상태가 될 수 있다.
제2 노드(N2)의 전압이 포화 상태가 되면, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이는 구동 트랜지스터(DRT)의 변화된 문턱 전압인 Vth'(= Vth + ΔVth)에 대응하는 전압일 수 있다.
검출 기간(SP)의 샘플링 기간에 기준 전압 라인(RVL)과 아날로그 디지털 컨버터(ADC) 사이에 전기적으로 연결된 제2 스위치(SW2)가 턴-온 될 수 있다.
따라서, 제2 노드(N2)의 전압이 샘플링 될 수 있다.
전술한 과정을 통해 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth를 검출할 수 있다.
검출된 ΔVth를 이용하여 손실 보상 전압(Vc)가 산출될 수 있다.
데이터 구동 회로(130)의 데이터 전압 출력부(132)는, 디스플레이 기간(DP)에 데이터 전압(Vdata)을 출력함에 있어서, 손실 보상 전압(Vc)이 반영된 전압을 출력함으로써, 내부 보상에 의한 ΔVth의 보상이 정확히 이루어지게 할 수 있다.
또는, 외부 보상 방식에 따른 검출 방식을 이용하지 않고, 구동 트랜지스터(DRT)의 누적 스트레스에 따라 설정된 문턱 전압의 변화 값 ΔVth을 이용하여 손실 보상 전압(Vc)이 산출될 수도 있다.
도 11을 참조하면, 디스플레이 장치(100)는, 구동 트랜지스터(DRT)의 스트레스 값(Vstr)과 스트레스 값(Vstr)에 대응하는 변화 값 ΔVth가 설정된 룩-업 테이블을 포함할 수 있다.
이러한 룩-업 테이블은, 일 예로, 컨트롤러(140)의 내부나 외부에 위치하는 메모리에 저장될 수 있다.
구동 트랜지스터(DRT)의 스트레스 값(Vstr)은, 일 예로, 디스플레이 장치(100)가 구동함에 따라, 구동 트랜지스터(DRT)의 게이트 노드로 공급되는 데이터 전압(Vdata)을 누적시켜 산출되는 값일 수 있다.
구동 트랜지스터(DRT)의 구동 시간이 증가함에 따라, 스트레스 값(Vstr)이 증가할 수 있다. 룩-업 테이블을 통해 증가된 스트레스 값(Vstr)에 대응하는 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth가 확인될 수 있다.
일 예로, 제1 스트레스 값(Vstr1)에 대응하는 변화 값은 ΔVth1이고, 제2 스트레스 값(Vstr2)에 대응하는 변화 값은 ΔVth2일 수 있다.
룩-업 테이블을 통해 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth를 확인할 수 있으므로, 확인된 ΔVth를 이용하여 손실 보상 전압(Vc)를 산출할 수 있다.
구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth를 검출하기 위한 별도의 구동을 수행하지 않고, 구동 트랜지스터(DRT)의 구동에 따라 예측되는 ΔVth를 이용함으로써, 내부 보상의 정확도 향상을 위한 손실 보상 전압(Vc)을 용이하게 산출할 수 있다.
전술한 본 발명의 실시예들에 의하면, 내부 보상 방식을 이용하여 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 특성 값의 변화 값을 보상함으로써, 서브픽셀(SP)의 구동 과정에서 용이하게 구동 트랜지스터(DRT)의 열화를 보상할 수 있다.
또한, 서브픽셀(SP)에 공급되는 전압에 구동 트랜지스터(DRT)의 특성 값의 변화 값에 기초하여 산출된 손실 보상 전압(Vc)을 부가해줌으로써, 내부 보상에 의해 반영된 구동 트랜지스터(DRT)의 문턱 전압의 변화 값 ΔVth가 부스팅 기간에 손실되는 것을 방지하고 내부 보상의 정확도를 향상시킬 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
131: 센싱부 132: 데이터 전압 출력부
140: 컨트롤러

Claims (19)

  1. 다수의 서브픽셀들이 배치된 디스플레이 패널; 및
    상기 다수의 서브픽셀들로 데이터 전압을 공급하는 데이터 구동 회로를 포함하고,
    상기 다수의 서브픽셀들 각각은,
    발광 소자;
    상기 발광 소자를 구동하는 구동 트랜지스터; 및
    상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 커패시터를 포함하며,
    상기 데이터 구동 회로는,
    외부 센싱 기간에 상기 다수의 서브픽셀들 중 적어도 하나의 서브픽셀에 포함된 상기 구동 트랜지스터의 문턱 전압의 변화 값을 검출하고,
    디스플레이 기간에 상기 다수의 서브픽셀들 중 적어도 하나의 서브픽셀로 상기 발광 소자가 나타내는 휘도에 대응하는 제1 전압과 상기 구동 트랜지스터의 문턱 전압의 변화 값보다 작은 제2 전압을 합한 상기 데이터 전압을 공급하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 전압은 상기 구동 트랜지스터의 문턱 전압의 변화 값과 부스팅 손실 비율을 곱한 값인 디스플레이 장치.
  3. 제2항에 있어서,
    상기 부스팅 손실 비율은 1에서 부스팅 잔존 비율을 뺀 값인 디스플레이 장치.
  4. 제3항에 있어서,
    상기 부스팅 잔존 비율은,
    상기 디스플레이 기간 중 데이터 기입 기간에 상기 구동 트랜지스터의 상기 제1 노드의 전압과 상기 제2 노드의 전압 간의 차이에 기초하여 설정되는 상기 제2 노드의 전압의 변화 값에 대한 상기 디스플레이 기간 중 발광 기간에 상기 구동 트랜지스터의 상기 제2 노드의 전압의 변화 값의 비율인 디스플레이 장치.
  5. 제3항에 있어서,
    상기 부스팅 잔존 비율은,
    상기 구동 트랜지스터의 상기 제1 노드에 의해 형성되는 기생 커패시턴스와 상기 스토리지 커패시터에 의한 커패시턴스의 합에 대한 상기 스토리지 커패시터에 의한 커패시턴스의 비율인 디스플레이 장치.
  6. 제1항에 있어서,
    상기 디스플레이 기간 이전에 상기 구동 트랜지스터의 상기 제1 노드의 전압과 상기 제2 노드의 전압 간의 차이는 상기 구동 트랜지스터의 변화된 문턱 전압에 대응하는 디스플레이 장치.
  7. 제1항에 있어서,
    상기 다수의 서브픽셀들 중 제1 서브픽셀에 포함된 상기 구동 트랜지스터의 문턱 전압의 변화 값은 0이고, 제2 서브픽셀에 포함된 상기 구동 트랜지스터의 문턱 전압의 변화 값은 0이 아니며,
    상기 디스플레이 기간 중 발광 기간에 상기 제1 서브픽셀에 포함된 상기 구동 트랜지스터의 상기 제2 노드의 전압은 상기 제2 서브픽셀에 포함된 상기 구동 트랜지스터의 상기 제2 노드의 전압과 동일한 디스플레이 장치.
  8. 제1항에 있어서,
    상기 디스플레이 기간 중 발광 기간에 상기 구동 트랜지스터의 상기 제1 노드의 전압과 상기 제2 노드의 전압 간의 차이에서 상기 구동 트랜지스터의 문턱 전압의 변화 값을 뺀 값은 상기 제1 전압과 상기 구동 트랜지스터의 문턱 전압의 합보다 작은 디스플레이 장치.
  9. 제1항에 있어서,
    상기 다수의 서브픽셀들 각각은,
    상기 구동 트랜지스터의 상기 제1 노드와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터;
    상기 구동 트랜지스터의 상기 제2 노드와 기준 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터; 및
    상기 구동 트랜지스터의 상기 제1 노드와 초기화 전압 라인 사이에 전기적으로 연결된 제3 트랜지스터를 더 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 디스플레이 기간 이전의 보상 기간에 상기 제1 트랜지스터는 턴-오프 상태인 디스플레이 장치.
  11. 제9항에 있어서,
    상기 디스플레이 기간 이전의 보상 기간 중 초기화 기간에 상기 제2 트랜지스터와 상기 제3 트랜지스터가 턴-온 되고,
    상기 보상 기간 중 내부 센싱 기간에 상기 제2 트랜지스터는 턴-오프 되고, 상기 제3 트랜지스터는 턴-온 상태를 유지하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 초기화 기간에 상기 초기화 전압 라인을 통해 공급되는 초기화 전압과 상기 기준 전압 라인을 통해 공급되는 기준 전압 간의 차이는 상기 구동 트랜지스터의 문턱 전압보다 큰 디스플레이 장치.
  13. 제9항에 있어서,
    상기 디스플레이 기간 중 데이터 기입 기간에 상기 제1 트랜지스터는 턴-온 되고,
    상기 디스플레이 기간 중 부스팅 기간과 발광 기간에 상기 제1 트랜지스터는 턴-오프 되는 디스플레이 장치.
  14. 제9항에 있어서,
    상기 디스플레이 기간에 상기 제2 트랜지스터와 상기 제3 트랜지스터는 턴-오프 상태인 디스플레이 장치.
  15. 발광 소자와 상기 발광 소자를 구동하는 구동 트랜지스터를 포함하는 다수의 서브픽셀들이 배치된 디스플레이 패널; 및
    상기 다수의 서브픽셀들로 데이터 전압을 공급하는 데이터 구동 회로를 포함하고,
    상기 데이터 구동 회로는,
    디스플레이 기간에 상기 다수의 서브픽셀들 중 적어도 하나의 서브픽셀로 상기 발광 소자가 나타내는 휘도에 대응하는 제1 전압과 상기 구동 트랜지스터의 문턱 전압의 변화 값보다 작은 제2 전압을 합한 상기 데이터 전압을 공급하는 디스플레이 장치.
  16. 제15항에 있어서,
    외부 센싱 기간에 상기 다수의 서브픽셀들 중 적어도 하나의 서브픽셀에 포함된 상기 구동 트랜지스터의 문턱 전압의 변화 값이 검출되고,
    한 프레임 기간 내에서 상기 데이터 전압이 공급되는 상기 디스플레이 기간 이전에 보상 기간이 존재하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 보상 기간 중 초기화 기간에 상기 구동 트랜지스터의 게이트 노드로 초기화 전압이 공급되고 상기 구동 트랜지스터의 소스 노드로 기준 전압이 공급되며,
    상기 보상 기간 중 내부 센싱 기간 이후에 상기 구동 트랜지스터의 상기 게이트 노드의 전압과 상기 소스 노드의 전압 간의 차이는 상기 구동 트랜지스터의 변화된 문턱 전압에 대응하는 디스플레이 장치.
  18. 제15항에 있어서,
    상기 구동 트랜지스터의 문턱 전압의 변화 값은 상기 다수의 서브픽셀들 각각의 스트레스 값에 대응하여 설정된 값인 디스플레이 장치.
  19. 외부 센싱 기간에 다수의 서브픽셀들 중 적어도 하나의 서브픽셀에 포함된 구동 트랜지스터의 문턱 전압의 변화 값을 검출하는 센싱부; 및
    디스플레이 기간에 상기 다수의 서브픽셀들 중 적어도 하나의 서브픽셀로 상기 서브픽셀이 나타내는 휘도에 대응하는 제1 전압과 상기 구동 트랜지스터의 문턱 전압의 변화 값보다 작은 제2 전압을 합한 데이터 전압을 공급하는 데이터 전압 출력부
    를 포함하는 데이터 구동 회로.
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