KR20220092315A - 표시장치 및 그 구동방법 - Google Patents

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driving transistor
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Abstract

본 발명의 실시예들은, 하나의 스토리지 캐패시터에 형성된 샘플링 전압에 의해 구동 트랜지스터가 동작하는 패스트 모드를 사용하여 구동 트랜지스터의 샘플링 전압을 센싱하는 샘플링을 수행하고, 다른 스토리지 캐패시터에 형성된 데이터 전압에 의해 구동 트랜지스터가 동작하는 슬로우 모드를 사용하여 데이터 쓰기를 수행할 수 있다.

Description

표시장치 및 그 구동방법{DISPLAY DEVICE AND DRIVING METHOD TRHEROF}
본 발명의 실시예들은 영상을 표시하는 표시장치 및 그 구동방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 표시장치에 대한 다양한 요구가 증가하고 있으며, 액정 표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Device), 유기발광 표시장치(Organic Light Emitting Display Device) 등과 같은 다양한 유형의 표시장치가 활용되고 있다.
표시장치는 구동 트랜지스터를 포함하는 구동회로를 포함하고 있다. 구동 트랜지스터의 채널층의 상부 또는 하부에 하나의 게이트전극을 이용하여 데이터 전압을 인가하여 구동 트랜지스터를 구동하고 있다.
그런데, 하나의 게이트전극을 이용하는 구동 트랜지스터는 게이트전극과 채널층의 단일 채널만을 사용하므로 두가지 이상의 동작들, 예를 들어 샘플링과 데이터 쓰기를 동시에 수행하는데 한계가 있었다.
본 발명의 실시예들의 목적은, 샘플링 동작시 빠른 샘플링을 수행함과 동시에 데이터 쓰기 동작시 데이터 전압 마진을 향상시키는 표시장치 및 그 구동방법을 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 하나의 스토리지 캐패시터에 형성된 샘플링 전압에 의해 구동 트랜지스터가 동작하는 패스트 모드를 사용하여 샘플링 전압을 센싱하는 샘플링을 수행하고, 다른 스토리지 캐패시터에 형성된 데이터 전압에 의해 구동 트랜지스터가 동작하는 슬로우 모드를 사용하여 데이터 쓰기를 수행할 수 있다.
일 측면에서, 본 발명의 실시예들은, 유기발광다이오드, 유기발광다이오드의 제1 전극과 구동 전압 라인 사이에 전기적으로 연결되고, 제1게이트 노드와 제2게이트 노드를 포함하는 구동 트랜지스터, 구동 트랜지스터의 제1게이트 노드와 데이터 라인 사이에 전기적으로 연결된 제1트랜지스터, 센싱 라인과 전기적으로 연결된 제2트랜지스터, 구동 트랜지스터의 상기 제1게이트 노드와 제2 노드 사이에 전기적으로 연결된 제1스토리지 캐패시터, 구동 전압 라인과 상기 구동 트랜지스터 사이에 전기적으로 연결된 제3트랜지스터, 제3 트랜지스터와 상기 구동 트랜지스터의 상기 제2게이트노드 사이에 전기적으로 연결된 제4트랜지스터 및 구동 트랜지스터의 제2게이트 노드와 제2노드 사이에 전기적으로 연결된 제2스토리지 캐패시터를 포함하는 표시장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 유기발광다이오드 및 상기 유기발광다이오드를 구동하고 제1게이트전극와 제2게이트전극을 포함하는 구동 트랜지스터, 유기발광다이오드와 구동 트랜지스터 사이의 특정 노드와 제1게이트전극 사이에 전기적으로 연결된 제1스토리지 캐패시터, 특정 노드와 제2게이트전극 사이에 전기적으로 연결된 제2스토리지 캐패시터를 포함하는 구동회로를 구동하는 구동방법으로, 제2스토리지 캐패시터에 형성된 샘플링 전압에 의해 구동 트랜지스터가 동작하는 패스트 모드를 사용하여 샘플링 전압을 센싱하는 샘플링을 수행하는 단계, 및 제1스토리지 캐패시터에 형성된 데이터 전압에 의해 구동 트랜지스터가 동작하는 슬로우 모드를 사용하여 데이터 쓰기를 수행하는 단계를 포함하는 표시장치의 구동방법을 제공한다.
본 발명의 실시예들에 따른 표시장치 및 그 구동방법에 의하면, 두개의 게이트 전극들을 포함하는 구동 트랜지스터를 이용하여 샘플링 동작시 빠른 샘플링을 수행함과 동시에 데이터 쓰기 동작시 데이터 전압 마진을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치의 개략적인 구성을 나타낸 도면이다.
도 2는 일 실시예에 따른 서브픽셀의 회로도이다.
도 3은 도 2의 A영역의 구동 트랜지스터와 제4트랜지스터의 부분 단면도이다.
도 4는 도 2의 서브픽셀(SP)을 구동하는 타이밍도이다.
도 5 및 도 6은 도 2의 구동 트랜지스터의 문턱 전압의 이동 특성을 도시하고 있다.
도 7a 및 도 8a는 데이트 쓰기 채널을 사용하여 S-모드로 동작하는 경우와 샘플링 채널을 사용하여 F-모드로 동작하는 경우에 문턱 전압이 다른 두개의 구동 트랜지스터들의 노드들의 전압들을 도시하고 있다.
도 7b 및 도 8b은 도 7a 및 도 8a의 문턱 전압이 다른 두개의 구동 트랜지스터들에 대한 보상 단계를 모사한 결과들이다.
도 9a는 도 4의 서브픽셀에서 샘플링 단계에서 문턱전압을 센싱하는 상태의 회로도이다.
도 9b는 도 4의 서브픽셀에서 샘플링 단계에서 샘플링 채널을 사용하여 F-모드로 동작하는 경우에 구동 트랜지스터들(DRT_1과 DRT_2)의 노드들의 전압들을 도시하고 있다.
도 10a는 도 4의 서브픽셀에서 데이터 쓰기 단계의 회로도이다.
도 10b는 데이터 쓰기 채널을 사용하여 S-모드로 동작하는 경우에 구동 트랜지스터들(DRT_1과 DRT_2)의 노드들의 전압들을 도시하고 있다.
도 10c는 트랜지스터들(DRT_1과 DRT_2)에 대한 보상 과정을 모사한 결과들이다.
도 11a는 도 4의 서브픽셀에서 발광 단계의 회로도이다.
도 11b는 는 도 4의 서브픽셀에서 발광 단계에서 구동 트랜지스터들(DRT_1과 DRT_2)의 노드들의 전압들을 도시하고 있다.
도 11c는 구동 트랜지스터들(DRT_1과 DRT_2)의 소스-게이트 전압(Vgs)에 따른 구동 전류(Ids)를 측정한 결과이다.
도 12은 비교예로 일반적인 4T1C 구조의 서브픽셀의 회로도이다.
도 13a는 도 12의 일반적인 4T1C 구조의 서브픽셀의 일반적인 보상에 따른 구동 트랜지스터들(DRT_1과 DRT_2)의 소스-게이트 전압(Vgs)에 따른 구동 전류(Ids)을 측정한 결과이다.
도 13b는 도 2의 일 실시예에 따른 서브픽셀의 보상에 따른 구동 트랜지스터들(DRT_1과 DRT_2)의 소스-게이트 전압(Vgs)에 따른 구동 전류(Ids)을 측정한 결과이다.
도 14는 다른 실시예에 따른 서브픽셀의 회로도이다.
도 15는 도 14의 서브픽셀(SP)을 구동하는 방식의 예시를 나타낸 것이다.
도 16은 또 다른 실시예에 따른 서브픽셀의 회로도이다.
도 17은 도 16의 서브픽셀(SP)을 구동하는 방식의 예시를 나타낸 것이다.
도 18은 또 다른 실시예에 따른 서브픽셀(SP)의 회로도이다.
도 19은 도 18의 서브픽셀(SP)을 구동하는 방식의 예시를 나타낸 것이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 표시장치(100)의 개략적인 구성을 나타낸 것이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 발광 소자를 포함하는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
표시패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치된다. 이러한 서브픽셀(SP)은 각각 발광 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 표시패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 표시패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예, 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 표시장치(100)는, 표시패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
표시패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있으며, 각각의 서브픽셀(SP)에는 발광 소자와 이를 구동하기 위한 트랜지스터 등이 배치될 수 있다.
이하, 실시예들에 따른 표시장치(100)의 표시패널(110)에 배열된 서브픽셀(SP)의 회로 구조를 예시적으로 설명한다.
도 2는 일 실시예에 따른 서브픽셀의 회로도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 서브픽셀(SP)은, 유기발광다이오드(OLED)를 포함하고, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 제1트랜지스터(T1), 제2트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제1 스토리지 캐패시터(Cst) 및 제2스토리지 캐패시터(Cb) 등을 포함하는 구동회로를 포함한다. 즉, 구동회로는 5개의 트랜지스터들과 2개의 캐패시터들을 포함하는 5T2C 구조일 수 있다.
또한, 서브픽셀(SP)에는, 게이트 라인(GL)과 데이터 라인(DL)이 배치되며, 구동 전압(VDD)이 인가되는 구동 전압 라인(DVL)과 초기화 전압(Vini)이 인가되는 센싱 라인(RVL)이 배치될 수 있다. 여기서, 구동 전압 라인(DVL)과 센싱 라인(RVL)은 둘 이상의 서브픽셀(SP)마다 하나씩 배치될 수도 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)의 제1 전극과 구동 전압 라인(DVL) 사이에 전기적으로 연결된다. 구동 트랜지스터(DRT)는 제1노드인 제1게이트 노드(N1)와 제2노드인 소스 노드(N2), 제3노드인 드레인 노드(N3), 제4노드인 제2게이트 노드(N2)를 포함하는 4단자의 트랜지스터(driving transistor)이다.
구동 트랜지스터(DRT)는, 제1게이트 노드(N1)에 인가되는 데이터 전압(Vdata)에 의해 턴-온되고, 구동 전압(VDD)이 데이터 전압(Vdata)에 따라 유기발광다이오드(OLED)에 인가되도록 제어한다. 구동 트랜지스터(DRT)는, 제1게이트 노드(N1)와 소스 전압(Vs)을 일정하게 유지하며 제2게이트 전압의 변동에 따라 제2게이트 노드(N4)와 소스 노드(N2) 사이에 샘플링 전압을 형성하는 샘플링 동작과 제1게이트 노드(N1)의 데이터 전압(Vdata)에 의한 계조 데이터를 쓰는 데이트 쓰기 동작을 수행한다.
제1트랜지스터(T1)는, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1게이트 노드(N1) 사이에 전기적으로 연결된다. 그리고, 제1트랜지스터(T1)의 게이트 노드는 게이트 라인(GL)과 전기적으로 연결되거나 일체로 형성될 수 있다.
제1트랜지스터(T1)는, 게이트 라인(GL)으로 인가되는 스캔 신호(SCAN)에 의해 턴-온, 턴-오프 되고, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 구동 트랜지스터(DRT)의 제1게이트 노드(N1)에 인가되도록 제어한다. 이러한 제1트랜지스터(T1)는 스위칭 트랜지스터라고도 한다.
제2트랜지스터(T2)는, 센싱 라인(RVL)과 구동 트랜지스터(DRT)의 제2 노드(N2) 사이에 전기적으로 연결된다. 그리고, 제2트랜지스터(T2)의 게이트 노드는 센싱 라인(SL)과 전기적으로 연결되거나 일체로 형성될 수 있다.
제2트랜지스터(T2)는, 센싱 라인(GL2)으로 인가되는 센싱 신호(SEN)에 의해 턴-온, 턴-오프 되고, 센싱 라인(RVL)을 통해 공급된 초기화 전압(Vini)이 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가되도록 제어한다.
제1스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된다. 이러한 제1스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1게이트 노드(N1)에 인가된 데이터 전압(Vdata)을 한 프레임 동안 유지시켜줄 수 있다.
유기발광다이오드(OLED)는, 구동 트랜지스터(DRT)에 의해 제1 전극으로 인가되는 전압과 기저 전압(VSS)의 차이에 따른 밝기를 나타내며, 각각의 서브픽셀(SP)이 이미지를 표시할 수 있도록 한다.
제3트랜지스터(T3)는 구동 전압(VDD)을 공급하는 구동 전압 라인(DVL)과 구동 트랜지스터(DRT) 사이에 전기적으로 연결된다. 제3트랜지스터(T3)는 구동 전압(VDD)을 구동 트랜지스터(DRT)에 공급하는 인에이블 트랜지스터로 인에이블 신호(EM)에 따라 턴-온, 턴-오프된다.
제4트랜지스터(T4)는 제3 트랜지스터(T3)와 구동 트랜지스터(DRT)의 제2게이트 노드(N4) 사이에 전기적으로 연결된다. 제4트랜지스터(T4)는 제어신호(SMP)에 따라 턴-온, 턴-오프된다.
제2스토리지 캐패시터(Cb)는 구동 트랜지스터(DRT)의 제2게이트 노드(N4)와 제2노드(N2) 사이에 전기적으로 연결된다. 후술하는 바와 같이, 제2스토리지 캐패시터(Cb)는 구동 트랜지스터(DRT)에 내장되거나 외부에 별도로 구성할 수도 있다.
초기화 동작시 제3트랜지스터(T3)와 제4트랜지스터(T4)가 턴-온되어 노드들(N3, N4)에 구동 전압(VDD)이 인가된다. 제2트랜지스터(T2)가 턴-온되어 제2노드(N2)에는 초기화 전압(Vini)이 인가된다. 따라서, 구동 트랜지스터(DRT)의 제2게이트 노드(N4)와 제2노드(N2) 사이의 제2스토리지 캐패시터(Cb)에 일정 전압(Vbs=VDD- Vini)이 형성된다.
샘플링 동작시 제2스토리지 캐패시터(Cb)는, 구동 트랜지스터(DRT)의 제2게이트 노드(N4)에 인가된 구동 전압(VDD)을 일정 기간 유지시켜줄 수 있다. 제3트랜지스터(T3)를 턴-오프하면 구동 트랜지스터(DRT)의 문턱 전압(Vth)과 관련된 샘플링 전압(Vsen)이 제2스토리지 캐패시터(Cb)에 형성된다.
데이터 쓰기 동작시 제3트랜지스터(T3)가 턴-오프된 상태에서 제1트랜지스터(T1)가 턴-온되며, 구동 트랜지스터(DRT)의 제1게이트 노드(N1)에 데이터 전압(Vdata)이 인가되고 이 데이터 전압(Vdata)이 제1스토리지 캐패시터(Cst)에 저장된다.
그리고, 제1트랜지스터(T1)과 제2트랜지스터(T2)가 턴-오프된 상태에서 제3트랜지스터(T3)가 턴-온되면, 제1스토리지 캐패시터(Cst)에 저장된 데이터 전압(Vdata)에 따라 유기발광다이오드(OLED)의 제1 전극에 전압이 인가되며, 유기발광다이오드(OLED)가 발광하게 된다.
전술한 실시예에 따른 서브 픽셀(SP)에서 구동 트랜지스터(DRT)는 채널층과 제1게이트 노드(N1)에 의한 데이터 쓰기 채널과, 동일한 채널층과 제2게이트 노드(N4)에 의한 샘플링 채널이 밀접하게 커플링되어 동작하는 4단자 트랜지스터의 장점을 활용하여 데이터 쓰기 동작과 샘플링 동작에서 컨덕턴스가 서로 다른 채널들 중 하나를 선택적으로 사용할 수 있다.
이하에서 도 2의 A영역의 구동 트랜지스터(DRT)와 제4트랜지스터(T4)의 부분 단면도를 참조하여 4단자 옥사이드 트랜지스터(Oxide transistor)를 사용한 구동 트랜지스터(DRT)의 단면 구조와, 구동 트랜지스터(DRT)와 제4트랜지스터(T4)의 연결 관계를 설명한다.
도 3은 도 2의 A영역의 구동 트랜지스터와 제4트랜지스터의 부분 단면도이다.
도 3을 참조하면, 기판(210) 상에 제1절연층(212)가 배치되고 제1절연층(212) 상에 구동 트랜지스터(DRT)에 해당하는 위치에 제2게이트 전극(214)이 패터닝된다. 제2게이트 전극(214)는 도 2의 제2게이트 노드(N4)에 대응된다.
제2게이트 전극(214)이 패터닝된 제1절연층(212) 상에 제2절연층(216)이 배치되고 제2절연층(216) 상에 구동 트랜지스터(DRT)와 제4트랜지스터(T4)에 해당하는 위치에 산화물 반도체층들(218, 220)이 패터닝된다. 산화물 반도체층들(218, 220)은 구동 트랜지스터(DRT)와 제4트랜지스터(T4)의 채널층을 구성한다. 채널층으로 산화물 반도체층(218, 220)을 예시적으로 설명하나, 다른 종류의 반도체층일 수도 있다.
산화물 반도체층들(218, 220)이 패터닝된 제2절연층(216) 상에 게이트 절연층(222)이 배치되고, 게이트 절연층(222) 상에 구동 트랜지스터(DRT)와 제4트랜지스터(T4)에 해당하는 위치에 구동 트랜지스터의 제1게이트 전극(224)과 제4트랜지스터(T4)의 게이트 전극(226)이 패터닝된다. 제1게이트 전극(224)는 도 2의 제1게이트 노드(N1)에 대응된다.
구동 트랜지스터(DRT)의 제1게이트 전극(224)과 제4트랜지스터(T4)의 게이트 전극(226)이 패터닝된 게이트 절연층(222) 상에 층간 절연층(228)이 배치된다. 층간 절연층(228) 상에 구동 트랜지스터(DRT)의 소스/드레인 전극들(230, 232)과 제4트랜지스터(T4)의 소스/드레인 전극들(234, 236)이 배치된다.
구동 트랜지스터(DRT)의 소스/드레인 전극들(230, 232)은 층간 절연층(228)과 게이트 절연층(222)를 관통하는 제1콘택홀(238)과 제2콘택홀(240)을 통해 산화물 반도체층(218)의 소스영역과 드레인 영역과 컨택한다.
제4트랜지스터(T4)의 소스/드레인 전극들(234, 236) 중 하나(234)는 층간 절연층(228)과 게이트 절연층(222), 제2절연층(216)를 관통하는 제3콘택홀(242)을 통해 제2게이트 전극(224)과 컨택한다. 결과적으로 제2게이트 노드(N4)는 제3컨택홀(242)을 통해 제4트랜지스터(T4)와 전기적으로 연결된다.
제4트랜지스터(T4)의 소스/드레인 전극들(234, 236)은 층간 절연층(228)과 게이트 절연층(222)를 관통하는 제4콘택홀(244)과 제5콘택홀(246)을 통해 산화물 반도체층(220)의 소스영역과 드레인 영역과 컨택한다.
층간 절연층(228) 상에 평탄화층(248)이 배치된다. 평탄화층(248) 상에는 미도시한 유기발광다이오드(OLED)를 형성하는 층들에 배치된다.
도 3에 도시한 바와 같이 제4트랜지스터(T4)는 산화물 반도체층(218) 상에 게이트 전극(226)만 배치된다. 반면에, 구동 트랜지스터(DRT)는 산화물 반도체층(218)의 상하에 제1게이트 전극(224)와 제2게이트 전극(214)이 배치된다. 아울러, 구동 트랜지스터(DRT)의 제2게이트 전극(214)은 제4트랜지스터(T4)의 소스/드레인 전극들(234, 236) 중 하나(234)와 제3콘택홀(242)을 통해 전기적으로 연결되어 있다.
구동 트랜지스터(DRT)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 제2절연층(216)의 캐패시턴스가 산화물 반도체층(218)과 제1게이트 전극(224) 사이 게이트 절연층(222)의 캐패시턴스보다 작을 수 있다. 캐패시턴스는 유전체의 유전율에 비례하고 두께에 반비례한다.
일 예로, 구동 트랜지스터(DRT)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 제2절연층(216)의 두께가 산화물 반도체층(218)과 제1게이트 전극(224) 사이 게이트 절연층(222)의 두께를 보다 얇을 수 있다.
다른 예로, 구동 트랜지스터(DRT)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 제2절연층(216)의 유전율이 산화물 반도체층(218)과 제1게이트 전극(224) 사이 게이트 절연층(222)의 유전율보다 작을 수 있다. 즉 제2절연층(216)로 사용하는 재료의 유전율이 게이트 절연층(222)으로 사용하는 재료의 유전율보다 작을 수 있다.
도 3을 참조하여 설명한 바와 같이, 구동 트랜지스터(DRT)의 채널층인 산화물 반도체층(218)의 상부에 제1 게이트 노드인 제1게이트 전극(224)가 위치하고, 구동 트랜지스터의 채널층 인 산화물 반도체층(218)의 하부에 제2 게이트 노드인 제2게이트 전극(214)가 위치하고, 제2게이트 노드인 제2게이트 전극(214)는 제3콘택홀(242)을 통해 제 4트랜지스터(T4)의 제2노드와 전기적으로 연결되는 것으로 설명하였다. 이 경우에 산화물 반도체층(218)과 제2게이트 전극(224)이 데이트 쓰기 채널인 탑 구동 채널을 구성하고, 산화물 반도체층(218)과 제1게이트 전극(214)이 샘플링 채널인 바텀 구동 채널을 구성하게 된다.
다른 예로, 구동 트랜지스터(DRT)의 채널층인 산화물 반도체층(218)의 하부에 제1 게이트 노드인 제1게이트 전극(224)가 위치하고, 구동 트랜지스터의 채널층인 산화물 반도체층(218)의 상부에 제2 게이트 노드인 제2게이트 전극(214)가 위치할 수도 있다. 이 경우에 산화물 반도체층(218)과 제2게이트 전극(224)이 데이트 쓰기 채널인 바텀 구동 채널을 구성하고, 산화물 반도체층(218)과 제1게이트 전극(214)이 샘플링 채널인 톱 구동 채널을 구성하게 된다.
이 경우에 구동 트랜지스터(DRT)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 게이트 절연층(222)이 위치하고, 산화물 반도체층(218)과 제1게이트 전극(224) 사이 제2절연층(216)이 위치하게 된다. 따라서, 산화물 반도체층(218)과 제2게이트 전극(214) 사이 게이트 절연층(222)의 캐패시턴스가 산화물 반도체층(218)과 제1게이트 전극(224) 사이 제2절연층(216)의 캐패시턴스보다 작을 수 있다. 캐패시턴스는 유전체의 유전율에 비례하고 두께에 반비례한다.
일 예로, 구동 트랜지스터(DRT)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 게이트 절연층(222) 의 두께가 산화물 반도체층(218)과 제1게이트 전극(224) 사이 제2절연층(216)의 두께를 보다 얇을 수 있다.
다른 예로, 구동 트랜지스터(DRT)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 게이트 절연층(222)의 유전율이 산화물 반도체층(218)과 제1게이트 전극(224) 사이 제2절연층(216) 의 유전율보다 작을 수 있다. 즉 게이트 절연층(222)로 사용하는 재료의 유전율이 제2절연층(216) 으로 사용하는 재료의 유전율보다 작을 수 있다.
일반적으로 구동 트랜지스터(DRT)는 제2게이트 전극(214)없이 산화물 반도체층(218) 상부 또는 하부에 제1게이트 전극(224)만 배치된다면, S-팩트(S-factor)가 작아 그레이 영역을 표시하는 데이터 전압 마진이 작다. 이때 구동 트랜지스터(DRT)의 제1게이트 전극(224)과 산화물 반도체층(218) 사이의 캐패시턴스를 줄이면 전압변화에 대한 전류의 변화율인 컨덕턴스가 커져서 데이터 전압 마진이 증가하나, 동일 전압 대비 구동 트랜지스터(DRT)의 구동 전류가 감소하여 샘플링 시간이 길어지는 단점이 있다.
또한, 일반적으로 소스팔로워 방식의 샘플링은 샘플링 후 구동 트랜지스터(DRT)의 소스 전압이 문턱전압(Vth)에 의존해 서브픽셀마다 다르고, 다이오드연결 방식은 구동 트랜지스터(DRT)의 문턱전압(Vth)이 반대극성인 경우 샘플링 오차가 커지는 단점이 있다.
전술한 실시예에 따른 구동 트랜지스터(DRT)는 산화물 반도체층(218)과 제1게이트 전극(224)에 의한 데이터 쓰기 채널과 산화물 반도체층(218)과 제2게이트 전극(214)에 의한 샘플링 채널이 밀접하게 커플링되어 동작하는 4단자 옥사이드 트랜지스터의 장점을 활용하여 샘플링 동작과 데이터 쓰기 동작에서 컨덕턴스가 다른 채널들 중 하나를 선택적으로 사용함으로써 샘플링 시간이 길어지거나 샘플링 오차가 커지는 단점을 개선하였다.
이하, 구동 트랜지스터(DRT)가 샘플링 단계와 데이터 쓰기 단계에서 컨덕턴스가 다른 데이터 쓰기 채널과 샘플링 채널을 선택적으로 사용하는 서브픽셀을 구동하는 방식을 설명한다.
도 4는 도 2의 서브픽셀(SP)을 구동하는 타이밍도이다.
도 4를 참조하면, 도 2의 서브픽셀(SP)을 구동하는 구동 방법은 제1스토리지 캐패시터(Cst)의 양 단 중 적어도 하나에 구동에 필요한 일정 전압을 인가하는 초기화 단계(initialization step, S110)와 구동 트랜지스터(DRT)의 특성치(예: 문턱전압)이 센싱하는 샘플링 단계(sampling step, S120), 데이터를 입력하는 데이터 쓰기 단계(data writing stet, S130), 유기발광다이오드(OLED)를 발광하는 발광 단계(emission step, S140)로 나눈다.
1)초기화 단계(S110)에 인에이블 신호(EM) 및 제어 신호(SMP)로 온신호를 인가하므로 제3트랜지스터(T3)가 턴-온되어 제2게이트 노드(N4)에 구동 전압(VDD)이 인가된다. 센싱 신호(SEN)로 온신호가 인가되므로 제2트랜지스터(T2)가 턴-온되어 제2노드(N2)에는 초기화 전압(Vini)이 인가된다. 따라서, 구동 트랜지스터(DRT)의 제2게이트 노드(N4)와 제2노드(N2) 사이의 제2스토리지 캐패시터(Cb)에 일정 전압(Vbs=VDD- Vini)이 형성된다.
이때, 스캔 신호(SCAN)도 온신호가 인가되어 데이터 라인(DL)에 기준 전압(Vref)이 공급하므로 구동 트랜지스터(DRT)의 게이트-소스 전압(Vgs=Vref-Vini)를 제1스토리지 캐패시터(Cst)에 충전한다.
인에이블 신호(EM)의 오프시점은 제2스토리지 캐패시터(Cb)의 충전이 이후이며, 인에이블 신호(EM)의 온시점은 데이터 쓰기 이후이다.
2)샘플링 단계(S120)에서 센싱 신호(SEN) 및 제어신호(SMP)를 온 상태로 유지하며 인에이블 신호(EM)를 오프 상태로 변경하므로 제3트랜지스터(T3)를 턴-오프하여 구동 트랜지스터(DRT)의 문턱 전압(Vth)과 관련된 샘플링 전압(Vsen)이 제2스토리지 캐패시터(Cb)에 형성된다.
구동 트랜지스터(DRT)의 제1게이트 노드(N1)는 기준 전압(Vref)으로 유지되고, 제2노드는 초기화 전압(Vini)으로 유지된다. 이때 문턱전압(Vth)이 음인 경우, 즉 기준 전압(Vref) < 초기화 전압(Vini)인 경우도 샘플링이 가능하다.
초기화 단계(S110)에서 제1게이트 노드(N1)와 제2노드(N2)를 기준 전압(Vref)과 초기화 전압(Vini)으로 유지하고, 샘플링 단계(S120)에서 구동 트랜지스터(DRT)를 제2스토리지 캐패시터(Cb)에 형성된 샘플링 전압(Vsen)에 의해 구동 트랜지스터(DRT)가 동작하는 패스트 모드(Fast mode 또는 F 모드)를 사용하여 빠른 샘플링을 수행한다.
3)데이터 쓰기 단계(S130)에서 인에이블 신호(EM)가 오프되어 구동 트랜지스터(DRT)에 전류가 흐르지 않는 상태에서 스캔신호(SCAN)로 온신호가 인가되어 제1트랜지스터(T1)이 턴-온되면 제1게이트 노드(N1)에 데이터 전압(Vdata)이 인가된다. 제1스토리지 캐패시터(Cst)에는 데이터 전압(Vdata)과 초기화 전압(Vini)의 차이인 그레이 표시신호 전압(Vdata-Vini)이 형성된다. 데이터 쓰기 단계(S130)는 컨덕턴스가 작은 슬로우 모드(Slow mode 또는 S 모드)를 사용하여 화면 표시 그레이 전압 마진을 확대할 수 있다.
4)발광 단계(S140)에서 구동 트랜지스터(DRT)에 구동 전류가 흐르면 구동 트랜지스터(DRT)의 제2노드(N2)의 전압이 상승한다. 이때 제1스토리지 캐패시터(Cst)에 충전된 그레이 표시신호 전압(Vdata-Vini)에 대응하는 그레이 밝기로 유기발광다이오드(OLED)가 발광한다.
전술한 실시예에 따른 구동 트랜지스터(DRT)는 산화물 반도체층과 제1게이트 노드(N1)에 의한 데이터 쓰기 채널과 산화물 반도체층과 제2게이트 전극(N2)에 의한 데이터 쓰기 채널을 분리한다. 이에 따라 샘플링 단계(S120)는 제2스토리지 캐패시터(Cb)에 형성된 샘플링 전압에 의해 구동 트랜지스터(DRT)가 동작하는 컨덕턴스가 큰 F 모드를 사용하여 빠른 샘플링을 수행한다. 데이터 쓰기 단계(S130)는 컨덕턴스가 작은 S 모드를 사용하여 화면 표시 그레이 전압 마진을 확대할 수 있다.
도 5 및 도 6은 도 2의 구동 트랜지스터의 문턱 전압의 이동 특성을 도시하고 있다.
도 3을 참조하여 설명한 구동 트랜지스터(DRT)의 문턱 전압의 이동 특성을 확인하기 위해, 탑 구동 채널을 사용하기 위해 구동 트랜지스터(DRT)의 제1게이트 노드(224)에 온신호가 인가되었을 때, 0V와 -1V, 1V의 제2게이트 노드 전압(또는 백 바이어스 전압)에 의한 구동 트랜지스터(DRT)의 소스-게이트 전압(Vgs)에 따른 구동 전류(Ids)가 도 5와 같이 측정되었다.
샘플링 채널을 사용하기 위해 구동 트랜지스터(DRT)의 제2게이트 노드(214)에 온신호가 인가되었을 때, 0V와 -1V, 1V의 제1게이트 노드(N1)의 전압에 의한 구동 트랜지스터(DRT)의 소스-게이트 전압(Vgs)에 따른 구동 전류(Ids)가 도 6과 같이 측정되었다.
도 5를 통해 알 수 있는 바와 같이 탑 구동 채널을 사용한 경우 S-모드로 동작하여 높은 S-팩터(S-factor) 및 상대적으로 낮은 구동 전류 특성을 나타냈다. 반대로, 도 6을 통해 알 수 있는 바와 같이 샘플링 채널을 사용한 경우 F-모드로 동작하여 낮은 S-팩터와 상대적으로 높은 구동 전류 특성을 나타냈다. S-팩터(S-factor) 또는 S-계수(또는 Sub-threshold swing)는 문턱전압(Vth)보다 낮은 전업을 인가해서 누설전류가 발생하는 특성을 표현한 것으로, 채널 길이와 함께 트랜지스터의 소자 성능(예: 이동도, 온-커런트 특성 등)에 영향을 준다.
도 5 및 도 6을 통해 알 수 있는 바와 같이 제2게이트 노드(N4)를 이용한 백 바이어스에 의한 문턱 전압(Vth)은 S-팩터에 변동이 거의 없이 평행하게 이동한다.
도 7a 및 도 8a는 탑 구동 채널을 사용하여 S-모드로 동작하는 경우와 샘플링 채널을 사용하여 F-모드로 동작하는 경우에 문턱 전압이 다른 두개의 구동 트랜지스터들의 노드들의 전압들을 도시하고 있다. 도 7b 및 도 8b은 도 7a 및 도 8a의 문턱 전압이 다른 두개의 구동 트랜지스터들에 대한 보상 단계를 모사한 결과들이다.
도 7a 및 도 8a에 도시한 바와 같이, 문턱 전압이 다른 두개의 구동 트랜지스터들(DRT_1과 DRT_2)에 대해 소스-드레인 전압(Vds)을 각각 0.1V와 5V로 설정한 상태에서, 도 7a에 도시한 바와 같이 탑 구동 채널을 사용하여 S-모드로 동작하는 경우와 도 8a에 도시한 바와 같이 샘플링 채널을 사용하여 F-모드로 동작하는 경우에 문턱 전압(Vth)이 다른 두개의 구동 트랜지스터들(DRT_1과 DRT_2)의 소스-게이트 전압(Vgs)에 따른 구동 전류(Ids)가 도 7b 및 도 8b와 같이 측정되었다.
도 7a 및 도 8a에 도시한 바와 같이, 두개의 구동 트랜지스터들(DRT_1과 DRT_2)에 대해 소스-드레인 전압(Vds)을 각각 0.1V와 5V로 설정하기 위해 다른 두개의 구동 트랜지스터들(DRT_1과 DRT_2)에 대해 소스 전극(도 3의 232)에 0V로 인가하고 드레인 전극(도 3의 230)에 각각 0.1V와 5V로 인가하였다.
도 7a에 도시한 바와 같이 문턱 전압이 다른 두개의 구동 트랜지스터들(DRT_1과 DRT_2)에 대해 소스-드레인 전압(Vds)을 각각 0.1V와 5V로 설정한 상태에서, 탑 구동 채널을 사용하여 S-모드로 동작하는 경우 두개의 구동 트랜지스터들(DRT_1과 DRT_2)의 문턱전압들은 도 7b 및 표 1과 같았다.
5nA Vth_0.1V Vth_5V
DRT_1 2.07V 1.82V
DRT_2 1.85V 1.59V
도 8a에 도시한 바와 같이 문턱 전압이 다른 두개의 구동 트랜지스터들(DRT_1과 DRT_2)에 대해 소스-드레인 전압(Vds)을 각각 0.1V와 5V로 설정한 상태에서, 샘플링 채널을 사용하여 F-모드로 동작하는 경우 두개의 구동 트랜지스터들(DRT_1과 DRT_2)의 문턱전압들은 도 8b 및 표 2와 같았다.
5nA Vth_0.1V Vth_5V
DRT_1 1.24V 1.07V
DRT_2 1.27V 1.15V
도 9a는 도 4의 서브픽셀에서 샘플링 단계에서 문턱전압을 센싱하는 상태의 회로도이다. 도 9b는 도 4의 서브픽셀에서 샘플링 단계에서 샘플링 채널을 사용하여 F-모드로 동작하는 경우에 구동 트랜지스터들(DRT_1과 DRT_2)의 노드들의 전압들을 도시하고 있다. 도 9c는 트랜지스터들(DRT_1과 DRT_2)에 대한 보상 과정을 모사한 결과들이다.
도 9a에 도시한 바와 같이, 초기화 단계(S110)에서 제1게이트 노드(N1)와 제2노드(N2)를 기준 전압(Vref)과 초기화 전압(Vini)으로 유지하고, 샘플링 단계(S120)에서 구동 트랜지스터(DRT)를 제2스토리지 캐패시터(Cb)에 형성된 샘플링 전압(Vsen)에 의해 구동 트랜지스터(DRT)가 동작하는 F 모드를 사용하여 빠른 샘플링을 수행한다.
전술한 바와 같이, 샘플링 단계(S120)에서 표 3과 같이 센싱 신호(SEN) 및 제어신호(SMP)를 온 상태로 유지하며 인에이블 신호(EM)를 오프 상태로 변경하므로 제3트랜지스터(T3)를 턴-오프하여 샘플링 전압(Vsen)이 제2스토리지 캐패시터(Cb)에 형성된다.
트랜지스터 동작 여부
T1 OFF
T3 OFF
T4 ON
T2 ON
예를 들어 초기화 전압(Vini)이 5V인 경우 도 9b 및 도 9c에 도시한 바와 같이 구동 트랜지스터들(DRT_1, DRT_2)의 구동 전류가 흘러 제2노드의 전압이 초기화 전압(Vini)인 5V에서 문턱 전압까지 낮아지게 된다. 제2트랜지스터(T2)가 온 상태이므로 제2트랜지스터(T2)를 통해 센싱한 샘플링 전압(Vsen)은 도 9c 및 표 4와 같다.
5nA Vsen
DRT_1 1.11V
DRT_2 1.19V
도 10a는 도 4의 서브픽셀에서 데이터 쓰기 단계의 회로도이다. 도 10b는 탑 구동 채널을 사용하여 S-모드로 동작하는 경우에 구동 트랜지스터들(DRT_1과 DRT_2)의 노드들의 전압들을 도시하고 있다. 도 10c는 트랜지스터들(DRT_1과 DRT_2)에 대한 보상 과정을 모사한 결과들이다.
도 10a에 도시한 바와 같이, 데이터 쓰기 단계(S130)에서 제2스토리지 캐패시터(Cb)에 샘플링 전압(Vsen)이 저장된 상태에서 표 5와 같이 제3트랜지스터(T3)가 턴-오프되어 구동 트랜지스터(DRT)에 전류가 흐르지 않는 상태에서 스캔신호(SCAN)가 온되어 제1게이트 노드(N1)에 데이터 전압(Vdata)이 인가된다.
트랜지스터 동작 여부
T1 ON
T3 OFF
T4 OFF
T2 ON
결과적으로, 구동 트랜지스터(DRT)가 컨덕턴스가 작은 S 모드를 사용하여 화면 표시 그레이 전압 마진을 확대할 수 있다.
샘플링 전압(Vsen)이 제2스토리지 캐패시터(Cb)에 충전된 상태에서 제3트랜지스터(T3)가 오프 상태를 유지하므로 제4노드(N4)의 전압은 계속 감소하여 0V에 도달한다.
예를 들어 데이터 전압(Vdata)가 1.5V인 경우 도 10b 및 표 6과 같이 제1스토리지 캐패시터(Cst)에 Vgs=1.15V가 저장된다.
50nA Vth target
DRT_1 1.15V
DRT_2 1.15V
도 10c에 도시한 바와 같이 탑 구동 채널을 사용하여 S-모드로 동작하는 경우에 초기 탑 구동 채널의 커버 대비 백 바이어스에 의해서 문턱전압(Vth)이 보상된 곡선을 확인할 수 있고, 기존 탑 구동 채널의 S-팩터의 특성을 확인할 수 있다.
도 11a는 도 4의 서브픽셀에서 발광 단계의 회로도이다. 도 11b는 는 도 4의 서브픽셀에서 발광 단계에서 구동 트랜지스터들(DRT_1과 DRT_2)의 노드들의 전압들을 도시하고 있다. 도 11c는 구동 트랜지스터들(DRT_1과 DRT_2)의 소스-게이트 전압(Vgs)에 따른 구동 전류(Ids)를 측정한 결과이다.
도 11a 및 도 11b에 도시한 바와 같이, 발광 단계(S140)에서 데이터 전압(Vdata)가 제1스토리지 캐패시터(Cst)에 저장된 상태에서 표 7과 같이 제3트랜지스터(T3)가 턴-온되므로 구동 트랜지스터(DRT)에 전류가 흐르게 된다. 도 11c에 도시한 바와 같이 최종적으로 타켓 전류가 흘러 구동 트랜지스터(DRT)의 제2노드(N2)의 전압이 상승하여 포화영역에 도달하게 된다. 하부 백 바이어스 전압이 고정된 상태에서 포화영역에 도달한 이후에 드레인-소스 전압(Vds)의 변동(증가)에 따라 전류의 변동이 없게 된다.
트랜지스터 동작 여부
T1 OFF
T3 ON
T4 OFF
T2 OFF
도 12은 비교예로 일반적인 4T1C 구조의 서브픽셀의 회로도이다.
도 12을 참조하며, 일반적인 4T1C 구조의 서브픽셀(SP)은, 유기발광다이오드(OLED)를 포함하고, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 제1트랜지스터(T1), 제2트랜지스터(T2), 제3 트랜지스터(T3), 제1 스토리지 캐패시터(Cst) 을 포함하는 점과 구동 트랜지스터의 게이트 노드가 하나라는 점에서 도 2를 참조하여 설명한 실시예에 따른 서브픽셀(SP)와 상이하다.
도 13a는 도 12의 일반적인 4T1C 구조의 서브픽셀의 일반적인 보상에 따른 구동 트랜지스터들(DRT_1과 DRT_2)의 소스-게이트 전압(Vgs)에 따른 구동 전류(Ids)을 측정한 결과이다.
구동 트랜지스터(DRT)의 문턱전압(Vth)을 제1스토리지 캐패시터(Cst)에 저장한다. 제1스토리지 캐패시터(Cst)에 저장된 소스-게이트 전압(Vgs)에 데이터 전압(Vdata)를 추가로 전압(Vth+Vdata)를 인가한다.
따라서, 도 13a에 도시한 바와 같이 구동 트랜지스터들 기준으로 문턱전압(Vth)에 따라 표 8과 같이 다른 전압(1.8V+ Vdata 또는 1.6V+ Vdata)을 스토리지 캐패시터에 저장하게 된다.
DRT_1 DRT_2
Cst 문턱전압 샘플링 1.8V 1.6V
데이터 쓰기 1.8V+ Vdata 1.6V+ Vdata
도 13b는 도 2의 일 실시예에 따른 서브픽셀의 보상에 따른 구동 트랜지스터들(DRT_1과 DRT_2)의 소스-게이트 전압(Vgs)에 따른 구동 전류(Ids)을 측정한 결과이다.
도 13b를 참조하면, 구동 트랜지스터들(DRT_1과 DRT_2)의 문턱전압(Vth)를 직접 보상하는 것이 아니라 제2스토리지 캐패시터(Cb)를 이용한 하부의 백 바이어스를 통해 보상한다. 따라서, 백 바이어스 보상을 통해 구동 트랜지스터들(DRT_1과 DRT_2)을 자체 보상하므로 문턱전압(Vth)에 관계없이 동일한 데이터 전압(Vdata)를 제1스토리지 캐패시터(Cst)에 인가하면 된다.
DRT_1 DRT_2
Cst 문턱전압 샘플링 1.11V 1.19V
데이터 쓰기 Vdata Vdata
이상, 도 2에 도시한 일 실시예에 따른 서브픽셀의 회로 구조 및 구동방법, 효과 등을 도면을 참조하여 설명하였다. 이하, 다른 실시예들에 따른 서브픽셀들을 설명한다.
도 14는 다른 실시예에 따른 서브픽셀의 회로도이다.
도 14를 참조하면, 다른 실시예에 따른 서브픽셀(SP1)은, 유기발광다이오드(OLED)를 포함하고, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 제1트랜지스터(T1), 제2트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제1 스토리지 캐패시터(Cst) 및 제2스토리지 캐패시터(Cb) 등을 포함하는 점에서 도 2를 참조하여 설명한 실시예에 따른 서브픽셀(SP)와 동일한다.
다른 실시예에 따른 따른 서브픽셀(SP1)은, 구동 트랜지스터(DRT)의 제2노드(N2)와 다른 전압원, 예를 들어 구동 전압(VDD) 사이에 제3스토리지 캐패시터(Va)를 추가로 포함하고, 제2트랜지스터(T2)와 제4트랜지스터(T4)의 게이트가 공통으로 연결되어 단일의 신호선을 통해 제어신호를 인가하는 점을 제외하고 도 2를 참조하여 설명한 실시예에 따른 서브픽셀(SP)의 회로 구조와 동일하다.
즉, 5개의 트랜지스터들과 3개의 캐패시터들을 포함하는 5T3C 구조일 수 있다.
도 15는 도 14의 서브픽셀(SP)을 구동하는 방식의 예시를 나타낸 것이다.
도 15을 참조하면, 도 14의 서브픽셀(SP)을 구동하는 구동 방법은 초기화 단계(S210)과 샘플링 단계(S220), 데이터 쓰기 단계(S230), 발광 단계(S240)로 나눈다.
초기화 단계(S210)와 샘플링 단계(S220)는 도 4를 참조하여 설명한 초기화 단계(S110)와 샘플링 단계(S120)와 동일하다.
데이터 쓰기 단계(S230)에서 제3트랜지스터(T3)가 턴-오프되어 구동 트랜지스터(DRT)에 전류가 흐르지 않는 상태에서 제1트랜지스터(T1)가 턴-온되어 제1게이트 노드(N1)에 데이터 전압(Vdata)이 인가되면, 구동 트랜지스터(DRT)의 제2노드(N2)가 플로팅되고 제1스토리지 캐패시터(Cst)에는 전달률이 a(Vdata-Vini)의 전압이 더해진다.
발광 단계(S240)에서 구동 트랜지스터(DRT)에 전류가 흐르면 구동 트랜지스터(DRT)의 제2노드의 전압이 상승한다. 이때 제1스토리지 캐패시터(Cst)에 충전된 그레이 표시신호 전압(Vdata-Vini)에 해당하는 그레이 밝기로 발광다이오드(OLED)가 발광한다.
도 16은 또 다른 실시예에 따른 서브픽셀의 회로도이다.
도 16을 참조하면, 또 다른 실시예에 따른 서브픽셀(SP2)은, 유기발광다이오드(OLED)를 포함하고, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 제1트랜지스터(T1), 제2트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제1 스토리지 캐패시터(Cst) 및 제2스토리지 캐패시터(Cb) 등을 포함하는 점에서 도 2를 참조하여 설명한 실시예에 따른 서브픽셀(SP)와 동일한다.
또 다른 실시예에 따른 따른 서브픽셀(SP2)은, 구동 트랜지스터(DRT)의 제2노드(N2)와 유기발광 다이오드(OLED)의 제1전극 사이 제5트랜지스터(T5)를 추가로 포함하는 점을 제외하고 도 2를 참조하여 설명한 실시예에 따른 서브픽셀(SP)의 회로 구조와 동일하다.
즉, 6개의 트랜지스터들과 2개의 캐패시터들을 포함하는 6T2C 구조일 수 있다.
즉 제5트랜지스터(T5)를 이용하여 제2노드(N2)의 초기화 전압을 기저 전압(VSS)의 턴-온 전압 이상으로 설정할 수 있다. 제5트랜지스터(T5)의 조절 신호(CTR)는 별도의 신호를 설정하거나, 센싱 신호(SEN)나 제어신호(SMP) 등의 신호를 같이 사용할 수 있다. 이 제5트랜지스터(T5)은 발광 단계에는 턴-온되어야 하지만, 그 외 구간은 필요에 의해 선택적으로 단속할 수 있다.
도 17은 도 16의 서브픽셀(SP)을 구동하는 방식의 예시를 나타낸 것이다.
도 17을 참조하면, 도 16의 서브픽셀(SP2)을 구동하는 구동 방법은 초기화 단계(S310)과 샘플링 단계(S320), 데이터 쓰기 단계(S330), 발광 단계(S340)으로 나눈다.
초기화 단계(S310)과 샘플링 단계(S320), 데이터 쓰기 단계(S330), 발광 단계(S340)는 도 4를 참조하여 설명한 초기화 단계(S110)과 샘플링 단계(S120), 데이터 쓰기 단계(S130), 발광 단계(S140)와 기본적으로 동일하다.
발광 단계(S340)에서 구동 트랜지스터(DRT)와 유기발광다이오드(OLED) 사이에 전기적으로 분리하였다가 유기발광다이오드(OLED)가 발광하는 발광단계(S340)에서 전기적으로 연결한다. 즉, 제5트랜지스터(T5)은 발광 단계(S340)에서 턴-온되므로 제2노드(N2)의 초기화 전압(Vini)을 기저 전압(VSS)의 턴-온 전압 이상으로 설정할 수 있다.
도 18은 또 다른 실시예에 따른 서브픽셀(SP)의 회로도이다.
도 18을 참조하면, 또 다른 실시예에 따른 서브픽셀(SP3)은, 유기발광다이오드(OLED)를 포함하고, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 제1트랜지스터(T1), 제2트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제1 스토리지 캐패시터(Cst) 및 제2스토리지 캐패시터(Cb) 등을 포함하는 점에서 도 2를 참조하여 설명한 실시예에 따른 서브픽셀(SP)와 동일한다.
또 다른 실시예에 따른 따른 서브픽셀(SP3)은, 구동 트랜지스터(DRT)의 제2노드(N2)와 데이터 라인(DL) 사이에 제6트랜지스터(T6)을 추가로 포함하고 제6트랜지스터(T6)의 게이트 노드가 제1트랜지스터(T1)의 게이트 노드와 전기적으로 연결된 점을 제외하고 도 16를 참조하여 설명한 실시예에 따른 서브픽셀(SP2)의 회로 구조와 동일하다.
즉, 7개의 트랜지스터들과 2개의 캐패시터들을 포함하는 7T2C 구조일 수 있다.
즉 샘플링의 F모드 동안 제1노드(N1)와 제2노드(N2)에 데이터 전압(Vdata)을 인가하고, 제2노드(N2)의 전압의 변동에 의해 샘플링 전압(Vsen)을 제2스토리지 캐패시터(Cb)에 형성한다.
샘플링 동안 데이터 전압(Vdata)이 변동하여도 샘플링에 영향을 주지 않으므로 샘플링 시간에 제한이 없다.
도 19은 도 18의 서브픽셀(SP)을 구동하는 방식의 예시를 나타낸 것이다.
도 19을 참조하면, 도 18의 서브픽셀(SP3)을 구동하는 구동 방법은 초기화 단계(S410)과 샘플링 단계(S420), 데이터 쓰기 단계(S430), 발광 단계(S440)로 나눈다.
초기화 단계(S410)과 샘플링 단계(S420), 데이터 쓰기 단계(S430), 발광 단계(S440)는 도 4를 참조하여 설명한 초기화 단계(S110)과 샘플링 단계(S120), 데이터 쓰기 단계(S130), 발광 단계(S140)와 기본적으로 동일하다.
다만, 제5트랜지스터(T5)은 발광 단계(S440)에는 턴-온되므로 구동 트랜지스터(DRT)의 제2노드(N2)의 초기화 전압을 기저 전압(VSS)의 턴-온 전압 이상으로 설정할 수 있다. 한편, 샘플링 단계(S340)의 F모드 동안 제1노드(N1)와 제2노드(N2)에 기준 전압(Vref)과 초기화 전압(Vini)을 인가하고, 구동 트랜지스터(DRT)의 제2노드(N2)의 전압의 변동에 의해 샘플링 전압(Vsen)을 제2스토리지 캐패시터(Cb)에 형성할 수 있다.
전술한 실시예들에 따른 서브 픽셀들(SP, SP1, SP2, SP3)은 다음과 같은 효과가 있다.
1) 전술한 바와 같이, 실시예들에 따른 서브 픽셀들(SP, SP1, SP2, SP3)은 데이터 쓰기 채널과 샘플링 채널을 분리한다. 이에 따라 샘플링 단계는 제2스토리지 캐패시터(Cb)에 형성된 샘플링 전압에 의해 구동 트랜지스터(DRT)가 동작하는 컨덕턴스가 큰 F 모드를 사용하여 빠른 샘플링을 수행한다. 데이터 쓰기 단계는 컨덕턴스가 작은 S 모드를 사용하여 화면 표시 그레이 전압 마진을 확대할 수 있다.
2) 구동 트랜지스터(DRT)의 문턱전압(Vth)의 마진을 확대하여 샘플링 단계의 기준전압(Vref)과 초기화 전압의 차이(Vref-Vini)을 음으로 두는 경우 문턱전압(Vth)이 음인 경우도 샘플링을 할 수 있다.
3) 샘플링 단계 동안 구동 트랜지스터(DRT)의 소스 전압을 고정하므로 샘플링 후 소스 전압(전위) 차이에 기인한 세틀링 편차를 제거할 수 있다.
4) 도 4 등에 도시한 바와 같이 샘플링 동작시 제1게이트 노드를 데이터 전압으로부터 일시 분리할 수 있어 샘플링 시간 1H 이상으로 증가할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 유기발광다이오드;
    상기 유기발광다이오드의 제1 전극과 구동 전압 라인 사이에 전기적으로 연결되고, 제1게이트 노드와 제2게이트 노드를 포함하는 구동 트랜지스터;
    상기 구동 트랜지스터의 제1게이트 노드와 데이터 라인 사이에 전기적으로 연결된 제1트랜지스터;
    센싱 라인과 전기적으로 연결된 제2트랜지스터;
    상기 구동 트랜지스터의 상기 제1게이트 노드와 제2 노드 사이에 전기적으로 연결된 제1스토리지 캐패시터;
    상기 구동 전압 라인과 상기 구동 트랜지스터 사이에 전기적으로 연결된 제3트랜지스터;
    상기 제3 트랜지스터와 상기 구동 트랜지스터의 상기 제2게이트노드 사이에 전기적으로 연결된 제4트랜지스터; 및
    상기 구동 트랜지스터의 상기 제2게이트 노드와 상기 제2노드 사이에 전기적으로 연결된 제2스토리지 캐패시터를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 구동 트랜지스터의 채널층의 상부 또는 하부 중 하나에 상기 제1 게이트 노드가 위치하고, 상기 제1게이트 노드가 상기 구동 트랜지스터의 채널층의 상부에 위치한 경우 상기 구동 트랜지스터의 채널층의 하부에 상기 제2 게이트 노드가 위치하고 상기 제1게이트 노드가 상기 채널층의 하부에 위치한 경우 상기 구동 트랜지스터의 채널층의 상부에 상기 제2 게이트 노드가 위치하고,
    상기 제2게이트 노드는 콘택홀을 통해 상기 제 4트랜지스터의 제2노드와 전기적으로 연결된 표시장치.
  3. 제2항에 있어서,
    상기 채널층은 산화물 반도체층이며,
    상기 산화물 반도체층과 상기 제2게이트 노드 사이 절연층의 캐패시턴스가 산화물 반도체층과 제1게이트 노드 사이 절연층의 캐패시턴스보다 작은 표시장치.
  4. 제2항에 있어서,
    상기 산화물 반도체층과 상기 제2게이트 노드 사이 상기 절연층의 두께가 상기 산화물 반도체층과 상기 제1게이트 노드 사이 상기 절연층의 두께를 보다 얇은 표시장치.
  5. 제2항에 있어서,
    상기 산화물 반도체층과 상기 제2게이트 노드 사이 상기 절연층의 유전율이 상기 산화물 반도체층과 상기 제1게이트 노드 사이 상기 절연층의 유전율보다 작은 표시장치.
  6. 제1항에 있어서,
    상기 구동 트랜지스터의 상기 제2노드와 기저 전압 사이에 전기적으로 연결된 제3스토리지 캐패시터를 추가로 포함하고,
    상기 제2트랜지스터(T2)와 상기 제4트랜지스터(T4)의 게이트가 공통으로 연결된 표시장치.
  7. 제1항에 있어서,
    상기 구동 트랜지스터의 상기 제2노드와 상기 유기발광다이오드의 제1 상기 전극 사이에 전기적으로 연결된 제5 트랜지스터를 추가로 포함하는 표시장치.
  8. 제1항에 있어서,
    상기 구동 트랜지스터의 상기 제2 노드와 상기 데이터 라인 사이에 전기적으로 연결된 제6트랜지스터를 추가로 포함하고, 상기 제6트랜지스터의 게이트 노드가 상기 제1트랜지스터(T1)의 게이트 노드와 공통으로 연결된 표시장치.
  9. 제1항에 있어서,
    상기 제2스토리지 캐패시터에 형성된 샘플링 전압에 의해 상기 구동 트랜지스터가 동작하는 패스트 모드를 사용하여 상기 샘플링 전압을 센싱하는 샘플링을 수행하고,
    상기 제1스토리지 캐패시터에 형성된 데이터 전압에 의해 상기 구동 트랜지스터가 동작하는 슬로우 모드를 사용하여 데이터 쓰기를 수행하는 표시장치.
  10. 유기발광다이오드 및 상기 유기발광다이오드를 구동하고 제1게이트전극과제2게이트전극을 포함하는 구동 트랜지스터, 상기 유기발광다이오드와 상기 구동 트랜지스터 사이의 특정 노드와 상기 제1게이트전극 사이에 전기적으로 연결된 제1스토리지 캐패시터, 상기 특정 노드와 상기 제2게이트전극 사이에 전기적으로 연결된 제2스토리지 캐패시터를 포함하는 구동회로를 구동하는 구동방법으로,
    기준 전압과 초기화 전압의 차이값을 제1스토리지 캐패시터에 저장형성하고 구동 전압과 초기화 전압의 차이값을 상기 제2스토리지 캐패시터에 형성하여 초기화하는 단계;
    상기 제2스토리지 캐패시터에 형성된 샘플링 전압에 의해 상기 구동 트랜지스터가 동작하는 패스트 모드를 사용하여 상기 샘플링 전압을 센싱하는 샘플링을 수행하는 단계; 및
    상기 제1스토리지 캐패시터에 형성된 데이터 전압에 의해 상기 구동 트랜지스터가 동작하는 슬로우 모드를 사용하여 데이터 쓰기를 수행하는 단계; 및
    상기 구동 트랜지스터의 구동 전류에 의해 상기 유기발광다이오드가 발광하는 단계를 포함하는 표시장치의 구동방법.
  11. 제10항에 있어서,
    상기 데이터 쓰기를 수행하는 단계에서, 상기 구동 트랜지스터의 제1게이트 전극에 상기 데이터 전압을 인가하고 상기 구동 트랜지스터의 소스 노드를 플로팅하는 표시장치의 구동방법.
  12. 제10항에 있어서,
    상기 구동 트랜지스터와 상기 유기발광다이오드 사이에 전기적으로 분리하였다가 상기 유기발광다이오드가 발광하는 단계에서 전기적으로 연결하는 표시장치의 구동방법.
  13. 제10항에 있어서,
    상기 샘플링 전압을 센싱하는 샘플링을 수행하는 단계에서,
    상기 구동 트랜지스터의 제1게이트전극과 소스에 동시에 기준 전압을 인가하고, 상기 제2스토리지 캐패시터에 형성된 샘플링 전압을 센싱하는 표시장치의 구동방법.
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