KR20220087709A - 검사 방법 및 시스템, 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

검사 방법 및 시스템, 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

검사 방법은, 측정 포인트들을 포함하는 패턴 레이아웃을 제공하는 것, 상기 측정 포인트들과 중첩하는 제1 측정 영역들을 포함하는 제1 측정 맵을 생성하되, 상기 제1 측정 영역들은 서로 중첩하지 않는 것, 상기 측정 포인트들 상에 예비 측정영역들을 각각 제공하는 것, 상기 예비 측정영역들 중, 서로 중첩하는 예비 측정영역들을 그룹핑하여 다각형을 생성하는 것, 상기 다각형의 중심에 제2 측정 영역을 제공하는 것, 상기 다각형 내 상기 측정 포인트들의 전부가 상기 제2 측정 영역과 중첩하는 경우, 상기 제2 측정 영역을 선택하는 것, 상기 선택된 제2 측정 영역을 포함하는 제2 측정 맵을 생성하는 것, 상기 제1 측정 맵 및 상기 제2 측정 맵을 이용하여 제3 측정 맵을 생성하는 것, 및 상기 제3 측정 맵을 기반으로 반도체 기판 상에 형성된 패턴들을 검사하는 것을 포함한다. 상기 제3 측정 맵은 상기 제1 측정 영역들 중, 상기 선택된 제2 측정 영역과 중첩하지 않는 제1 측정 영역들, 및 상기 선택된 제2 측정 영역을 포함한다.

Description

검사 방법 및 시스템, 및 이를 이용한 반도체 소자의 제조 방법{INSPECTION METHOD AND SYSTEM, AND METHOD OF FORMING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 검사 방법 및 시스템, 및 이를 이용한 반도체 소자의 제조 방법에 대한 것이다.
반도체 소자들은 이들의 소형화, 다기능화, 및/또는 낮은 제조 비용 등의 특성들로 인하여 전자 산업에서 널리 사용되고 있다. 반도체 소자들은 포토리소그라피 공정, 식각 공정, 증착 공정, 이온 주입 공정, 및 세정 공정과 같은 다양한 제조 공정들에 의해 제조될 수 있다. 반도체 소자의 상기 제조 공정들이 수행된 후, 검사 공정을 수행하여 반도체 소자를 구성하는 패턴들의 불량 여부를 판별할 수 있다. 이러한 검사 공정을 통하여 상기 제조 공정들의 조건들을 최적화할 수 있고, 반도체 소자들의 불량 여부를 조기에 확인할 수 있다. 반도체 소자의 고집적화 경향에 따라 반도체 소자의 패턴들은 더욱 미세화되고 있으며, 미세화된 패턴들의 불량 여부를 검출할 수 있는, 보다 높은 신뢰성을 갖는 검사 방법 및 검사 시스템이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 반도체 기판 상에 형성된 패턴들에 대한 검사 시간을 단축할 수 있고, 검사 신뢰성을 개선할 수 있는 검사 방법 및 시스템을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 결함의 발생을 최소화할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명에 따른 검사 방법은, 측정 포인트들을 포함하는 패턴 레이아웃을 제공하는 것; 상기 측정 포인트들과 중첩하는 제1 측정 영역들을 포함하는 제1 측정 맵을 생성하되, 상기 제1 측정 영역들은 서로 중첩하지 않는 것; 상기 측정 포인트들 상에 예비 측정영역들을 각각 제공하는 것; 상기 예비 측정영역들 중, 서로 중첩하는 예비 측정영역들을 그룹핑하여 다각형을 생성하는 것; 상기 다각형의 중심에 제2 측정 영역을 제공하는 것; 상기 다각형 내 상기 측정 포인트들의 전부가 상기 제2 측정 영역과 중첩하는 경우, 상기 제2 측정 영역을 선택하는 것; 상기 선택된 제2 측정 영역을 포함하는 제2 측정 맵을 생성하는 것; 상기 제1 측정 맵 및 상기 제2 측정 맵을 이용하여 제3 측정 맵을 생성하는 것; 및 상기 제3 측정 맵을 기반으로 반도체 기판 상에 형성된 패턴들을 검사하는 것을 포함할 수 있다. 상기 제3 측정 맵은 상기 제1 측정 영역들 중, 상기 선택된 제2 측정 영역과 중첩하지 않는 제1 측정 영역들, 및 상기 선택된 제2 측정 영역을 포함할 수 있다.
본 발명에 따른 검사 시스템은, 반도체 기판을 로드하기 위한 스테이지; 상기 반도체 기판 상에 형성된 패턴들을 검사하는 검사 장치; 및 상기 검사 장치에 연결된 컴퓨터를 포함할 수 있다. 상기 컴퓨터는, 상기 패턴들에 대응하는 패턴 레이아웃을 제공하고, 상기 패턴 레이아웃 상의 측정 포인트들과 중첩하는 제1 측정 영역들을 포함하는 제1 측정 맵을 생성하고, 상기 측정 포인트들 상에 예비 측정영역들을 각각 제공하고, 상기 예비 측정영역들 중, 서로 중첩하는 예비 측정영역들을 그룹핑하여 다각형을 생성하고, 상기 다각형의 중심에 제2 측정 영역을 제공하고, 상기 다각형 내 상기 측정 포인트들의 전부가 상기 제2 측정 영역과 중첩하는 경우, 상기 제2 측정 영역을 선택하고, 상기 선택된 제2 측정 영역을 포함하는 제2 측정 맵을 생성하고, 상기 제1 측정 맵 및 상기 제2 측정 맵을 이용하여 제3 측정 맵을 생성하도록 구성될 수 있다. 상기 검사 장치는, 상기 제3 측정 맵을 기반으로 상기 반도체 기판 상의 상기 패턴들을 검사하도록 구성될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 패턴들을 형성하는 것; 상기 패턴들이 형성된 상기 반도체 기판을 검사 시스템의 스테이지 상에 로드하는 것; 및 상기 검사 시스템의 검사 장치를 통해 상기 패턴들을 검사하는 것을 포함할 수 있다. 상기 검사 장치에 연결된 컴퓨터는 상기 패턴들에 대응하는 패턴 레이아웃을 제공하고, 상기 패턴 레이아웃의 측정 포인트들과 중첩하는 제1 측정 영역들을 포함하는 제1 측정 맵을 생성하고, 상기 측정 포인트들 상에 예비 측정영역들을 각각 제공하고, 상기 예비 측정영역들 중, 서로 중첩하는 예비 측정영역들을 그룹핑하여 다각형을 생성하고, 상기 다각형의 중심에 제2 측정 영역을 제공하고, 상기 다각형 내 상기 측정 포인트들의 전부가 상기 제2 측정 영역과 중첩하는 경우, 상기 제2 측정 영역을 선택하고, 상기 선택된 제2 측정 영역을 포함하는 제2 측정 맵을 생성하고, 상기 제1 측정 맵 및 상기 제2 측정 맵을 이용하여 제3 측정 맵을 생성할 수 있다. 상기 검사 장치는 상기 컴퓨터에 의해 생성된 상기 제3 측정 맵을 기반으로 상기 패턴들을 검사할 수 있다.
본 발명의 개념에 따르면, 반도체 기판 상에 형성된 패턴들에 대한 검사 시간이 단축될 수 있고, 검사 신뢰성이 개선될 수 있다. 이에 따라, 상기 반도체 기판 상에 상기 패턴들을 형성하는 제조 공정 동안, 상기 패턴들에 발생될 수 있는 결함이 최소화될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 검사 시스템을 나타내는 개략도이다.
도 2는 도 1의 반도체 기판의 개략적인 평면도이다.
도 3은 본 발명의 일부 실시예들에 따른 검사 방법을 나타내는 순서도이다.
도 4는 도 3의 S100단계를 구체적으로 나타내는 순서도이다.
도 5 내지 도 12는 본 발명의 일부 실시예들에 따른 검사 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 검사 시스템을 나타내는 개략도이다.
도 1을 참조하면, 검사 시스템(1000)은 반도체 기판(100)을 로드하기 위한 스테이지(10), 상기 반도체 기판(100) 상에 형성된 패턴들을 검사하는 검사 장치(20), 및 상기 검사 장치(20)에 연결된 컴퓨터(30)를 포함할 수 있다. 상기 검사 장치(20)는 상기 반도체 기판(100)으로 전자 빔을 주사하는 공급부(22), 및 상기 반도체 기판(100)으로부터 방출되는 2차 전자들을 검출하는 검출부(24)를 포함할 수 있다. 상기 검사 장치(20)는 일 예로, 주사전자현미경일 수 있다. 상기 검사 장치(20)는 상기 반도체 기판(100) 상의 상기 패턴들로부터 방출되는 상기 2차 전자들의 강도를 스캔함으로써 상기 패턴들에 대한 데이터(일 예로, 상기 패턴들에 대한 이미지 데이터)를 생성할 수 있다. 상기 컴퓨터(30)는 상기 검사 장치(20)의 상기 공급부(22) 및 상기 검출부(24)에 연결될 수 있다. 상기 컴퓨터(30)는 상기 검사 장치(20)로 데이터를 제공하거나, 상기 검사 장치(20)로부터 생성된 데이터를 저장 및 가공할 수 있다.
도 2는 도 1의 반도체 기판(100)의 개략적인 평면도이다.
도 2를 참조하면, 상기 반도체 기판(100)은 복수의 칩 영역들(CR), 및 상기 복수의 칩 영역들(CR) 사이의 스크라이브 라인(SL)을 포함할 수 있다. 반도체 집적회로를 구성하는 반도체 소자들(일 예로, 트랜지스터, 캐패시터, 저항체, 및 인덕터 등)은 상기 복수의 칩 영역들(CR) 상에 형성될 수 있다. 상기 복수의 칩 영역들(CR) 중, 서로 인접하는 칩 영역들(CR)은 하나의 그룹(100S, 이하, 샷(shot))으로 정의될 수 있다. 상기 샷(100S) 내 상기 인접하는 칩 영역들(CR)은 상기 반도체 소자들의 형성을 위한 포토 리소그래피 공정이 수행될 때, 동시에 노광될 수 있다. 하나의 샷(110s)으로 정의되는 인접하는 칩 영역들(CR)의 수는, 일 예로, 9개일 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 반도체 기판(100)은 상기 복수의 칩 영역들(CR) 상에 형성되어 상기 반도체 소자들을 구성하는 패턴들을 포함할 수 있다. 상기 반도체 소자들의 집적도가 증가함에 따라, 상기 반도체 기판(100) 상에 형성되는 상기 패턴들의 수가 증가할 수 있고, 상기 반도체 소자들의 결함을 최소화하기 위해 상기 패턴들 중 검사 대상 패턴들의 수 또한 증가할 수 있다. 이하에서, 도 1의 상기 검사 시스템(1000)을 이용하여 상기 검사 대상 패턴들을 용이하게 검사하기 위한 검사방법이 설명된다.
도 3은 본 발명의 일부 실시예들에 따른 검사 방법을 나타내는 순서도이고 , 도 4는 도 3의 S100단계를 구체적으로 나타내는 순서도이다 . 도 5 내지 도 12는 본 발명의 일부 실시예들에 따른 검사 방법을 설명하기 위한 도면들이다.
먼저, 도 4 및 도 5를 참조하면, 반도체 소자를 구성하는 패턴들의 평면적 형상 및 배치를 정의하는 패턴 레이아웃(200)이 제공될 수 있다(S110). 상기 패턴 레이아웃(200)은 상기 패턴들에 대한 설계 레이아웃일 수 있다. 상기 패턴 레이아웃(200)은 도 2의 반도체 기판(100)의 상기 복수의 칩 영역들(CR) 상에 형성될, 상기 패턴들의 설계 이미지들을 포함할 수 있다. 도시의 간소화를 위해, 도 5에서 상기 패턴들의 설계 이미지들은 도시는 생략된다. 상기 패턴 레이아웃(200)은 도 1의 상기 검사 시스템(1000)의 상기 컴퓨터(30)에 미리 저장될 수 있다.
상기 패턴 레이아웃(200) 상에 측정 포인트들(210)이 제공될 수 있다(S120). 상기 측정 포인트들(210)은 상기 반도체 소자를 구성하는 상기 패턴들 중 검사 대상 패턴들 상에 제공될 수 있고, 일 예로, 다각형 형상으로 제공될 수 있다. 도 1의 상기 컴퓨터(30)는 상기 패턴 레이아웃(200) 상에 상기 측정 포인트들(210)을 제공하도록 구성될 수 있고, 상기 측정 포인트들(210)이 제공된 상기 패턴 레이아웃(200)을 저장할 수 있다.
상기 측정 포인트들(210)이 제공된 상기 패턴 레이아웃(200) 상에 복수의 측정 영역들(220)을 포함하는 체크 보드(CB)가 생성될 수 있다(S130). 상기 측정 영역들(220)의 각각은 도 1의 상기 검사 장치(20)의 시야(Field of View, FOV)에 대응하는 평면적 형상 및 크기를 가질 수 있다. 일 예로, 상기 측정 영역들(220)의 각각은 마름모 형상을 가질 수 있다. 상기 체크 보드(CB)를 구성하는 상기 측정 영역들(220)은 서로 중첩하지 않을 수 있다. 도 1의 상기 컴퓨터(30)는 상기 측정 포인트들(210)이 제공된 상기 패턴 레이아웃(200) 상에 상기 체크 보드(CB)를 생성할 수 있고, 상기 체크 보드(CB)가 제공된 상기 패턴 레이아웃(200)을 저장할 수 있다.
도 3, 도 4, 및 도 6을 참조하면, 상기 체크 보드(CB)로부터 상기 측정 포인트들(210)과 중첩하는 제1 측정 영역들(230)을 선택하여 제1 측정 맵(MAP1)이 생성될 수 있다(S140). 상기 제1 측정 영역들(230)은 상기 체크 보드(CB)의 상기 측정 영역들(220) 중, 상기 측정 포인트들(210)과 중첩하는 측정 영역들(220)일 수 있다. 상기 체크 보드(CB)로부터 상기 제1 측정 영역들(230)을 선택함으로써, 상기 패턴 레이아웃(200) 상에 상기 측정 포인트들(210)과 중첩하는 상기 제1 측정 영역들(230)을 포함하는 상기 제1 측정 맵(MAP1)이 생성될 수 있다(S100). 상기 제1 측정 영역들(230)의 각각은 도 1의 상기 검사 장치(20)의 시야(Field of View, FOV)에 대응하는 평면적 형상 및 크기를 가질 수 있다. 상기 제1 측정 영역들(230)의 각각은 일 예로, 마름모 형상을 가질 수 있다. 상기 제1 측정 맵(MAP1)을 구성하는 상기 제1 측정 영역들(230)은 서로 중첩하지 않을 수 있다. 도 1의 상기 컴퓨터(30)는 상기 패턴 레이아웃(200) 상에 상기 측정 포인트들(210)과 중첩하는 상기 제1 측정 영역들(230)을 포함하는 상기 제1 측정 맵(MAP1)을 생성할 수 있고, 상기 제1 측정 맵(MAP1)을 저장할 수 있다.
도 3 및 도 7을 참조하면, 상기 패턴 레이아웃(200)의 상기 측정 포인트들(210) 상에 예비 측정영역들(240)이 각각 제공될 수 있다(S200). 상기 예비 측정영역들(240)의 각각은 도 1의 상기 검사 장치(20)의 시야(Field of View, FOV)에 대응하는 평면적 형상 및 크기를 가질 수 있다. 상기 예비 측정영역들(240)의 각각은, 일 예로, 마름모 형상을 가질 수 있다. 상기 측정 포인트들(210)의 각각은 상기 예비 측정영역들(240)의 각각의 중심에 배치될 수 있다. 이에 따라, 상기 측정 포인트들(210) 중 서로 근접한 측정 포인트들(210) 상에 배치된 예비 측정영역들(240)은 서로 중첩할 수 있다. 상기 예비 측정영역들(240) 중, 서로 중첩하는 예비 측정영역들(240)이 그룹핑될 수 있고, 이에 따라, 상기 패턴 레이아웃(200) 상에 복수의 다각형들(250)이 생성될 수 있다(S300). 도 1의 상기 컴퓨터(30)는 상기 패턴 레이아웃(200)의 상기 측정 포인트들(210) 상에 상기 예비 측정영역들(240)을 제공하고, 상기 예비 측정영역들(240) 중, 서로 중첩하는 예비 측정영역들(240)을 그룹핑하여 상기 패턴 레이아웃(200) 상에 상기 복수의 다각형들(250)을 생성하도록 구성될 수 있다.
도 3 및 도 8을 참조하면, 상기 복수의 다각형들(250)의 중심들 상에 제2 측정 영역들(260)이 각각 제공될 수 있다(S400). 상기 제2 측정 영역들(260)의 각각은 상기 복수의 다각형들(250)의 각각의 중심에 배치될 수 있다. 상기 제2 측정 영역들(260)의 각각은 도 1의 상기 검사 장치(20)의 시야(Field of View, FOV)에 대응하는 평면적 형상 및 크기를 가질 수 있다. 상기 제2 측정 영역들(260)의 각각은 일 예로, 마름모 형상을 가질 수 있다. 상기 체크보드(CB)의 상기 복수의 측정 영역들(220), 상기 제1 측정 영역들(230), 상기 예비 측정영역들(240), 및 상기 제2 측정 영역들(260)은 서로 동일한 평면적 형상 및 크기를 가질 수 있다. 상기 체크보드(CB)의 상기 복수의 측정 영역들(220), 상기 제1 측정 영역들(230), 상기 예비 측정영역들(240), 및 상기 제2 측정 영역들(260)의 각각은 도 1의 상기 검사 장치(20)의 시야(Field of View, FOV)에 대응할 수 있고, 일 예로, 마름모 형상을 가질 수 있다. 도 1의 상기 컴퓨터(30)는 상기 복수의 다각형들(250)의 중심들 상에 상기 제2 측정 영역들(260)을 각각 제공하도록 구성될 수 있다.
도 3 및 도 9를 참조하면, 상기 복수의 다각형들(250)의 각각에 대하여, 각 다각형(250) 내 측정 포인트들(210)의 전부가 대응하는 제2 측정 영역(260)과 중첩하는지 여부가 결정될 수 있다(S500). 즉, 상기 복수의 다각형들(250)의 각각에 대하여, 각 다각형(250) 내 측정 포인트들(210)의 전부가 대응하는 제2 측정 영역(260)의 범위 내에 있는지 여부가 결정될 수 있다. 도 1의 상기 컴퓨터(30)는 각 다각형(250) 내 측정 포인트들(210)의 전부가 대응하는 제2 측정 영역(260)과 중첩하는 경우(즉, 각 다각형(250) 내 측정 포인트들(210)의 전부가 대응하는 제2 측정 영역(260)의 범위 내에 있는 경우), 상기 대응하는 제2 측정 영역(260S)을 선택할 수 있다(S600). 도 1의 상기 컴퓨터(30)는 각 다각형(250) 내 측정 포인트들(210)의 적어도 일부가 대응하는 제2 측정 영역(260)을 벗어나는 경우(즉, 각 다각형(250) 내 측정 포인트들(210)의 적어도 일부가 대응하는 제2 측정 영역(260)의 범위 밖에 있는 경우), 상기 대응하는 제2 측정 영역(260NS)을 선택하지 않을 수 있다(S700). 상기 대응하는 제2 측정 영역(260NS)을 선택하지 않는 경우, 도 1의 상기 컴퓨터(30)는 상기 비선택된 제2 측정 영역(260NS)과 중첩하는 다각형(250)에 마커(MK)를 제공할 수 있다.
도 3 및 도 10을 참조하면, 상기 제2 측정 영역들(260) 중 상기 선택된 제2 측정 영역들(260S)을 포함하는 제2 측정 맵(MAP2)이 생성될 수 있다(S800). 상기 제2 측정 맵(MAP2)을 생성하는 것은, 상기 제2 측정 영역들(260) 중 상기 비선택된 제2 측정 영역들(260NS)을 제거하는 것을 포함할 수 있다. 상기 비선택된 제2 측정 영역들(260NS)을 제거하는 것은, 일 예로, 상기 제2 측정 영역들(260) 중, 상기 마커(MK)가 제공된 다각형들(250)과 중첩하는 제2 측정 영역들(260)을 제거하는 것을 포함할 수 있다. 도 1의 상기 컴퓨터(30)는 상기 제2 측정 영역(260)로부터 상기 비선택된 제2 측정 영역들(260NS)을 제거하고, 상기 선택된 제2 측정 영역들(260S)을 포함하는 제2 측정 맵(MAP2)을 생성 및 저장할 수 있다.
도 3, 도 11, 및 도 12를 참조하면, 상기 제1 측정 맵(MAP1)과 상기 제2 측정 맵(MAP2)을 이용하여 제3 측정 맵(MAP3)이 생성될 수 있다(S900). 상기 제3 측정 맵(MAP3)을 생성하는 것은, 상기 제1 측정 맵(MAP1) 상에 상기 제2 측정 맵(MAP2)을 중첩하여, 상기 제1 측정 영역들(230) 상에 상기 선택된 제2 측정 영역들(260S)을 제공하는 것(도 11), 및 상기 제1 측정 맵(MAP1)의 상기 제1 측정 영역들(230) 중, 상기 제2 측정 맵(MAP2)의 상기 선택된 제2 측정 영역들(260S)과 중첩하는 제1 측정 영역들(230)을 제거하는 것(도 12)을 포함할 수 있다. 상기 제3 측정 맵(MAP3)은, 상기 제1 측정 영역들(230) 중, 상기 선택된 제2 측정 영역들(260S)과 중첩하지 않는 제1 측정 영역들(230), 및 상기 선택된 제2 측정 영역들(260S)을 포함할 수 있다.
도 1의 상기 컴퓨터(30)는 상기 패턴 레이아웃(200) 상의 상기 제1 측정 맵(MAP1) 상에 상기 제2 측정 맵(MAP2)을 제공하여 상기 제1 측정 맵(MAP1)과 상기 제2 측정 맵(MAP2)을 중첩시키고, 상기 제1 측정 맵(MAP1)의 상기 제1 측정 영역들(230) 중, 상기 제2 측정 맵(MAP2)의 상기 선택된 제2 측정 영역들(260S)과 중첩하는 제1 측정 영역들(230)을 제거하고, 상기 제1 측정 영역들(230) 중, 상기 선택된 제2 측정 영역들(260S)과 중첩하지 않는 제1 측정 영역들(230), 및 상기 선택된 제2 측정 영역들(260S)을 포함하는 상기 제3 측정 맵(MAP3)을 생성하도록 구성될 수 있다. 상기 제1 측정 맵(MAP1)의 상기 제1 측정 영역들(230) 중, 상기 선택된 제2 측정 영역들(260S)과 중첩하는 제1 측정 영역들(230)이 제거됨에 따라, 상기 제3 측정 맵(MAP3)은 상기 제1 측정 맵(MAP1)보다 감소된 측정 영역들을 포함할 수 있다.
도 1의 상기 컴퓨터(30)는 상기 제3 측정 맵(MAP3)을 도 1의 상기 검사 장치(20)로 제공할 수 있고, 상기 검사 장치(20)는 상기 제3 측정 맵(MAP3)을 기반으로 도 1의 상기 반도체 기판(100) 상에 형성된 패턴들을 검사할 수 있다(S1000). 상기 제3 측정 맵(MAP3)의 측정 영역들(260S, 230)의 각각은 상기 검사 장치(20)의 시야(Field of View, FOV)에 대응할 수 있고, 일 예로, 마름모 형상을 가질 수 있다. 상기 검사 장치(20)는 상기 제3 측정 맵(MAP3)을 기반으로 상기 측정 포인트들(210)에 대응하는 패턴들(즉, 검사 대상 패턴들)을 검사할 수 있다.
반도체 소자의 고집적화, 및 상기 반도체 소자를 구성하는 패턴들의 미세화에 따라, 상기 패턴 레이아웃(200) 상의 상기 측정 포인트들(210)의 수가 증가할 수 있다. 이 경우, 상기 검사 장치(20)가 상기 측정 포인트들(210)을 검사하는데 소요되는 검사 시간이 증가될 수 있고, 더하여, 서로 인접하는 측정 포인트들(210)의 중복 측정이 문제될 수 있다.
본 발명의 개념에 따르면, 상기 제3 측정 맵(MAP3)은, 상기 선택된 제2 측정 영역들(260S), 및 상기 선택된 제2 측정 영역들(260S)과 중첩하지 않는 상기 제1 측정 영역들(230)을 포함할 수 있다. 상기 제3 측정 맵(MAP3)은 상기 제1 측정 맵(MAP1)보다 감소된 측정 영역들(260S, 230)을 포함할 수 있고, 이에 따라, 상기 검사 장치(20)가 상기 측정 포인트들(210)에 대응하는 패턴들을 검사하는데 소요되는 검사 시간이 단축될 수 있다. 더하여, 상기 측정 포인트들(210) 중, 서로 인접하는 측정 포인트들(210)은 상기 제3 측정 맵(MAP3)의 상기 측정 영역들(260S, 230) 중 대응하는 하나의 측정 영역(260S 또는 230)의 범위 내에 있을 수 있다. 이에 따라, 서로 인접하는 측정 포인트들(210)의 중복 측정이 배제될 수 있다.
따라서, 상기 반도체 기판(100) 상에 형성된 패턴들에 대한 검사 시간을 단축할 수 있고, 검사 신뢰성을 개선할 수 있는 검사 방법 및 시스템이 제공될 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 13을 참조하면, 극자외선(EUV)을 이용한 포토 리소그래피 공정을 수행함으로써, 도 2를 참조하여 설명한 상기 반도체 기판(100) 상에 패턴들이 형성될 수 있다(S10). 상기 패턴들은 상기 반도체 기판(100)의 상기 복수의 칩 영역들(CR) 상에 형성될 수 있고, 하나의 샷(100S) 내 서로 인접하는 칩 영역들(CR)은 상기 포토 리소그래피 공정에 의해 동시에 노광될 수 있다. 상기 포토 리소그래피 공정은 도 3을 참조하여 설명한 상기 패턴 레이아웃(200)을 상기 반도체 기판(100)의 상기 복수의 칩 영역들(CR) 상으로 전사할 수 있다.
본 명세서에서, 극자외선(EUV)은 4 nm and 124 nm의 파장을, 상세하게는 4 nm and 20 nm의 파장을, 더욱 상세하게는 13.5 nm의 파장을 갖는 자외선을 의미할 수 있다. 극자외선(EUV)은 6.21 eV 내지 124eV, 상세하게 90eV 내지 95eV의 에너지를 갖는 빛을 의미할 수 있다. 상기 극자외선(EUV)을 이용한 포토 리소그래피 공정은, 상기 반도체 기판(100) 상의 포토레지스트막 상에 조사되는 극자외선(EUV)을 이용한 노광 및 현상 공정을 포함할 수 있다. 일 예로, 상기 포토레지스트막은 폴리하이드록시스티렌(Polyhydroxystyrene)과 같은 유기 고분자를 함유하는 유기 포토레지스트일 수 있다. 상기 유기 포토레지스트는 극자외선(EUV)에 반응하는 감광성 화합물(photosensitive compound)을 더 포함할 수 있다. 상기 유기 포토레지스트는 EUV 흡수율이 높은 물질, 예를 들어, 유기 금속 물질(Organometallic material), 아이오딘 함유 물질(Iodine-containing material) 또는 불소 함유 물질(Fluorine-containing material)을 추가로 포함할 수 있다. 다른 예로, 상기 포토레지스트막은 주석 산화물(tin oxide)과 같은 무기 물질을 함유하는 무기 포토레지스트일 수 있다.
상기 포토레지스트막은 비교적 얇은 두께로 형성될 수 있다. 극자외선(EUV)에 노광된 포토레지스트막을 현상하여, 상기 반도체 기판(100) 상에 포토레지스트 패턴들이 형성될 수 있다. 평면적 관점에서, 상기 포토레지스트 패턴들은, 일 방향으로 연장된 라인 형태, 아일랜드 형태, 지그재그 형태, 벌집(honeycomb) 형태, 또는 원 형태를 가질 수 있으나, 이러한 예들에 제한되는 것은 아니다. 상기 포토 레지스트 패턴들은 도 3의 상기 패턴 레이아웃(200)의 상기 패턴들의 설계 이미지들에 대응하는 평면적 형상 및 크기를 가질 수 있다.
상기 포토레지스트 패턴들을 식각 마스크로 그들 아래에 적층된 하나 이상의 마스크 층들을 패터닝하여, 마스크 패턴들이 형성될 수 있다. 상기 마스크 패턴들을 식각 마스크로 타겟 층을 패터닝하여, 상기 반도체 기판(100) 상에 상기 패턴들이 형성될 수 있다.
본 발명의 비교예로, 미세 피치를 갖는 상기 패턴들을 상기 반도체 기판(100) 상에 형성하기 위해서는 두 개 이상의 포토 마스크들을 이용하는 멀티 패터닝 기술(MPT: Multi Patterning Technique)이 필요할 수 있다. 반면 본 발명의 실시예에 따른 EUV 리소그래피 공정을 수행할 경우, 한 장의 포토 마스크로도 미세 피치를 갖는 상기 패턴들을 형성할 수 있다. 일 예로, 본 실시예의 EUV 리소그래피 공정으로 구현되는 상기 패턴들 사이의 최소 피치는 약 45nm 이하일 수 있다. 즉, EUV 리소그래피 공정을 수행함에 따라, 멀티 패터닝 기술 없이도 정교하고 미세한 상기 패턴들이 형성될 수 있다.
상기 반도체 기판(100) 상에 상기 패턴들이 형성된 후, 도 1의 상기 검사 시스템(1000)을 이용하여 상기 패턴들이 검사될 수 있다(S20). 상기 패턴들이 형성된 상기 반도체 기판(100)은 상기 검사 시스템(1000)의 상기 스테이지(10) 상에 로드될 수 있고, 상기 검사 시스템(1000)의 상기 검사 장치(20)는 상기 반도체 기판(100) 상의 상기 패턴들을 검사할 수 있다. 상기 검사 시스템(1000)은 상기 반도체 기판(100) 상에 형성된 상기 패턴들의 디멘전을 측정하거나 결함을 검출하는데 이용될 수 있다. 상기 검사 시스템(1000)은 도 3 내지 도 12를 참조하여 설명한, 본 발명의 실시예들에 따른 검사 방법을 이용하여, 상기 반도체 기판(100) 상의 상기 패턴들을 검사할 수 있다.
상기 검사 시스템(1000)의 검사 결과에 따른 검사값이 허용범위 내에 있는지 여부가 결정될 수 있다(S30). 상기 검사값이 허용범위를 벗어난 경우, 알람이 발생될 수 있고(S40), 상기 검사값이 허용범위 내에 있는 경우, 상기 반도체 기판(100) 상에 후속 공정이 수행될 수 있다.
본 발명의 개념에 따르면, 상기 반도체 기판(100) 상의 상기 패턴들은 극자외선(EUV)을 이용한 포토 리소그래피 공정을 수행함으로써 형성될 수 있고, 도 1 내지 도 12를 참조하여 설명한 검사 방법 및 시스템을 이용하여 검사될 수 있다. 이 경우, 상기 패턴들에 대한 검사 시간이 단축될 수 있고, 상기 패턴들에 발생될 수 있는 결함이 용이하게 검출될 수 있다. 그 결과, 상기 패턴들을 이용하여 형성되는 반도체 소자의 결함이 최소화될 수 있다. 따라서, 결함의 발생을 최소화할 수 있는 반도체 소자의 제조방법이 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
200: 패턴 레이아웃 210: 측정 포인트들
220: 복수의 측정영역들 CB: 체크보드
230: 제1 측정영역들 MAP1: 제1 측정 맵
240: 예비 측정영역들 250: 다각형들
260: 제2 측정영역들 MK: 마커
260S: 선택된 제2 측정영역들
260NS: 비선택된 제2 측정영역들
MAP2: 제2 측정 맵 MAP3: 제3 측정 맵

Claims (10)

  1. 측정 포인트들을 포함하는 패턴 레이아웃을 제공하는 것;
    상기 측정 포인트들과 중첩하는 제1 측정 영역들을 포함하는 제1 측정 맵을 생성하되, 상기 제1 측정 영역들은 서로 중첩하지 않는 것;
    상기 측정 포인트들 상에 예비 측정영역들을 각각 제공하는 것;
    상기 예비 측정영역들 중, 서로 중첩하는 예비 측정영역들을 그룹핑하여 다각형을 생성하는 것;
    상기 다각형의 중심에 제2 측정 영역을 제공하는 것;
    상기 다각형 내 상기 측정 포인트들의 전부가 상기 제2 측정 영역과 중첩하는 경우, 상기 제2 측정 영역을 선택하는 것;
    상기 선택된 제2 측정 영역을 포함하는 제2 측정 맵을 생성하는 것;
    상기 제1 측정 맵 및 상기 제2 측정 맵을 이용하여 제3 측정 맵을 생성하는 것; 및
    상기 제3 측정 맵을 기반으로 반도체 기판 상에 형성된 패턴들을 검사하는 것을 포함하되,
    상기 제3 측정 맵은 상기 제1 측정 영역들 중, 상기 선택된 제2 측정 영역과 중첩하지 않는 제1 측정 영역들, 및 상기 선택된 제2 측정 영역을 포함하는 검사 방법.
  2. 청구항 1에 있어서,
    상기 제1 측정 맵을 생성하는 것은,
    상기 패턴 레이아웃 상에 복수의 측정 영역들을 포함하는 체크 보드를 생성하되, 상기 복수의 측정 영역들은 서로 중첩하지 않는 것; 및
    상기 복수의 측정 영역들 중, 상기 측정 포인트들과 중첩하는 상기 제1 측정 영역들을 선택하는 것을 포함하는 검사 방법.
  3. 청구항 1에 있어서,
    상기 측정 포인트들의 각각은 상기 예비 측정영역들의 각각의 중심에 배치되는 검사 방법.
  4. 청구항 1에 있어서,
    상기 제1 측정 영역들, 상기 예비 측정영역들, 및 상기 제2 측정 영역은 서로 동일한 평면적 형상 및 크기를 갖는 검사 방법.
  5. 청구항 1에 있어서,
    상기 반도체 기판 상에 형성된 상기 패턴들을 검사하는 것은, 상기 제3 측정 맵을 이용하는 검사 장치에 의해 수행되고,
    상기 제1 측정 영역들, 상기 예비 측정영역들, 및 상기 제2 측정 영역의 각각은 상기 검사 장치의 시야(Filed of View, FOV)에 대응하는 검사 방법.
  6. 청구항 5에 있어서,
    상기 검사 장치는 주사전자현미경인 검사 방법.
  7. 청구항 1에 있어서,
    상기 다각형 내 상기 측정 포인트들의 적어도 일부가 상기 제2 측정 영역으로부터 벗어나는 경우, 상기 제2 측정 영역을 비선택하는 것을 더 포함하는 검사 방법.
  8. 청구항 1에 있어서,
    상기 제3 측정 맵을 생성하는 것은:
    상기 제1 측정 맵과 상기 제2 측정 맵을 중첩하여, 상기 제1 측정 영역들 상에 상기 선택된 제2 측정 영역을 제공하는 것; 및
    상기 제1 측정 영역들 중, 상기 선택된 제2 측정 영역과 중첩하는 제1 측정 영역들을 제거하는 것을 포함하는 검사 방법.
  9. 반도체 기판을 로드하기 위한 스테이지;
    상기 반도체 기판 상에 형성된 패턴들을 검사하는 검사 장치; 및
    상기 검사 장치에 연결된 컴퓨터를 포함하되,
    상기 컴퓨터는, 상기 패턴들에 대응하는 패턴 레이아웃을 제공하고, 상기 패턴 레이아웃 상의 측정 포인트들과 중첩하는 제1 측정 영역들을 포함하는 제1 측정 맵을 생성하고, 상기 측정 포인트들 상에 예비 측정영역들을 각각 제공하고, 상기 예비 측정영역들 중, 서로 중첩하는 예비 측정영역들을 그룹핑하여 다각형을 생성하고, 상기 다각형의 중심에 제2 측정 영역을 제공하고, 상기 다각형 내 상기 측정 포인트들의 전부가 상기 제2 측정 영역과 중첩하는 경우, 상기 제2 측정 영역을 선택하고, 상기 선택된 제2 측정 영역을 포함하는 제2 측정 맵을 생성하고, 상기 제1 측정 맵 및 상기 제2 측정 맵을 이용하여 제3 측정 맵을 생성하도록 구성되고,
    상기 검사 장치는, 상기 제3 측정 맵을 기반으로 상기 반도체 기판 상의 상기 패턴들을 검사하도록 구성되는 검사 시스템.
  10. 청구항 9에 있어서,
    상기 제1 측정 영역들, 상기 예비 측정영역들, 및 상기 제2 측정 영역의 각각은 상기 검사 장치의 시야(Filed of View, FOV)에 대응하는 검사 시스템.
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