KR20220087659A - 전자 장치 및 전자 장치 구동 방법 - Google Patents

전자 장치 및 전자 장치 구동 방법 Download PDF

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KR20220087659A
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손호석
유하원
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삼성디스플레이 주식회사
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Abstract

전자 장치는 제1 비폴딩 영역, 제2 비폴딩 영역, 및 상기 제1 비폴딩 영역과 상기 제2 비폴딩 영역 사이에 폴딩 영역이 정의되고, 영상을 표시하는 표시층, 상기 표시층 위에 배치되어 외부 입력을 감지하는 센서층, 상기 표시층 아래에 배치되며, 상기 제1 비폴딩 영역과 중첩하는 제1 디지타이저, 상기 표시층 아래에 배치되며, 상기 제2 비폴딩 영역과 중첩하는 제2 디지타이저, 및 상기 센서층으로부터 획득된 제1 신호, 상기 제1 디지타이저로부터 획득된 제2 신호, 및 상기 제2 디지타이저로부터 획득된 제3 신호를 근거로 펜의 좌표를 연산할 수 있다.

Description

전자 장치 및 전자 장치 구동 방법{ELECTRONIC DEVICE AND DRIVING METHODE OF THE SAME}
본 발명은 펜에 의한 터치를 감지하며 폴딩 가능한 전자 장치 및 전자 장치 구동 방법에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 전자 장치를 구비한다. 전자 장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력 센서를 구비할 수 있다.
입력 센서는 사용자의 신체를 이용한 터치나 압력을 감지할 수 있다. 한편 필기구를 이용한 정보 입력이 익숙한 사용자 또는 특정 응용 프로그램(예를 들면, 스케치 또는 드로잉을 위한 응용 프로그램)을 위한 세밀한 터치 입력을 위한 펜의 사용 요구가 증가하고 있다.
본 발명은 폴딩 가능하며 펜 활용도가 향상된 전자 장치 및 이의 구동 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 제1 비폴딩 영역, 제2 비폴딩 영역, 및 상기 제1 비폴딩 영역과 상기 제2 비폴딩 영역 사이에 폴딩 영역이 정의되고, 영상을 표시하는 표시층, 상기 표시층 위에 배치되어 외부 입력을 감지하는 센서층, 상기 표시층 아래에 배치되며, 상기 제1 비폴딩 영역과 중첩하는 제1 디지타이저, 상기 표시층 아래에 배치되며, 상기 제2 비폴딩 영역과 중첩하는 제2 디지타이저, 및 상기 센서층으로부터 획득된 제1 신호, 상기 제1 디지타이저로부터 획득된 제2 신호, 및 상기 제2 디지타이저로부터 획득된 제3 신호를 근거로 펜의 좌표를 연산할 수 있다.
상기 센서층에는 상기 폴딩 영역과 중첩하는 제1 감지 영역, 상기 제1 비폴딩 영역과 중첩하는 제2 감지 영역, 상기 제2 비폴딩 영역과 중첩하는 제3 감지 영역이 정의되고, 상기 제1 신호는 상기 제1 감지 영역으로부터 획득된 신호일 수 있다.
상기 센서층은 상기 제1 감지 영역에 배치된 제1 감지 단위, 상기 제2 감지 영역에 배치된 제2 감지 단위, 및 상기 제3 감지 영역에 배치된 제3 감지 단위를 포함하고, 상기 제1 내지 제3 감지 단위들의 면적들은 서로 동일할 수 있다.
상기 센서층은 상기 제1 감지 영역에 배치된 제1 감지 단위, 상기 제2 감지 영역에 배치된 제2 감지 단위, 및 상기 제3 감지 영역에 배치된 제3 감지 단위를 포함하고, 상기 제1 감지 단위의 면적은 상기 제2 감지 단위의 면적 및 상기 제3 감지 단위의 면적 각각보다 작을 수 있다.
상기 표시층의 상기 폴딩 영역은 제1 방향을 따라 연장하는 폴딩축을 기준으로 폴딩되고, 상기 제1 감지 단위의 상기 제1 방향과 나란한 방향의 폭은 상기 제2 감지 단위 및 상기 제3 감지 단위 각각의 상기 제1 방향과 나란한 방향의 폭과 동일하고, 상기 제1 감지 단위의 상기 제1 방향과 교차하는 상기 제2 방향과 나란한 방향의 폭은 상기 제2 감지 단위 및 상기 제3 감지 단위 각각의 상기 제2 방향과 나란한 방향의 폭보다 작을 수 있다.
전자 장치는 상기 센서층과 전기적으로 연결된 센서 구동부, 및 상기 제1 디지타이저 및 상기 제2 디지타이저와 전기적으로 연결된 디지타이저 구동부를 더 포함하고, 상기 메인 구동부는 상기 센서 구동부로부터 제공된 데이터 및 상기 디지타이저 구동부로부터 제공된 데이터를 근거로 상기 펜의 상기 좌표를 연산할 수 있다.
상기 제1 신호는 기준 직경 이하의 오브젝트에 의한 입력에 의해 검출된 신호일 수 있다.
상기 제1 디지타이저와 상기 제2 디지타이저는 서로 이격되고, 상기 제1 디지타이저와 상기 제2 디지타이저 사이의 갭은 상기 표시층의 상기 폴딩 영역과 중첩할 수 있다.
상기 제1 디지타이저에는 펜의 입력을 감지하는 제1 감지 영역이 정의되고, 상기 제2 디지타이저에는 상기 펜의 입력을 감지하는 제2 감지 영역이 정의되고, 상기 센서층에는 상기 펜의 입력을 감지하는 보상 영역의 정의되고, 상기 보상 영역의 적어도 일부는 상기 제1 감지 영역 및 상기 제2 감지 영역 각각과 비중첩할 수 있다.
상기 센서층은 상기 보상 영역에 배치된 제1 감지 단위, 상기 보상 영역의 주변 영역에 배치된 제2 감지 단위를 포함하고, 상기 제1 감지 단위의 면적은 상기 제2 감지 단위의 면적보다 작을 수 있다.
상기 센서층은 전극 및 상기 전극과 교차하는 교차 전극을 포함하고, 상기 센서층은 상기 전극 및 상기 교차 전극 사이의 정전 용량의 변화를 통해 외부 입력에 대한 정보를 획득하고, 상기 제1 디지타이저 및 상기 제2 디지타이저 각각은 복수의 코일들을 포함하고, 상기 복수의 코일들에 유도된 신호를 통해 외부 입력에 대한 정보를 획득할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 제1 비폴딩 영역, 제2 비폴딩 영역, 및 상기 제1 비폴딩 영역과 상기 제2 비폴딩 영역 사이에 폴딩 영역이 정의되고, 영상을 표시하는 표시층, 상기 표시층 위에 배치되어 외부 입력을 감지하며, 제1 방향을 따라 연장하는 복수의 전극들, 및 상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 복수의 교차 전극들을 포함하는 센서층, 상기 표시층 아래에 배치되며, 상기 제1 비폴딩 영역과 중첩하는 제1 디지타이저, 및 상기 표시층 아래에 배치되며, 상기 제2 비폴딩 영역과 중첩하는 제2 디지타이저를 포함하고, 상기 폴딩 영역은 상기 제1 방향을 따라 연장하는 폴딩축을 기준으로 폴딩되고, 상기 복수의 전극들 중 상기 폴딩 영역과 중첩하는 제1 전극의 상기 제2 방향과 나란한 제1 폭은 상기 복수의 전극들 중 상기 폴딩 영역과 이격된 제2 전극의 상기 제2 방향과 나란한 제2 폭보다 작을 수 있다.
상기 센서층으로부터 획득된 제1 신호, 상기 제1 디지타이저로부터 획득된 제2 신호, 및 상기 제2 디지타이저로부터 획득된 제3 신호를 근거로 펜의 좌표를 연산하는 메인 구동부를 더 포함하고, 상기 제1 신호는 기준 직경 이하의 오브젝트에 의한 입력에 의해 검출된 신호일 수 있다.
상기 센서층은 상기 폴딩 영역과 중첩하는 제1 감지 단위, 상기 제1 비폴딩 영역과 중첩하는 제2 감지 단위, 및 상기 제2 비폴딩 영역과 중첩하는 제3 감지 단위를 포함하고, 상기 제1 감지 단위의 면적은 상기 제2 감지 단위 및 상기 제3 감지 단위의 면적들 각각보다 작을 수 있다.
상기 제1 감지 단위, 상기 제2 감지 단위, 및 상기 제3 감지 단위 각각은 상기 복수의 전극들 중 어느 하나의 전극과 상기 복수의 교차 전극들 중 어느 하나의 교차 전극이 교차하는 영역으로 정의될 수 있다.
상기 제1 디지타이저에는 펜의 입력을 감지하는 제1 감지 영역이 정의되고, 상기 제2 디지타이저에는 상기 펜의 입력을 감지하는 제2 감지 영역이 정의되고, 상기 제1 전극은 상기 제1 감지 영역 및 상기 제2 감지 영역과 비중첩하고, 상기 제2 전극은 상기 제1 감지 영역 또는 상기 제2 감지 영역과 중첩할 수 있다.
상기 제1 디지타이저와 상기 제2 디지타이저는 서로 이격되고, 상기 제1 디지타이저와 상기 제2 디지타이저 사이의 갭은 상기 표시층의 상기 폴딩 영역과 중첩할 수 있다.
본 발명의 일 실시예에 따른 전자 장치 구동 방법은 제1 비폴딩 영역, 제2 비폴딩 영역, 및 상기 제1 비폴딩 영역과 상기 제2 비폴딩 영역 사이에 폴딩 영역이 정의된 센서층으로부터 제1 신호를 수신하는 단계, 상기 센서층 아래에 배치되며, 상기 제1 비폴딩 영역과 중첩하는 제1 디지타이저 및 상기 제2 비폴딩 영역과 중첩하는 제2 디지타이저로부터 제2 신호 및 제3 신호를 수신하는 단계, 및 상기 제1 신호, 상기 제2 신호, 및 상기 제3 신호를 이용하여 펜 입력에 대한 좌표를 연산하는 단계를 포함할 수 있다.
상기 제1 신호는 기준 직경 이하의 오브젝트에 의한 입력에 의해 검출된 신호일 수 있다.
상기 펜 입력에 대한 좌표를 연산하는 단계는 상기 제1 디지타이저의 제1 감지 영역으로부터 제공된 제1 신호를 근거로 상기 제1 비폴딩 영역에 입력된 펜의 좌표를 연산하는 단계, 상기 제2 디지타이저의 제2 감지 영역으로부터 제공된 상기 제2 신호를 근거로 상기 제2 비폴딩 영역에 입력된 펜의 좌표를 연산하는 단계, 및 상기 제1 감지 영역 및 상기 제2 감지 영역과 비중첩하는 상기 센서층의 보상 영역으로부터 제공된 상기 제1 신호를 근거로 상기 폴딩 영역에 입력된 펜의 좌표를 연산하는 단계를 포함할 수 있다.
상술한 바에 따르면, 전자 장치의 폴딩 영역과 중첩하는 영역에서 제1 디지타이저와 제2 디지타이저가 서로 이격됨에 따라 전자 장치의 폴딩 신뢰성이 향상될 수 있다. 또한, 센서층을 이용하여 제1 및 제2 디지타이저에 의해 펜에 의한 입력을 감지하는 못하는 영역에 대한 펜의 입력이 감지될 수 있다. 따라서, 전자 장치의 표시 영역 전체가 펜 입력 가능 영역으로 활용될 수 있으므로, 펜 활용도가 향상된 전자 장치가 제공될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시층의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 전자 장치의 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 펜의 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 디지타이저의 평면도이다.
도 9b는 본 발명의 일 실시예에 따른 디지타이저의 감지 영역의 평면도이다.
도 10은 본 발명의 일 실시예에 따른 디지타이저의 평면도이다.
도 11a는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 11b는 도 11a에 도시된 AA' 영역을 확대한 평면도이다.
도 12는 도 11a에 도시된 BB' 영역을 확대한 평면도이다.
도 13은 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 14는 도 13에 도시된 CC' 영역을 확대한 평면도이다.
도 15는 본 발명의 일 실시예에 따른 전자 장치의 평면도이다.
도 16은 본 발명의 일 실시예에 따른 전자 장치의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 사전적 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치(ED)의 사시도들이다. 도 1a는 전자 장치(ED)의 펼쳐진 상태(또는 언폴딩 상태)를, 도 1b는 전자 장치(ED)의 폴딩 상태를 도시하였다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 전자 장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자 장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM)를 표시하고, 비표시 영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
전자 장치(ED)는 폴딩 영역(FA) 및 복수 개의 비폴딩 영역들(NFA1, NFA2)을 포함할 수 있다. 비폴딩 영역들(NFA1, NFA2)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)을 포함할 수 있다. 폴딩 영역(FA)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2) 사이에 배치될 수 있다. 제1 비폴딩 영역(NFA1), 폴딩 영역(FA), 및 제2 비폴딩 영역(NFA2)은 제2 방향(DR2)을 따라 순차적으로 전자 장치(ED)에 정의될 수 있다.
도 1b에 도시된 것과 같이, 폴딩 영역(FA)은 제1 방향(DR1)에 평행한 폴딩축(FX)을 기준으로 폴딩될 수 있다. 폴딩 영역(FA)은 제1 방향(DR1)을 따라 연장할 수 있다. 폴딩 영역(FA)은 소정의 곡률 및 곡률반경을 갖는다. 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)은 서로 마주보고, 전자 장치(ED)는 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서 전자 장치(ED)는 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작으로부터 인-폴딩 또는 아웃-폴딩 동작이 상호 반복되도록 구성될 수 있으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 전자 장치(ED)는 펼침 동작, 인-폴딩 동작, 및 아웃-폴딩 동작 중 어느 하나를 선택할 수 있도록 구성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2를 참조하면, 전자 장치(ED)는 표시 장치(DD), 전자 모듈(EM), 전원 모듈(PSM) 및 케이스(EDC1, EDC2)을 포함할 수 있다. 별도로 도시하지 않았으나, 전자 장치(ED)는 표시 장치(DD)의 폴딩 동작을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
표시 장치(DD)는 이미지를 생성하고 외부입력을 감지한다. 표시 장치(DD)는 윈도우 모듈(WM) 및 표시 모듈(DM)을 포함한다. 윈도우 모듈(WM)은 전자 장치(ED)의 전면을 제공한다.
표시 모듈(DM)은 적어도 표시 패널(DP)을 포함할 수 있다. 도 2에서 표시 모듈(DM)은 표시 패널(DP)과 동일한 것으로 도시하였으나, 실질적으로 표시 모듈(DM)은 복수 개의 구성이 적층된 적층 구조물일 수 있다. 표시 모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시 패널(DP)은 전자 장치(ED)의 표시 영역(DA, 도 1a 참조) 및 비표시 영역(NDA, 도 1a 참조)에 대응하는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다. 표시 모듈(DM)은 비표시 영역(DP-NDA) 상에 배치된 구동칩(DIC)을 포함할 수 있다. 표시 모듈(DM)은 비표시 영역(DP-NDA)에 결합된 연성회로필름(FCB)을 더 포함할 수 있다.
구동칩(DIC)은 표시 패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2에서는 구동칩(DIC)이 표시 패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 연성회로필름(FCB) 상에 실장될 수도 있다.
전자 모듈(EM)은 적어도 메인 구동부를 포함한다. 전자 모듈(EM)은 무선통신모듈, 카메라모듈, 근접센서모듈, 영상입력모듈, 음향입력모듈, 음향출력모듈, 메모리, 및 외부 인터페이스모듈 등을 포함할 수 있다. 전자 모듈(EM)은 전원 모듈(PSM)과 전기적으로 연결된다.
메인 구동부(또는 메인 컨트롤러)는 전자 장치(ED)의 전반적인 동작을 제어한다. 예를 들어 메인 구동부는 사용자 입력에 부합하게 표시 장치(DD)을 활성화 시키거나, 비활성화 시킨다. 메인 구동부는 표시 장치(DD) 및 다른 모듈들의 동작을 제어할 수 있다. 메인 구동부는 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
케이스(EDC1, EDC2)는 표시 모듈(DM), 전자 모듈(EM), 및 전원 모듈(PSM)을 수용한다. 서로 분리된 2개의 케이스(EDC1, EDC2)를 예시적으로 도시하였으나 이에 제한되지 않는다. 미-도시하였으나, 전자 장치(ED)는 2개의 케이스(EDC1, EDC2)를 연결하기 위한 힌지 구조물을 더 포함할 수 있다. 케이스(EDC1, EDC2)는 윈도우 모듈(WM)과 결합될 수 있다. 케이스(EDC1, EDC2)는 표시 모듈(DM), 전자 모듈(EM), 및 전원 모듈(PSM) 등 케이스(EDC1, EDC2)에 수용된 구성들을 보호한다.
도 3a는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 3a를 참조하면, 표시 모듈(DM)은 표시 패널(DP), 표시 패널(DP) 위에 배치된 광학 필름(LF), 및 표시 패널(DP) 아래에 배치된 하측 부재(LM)을 포함할 수 있다. 표시 패널(DP)은 표시층(DPL) 및 표시층(DPL) 위에 배치된 센서층(ISL)을 포함할 수 있다. 상기 부재들 사이에는 필요에 따라 접착층이 배치될 수 있다.
표시층(DPL)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시층(DPL)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(DPL)은 유기발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다.
센서층(ISL)은 표시층(DPL) 위에 배치될 수 있다. 센서층(ISL)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 센서층(ISL)은 표시층(DPL)에 부착된 외장형 센서일 수도 있고, 센서층(ISL)은 표시층(DPL)의 제조 공정 중에 연속하여 형성된 일체형 센서일 수 있다.
광학 필름(LF)은 외부로부터 입사된 광의 반사율을 낮출 수 있다. 광학 필름(LF)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 광학 필름(LF)은 적어도 편광필름을 포함할 수 있다.
또는, 광학 필름(LF)은 컬러필터들을 포함할 수 있다. 컬러필터들은 소정의 배열을 가질 수 있다. 표시층(DPL)에 포함된 화소들(PX)의 발광 컬러들을 고려하여 컬러필터들의 배열이 결정될 수 있다. 또한, 광학 필름(LF)은 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다.
또는, 광학 필름(LF)은 상쇄간섭 구조물을 포함할 수 있다. 예컨대, 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
하측 부재(LM)는 다양한 기능성 부재를 포함할 수 있다. 표시층(DPL)에 입사되는 광을 차단하는 차광층, 외부 충격을 흡수하는 충격흡수층, 표시층(DPL)을 지지하는 지지층, 표시층(DPL)에서 발생한 열을 방출하는 방열층, 및 펜(예를 들어, 전자 펜)의 입력을 감지하는 디지타이저 등을 포함할 수 있다. 하측 부재(LM)의 적층 구조에 대한 상세한 설명은 후술한다.
도 3b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 3b는 도 3a에 도시된 표시 패널(DP)의 구체적인 단면도이다.
도 3b를 참조하면, 표시층(DPL)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다.
베이스층(110)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시층(DPL)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(110)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드, 실리콘나이트라이드, 및 살리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘옥사이드층과 실리콘나이트라이드층이 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 산화물반도체를 포함할 수도 있다.
도 3b는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로도는 다양한 형태로 변형될 수 있다. 도 3b에서는 화소에 포함되는 하나의 트랜지스터(100PC) 및 발광 소자(100PE)를 예시적으로 도시하였다.
트랜지스터(100PC)의 소스(SC), 액티브(AL, 또는 액티브 영역, 활성 영역), 및 드레인(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스(SC) 및 드레인(DR)은 단면 상에서 액티브(AL)로부터 서로 반대 방향으로 연장될 수 있다. 도 3b에는 반도체 패턴으로부터 형성된 연결 신호 배선(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 배선(SCL)은 평면 상에서 트랜지스터(100PC)의 드레인(DR)에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(100PC)의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브(AL)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 배선(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자(100PE)를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 이하에서, 발광 소자(100PE)가 유기 발광 소자인 것을 예로 들어 설명하나, 특별히 이에 제한되는 것은 아니다.
발광 소자(100PE)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
표시 영역(DA, 도 1a 참조)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(70-OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서층(ISL)은 베이스층(201), 제1 도전층(202), 감지 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다.
베이스층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시층의 평면도이다.
도 4를 참조하면, 표시층(DPL)에는 표시 영역(DP-DA) 및 표시 영역(DP-DA) 주변의 비표시 영역(DP-NDA)이 정의될 수 있다. 표시 영역(DP-DA)과 비표시 영역(DP-NDA)은 화소(PX)의 배치 유무에 의해 구분될 수 있다. 표시 영역(DP-DA)에 화소(PX)가 배치된다. 비표시 영역(DP-NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 구동칩(DIC)에 구성된 일부 회로일 수 있다.
표시층(DPL)은 제2 방향(DR2)을 따라 정의된 제1 패널 영역(AA1), 벤딩 영역(BA), 및 제2 패널 영역(AA2)을 포함할 수 있다. 제2 패널 영역(AA2) 및 벤딩 영역(BA)은 비표시 영역(DP-NDA)의 일부 영역일 수 있다. 벤딩 영역(BA)은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치된다.
제1 패널 영역(AA1)은 도 1a의 표시면(DS)에 대응하는 영역이다. 제1 패널 영역(AA1)은 제1 비폴딩 영역(NFA10), 제2 비폴딩 영역(NFA20), 및 폴딩 영역(FA0)을 포함할 수 있다. 제1 비폴딩 영역(NFA10), 제2 비폴딩 영역(NFA20), 및 폴딩 영역(FA0)은 도 1a 및 도 1b의 제1 비폴딩 영역(NFA1), 제2 비폴딩 영역(NFA2), 및 폴딩 영역(FA)에 각각 대응한다.
제1 방향(DR1)과 나란한 벤딩 영역(BA)의 폭 및 제2 패널 영역(AA2)의 폭(또는 길이)은 제1 방향(DR1)과 나란한 제1 패널 영역(AA1)의 폭(또는 길이)보다 작을 수 있다. 벤딩축 방향의 길이가 짧은 영역은 좀 더 쉽게 벤딩될 수 있다.
표시층(DPL)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1-SLm), 복수 개의 데이터 라인들(DL1-DLn), 복수 개의 발광 라인들(EL1-ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 전원 라인(PL), 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 주사 라인들(SL1-SLm), 데이터 라인들(DL1-DLn), 및 발광 라인들(EL1-ELm)에 연결될 수 있다.
주사 라인들(SL1-SLm)은 제1 방향(DR1)으로 연장되어 주사 구동부(SDV)에 전기적으로 연결될 수 있다. 데이터 라인들(DL1-DLn)은 제2 방향(DR2)으로 연장되고, 벤딩 영역(BA)을 경유하여 구동칩(DIC)에 전기적으로 연결될 수 있다. 발광 라인들(EL1-ELm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 전기적으로 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)으로 연장된 부분과 제1 방향(DR1)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 전원 라인(PL) 중 제2 방향(DR2)으로 연장된 부분은 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)으로 연장될 수 있다. 전원 라인(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 패널 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 패널 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 전원 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 전기적으로 연결될 수 있다. 연성회로필름(FCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 6은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 5는 표시 장치(DD)가 전자 장치(ED, 도 1a 참조)에 설치되기 전의 상태를 도시한 것이고, 도 6은 표시 장치(DD)가 전자 장치(ED, 도 1a 참조)에 설치된 상태를 도시한 것이다. 도 5의 단면도는 도 4의 II-II' 을 따라 절단된 단면을 포함할 수 있다.
도 6을 참조하면, 표시 장치(DD)가 전자 장치(ED, 도 1a 참조)에 설치되었을 때, 표시층(DPL)의 제1 패널 영역(AA1)과 제2 패널 영역(AA2)은 서로 다른 평면 상에 배치될 수 있다. 제2 패널 영역(AA2)은 제1 패널 영역(AA1) 아래에 배치될 수 있다.
도 5 및 도 6을 참조하면, 윈도우 모듈(WM)은 박막 유리 기판(UTG), 박막 유리 기판(UTG) 상에 배치된 플라스틱 필름(PF), 박막 유리 기판(UTG)과 플라스틱 필름(PF)을 결합하는 제1 접착층(AL1), 및 베젤 패턴(BP)을 포함할 수 있다.
베젤 패턴(BP)은 도 1a에 도시된 비-표시 영역(NDA)에 중첩한다. 베젤 패턴(BP)은 박막 유리 기판(UTG)의 일면 또는 플라스틱 필름(PF)의 일면 상에 배치될 수 있다. 도 5에는 플라스틱 필름(PF)의 하면에 배치된 베젤 패턴(BP)을 예시적으로 도시하였다. 이에 제한되지 않고, 베젤 패턴(BP)은 플라스틱 필름(PF)의 상면, 박막 유리 기판(UTG)의 상면, 또는 박막 유리 기판(UTG)의 하면에 배치될 수도 있다. 베젤 패턴(BP)은 유색의 차광막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 베젤 패턴(BP)은 베이스 물질 및 베이스 물질에 혼합된 염료 또는 안료를 포함할 수 있다. 베젤 패턴(BP)은 평면 상에서 폐라인 형상을 가질 수 있다.
박막 유리 기판(UTG)은 화학 강화 유리일 수 있다. 박막 유리 기판(UTG)이 적용됨에 따라, 폴딩과 펼침이 반복되더라도 주름의 발생이 최소화될 수 있다. 본 발명의 일 실시예에서, 박막 유리 기판(UTG) 대신 합성수지필름이 적용될 수도 있다.
플라스틱 필름(PF)은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 또는 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 별도로 도시하지 않았으나, 플라스틱 필름(PF)의 상면 상에는 하드코팅층, 지문방지층, 및 반사방지층 중 적어도 하나가 배치될 수 있다.
제1 접착층(AL1)은 감압접착필름(PSA, Pressure Sensitive Adhesive film) 또는 광학 투명 접착부재(OCA, Optically Clear Adhesive))일 수 있다. 이하에서 설명되는 접착층들 역시 제1 접착층(AL1)과 동일하고, 통상의 접착제를 포함할 수 있다.
제1 접착층(AL1)의 두께는 20㎛ 내지 50㎛ 일 수 있으며, 예를 들어, 35㎛일 수 있다. 제1 접착층(AL1)은 베젤 패턴(BP)을 커버할 정도의 두께를 가질 수 있다. 예를 들어, 베젤 패턴(BP)의 두께는 3㎛ 내지 8㎛일 수 있으며, 제1 접착층(AL1)은 베젤 패턴(BP)의 주변부에 기포가 발생되지 않을 수준의 두께를 가질 수 있다.
제1 접착층(AL1)은 박막 유리 기판(UTG)으로부터 분리될 수 있다. 박막 유리 기판(UTG) 대비 플라스틱 필름(PF)의 강도가 낮기 때문에 스크래치가 상대적으로 쉽게 발생할 수 있다. 제1 접착층(AL1)과 플라스틱 필름(PF)을 분리한 후 새로운 플라스틱 필름(PF)을 박막 유리 기판(UTG)에 부착할 수 있다.
윈도우 모듈(WM)과 표시 모듈(DM)은 제2 접착층(AL2)에 의해 결합될 수 있다. 제2 접착층(AL2)은 감압 접착제 또는 광학 투명 접착제와 같은 투명한 접착제를 포함할 수 있다.
제1 접착층(AL1)과 제2 접착층(AL2)이 부착되는 경우, 전자 장치(ED, 도 1a 참조)의 폴딩 동작 시, 박막 유리 기판(UTG)이 슬립(Slip)되지 못해 박막 유리 기판(UTG)에 버클링 현상이 발생되거나, 크랙이 발생될 수 있다. 하지만, 본 발명의 실시예에 따르면, 제2 접착층(AL2)의 면적이 박막 유리 기판(UTG)의 면적보다 작기 때문에, 제1 접착층(AL1)과 제2 접착층(AL2)이 부착되지 않을 수 있으며, 제2 접착층(AL2)에 이물이 달라 붙을 확률이 감소될 수 있다.
표시 모듈(DM)은 광학 필름(LF), 표시 패널(DP), 패널 보호층(PPL), 배리어층(BRL), 지지층(PLT), 커버층(SCV), 디지타이저(DTM), 전자기 차폐층(EMS), 금속 플레이트(MP), 및 제3 내지 제9 접착층들(AL3 - AL9)을 포함할 수 있다. 제3 내지 제9 접착층들(AL3 - AL9)은 감압 접착제 또는 광학 투명 접착제와 같은 투명한 접착제를 포함할 수 있다. 본 발명의 일 실시예에서 상술한 구성들 중 일부는 생략되거나, 다른 구성들이 더 추가될 수 있다. 또한, 도 5에 도시된 적층 순서는 예시적인 순서일 뿐, 각 구성들의 적층 순서는 변경될 수도 있다.
광학 필름(LF)은 제1 패널 영역(AA1)에 배치된다. 광학 필름(LF)은 적어도 표시 영역(DP-DA, 도 2 참조)을 커버한다. 제2 접착층(AL2)은 광학 필름(LF)과 윈도우 모듈(WM)에 결합되고, 제3 접착층(AL3)은 광학 필름(LF)과 표시 패널(DP)에 결합된다.
패널 보호층(PPL)은 표시 패널(DP) 아래에 배치될 수 있다. 패널 보호층(PPL)은 표시 패널(DP)의 하부를 보호할 수 있다. 패널 보호층(PPL)은 가요성 플라스틱 물질을 포함할 수 있다. 패널 보호층(PPL)은 표시 패널(DP) 제조 공정 중에 표시 패널(DP)의 배면에 스크래치가 발생되는 것을 방지할 수 있다. 패널 보호층(PPL)은 유색의 폴리이미드 필름일 수 있다. 예를 들어, 패널 보호층(PPL)은 불투명한 황색 필름일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 패널 보호층(PPL)은 벤딩 영역(BA)에 미-배치될 수 있다. 패널 보호층(PPL)은 표시 패널(DP)의 제1 패널 영역(AA1)을 보호하는 제1 패널 보호층(PPL-1) 및 제2 패널 영역(AA2)을 보호하는 제2 패널 보호층(PPL-2)을 포함할 수 있다. 벤딩 영역(BA)이 휘어질 때, 제2 패널 보호층(PPL-2)은 표시 패널(DP)의 제2 패널 영역(AA2)과 함께 제1 패널 영역(AA1) 및 제1 패널 보호층(PPL-1) 아래에 배치될 수 있다. 패널 보호층(PPL)이 벤딩 영역(BA)에 배치되지 않으므로, 벤딩 영역(BA)이 보다 용이하게 벤딩될 수 있다.
제4 접착층(AL4)은 패널 보호층(PPL)과 표시 패널(DP)을 결합시킬 수 있다. 제4 접착층(AL4)은 제1 패널 보호층(PPL-1)에 대응하는 제1 부분(AL4-1) 및 제2 패널 보호층(PPL-2)에 대응하는 제2 부분(AL4-2)을 포함할 수 있다. 제1 부분(AL4-1)은 제1 패널 보호층(PPL-1)을 표시 패널(DP)의 제1 패널 영역(AA1)에 결합시키고, 제2 부분(AL4-2)은 제2 패널 보호층(PPL-2)을 표시 패널(DP)의 제2 패널 영역(AA2)에 결합시킬 수 있다.
배리어층(BRL)은 패널 보호층(PPL) 아래에 배치될 수 있다. 제5 접착층(AL5)은 패널 보호층(PPL)과 배리어층(BRL) 사이에 배치되어, 배리어층(BRL)을 패널 보호층(PPL)에 결합시킬 수 있다.
배리어층(BRL)은 외부의 눌림에 따른 압축력에 대한 저항력을 높일 수 있다. 따라서, 배리어층(BRL)은 표시 패널(DP)의 변형을 막아주는 역할을 할 수 있다. 배리어층(BRL)은 폴리이미드 또는 폴리에틸렌테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다.
또한, 배리어층(BRL)은 외부로부터 입사되는 광을 흡수할 수 있다. 배리어층(BRL)은 차광성 물질을 포함하거나, 광투과율이 낮은 유색의 필름일 수 있다. 예를 들어, 배리어층(BRL)은 검정색 플라스틱 필름일 수 있으며, 예를 들어, 검정색 폴리이미드 필름일 수 있다. 윈도우 모듈(WM)의 상측으로부터 표시 모듈(DM)을 바라봤을 때, 배리어층(BRL) 아래에 배치된 구성 요소들은 사용자에게 시인되지 않을 수 있다.
지지층(PLT)은 배리어층(BRL) 아래에 배치된다. 지지층(PLT)은 지지층의 상측에 배치된 구성들을 지지하고, 표시 장치(DD)의 펼쳐진 상태와 폴딩된 상태를 유지한다. 지지층(PLT)은 적어도 제1 비폴딩 영역(NFA10)에 대응하고 절연성을 갖는 제1 지지부분(PLT-1) 및 제2 비폴딩 영역(NFA20)에 대응하고 절연성을 갖는 제2 지지부분(PLT-2)을 포함한다. 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2)은 제2 방향(DR2)으로 서로 이격된다.
지지층(PLT)은 폴딩 영역(FA0)에 대응하고 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2) 사이에 배치되며, 복수 개의 개구부(OP)가 정의된 폴딩부분(PLT-F)을 더 포함할 수 있다.
제1 지지부분(PLT-1)과 제2 지지부분(PLT-2)은 비금속 물질, 플라스틱, 유리섬유 강화 플라스틱 또는 유리를 포함 할 수 있다. 플라스틱은 폴리이미드, 폴리에틸렌, 또는 폴리에틸렌 테레프탈레이트을 포함할 수 있으며 특별히 제한되지 않는다. 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2)은 서로 동일한 물질을 포함할 수 있다.
폴딩부분(PLT-F)은 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2)과 동일한 물질을 포함할 수도 있고, 상이한 물질을 포함할 수도 있다. 예를 들어, 폴딩부분(PLT-F)은 60GPa 이상의 탄성계수를 갖는 물질을 포함할 수 있고, 스테인리스스틸과 같은 금속 물질을 포함할 수 있다. 예를 들어, 폴딩부분(PLT-F)은 SUS 304를 포함할 수 있으나, 이에 한정되지 않고 폴딩부분(PLT-F)은 다양한 금속 물질들을 포함할 수 있다.
배리어층(BRL)의 면적은 지지층(PLT)의 면적보다 작을 수 있다. 상기 면적들은 평면 상에서의 면적일 수 있다. 평면 상에서, 배리어층(BRL)은 지지층(PLT)의 일부분과 중첩할 수 있다. 지지층(PLT)의 다른 일부분은 배리어층(BRL)과 비중첩할 수 있다.
제6 접착층(AL6)은 배리어층(BRL)과 지지층(PLT) 사이에 배치될 수 있다. 제6 접착층(AL6)은 배리어층(BRL)과 지지층(PLT)을 서로 결합시킬 수 있다. 제6 접착층(AL6)은 서로 이격된 제1 부분(AL6-1)과 제2 부분(AL6-2)을 포함할 수 있다.
제1 부분(AL6-1)과 제2 부분(AL6-2)은 복수 개의 개구부들(OP)을 사이에 두고 이격될 수 있다. 평면 상에서, 제6 접착층(AL6)은 복수 개의 개구부들(OP)과 비중첩할 수 있다. 또한, 평면 상에서, 제6 접착층(AL6)은 복수 개의 개구부들(OP)과 이격될 수 있다.
제1 부분(AL6-1)은 제1 비폴딩 영역(NFA10)과 중첩하고, 제2 부분(AL6-2)은 제2 비폴딩 영역(NFA20)과 중첩하고, 제1 부분(AL6-1) 및 제2 부분(AL6-2) 각각은 폴딩 영역(FA0)과 비중첩할 수 있다. 폴딩 영역(FA0)에 대응하는 영역에 제6 접착층(AL6)이 미-배치됨으로써 지지층(PLT)의 가요성을 향상시킬 수 있다.
전자 장치(ED, 도 1a 참조)가 폴딩 시, 배리어층(BRL)과 지지층(PLT) 사이에 빈 공간이 정의되기 때문에, 지지층(PLT)에 정의된 복수 개의 개구부들(OP)의 형상이 전자 장치(ED, 도 1a 참조)의 외부에서 시인되지 않을 수 있다.
또한, 배리어층(BRL)이 차광성 물질을 포함하거나, 광투과율이 낮은 유색 필름으로 적용됨에 따라, 지지층(PLT)의 색감 차이가 외부에서 시인되지 않을 수 있다. 예를 들어, 지지층(PLT)에서 복수 개의 개구부들(OP)이 정의된 제1 지지영역과 복수 개의 개구부들(OP)이 정의되지 않은 제2 지지영역의 색감 차이가 외부에서 시인되지 않을 수 있다. 상기 제1 지지영역은 폴딩 영역(FA0)과 중첩하는 영역일 수 있고, 상기 제2 지지영역은 제1 비폴딩 영역(NFA10) 및 제2 비폴딩 영역(NFA20)과 중첩하는 영역일 수 있다.
제6 접착층(AL6)의 두께는 제5 접착층(AL5)의 두께보다 작을 수 있다. 예를 들어, 제5 접착층(AL5)의 두께는 25 ㎛일 수 있고, 제6 접착층(AL6)의 두께는 16 ㎛일 수 있다.
제6 접착층(AL6)의 두께가 얇을수록 제6 접착층(AL6)에 의한 단차는 감소될 수 있다. 상기 단차가 작을수록 전자 장치(ED, 도 1a 참조)의 폴딩 및 언폴딩에 의한 적층 구조들의 형상 변형이 감소되는 장점이 있으나, 복수 개의 개구부들(OP)이 시인되거나, 반복되는 폴딩 동작에 의해 제6 접착층(AL6)이 떨어질 수 있다. 제6 접착층(AL6)의 두께가 두꺼울수록 복수 개의 개구부들(OP)이 시인되지 않을 수 있고, 반복되는 폴딩 동작에 의해 제6 접착층(AL6)의 접착력에 대한 신뢰성이 올라가는 장점이 있으나, 상기 단차가 커질 수 있다. 따라서, 제6 접착층(AL6)의 두께는 폴딩 신뢰성, 접착 신뢰성, 및 복수 개의 개구부들(OP)의 시인 가능성을 고려하여 적절한 범위 내에서 선택될 수 있다.
제7 접착층(AL7)은 지지층(PLT) 아래에 배치되고, 커버층(SCV)은 제7 접착층(AL7) 아래에 배치될 수 있다. 제7 접착층(AL7)에 의해 지지층(PLT)과 커버층(SCV)이 결합될 수 있다. 커버층(SCV)은 시트 형태로 제조되어 지지층(PLT)에 부착될 수 있다.
제7 접착층(AL7)과 커버층(SCV)은 지지층(PLT)에 정의된 복수 개의 개구부들(OP)을 커버할 수 있다. 따라서, 커버층(SCV)은 복수 개의 개구부들(OP)로 이물이 유입되는 것을 방지할 수 있다. 커버층(SCV)은 지지층(PLT)보다 낮은 탄성계수를 가질 수 있다. 예를 들어, 커버층(SCV)은 열가소성 폴리 우레탄, 고무, 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제8 접착층(AL8)은 커버층(SCV) 아래에 배치될 수 있다. 제8 접착층(AL8)은 제1 부분(AL8-1)과 제2 부분(AL8-2)을 포함할 수 있다. 제1 부분(AL8-1)과 제2 부분(AL8-2)은 서로 이격될 수 있다. 평면 상에서, 제1 부분(AL8-1)과 제2 부분(AL8-2)은 복수 개의 개구부들(OP)을 사이에 두고 이격될 수 있다. 제1 부분(AL8-1)과 제2 부분(AL8-2)은 폴딩 영역(FA0)에서 비중첩할 수 있다.
디지타이저(DTM)는 제8 접착층(AL8) 아래에 배치될 수 있다. 디지타이저(DTM)는 전자 펜과의 미리 설정된 공진 주파수의 자기장을 발생하는 다수의 루프 코일(loop coil)을 포함할 수 있다. 디지타이저(DTM)는 EMR 감지 패널으로 지칭될 수도 있다.
디지타이저(DTM)는 제8 접착층(AL8)의 제1 부분(AL8-1)에 부착된 제1 디지타이저(DTM-1) 및 제8 접착층(AL8)의 제2 부분(AL8-2)에 부착된 제2 디지타이저(DTM-2)를 포함할 수 있다. 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)는 소정의 갭(GP)을 두고 이격되어 배치된다. 갭(GP)은 0.3mm 내지 3mm 일 수 있고, 폴딩 영역(FA0)에 대응하도록 배치될 수 있다.
제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2)에서 형성된 자기장은 펜(PEN, 도 7 참조)의 인덕터(코일)와 커패시터로 구성된 LC 공진 회로(LC resonance circuit)에 인가된다. 코일은 수신된 자기장에 의하여 전류를 발생하고, 발생된 전류를 커패시터로 전달한다. 이에 따라 커패시터는 코일로부터 입력되는 전류를 충전하고, 충전된 전류를 코일로 방전시킨다. 결국, 코일에는 공진주파수의 자기장이 방출된다. 펜(PEN, 도 7 참조)에 의하여 방출된 자기장은 디지타이저의 루프 코일에 의하여 다시 흡수될 수 있으며, 이에 따라 펜(PEN, 도 7 참조)이 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2)의 어느 위치에 근접하여 있는지를 판단할 수 있다.
전자기 차폐층(EMS)은 디지타이저(DTM) 아래에 배치될 수 있다. 전자 모듈(EM, 도 2 참조)로부터 발생된 전자기파가 노이즈로써 디지타이저(DTM)에 영향을 미치는 것을 차단하기 위해 전자기 차폐층(EMS)이 추가될 수 있다. 전자기 차폐층(EMS)은 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)에 각각 대응하는 제1 전자기 차폐층(EMS-1)과 제2 전자기 차폐층(EMS-2)를 포함할 수 있다. 본 실시예에서 전자기 차폐층(EMS)은 자성 금속 파우더층(MMP, magnetic metal powder)을 포함할 수 있다. 자성 금속 파우더층은 코팅 및 경화공정을 통해서 디지타이저(DTM)의 하면에 직접 형성될 수 있다. 본 발명의 일 실시예에서 전자기 차폐층(EMS)은 생략될 수 있다.
제9 접착층(AL9)에 의해 전자기 차폐층(EMS)과 금속 플레이트(MP)가 결합될 수 있다. 제9 접착층(AL9)은 서로 이격된 제1 부분(AL9-1)과 제2 부분(AL9-2)을 포함할 수 있다. 금속 플레이트(MP)는 제1 부분(AL9-1)과 제2 부분(AL9-2)에 각각 부착된 제1 금속 플레이트(MP-1)와 제2 금속 플레이트(MP-2)를 포함할 수 있다. 금속 플레이트(MP)는 방열성을 향상시키고, 도 6에 도시된 것과 같이 제2 패널 보호층(PPL-2)을 벤딩 후 고정시킬 때, 부착 공정에서 발생하는 외부압력으로부터 금속 플레이트(MP) 상측의 구성을 보호할 수 있다. 도 6에서 금속 플레이트(MP)와 제2 패널 보호층(PPL-2) 사이의 접착층은 미-도시되었다.
도 7은 본 발명의 일 실시예에 따른 전자 장치의 동작을 설명하기 위한 도면이다. 도 8은 본 발명의 일 실시예에 따른 펜의 단면도이다.
도 7을 참조하면, 전자 장치(ED, 도 1a 참조)의 일부 구성을 도시하였다. 전자 장치(ED, 도 1a 참조)는 센서층(ISL), 제1 디지타이저(DTM-1), 제2 디지타이저(DTM-2), 센서 구동부(IS-C), 디지타이저 구동부(DTM-C), 및 메인 구동부(EP-C)를 포함할 수 있다.
센서층(ISL)은 상호 정전 용량의 변화량을 감지하여 외부 입력을 감지하는 정전식 터치 방식의 터치 센서일 수 있다. 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2)는 코일들에 유도된 신호를 통해 외부 입력을 감지하는 EMR 방식의 터치 센서일 수 있다.
센서 구동부(IS-C)는 센서층(ISL)과 전기적으로 연결될 수 있다. 디지타이저 구동부(DTM-C)는 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2) 각각과 전기적으로 연결될 수 있다. 메인 구동부(EP-C)는 센서 구동부(IS-C)로부터 제공된 데이터 및 디지타이저 구동부(DTM-C)로부터 제공된 데이터를 근거로 펜(PEN)의 좌표를 연산할 수 있다.
제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)는 폴딩 영역(FA0, 도 5 참조)과 중첩하는 영역에서 서로 이격될 수 있다. 이 경우, 전자 장치(ED, 도 1a 참조)가 폴딩되어 형상이 변형될 때, 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2) 각각의 형상은 변형되지 않을 수 있다. 즉, 폴딩 스트레스로 인한 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-1)의 손상이 방지 또는 제거될 수 있어, 전자 장치(ED, 도 1a 참조)의 신뢰성이 향상될 수 있다. 또한, 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2) 각각이 유연성을 확보하지 않아도 되므로, 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2)의 설계 자유도가 향상될 수 있다.
펜(PEN)에 의한 외부 입력이 제공될 때, 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2)는 펜 좌표 연산에 근거가 되는 신호를 생성할 수 있다. 이 경우, 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2)가 배치되지 않은 영역은 펜(PEN)에 의한 입력이 감지되지 않을 수 있다. 본 발명의 실시예에 따르면, 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2)가 배치되지 않은 영역은 센서층(ISL)을 이용하여 펜(PEN)에 의한 입력이 감지될 수 있다. 예를 들어, 센서층(ISL)에는 보상 영역(CPA)이 정의될 수 있다. 보상 영역(CPA)은 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2) 사이의 갭(GP, 도 5 참조)과 중첩하는 영역일 수 있다. 보상 영역(CPA)의 폭은 갭(GP, 도 5 참조)에 대응할 수도 있으나, 갭(GP, 도 5 참조)보다 큰 폭을 가질 수도 있다.
메인 구동부(EP-C)는 센서층(ISL)으로부터 획득된 제1 신호(SG1), 제1 디지타이저(DTM-1)로부터 획득된 제2 신호(SG2), 및 제2 디지타이저(DTM-2)로부터 획득된 제3 신호(SG3)를 근거로 펜의 좌표를 연산할 수 있다. 예를 들어, 메인 구동부(EP-C)는 제1 신호(SG1), 제2 신호(SG2), 및 제3 신호(SG3)를 근거로 펜(PEN)의 입력에 대응하는 펜 이미지를 전자 장치(ED, 도 1a 참조)에 표시할 수 있다. 또는, 메인 구동부(EP-C)는 제1 신호(SG1)를 근거로 제2 신호(SG2) 및 제3 신호(SG3)를 보상하여 이에 대응하는 펜 이미지를 전자 장치(ED, 도 1a 참조)에 표시할 수 있다.
본 발명의 실시예에 따르면, 폴딩 영역(FA0, 도 5 참조)과 중첩하는 영역에서 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)가 서로 이격됨에 따라 전자 장치(ED, 도 1a 참조)의 폴딩 신뢰성이 향상될 수 있다. 또한, 센서층(ISL)을 이용하여 제1 및 제2 디지타이저(DTM-1, DTM-2)에 의해 펜(PEN)에 의한 입력을 감지하는 못하는 영역에 대한 펜(PEN)의 입력을 감지할 수 있다. 따라서, 표시 영역(DA, 도 1a 참조) 전체가 펜(PEN) 입력 가능 영역으로 활용될 수 있으므로, 펜 활용도가 향상된 전자 장치(ED, 도 1a 참조)가 제공될 수 있다.
메인 구동부(EP-C)는 센서 구동부(IS-C) 및 디지타이저 구동부(DTM-C) 각각과 SPI(Serial Peripheral interface) 통신을 통해 서로 데이터를 주고받을 수 있다. 센서 구동부(IS-C)와 메인 구동부(EP-C)는 다중화기(MUX, 또는 멀티플렉서)를 경유하여 서로 연결될 수 있고, 디지타이저 구동부(DTM-C)와 메인 구동부(EP-C)는 다중화기(MUX)를 경유하여 서로 연결될 수 있다.
메인 구동부(EP-C)는 전자 장치(ED, 도 1a 참조)의 전반적인 동작을 제어할 수 있다. 예를 들어, 메인 구동부(EP-C)는 센서 구동부(IS-C), 및 디지타이저 구동부(DTM-C)의 동작을 제어할 수 있다. 뿐만 아니라, 메인 구동부(EP-C)는 표시층(DPL, 도 4 참조)을 제어하는 구동칩(DIC, 도 4 참조) 의 동작도 제어할 수 있다. 메인 구동부(EP-C)는 적어도 하나의 마이크로 프로세서를 포함할 수 있으며, 메인 구동부(EP-C)는 중앙처리장치로 지칭될 수 있다.
도 7 및 도 8을 참조하면, 펜(PEN)은 하우징(P-CS) 및 펜 촉(PT)을 포함할 수 있다. 펜 촉(PT)은 제1 부분(PT1) 및 제2 부분(PT2)을 포함할 수 있다. 제1 부분(PT1)은 절연 물질을 포함할 수 있고, 제2 부분(PT2)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 부분(PT1)은 고무를 포함할 수 있고, 제2 부분(PT2)은 금속을 포함할 수 있다. 하우징(P-CS)은 금속으로 구성될 수 있고, 펜 촉(PT)의 제2 부분(PT2)은 하우징(P-CS)과 접촉될 수 있다. 예를 들어, 사용자가 펜(PEN)을 잡고 전자 장치(ED, 도 1a 참조)에 입력을 제공할 때, 제2 부분(PT2), 하우징(P-CS), 및 사용자에 의해 센서층(ISL)에 정의된 상호 정전 용량에 변화가 발생될 수 있다. 즉, 제1 및 제2 디지타이저들(DTM-1 및 DTM-2) 뿐만 아니라, 센서층(ISL)도 펜(PEN) 사용에 의한 입력을 감지할 수 있다.
본 발명의 일 실시예에 따르면, 제1 부분(PT1)의 높이(HIT, 또는 두께)와 제2 부분(PT2)의 최소 직경(DIM)은 센서층(ISL)이 제2 부분(PT2)에 의한 입력을 감지할 수 있을 정도로 설계될 수 있다. 예를 들어, 제1 부분(PT1)의 높이(HIT)는 1mm일 수 있으나, 특별히 이에 제한되는 것은 아니다. 제2 부분(PT2)의 최소 직경(DIM)은 제1 부분(PT1)과 접하는 부분의 제2 부분(PT2)의 직경으로 정의될 수 있다. 평면 상에서 보았을 때, 제1 부분(PT1)과 접하는 제2 부분(PT2)의 면은 원일 수 있다. 센서층(ISL)에 의해 획득된 펜(PEN)의 좌표는 기준 직경 이하의 오브젝트, 예를 들어, 제2 부분(PT2)에 의한 입력에 의해 검출된 좌표일 수 있다. 즉, 제1 신호(SG1)는 기준 직경 이하의 오브젝트에 의한 입력에 의해 검출된 신호일 수 있다.
제2 부분(PT2)의 최소 직경(DIM)은 3mm일 수 있으나, 특별히 이에 제한되는 것은 아니다. 예를 들어, 제2 부분(PT2)의 최소 직경(DIM)은 센서층(ISL)에서 감지가 가능한 최소 직경 이상, 기준 직경 이하로 설계될 수 있다. 기준 직경은 사용자의 신체에 의한 입력과 펜(PEN)에 의한 입력을 구분하는 기준이 되는 직경일 수 있다. 예를 들어, 기준 직경은 5mm 내지 10mm일 수 있다. 예를 들어, 기준 직경이 5mm라고 가정하면, 센서 구동부(IS-C)는 오브젝트의 직경이 5mm 이하이면 펜 좌표로 인식하고, 5mm를 초과하면 사용자의 신체에 의한 입력으로 인식할 수 있다.
도 9a는 본 발명의 일 실시예에 따른 디지타이저의 평면도이다. 도 9b는 본 발명의 일 실시예에 따른 디지타이저의 감지 영역의 평면도이다.
도 9a 및 도 9b를 참조하면, 디지타이저(DTM)는 서로 이격된 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)를 포함할 수 있다. 예를 들어, 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)는 폴딩축(FX)을 사이에 두고 이격될 수 있다.
제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)에 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)이 각각 전기적으로 연결될 수 있다. 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)은 동일한 회로기판에 연결될 수 있다. 도 5에서 설명된 연성회로필름(FCB)이 연결되는 메인 회로기판에 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)이 각각 연결될 수 있다. 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)은 하나의 회로필름으로 대체될 수도 있다.
제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)는 제1 감지 영역(DSA1)과 제2 감지 영역(DSA2)을 각각 포함하고, 제1 비-감지 영역(NSA1)과 제2 비-감지 영역(NSA2)을 각각 포함한다. 제1 비-감지 영역(NSA1)과 제2 비-감지 영역(NSA2)은 제1 감지 영역(DSA1)과 제2 감지 영역(DSA2)에 각각 인접하게 배치된다. 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)의 구성은 실질적으로 동일한 바, 이하 제1 디지타이저(DTM-1)를 중심으로 설명한다.
도 9a 및 도 9b를 참조하면, 제1 디지타이저(DTM-1)는 복수 개의 제1 루프 코일들(510, 이하 제1 코일들) 및 복수의 제2 루프 코일들(520, 이하 제2 코일들)을 포함할 수 있다. 제1 코일들(510)은 구동 코일들로 지칭될 수 있고, 제2 코일들(520)은 감지 코일들로 지칭될 수 있으나 이에 제한되지 않고, 그 반대일 수도 있다. 제1 코일들(510) 및 제2 코일들(520)은 제1 감지 영역(DSA1)에 배치될 수 있다.
제1 코일들(510) 각각은 제1 방향(DR1)을 따라 배열되며 각각은 제2 방향(DR2)을 따라 연장된다. 제2 코일들(520) 각각은 제1 방향(DR1)을 따라 연장되며, 제2 코일들(520)은 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다. 도 9b에 도시된 것과 달리, 제1 코일들(510)은 인접한 코일들이 서로 중첩하도록 배열될 수 있다. 제1 코일들(510)의 교차영역에는 브릿지 패턴이 배치될 수 있다. 제2 코일들(520)은 인접한 코일들이 서로 중첩하도록 배열될 수 있다. 제2 코일들(520)의 교차영역에는 브릿지 패턴이 배치될 수 있다.
제1 코일들(510)의 제1 단자들(510t)로 교류 신호가 순차적으로 제공될 수 있다. 제1 코일들(510)의 제1 단자들(510t)과 다른 하나의 단자들은 접지될 수 있다. 제1 코일들(510)의 제1 단자들(510t)에는 신호라인들이 각각 연결될 수 있으나, 도 9b에는 미-도시되었다. 이러한 신호라인들은 도 9a에 도시된 비-감지 영역(NSA1)에 배치될 수 있다.
제1 코일들(510)에 전류가 흐르면, 제1 코일들(510)과 제2 코일들(520) 사이에 자기력선이 유도될 수 있다. 제2 코일들(520)은 펜(PEN, 도 7 참조)에서 방출된 유도 전자기력을 감지하여 감지신호로써 제2 코일들(520)의 제2 단자들(520t)로 출력할 수 있다. 제2 코일들(520)의 제2 단자들(520t)과 다른 하나의 단자들은 접지될 수 있다. 제2 코일들(520)의 제2 단자들(520t)에는 신호라인들이 각각 연결될 수 있으나, 도 9b에는 미-도시되었다. 이러한 신호라인들은 도 9a에 도시된 제1 비-감지 영역(NSA1)에 배치될 수 있다.
도 7에 도시된 보상 영역(CPA)의 폭은 갭(GP)에 대응할 수도 있으나, 갭(GP)보다 큰 폭을 가질 수도 있다. 예를 들어, 보상 영역(CPA)은 제1 감지 영역(DSA1)과 제2 감지 영역(DSA2) 사이의 영역(NSP)을 모두 커버하도록 정의될 수 있다. 이에 따라, 제1 및 제2 디지타이저(DTM-1, DTM-2)에 의해 펜(PEN, 도 7 참조)에 의한 입력을 감지하는 못하는 영역에 대한 펜(PEN)의 입력이 보상 영역(CPA, 도 7 참조)에 의해 감지될 수 있다.
도 10은 본 발명의 일 실시예에 따른 디지타이저의 평면도이다.
도 10을 참조하면, 디지타이저(DTM10)는 제1 감지 영역(DSA1)과 제2 감지 영역(DSA2) 및 비-감지 영역(NSA)을 포함할 수 있다. 비-감지 영역(NSA) 내에서 제1 감지 영역(DSA1)과 제2 감지 영역(DSA2) 사이에 개구부(OP-D)가 정의될 수 있다. 도 1b에 도시된 것과 같이, 전자 장치(ED)의 폴딩 영역(FA)에 대응하는 영역에 개구부(OP-D)가 배치됨으로써 전자 장치(ED)가 폴딩될 때, 디지타이저(DTM10)에 발생하는 스트레스가 감소될 수 있다.
비-감지 영역(NSA) 내에서 개구부(OP-D)가 미-형성되고, 제1 감지 영역(DSA1)과 제2 감지 영역(DSA2) 사이에 배치된 영역은 통로영역(NSA-P)으로 정의될 수 있다. 제2 감지 영역(DSA2)에 배치된 루프 코일들에 연결된 신호라인들이 통로영역(NSA-P)을 통과할 수 있다. 이 신호라인들의 말단들은 연성회로필름(FCB-1)의 본딩영역에 정렬될 수 있다. 제1 감지 영역(DSA1)에 배치된 루프 코일들에 연결된 신호라인들의 말단들 역시 본딩영역에 정렬될 수 있다. 따라서 1개의 연성회로필름(FCB-1)으로 제1 감지 영역(DSA1)과 제2 감지 영역(DSA2)을 활성화 시킬 수 있다.
도 11a는 본 발명의 일 실시예에 따른 센서층의 평면도이다. 도 11b는 도 11a에 도시된 AA' 영역을 확대한 평면도이다. 도 12는 도 11a에 도시된 BB' 영역을 확대한 평면도이다.
도 11a, 도 11b, 및 도 12를 참조하면, 센서층(ISL)에는 감지 영역(IS-A) 및 주변 영역(IS-NA)이 정의될 수 있다. 감지 영역(IS-A)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 예를 들어, 감지 영역(IS-A)은 외부 입력을 감지하는 영역일 수 있다. 주변 영역(IS-NA)은 감지 영역(IS-A)에 인접하며, 감지 영역(IS-A)을 에워쌀 수 있다.
센서층(ISL)은 전극들(210), 교차 전극들(220), 및 감지 라인들(230)을 포함할 수 있다. 전극들(210) 및 교차 전극들(220)은 감지 영역(IS-A)에 배치되고, 감지 라인들(230)은 주변 영역(IS-NA)에 배치될 수 있다. 센서층(ISL)은 전극들(210)과 교차 전극들(220) 사이의 상호정전용량의 변화를 통해 외부 입력에 대한 정보를 획득할 수 있다.
전극들(210) 각각은 제1 방향(DR1)을 따라 연장되고, 전극들(210)은 제2 방향(DR2)을 따라 배열될 수 있다. 전극들(210)은 제1 부분들(211) 및 제2 부분(212)을 포함할 수 있다. 제2 부분(212)은 서로 인접한 2 개의 제1 부분들(211)에 인접할 수 있다.
교차 전극들(220)은 제1 방향(DR1)을 따라 배열되고, 교차 전극들(220) 각각은 제2 방향(DR2)을 따라 연장될 수 있다. 교차 전극들(220)은 패턴들(221) 및 연결 패턴들(222, 또는 브릿지 패턴들)을 포함할 수 있다. 연결 패턴들(222)은 서로 인접한 2 개의 패턴들(221)을 전기적으로 연결할 수 있다. 서로 인접한 2 개의 패턴들(221)은 2 개의 연결 패턴들(222)에 의해 서로 연결될 수 있으나, 이에 제한되는 것은 아니다. 제2 부분(212)은 2 개의 연결 패턴들(222)과 절연 교차될 수 있다.
패턴들(221), 제1 부분들(211), 및 제2 부분들(212)은 서로 동일한 층 상에 배치될 수 있고, 연결 패턴들(222)은 패턴들(221), 제1 부분들(211), 및 제2 부분들(212)과 상이한 층 상에 배치될 수 있다. 예를 들어, 패턴들(221), 제1 부분들(211), 및 제2 부분들(212)은 제2 도전층(204, 도 3b 참조)에 포함될 수 있고, 연결 패턴들(222)은 제1 도전층(202, 도 3a 참조)에 포함될 수 있으며, 이 구조는 바텀 브릿지 구조라 지칭될 수 있다. 하지만, 본 발명이 특별히 이에 제한되는 것은 아니다. 예를 들어, 패턴들(221), 제1 부분들(211), 및 제2 부분들(212)은 제1 도전층(202, 도 3b 참조)에 포함될 수 있고, 연결 패턴들(222)은 제2 도전층(204, 도 3b 참조)에 포함될 수 있으며, 이 구조는 탑 브릿지 구조라 지칭될 수 있다.
도 11b에 도시된 전극들(210) 및 교차 전극들(220)의 형상 및 배열 관계는 일 예로 도시된 것일 뿐, 센서층(ISL)을를 구성하는 전극들(210) 및 교차 전극들(220)의 형상 및 배열 관계가 도 11b에 도시된 것에 제한되는 것은 아니다.
감지 라인들(230)은 패드들(PD) 중 대응하는 패드들에 전기적으로 각각 연결될 수 있다. 감지 라인들(230)은 라인들(231) 및 교차 라인들(232)을 포함할 수 있다.
라인들(231)은 전극들(210)에 각각 전기적으로 연결될 수 있다. 라인들(231) 중 일부는 전극들(210) 중 일부의 좌측에 각각 연결되고, 라인들(231) 중 다른 일부는 전극들(210) 중 다른 일부의 우측에 각각 연결될 수 있다. 교차 라인들(232)은 교차 전극들(220)에 각각 전기적으로 연결될 수 있다. 다만, 라인들(231)과 전극들(210)의 연결 관계 및 교차 라인들(232)과 교차 전극들(220)의 연결 관계가 도 11a에 도시된 예에 제한되는 것은 아니다.
센서층(ISL)에는 제1 감지 영역(SA1), 제2 감지 영역(SA2), 및 제3 감지 영역(SA3)이 정의될 수 있다. 제1 내지 제3 감지 영역들(SA1, SA2, SA3)은 감지 영역(IS-A)에 대응될 수 있다. 제1 감지 영역(SA1)은 폴딩 영역(FA0)과 중첩하고, 제2 감지 영역(SA2)은 제1 비폴딩 영역(NFA10)과 중첩하고, 제3 감지 영역(SA3)은 제2 비폴딩 영역(NFA20)과 중첩할 수 있다. 제1 감지 영역(SA1)은 보상 영역(CPA)에 대응될 수 있다.
센서층(ISL)은 제1 감지 영역(SA1)에 배치된 제1 감지 단위(SU1), 제2 감지 영역(SA2)에 배치된 제2 감지 단위(SU2), 제3 감지 영역(SA3)에 배치된 제3 감지 단위(SU3)를 포함할 수 있다. 제1 내지 제3 감지 단위들(SU1, SU2, SU3) 각각은 전극들(210) 중 어느 하나의 전극(210), 교차 전극들(220) 중 어느 하나의 교차 전극(220)이 교차하는 영역으로 정의될 수 있다. 제1 내지 제3 감지 단위들(SU1, SU2, SU3)의 면적은 서로 동일할 수 있다.
제1 감지 영역(SA1)의 적어도 일부분은 제1 디지타이저(DTM-1, 도 9a 참조)의 제1 감지 영역(DSA1, 도 9a 참조) 및 제2 디지타이저(DTM-2, 도 9a 참조)의 제2 감지 영역(DSA2, 도 9a 참조)과 비중첩할 수 있다. 제1 감지 영역(SA1)은 앞서 설명된 보상 영역(CPA)에 대응될 수 있다.
본 발명의 일 실시예에 따르면, 전자 장치(ED, 도 1a 참조)의 표시 영역(DA, 도 1a 참조) 중에서 제1 디지타이저(DTM-1, 도 9a 참조) 및 제2 디지타이저(DTM-2, 도 9a 참조)에 의해 펜(PEN, 도 7 참조)에 의한 입력이 감지되지 못하는 부분은 센서층(ISL)에 의해 펜(PEN, 도 7 참조)에 의한 입력이 감지될 수 있다. 따라서, 표시 영역(DA, 도 1a 참조) 전체가 펜(PEN) 입력 가능 영역으로 활용될 수 있으므로, 펜 활용도가 향상된 전자 장치(ED, 도 1a 참조)가 제공될 수 있다. 또한, 폴딩 영역(FA0)과 중첩하는 영역에서 제1 디지타이저(DTM-1, 도 9a 참조)와 제2 디지타이저(DTM-2, 도 9a 참조)가 서로 이격됨에 따라 전자 장치(ED, 도 1a 참조)의 폴딩 신뢰성이 향상될 수 있다.
도 13은 본 발명의 일 실시예에 따른 센서층의 평면도이다. 도 14는 도 13에 도시된 CC' 영역을 확대한 평면도이다. 도 13 및 도 14를 설명함에 있어서, 도 11a, 도 11b, 및 도 12에서 설명된 구성 요소와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고, 도 11a, 도 11b, 및 도 12와 차이가 있는 부분에 대해 중점적으로 설명된다.
도 13 및 도 14를 참조하면, 센서층(ISL-1)에는 제1 감지 영역(SA1), 제2 감지 영역(SA2), 및 제3 감지 영역(SA3)이 정의될 수 있다. 제1 내지 제3 감지 영역들(SA1, SA2, SA3)은 감지 영역(IS-A)에 대응될 수 있다. 제1 감지 영역(SA1)은 폴딩 영역(FA0)과 중첩하고, 제2 감지 영역(SA2)은 제1 비폴딩 영역(NFA10)과 중첩하고, 제3 감지 영역(SA3)은 제2 비폴딩 영역(NFA20)과 중첩할 수 있다.
센서층(ISL-1)은 전극들(210-1), 교차 전극들(220-1), 및 감지 라인들(230-1)을 포함할 수 있다. 전극들(210-1) 각각은 제1 방향(DR1)을 따라 연장되고, 전극들(210-1)은 제2 방향(DR2)을 따라 배열될 수 있다. 교차 전극들(220-1)은 제1 방향(DR1)을 따라 배열되고, 교차 전극들(220-1) 각각은 제2 방향(DR2)을 따라 연장될 수 있다.
전극들(210-1)은 폴딩 영역(FA0)과 중첩하는 제1 전극(210a) 및 폴딩 영역(FA0)과 이격된 제2 전극(210b)을 포함할 수 있다. 제2 전극(210b)은 제1 비폴딩 영역(NFA10) 또는 제2 비폴딩 영역(NFA20)과 중첩할 수 있다. 제1 전극(210a)의 제2 방향(DR2)과 나란한 제1 폭(WT1)과 제2 전극(210b)의 제2 방향(DR2)과 나란한 제2 폭(WT2)은 서로 상이할 수 있다. 제1 폭(WT1)은 제2 폭(WT2)보다 작을 수 있다. 제1 폭(WT1)은 제1 전극(210a)의 제2 방향(DR2)과 나란한 최대 폭이고, 제2 폭(WT2)은 제2 전극(210b)의 제2 방향(DR2)과 나란한 최대 폭일 수 있다.
센서층(ISL-1)은 제1 감지 영역(SA1)에 배치된 제1 감지 단위(SU1-1), 제2 감지 영역(SA2)에 배치된 제2 감지 단위(SU2), 제3 감지 영역(SA3)에 배치된 제3 감지 단위(SU3)를 포함할 수 있다.
제1 내지 제3 감지 단위들(SU1-1, SU2, SU3) 각각은 전극들(210-1) 중 어느 하나의 전극(210-1), 교차 전극들(220-1) 중 어느 하나의 교차 전극(220-1)이 교차하는 영역으로 정의될 수 있다. 제1 전극(210a)의 제1 폭(WT1)이 제2 전극(210b)의 제2 폭(WT2)보다 작기 때문에, 제1 감지 단위(SU1-1)의 면적은 제2 감지 단위(SU2) 및 제3 감지 단위(SU3) 각각의 면적보다 작을 수 있다.
펜(PEN, 도 7 참조)에 의한 입력을 감지하기 위한, 제1 감지 영역(SA1), 또는 보상 영역(CPA)에 배치된 제1 감지 단위(SU1-1)의 면적(또는 크기)은 제2 감지 단위(SU2) 및 제3 감지 단위(SU3) 각각의 면적(또는 크기)보다 작을 수 있다. 감지 단위의 면적이 작을수록 펜(PEN, 도 7 참조)이 실제 입력된 위치와 감지된 좌표의 일치도가 증가될 수 있다. 또한, 감지된 좌표의 정확도가 향상됨에 따라, 펜(PEN, 도 7 참조) 입력에 대한 선형성이 개선될 수 있다.
표시층(DPL, 도 4 참조)의 폴딩 영역(FA0)은 제1 방향(DR1)을 따라 연장하는 폴딩축(FX, 도 1b 참조)을 기준으로 폴딩될 수 있다. 제1 감지 단위(SU1-1)의 제1 방향(DR1)과 나란한 방향의 폭(WTU11)은 제2 감지 단위(SU2) 및 제3 감지 단위(SU3) 각각의 제1 방향(DR1)과 나란한 방향의 폭(WTU21)과 동일할 수 있다. 제1 감지 단위(SU1-1)의 제2 방향(DR2)과 나란한 방향의 폭(WTU12)은 제2 감지 단위(SU2) 및 제3 감지 단위(SU3) 각각의 제2 방향(DR2)과 나란한 방향의 폭(WTU22)보다 작을 수 있다. 예를 들어, 제2 감지 단위(SU2) 및 제3 감지 단위(SU3) 각각의 폭(WTU22)은 제1 감지 단위(SU1-1)의 폭(WTU12)의 2배일 수 있다. 예를 들어, 제2 감지 단위(SU2) 및 제3 감지 단위(SU3) 각각의 폭들(WTU21, WTU22) 및 제1 감지 단위(SU1-1)의 폭(WTU11)은 4mm일 수 있고, 제1 감지 단위(SU1-1)의 폭(WTU12)은 2mm일 수 있다.
도 15는 본 발명의 일 실시예에 따른 전자 장치의 평면도이다.
도 7, 도 9a, 및 도 15를 참조하면, 펜(PEN)의 입력이 제2 비폴딩 영역(NFA2), 폴딩 영역(FA), 및 제1 비폴딩 영역(NFA1)을 가로지르며 제공될 수 있다. 제2 비폴딩 영역(NFA2)에 제공된 펜(PEN)의 입력은 제2 디지타이저(DTM-2)의 제2 감지 영역(DSA2)에 의해 감지되고, 제1 비폴딩 영역(NFA1)에 제공된 펜(PEN)의 입력은 제1 디지타이저(DTM-1)의 제1 감지 영역(DSA1)에 의해 감지될 수 있다. 폴딩 영역(FA)에 제공된 펜(PEN)의 입력은 센서층(ISL)에 의해 감지될 수 있다. 구체적으로, 제1 감지 영역(DSA1) 및 제2 감지 영역(DSA2)과 비중첩하는 영역은 센서층(ISL)에 의해 펜(PEN)의 입력이 감지될 수 있다.
메인 구동부(EP-C)는 센서층(ISL)으로부터 획득된 제1 신호(SG1), 제1 디지타이저(DTM-1)로부터 획득된 제2 신호(SG2), 및 제2 디지타이저(DTM-2)로부터 획득된 제3 신호(SG3) 각각을 근거로 펜(PEN)의 좌표를 연산할 수 있다. 메인 구동부(EP-C)는 펜(PEN)의 입력에 대응하는 펜 이미지(IM-P1)를 전자 장치(ED)에 출력할 수 있다.
본 발명의 실시예에 따르면, 폴딩 영역(FA)과 중첩하는 영역에서 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)가 서로 이격됨에 따라 전자 장치(ED)의 폴딩 신뢰성이 향상될 수 있다. 또한, 센서층(ISL)을 이용하여 제1 및 제2 디지타이저(DTM-1, DTM-2)에 의해 펜(PEN)에 의한 입력을 감지하는 못하는 영역에 대한 펜(PEN)의 입력이 감지될 수 있다. 따라서, 표시 영역(DA) 전체가 펜(PEN) 입력 가능 영역으로 활용될 수 있으므로, 펜 활용도가 향상된 전자 장치(ED)가 제공될 수 있다.
도 16은 본 발명의 일 실시예에 따른 전자 장치의 평면도이다.
도 7, 도 9a, 및 도 15를 참조하면, 펜(PEN)의 입력은 제1 디지타이저(DTM-1)의 제1 감지 영역(DSA1) 및 제2 디지타이저(DTM-2)의 제2 감지 영역(DSA2)과 비중첩하는 영역에 제공될 수 있다. 예를 들어, 펜(PEN)의 입력은 폴딩 영역(FA)에 제공될 수 있다.
이 경우, 펜(PEN)의 입력은 센서층(ISL)에 의해 감지될 수 있다. 따라서, 메인 구동부(EP-C)는 센서층(ISL)으로부터 획득된 제1 신호(SG1)를 근거로 펜(PEN)의 입력에 대응하는 펜 이미지(IM-P2)를 전자 장치(ED)에 출력할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ED: 전자 장치 DPL: 표시층
ISL: 센서층 DTM-1: 제1 디지타이저
DTM-2: 제2 디지타이저 IS-C: 센서 구동부
DTM-C: 디지타이저 구동부 EP-C: 메인 구동부

Claims (20)

  1. 제1 비폴딩 영역, 제2 비폴딩 영역, 및 상기 제1 비폴딩 영역과 상기 제2 비폴딩 영역 사이에 폴딩 영역이 정의되고, 영상을 표시하는 표시층;
    상기 표시층 위에 배치되어 외부 입력을 감지하는 센서층;
    상기 표시층 아래에 배치되며, 상기 제1 비폴딩 영역과 중첩하는 제1 디지타이저;
    상기 표시층 아래에 배치되며, 상기 제2 비폴딩 영역과 중첩하는 제2 디지타이저; 및
    상기 센서층으로부터 획득된 제1 신호, 상기 제1 디지타이저로부터 획득된 제2 신호, 및 상기 제2 디지타이저로부터 획득된 제3 신호를 근거로 펜의 좌표를 연산하는 메인 구동부를 포함하는 전자 장치.
  2. 제1 항에 있어서,
    상기 센서층에는 상기 폴딩 영역과 중첩하는 제1 감지 영역, 상기 제1 비폴딩 영역과 중첩하는 제2 감지 영역, 상기 제2 비폴딩 영역과 중첩하는 제3 감지 영역이 정의되고, 상기 제1 신호는 상기 제1 감지 영역으로부터 획득된 신호인 전자 장치.
  3. 제2 항에 있어서,
    상기 센서층은 상기 제1 감지 영역에 배치된 제1 감지 단위, 상기 제2 감지 영역에 배치된 제2 감지 단위, 및 상기 제3 감지 영역에 배치된 제3 감지 단위를 포함하고, 상기 제1 내지 제3 감지 단위들의 면적들은 서로 동일한 전자 장치.
  4. 제2 항에 있어서,
    상기 센서층은 상기 제1 감지 영역에 배치된 제1 감지 단위, 상기 제2 감지 영역에 배치된 제2 감지 단위, 및 상기 제3 감지 영역에 배치된 제3 감지 단위를 포함하고, 상기 제1 감지 단위의 면적은 상기 제2 감지 단위의 면적 및 상기 제3 감지 단위의 면적 각각보다 작은 전자 장치.
  5. 제4 항에 있어서,
    상기 표시층의 상기 폴딩 영역은 제1 방향을 따라 연장하는 폴딩축을 기준으로 폴딩되고,
    상기 제1 감지 단위의 상기 제1 방향과 나란한 방향의 폭은 상기 제2 감지 단위 및 상기 제3 감지 단위 각각의 상기 제1 방향과 나란한 방향의 폭과 동일하고,
    상기 제1 감지 단위의 상기 제1 방향과 교차하는 상기 제2 방향과 나란한 방향의 폭은 상기 제2 감지 단위 및 상기 제3 감지 단위 각각의 상기 제2 방향과 나란한 방향의 폭보다 작은 전자 장치.
  6. 제1 항에 있어서,
    상기 센서층과 전기적으로 연결된 센서 구동부; 및
    상기 제1 디지타이저 및 상기 제2 디지타이저와 전기적으로 연결된 디지타이저 구동부를 더 포함하고, 상기 메인 구동부는 상기 센서 구동부로부터 제공된 데이터 및 상기 디지타이저 구동부로부터 제공된 데이터를 근거로 상기 펜의 상기 좌표를 연산하는 전자 장치.
  7. 제1 항에 있어서,
    상기 제1 신호는 기준 직경 이하의 오브젝트에 의한 입력에 의해 검출된 신호인 전자 장치.
  8. 제1 항에 있어서,
    상기 제1 디지타이저와 상기 제2 디지타이저는 서로 이격되고, 상기 제1 디지타이저와 상기 제2 디지타이저 사이의 갭은 상기 표시층의 상기 폴딩 영역과 중첩하는 전자 장치.
  9. 제1 항에 있어서,
    상기 제1 디지타이저에는 펜의 입력을 감지하는 제1 감지 영역이 정의되고, 상기 제2 디지타이저에는 상기 펜의 입력을 감지하는 제2 감지 영역이 정의되고, 상기 센서층에는 상기 펜의 입력을 감지하는 보상 영역의 정의되고, 상기 보상 영역의 적어도 일부는 상기 제1 감지 영역 및 상기 제2 감지 영역 각각과 비중첩하는 전자 장치.
  10. 제9 항에 있어서,
    상기 센서층은 상기 보상 영역에 배치된 제1 감지 단위, 상기 보상 영역의 주변 영역에 배치된 제2 감지 단위를 포함하고, 상기 제1 감지 단위의 면적은 상기 제2 감지 단위의 면적보다 작은 전자 장치.
  11. 제1 항에 있어서,
    상기 센서층은 전극 및 상기 전극과 교차하는 교차 전극을 포함하고, 상기 센서층은 상기 전극 및 상기 교차 전극 사이의 정전 용량의 변화를 통해 외부 입력에 대한 정보를 획득하고,
    상기 제1 디지타이저 및 상기 제2 디지타이저 각각은 복수의 코일들을 포함하고, 상기 복수의 코일들에 유도된 신호를 통해 외부 입력에 대한 정보를 획득하는 전자 장치.
  12. 제1 비폴딩 영역, 제2 비폴딩 영역, 및 상기 제1 비폴딩 영역과 상기 제2 비폴딩 영역 사이에 폴딩 영역이 정의되고, 영상을 표시하는 표시층;
    상기 표시층 위에 배치되어 외부 입력을 감지하며, 제1 방향을 따라 연장하는 복수의 전극들, 및 상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 복수의 교차 전극들을 포함하는 센서층;
    상기 표시층 아래에 배치되며, 상기 제1 비폴딩 영역과 중첩하는 제1 디지타이저; 및
    상기 표시층 아래에 배치되며, 상기 제2 비폴딩 영역과 중첩하는 제2 디지타이저를 포함하고,
    상기 폴딩 영역은 상기 제1 방향을 따라 연장하는 폴딩축을 기준으로 폴딩되고, 상기 복수의 전극들 중 상기 폴딩 영역과 중첩하는 제1 전극의 상기 제2 방향과 나란한 제1 폭은 상기 복수의 전극들 중 상기 폴딩 영역과 이격된 제2 전극의 상기 제2 방향과 나란한 제2 폭보다 작은 전자 장치.
  13. 제12 항에 있어서,
    상기 센서층으로부터 획득된 제1 신호, 상기 제1 디지타이저로부터 획득된 제2 신호, 및 상기 제2 디지타이저로부터 획득된 제3 신호를 근거로 펜의 좌표를 연산하는 메인 구동부를 더 포함하고, 상기 제1 신호는 기준 직경 이하의 오브젝트에 의한 입력에 의해 검출된 신호인 전자 장치.
  14. 제12 항에 있어서,
    상기 센서층은 상기 폴딩 영역과 중첩하는 제1 감지 단위, 상기 제1 비폴딩 영역과 중첩하는 제2 감지 단위, 및 상기 제2 비폴딩 영역과 중첩하는 제3 감지 단위를 포함하고, 상기 제1 감지 단위의 면적은 상기 제2 감지 단위 및 상기 제3 감지 단위의 면적들 각각보다 작은 전자 장치.
  15. 제14 항에 있어서,
    상기 제1 감지 단위, 상기 제2 감지 단위, 및 상기 제3 감지 단위 각각은 상기 복수의 전극들 중 어느 하나의 전극과 상기 복수의 교차 전극들 중 어느 하나의 교차 전극이 교차하는 영역으로 정의되는 전자 장치.
  16. 제12 항에 있어서,
    상기 제1 디지타이저에는 펜의 입력을 감지하는 제1 감지 영역이 정의되고, 상기 제2 디지타이저에는 상기 펜의 입력을 감지하는 제2 감지 영역이 정의되고, 상기 제1 전극은 상기 제1 감지 영역 및 상기 제2 감지 영역과 비중첩하고, 상기 제2 전극은 상기 제1 감지 영역 또는 상기 제2 감지 영역과 중첩하는 전자 장치.
  17. 제12 항에 있어서,
    상기 제1 디지타이저와 상기 제2 디지타이저는 서로 이격되고, 상기 제1 디지타이저와 상기 제2 디지타이저 사이의 갭은 상기 표시층의 상기 폴딩 영역과 중첩하는 전자 장치.
  18. 제1 비폴딩 영역, 제2 비폴딩 영역, 및 상기 제1 비폴딩 영역과 상기 제2 비폴딩 영역 사이에 폴딩 영역이 정의된 센서층으로부터 제1 신호를 수신하는 단계;
    상기 센서층 아래에 배치되며, 상기 제1 비폴딩 영역과 중첩하는 제1 디지타이저 및 상기 제2 비폴딩 영역과 중첩하는 제2 디지타이저로부터 제2 신호 및 제3 신호를 수신하는 단계; 및
    상기 제1 신호, 상기 제2 신호, 및 상기 제3 신호를 이용하여 펜 입력에 대한 좌표를 연산하는 단계를 포함하는 전자 장치 구동 방법.
  19. 제18 항에 있어서,
    상기 제1 신호는 기준 직경 이하의 오브젝트에 의한 입력에 의해 검출된 신호인 전자 장치 구동 방법.
  20. 제19 항에 있어서,
    상기 펜 입력에 대한 좌표를 연산하는 단계는,
    상기 제1 디지타이저의 제1 감지 영역으로부터 제공된 제1 신호를 근거로 상기 제1 비폴딩 영역에 입력된 펜의 좌표를 연산하는 단계;
    상기 제2 디지타이저의 제2 감지 영역으로부터 제공된 상기 제2 신호를 근거로 상기 제2 비폴딩 영역에 입력된 펜의 좌표를 연산하는 단계; 및
    상기 제1 감지 영역 및 상기 제2 감지 영역과 비중첩하는 상기 센서층의 보상 영역으로부터 제공된 상기 제1 신호를 근거로 상기 폴딩 영역에 입력된 펜의 좌표를 연산하는 단계를 포함하는 전자 장치 구동 방법.
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