KR20220082153A - 디스플레이 장치 및 그 제조방법 - Google Patents

디스플레이 장치 및 그 제조방법 Download PDF

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강동한
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김유진
김지훈
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Abstract

본 발명의 일 측면에 의하면, 표시영역과 주변영역을 포함하는 기판 및 상기 주변영역에 위치하는 패드부를 구비하고, 상기 패드부는, 제1도전층, 상기 제1도전층 상에 위치하고, 제1개구를 갖는, 제2도전층, 상기 제2도전층 상에 위치하고, 상기 제1개구와 중첩하되 면적이 상기 제1개구의 상기 제2도전층의 상면에서의 면적보다 좁은 제2개구를 갖는, 제3도전층, 상기 제1개구를 채우고, 상기 제2개구와 중첩하는 제3개구를 갖는, 유기보호층 및 상기 제1개구에 의해 노출된 상기 제1도전층의 상면과, 상기 제2개구의 내측면과, 상기 제3개구의 내측면과, 상기 제3도전층의 상면의 일부를 덮는, 추가금속층을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and method of manufacturing the same}
본 발명의 실시예들은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 불량이 개선된 패드부를 구비하는 디스플레이 장치 및 그 제조방법에 관한 것이다.
디스플레이 장치들 중, 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광다이오드들을 형성하고, 유기발광다이오드들이 스스로 빛을 발광하여 작동한다. 이러한 유기발광 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
그러나 이러한 종래의 디스플레이 장치 및 그 제조방법에는, 제조과정에서 패드부가 형성된 이후 후속 공정에 의해 패드부가 포함하는 배선의 일부가 단절되는 등과 같이 손상되어 불량이 발생하는 문제점이 존재하였다.
본 발명의 실시예들은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 불량이 개선된 패드부를 구비하는 디스플레이 장치 및 그 제조방법을 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시영역과 주변영역을 포함하는 기판 및 상기 주변영역에 위치하는 패드부를 구비하고, 상기 패드부는, 제1도전층, 상기 제1도전층 상에 위치하고, 제1개구를 갖는, 제2도전층, 상기 제2도전층 상에 위치하고, 상기 제1개구와 중첩하되 면적이 상기 제1개구의 상기 제2도전층의 상면에서의 면적보다 좁은 제2개구를 갖는, 제3도전층, 상기 제1개구를 채우고, 상기 제2개구와 중첩하는 제3개구를 갖는, 유기보호층 및 상기 제1개구에 의해 노출된 상기 제1도전층의 상면과, 상기 제2개구의 내측면과, 상기 제3개구의 내측면과, 상기 제3도전층의 상면의 일부를 덮는, 추가금속층을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 제2개구의 내측면은 상기 제1개구의 내측면보다 상기 제2개구의 중앙으로 돌출될 수 있다.
본 실시예에 따르면, 상기 유기보호층과 상기 제2도전층 사이에 위치하는 지연막을 더 구비할 수 있다.
본 실시예에 따르면, 상기 지연막은 황(sulfur)과 상기 제2도전층이 포함하는 금속이 결합된 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제2도전층은 구리(copper)를 포함하고, 상기 지연막은 황화구리(copper sulfide)를 포함할 수 있다.
본 실시예에 따르면, 상기 제1도전층, 상기 제2도전층 및 상기 제3도전층은 일 방향으로 연장된 형상을 가질 수 있다.
본 실시예에 따르면, 상기 제1도전층의 외측 가장자리와, 상기 제2도전층의 외측 가장자리와, 상기 제3도전층의 외측 가장자리는 서로 일치할 수 있다.
본 실시예에 따르면, 상기 표시영역에 위치하고, 소스전극과 드레인전극을 갖는, 박막트랜지스터들을 더 구비하고, 상기 소스전극과 상기 드레인전극 각각은 상기 제1도전층이 포함하는 물질과 동일한 물질을 포함하는 제1층과, 상기 제2도전층이 포함하는 물질과 동일한 물질을 포함하는 제2층과, 상기 제3도전층이 포함하는 물질과 동일한 물질을 포함하는 제3층을 가질 수 있다.
본 실시예에 따르면, 상기 제1도전층은 티타늄(titanium)을 포함하고, 상기 제2도전층은 구리(copper)를 포함하고, 상기 제3도전층은 인듐주석산화물(ITO; indium tin oxide)을 포함할 수 있다.
본 실시예에 따르면, 상기 제2개구의 내측면과 상기 제3개구의 내측면은 단차가 없을 수 있다.
본 실시예에 따르면, 상기 표시영역에 위치하는 화소전극 및 상기 화소전극의 중앙부를 노출시키는 화소개구와, 상기 제1개구와 중첩하는 제4개구를 갖는, 상부절연층을 더 구비할 수 있다.
본 실시예에 따르면, 상기 유기보호층은 상기 상부절연층이 포함하는 물질과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 추가금속층은, 상기 제2도전층의 상기 제1개구 일측에 위치하는 부분과 상기 제2도전층의 상기 제1개구 타측에 위치하는 부분을 전기적으로 연결할 수 있다.
본 실시예에 따르면, 상기 추가금속층은 은 또는 텅스텐을 포함할 수 있다.
본 발명의 다른 관점에 따르면, 기판의 표시영역에 위치하는 박막트랜지스터들을 형성하고, 상기 기판의 주변영역에 위치하며 순차로 적층된 제1도전층, 제2도전층 및 제3도전층을 갖는 패드부를 형성하는 단계, 상기 박막트랜지스터들 상부에 화소전극물질층을 형성하는 단계, 상기 화소전극물질층을 패터닝하고, 상기 제2도전층의 일부에 제1개구가 형성되고 상기 제3도전층의 일부에 상기 제1개구와 중첩하는 제2개구가 형성되는 과정을 통해, 화소전극을 형성하는 단계, 상기 제1개구를 채우도록 상기 패드부 상부에 유기물층을 형성하는 단계, 상기 유기물층을 패터닝하여, 상기 화소전극의 중앙부를 노출시키는 화소개구 및 상기 제1개구와 중첩하는 제4개구를 갖는 상부절연층을 형성하고, 상기 제1개구를 채우고 상기 제1개구와 중첩하는 제3개구를 갖는 유기보호층을 형성하는 단계 및 상기 제1개구에 의해 노출된 상기 제1도전층의 상면과, 상기 제2개구의 내측면과, 상기 제3개구의 내측면과, 상기 제3도전층의 상면의 일부를 덮는, 추가금속층을 형성하는 단계를 포함하는, 디스플레이 장치 제조방법이 제공된다.
본 실시예에 따르면, 상기 유기보호층과 상기 제2도전층이 접촉하는 부분에서는, 상기 유기보호층과 상기 제2도전층이 반응하여 상기 유기보호층과 상기 제2도전층 사이에 위치하는 지연막이 형성될 수 있다.
본 실시예에 따르면, 상기 지연막은 황(sulfur)과 상기 제2도전층이 포함하는 금속이 결합된 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제2도전층은 구리(copper)를 포함하고, 상기 지연막은 황화구리(copper sulfide)를 포함할 수 있다.
본 실시예에 따르면, 상기 박막트랜지스터들은 각각 소스전극과 드레인전극을 갖고, 상기 소스전극과 상기 드레인전극 각각은 상기 제1도전층이 포함하는 물질과 동일한 물질을 포함하는 제1층과, 상기 제2도전층이 포함하는 물질과 동일한 물질을 포함하는 제2층과, 상기 제3도전층이 포함하는 물질과 동일한 물질을 포함하는 제3층을 가질 수 있다.
본 실시예에 따르면, 상기 제1도전층은 티타늄(titanium)을 포함하고, 상기 제2도전층은 구리(copper)를 포함하고, 상기 제3도전층은 인듐주석산화물(ITO; indium tin oxide)을 포함할 수 있다.
본 실시예에 따르면, 상기 제2개구의 내측면과 상기 제3개구의 내측면은 단차가 없을 수 있다.
본 실시예에 따르면, 상기 추가금속층은, 상기 제2도전층의 상기 제1개구 일측에 위치하는 부분과 상기 제2도전층의 상기 제1개구 타측에 위치하는 부분을 전기적으로 연결할 수 있다.
본 실시예에 따르면, 상기 추가금속층은 은 또는 텅스텐을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
또한, 이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 불량이 개선된 패드부를 구비하는 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 발광다이오드 및 발광다이오드에 연결된 화소회로의 등가회로도이다.
도 4는 도 1의 패드영역을 확대한 모습의 일부를 개략적으로 도시하는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 6은 도 5의 A 부분을 확대한 모습의 일부를 개략적으로 도시하는 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 패드부의 일부분이 손상된 모습을 개략적으로 도시하는 평면도이다.
도 7b는 도 7a의 패드부의 손상된 부분이 확장된 모습을 개략적으로 도시하는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 패드부의 일부를 개략적으로 도시하는 평면도이다.
도 9는 도 8의 Ⅰ-Ⅰ' 선을 따라 취한 패드부의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 패드부의 일부를 개략적으로 도시하는 단면도이다.
도 11 내지 도 17은 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 과정을 순차적으로 도시한 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치(1)는 빛을 방출하는 표시영역(DA)과 빛을 방출하지 않는 주변영역(PA)을 구비할 수 있다. 디스플레이 장치(1)가 구비하는 기판(100, 도 5 참조)은 표시영역(DA)에 해당하는 영역과 주변영역(PA)에 해당하는 영역을 구비할 수 있다.
표시영역(DA)에는 복수의 화소(PX)들이 배치될 수 있다. 화소(PX)들 각각은 스캔선 및 데이터선에 연결된 화소회로 및 화소회로에 전기적으로 연결된 발광다이오드를 구비할 수 있다. 한편, 도 1에서는 표시영역(DA)이 사각형인 디스플레이 장치(1)를 도시하고 있으나 표시영역(DA)의 형상은 원형, 타원 또는 다각형 등 임의의 형상으로 형성될 수 있다.
주변영역(PA)은 화소들이 배치되지 않는 비표시영역이다. 주변영역(PA)은 표시영역(DA)의 적어도 일부를 둘러쌀 수 있다. 예컨대, 주변영역(PA)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 또한, 주변영역(PA)에는 표시영역(DA) 내로 인가되는 전기적 신호를 제어하기 위한 회로부의 일부가 위치할 수 있다.
주변영역(PA)은 일측에 패드영역(PDA)을 포함할 수 있다. 패드영역(PDA) 상에는 복수의 패드부(400)들이 배치될 수 있다. 복수의 패드부(400)들 각각은 인쇄회로기판의 패드들과 전기적으로 연결됨으로써 인쇄회로기판을 통해 입력되는 신호를 전달 받을 수 있다. 복수의 패드부(400)들은 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판 등과 전기적으로 연결될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기발광 디스플레이 장치(Organic Light Emitting Display)를 예로 하여 설명한다. 하지만 본 발명의 디스플레이 장치는 이에 한정되지 않는다. 즉, 본 발명의 디스플레이 장치(1)는 무기발광 디스플레이 장치(Inorganic Light Emitting Display)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 디스플레이소자의 발광층은 유기물을 포함할 수도 있고 무기물을 포함할 수 있다. 그리고 디스플레이 장치(1)는 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
한편, 일 실시예로서, 디스플레이 장치(1)는 적층된 표시유닛(DU) 및 컬러필터유닛(CU)을 포함할 수 있다. 표시유닛(DU)은 복수의 발광다이오드들을 포함할 수 있으며, 발광다이오드들 각각은 화소회로(PC)에 전기적으로 연결된다. 이러한 발광다이오드들 및 화소회로(PC)들은 표시영역(DA)에 배치될 수 있다.
일 실시예로, 도 2에 도시된 바와 같이, 발광다이오드는 유기 발광층을 포함하는 유기발광다이오드(OLED)일 수 있다. 다른 실시예로, 발광다이오드는 무기물을 포함하는 무기발광다이오드일 수 있다. 무기 발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기발광다이오드는 수~수백 마이크로미터의 폭을 가질 수 있다. 또 다른 실시예로, 발광다이오드는 발광층으로 양자점을 포함할 수 있다. 이하에서는 설명의 편의상, 발광다이오드가 유기발광다이오드(OLED)인 경우를 중심으로 설명한다.
도 2에 도시된 바와 같이, 표시영역(DA)은 유기발광다이오드(OLED)들의 빛을 이용하여 소정의 이미지를 제공할 수 있다. 일 실시예로서, 유기발광다이오드(OLED)들에서 방출된 청색의 빛(Lb)은 컬러필터유닛(CU)을 통과하면서 적색의 빛(Lr)과 녹색의 빛(Lg)으로 변환되거나, 변환되지 않고 그대로 투과할 수 있다. 디스플레이 장치(1)는 컬러필터유닛(CU)에 의해 변환되거나 변환되지 않고 투과한 빛, 예컨대 적색의 빛(Lr), 녹색의 빛(Lg), 및 청색의 빛(Lb)을 이용하여 소정의 이미지를 제공할 수 있다.
주변영역(PA)은 화소들이 배치되지 않는 비표시영역이다. 주변영역(PA)에는 복수의 패드부(400)들이 배치될 수 있다. 각 패드부(400)들은 주변영역(PA)에 상호 이격되어 배치될 수 있다. 패드부(400)는 인쇄회로기판이나 집적회로소자와 전기적으로 연결될 수 있다. 이러한 패드부(400)는 표시유닛(DU)에 구비될 수 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 발광다이오드 및 발광다이오드에 연결된 화소회로의 등가회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 발광다이오드로서 유기발광다이오드(OLED)를 포함할 수 있다. 유기발광다이오드(OLED)는 박막트랜지스터들 및 커패시터를 포함하는 화소회로(PC)에 전기적으로 연결될 수 있다.
화소회로(PC)는 제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 제3박막트랜지스터(T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 제3박막트랜지스터(T3) 각각은, 산화물 반도체로 구성된 반도체층을 포함하는 산화물 반도체 박막 박막트랜지스터거나, 폴리 실리콘으로 구성된 반도체층을 포함하는 실리콘 반도체 박막 박막트랜지스터일 수 있다. 박막트랜지스터의 타입에 따라 제1전극은 소스전극 및 드레인전극 중 하나일 수 있고, 제2전극은 소스전극 및 드레인전극 중 다른 하나일 수 있다.
제1박막트랜지스터(T1)는 구동 박막트랜지스터일 수 있다. 제1박막트랜지스터(T1)의 제1전극은 구동전원전압(ELVDD)을 공급하는 구동전압라인(VDL)에 연결되고, 제2전극은 유기발광다이오드(OLED)의 화소전극에 연결될 수 있다. 제1박막트랜지스터(T1)의 게이트전극은 제1노드(N1)에 연결될 수 있다. 제1박막트랜지스터(T1)는 제1노드(N1)의 전압에 대응하여 구동전원전압(ELVDD)으로부터 유기발광다이오드(OLED)를 흐르는 전류량을 제어할 있다.
제2박막트랜지스터(T2)는 스위칭 박막트랜지스터일 수 있다. 제2박막트랜지스터(T2)의 제1전극은 데이터라인(DL)에 연결되고, 제2전극은 제1노드(N1)에 연결될 수 있다. 제2박막트랜지스터(T2)의 게이트전극은 스캔라인(SL)에 연결될 수 있다. 제2박막트랜지스터(T2)는 스캔라인(SL)으로 주사신호가 공급될 때 턴-온되어 데이터라인(DL)과 제1노드(N1)를 전기적으로 연결할 수 있다.
제3박막트랜지스터(T3)는 초기화 박막트랜지스터 및/또는 센싱 박막트랜지스터일 수 있다. 제3박막트랜지스터(T3)의 제1전극은 제2노드(N2)에 연결될 수 있고, 제2전극은 초기화-센싱라인(ISL)에 연결될 수 있다. 제3박막트랜지스터(T3)의 게이트전극은 제어라인(CL)에 연결될 수 있다.
제3박막트랜지스터(T3)는 제어라인(CL)으로 제어신호가 공급될 때 턴-온되어 초기화-센싱라인(ISL)과 제2노드(N2)를 전기적으로 연결시킬 수 있다. 일부 실시예로서, 제3박막트랜지스터(T3)는 제어라인(CL)을 통해 전달받은 신호에 따라 턴온되어 초기화-센싱라인(ISL)으로부터의 초기화전압을 유기발광다이오드(OLED)의 화소전극을 초기화시킬 수 있다. 일부 실시예로서, 제3박막트랜지스터(T3)는 제어라인(CL)으로 제어신호가 공급될 때 턴-온되어 유기발광다이오드(OLED)의 특성정보를 센싱할 수 있다. 제3박막트랜지스터(T3)는 전술한 초기화 박막트랜지스터로서의 기능 및 센싱 박막트랜지스터로서의 기능을 모두 구비하거나, 어느 하나의 기능을 구비할 수 있다. 일부 실시예로서, 제3박막트랜지스터(T3)가 초기화 박막트랜지스터로서의 기능을 구비하는 경우 초기화-센싱라인(ISL)은 초기화전압라인으로 명명할 수 있고, 센싱 박막트랜지스터로서의 기능을 구비하는 경우 초기화-센싱라인(ISL)은 센싱라인으로 명명할 수 있다. 제3박막트랜지스터(T3)의 초기화 동작 및 센싱 동작은 각각 개별적으로 진행되거나, 동시에 진행될 수 있다. 바꾸어 말하면, 제3박막트랜지스터(T3)는 초기화 박막트랜지스터 및/또는 센싱 박막트랜지스터일 수 있다.
스토리지 커패시터(Cst)는 제1노드(N1)와 제2노드(N2) 사이에 연결될 수 있다. 예컨대, 스토리지 커패시터(Cst)의 제1전극은 제1박막트랜지스터(T1)의 게이트전극에 연결되고, 스토리지 커패시터(Cst)의 제2전극은 유기발광다이오드(OLED)의 화소전극에 연결될 수 있다.
한편, 도 3은 화소회로(PC)가 3개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 다른 실시예에서 박막트랜지스터의 개수 또는 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있다.
도 4는 도 1의 패드영역(PDA)을 확대한 모습의 일부를 개략적으로 도시하는 평면도이다.
도 4를 참조하면, 패드영역(PDA)에는 복수의 패드부(400)들이 배치될 수 있다. 패드부(400)들은 일 방향으로 연장된 형상을 가질 수 있다. 일 실시예로, 패드부(400)들의 일단은 패드부(400)와 전기적으로 연결되고, 타단은 표시영역에 배치된 신호선들과 전기적으로 연결될 수 있다. 이를 통해 패드부(400)들은 패드전극과 표시영역에 배치된 신호선들, 예컨대 데이터선들(또는 스캔선들)을 전기적으로 연결할 수 있다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이고, 도 6은 도 5의 A 부분을 확대한 모습의 일부를 개략적으로 도시하는 단면도이다.
도 5에 도시된 것과 같이, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(100), 표시영역(DA) 상부에 배치되는 유기발광다이오드(OLED), 유기발광다이오드(OLED)와 전기적으로 연결되는 박막트랜지스터, 주변영역(PA) 상부에 배치되는 패드부(400)를 구비할 수 있다.
기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 만일 기판(100)이 플렉서블 또는 벤더블 특성을 갖는다면, 기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
표시영역(DA)에서 기판(100) 상부에는 박막트랜지스터가 위치하고, 박막트랜지스터 상부에는 박막트랜지스터와 전기적으로 연결된 유기발광다이오드(OLED)가 위치할 수 있다. 박막트랜지스터와 유기발광다이오드(OLED)가 전기적으로 연결된다는 것은 박막트랜지스터와 유기발광다이오드(OLED)가 포함하는 화소전극(510)이 전기적으로 연결되는 것으로 이해될 수 있다.
박막트랜지스터는 반도체층(221), 반도체층(221)의 채널영역에 중첩하는 게이트전극(222), 반도체층(221)의 소스영역 및 드레인영역에 각각 접속하는 소스전극(430) 및 드레인전극(440)을 포함할 수 있다. 또한, 스토리지 커패시터는 제1전극(310) 및 제2전극(420)을 포함할 수 있다.
박막트랜지스터의 반도체층(221)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 등을 포함할 수 있다. 다른 실시예로, 반도체층(221)은 폴리 실리콘을 포함하거나, 비정질(amorphous) 실리콘을 포함하거나, 유기 반도체 등을 포함할 수 있다.
박막트랜지스터의 게이트전극(222)은 게이트절연층(223)을 사이에 두고 반도체층(221)의 채널영역과 중첩할 수 있다. 게이트절연층(223)은 게이트전극(222)과 동일한 마스크 공정에서 형성될 수 있으며, 게이트전극(222)과 실질적으로 동일한 평면 형상을 가질 수 있다. 게이트전극(222)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일부 실시예에서, 게이트전극(222)은 전술한 금속원소를 포함하는 금속층, 및 전술한 금속층 상에 ITO와 같은 투명도전성산화물층이 포함된 다층 구조를 가질 수 있다. 또한, 게이트절연층(223)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있다.
스토리지 커패시터의 제1전극(310)은 게이트전극(222)과 동일한 공정에 형성될 수 있으며, 게이트전극(222)과 동일한 물질을 포함할 수 있다. 제1전극(310)의 아래에는 게이트절연층(223)과 동일한 물질을 포함하는 절연층(312)이 배치될 수 있다. 제1전극(310) 아래의 절연층(312)은 제1전극(310)과 동일한 마스크 공정에서 함께 형성되기에, 절연층(312)의 평면 형상은 제1전극(310)의 평면 형상과 실질적으로 동일할 수 있다.
박막트랜지스터의 소스전극(430), 드레인전극(440) 및/또는 스토리지 커패시터의 제2전극(420)은 패드부(400)를 형성하기 위한 패터닝 공정에서 함께 형성될 수 있다. 따라서, 박막트랜지스터의 소스전극(430), 드레인전극(440), 및 스토리지 커패시터의 제2전극(420)은 패드부(400)와 동일한 다층 구조를 포함할 수 있다.
박막트랜지스터는 반도체층(221) 아래에 배치된 하부전극(210)을 포함할 수 있으며, 하부전극(210)은 소스전극(430) 또는 드레인전극(440) 중 하나와 전기적으로 연결될 수 있다. 일 실시예로, 도 5는 하부전극(210)이 소스전극(430)과 전기적으로 연결된 것을 도시하며, 하부전극(210)은 일종의 하부 소스전극(430)일 수 있다.
하부전극(210)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘(Mo) 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다. 일부 실시예에서, 하부전극(210)은 전술한 금속원소를 포함하는 금속층 및 전술한 금속층 상에 ITO와 같은 투명도전성산화물층이 포함된 다층 구조를 가질 수 있다. 하부전극(210)은 박막트랜지스터의 특성을 향상시킬 수 있다.
이러한 구조의 박막트랜지스터와 기판(100) 사이에는 제1절연층(IL1)이 개재될 수 있고, 제1절연층(IL1) 상에는 제2절연층(IL2)이 배치되고, 제2절연층(IL2) 상에는 제3절연층(IL3)이 배치될 수 있다. 제1절연층(IL1)은 기판(100)의 상면의 평활성을 높이거나 기판(100) 등으로부터의 불순물이 박막트랜지스터의 반도체층(221)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 제1절연층(IL1)은 하부전극(210)의 상면을 덮으며, 하부전극(210)과 반도체층(221) 사이에 배치될 수 있다. 제2절연층(IL2)은 게이트전극(222) 및 제1전극(310) 각각의 상면을 덮으며, 소스전극(430), 드레인전극(440), 제2전극(420) 및 패드부(400) 하부에 배치될 수 있다. 제3절연층(IL3)은 소스전극(430), 드레인전극(440), 제2전극(420) 및 패드부(400) 각각의 상면의 적어도 일부를 덮으며, 화소전극(510) 하부에 배치될 수 있다. 이러한 제1절연층 내지 제3절연층(IL1, IL2, IL3)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수 있다.
제3절연층(IL3) 상에는 제4절연층(IL4)이 배치될 수 있다. 제4절연층(IL4)은 평탄화절연층으로서, 유기절연물을 포함할 수 있다. 유기절연물은 예컨대, Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다.
박막트랜지스터는 제4절연층(IL4) 상에 배치된 화소전극(510)에 전기적으로 연결될 수 있다. 일 실시예로, 도 5에 도시된 것과 같이, 화소전극(510)은 제4절연층(IL4)에 형성된 콘택홀을 통해 박막트랜지스터의 소스전극(430)에 접속하거나, 드레인전극(440)에 접속할 수 있다.
화소전극(510)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 또는 알루미늄아연산화물(AZO)과 같은 투명도전성산화물을 포함할 수 있다. 다른 실시예로, 화소전극(510)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(510)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 예컨대, 화소전극(510)은 ITO층, 은(Ag)층, 및 ITO층이 적층된 3층 구조일 수 있다.
제4절연층(IL4) 상부에는 상부절연층(UIL)이 배치될 수 있다. 상부절연층(UIL)은 각 화소들에 대응하는 화소개구와 각 패드부(400)들에 대응하는 제4개구(OP4)를 가질 수 있다. 상부절연층(UIL)의 화소개구는 화소전극(510)의 중앙부를 노출시키는 개구이며, 상부절연층(UIL)은 화소개구를 통해 화소를 정의하는 역할을 할 수 있다. 또한, 상부절연층(UIL)은 화소전극(510)의 가장자리와 대향전극(530)과의 거리를 증가시킴으로써, 화소전극(510)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 상부절연층(UIL)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다.
중간층(520)은 화소전극(510)에 중첩하는 발광층(522)을 포함한다. 중간층(520)은 발광층(522)의 아래에 배치된 제1기능층(521) 및/또는 발광층(522)의 위에 배치된 제2기능층(523)을 포함할 수 있다.
제1기능층(521)은 단층 또는 다층일 수 있다. 예컨대 제1기능층(521)이 고분자 물질로 형성되는 경우, 제1기능층(521)은 단층구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 제1기능층(521)이 저분자 물질로 형성되는 경우, 제1기능층(521)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.
발광층(522)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 제2기능층(523)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 한편, 도 5에 도시된 것과 같이, 발광층(522)은 화소전극(510) 각각에 대응하도록 패터닝된 층을 포함할 수 있으나, 필요에 따라서는 화소전극(510)들에 걸쳐서 일체(一體)인 층을 포함할 수도 있다.
대향전극(530)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(530)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(530)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
상술한 화소전극(510), 중간층(520) 및 대향전극(530)의 다층 구조를 포함하는 유기발광다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 봉지층(600)으로 덮어 보호될 수 있다. 봉지층(600)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함할 수 있다. 일 실시예로, 봉지층(600)은 순차적으로 적층된 제1무기봉지층(610), 유기봉지층(620) 및 제2무기봉지층(630)을 포함할 수 있다.
제1무기봉지층(610) 및 제2무기봉지층(630) 각각은 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄산화물, 탄탈륨산화물, 하프늄산화물, 아연산화물, 실리콘산화물, 실리콘질화물 또는/및 실리콘산질화물을 포함할 수 있다. 유기봉지층(620)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 아크릴계 수지는 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다.
주변영역(PA)에서 기판(100) 상부에는 패드부(400)가 위치할 수 있다. 제3절연층(IL3), 제4절연층(IL4) 및 상부절연층(UIL) 각각은 서로 중첩하며 패드부(400)의 상면을 노출시키는 개구를 가질 수 있다. 패드부(400)의 상면은 이러한 개구들을 통해 외부로 노출될 수 있다. 인쇄회로기판이나 집적회로소자는 노출된 패드부(400)의 상면과 전기적으로 연결될 수 있다.
패드부(400)는 기판(100)의 주변영역(PA)에 배치된 제1도전층(401), 제1도전층(401) 상에 배치된 제2도전층(403) 및 제2도전층(403) 상에 배치된 제3도전층(405)을 가질 수 있다. 즉, 패드부(400)는 주변영역(PA)에 위치하며 순차로 적층된 제1도전층(401), 제2도전층(403) 및 제3도전층(405)을 가질 수 있다. 도 4를 참조하여 전술한 것과 같이, 제1도전층 내지 제3도전층(401, 403, 405)은 일 방향으로 연장된 형상을 가질 수 있다. 또한, 제1도전층 내지 제3도전층(401, 403, 405)은 하나의 공정에서 패터닝되어 동일한 패턴을 가질 수 있다. 이 경우, 제1도전층(401)의 외측 가장자리와, 제2도전층(403)의 외측 가장자리와, 제3도전층(405)의 외측 가장자리는 서로 일치할 수 있다.
패드부(400)는 박막트랜지스터의 소스전극(430), 드레인전극(440) 및/또는 스토리지 커패시터의 제2전극(420)과 하나의 공정에서 동시에 패터닝될 수 있다. 이에 따라 패드부(400), 소스전극(430), 드레인전극(440) 및/또는 제2전극(420)은 동일한 층 구조를 갖고, 동일한 물질을 포함할 수 있다.
일 실시예로, 소스전극(430), 드레인전극(440) 및/또는 제2전극(420) 각각은 제1도전층(401)이 포함하는 물질과 동일한 물질을 포함하는 제1층과, 제1층 상에 위치하며 제2도전층(403)이 포함하는 물질과 동일한 물질을 포함하는 제2층과, 제2층 상에 위치하며 제3도전층(405)이 포함하는 물질과 동일한 물질을 포함하는 제3층을 가질 수 있다. 구체적으로, 도 5에 도시된 것과 같이, 제2전극(420)의 제1층 내지 제3층(421, 423, 425), 소스전극(430)의 제1층 내지 제3층(431, 433, 435) 및 드레인전극(440)의 제1층 내지 제3층 각각은 패드부(400)가 포함하는 제1도전층 내지 제3도전층(401, 403, 405)이 포함하는 물질과 동일한 물질을 포함할 수 있다. 예컨대, 박막트랜지스터의 소스전극(430)의 제1층(431)은 패드부(400)의 제1도전층(401)이 포함하는 물질과 동일한 물질을 포함하고, 소스전극(430)의 제2층(433)은 패드부(400)의 제2도전층(403)이 포함하는 물질과 동일한 물질을 포함하고, 소스전극(430)의 제3층(435)은 패드부(400)의 제3도전층(405)이 포함하는 물질과 동일한 물질을 포함할 수 있다.
패드부(400)의 제2도전층(403)은 도전성 등을 고려하여 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 및/또는 몰리브데넘(Mo)을 포함할 수 있다. 제2도전층(403)은 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다. 예컨대, 제2도전층(403)은 구리(Cu)를 포함할 수 있으며, 일 실시예로 제2도전층(403)은 구리의 단일 층일 수 있다.
패드부(400)의 제1도전층(401)은 제2도전층(403)의 하면 상에 배치되며, 패드부(400)와 그 아래의 층(예컨대, IL2)과의 점착력을 향상시킬 수 있다. 이러한 제1도전층(401)은 제2도전층(403)과 다른 물질을 포함할 수 있다. 예컨대, 제1도전층(401)은 도전성 및 점착력을 고려하여 티타늄(Ti)과 같은 금속을 포함할 수 있으며, 일 실시예로 제1도전층(401)은 티타늄의 단일 층일 수 있다. 다른 실시예로, 제1도전층(401)은 인듐아연산화물(IZO, indium zinc oxide), 갈륨아연산화물(GZO, gallium zinc oxide), 및/또는 아연인듐산화물(ZIO, zinc indium oxide)과 같은 투명 도전성 산화물을 포함할 수 있으며, 전술한 투명 도전성 산화물은 비정질이거나 결정질일 수 있다.
패드부(400)의 제3도전층(405)은 제2도전층(403)의 상면 위에 배치될 수 있다. 제3도전층(405)은 디스플레이 장치의 제조 공정에 포함된 에칭 공정 등에서 제2도전층(403)이 손상되는 것을 방지할 수 있다. 예컨대, 디스플레이 장치의 발광다이오드의 화소전극(510)의 에칭 공정 시 사용되는 에천트에 의해 제2도전층(403)이 손상되는 것을 방지하기 위해 제3도전층(405)이 제2도전층(403) 상에 배치될 수 있다.
제3도전층(405)은 제2도전층(403)을 보호할 수 있는 도전성 물질, 예컨대 투명도전성산화물(TCO, Transparent Conductive Oxide)을 포함할 수 있다. 일부 실시예로서, 제3도전층(405)은 비정질의 투명도전성 산화물을 포함할 수 있다. 비정질의 투명도전성 산화물은, 부분적으로 결정화된 비정질의 투명도전성 산화물을 포함할 수 있다. 일 실시예로, 제3도전층(405)은 인듐주석산화물(ITO; indium tin oxide)을 포함할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 패드부의 일부분이 손상된 모습을 개략적으로 도시하는 평면도이고, 도 7b는 도 7a의 패드부의 손상된 부분이 확장된 모습을 개략적으로 도시하는 평면도이다.
제3도전층(405)은 스퍼터링 공정을 통해 형성될 수 있다. 스퍼터링 공정을 통해 형성되는 제3도전층(405)은 소량의 핀홀을 구비할 수 있다. 또한, 디스플레이 장치의 제조 공정 중 열처리 공정이 진행되는 경우, 제3도전층(405)에 포함된 물질에 따라 제3도전층(405)은 열처리 공정에 의해 결정화되면서 다량의 핀홀을 포함할 수 있다. 인듐주석산화물(ITO)은 디스플레이 장치의 제조 공정 중 포함될 수 있는 열처리 공정에 의해 결정화될 수 있다. 결정화된 ITO는 결정화에 기인한 핀홀을 다량 포함할 수 있으며, 결정화에 의한 핀홀은 디스플레이 장치의 발광다이오드에 포함된 화소전극의 에칭 공정시 사용되는 에천트가 지나갈 수 있는 통로를 제공할 수 있다. 이로 인해 제2도전층(403)이 손상될 수 있다.
예컨대, 도 7a에 도시된 것과 같이, 제2도전층(403)의 일부가 손상되어 개구를 가짐으로써 제1도전층(401)의 상면의 일부가 노출될 수 있다. 또한, 도 7b에 도시된 것과 같이, 제2도전층(403)의 손상된 부분은 인접한 영역으로 점차 확장될 수 있다. 제2도전층(403)의 손상된 부분이 확장됨에 따라 제2도전층(403)은 일부분에서 단절될 수 있다. 이와 같이 제2도전층(403)의 손상된 부분은 패드부(400)의 일부가 표시영역에 배치된 배선과 패드전극을 정상적으로 연결하지 못하게 되는 불량이 발생할 수 있다.
본 발명의 실시예들에 따른 패드부(400)는 상술한 불량을 개선할 수 있는 구조를 구비한다. 이하, 도 8 내지 도 17을 참조하여 패드부(400)의 불량 개선 구조에 대하여 상세히 설명한다. 다만, 도면 상 동일한 부재번호는 동일한 구성 요소를 나타내는 바, 전술한 내용과 중복되는 내용에 대한 설명은 생략한다.
도 8은 본 발명의 일 실시예에 따른 패드부(400)의 일부를 개략적으로 도시하는 평면도이고, 도 9는 도 8의 Ⅰ-Ⅰ' 선을 따라 취한 패드부(400)의 단면도이다. 참고로 도 9는 손상된 부분을 갖는 패드부(400)를 개략적으로 도시하는 단면도이고, 도 9에 도시되지 않은 손상된 부분을 갖지 않는 패드부(400)들은 전술한 도 5와 같을 수 있다. 즉, 도 8 내지 도 10을 참조하여 후술하는 패드부(400)의 구조는 패드부(400)들 중 손상된 부분을 갖는 패드부(400)에만 선택적으로 구비되고, 그 외 손상된 부분을 갖지 않는 패드부(400)에는 구비되지 않을 수 있다.
도 8 및 도 9를 참조하면, 본 발명의 일 실시예에 따른 패드부(400)는 제1도전층 내지 제3도전층(401, 403, 405), 유기보호층(407) 및 추가금속층(409)을 구비할 수 있다.
패드부(400)들 중 손상된 부분을 갖는 패드부(400)의 제2도전층(403)은 제1개구(OP1)를 갖고, 제3도전층(405)은 제1개구(OP1)와 중첩하는 제2개구(OP2)를 가질 수 있다. 여기서 제1개구(OP1)는 제2도전층(403)이 손상되어 제2도전층(403) 하부의 제1도전층(401)을 노출시키는 부분이고, 제2개구(OP2)는 제3도전층(405)이 손상되어 제3도전층(405) 하부의 제2도전층(403)을 노출시키는 부분으로 이해될 수 있다. 예컨대, 제3도전층(405)의 제2개구(OP2)는 공정 중에 발생한 핀홀일 수 있다. 제2도전층(403)의 제1개구(OP1)는 상기 핀홀을 통해 노출된 제2도전층(403)이 손상된 부분일 수 있다. 예컨대, 디스플레이 장치의 발광다이오드에 포함된 화소전극의 에칭 공정시 사용되는 에천트는 제3도전층(405)의 제2개구(OP2)를 통해 제2도전층(403)에 도달하여 제2도전층(403)에 제1개구(OP1)를 형성할 수 있다.
일 실시예로, 제3도전층(405)의 상면에서의 제2개구(OP2)의 면적은, 제2도전층(403)의 제1개구(OP1)의 제2도전층(403)의 상면에서의 면적보다 좁을 수 있다. 즉, 제3도전층(405)의 제2개구(OP2)의 내측면은 제2도전층(403)의 제1개구(OP1)의 내측면보다 제2개구(OP2)의 중앙으로 더 돌출될 수 있다. 여기서 '제1개구(OP1)의 내측면'은 제1개구(OP1)의 중심 방향에 형성된 제2도전층(403)의 상면의 에지부터 제2도전층(403)의 하면의 에지까지 연장된 면을 의미하고, '제2개구(OP2)의 내측면'은 제2개구(OP2)의 중심 방향에 형성된 제3도전층(405)의 상면의 에지부터 제3도전층(405)의 하면의 에지까지 연장된 면을 의미할 수 있다. 이에 따라 제3도전층(405)과 제1도전층(401) 사이에는 소정의 공간이 형성될 수 있다. 이러한 공간에는 후술하는 유기보호층(407)이 채워질 수 있다.
유기보호층(407)은 제2도전층(403)의 제1개구(OP1)의 적어도 일부를 채울 수 있다. 즉, 유기보호층(407)은 제2도전층(403)의 손상된 부분의 적어도 일부를 채우도록 배치될 수 있다. 유기보호층(407)은 제2도전층(403)의 손상된 부분이 확장되는 것을 방지하는 역할을 할 수 있다. 구체적으로, 유기보호층(407)은 제2도전층(403)이 외부에 직접 노출되는 것을 차단하여, 제2도전층(403)의 손상된 부분이 후속 공정 수행 중에 외부의 산소 또는 수분과 반응하며 확장되는 것을 방지할 수 있다.
일 실시예로, 유기보호층(407)은 전술한 상부절연층(UIL)을 형성하는 공정에서 상부절연층(UIL)과 함께 형성될 수 있다. 즉, 유기보호층(407)은 화소전극(510)을 형성하는 공정 이후에 수행 되는 상부절연층(UIL)을 형성하는 공정에서 형성될 수 있다. 이 경우, 유기보호층(407)은 화소전극(510)을 패터닝하는 공정에서 발생한 패드부(400)의 손상을 개선할 수 있다. 또한, 유기보호층(407)은 상부절연층(UIL)이 포함하는 물질과 동일한 물질을 포함할 수 있다. 예컨대, 유기보호층(407)은 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다.
일 실시예로, 유기보호층(407)은 제2도전층(403)의 제1개구(OP1) 및 제3도전층(405)의 제2개구(OP2)와 중첩하는 제3개구(OP3)를 가질 수 있다. 유기보호층(407)의 제3개구(OP3)는 유기보호층(407) 하부의 제1도전층(401)의 상면의 일부를 노출시킬 수 있다. 이러한 유기보호층(407)의 제3개구(OP3)의 내측면은 제3도전층(405)의 제2개구(OP2)의 내측면과 연속면을 가질 수 있다. 즉, 유기보호층(407)의 제3개구(OP3)의 내측면은 제3도전층(405)의 제2개구(OP2)의 내측면은 단차가 없을 수 있다. 여기서 '제2개구(OP2)의 내측면'은 제2개구(OP2)의 중심 방향에 형성된 제3도전층(405)의 상면의 에지부터 제3도전층(405)의 하면의 에지까지 연장된 면을 의미하고, '제3개구(OP3)의 내측면'은 제3개구(OP3)의 중심 방향에 형성된 유기보호층(407)의 상면의 에지부터 유기보호층(407)의 하면의 에지까지 연장된 면을 의미할 수 있다. 이는 후술하는 제4개구(OP4)에도 마찬가지로 적용될 수 있다.
한편, 제3도전층(405)은 제2도전층(403)의 상면과 유기보호층(407)의 상면을 덮을 수 있다. 또한, 제3도전층(405) 상부에 위치하는 제3절연층(IL3), 제4절연층(IL4) 및 상부절연층(UIL) 각각은 제1개구 내지 제3개구(OP1, OP2, OP3)와 중첩하는 개구를 가질 수 있다. 예컨대, 상부절연층(UIL)은 제1개구 내지 제3개구(OP1, OP2, OP3)와 중첩하는 제4개구(OP4)를 가질 수 있다. 이를 통해 패드부(400)의 상면의 적어도 일부는 외부로 노출되어 인쇄회로기판 등과 전기적으로 연결될 수 있다.
한편, 패드부(400)의 일부가 손상되어 제3도전층(405)에 제2개구(OP2)가 형성되고 제2도전층(403)에 제1개구(OP1)가 형성됨에 따라 제3도전층(405) 및 제2도전층(403)의 일부가 단절될 수 있다. 이 경우, 패드부(400)가 손상된 부분에서 패드전극과 표시영역에 배치된 신호선들을 정상적으로 연결하지 못하게 되어 불량이 발생할 수 있다. 또한, 도 9에 도시된 것과 같이, 제1도전층(401)은 손상되지 않고 제2도전층(403) 및 제3도전층(405)만 손상된 경우라도, 도전층들 간의 전기전도도 차이로 인하여 패드부(400)의 성능이 저하될 수 있다. 예컨대, 제1도전층(401)이 티타늄을 포함하고 제2도전층(403)이 구리를 포함하는 경우, 티타늄의 전기전도도는 구리의 전기전도도의 3.1%에 불과하여, 제2도전층(403)만 단절되더라도 패드부(400)의 성능이 크게 저하될 수 있다.
상술한 문제점을 해결하기 위하여 본 발명의 일 실시예에 따른 패드부(400)는 추가금속층(409)을 더 구비한다. 추가금속층(409)은 패드부(400)의 손상된 부분에 배치되어, 손상된 부분의 일측과 타측을 전기적으로 연결하는 역할을 할 수 있다. 예컨대, 추가금속층(409)은 제2도전층(403)의 제1개구(OP1) 일측에 위치하는 부분과 제2도전층(403)의 제1개구(OP1) 타측에 위치하는 부분을 전기적으로 연결하는 역할을 할 수 있다.
일 실시예로, 추가금속층(409)은 제1개구(OP1)에 의해 노출된 제1도전층(401)의 상면과, 제2개구(OP2)의 내측면과, 제3개구(OP3)의 내측면과, 제3도전층(405)의 상면의 일부를 덮을 수 있다. 구체적인 예로, 도 8 및 도 9에 도시된 것과 같이, 추가금속층(409)은 제1개구(OP1)에 의해 노출된 제1도전층(401)의 상면, 제1개구(OP1)의 내측면 및 제2개구(OP2)의 내측면을 전반적으로 덮고, 제3도전층(405)의 상면 중 제2개구(OP2)의 가장자리 부분의 적어도 일부를 덮도록 일체(一體)로 형성될 수 있다. 한편, 추가금속층(409)의 평면도 상의 형상은 도 8에 도시된 형상으로 한정되지 않고, 패드부(400)의 손상된 부분의 형상, 예컨대, 제1개구(OP1)의 형상 또는 제2개구(OP2)의 형상 등에 따라 다양하게 변형될 수 있다.
이러한 추가금속층(409)은 은(Ag) 또는 텅스텐(W)을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 패드부(400)의 일부를 개략적으로 도시하는 단면도이다.
참고로 도 10은 도 9와 비교하여 패드부(400)가 지연막(408)을 더 구비하는 점에서만 차이가 있는 바, 도 10에서는 지연막(408)을 중심으로 설명하고 그 외 구성에 대한 중복되는 설명은 생략한다.
지연막(408)은 유기보호층(407)과 제2도전층(403) 사이에 위치할 수 있다. 구체적으로, 지연막(408)은 유기보호층(407)의 제2도전층(403) 사이에서 유기보호층(407)을 둘러싸며 위치할 수 있다. 이러한 지연막(408)은 제2도전층(403)의 손상된 부분이 확장되는 것을 방지하는 역할을 할 수 있다. 구체적으로, 지연막(408)은 제2도전층(403)이 포함하는 금속 물질의 부식을 보다 효과적으로 지연시키는 역할을 할 수 있다. 예컨대, 제2도전층(403)의 손상된 부분은 1차적으로 지연막(408)에 의해 외부와 차단되고, 2차적으로 유기보호층(407)에 의해 외부와 차단될 수 있다.
일 실시예로, 지연막(408)은 유기보호층(407)과 제2도전층(403)의 접촉면에서, 유기보호층(407)이 포함하는 성분과 제2도전층(403)이 포함하는 금속이 반응함에 따라 형성될 수 있다. 구체적인 예로, 유기보호층(407)이 포함하는 황(sulfur) 성분은 제2도전층(403)이 포함하는 금속과 반응하여 지연막(408)을 형성할 수 있다. 이 경우, 지연막(408)은 황과 제2도전층(403)이 포함하는 금속이 결합된 물질을 포함할 수 있다. 예컨대, 제2도전층(403)이 구리를 포함하는 경우, 지연막(408)은 황(S)과 구리가 반응하여 형성된 황화구리(copper sulfide)를 포함할 수 있다. 이때 황화구리는 구리 이온과 황 이온으로 이루어진 황화합물로서 그 종류에는 제한이 없다. 예컨대, 황화구리는 황화제일구리(copper(Ⅰ) sulfide, cuprous sulfide), 황화제이구리(copper(Ⅱ) sulfide, cupric sulfide) 등을 포함할 수 있다.
도 11 내지 도 17은 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 과정을 순차적으로 도시한 단면도들이다. 참고로 도 13 내지 도 17에는 패드부(400)들 중 손상된 부분을 갖는 패드부(400)가 선택적으로 도시되어 있으나, 손상된 부분이 없는 패드부(400)들은 도 13 내지 도 17에서 패드부(400)에 대하여 수행하는 공정의 대상이 되지 않는다. 즉, 도 13 내지 도 17에서 패드부(400)에 대하여 수행하는 공정은 패드부(400)들 중 손상된 부분이 있는 패드부(400)에 대해서만 선택적으로 수행된다.
먼저, 도 11에 도시된 것과 같이, 기판(100)의 표시영역(DA) 상부에 위치하는 박막트랜지스터들 및 스토리지 커패시터와, 기판(100)의 주변영역(PA) 상부에 위치하는 패드부(400)들을 형성한다. 패드부(400)는 기판(100) 상부에 배치된 제1도전층(401), 제1도전층(401) 상에 배치된 제2도전층(403) 및 제2도전층(403) 상에 배치된 제3도전층(405)을 포함할 수 있다.
패드부(400), 박막트랜지스터의 소스전극(430)과 드레인전극(440) 및 스토리지 커패시터의 제2전극(420)은 동일한 공정에서 동시에 형성될 수 있다. 구체적으로, 기판(100) 전면에 대하여 제1도전층(401)이 포함하는 물질을 포함하는 층, 제2도전층(403)이 포함하는 물질을 포함하는 층 및 제3도전층(405)이 포함하는 물질을 포함하는 층을 순차적으로 형성하고, 일괄적으로 패터닝하여 패드부(400), 박막트랜지스터의 소스전극(430)과 드레인전극(440) 및 스토리지 커패시터의 제2전극(420)을 형성할 수 있다. 이에 따라 패드부(400)가 포함하는 제1도전층 내지 제3도전층(401, 403, 405) 각각의 가장자리는 일치할 수 있다. 또한, 패드부(400), 박막트랜지스터의 소스전극(430)과 드레인전극(440) 및 스토리지 커패시터의 제2전극(420) 각각이 포함하는 제1층 내지 제3층 각각의 가장자리는 일치할 수 있다.
이어서, 도 12 및 도 13에 도시된 것과 같이, 박막트랜지스터들 상부에 화소전극물질층(510m)을 형성하고, 화소전극물질층(510m)을 패터닝하여 화소전극(510)을 형성한다.
전술한 바와 같이, 화소전극물질층(510m)을 패터닝하는 공정을 수행하는 중에, 패드부(400)의 일부가 손상될 수 있다. 구체적으로, 패드부(400)의 제2도전층(403)의 일부가 화소전극물질층(510m)을 패터닝하기 위해 제공된 에천트에 의해 손상됨으로써, 제2도전층(403)에 제1개구(OP1)가 형성될 수 있다. 한편, 상기 에천트는 제3도전층(405)의 제2개구(OP2)를 통해 제2도전층(403)에 도달할 수 있으며, 제2개구(OP2)는 화소전극물질층(510m)을 패터닝하는 공정 이전에 형성된 것일 수 있다.
이어서, 도 14에 도시된 것과 같이, 기판(100)의 전면에 대하여 기판(100) 상부에 유기물층(UILm)을 형성한다. 유기물층(UILm)은 기판(100)의 표시영역(DA)상부에서 화소전극을 덮도록 배치된다. 또한, 유기물층(UILm)은 기판(100)의 주변영역(PA) 상부에서 패드부(400)들 중 손상된 부분을 갖는 패드부(400)의 상부에 제1개구(OP1) 및 제2개구(OP2)를 채우며 배치된다.
이러한 유기물층(UILm)은 후속 공정에 의해 상부절연층(UIL) 및 유기보호층(407)로 패터닝되는 층일 수 있다. 따라서, 상부절연층(UIL) 및 유기보호층(407)은 동일한 공정에서 동시에 패터닝되며, 동일한 물질을 포함할 수 있다.
이어서, 도 15에 도시된 것과 같이, 유기물층(UILm)을 패터닝하여 화소전극(510)의 중앙부를 노출시키는 화소개구, 제1개구(OP1)와 중첩하는 제4개구(OP4)를 갖는 상부절연층(UIL)을 형성한다.
일 실시예로, 유기물층(UILm) 중 제1개구(OP1)에 채워진 부분은 유기물층(UILm)을 패터닝하는 공정에서 동시에 패터닝될 수 있다. 구체적으로, 유기보호층(407)에는 제1개구(OP1) 및 제2개구(OP2)와 중첩하는 제3개구(OP3)가 형성될 수 있다. 예컨대, 유기물층(UILm)을 패터닝하는 공정에서, 제1개구(OP1)에 채워진 유기물층(UILm) 중 제3도전층(405)으로 덮이지 않은 부분은 제거될 수 있다. 이에 따라 유기보호층(407)의 제3개구(OP3)의 내측면은 제3도전층(405)의 제2개구(OP2)의 내측면과 연속면을 가질 수 있다. 즉, 유기보호층(407)의 제3개구(OP3)의 내측면은 제3도전층(405)의 제2개구(OP2)의 내측면은 단차가 없을 수 있다.
이어서, 도 16에 도시된 것과 같이, 패드부(400)들 중 손상된 부분을 갖는 패드부(400)의 상부에 추가금속층(409)을 형성한다. 추가금속층(409)은 제1개구(OP1)에 의해 노출된 제1도전층(401)의 상면과, 제2개구(OP2)의 내측면과, 제3개구(OP3)의 내측면과, 제3도전층(405)의 상면의 일부를 연속적으로 덮을 수 있다.
일 실시예로, 추가금속층(409)은 화학기상증착(CVD; chemical vapor deposition) 또는 스퍼터링(sputtering) 방법을 이용하여 금속물질층을 형성한 후, 패드부(400)의 손상된 부분에만 배치되도록 패터닝하는 공정을 통해 형성될 수 있다. 예컨대, 금속물질층을 추가금속층(409)으로 패터닝하는 공정은 추가금속층(409)에 대응하는 패턴을 갖는 마스크를 이용한 포토리소그래피(photolithography) 공정일 수 있다. 다만, 상술한 예시로 제한되는 것은 아니고, 추가금속층(409)은 다양한 방법으로 형성될 수 있다.
이어서, 도 17에 도시된 것과 같이, 기판(100)의 표시영역(DA) 상부에 중간층(520), 대향전극(530) 및 봉지층(600) 등을 형성할 수 있다.
한편, 유기보호층(407)과 제2도전층(403)이 접촉하는 부분에서는, 유기보호층(407)과 제2도전층(403)이 반응하여 유기보호층(407)과 제2도전층(403) 사이에 위치하는 지연막(408, 도 10 참조)이 형성될 수 있다. 이러한 지연막(408)이 형성되는 시기는 특정한 단계로 제한되지 않고, 유기물층(UILm)이 포함하는 유기물과 제2도전층(403)이 접촉한 이후 제조 과정 중 임의의 시기에 지연막(408)의 형성이 완료될 수 있다. 구체적인 예로, 도 14를 참조하여 전술한 유기물층(UILm)이 제1개구(OP1)를 채운 이후부터 유기물층(UILm)과 제2도전층(403)이 접촉하는 부분에서 유기물층(UILm)이 포함하는 성분과 제2도전층(403)이 포함하는 금속이 반응을 시작하고, 유기물층(UILm)의 경화가 완료되었을 때 지연막(408)의 형성이 완료될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 디스플레이 장치
100: 기판
210: 하부전극
221: 반도체층
222: 게이트전극
310: 제1전극
400: 패드부
401: 제1도전층
403: 제2도전층
405: 제3도전층
407: 유기보호층
408: 지연막
409: 추가금속층
420: 제2전극
430: 소스전극
440: 드레인전극
510: 화소전극
520: 중간층
530: 대향전극
600: 봉지층
UIL: 상부절연층
OP1, OP2, OP3, OP4: 제1개구 내지 제4개구
IL1, IL2, IL3, IL4: 제1절연층 내지 제4절연층

Claims (23)

  1. 표시영역과 주변영역을 포함하는 기판; 및
    상기 주변영역에 위치하는 패드부;를 구비하고,
    상기 패드부는,
    제1도전층;
    상기 제1도전층 상에 위치하고, 제1개구를 갖는, 제2도전층;
    상기 제2도전층 상에 위치하고, 상기 제1개구와 중첩하되 면적이 상기 제1개구의 상기 제2도전층의 상면에서의 면적보다 좁은 제2개구를 갖는, 제3도전층;
    상기 제1개구를 채우고, 상기 제2개구와 중첩하는 제3개구를 갖는, 유기보호층; 및
    상기 제1개구에 의해 노출된 상기 제1도전층의 상면과, 상기 제2개구의 내측면과, 상기 제3개구의 내측면과, 상기 제3도전층의 상면의 일부를 덮는, 추가금속층;을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2개구의 내측면은 상기 제1개구의 내측면보다 상기 제2개구의 중앙으로 돌출된, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 패드부는,
    상기 유기보호층과 상기 제2도전층 사이에 위치하는 지연막;을 더 구비하는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 지연막은 황(sulfur)과 상기 제2도전층이 포함하는 금속이 결합된 물질을 포함하는, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제2도전층은 구리(copper)를 포함하고,
    상기 지연막은 황화구리(copper sulfide)를 포함하는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1도전층, 상기 제2도전층 및 상기 제3도전층은 일 방향으로 연장된 형상을 갖는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1도전층의 외측 가장자리와, 상기 제2도전층의 외측 가장자리와, 상기 제3도전층의 외측 가장자리는 서로 일치하는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 표시영역에 위치하고, 소스전극과 드레인전극을 갖는, 박막트랜지스터들;을 더 구비하고,
    상기 소스전극과 상기 드레인전극 각각은 상기 제1도전층이 포함하는 물질과 동일한 물질을 포함하는 제1층과, 상기 제2도전층이 포함하는 물질과 동일한 물질을 포함하는 제2층과, 상기 제3도전층이 포함하는 물질과 동일한 물질을 포함하는 제3층을 갖는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 제1도전층은 티타늄(titanium)을 포함하고,
    상기 제2도전층은 구리(copper)를 포함하고,
    상기 제3도전층은 인듐주석산화물(ITO; indium tin oxide)을 포함하는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제2개구의 내측면과 상기 제3개구의 내측면은 단차가 없는, 디스플레이 장치.
  11. 제1항에 있어서,
    상기 표시영역에 위치하는 화소전극; 및
    상기 화소전극의 중앙부를 노출시키는 화소개구와, 상기 제1개구와 중첩하는 제4개구를 갖는, 상부절연층;을 더 구비하는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 유기보호층은 상기 상부절연층이 포함하는 물질과 동일한 물질을 포함하는, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 추가금속층은, 상기 제2도전층의 상기 제1개구 일측에 위치하는 부분과 상기 제2도전층의 상기 제1개구 타측에 위치하는 부분을 전기적으로 연결하는, 디스플레이 장치.
  14. 제1항에 있어서,
    상기 추가금속층은 은 또는 텅스텐을 포함하는, 디스플레이 장치.
  15. 기판의 표시영역에 위치하는 박막트랜지스터들을 형성하고, 상기 기판의 주변영역에 위치하며 순차로 적층된 제1도전층, 제2도전층 및 제3도전층을 갖는, 패드부를 형성하는 단계;
    상기 박막트랜지스터들 상부에 화소전극물질층을 형성하는 단계;
    상기 화소전극물질층을 패터닝하고, 상기 제2도전층의 일부에 제1개구가 형성되고 상기 제3도전층의 일부에 상기 제1개구와 중첩하는 제2개구가 형성되는 과정을 통해, 화소전극을 형성하는 단계;
    상기 제1개구를 채우도록 상기 패드부 상부에 유기물층을 형성하는 단계;
    상기 유기물층을 패터닝하여, 상기 화소전극의 중앙부를 노출시키는 화소개구 및 상기 제1개구와 중첩하는 제4개구를 갖는 상부절연층을 형성하고, 상기 제1개구를 채우고 상기 제1개구와 중첩하는 제3개구를 갖는 유기보호층을 형성하는 단계; 및
    상기 제1개구에 의해 노출된 상기 제1도전층의 상면과, 상기 제2개구의 내측면과, 상기 제3개구의 내측면과, 상기 제3도전층의 상면의 일부를 덮는, 추가금속층을 형성하는 단계;
    를 포함하는, 디스플레이 장치 제조방법.
  16. 제15항에 있어서,
    상기 유기보호층과 상기 제2도전층이 접촉하는 부분에서는, 상기 유기보호층과 상기 제2도전층이 반응하여 상기 유기보호층과 상기 제2도전층 사이에 위치하는 지연막이 형성되는, 디스플레이 장치 제조방법.
  17. 제16항에 있어서,
    상기 지연막은 황(sulfur)과 상기 제2도전층이 포함하는 금속이 결합된 물질을 포함하는, 디스플레이 장치 제조방법.
  18. 제17항에 있어서,
    상기 제2도전층은 구리(copper)를 포함하고,
    상기 지연막은 황화구리(copper sulfide)를 포함하는, 디스플레이 장치 제조방법.
  19. 제15항에 있어서,
    상기 박막트랜지스터들은 각각 소스전극과 드레인전극을 갖고,
    상기 소스전극과 상기 드레인전극 각각은 상기 제1도전층이 포함하는 물질과 동일한 물질을 포함하는 제1층과, 상기 제2도전층이 포함하는 물질과 동일한 물질을 포함하는 제2층과, 상기 제3도전층이 포함하는 물질과 동일한 물질을 포함하는 제3층을 갖는, 디스플레이 장치 제조방법.
  20. 제19항에 있어서,
    상기 제1도전층은 티타늄(titanium)을 포함하고,
    상기 제2도전층은 구리(copper)를 포함하고,
    상기 제3도전층은 인듐주석산화물(ITO; indium tin oxide)을 포함하는, 디스플레이 장치 제조방법.
  21. 제15항에 있어서,
    상기 제2개구의 내측면과 상기 제3개구의 내측면은 단차가 없는, 디스플레이 장치 제조방법.
  22. 제15항에 있어서,
    상기 추가금속층은, 상기 제2도전층의 상기 제1개구 일측에 위치하는 부분과 상기 제2도전층의 상기 제1개구 타측에 위치하는 부분을 전기적으로 연결하는, 디스플레이 장치 제조방법.
  23. 제15항에 있어서,
    상기 추가금속층은 은 또는 텅스텐을 포함하는, 디스플레이 장치 제조방법.
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