KR20220081910A - 프로그램가능 바이어스 전류를 갖는 전류 통합 위상 보간기에서의 슬루 레이트를 측정하는 방법 및 장치 - Google Patents

프로그램가능 바이어스 전류를 갖는 전류 통합 위상 보간기에서의 슬루 레이트를 측정하는 방법 및 장치 Download PDF

Info

Publication number
KR20220081910A
KR20220081910A KR1020210170777A KR20210170777A KR20220081910A KR 20220081910 A KR20220081910 A KR 20220081910A KR 1020210170777 A KR1020210170777 A KR 1020210170777A KR 20210170777 A KR20210170777 A KR 20210170777A KR 20220081910 A KR20220081910 A KR 20220081910A
Authority
KR
South Korea
Prior art keywords
output
path
inverter circuit
signal
voltage
Prior art date
Application number
KR1020210170777A
Other languages
English (en)
Inventor
존 켄니
Original Assignee
아나로그 디바이시즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아나로그 디바이시즈 인코포레이티드 filed Critical 아나로그 디바이시즈 인코포레이티드
Publication of KR20220081910A publication Critical patent/KR20220081910A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/19—Monitoring patterns of pulse trains
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/10—Measuring sum, difference or ratio
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16528—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values using digital techniques or performing arithmetic operations
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
    • G01R23/12—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into phase shift
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K4/00—Generating pulses having essentially a finite slope or stepped portions
    • H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

장치가 설명되며, 장치는, 프로그램가능 바이어스 전류를 갖는 전류 통합 위상 보간기 코어; 주기적인 톱니 파형을 포함하는 신호를 수신하기 위해 전류 통합 위상 보간기의 출력에 결합되는 인버터 회로; 인버터 회로의 입력 공통 모드 전압을 설정하기 위한 디지털-대-아날로그(digital-to-analog; D/A) 컨버터; 인버터 회로로부터 출력되는 클럭 신호의 듀티 사이클 왜곡(duty cycle distortion; DCD)을 측정하기 위한 듀티 사이클 측정(duty cycle measurement; DCM) 회로; 및 높은 전압으로 설정된 인버터 회로의 입력 공통 모드 전압에 대응하는 클럭 신호의 DCD의 제 1 상태와 낮은 전압으로 설정된 인버터 회로의 입력 공통 모드 전압에 대응하는 클럭 신호의 DCD의 제 2 상태 사이의 차이를 계산하기 위한 회로를 포함한다.

Description

전류 통합 위상 보간기에서 슬루 레이트를 측정하기 위한 기술들{TECHNIQUES FOR MEASURING SLEW RATE IN CURRENT INTEGRATING PHASE INTERPOLATOR}
관련 출원들
본 출원은 "TECHNIQUES FOR MEASURING SLEW RATE IN CURRENT INTEGRATING PHASE INTERPOLATOR"라는 명칭으로 2020년 12월 09일자로 출원된 미국 정규 특허 출원 일련번호 제17/116,875호에 대한 연속 출원으로서 이에 대한 우선권을 주장한다. 미국 정규 출원은 그 전체가 참조로서 포함된다.
기술분야
본 개시는 전반적으로 전류 통합 위상 보간기들의 분야에 관한 것으로서, 더 구체적으로, 전류 통합 위상 보간기(current integrating phase interpolator; CIPI)에서 슬루 레이트(slew rate)를 측정하기 위한 기술들에 관한 것이다.
본 개시 및 본 개시의 특징들 및 장점들의 더 완전한 이해를 제공하기 위하여, 동일한 참조 번호들이 동일한 부분들을 나타내는 첨부된 도면들과 함께 다음의 설명에 대한 참조가 이루어진다.
도 1a 및 도 1b는 집합적으로 본원에서 설명되는 실시예들에 따른 전류 통한 위상 보간기(current integrating phase interpolator; CIPI)에서 슬루 레이트를 측정하기 위한 회로의 개략적인 블록도를 예시한다.
도 2는, 도 1a 및 도 1b에 도시된 회로가 구현될 수 있는 지연 고정 루프(delay locked loop; DLL)-기반 클럭 및 데이터 복구(clock and data recovery; CDR) 회로의 개략적인 블록도를 예시한다.
도 3은, 도 1a 및 도 1b에 도시된 회로를 구현하는데 사용하기 위한 교류(alternating current; AC)-결합 인버터의 일 실시예의 동작을 예시한다.
도 4는 본원에서 설명되는 실시예들에 따른 VSS를 향한 공통-모드 레벨 시프트를 갖는 도 3의 AC-결합 인버터의 동작을 예시한다.
도 5는 본원에서 설명되는 실시예들에 따른 VDD를 향한 공통-모드 레벨 시프트를 갖는 도 3의 AC-결합 인버터의 동작을 예시한다.
도 6은 본원에서 설명되는 실시예들에 따른 도 1a 및 도 1b의 회로의 클럭 주기에 걸친 랜덤 워크(random walk)를 보여주는 그래프들을 예시한다.
도 7은, 도 1a 및 도 1b에 도시된 회로를 구현하는데 사용하기 위한 전류 스위칭 인버터들의 동작을 예시한다.
도 8은 본원에서 설명되는 실시예들에 따른 도 1a 및 도 1b의 회로와 관련하여 공통 모드 전압 임계치들을 설정하기 위한 디지털 대 아날로그(digital to analog; D/A) 컨버터의 개략적인 블록도이다.
도 9는, 본 개시의 일부 실시예들에 따른 CIPI에서의 슬루 레이트 측정이 구현될 수 있는 전자 디바이스의 개략적인 예시를 제공한다.
도 10은, 본 개시의 일부 실시예들에 따른, CIPI에서 슬루 레이트 측정을 제공하도록 구성된 하나 이상의 시스템들을 포함할 수 있는 예시적인 시스템의 블록도이다.
도 11은, 본 개시의 일부 실시예들에 따른, CIPI에서 슬루 레이트 측정을 제공하도록 구성된 하나 이상의 시스템들을 포함할 수 있는 예시적인 라디오 주파수(radio frequency; RF) 디바이스의 블록도이다.
도 12는, 본 개시의 일부 실시예들에 따른, CIPI에서 슬루 레이트 측정을 제공하도록 구성된 하나 이상의 시스템들의 동작을 제어하도록 구성된 예시적인 데이터 프로세싱 시스템을 예시하는 블록도를 제공한다.
전류 통합은 비트-대-위상 변환 또는 위상 보간을 실현하기 위한 전력 효율적인 기술이다. 도 1a 및 도 1b는, 예를 들어, 트랜시버 디바이스에서 사용하기 위한, 도 2에 도시된 바와 같은, 유선 병렬화기(deserializer)(200) 내의 구성 블록으로서 기능할 수 있는, 본원에서 설명되는 실시예들의 특징들에 따른 프로그램가능 바이어스 전류를 갖는 전류 통합 위상 보간기(CIPI)를 구현하기 위한 회로(100)를 예시한다. 유선 병렬화기(200)는 위상 검출기(202), 루프 필터(204), 회로(100)(도 1a 및 도 1b)를 사용하여 구현될 수 있는 비트-대-위상 컨버터(206), 및 클럭 곱셈기 유닛(clock multiplier unit; CMU)(208)을 포함할 수 있다. 완전 2π 위상 시프트를 구현하는 위상 보간기들은 일반적으로 어떤 슬루 레이트 제어를 필요로 한다는 것이 인식될 것이다.
다시 도 1a 및 도 1b를 참조하면, 회로(100)의 제 1 스테이지(101)에서, 파형(102)에 의해 표현되는 바와 같은 의사-차동 구형파(square wave) 신호는, 전류 고갈(starved)(또는 전류 스위칭) 인버터들(INV0 및 INV1)에 대한 입력들로서 역할하는, CKIP 및 CKIN의 각각에서 클럭 신호로서 인가된다. PMOS 전류 소스(106a)는 프로그램가능 바이어스 전류(IB)를 공급하며, NMOS 전류 소스(106b)은 전류(IB)를 싱크(sink)한다. CKIP가 LOW일 때, INV0는 전류(IB)를 VDD로부터 출력(OUTN)으로 조종한다. 출력(OUTN)에서의 신호는 VDD를 향해 IB/CL의 경사도를 가지고 슬루(slew)하며, 여기에서 CL은 OUTN 상의 지배적인 커패시턴스이다. 동시에, CKIN은 HIGH이며, 그 결과 출력(OUTP)에서의 신호는 동일한 레이트(IB/CL)로 VSS를 향해 슬루한다. 출력(OUTN)에서의 신호의 희망되는 형상은 파형(108)에 의해 표시된 바와 같이 톱니이다. 전체 스윙 범위(VSWING)에 걸쳐 일정한 전류를 유지하는 것은, PMOS 전류 소스(106a) 및 NMOS 전류 소스(106b) 둘 모두가 포화 상태에 남아 있을 것을 필요로 한다. 150mV의 마진이 1V 전력 공급을 가지고 VDD 및 VSS 둘 모두에 할당되는 경우, VSWING은 700mV보다 더 작아야 한다. 예를 들어, 출력(OUTN) 상의 공통-모드 전압(VCM1)은 VDD/2와 동일한 것으로 가정될 수 있다.
출력들(OUTN 및 OUTP)은 회로(100)의 제 1 스테이지(101)의 출력들을 구성하며, 각기 저항성 피드백을 갖는 AC-결합 인버터들로서 구현되는 픽-오프(pick-off) 증폭기들(INV2 및 INV3)에 인가된다. 인버터들(INV2 및 INV3)은 입력들(IN 및 IP)에 인가되는 톱니파(예를 들어, 파형(108))을 출력들(CKOP 및 CKON)에서의 구형파(square wave) 또는 방형파(rectangular wave)로 변환한다. 클럭 출력(CKOP) 상의 신호의 지터(jitter)의 최저 레벨은 INV2 내로의 톱니파의 경사도를 최대화함으로써 달성될 수 있다. 최적 경사도는, PMOS 전류 소스(106a) 및 NMOS 전류 소스(106b)를 포화 상태로 유지하면서 VSWING을 최대화하며; 일반적으로, 전압 스윙은 헤드룸(headroom)에 대한 위상 잡음을 트레이드한다. 특정 실시예들에 있어서, VDD가 1.0V인 경우에, 최적 VSWING은 위상 잡음에 대해 0.6V보다 더 커야 하고 헤드룸에 대해 0.7V보다 더 작아야 한다.
커패시턴스(CL)는 전형적으로 고정된다. 디바이스 및 기생 상호연결 커패시턴스들은 보통, CL에 커패시턴스를 명시적으로 추가할 필요가 없도록 충분히 크다. 따라서, 조정가능 전류(IB)는 VSWING을 제어하기 위한 메인 메커니즘이다. 특정 실시예들에 있어서, IB의 커버리지는 주파수 옥타브를 수용하기 위해 적어도 2:1 프로그램가능 동적 범위를 가져야 한다. 대안적인 실시예에 있어서, IB가 고정될 수 있으며, CL의 조정가능 값이 VSWING을 제어하기 위한 메커니즘으로서 사용될 수 있다는 것을 유의해야 한다.
톱니파의 주파수가 넓은 범위를 커버하는 톱니 파형(예컨대 파형(108))의 경사도를 검출하기 위한 회로가 필요하다. 이상에서 언급된 바와 같이, 출력(OUTN 및 OUTP)에서의 제 1 스테이지(101)로부터 출력되는 신호들은 저항성 피드백을 갖는 AC 결합 인버터들(특히, INV2 및 INV3)을 구동한다. 특정 실시예들에 따르면, 인버터들(INV2, INV3)의 저항성 피드백은 스위치들(SW0 및 SW2)을 개방함으로써 차단될 수 있으며, 스위치들(SW1 및 SW3)을 폐쇄함으로써 D/A 컨버터(116)로부터의 DC 전압이 인버터들(INV2, INV3)의 입력들(IN, IP)에서 공통-모드 전압을 설정하기 위해 사용될 수 있다. D/A 컨버터(116)는 증폭기들(INV2 및 INV3)의 출력들(즉, 각기 CKOP, CKON)에서의 듀티 사이클 왜곡을 변경하기 위해 제어되는 양만큼 공통-모드 전압을 변화시킨다. 증폭기들(INV2 및 INV3)의 출력들(CKOP 및 CKON)은 각기 듀티 사이클 측정(duty cycle measurement; DCM) 회로(119)의 MUX(118)로 입력된다.
증폭기들(INV2, INV3) 중 하나의 출력은 MUX(118)를 통해 비교기(120)로 인가된다. 링 발진기(ring oscillator)(122)는, 카운터들(124, 126)의 쌍의 각각에 그리고 비교기(120)에 클럭 신호로서 인가되는 신호(CKRO)를 생성하기 위해 방형파의 주기를 통해 랜덤 워크를 수행한다. 카운터(124)는, 비교기(120)로부터 출력되는 COMP 신호가 하이(high)로 진행하는 횟수를 카운트하도록 구성되며; 카운터(126)는 신호(CKRO)가 하이로 진행하는 횟수를 카운트하도록 구성된다. 링 발진기(122)에 의해 수행되는 기능들은, 예를 들어, 클럭 디바이스를 포함하여 다른 엘리먼트들/회로부에 의해 수행될 수 있다는 것이 인식될 것이다.
이하에서 더 상세하게 설명될 바와 같이, AC 결합 인버터들(INV2, INV3)에 인가되는 톱니 파형의 공통 모드가 VDD/2 이하의 알려진 전압으로 설정될 때, 듀티 사이클은 좁은 1들 및 넓은 0들이다. 동작 시에, 링 발진기(122)는 방형 파형의 주기를 통해 랜덤 워크를 수행하며, 비교기(120)의 출력이 HIGH일 때, 카운터(124)가 증분된다. 카운터 값들(CNT1[19:0] 및 CNT2[19:0])은 유한 상태 머신(finite state machine; FSM)(128)에 제공된다. 카운터(126)의 출력이 미리 결정된 값(예를 들어, 1024)에 도달할 때, 카운터(124)의 출력은 낮은 임계치에 대한 듀티 사이클의 추정치이다.
유사하게, AC 결합 인버터들에 인가되는 톱니 파형의 공통 모드 전압이 VDD/2 이상의 알려진 전압으로 설정될 때, 듀티 사이클은 넓은 1들 및 좁은 0들이다. 이상에서 언급된 바와 같이, 링 발진기(122)는 방형 파형의 주기를 통해 랜덤 워크를 수행하며, 비교기(120)의 출력이 HIGH일 때, 카운터(124)가 증분된다. 카운터 값들(CNT1[19:0] 및 CNT2[19:0])은 유한 상태 머신(finite state machine; FSM)(128)에 제공된다. 카운터(126)의 출력이 미리 결정된 값(예를 들어, 1024)에 도달할 때, 카운터(124)의 출력은 높은 임계치에 대한 듀티 사이클의 추정치이다.
이하에서 더 상세하게 설명되는 실시예들의 특징들에 따르면, 바이어스 전류(IB)는, 낮은 임계치에 대한 카운터(124)의 출력과 높은 임계치에 대한 카운터(124)의 출력 사이의 차이가 목표 정수 임계치보다 더 작은 것을 야기하는 최소 양에 대해 조정된다.
도 3은 AC-결합 인버터(INV2)의 동작의 정상 모드를 예시한다. 도 3에 도시된 바와 같이, 출력(OUTN) 상의 톱니 파형은 VCM1의 공통-모드 볼트(volte)를 갖는다(그래프(302)). 일 실시예에 있어서, VCM1은, 출력(OUTN)에서의 신호가 VDD 및 VSS에 대칭적으로 스윙하도록 VDD/2로 설정된다. AC-결합 인버터(INV2)는 입력(IN)에서의 공통-모드 전압(VCM2)으로부터 출력(OUTN) 상의 공통-모드 전압(VCM1)을 분리한다(그래프(304)). 동작의 정상 모드에서, 스위치(sw0)가 폐쇄되며, 이는 인버터(INV2)의 출력(CKOP)으로부터 인버터(INV2)의 입력(IN)으로의 저항성 피드백을 가능하게 한다. 피드백을 통해, 공통-모드 전압(VCM2)이 조정되며 따라서 출력(CKOP) 상의 신호의 듀티 사이클은 50/50에 가깝다(그래프(306)).
위상 보간기로부터의 슬루 레이트는 다음의 식에 의해 바이어스 전류 및 전압 스윙과 관련된다:
Figure pat00001
전압 클립핑(clipping)이 없으면, 전압은 클럭 주기의 1/4에서 이것의 풀-스케일 전압을 스윙한다. 슬루 레이트는, 입력 신호가 인버터(INV2)의 입력(IN)에 인가되는 공통-모드 전압을 변화시키고 그런 다음 결과적인 방형파 출력의 듀티 사이클을 측정함으로써 추정될 수 있다. 듀티 사이클은 2개의 인가된 공통-모드 전압들(VCM2)에 대해 측정되며, 여기에서 전압들 사이의 차이는 ΔV이다. 2개의 인가된 공통-모드 전압들(VCM2)에 대해 듀티 사이클들에서의 측정된 차이는 ΔT를 계산하기 위해 사용된다.
전압 클립핑이 없으면, 전압은 클럭 주기의 1/4에서 이것의 풀-스케일 전압을 스윙한다. 슬루 레이트는, 신호(IN)가 인버터에 인가되는 공통-모드 전압을 변화시키고 그런 다음 결과적인 방형파 출력의 듀티 사이클을 측정함으로써 추정될 수 있다. 듀티 사이클은 2개의 인가된 공통-모드 전압들에 대해 측정되며, 여기에서 이러한 전압들 사이의 차이는 ΔV이다. 2개의 인가된 공통-모드 전압들에 대해 듀티 사이클들에서의 측정된 차이는 ΔT를 계산하기 위해 사용된다.
인버터들(INV2, INV3)과 같은 AC-결합 인버터는, 인버터에 입력되는 신호가 유한 경사도를 갖는 주기적인 파형(예를 들어, 사인파 또는 삼각파)인 한 프로그램가능 임계 전압을 갖는 비교기 전치-증폭기와 같이 거동하도록 만들어질 수 있다. 본원에서 설명되는 실시예들의 특징들에 따르면, AC-결합 인버터(INV2) 둘레의 저항성 피드백은 스위치(sw0)를 개방함으로써 디세이블(disable)되며, 스위치(sw1)는 DC 전압이 D/A 컨버터(116)에 의해 강제되는 것을 가능하게 하기 위해 폐쇄된다.
본원에서 설명되는 실시예들의 특징들에 따르면, 슬루 레이트는 다음과 같이 교정될 수 있다: 공통 모드 전압(VCM2)을 변경하는 것은 인버터(INV2)의 임계치에 대해 입력(IN) 상의 DC 전압을 시프트한다. 도 4는 VSS를 향한 공통-모드 레벨 시프트를 갖는 AC-결합 인버터(INV2)의 동작을 예시한다. 도 4에 예시된 예에서, VCM2는 VLOW(예를 들어, 0.4VDD)로 설정되며, 인버터(INV2)의 전압 임계치는 0.5VDD로 가정된다. 0.6V의 스윙을 갖는 완벽한 톱니 파형이 입력(IN)에 인가되는 경우(그래프(402)), 출력(CKOP)에서의 신호는 67/33의 듀티 사이클을 가질 것이다(그래프(404)).
AC-결합 인버터의 기능이 프로그램가능 임계 전압을 갖는 DC-결합 인버터와 같은 다른 엘리먼트들/회로들에 의해 수행될 수 있다는 것이 당업자에 의해 인식될 것이다.
대안적인 예에 있어서, 인버터의 임계 전압이 인버터에 입력되는 톱니파의 네거티브 피크(0.2V)와 포지티브 피크(0.8V) 사이에서 .25(예를 들어, 0.35V)로 설정되는 것으로 가정하면, 인버터로부터 출력되는 방형파 신호의 듀티 사이클은 0.6V의 스윙을 가지고 .75/.25일 것이다. 방형파 신호가 128 샘플 클럭들 동안 DCM 회로(119)(도 1a 및 도 1b)를 사용하여 샘플링되는 것으로 가정하면, 카운터 출력은 이상적으로는 96이어야 한다.
다시 도 1a 및 도 1b를 참조하면, MUX(118)의 클럭 선택 입력(CKSEL)이 0으로 설정되면, MUX(118)는 출력(CKOP)에서의 클럭 신호를 비교기(120)의 입력에 인가한다. 확률적 기법이 출력(CKOP)에서의 신호의 듀티 사이클을 추정하기 위해 사용된다. ENMEAS 상의 신호가 LOW로부터 HIGH로 전환될 때, RESETB 및 ENRO 둘 모두에서의 신호들이 HIGH로 진행한다. 이러한 시점에, 카운터들(124, 126)은 링 발진기(122)와 마찬가지로 둘 모두가 인에이블된다. CKRO는 도 6에 도시된 바와 같이 CKOP의 주기에 걸쳐 랜덤 워크를 구현한다. 카운터(126)의 출력 카운트는 N[3:0]에 의해 설정된 임계치에 이르기까지 CKRO의 각각의 상승 에지 상에서 증분되며; 총 카운트는 23+[3:0]이다. 예를 들어, N=9에 대하여, 카운터(126)는 8192까지 카운트하며, 이러한 시점에 ENRO가 LOW로 진행한다. 카운터(124)는 오직 CKOP가 HIGH일 때에만 증분된다. 도 6에 예시된 바와 같이, 67/33의 입력 듀티 사이클 왜곡(duty cycle distortion; DCD)을 가지면, COUNTLOW의 예상되는 값은 인버터 임계치에 대한 -0.1V의 공통-모드 시프트에 대하여 8192/3=5461이다.
다음으로, 도 5에 예시된 바와 같이, VCM2는 VDD를 향해 시프트된다. 도 5에 예시된 예에서, VCM2는 VHIGH(예를 들어, 0.6VDD)로 설정된다(그래프(502)). 입력(IN)에서의 신호가 0.6V의 스윙을 갖는 완벽한 톱니파인 경우, 출력(CKOP)에서의 신호는 33/67의 듀티 사이클을 가질 것이다(그래프(504)).
대안적인 예에 있어서, 인버터의 임계 전압이 인버터에 입력되는 톱니파의 네거티브 피크(0.2V)와 포지티브 피크(0.8V) 사이에서 .75(예를 들어, .65V)로 설정되는 것으로 가정하면, 인버터로부터 출력되는 방형파 신호의 듀티 사이클은 0.6V의 스윙을 가지고 .25/.75일 것이다. 방형파 신호가 128 샘플 클럭들 동안 DCM 회로(119)(도 1a 및 도 1b)를 사용하여 샘플링되는 것으로 가정하면, 카운터 출력은 이상적으로는 32이어야 한다.
다시 도 1a 및 도 1b를 참조하면, ENMEAS 상의 신호가 LOW로부터 HIGH로 전환될 때, RESETB 및 ENRO 둘 모두에서의 신호들이 HIGH로 진행한다. 이러한 시점에, 카운터들(124, 126)은 링 발진기(122)와 마찬가지로 둘 모두가 인에이블된다. 도 6에 예시된 바와 같이, 출력(CKRO)에서의 신호는 출력(CKOP)에서의 신호의 주기에 걸쳐 랜덤 워크를 구현한다. 카운터(122)는 N[3:0]에 의해 설정된 임계치에 이르기까지 출력(CKRO)의 각각의 상승 에지 상에서 증분되며; 총 카운트는 23+[3:0]이다. 예를 들어, N=9에 대하여, 카운터(126)는 8192까지 카운트하며, 이러한 시점에 ENRO가 LOW로 진행한다. 카운터(124) 출력(CKOP)에서의 신호는 HIGH이다. 도 6에 예시된 바와 같이, 33/67의 입력 듀티 사이클 왜곡(duty cycle distortion; DCD)을 가지면, 공통 모드가 인버터 임계치에 대해 0.1 V만큼 시프트될 때 COUNTHIGH의 예상되는 값 = 2/3 (8192) = 2731이다.
이러한 예에 대하여 COUNTHIGH와 COUNTLOW 사이의 차이는 2731이며, 이는 톱니파가 VDD - 0.1V에서의 낮은 임계치와 VDD + 0.1V에서의 높은 임계치 사이에서 이것의 주기의 약 1/3을 소비한다는 것을 의미한다.
도 7은 전류 스위칭 인버터들(INV0, INV1)의 동작을 예시한다. 도 7에 도시된 바와 같이, 노드(CKREF)에서의 전압이 HIGH일 때, 노드(OUTIN)에서의 전류는 -IB이며, 노드(OUTIP)에서의 전류는 +IB이다. 반대로, 노드(CKREF)에서의 전압이 LOW일 때, 노드(OUTIN)에서의 전류는 +IB이며, 노드(OUTIN)에서의 전류는 -IB이다.
본원에서 설명되는 아키텍처의 이득들 중 하나는, 고 해상도 D/A 컨버터가 요구되지 않는다는 점이다. 도 8은 D/A 컨버터(116)(도 1a 및 도 1b)를 구현하기 위해 사용될 수 있는 예시적인 D/A 컨버터(900)를 예시한다. 도 8에 예시된 바와 같이, D/A 컨버터(900)는 단지 몇몇 레벨들만을 가지며, IB를 결정하기 위해 사용되는 임계치는 (│COUNTHIGH - COUNTLOW│)에 대한 목표에 의해 설정된다. 특정 실시예들에 있어서, D/A 컨버터(900)는 전원 공급장치로부터 파생되는 전압 기준을 가지고 자체-바이어싱될 수 있다.
본원에서 설명되는 실시예들에 따르면, IB에 대해 2진 탐색을 수행하는 알고리즘은 슬루 레이트를 교정하기 위해 사용되며, 여기에서 제어 워드는 부호가 없는 정수 ibslewfs[5:0]이다. 로우(low)로부터 하이로 또는 하이로부터 로우로 IB를 스윕(sweep)하는 것과 같은 다른 탐색 기법들이 2진 탐색에 대한 대안들로서 구현될 수 있다.
일 실시예에 있어서, 헤드룸과 위상 잡음을 밸런싱하기 위한 최소 목표 VSWING은 0.6VDD이다. 이것의 기준이 공급부인 D/A 컨버터는 VLOW=0.4VDD 및 VHIGH=0.6VDD을 설정한다. 측정 당 링 발진기 주기들의 수는 M=23+[3:0]이다. VSWING이 0.6VDD일 때, COUNTHIGH와 COUNTLOW 사이의 차이는 COUNTTHRESH=M/3이어야 한다. 출력(OUTN) 상의 스윙이 너무 낮은 경우, │COUNTHIGH - COUNTLOW│ > COUNTTHRESH이다. D/A 출력 전압들과 인버터 임계치 사이의 오프셋들은 COUNTLOW 및 COUNTHIGH가 개별적으로 M/3로부터 벗어나게끔 할 것이다. 그러나, 이들의 차이는 이러한 불일치를 제거한다. 알고리즘의 일 실시예를 구현하기 위한 예시적인 의사-코드는 다음과 같다:
Figure pat00002
예시적인 시스템들 및 디바이스들
회로(100)는, CIPI에서 슬루 레이트의 분배 측정이 바람직할 수 있는 임의의 전자 디바이스 또는 시스템 내에 구현될 수 있다. 이러한 디바이스들/시스템들의 일부 예들이 도 10 내지 도 12에 도시된다.
일부 실시예들에 있어서, 회로(100)는 라디오 시스템 내에 구현될 수 있다. 라디오 시스템들은, 약 3 킬로헤르츠(kHz) 내지 300 기가헤르츠(GHz)의 RF 범위 내에서 전자기파의 형태로 신호들을 송신하고 수신하는 시스템들이다. 라디오 시스템들은 항공기, 자동차 및 산업용 레이더, 셀룰러 기술, Wi-Fi 및 다른 근거리 통신 기술들, 및 군사용 애플리케이션들과 같은 무수한 상이한 애플리케이션들에서 사용될 수 있다. 일 예가 도 9에 도시되며, 이는, RF 트랜시버(1010), 및 예를 들어, JESD에 의해 지원되는 고속 직렬 인터페이스를 사용하여 RF 트랜시버(1010)에 결합되는 기저대역 IC(baseband IC; BBIC)(1020)를 포함하는 전자 디바이스(1000)의 개략적인 예시를 제공한다. 일부 실시예들에 있어서, 회로(100)의 부분들은 디바이스 클럭 회로부 컴포넌트(1012) 내에 구현될 수 있으며, 반면 회로(100)의 다른 부분들은 JESD(1014) 내에 구현될 수 있다. 다른 실시예들에 있어서, 회로(100)의 다양한 부분들은 전자 디바이스(1000)의 다른 부분들 내에 포함될 수 있다.
도 10은, 본원에서 개시되는 일부 실시예들 중 임의의 실시예에 따른, CIPI에서 슬루 레이트를 측정하도록 구성된 하나 이상의 시스템들을 포함할 수 있는 예시적인 시스템(2100)의 블록도이다. 예를 들어, 시스템(2100)의 컴포넌트들 중 임의의 적절한 하나의 컴포넌트는 본원에서 개시된 바와 같은 회로(100) 및/또는 디바이스(1000) 중 하나 이상을 포함할 수 있다. 다수의 컴포넌트들이 시스템(2100) 내에 포함되는 것으로 도 10에 예시되지만, 이러한 컴포넌트들 중 임의의 하나 이상의 컴포넌트가 애플리케이션에 따라서 생략되거나 또는 중복될 수 있다. 일부 실시예들에 있어서, 시스템(2100) 내에 포함된 컴포넌트들 중 일부 또는 전부는 하나 이상의 마더보드들에 부착될 수 있다. 일부 실시예들에 있어서, 이러한 컴포넌트들 중 일부 또는 전부는 단일 시스템-온-칩(system-on-a-chip; SoC) 다이(die) 상에 제조된다.
추가적으로, 다양한 실시예들에 있어서, 시스템(2100)은 도 10에 예시된 컴포넌트들 중 하나 이상을 포함하지 않을 수 있지만, 시스템(2100)은 하나 이상의 컴포넌트들에 결합하기 위한 인터페이스 회로부를 포함할 수 있다. 예를 들어, 시스템(2100)은 디스플레이 디바이스(2106)을 포함하지 않을 수 있지만, 디스플레이 디바이스(2106)가 결합될 수 있는 디스플레이 디바이스 인터페이스 회로부(예를 들어, 커넥터 및 드라이버 회로부)를 포함할 수 있다. 예들의 다른 세트에 있어서, 시스템(2100)은 오디오 입력 디바이스(2118) 또는 오디오 출력 디바이스(2108)를 포함하지 않을 수 있지만, 오디오 입력 디바이스(2118) 또는 오디오 출력 디바이스(2108)가 결합될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로부(예를 들어, 커넥터들 및 지원 회로부)를 포함할 수 있다.
시스템(2100)은 프로세싱 디바이스(2102)(예를 들어, 하나 이상의 프로세싱 디바이스들)를 포함할 수 있다. 본원에서 사용되는 용어 "프로세싱 디바이스" 또는 "프로세서"는, 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하는 임의의 디바이스 또는 디바이스의 부분을 나타낼 수 있다. 프로세싱 디바이스(2102)는, 하나 이상의 디지털 신호 프로세서(digital signal processor; DSP)들, 애플리케이션-특정 집적 회로(application-specific integrated circuit; ASIC), 중앙 프로세싱 유닛(central processing unit; CPU)들, 그래픽 프로세싱 유닛(graphics processing unit; GPU)들, 암호프로세서들(하드웨어 내에서 암호 알고리즘들을 실행하는 특수 프로세서들), 서버 프로세서들, 또는 임의의 다른 적절한 프로세싱 디바이스들을 포함할 수 있다. 시스템(2100)은, 그 자체가 휘발성 메모리(예를 들어, 동적 RAM(DRAM)), 비휘발성 메모리(예를 들어, 판독-전용 메모리(ROM)), 플래시 메모리, 반도체 메모리, 및/도는 하드 드라이버를 포함할 수 있는, 메모리(2104)를 포함할 수 있다. 일부 실시예들에 있어서, 메모리(2104)는, 프로세싱 디바이스(2102)와 다이를 공유하는 메모리를 포함할 수 있다. 이러한 메모리는 캐시 메모리로 사용될 수 있으며, 내장 DRAM(eDRAM) 또는 스핀 전달 토크 자기 RAM(spin transfer torque magnetic RAM; STT-MRAM)을 포함할 수 있다.
일부 실시예들에 있어서, 시스템(2100)은 통신 칩(2112)(예를 들어, 하나 이상의 통신 칩들)을 포함할 수 있다. 예를 들어, 통신 칩(2112)은 시스템(2100)으로의 그리고 이로부터의 데이터의 전송을 위한 무선 통신들을 관리하도록 구성될 수 있다. 용어 "무선" 및 이의 파생어들은, 비고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들, 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않음을 암시하지 않지만, 일부 실시예들에서는 이들이 그렇지 않을 수 있다.
통신 칩(2112)은, 비제한적으로, Wi-Fi(IEEE 802.11 패밀리), IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 수정), 임의의 수정들, 업데이트들 및/또는 개정들(예를 들어, 진보된 LTE 프로젝트, 울트라-모바일 광대역(ultra-mobile broadband; UMB) 프로젝트("3GPP2"로도 지칭됨), 등)과 함께 롱-텀 에볼루션(Long-Term Evolution; LTE) 프로젝트를 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 광대역 무선 액세스(Broadband Wireless Access; BWA) 네트워크들은 일반적으로 Worldwide Interoperability for Microwave Access의 약어인 WiMAX로서 지칭되며, 이는 IEEE 802.16 표준들에 대한 적합성 및 상호 운용성 테스트들을 통과한 제품들에 대한 인증 마크이다. 통신 칩(2112)은, 모바일 통신을 위한 전역 시스템(Global System for Mobile Communication; GSM), 일반 패킷 라디오 서비스(General Packet Radio Service; GPRS), 범용 이동 통신 시스템(Universal Mobile Telecommunications System; UMTS), 고속 패킷 액세스(High Speed Packet Access; HSPA), 진화된 HSPA(Evolved HSPA; E-HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(2112)은 GSM 에볼루션에 대한 향상된 데이터(Enhanced Data for GSM Evolution; EDGE), GSM EDGE 라디오 액세스 네트워크(GSM EDGE Radio Access Network; GERAN), 범용 지상파 라디오 액세스 네트워크(Universal Terrestrial Radio Access Network; UTRAN), 또는 진화된 UTRAN(Evolved UTRAN; E-UTRAN)에 따라 동작할 수 있다. 통신 칩(2112)은, 코드 분할 다중 액세스(Code Division Multiple Access; CDMA), 시간 분할 다중 액세스(Time Division Multiple Access; TDMA), 디지털 향상 코드리스 통신(Digital Enhanced Cordless Telecommunications; DECT), 에볼루션-데이터 최적화(Evolution-Data Optimized; EV-DO), 및 이의 파생물들뿐만 아니라, 3G,　4G,　5G, 및 그 이후로서 설계된 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(2112)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다. 시스템(2100)은 (AM 또는 FM 라디오 송신들과 같은) 다른 무선 통신들을 수신하거나 및/또는 무선 통신들을 용이하게 하기 위한 안테나(2122)를 포함할 수 있다.
일부 실시예들에 있어서, 통신 칩(2112)은, 전기적, 광학적, 또는 임의의 다른 적절한 통신 프로토콜들(예를 들어, 이더넷)과 같은 유선 통신들을 관리할 수 있다. 이상에서 언급된 바와 같이, 통신 칩(2112)은 다수의 통신 칩들을 포함할 수 있다. 예를 들어, 제 1 통신 칩(2112)은 Wi-Fi 또는 블루투스와 같이 더 짧은 범위의 무선 통신들에 전용될 수 있으며, 제 2 통신 칩(2112)은 위성 항법 시스템(global positioning system; GPS), EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 또는 다른 것들과 같은 더 긴 범위의 무선 통신들에 전용될 수 있다. 일부 실시예들에 있어서, 제 1 통신 칩(2112)은 무선 통신에 전용될 수 있으며, 제 2 통신 칩(2112)은 유선 통신에 전용될 수 있다.
시스템(2100)은 배터리/전력 회로부(2114)를 포함할 수 있다. 배터리/전력 회로부(2114)는, 시스템(2100)의 컴포넌트들을 시스템(2100)과 별개의 에너지 소스(예를 들어, AC 라인 전력)에 결합하기 위한 회로부 및/또는 하나 이상의 에너지 저장 디바이스들(예를 들어, 배터리들 또는 커패시터들)을 포함할 수 있다.
시스템(2100)은 디스플레이 디바이스(2106)(또는 이상에서 논의된 바와 같은 대응하는 인터페이스 회로부)를 포함할 수 있다. 디스플레이 디바이스(2106)는 임의의 시각적 표시기들, 예컨대 헤드-업(heads-up) 디스플레이 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이 액정 디스플레이(liquid crystal display; LCD), 발광 다이오드 디스플레이 또는 평면 패널 디스플레이를 포함할 수 있다.
시스템(2100)은 오디오 출력 디바이스(2108)(또는 이상에서 논의된 바와 같은 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 출력 디바이스(2108)는, 스피커들, 헤드셋들, 또는 이어폰들과 같은 가청 표시자를 생성하는 임의의 디바이스를 포함할 수 있다.
시스템(2100)은 오디오 입력 디바이스(2118)(또는 이상에서 논의된 바와 같은 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 입력 디바이스(2118)는, 마이크, 마이크 어레이, 또는 디지털 악기(예를 들어, 악기 디지털 인터페이스(musical instrument digital interface; MIDI) 출력을 갖는 악기들)과 같은 사운드를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
시스템(2100)은 GPS 디바이스(2116)(또는 이상에서 논의된 바와 같은 대응하는 인터페이스 회로부)를 포함할 수 있다. GPS 디바이스(2116)는, 당업계에서 알려진 바와 같은, 위성-기반 시스템일 수 있으며 시스템(2100)의 위치를 수신할 수 있다.
시스템(2100)은 다른 출력 디바이스(2110)(또는 이상에서 논의된 바와 같은 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 출력 디바이스(2110)의 예들은, 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스들로 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 추가적인 저장 디바이스를 포함할 수 있다.
시스템(2100)은 다른 입력 디바이스(2120)(또는 이상에서 논의된 바와 같은 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 입력 디바이스(2120)의 예들은, 가속도계, 자이로스코프, 컴퍼스, 이미지 캡처 디바이스, 키보드, 커서 제어 디바이스 예컨대 마우스, 스타일러스, 터치패드, 바코드 리더, 빠른 응답(Quick Response; QR) 코드, 리더, 임의의 센서, 또는 라디오 주파수 식별(radio frequency identification; RFID) 리더를 포함할 수 있다.
시스템(2100)은 임의의 희망되는 폼 팩터(form factor), 예컨대 핸드헬드 또는 모바일 전기 디바이스(예를 들어, 휴대폰, 스마트 폰, 모바일 인터넷 디바이스, 뮤직 플레이어, 태블릿 컴퓨터, 랩탑 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, 개인용 디지털 보조기기(personal digital assistant; PDA), 울트라-모바일 개인용 컴퓨터, 등), 데스크탑 전기 디바이스, 서버 디바이스 또는 다른 네트워크형 컴퓨팅 컴포넌트, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, 또는 착용형 전기 디바이스를 가질 수 있다. 일부 실시예들에 있어서, 시스템(2100)은, 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
도 11은, 본원에서 개시된 실시예들 중 임의의 실시예에 따른 CIPI에서 슬루 레이트 측정을 제공하도록 구성된 하나 이상의 시스템들과 함께 하나 이상의 컴포넌트들을 포함할 수 있는 예시적인 RF 디바이스(2200)의 블록도이다. 예를 들어, RF 디바이스(2200)의 컴포넌트들 중 임의의 적절한 컴포넌트들은 본원에서 개시된 실시예들 중 임의의 실시예에 따른 CIPI에서 슬루 레이트 측정을 제공하도록 구성된 적어도 하나의 시스템 또는 이의 부분을 포함하는 다이를 포함할 수 있다. 일부 실시예들에 있어서, RF 디바이스(2200)는 도 10을 참조하여 설명된 것과 같은 시스템(2100)의 임의의 컴포넌트들 내에 포함될 수 있거나 또는, 시스템(2100)의 컴포넌트들 중 임의의 컴포넌트에 결합될 수 있으며, 예를 들어, 시스템(2100)의 메모리(2104)에 및/또는 프로세싱 디바이스(2102)에 결합될 수 있다. 또 다른 실시예들에 있어서, RF 디바이스(2200)는, 비제한적으로, 도 10에 도시된 배터리/전력 회로(2114), 메모리(2104), 및 다양한 입력 및 출력 디바이스들과 같은 도 10을 참조하여 설명된 컴포넌트들 중 임의의 컴포넌트를 더 포함할 수 있다.
일반적으로, RF 디바이스(2200)는, 약 3 킬로헤르츠(kHz) 내지 300 기가헤르츠(GHz)의 RF 범위 내에서 전자기파의 형태로 신호들의 무선 송신 및/또는 수신을 지원할 수 있는 임의의 디바이스 또는 시스템일 수 있다. 일부 실시예들에 있어서, RF 디바이스(2200)는, 예들 들어, GSM, WCDMA, 또는 LTE와 같은 임의의 적절한 셀룰러 무선 통신들의 기지국(base station; BS) 또는 사용자 단말(user equipment; UE) 디바이스에서 무선 통신을 위해 사용될 수 있다. 추가적인 예에 있어서, RF 디바이스(2200)는, 예를 들어, 5 세대(5G) 무선과 같은 밀리미터-파 무선 기술(즉, 예를 들어, 약 5 내지 15 밀리미터 사이의 범위 내의 파장들에 대응하는 약 20 내지 60 GHz 범위 내의 주파수들을 갖는 고-주파수/단파장 스펙트럼)의 BS 또는 UE 디바이스로서 또는 그 내부에서 사용될 수 있다. 또 다른 예에 있어서, RF 디바이스(2200)는, 예를 들어, Wi-Fi-가능형 디바이스 예컨대 데스크탑, 랩탑, 비디오 게임 콘솔, 스마트 폰, 태블릿, 스마트 TV, 디지털 오디오 플레이어, 차, 프린터, 등에서 Wi-Fi 기술(예를 들어, 약 5 cm의 파장에 대응하는 5.8 GHz 스펙트럼의 주파수 대역 또는 약 12 cm의 파장에 대응하는 2.4 GHz의 주파수 대역)을 사용하는 무선 통신을 위해 사용될 수 있다. 일부 구현예들에 있어서, Wi-Fi-가능형 디바이스는, 예를 들어, 다른 노드들, 예를 들어, 스마트 센서와 통신하도록 구성된 스마트 시스템 내의 노드일 수 있다. 또 다른 예에 있어서, RF 디바이스(2200)는 블루투스 기술(예를 들어, 약 12 cm의 파장에 대응하는 약 2.4 내지 약 2.485 GHz의 주파수 대역)을 사용하는 무선 통신을 위해 사용될 수 있다. 다른 실시예들에 있어서, RF 디바이스(2200)는, 예를 들어, 자동차 레이더 시스템에서 또는 자기-공명 촬영(magneto-resonance imaging; MRI)과 같은 의료 애플리케이션들에서 통신이 아닌 목적들을 위해 RF 신호들을 송신하거나 및/또는 수신하기 위해 사용될 수 있다.
다양한 실시예들에 있어서, RF 디바이스(2200)는 셀룰러 네트워크들에서 사용될 수 있는 주파수 할당들의 주파수 분할 듀플렉스(frequency division duplex; FDD) 및 시간-영역 듀플렉스(time-domain duplex; TDD) 변형들 내에 포함될 수 있다. FDD 시스템에서, 업링크(즉, UE 디바이스들로부터 BS로 송신되는 RF 신호들) 및 다운링크(즉, BS로부터 UE 디바이스들로 송신되는 RF 신호들)는 동시에 별개의 주파수 대역들을 사용할 수 있다. TDD 시스템에서, 업링크 및 다운링크는 동일한 주파수를 상이한 시간들에서 사용할 수 있다.
다수의 컴포넌트들이 시스템(2200) 내에 포함되는 것으로 도 11에 예시되지만, 이러한 컴포넌트들 중 임의의 하나 이상의 컴포넌트가 애플리케이션에 따라서 생략되거나 또는 중복될 수 있다. 예를 들어, 일부 실시예들에 있어서, RF 디바이스(2200)는 RF 신호들의 무선 송신 및 수신 둘 모두를 지원하는 RF 디바이스(예를 들어, RF 트랜시버)일 수 있으며, 이러한 경우에 이는 본원에서 송신(TX) 경로로 지칭되는 것의 컴포넌트들 및 본원에서 수신(RX) 경로로서 지칭되는 것의 컴포넌트들 둘 모두를 포함할 수 있다. 그러나, 다른 실시예들에 있어서, RF 디바이스(2200)는 오직 무선 수신만을 지원하는 RF 디바이스(예를 들어, RF 수신기)일 수 있으며, 이러한 경우에 이는 RF 경로의 컴포넌트들을 포함하지만 TX 경로의 컴포넌트들을 포함하지 않을 수 있거나; 또는 RF 디바이스(2200)는 오직 무선 송신만을 지원하는 RF 디바이스(예를 들어, RF 송신기)일 수 있으며, 이러한 경우에 이는 TX 경로의 컴포넌트들을 포함하지만 RX 경로의 컴포넌트를 포함하지 않을 수 있다.
일부 실시예들에 있어서, RF 디바이스(2200) 내에 포함된 컴포넌트들 중 일부 또는 전부는 하나 이상의 마더보드들에 부착될 수 있다. 일부 실시예들에 있어서, 이러한 컴포넌트들 중 일부 또는 전부는 단일 SoC 다이 상에 제조된다.
추가적으로, 다양한 실시예들에 있어서, RF 디바이스(2200)는 도 11에 예시된 컴포넌트들 중 하나 이상을 포함하지 않을 수 있지만, RF 디바이스(2200)는 하나 이상의 컴포넌트들에 결합하기 위한 인터페이스 회로부를 포함할 수 있다. 예를 들어, RF 디바이스(2200)는 안테나(2202)를 포함하지 않을 수 있지만, 안테나(2202)가 결합될 수 있는 안테나 인터페이스 회로부(예를 들어, 정합 회로부, 커넥터 및 드라이버 회로부)를 포함할 수 있다. 예들의 다른 세트에 있어서, RF 디바이스(2200)는 디지털 프로세싱 유닛(2208) 또는 로컬 발진기(2206)를 포함하지 않을 수 있지만, 디지털 프로세싱 유닛(2208) 또는 로컬 발진기(2206)가 결합될 수 있는 디바이스 인터페이스 회로부(예를 들어, 커넥터들 및 지원 회로부)를 포함할 수 있다.
도 11에 도시된 바와 같이, RF 디바이스(2200)는 안테나(2202), 듀플렉서(2204), 로컬 발진기(2206), 디지털 프로세싱 유닛(2208)을 포함할 수 있다. 도 11에 또한 도시된 바와 같이, RF 디바이스(2200)는, RF 경로 증폭기(2212), RF 경로 사전-믹스 필터(2214), RF 경로 믹서(2216), RF 경로 사후-믹스 필터(2218), 및 ADC(2220)를 포함할 수 있는 RX 경로를 포함할 수 있다. 도 11에 추가로 도시된 바와 같이, RF 디바이스(2200)는, TX 경로 증폭기(2222), TX 경로 사후-믹스 필터(2224), TX 경로 믹서(2226), TX 경로 사후-믹스 필터(2228), DAC(2230)를 포함할 수 있는 TX 경로를 포함할 수 있다. 또한 추가로, RF 디바이스(2200)는 임피던스 튜너(2232), RF 스위치(2234), 및 제어 로직(2236)을 더 포함할 수 있다. 다양한 실시예들에 있어서, RF 디바이스(2200)는 도 11에 도시된 컴포넌트들 중 임의의 것의 다수의 인스턴스(instance)들을 포함할 수 있다. 일부 실시예들에 있어서, RF 경로 증폭기(2212), TX 경로 증폭기(2222), 듀플렉서(2204), 및 RF 스위치(2234)는 RF 디바이스(2200)의 RF 프런트-엔드(front-end; FE)를 형성하는 것으로 또는 이의 부분인 것으로 간주될 수 있다. 일부 실시예들에 있어서, RF 경로 증폭기(2212), TX 경로 증폭기(2222), 듀플렉서(2204), 및 RF 스위치(2234)는 RF 디바이스(2200)의 RF FE를 형성하는 것으로 또는 이의 부분인 것으로 간주될 수 있다. 일부 실시예들에 있어서, RF 경로 믹서(2216) 및 TX 경로 믹서(2226)(아마도 도 11에 도시된 그들의 연관된 사전-믹스 및 사후-믹스 필터들을 가짐)는 RF 디바이스(2200)의 RF 트랜시버(또는 RX 경로 또는 TX 경로 컴포넌트들만이 각기 RF 디바이스(2200) 내에 포함되는 경우, RF 수신기 또는 RF 송신기)를 형성하는 것으로 또는 이의 부분인 것으로 간주될 수 있다. 일부 실시예들에 있어서, RF 디바이스(2200)는, 제어 로직(2236), 예를 들어, RF FE 제어 인터페이스로 도 11에 도시된 하나 이상의 제어 로직 엘리먼트들/회로들을 더 포함할 수 있다. 일부 실시예들에 있어서, 제어 로직(2236)은, RF 디바이스(2200)의 임의의 컴포넌트들 내에서, 본원에서 설명된 바와 같은, CIPI에서 슬루 레이트 측정을 제공하도록 구성된 시스템들 중 임의의 시스템을 동작시키는 것의 적어도 부분들을 제어하도록 구성될 수 있다. 일부 실시예들에 있어서, 제어 로직(2236)은 RF 디바이스(2200) 내의 다른 제어 기능들, 예를 들어, 복합 RF 시스템 환경의 제어 향상, 엔빌로프(envelope) 추적 기술들의 구현 지원, 소산 전력 감소, 등을 수행하기 위해 사용될 수 있다.
안테나(2202)는 임의의 무선 표준들 또는 프로토콜들, 예를 들어, Wi-Fi, LTE, 또는 GSM뿐만 아니라 3G,　4G,　5G, 및 그 이후로서 설계된 임의의 다른 무선 프로토콜들에 따라 RF 신호들을 무선으로 송신하거나 및/또는 수신하도록 구성될 수 있다. RF 디바이스(2200)가 FDD 트랜시버인 경우, 안테나(2202)는 통신 신호들의 동시 수신 및 송신을 별개로, 즉, 주파수들의 비-중첩 및 비-연속적 대역들에서, 예를 들어, 서로로부터 20 MHz의 분리를 갖는 대역들에서 수행하도록 구성될 수 있다. RF 디바이스(2200)가 TDD 트랜시버인 경우, 안테나(2202)는, TX 및 RX 경로들에 대하여 동일하거나 또는 중첩하는 주파수들의 대역들에서 통신 신호들의 순차적인 수신 및 송신을 위해 구성될 수 있다. 일부 실시예들에 있어서, RF 디바이스(2200)는 다중-대역 RF 디바이스일 수 있으며, 이러한 경우에 안테나(2202)는 별개의 주파수 대역들에서 다수의 RF 컴포넌트들을 갖는 신호의 동시 수신을 위해 구성될 수 있거나 및/또는 별개의 주파수 대역들에서 다수의 RF 컴포넌트들을 갖는 신호들의 동시 송신을 위해 구성될 수 있다. 이러한 실시예들에 있어서, 안테나(2202)는 단일 광대역 안테나 또는 복수의 대역-특정 안테나들(즉, 각각이 주파수들의 특정 대역에서 신호들을 수신하거나 및/또는 송신하도록 구성된 복수의 안테나들)일 수 있다. 다양한 실시예들에 있어서, 안테나(2202)는 복수의 안테나 엘리먼트들, 예를 들어, 위상 안테나 어레이(즉, RF 신호들을 송신하고 수신하기 위해 복수의 안테나 엘리먼트들 및 위상 편이를 사용할 수 있는 통신 시스템 또는 안테나들의 어레이)를 형성하는 복수의 안테나 엘리먼트들을 포함할 수 있다. 단일-안테나 시스템에 비하여, 위상 안테나 어레이는 장점들 예컨대 증가된 이득, 방향성 조향 능력, 및 동시 통신을 제공할 수 있다. 일부 실시예들에 있어서, RF 디바이스(2200)는 안테나 다이버시티(diversity)를 구현하기 위해 2개 이상의 안테나(2202)를 포함할 수 있다. 일부 이러한 실시예들에 있어서, RF 스위치(2234)는 상이한 안테나들 사이에서 전환하기 위해 배치될 수 있다.
안테나(2202)의 출력은 듀플렉서(2204)의 입력에 결합될 수 있다. 듀플렉서(2204)는, 듀플렉서(2204)와 안테나(2202) 사이에서 단일 경로를 통한 양방향 통신을 가능하게 하기 위하여 다수의 신호들을 필터링하도록 구성된 임의의 적절한 컴포넌트일 수 있다. 듀플렉서(2204)는 RF 디바이스(2200)의 RX 경로로 RX 신호들을 제공하고 RF 디바이스(2200)의 TX 경로로부터 TX 신호들을 수신하도록 구성될 수 있다.
RF 디바이스(2200)는, 안테나(2202)에 의해 수신된 RF 신호들의 하향변환 및/또는 안테나(2202)에 의해 송신될 신호들의 상향변환을 위해 사용될 수 있는 로컬 발진기 신호들을 제공하도록 구성된 하나 이상의 로컬 발진기들(2206)을 포함할 수 있다.
RF 디바이스(2200)는, 하나 이상의 프로세싱 디바이스들을 포함할 수 있는 디지털 프로세싱 유닛(2208)을 포함할 수 있다. 일부 실시예들에 있어서, 디지털 프로세싱 유닛(2208)은 도 10에 도시된 프로세싱 디바이스(2102)로서 구현될 수 있으며, 이의 설명은 이상에서 제공된다(디지털 프로세싱 유닛(2208)으로서 사용될 때, 프로세싱 디바이스(2102)는, 필수적인 것은 아니지만, 본원에서 설명된 바와 같은 CIPI에서 슬루 레이트 측정을 제공하도록 구성된 시스템들 중 임의의 시스템을 구현할 수 있다). 디지털 프로세싱 유닛(2208)은 RX 및/또는 TX 신호들의 디지털 프로세싱과 관련된 다양한 기능들을 수행하도록 구성될 수 있다. 이러한 기능들의 예들은, 비제한적으로, 데시메이션(decimation)/다운샘플링, 오류 정정, 디지털 하향변환 또는 상향변환, DC 오프셋 소거, 자동 이득 조정, 등을 포함한다. 도 11에 도시되지는 않았지만, 일부 실시예들에 있어서, RF 디바이스(2200)는, 디지털 프로세싱 유닛(2208)과 함께 동작하도록 구성된 메모리 디바이스, 예를 들어, 도 10을 참조하여 설명된 바와 같은 메모리 디바이스(2104)를 더 포함할 수 있다. RF 디바이스(2200) 내에서 사용되거나 또는 이에 결합될 때, 메모리 디바이스(2104)는, 필수적인 것은 아니지만, 본원에서 설명된 바와 같은, CIPI에서 슬루 레이트 측정을 제공하도록 구성된 시스템들 중 임의의 시스템을 구현할 수 있다.
RF 디바이스(2200) 내에 포함될 수 있는 RX 경로의 세부사항으로 돌아가면, RX 경로 증폭기(2212)는 저-잡음 증폭기(low-noise amplifier; LNA)를 포함할 수 있다. RX 경로 증폭기(2212)의 입력은, 예를 들어, 듀플렉서(2204)를 통해 안테나(2202)의 안테나 포트(미도시)에 결합될 수 있다. RX 경로 증폭기(2212)는 안테나(2202)에 의해 수신된 RF 신호들을 증폭할 수 있다.
RX 경로 증폭기(2212)의 출력은, RX 경로 증폭기(2212)에 의해 증폭된 수신된 RF 신호들을 필터링하도록 구성된 고조파 또는 대역-통과(예를 들어, 저역-통과) 필터일 수 있는 RX 경로 사전-믹스 필터(2214)의 입력에 결합될 수 있다.
RX 경로 사전-믹스 필터(2214)의 출력은 하향컨버터로도 지칭되는 RX 경로 믹서(2216)의 입력에 결합될 수 있다. RX 경로 믹서(2216)는 2개의 입력들 및 하나의 출력을 포함할 수 있다. 제 1 입력은, 안테나(2202)에 의해 수신된 신호들을 나타내는 전류 신호들일 수 있는 RX 신호들을 수신하도록 구성될 수 있다(예를 들어, 제 1 입력은 RX 경로 사전-믹스 필터(2214)의 출력을 수신할 수 있다). 제 2 입력은 로컬 발진기들(2206) 중 하나로부터 로컬 발진기 신호들을 수신하도록 구성될 수 있다. 그러면, RX 경로 믹서(2216)는 RX 경로 믹서(2216)의 출력에서 제공되는 하향변환된 RX 신호를 생성하기 위해 그것의 2개의 입력들에서 수신된 신호들을 믹스할 수 있다. 본원에서 사용되는 하향변환은 더 낮은 주파수의 신호를 생성하기 위해 로컬 발진기 신호와 수신된 RF 신호를 믹싱하는 프로세스를 지칭한다. 특히, TX 경로 믹서(예를 들어, 하향변환기)(2216)는, 2개의 입력 주파수들이 2개의 입력 포트들에서 제공될 때 출력 포트에서 합계 및/또는 차분 주파수를 생성하도록 구성될 수 있다. 일부 실시예들에 있어서, RF 디바이스(2200)는, 호모다인, 싱크로다인, 또는 제로-IF 수신기로도 알려진 직접-변환 수신기(direct-conversion receiver; DCR)을 구현할 수 있으며, 이러한 경우에 RX 경로 믹서(2216)는 그들의 주파수가 라디오 신호의 반송파 주파수와 동일하거나 또는 이에 매우 가까운 로컬 발진기 신호들을 사용하여 인입(incoming) 라디오 신호들을 복조하도록 구성될 수 있다. 다른 실시예들에 있어서, RF 디바이스(2200)는 중간 주파수(intermediate frequency; IF)로의 하향변환을 사용할 수 있다. IF들은 수퍼헤테로다인 라디오 수신기들에서 사용될 수 있으며, 여기에서 수신된 RF 신호들은, 수신된 신호 내의 정보의 최종 검출이 이루어지기 이전에 IF로 편이된다. IF로의 변환은 몇몇 이유들 때문에 유용할 수 있다. 예를 들어, 필터들의 몇몇 스테이지들의 사용될 때, 이들은 모두 고정 주파수로 설정될 수 있으며, 이는 이들을 구축하고 튜닝하는 것을 더 용이하게 만든다. 일부 실시예들에 있어서, RF 경로 믹서(2216)는 IF 변환의 이러한 몇몇 스테이지들을 포함할 수 있다.
단일 RX 경로 믹서(2216)가 도 11의 RX 경로에 도시되지만, 일부 실시예들에 있어서, RX 경로 믹서(2216)는 직교 하향컨버터로서 구현될 수 있으며, 이러한 경우에 이것은 제 1 RX 경로 믹서 및 제 2 RX 경로 믹서를 포함할 것이다. 제 1 RX 경로 믹서는, 안테나(2202)에 의해 수신된 RX 신호 및 로컬 발진기(2206)에 의해 제공된 로컬 발진기 신호의 동-위상(in-phase) 컴포넌트를 믹스함으로써 동-위상 (I) 하향변환 RX 신호를 생성하기 위하여 하향변환을 수행하도록 구성될 수 있다. 제 2 RX 경로 믹서는, 안테나(2202)에 의해 수신된 RX 신호 및 로컬 발진기(2206)에 의해 제공된 로컬 발진기 신호의 직교 컴포넌트를 믹스함으로써 직교 (Q) 하향변환 RX 신호를 생성하기 위하여 하향변환을 수행하도록 구성될 수 있다(직교 컴포넌트는, 로컬 발진기 신호의 동-위상 컴포넌트로부터 90 도만큼 오프셋된 컴포넌트이다). 제 1 RX 경로 믹서의 출력은 I-신호 경로로 제공될 수 있으며, 제 2 RX 경로 믹서의 출력은 I-신호 경로와 실질적으로 90 도 벗어나는 위상일 수 있는 Q-경로에 제공될 수 있다.
RX 경로 믹서(2216)의 출력은, 선택적으로, 저역-통과 필터들일 수 있는 RX 경로 사후-믹스 필터(2218)에 결합될 수 있다. RX 경로 믹서(2216)가 이상에서 설명된 바와 같이 제 1 및 제 2 믹서들을 구현하는 직교 믹서인 경우, 제 1 및 제 2 믹서들의 출력들에서 제공되는 동-위상 및 직교 컴포넌트들은 각기 필터(2218) 내에 포함된 개별적인 각각의 제 1 및 제 2 RX 경로 사후-믹스 필터들에 결합될 수 있다.
ADC(2220)는 아날로그 대 디지털 영역으로부터 RX 경로 믹서(2216)로부터의 믹스된 RX 신호들을 변환하도록 구성될 수 있다. ADC(2220)는, 동-위상 및 직교 컴포넌트들 내의 분리된 하향변환된 RX 경로 신호들을 디지털화하도록 구성된, 2개의 ADC들을 포함할 수 있는, RX 경로 직교 믹서(2216)와 유사한 직교 ADC일 수 있다. ADC(2220)의 출력은, RX 신호들 내에 인코딩된 정보가 추출될 수 있도록 RX 신호들의 디지털 프로세싱과 관련된 다양한 기능들을 수행하도록 구성된 디지털 프로세싱 유닛(2208)에 제공될 수 있다.
RF 디바이스(2200) 내에 포함될 수 있는 TX 경로의 세부사항들로 돌아오면, 안테나(2202)에 의해 이후에 송신될 디지털 신호(TX 신호)는 디지털 프로세싱 유닛(2208)으로부터 DAC(2230)로 제공될 수 있다. ADC(2220)와 유사하게, DAC(2230)는, 디지털 I- 및 Q-경로 TX 신호 컴포넌트를 각기 아날로그 형태로 변환하도록 구성된 2개의 DAC들을 포함할 수 있다.
선택적으로, DAC(2230)의 출력은, DAC(2230)에 의해 출력된 아날로그 TX 신호들로부터 희망되는 대역 외부의 신호 컴포넌트들을 필터링하도록 구성된 대역-통과(예를 들어, 저역-통과) 필터(또는 직교 프로세싱의 경우에, 대역-통과, 예를 들어, 저역-통과 필터들의 쌍)일 수 있는 TX 경로 사전-믹스 필터(2228)에 결합될 수 있다. 그런 다음, 디지털 TX 신호들은 상향컨버터로도 지칭될 수 있는 TX 경로 믹서(2226)에 제공될 수 있다. RX 경로 믹서(2216)와 유사하게, TX 경로 믹서(2226)는 동-위상 및 직교 컴포넌트 믹싱을 위한 TX 경로 믹서들의 쌍을 포함할 수 있다. RX 경로 내에 포함될 수 있는 제 1 및 제 2 RX 경로 믹서들과 유사하게, TX 경로 믹서(2226)의 TX 경로 믹서들의 각각은 2개의 입력들 및 하나의 출력을 포함할 수 있다. 제 1 입력은, 송신될 RF 신호들을 생성하기 위해 상향변환될, 개별적인 DAC(2230)에 의해 아날로그 형태로 변환된 TX 신호 컴포넌트들을 수신할 수 있다. 제 1 TX 경로 믹서는, 로컬 발진기(2206)로부터 제공된 TX 경로 로컬 발진기 신호의 동-위상 컴포넌트와 DAC(2230)에 의해 아날로그 형태로 변환된 TX 신호 컴포넌트를 믹스함으로써 동-위상 (I) 상향변환된 신호를 생성할 수 있다(다양한 실시예들에 있어서, 로컬 발진기(2206)는 복수의 상이한 로컬 발진기들을 포함할 수 있거나, 또는 RX 경로 내의 믹서(2216) 및 TX 경로 내의 믹서(2226)에 대하여 상이한 로컬 발진기 주파수들을 제공하도록 구성될 수 있다). 제 2 TX 경로 믹서는, TX 경로 로컬 발진기 신호의 직교 성분과 DAC(2230)에 의해 아날로그 형태로 변환된 TX 신호 컴포넌트를 믹스함으로써 직교 위상 (Q) 상향변환된 신호를 생성할 수 있다. 제 2 TX 경로 믹서의 출력은 실제 RF 신호를 생성하기 위해 제 1 TX 경로 믹서의 출력에 가산될 수 있다. TX 경로 믹서들의 각각의 제 2 입력은 로컬 발진기(2206)에 결합될 수 있다.
선택적으로, RF 디바이스(2200)는, RX 경로 믹서(2226)의 출력을 필터링하도록 구성된 TX 경로 사후-믹스 필터(2224)를 포함할 수 있다.
TX 경로 증폭기(2222)는, 송신을 위해 안테나(2202)로 제공하기 이전에 상향변환된 RF 신호를 증폭하도록 구성된 전력 증폭기(power amplifier; PA)일 수 있다.
다양한 실시예들에 있어서, RX 경로 사전-믹스 필터(2214), RX 경로 사후-믹스 필터(2218), TX 사후-믹서 필터(2224), 및 TX 사전-믹스 필터(2228) 중 임의의 것은 RF 필터들로서 구현될 수 있다. 일부 실시예들에 있어서, RF 필터는 복수의 RF 필터들, 또는 필터 뱅크로서 구현될 수 있다. 필터 뱅크는, 필터 뱅크의 희망되는 필터링 특성들을 달성하기 위하여(즉, 필터 뱅크를 프로그램하기 위하여), 복수의 RF 필터들 중 임의의 하나를 선택적으로 스위칭 온 및 오프하도록(예를 들어, 복수의 RF 필터들 중 임의의 하나를 작동시키도록) 구성된 스위치, 예를 들어, RF 스위치(2234)에 결합될 수 있는 복수의 RF 필터들을 포함할 수 있다. 예를 들어, 이러한 필터 뱅크는, RF 디바이스(2200)가 BS 또는 UE 디바이스이거나 또는 그 안에 포함될 때, 상이한 RF 주파수 범위들 사이에서 전환하기 위해 사용될 수 있다. 다른 예에 있어서, 이러한 필터 뱅크는 상이한 듀플렉스 거리들 상의 TX 누설을 억제하도록 프로그램가능할 수 있다.
임피던스 튜너(2232)는, RF 디바이스(2200) 내의 신호 손실들을 최소화하기 위해 상이한 RF 회로부들의 입력 및 출력 임피던스들을 정합시키도록 구성된 임의의 적절한 회로부를 포함할 수 있다. 예를 들어, 임피던스 튜너(2232)는 안테나 임피던스 튜너를 포함할 수 있다. 안테나(2202)의 임피던스를 튜닝할 수 있는 것은 특히 유익하며, 이는, 안테나의 임피던스가 RF 디바이스(2200)가 있는 환경의 함수이며, 즉, 안테나의 임피던스가, 예를 들어, 안테나가 손에서 유지되는지, 차 루프 상에 위치되는지 등의 여부에 의존하여 변화하기 때문에다.
이상에서 설명된 바와 같이, RF 스위치(2234)는, 예를 들어, RF 디바이스(2200)의 희망되는 거동 및 특성들을 달성하기 위하여, 예를 들어, 도 11에 도시된 컴포넌트들 중 임의의 하나의 복수의 인스턴스들 사이에서 선택적으로 전환하기 위해, 송신 경로들을 통해 고-주파수 신호들을 라우팅하도록 구성된 디바이스일 수 있다. 예를 들어, 일부 실시예들에 있어서, RF 스위치는 상이한 안테나들(2202) 사이에서 전환하기 위해 사용될 수 있다. 다른 실시예들에 있어서, RF 스위치는 (예를 들어, RF 필터들을 선택적으로 스위칭 온 및 오프함으로써) RF 디바이스(2200)의 복수의 RF 필터들 사이에서 전환하기 위해 사용될 수 있다. 전형적으로, RF 시스템은 복수의 이러한 RF 스위치들을 포함할 것이다.
RF 디바이스(2200)는 단순화된 버전을 제공하며, 추가적인 실시예들에 있어서, 도 11에 구체적으로 도시되지 않은 다른 컴포넌트들이 포함될 수 있다. 예를 들어, RF 디바이스(2200)의 RF 경로는 RX 경로 믹서(2216)와 ADCC(2220) 사이에 전류-대-전압 증폭기를 포함할 수 있으며, 이는 하향변환된 신호들을 증폭하고 이를 전압 신호들로 변환하도록 구성될 수 있다. 다른 예에 있어서, RF 디바이스(2200)의 RF 경로는 밸런싱된 신호들을 생성하기 위한 발룬 트랜스포머(balun transformer)를 포함할 수 있다. 또 다른 예에 있어서, RF 디바이스(2200)는 클럭 생성기를 더 포함할 수 있으며, 이는, 예를 들어, 그 후에 ADC(2220), DAC(2230)의 동작을 타이밍하기 위해 사용될 수 있거나 및/또는 RX 경로 또는 TX 경로 내에서 사용될 로컬 발진기 신호들을 생성하기 위해 로컬 발진기(2206)에 의해 또한 사용될 수 있는 상이한 클럭 신호를 생성하기 위하여 기준 클럭 신호를 수신하고 이를 사용하도록 구성된 적절한 PLL을 포함할 수 있다. 본원에서 설명되는 CIPI에서 슬루 레이트 측정을 제공하도록 구성된 하나 이상의 시스템들은, 이러한 컴포넌트들 중 하나 이상의 동작에 대해 CIPI에서 슬루 레이트 측정을 제공하기 위해 포함될 수 있다.
예시적인 데이터 프로세싱 시스템
도 12는, 본 개시의 일부 실시예들에 따른, CIPI에서 슬루 레이트 측정을 제공하도록 구성된 하나 이상의 시스템들의 동작을 제어하도록 구성된 예시적인 데이터 프로세싱 시스템(2300)을 예시하는 블록도를 제공한다. 예를 들어, 데이터 프로세싱 시스템(2300)은 본원에서 설명되는 바와 같은 회로(100) 및/또는 디바이스(1000)의 부분들을 구현하거나 또는 제어하도록 구성될 수 있다. 일부 실시예들에 있어서, 데이터 프로세싱 시스템(2300)은 도 11에 도시된 제어 로직(2236)을 구현하도록 구성될 수 있다.
도 12에 도시된 바와 같이, 데이터 프로세싱 시스템(2300)은, 시스템 버스(2306)를 통해 메모리 엘리먼트들(2304)에 결합되는 적어도 하나의 프로세서(2302), 예를 들어, 하드웨어 프로세서(2302)를 포함할 수 있다. 이와 같이, 데이터 프로세싱 시스템은 메모리 엘리먼트들(2304) 내에 프로그램 코드를 저장할 수 있다. 추가로, 프로세서(2302)는 시스템 버스(2306)를 통해 메모리 엘리먼트들(2304)로부터 액세스된 프로그램 코드를 실행할 수 있다. 일 측면에 있어서, 데이터 프로세싱 시스템은 프로그램 코드를 저장하거나 및/또는 실행하기에 적절한 컴퓨터로서 구현될 수 있다. 그러나, 데이터 프로세싱 시스템(2300)은, 본 개시에서 설명되는 기능들을 수행할 수 있는 프로세서 및 메모리를 포함하는 임의의 시스템의 형태로 구현될 수 있다는 것이 이해되어야 한다.
일부 실시예들에 있어서, 프로세서(2302)는, 본 개시에서 논의된 바와 같은 액티비티(activity)들, 특히 CIPI에서 슬루 레이트 측정을 제공하는 것과 관련된 액티비티들을 수행하기 위하여 소프트웨어 또는 알고리즘을 실행할 수 있다. 프로세서(2302)는, 비제한적인 예로서, 마이크로프로세서, 디지털 신호 프로세서(digital signal processor; DSP), 필드-프로그램가능 게이트 어레이(field-programmable gate array; FPGA), 프로그램가능 로직 어레이(programmable logic array; PLA), 애플리케이션 특정 IC(application specific IC; ASIC), 또는 가상 머신 프로세서를 포함하는, 프로그램가능 로직을 제공하는 하드웨어, 소프트웨어, 또는 펌웨어의 임의의 조합을 포함할 수 있다. 프로세서(2302)는, 예를 들어, 직접-메모리 액세스(direct-memory access; DMA) 구성으로 메모리 엘리먼트(2304)에 통신가능하게 결합될 수 있으며, 그 결과 프로세서(2302)는 메모리 엘리먼트들(2304)로부터 판독하거나 또는 이에 기입할 수 있다.
일반적으로, 메모리 엘리먼트들(2304)은, 이중 데이터 레이트(double data rate; DDR) 랜덤 액세스 메모리(random access memory; RAM), 동기식 RAM(synchronous RAM; SRAM), 동적 RAM(dynamic RAM; DRAM), 플래시, 판독-전용 메모리(read-only memory; ROM), 광학 매체, 가상 메모리 영역들, 자기 또는 테이프 메모리, 또는 임의의 다른 적절한 기술을 포함하는, 임의의 적절한 휘발성 또는 비-휘발성 메모리 기술을 포함할 수 있다. 달리 지정되지 않는 한, 본원에서 논의되는 메모리 엘리먼트들 중 임의의 메모리 엘리먼트는 광범위한 용어 "메모리" 내에 포함되는 것으로 해석되어야 한다. 데이터 프로세싱 시스템(2300)의 컴포넌트들 중 임의의 컴포넌트로 또는 이로부터 전송되거나, 측정되거나, 프로세싱되거나, 또는 추적되는 정보는 임의의 데이터베이스, 레지스터, 제어 리스트, 캐시, 또는 저장 구조체 내에 제공될 수 있으며, 이들의 전부는 임의의 적절한 시간프레임에서 참조될 수 있다. 임의의 이러한 저장 옵션들은 본원에서 사용되는 바와 같은 광범위한 용어 "메모리" 내에 포함될 수 있다. 유사하게, 본원에서 설명되는 잠재적인 프로세싱 엘리먼트들, 모듈들, 및 머신들 중 임의의 것이 광범위한 용어 "프로세서" 내에 포함되는 것으로 해석되어야 한다. 본 도면들에 도시된 엘리먼트들, 예를 들어, 회로(100) 및/또는 디바이스(1000)의 임의의 엘리먼트들의 각각은, 이들이, 예를 들어, 데이터 프로세싱 시스템(2300)과 통신할 수 있도록 네트워크 환경에서 데이터 또는 정보를 수신하거나, 송신하거나 및/또는 달리 통신하기 위한 적절한 인터페이스들을 또한 포함할 수 있다.
특정한 예시적인 구현예들에 있어서, 본원에서 개괄된 바와 같은 CIPI에서 슬루 레이트 측정을 실현하기 위한 메커니즘들은, 예를 들어, 프로세서, 또는 다른 유사한 머신 등에 의해 실행될 소프트웨어(잠재적으로 객체 코드 및 소스 코드를 포함함), DSP 명령어들, ASIC 내에 제공된 내장 로직과 같은 비-일시적인 매체를 포함할 수 있는, 하나 이상의 유형적인 매체 내에 논리적으로 인코딩되어 구현될 수 있다. 이러한 경우들 중 일부에 있어서, 예를 들어, 도 12에 도시된 바와 같은 메모리 엘리먼트들(2304)과 같은 메모리 엘리먼트는 본원에서 설명되는 동작들에 대하여 사용되는 데이터 또는 정보를 저장할 수 있다. 이는, 본원에서 설명되는 액티비티들을 수행하기 위해 실행되는 소프트웨어, 로직, 코드, 또는 프로세서 명령어들을 저장할 수 있는 메모리 엘리먼트들을 포함한다. 프로세서는 본원에서 상세화된 동작들을 달성하기 위하여 데이터 또는 정보와 연관된 임의의 타입의 명령어들을 실행할 수 있다. 일 예에 있어서, 도 12에 도시된 프로세서(2302)와 같은 프로세서는 엘리먼트 또는 아티클(article)(예를 들어, 데이터)을 하나의 상태 또는 어떤 것(thing)으로부터 다른 상태 또는 어떤 것으로 변환할 수 있다. 다른 예에 있어서, 본원에서 개괄되는 액티비티들은 고정 로직 또는 프로그램가능 로직(예를 들어, 프로세서에 의해 실행되는 소프트웨어/컴퓨터 명령어들)을 가지고 구현될 수 있으며, 본원에서 식별되는 엘리먼트들은 어떤 타임의 프로그램가능 프로세서, 프로그램가능 디지털 로직(예를 들어, FPGA, DSP, 소거가능 프로그램가능 판독-적용 메모리(erasable programmable read-only memory; EPROM), 전기적 소거가능 프로그램가능 판독-전용 메모리(electrically erasable programmable read-only memory; EEPROM)) 또는 디지털 로직, 소프트웨어, 코드, 전자 명령어들, 또는 이들의 임의의 조합을 포함하는 ASIC일 수 있다.
메모리 엘리먼트들(2304)은, 예를 들어, 로컬 메모리(2308) 및 하나 이상의 벌크 저장 디바이스들(2310)과 같은 하나 이상의 물리적 메모리 디바이스들을 포함할 수 있다. 로컬 메모리는 프로그램 코드의 실제 실행 동안 일반적으로 사용되는 RAM 또는 다른 비-영구 메모리 디바이스(들)를 나타낼 수 있다. 벌크 저장 디바이스는 하드 드라이브 또는 다른 영구 데이터 저장 디바이스로서 구현될 수 있다. 프로세싱 시스템(2300)은 또한, 실행 동안 프로그램 코드가 벌크 저장 디바이스(2310)로부터 검색되어야 하는 횟수를 감소시키기 위하여 적어도 일부 프로그램 코드의 일시적인 저장을 제공하는 하나 이상의 캐시 메모리들(미도시)을 포함할 수 있다.
도 12에 도시된 바와 같이, 메모리 엘리먼트들(2304)은 애플리케이션(2318)을 저장할 수 있다. 다양한 실시예들에 있어서, 애플리케이션(2318)은 로컬 메모리(2308), 하나 이상의 벌크 저장 디바이스들(2310)에 저장될 수 있거나 또는 로컬 메모리 및 벌크 저장 디바이스들과는 별도로 저장될 수 있다. 데이터 프로세싱 시스템(2300)은, 애플리케이션(2318)의 실행을 용이하게 할 수 있는 운영 시스템(도 12에 미도시)을 추가로 실행할 수 있다는 것이 이해되어야 한다. 실행가능 프로그램 코드의 형태로 구현되는 애플리케이션(2318)은, 데이터 프로세싱 시스템(2300)에 의해, 예를 들어, 프로세서(2302)에 의해 실행될 수 있다. 애플리케이션을 실행하는 것에 응답하여, 데이터 프로세싱 시스템(2300)은 본원에서 설명되는 방법 단계들 또는 하나 이상의 동작들을 수행하도록 구성될 수 있다.
입력 디바이스(2312) 및 출력 디바이스(2314)로서 도시된 입력/출력(input/output; I/O) 디바이스들은 선택적으로 데이터 프로세싱 시스템에 결합될 수 있다. 입력 디바이스들의 예들은, 비제한적으로, 키보드, 포인팅 디바이스 예컨대 마우스, 또는 유사한 것을 포함할 수 있다. 출력 디바이스들의 예들은, 비제한적으로, 모니터 또는 디스플레이, 스피커들, 또는 유사한 것을 포함할 수 있다. 일부 실시예들에 있어서, 출력 디바이스(2314)는 임의의 타입의 스크린 디스플레이, 예컨대 플라즈마 디스플레이, 액정 디스플레이(liquid crystal display; LCD), 유기 발광 다이오드(organic light emitting diode; OLED) 디스플레이, 전계발광(electroluminescent; EL) 디스플레이, 또는 임의의 다른 표시기, 예컨대 다이얼, 바로미터, 또는 LED들일 수 있다. 일부 구현예들에 있어서, 시스템은 출력 디바이스(2314)에 대한 드라이버(미도시)를 포함할 수 있다. 입력 및/또는 출력 디바이스들(2312, 2314)은 직접적으로 또는 중간 I/O 제어기들을 통해 데이터 프로세싱 시스템에 결합될 수 있다.
일 실시예에 있어서, 입력 및 출력 디바이스들은, (입력 디바이스(2312) 및 출력 디바이스(2314)를 둘러싸는 점선으로 도 12에서 예시된) 결합된 입력/출력 디바이스로서 구현될 수 있다. 이러한 결합된 디바이스의 일 예는 때로 "터치 스크린 디스플레이" 또는 간단하게 "터치 스크린"으로도 지칭되는 터치 감지 디스플레이이다. 이러한 실시예에 있어서, 디바이스에 대한 입력은 터치 스크린 디스플레이 상의 또는 그 근처에서의 물리적 물체, 예컨대, 예를 들어, 스타일러스 또는 사용자의 손가락의 움직임에 의해 제공될 수 있다.
네트워크 어댑터(2316)가 또한 선택적으로, 데이터 프로세싱 시스템이 중간 사설 또는 공중 네트워크를 통해 다른 시스템들, 컴퓨터 시스템들, 원격 네트워크 디바이스들, 및/또는 원격 저장 디바이스들에 결합되는 것을 가능하게 하기 위하여 데이터 프로세싱 시스템에 결합될 수 있다. 네트워크 어댑터는, 상기 시스템들, 디바이스들 및/또는 네트워크들에 의해 데이터 프로세싱 시스템(2300)으로 송신되는 데이터를 수신하기 위한 데이터 수신기, 및 데이터 프로세싱 시스템(2300)으로부터 상기 시스템들, 디바이스들 및/또는 네트워크들로 데이터를 송신하기 위한 데이터 송신기를 포함할 수 있다. 모뎀들, 케이블 모뎀들, 및 이더넷 카드들은, 데이터 프로세싱 시스템(2300)과 함께 사용될 수 있는 상이한 타입들의 네트워크 어댑터의 예들이다.
예들
예 1은, 프로그램가능 바이어스 전류를 갖는 전류 통합 위상 보간기 코어; 주기적인 톱니 파형을 포함하는 신호를 수신하기 위해 전류 통합 위상 보간기의 출력에 결합되는 AC-결합 인버터 회로; AC-결합 인버터 회로의 입력 공통 모드 전압을 설정하기 위한 디지털-대-아날로그(digital-to-analog; D/A) 컨버터; AC-결합 인버터 회로로부터 출력되는 클럭 신호의 듀티 사이클 왜곡(duty cycle distortion; DCD)을 측정하기 위한 듀티 사이클 측정(duty cycle measurement; DCM) 회로; 및 인버터 회로의 입력 공통 모드 전압이 높은 전압으로 설정될 때의 그리고 인버터 회로의 입력 공통 모드 전압이 낮은 전압으로 설정될 때의 클럭 신호의 DCD에서의 차이를 계산하기 위한 회로를 포함하는 장치이다.
예 2에 있어서, 예 1의 장치는, 계산된 차이와 임계 값을 비교하고, 비교에 기초하여 프로그램가능 바이어스 전류의 레벨을 조정하기 위한 회로를 더 포함할 수 있다.
예 3에 있어서, 예 1 내지 예 2 중 임의의 예의 장치는, 계산된 차이가 임계 값보다 더 큰 경우, 프로그램가능 바이어스 전류의 레벨이 증가되는 것을 더 포함할 수 있다.
예 4에 있어서, 예 1 내지 예 3 중 임의의 예의 장치는, 계산된 차이가 임계 값보다 더 큰 경우, 프로그램가능 바이어스 전류의 레벨이 감소되는 것을 더 포함할 수 있다.
예 5에 있어서, 예 1 내지 예 4 중 임의의 예의 장치는, 입력 및 출력을 갖는 인버터; 및 제 1 스위치가 폐쇄될 때 출력으로부터 입력으로 직류(DC) 피드백을 제공하기 위해 제 1 스위치를 통해 입력과 출력 사이에 결합되는 저항기를 더 포함하는 인버터 회로를 더 포함할 수 있다.
예 6에 있어서, 예 1 내지 예 5 중 임의의 예의 장치는, 제 1 스위치가 개방되고 제 2 스위치가 폐쇄될 때 D/A 컨버터를 인버터의 입력에 선택적으로 결합하기 위한 제 2 스위치를 더 포함하는 인버터 회로를 더 포함할 수 있다.
예 7에 있어서, 예 1 내지 예 6 중 임의의 예의 장치는, 인버터 회로로부터 출력되는 클럭 신호의 샘플링 주기에 걸쳐 랜덤 워크를 수행하기 위한 클럭 회로를 포함하는 DCM 회로를 더 포함할 수 있다.
예 8에 있어서, 예 1 내지 예 7 중 임의의 예의 장치는, 인버터 회로로부터 출력되는 클럭 신호의 버퍼링된 버전을 포함하는 입력을 갖는 비교기를 포함하는 DCM 회로를 더 포함할 수 있다.
예 9에 있어서, 예 1 내지 예 8 중 임의의 예의 장치는, 비교기에 대한 클럭 신호를 생성하는 클럭 회로를 더 포함할 수 있다.
예 10에 있어서, 예 1 내지 예 9 중 임의의 예의 장치는, 비교기의 출력이 하이일 때 증분되는 카운터를 포함하는 DCM 회로를 더 포함할 수 있다.
예 11에 있어서, 예 1 내지 예 10 중 임의의 예의 장치는, 클럭 회로에 의해 생성된 클럭 신호의 매 상승 에지 상에서 증분되는 카운터를 포함하는 DCM 회로를 더 포함할 수 있다.
예 12에 있어서, 예 1 내지 예 11 중 임의의 예의 장치는, 전류 스위칭 인버터들을 포함하는 전류 통합 위상 보간기 코어를 더 포함할 수 있다.
예 13은, 프로그램가능 바이어스 전류를 갖는 전류 통합 위상 보간기 코어; 주기적인 톱니 파형을 포함하는 신호를 수신하기 위해 전류 통합 위상 보간기의 출력에 결합되는 인버터 회로로서, 상기 인버터 회로는 입력 및 출력을 갖는 인버터 및 인버터 회로의 입력 공통 모드 전압을 높은 전압 및 낮은 전압 중 하나로 설정하기 위해 인버터의 입력에 디지털-대-아날로그(D/A) 컨버터를 선택적으로 결합하기 위한 스위치를 더 포함하는, 상기 인버터; 인버터 회로의 입력 공통 모드 전압을 설정하기 위한 디지털-대-아날로그(digital-to-analog; D/A) 컨버터; 인버터 회로로부터 출력되는 클럭 신호의 듀티 사이클 왜곡(duty cycle distortion; DCD)을 측정하기 위한 듀티 사이클 측정(duty cycle measurement; DCM) 회로; 및 인버터 회로의 입력 공통 모드 전압이 높은 전압으로 설정될 때의 그리고 인버터 회로의 입력 공통 모드 전압이 낮은 전압으로 설정될 때의 클럭 신호의 DCD에서의 차이를 계산하기 위한 그리고 계산된 차이를 임계 값과 비교하고 비교에 기초하여 프로그램가능 바이어스 전류의 레벨을 조정하기 위한 회로를 포함하는 장치이다.
예 14에 있어서, 예 13의 장치는, 계산된 차이가 임계 값보다 더 큰 경우, 프로그램가능 바이어스 전류의 레벨을 증가시키는 것을 더 포함할 수 있다.
예 15에 있어서, 예 13 내지 예 14 중 임의의 예의 장치는, 계산된 차이가 임계 값보다 작은 큰 경우, 프로그램가능 바이어스 전류의 레벨을 감소시키는 것을 더 포함할 수 있다.
예 16에 있어서, 예 13내지 예 15 중 임의의 예의 장치는, 인버터 회로로부터 출력되는 클럭 신호의 샘플링 주기에 걸쳐 랜덤 워크를 수행하기 위한 클럭 회로; 및 인버터 회로로부터 출력되는 클럭 신호의 버퍼링된 버전을 포함하는 입력을 갖는 비교기를 더 포함할 수 있다.
예 17에 있어서, 예 13 내지 예 16 중 임의의 예의 장치는, 비교기에 대한 클럭 신호를 생성하는 클럭 회로를 더 포함할 수 있다.
예 18에 있어서, 예 13 내지 예 17 중 임의의 예의 장치는, 비교기의 출력이 하이일 때 증분되는 카운터; 및 클럭 회로에 의해 생성된 클럭 신호의 매 샘플링 에지 상에서 증분되는 제 2 카운터를 더 포함할 수 있다.
예 19는, 인버터의 공통-임계 전압을 낮은 레벨로 설정하는 단계; 낮은 레벨의 공통-임계 전압에 대응하는 인버터의 출력에서의 신호의 제 1 듀티 사이클 왜곡(duty cycle distortion; DCD)을 측정하는 단계; AC 결합 인버터의 공통-임계 전압을 높은 레벨로 설정하는 단계; 높은 레벨의 공통-임계 전압에 대응하는 인버터의 출력에서의 신호의 제 2 DCD를 측정하는 단계; 제 1 및 제 2 DCD들 사이의 차이를 임계 값과 비교하는 단계; 및 비교의 결과에 기초하여 CIPI의 프로그램가능 바이어스 전류를 조정하는 단계를 포함하는, 프로그램가능 바이어스 전류를 갖는 전류 통합 위상 보간기(current integrating phase interpolator; CIPI)에서 슬루 레이트를 측정하는 방법이다.
예 20에 있어서, 예 19의 방법은, 차이가 임계 값보다 더 큰 경우 프로그램가능 바이어스 전류의 레벨을 증가시키고, 차이가 임계 값보다 더 작은 경우 프로그램가능 바이어스 전류의 레벨을 감소시키는 단계를 더 포함할 수 있다.
변형들 및 구현예들
본 개시의 실시예들이 본원에 도시된 바와 같은 예시적인 구현예들을 참조하여 설명되었지만, 당업자는 이상에서 설명된 다양한 기술들이 매우 다양한 다른 구현예들에 적용될 수 있다는 것을 인식할 것이다.
이상의 실시예들의 논의들에서, 결합기들/가산기들, 플립-플롭들, 멀티플렉서들, 및/또는 다른 컴포넌트들과 같은 시스템의 컴포넌트들은 특정 회로부 요구들을 수용하기 위해 용이하게 교체되거나, 대체되거나, 또는 달리 수정될 수 있다. 또한, 상보적인 전자 디바이스들, 하드웨어, 소프트웨어, 등의 사용은 CIPI에서 슬루 레이트 측정을 제공하는 것과 관련된 본 개시의 교시들을 구현하기 위하여 동일하게 실행가능한 옵션을 제공할 수 있다는 것을 유의해야 한다.
본원에서 제안되는 바와 같은 CIPI에서의 슬루 레이트 측정을 구현하기 위한 다양한 시스템들의 부분들은 본원에서 설명된 기능들을 수행하기 위한 전자 회로부를 포함할 수 있다. 일부 경우들에 있어서, 시스템의 하나 이상의 부분들은 본원에서 설명된 기능들을 수행하도록 특별히 구성된 프로세서에 의해 제공될 수 있다. 예를 들어, 프로세서는 하나 이상의 애플리케이션 특정 컴포넌트들을 포함할 수 있거나, 또는 본원에서 설명된 기능들을 수행하도록 구성된 프로그램가능 로직 게이트들을 포함할 수 있다. 회로부는 아날로그 영역, 디지털 영역, 또는 믹싱-신호 영역에서 동작할 수 있다. 일부 경우들에 있어서, 프로세서는, 비-일시적인 컴퓨터-판독가능 저장 매체 상에 저장된 하나 이상의 명령어들을 실행함으로써 본원에서 설명된 기능들을 수행하도록 구성될 수 있다.
일부 실시예들에 있어서, 본 도면들의 임의의 수의 전기 회로들이 연관된 전자 디바이스의 보드 상에 구현될 수 있다. 보드는, 전자 디바이스의 내부 전자 시스템의 다양한 컴포넌트들을 홀딩할 수 있고 추가로 다른 주변기기들에 대한 커넥터들을 제공할 수 있는 일반적인 회로 보드일 수 있다. 보다 더 구체적으로, 보드는, 이에 의해 시스템의 다른 컴포넌트들이 전기적으로 연통할 수 있는 전기적 연결들을 제공할 수 있다. 임의의 적절한 프로세서들(DSP들, 마이크로프로세서들, 지원 칩셋들, 등을 포함함), 컴퓨터-판독가능 비-일시적인 메모리 엘리먼트들 등이 특정 구성 필요들, 프로세싱 수요들, 컴퓨터 설계들, 등에 기초하여 적절하게 결합될 수 있다. 외부 저장부, 추가적인 센서들, 오디오/비디오 디스플레이에 대한 제어기들, 및 주변 디바이스들과 같은 다른 컴포넌트들이 플러그-인 카드들로서, 케이블들을 통해, 또는 보드 자체 내에 통합되어 보드에 부착될 수 있다. 다양한 실시예들에 있어서, 본원에서 설명된 기능들은, 이러한 기능들을 지원하는 구조체로 배열된 하나 이상의 구성가능(예를 들어, 프로그램가능) 엘리먼트들 내에서 실행되는 소프트웨어 또는 펌웨어와 같은 에뮬레이션 형태로 구현될 수 있다. 에뮬레이션을 제공하는 소프트웨어 또는 펌웨어는, 프로세서가 이러한 기능들을 수행하는 것을 가능하게 하기 위한 명령어들을 포함하는 비-일시적인 컴퓨터-판독가능 저장 매체 상에 제공될 수 있다.
일부 실시예들에 있어서, 본 도면들의 전기 회로들은 독립형 모듈들(예를 들어, 특정 애플리케이션 또는 기능을 수행하도록 구성된 연관된 컴포넌트들 및 회로부를 갖는 디바이스)로서 구현될 수 있거나 또는 전자 디바이스들의 애플리케이션 특정 하드웨어 내로의 플러그-인 모듈들로서 구현될 수 있다. 본 개시의 특정 실시예들이, 부분적으로 또는 전체적으로, 시스템 온 칩(system on chip; SOC) 패키지 내에 용이하게 포함될 수 있다는 것을 유의해야 한다. SOC는, 컴퓨터 또는 다른 전자 시스템의 컴포넌트들을 단일 칩으로 통합하는 IC를 나타낸다. 이는 디지털, 아날로그, 혼합-신호, 및 흔히 RF 기능들을 포함할 수 있으며: 이들의 전부가 단일 칩 기판 상에 제공될 수 있다. 다른 실시예들은 멀티-칩-모듈(multi-chip-module; MCM)을 포함할 수 있으며, 여기에서 복수의 개별적인 IC들이 단일 전자 패키지 내에 위치되고, 전자 패키지를 통해 서로 밀접하게 상호작용하도록 구성된다.
본원에서 개괄된 명세들, 치수들, 및 관계들(예를 들어, CIPI에서 슬루 레이트 측정을 제공하기 위한 다양한 디바이스들 및 시스템들의 컴포넌트들의 수, 또는 본 도면들에 도시된 이러한 디바이스들 및 시스템들의 부분들, 등)의 전부가 오직 예시 및 교시의 목적들을 위해서만 제공되었다. 이러한 정보는, 본 개시의 사상 또는 첨부된 청구항들의 범위로부터 벗어나지 않고 상당히 변경될 수 있다. 명세들은 오직 하나의 비-제한적인 예에만 적용되며, 따라서, 이들은 그에 따라 해석되어야 한다. 전술한 설명에서, 예시적인 실시예들은 특정한 프로세서 및/또는 컴포넌트 배열들을 참조하여 설명되었다. 다양한 수정들 및 변화들이 첨부된 청구항들의 범위로부터 벗어나지 않고 이러한 실시예들에 대해 이루어질 수 있다. 본 설명 및 도면들은 제한적인 의미가 아니라 예시적인 것으로서 간주되어야 한다.
본원에서 제공되는 다수의 예들을 가지고, 2개, 3개, 4개, 또는 그 이상의 전기적 컴포넌트들에 관한 상호작용이 설명될 수 있다는 것을 유의해야 한다. 그러나, 이는 오로지 명료성 및 예시를 위한 목적으로 이루어진다. 시스템이 임의의 적절한 방식으로 통합될 수 있다는 것이 이해되어야 한다. 유사한 설계 대안예들과 함께, 본 도면들의 예시된 컴포넌트들, 모듈들, 및 엘리먼트들 중 임의의 것이 다양하고 가능한 구성들로 조합될 수 있으며, 이들 전부가 본 개시의 광범위한 범위 내에 속한다는 것이 명백하다. 특정 경우들에 있어서, 제한된 수의 전기적 엘리먼트들만을 참조함으로써 흐름들의 주어진 세트의 기능들 중 하나 이상을 설명하는 것이 더 용이할 수 있다. 본 도면들 및 그것의 교시들의 전기적 회로들은 용이하게 확장될 수 있으며, 더 복잡하거나 또는 정교한 배열들 및 구성들뿐만 아니라 많은 수의 컴포넌트들을 수용할 수 있다는 것이 이해되어야 한다. 따라서, 제공되는 예들은, 잠재적으로 무수한 다른 아키텍처들에 적용되기 때문에 전기적 회로들의 광범위한 교시들을 금지하거나 또는 범위를 제한하지 않아야 한다.
추가로, 본원에서 제안되는 바와 같은 CIPI에서 슬루 레이트 측정을 제공하는 것과 관련된 기능들은 단지, 본 도면들에 예시된 시스템들에 의해 또는 시스템들 내에서 실행될 수 있는 가능한 기능들 중 일부만을 예시한다. 이러한 동작들 중 일부는 적절한 경우 삭제되거나 또는 제거될 수 있거나, 또는 이러한 동작들이 본 개시의 범위로부터 벗어나지 않고 상당히 수정되거나 또는 변화될 수 있다. 이에 더하여, 이러한 동작들의 타이밍이 상당히 변경될 수 있다. 전술한 동작 흐름들은 예시 및 논의의 목적들을 위해 제공되었다. 임의의 적절한 배열들, 연대기들, 구성들, 및 타이밍 메커니즘들이 본 개시의 교시들로부터 벗어나지 않고 제공될 수 있다는 점에 있어서 본원에서 설명되는 실시예들에 의해 실질적인 유연성이 제공된다.
이상에서 설명된 장치의 모든 선택적인 특징들이 또한 본원에서 설명된 방법 또는 프로세스에 대하여 구현될 수 있으며, 예들 내의 특정 사항들이 하나 이상의 실시예들에서 어디에서나 사용될 수 있다는 것을 유의해야 한다.
다수의 다른 변화들, 치환들, 변형들, 변경들, 및 수정들이 당업자에게 확인될 수 있으며, 본 개시는 첨부된 청구항들의 범위 내에 속하는 바와 같은 모든 이러한 변화들, 치환들, 변형들, 변경들, 및 수정들을 포괄하도록 의도된다.

Claims (4)

  1. 장치로서,
    프로그램가능 바이어스 전류를 갖는 전류 통합 위상 보간기 코어;
    주기적인 톱니 파형을 포함하는 신호를 수신하기 위해 상기 전류 통합 위상 보간기의 출력에 결합되는 인버터 회로;
    상기 인버터 회로의 입력 공통 모드 전압을 설정하기 위한 디지털-대-아날로그(digital-to-analog; D/A) 컨버터;
    상기 인버터 회로로부터 출력되는 클럭 신호의 듀티 사이클 왜곡(duty cycle distortion; DCD)을 측정하기 위한 듀티 사이클 측정(duty cycle measurement; DCM) 회로; 및
    높은 전압으로 설정된 상기 인버터 회로의 상기 입력 공통 모드 전압에 대응하는 상기 클럭 신호의 상기 DCD의 제 1 상태와 낮은 전압으로 설정된 상기 인버터 회로의 상기 입력 공통 모드 전압에 대응하는 상기 클럭 신호의 상기 DCD의 제 2 상태 사이의 차이를 계산하기 위한 회로를 포함하는, 장치.
  2. 청구항 1에 있어서,
    상기 장치는, 계산된 차이와 임계 값을 비교하고, 상기 비교에 기초하여 상기 프로그램가능 바이어스 전류의 레벨을 조정하기 위한 회로를 더 포함하는, 장치.
  3. 청구항 2에 있어서,
    상기 계산된 차이가 상기 임계 값보다 더 큰 경우, 상기 프로그램가능 바이어스 전류의 레벨이 증가되는, 장치.
  4. 청구항 2에 있어서,
    상기 계산된 차이가 상기 임계 값보다 더 작은 경우, 상기 프로그램가능 바이어스 전류의 레벨이 감소되는, 장치.
KR1020210170777A 2020-12-09 2021-12-02 프로그램가능 바이어스 전류를 갖는 전류 통합 위상 보간기에서의 슬루 레이트를 측정하는 방법 및 장치 KR20220081910A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US17/116,875 US11165431B1 (en) 2020-12-09 2020-12-09 Techniques for measuring slew rate in current integrating phase interpolator
US17/116,875 2020-12-09
US17/382,104 US11303282B1 (en) 2020-12-09 2021-07-21 Techniques for measuring slew rate in current integrating phase interpolator
US17/382,104 2021-07-21

Publications (1)

Publication Number Publication Date
KR20220081910A true KR20220081910A (ko) 2022-06-16

Family

ID=78331390

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210170777A KR20220081910A (ko) 2020-12-09 2021-12-02 프로그램가능 바이어스 전류를 갖는 전류 통합 위상 보간기에서의 슬루 레이트를 측정하는 방법 및 장치

Country Status (5)

Country Link
US (2) US11165431B1 (ko)
KR (1) KR20220081910A (ko)
CN (1) CN114614800A (ko)
DE (1) DE102021132337A1 (ko)
TW (1) TWI793900B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11165431B1 (en) * 2020-12-09 2021-11-02 Analog Devices, Inc. Techniques for measuring slew rate in current integrating phase interpolator
US11664791B2 (en) * 2021-09-01 2023-05-30 Micron Technology, Inc. AC coupled duty-cycle correction

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4052697B2 (ja) * 1996-10-09 2008-02-27 富士通株式会社 信号伝送システム、および、該信号伝送システムのレシーバ回路
KR100331566B1 (ko) * 2000-01-22 2002-04-06 윤종용 클럭 동기 회로 및 이를 구비하는 반도체 장치
US7143125B2 (en) * 2003-04-16 2006-11-28 Motorola, Inc. Method and apparatus for noise shaping in direct digital synthesis circuits
US7848473B2 (en) * 2004-12-22 2010-12-07 Agere Systems Inc. Phase interpolator having a phase jump
US7432750B1 (en) * 2005-12-07 2008-10-07 Netlogic Microsystems, Inc. Methods and apparatus for frequency synthesis with feedback interpolation
US7443250B2 (en) * 2006-09-29 2008-10-28 Silicon Laboratories Inc. Programmable phase-locked loop responsive to a selected bandwidth and a selected reference clock signal frequency to adjust circuit characteristics
US7486145B2 (en) * 2007-01-10 2009-02-03 International Business Machines Corporation Circuits and methods for implementing sub-integer-N frequency dividers using phase rotators
US8093958B2 (en) * 2007-12-05 2012-01-10 Integrated Device Technology, Inc. Clock, frequency reference, and other reference signal generator with a controlled quality factor
US20090290624A1 (en) * 2008-05-23 2009-11-26 Arm Limited Programmable jitter generation circuit
US7965118B2 (en) * 2008-07-11 2011-06-21 Honeywell International Inc. Method and apparatus for achieving 50% duty cycle on the output VCO of a phased locked loop
US7872494B2 (en) * 2009-06-12 2011-01-18 Freescale Semiconductor, Inc. Memory controller calibration
EP2400665B1 (en) * 2010-06-22 2016-01-13 Oticon A/S High voltage swing input/output enabled in a standard ic process using passive impedance transformation
IT1401466B1 (it) * 2010-06-25 2013-07-26 St Microelectronics Srl Circuito elettronico per pilotare un amplificatore a commutazione
US8164373B2 (en) * 2010-07-29 2012-04-24 International Business Machines Corporation Drive strength control of phase rotators
KR101727719B1 (ko) * 2010-10-11 2017-04-18 삼성전자주식회사 위상 보간기 및 그를 포함하는 반도체 장치 및 위상 보간 방법
US8542046B2 (en) * 2011-05-04 2013-09-24 Intel Corporation Apparatus, system, and method for voltage swing and duty cycle adjustment
US8963588B2 (en) * 2011-08-22 2015-02-24 Infineon Technologies Ag Fractional frequency divider
US9009520B2 (en) * 2011-08-29 2015-04-14 International Business Machines Corporation Closed-loop multiphase slew rate controller for signal drive in a computer system
US8653869B2 (en) * 2011-10-20 2014-02-18 Media Tek Singapore Pte. Ltd. Segmented fractional-N PLL
TWI499214B (zh) * 2012-05-14 2015-09-01 Etron Technology Inc 延遲鎖相迴路及延遲鎖相迴路產生應用時脈的方法
US8519761B1 (en) * 2012-05-25 2013-08-27 International Business Machines Corporation Closed-loop slew-rate control for phase interpolator optimization
US8638149B1 (en) * 2012-08-06 2014-01-28 International Business Machines Corporation Equalized rise and fall slew rates for a buffer
US8692599B2 (en) * 2012-08-22 2014-04-08 Silicon Laboratories Inc. Interpolative divider linearity enhancement techniques
US8803720B2 (en) * 2012-12-12 2014-08-12 Intel Mobile Communications GmbH RF-DAC cell and method for providing an RF output signal
US9270288B2 (en) * 2013-11-27 2016-02-23 Silicon Laboratories Inc. Time-to-digital converter based on a voltage controlled oscillator
US9178521B2 (en) * 2014-02-28 2015-11-03 Intel Corporation Fast settling mixed signal phase interpolator with integrated duty cycle correction
US9160345B1 (en) * 2014-09-04 2015-10-13 Inphi Corporation Phase interpolator
US9985594B2 (en) * 2015-04-02 2018-05-29 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Gated CDS integrator
CN110708022A (zh) * 2015-05-08 2020-01-17 意法半导体研发(深圳)有限公司 具有减少的emi生成的高效d类放大器
US9698722B2 (en) * 2015-06-19 2017-07-04 Deere & Company Method and inverter with thermal management for controlling an electric machine
US9362936B1 (en) * 2015-06-22 2016-06-07 Silicon Laboratories Inc. Digital-to-time converter
US9531394B1 (en) * 2015-06-22 2016-12-27 Silicon Laboratories Inc. Calibration of digital-to-time converter
US9876489B1 (en) * 2016-09-07 2018-01-23 Xilinx, Inc. Method of implementing a differential integrating phase interpolator
US10855294B2 (en) * 2016-11-08 2020-12-01 Texas Instruments Incorporated High linearity phase interpolator
US10484167B2 (en) * 2018-03-13 2019-11-19 Xilinx, Inc. Circuit for and method of receiving a signal in an integrated circuit device
US10892742B2 (en) * 2019-01-07 2021-01-12 Texas Instruments Incorporated Duty-cycle calibration based on differential clock sensing
US10742227B1 (en) * 2019-02-25 2020-08-11 Intel Corporation Differential source follower with current steering devices
US20200373927A1 (en) * 2019-05-26 2020-11-26 Jinghang Liang Differential Alias-Locked Loop
US11916554B2 (en) * 2019-12-16 2024-02-27 Intel Corporation Techniques for duty cycle correction
US11165431B1 (en) * 2020-12-09 2021-11-02 Analog Devices, Inc. Techniques for measuring slew rate in current integrating phase interpolator

Also Published As

Publication number Publication date
TW202224347A (zh) 2022-06-16
CN114614800A (zh) 2022-06-10
US11303282B1 (en) 2022-04-12
DE102021132337A1 (de) 2022-06-09
US11165431B1 (en) 2021-11-02
TWI793900B (zh) 2023-02-21

Similar Documents

Publication Publication Date Title
WO2019204102A1 (en) Radio frequency ranging using phase difference
TWI793900B (zh) 在具有可程式化偏置電流之電流積分相位內插器中量測轉換速率的方法以及設備
US20210306128A1 (en) Single local oscillator in a multi-band frequency division duplex transceiver
US11349487B2 (en) Phase synchronization updates without synchronous signal transfer
US11218158B1 (en) Digital estimation of transfer functions in continuous-time analog-to-digital converters
KR102483874B1 (ko) 자체 정정 능력을 갖는 폴리-페이즈 필터를 사용하는 클록 생성 아키텍처
US11513209B2 (en) Radio frequency ranging using phase difference
EP4020801A1 (en) Variable gain amplifiers with cross-couple switching arrangements
EP3982536A1 (en) Bias arrangements with linearization transistors sensing rf signals and providing bias signals at different terminals
US10833691B1 (en) Signal chopping switch circuit with shared bootstrap capacitor
US20230170861A1 (en) Integrated directional coupler for broadband amplifier
EP3979500A1 (en) Boosted switch drivers for high-speed signal switching
CN110301094B (zh) 在受控延迟线路中采用相位误差检测的多相位时钟生成
US8816766B2 (en) Semiconductor integrated circuit, and reception apparatus and radio communication terminal including semiconductor integrated circuit
US11349512B1 (en) Logarithmic power detector with noise compensation
US20220231707A1 (en) Programmable radio timing controller
EP3930226B1 (en) Programmable digital loopback for rf applications
US20230353160A1 (en) Analog tracking circuit to improve dynamic and static image rejection of a frequency converter
US20240106623A1 (en) Phase tracking and correction architecture