KR20220078671A - 등각성 티타늄 나이트라이드-계 박막 및 그를 형성시키는 방법 - Google Patents

등각성 티타늄 나이트라이드-계 박막 및 그를 형성시키는 방법 Download PDF

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제리 맥
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스리스티 척
나리만 나기볼라쉬라피
요시카주 오쿠야마
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Abstract

개시된 기술은 일반적으로 티타늄 나이트라이드-계 박막을 형성시키는 것에 관한 것으로, 보다 구체적으로는 등각성(conformal)의 평활한 티타늄 나이트라이드-계 박막 및 그를 형성시키는 방법에 관한 것이다. 하나의 양태에서, TiSiN 또는 TiAlN 중 하나 또는 둘 다를 포함하는 박막을 형성시키는 방법은 반도체 기판을 1토르보다 큰 반응 챔버의 압력에서 1회 이상의 기상 증착 사이클에 노출시키는 단계를 포함하고, 이 때 복수회의 기상 증착 사이클은 티타늄(Ti) 전구체에 대한 노출, 질소(N) 전구체에 대한 노출 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 모두에 대한 노출을 포함한다.

Description

등각성 티타늄 나이트라이드-계 박막 및 그를 형성시키는 방법
개시된 기술은 일반적으로 티타늄 나이트라이드-계 박막을 형성함에 관한 것으로, 보다 구체적으로는 등각성의 평활한 티타늄 나이트라이드-계 박막에 관한 것이다.
티타늄 나이트라이드(TiN)-계 박막은 집적 회로(IC)의 다양한 구조물의 제조에 널리 사용되어 왔다. 예를 들어, TiN은 확산 장벽, 다양한 전극 및 금속화 구조물에 사용되어 왔다. IC 제조에서 TiN이 이렇게 널리 사용되는 것은 그의 구조적, 열적 및 전기적 특성 때문일 수 있다. 다양한 IC 구조물의 치수가 축소됨에 따라, TiN은 점점 더 작은 치수와 복잡한 토폴로지(topology)를 갖는 특징부에 형성된다. 예를 들어, 기술 노드가 10nm 노드 이상으로 스케일링됨에 따라, 수 나노미터만큼 작은 치수를 갖는 높은 종횡비의 트렌치 및 비아를 등각성으로 라이닝할 수 있는 확산 장벽과 같은 박막이 필요하다. 물리적 기상 증착(PVD) 및 화학적 기상 증착(CVD)과 같은 기술이 IC 산업에서 TiN 확산 장벽을 형성시키는 데 이용되어 왔지만, 더 작은 트렌치 또는 비아에 증착되어야 하는 TiN 막의 등각성에 대한 필요성이 증가하면서 결국 그의 이용이 제한될 수 있다. 다른 한편으로, 원자층 증착(ALD)은 TiN 막의 등각성 증착에 대해 입증되었지만, 막의 일부 전기적 특성(예: 전도성) 및 물리적 특성(예: 표면 조도)은 물리적 기상 증착(PVD)과 같은 다른 방법을 이용하여 형성된 TiN 막에 비해 열등할 수 있다. 따라서, IC 제조에 사용하기 위해 예를 들어 PVD 및 CVD에 의해 형성된 TiN 막에 비해 장벽 특성, 표면 평활성 및 단차 커버리지(step coverage)를 비롯한 특성이 우수한 TiN-계 막을 형성시키기 위한 증착 방법이 필요하다.
하나의 양태에서, 확산 장벽을 형성시키는 방법은 반응 챔버에서 반도체 기판 상에 TiSiN 또는 TiAlN 중 하나 또는 둘 다를 포함하는 박막을 형성시키는 단계를 포함한다. 박막을 형성시키는 단계는 1토르보다 큰 반응 챔버의 압력에서 반도체 기판을 복수회의 기상 증착 사이클에 노출시킴을 포함하고, 이 때 기상 증착 사이클은 티타늄(Ti) 전구체에 대한 노출, 질소(N) 전구체에 대한 노출, 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 모두에 대한 노출을 서로 상이한 빈도로 포함한다. 반도체 기판은 1회 이상의 기상 증착 사이클에 노출된 반도체 기판의 표면적 대 상응하는 패턴화되지 않은 반도체 기판의 표면적의 비가 2를 초과하도록 하는 표면 토포그래피를 포함한다.
다른 양태에서, 확산 장벽을 형성시키는 방법은 그 위에 형성된 복수개의 트렌치 또는 비아를 포함하는 반도체 기판을 제공하는 단계를 포함하고, 이 때 트렌치 또는 비아는 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함한다. 본 방법은 반도체 기판을 복수회의 기상 증착 사이클에 노출시킴으로써 적어도 부분적으로 비정질인 TiSiN 또는 TiAlN 중 하나 또는 둘 모두를 포함하는 확산 장벽 층으로 트렌치 또는 비아의 표면을 라이닝하는 단계를 추가로 포함하고, 이 때 기상 증착 사이클은 티타늄(Ti) 전구체에 대한 노출, 질소(N) 전구체에 대한 노출, 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 모두에 대한 노출을 상이한 빈도로 포함한다.
다른 양태에서, TiSiN 또는 TiAlN 중 하나 또는 둘 다를 포함하는 박막을 형성시키는 방법은 반도체 기판을 5토르보다 큰 반응 챔버 내의 압력에서 복수회의 기상 증착 사이클에 노출시킴을 포함하고, 이 때 기상 증착 사이클은 티타늄(Ti) 전구체에 대한 노출, 질소(N) 전구체에 대한 노출, 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 모두에 대한 노출을 상이한 빈도로 포함한다.
다른 양태에서, 반도체 구조물은 그 위에 형성된 복수개의 개구부를 포함하는 반도체 기판을 포함하고, 이 때 개구부는 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함한다. 반도체 구조물은 개구부의 표면을 등각성으로 라이닝하는 TiSiN 또는 TiAlN 중 하나 또는 둘 모두를 포함하는 확산 장벽 층을 추가로 포함하며, 여기에서 확산 장벽 층은 적어도 부분적으로 비정질이다.
이제, 첨부 도면을 참조하여 본 개시내용의 실시양태를 비제한적인 예로서 기재한다.
도 1a 내지 도 1d는 상이한 성장 모드 하에서의 박막의 상이한 핵형성 및 성장 메커니즘을 개략적으로 도시한다.
도 2는 토포그래피를 갖는 실리콘 기판 상에서 원자층 증착에 의해 성장된 TiN층의 단면 투과 전자 현미경 사진이다.
도 3은 실시양태에 따라 반도체 기판 상에 형성된 TiSiN 또는 TiAlN을 포함하는 박막을 포함하는 반도체 구조물의 단면도를 개략적으로 도시한다.
도 4는 비아의 상이한 부분에서 상이한 두께를 갖는 TiSiN 또는 TiAlN을 포함하는 박막으로 라이닝된 비아의 단면도를 개략적으로 도시한다.
도 5a는 실시양태에 따른 TiSiN 또는 TiAlN을 포함하는 박막을 형성시키는 방법을 도시하는 흐름도이다.
도 5b는 실시양태에 따른 TiSiN 또는 TiAlN을 포함하는 박막을 형성시키기 위한 증착 사이클을 도시하는 흐름도이다.
도 5c는 실시양태에 따른 TiSiN 또는 TiAlN을 포함하는 박막을 형성시키기 위한 증착 사이클을 도시하는 도표이다.
도 5d는 실시양태에 따른 TiSiN 또는 TiAlN을 포함하는 박막을 형성시키기 위한 증착 사이클의 순서를 도시하는 도표이다.
도 6a는 실시양태에 따른 종횡비가 높은 비아의 상부를 라이닝하는 TiSiN을 포함하는 박막으로부터 수득된 단면 투과 전자 현미경 사진 및 상응하는 선택 영역 회절 패턴을 도시한다.
도 6b는 실시양태에 따라 도 6a에 도시된 종횡비가 높은 비아의 중간 부분을 라이닝하는 TiSiN을 포함하는 박막으로부터 수득된 단면 투과 전자 현미경 사진 및 상응하는 선택 영역 회절 패턴을 도시한다.
도 6c는 실시양태에 따라 도 6a 및 도 6b에 도시된 종횡비가 높은 비아의 하부를 라이닝하는 TiSiN을 포함하는 박막으로부터 수득된 단면 투과 전자 현미경 사진 및 상응하는 선택 영역 회절 패턴을 도시한다.
도 7a는 실시양태에 따라 종횡비가 높은 비아를 라이닝하는 TiSiN을 포함하는 실질적으로 비정질인 박막으로부터 수득된 선택 영역 회절 패턴을 도시한다.
도 7b는 실시양태에 따라 종횡비가 높은 비아를 라이닝하는 TiSiN을 포함하는 부분적으로 결정질인 박막으로부터 수득된 선택 영역 회절 패턴을 도시한다.
도 7c는 실시양태에 따라 종횡비가 높은 비아를 라이닝하는 TiSiN을 포함하는 실질적으로 결정질인 박막으로부터 수득된 선택 영역 회절 패턴을 도시한다.
도 8은 실시양태에 따른 TiSiN을 포함하는 실질적으로 비정질인 박막으로부터 수득된 스침(grazing) 입사 X-선 회절 스펙트럼을 도시한다.
도 9는 실시양태에 따른 TiSiN을 포함하는 박막에서 실리콘 함량의 함수로서 실험적으로 측정된 저항률의 그래프이다.
도 10a는 실시양태에 따른 TiSiN을 포함하는 실질적으로 균질한 박막으로부터 수득된 단면 투과 전자 현미경 사진이다.
도 10b는 실시양태에 따른 SiN의 영역 또는 층과 교대하는 TiN의 영역 또는 층을 포함하는 나노라미네이트 박막으로부터 수득된 단면 투과 전자 현미경 사진이다.
도 11은 실시양태에 따른 TiSiN 또는 TiAlN을 포함하는 박막으로 라이닝된 개구부를 금속으로 채움으로써 형성되는 접속부 또는 금속 라인을 포함하는 반도체 장치의 일부의 단면도를 개략적으로 도시한다.
전술한 바와 같이, 집적 회로(IC) 산업에서는 우수한 물리적 및 장벽 특성을 갖는 등각성 박막, 예를 들어 TiN-계 박막 및 이러한 박막을 형성시키는 방법이 필요하다. 이들 및 다른 요구를 해결하기 위해, 기존의 물리적 기상 증착(PVD) 및 화학적 기상 증착(CVD) 방법에 의해 형성된 TiN 막과 동등하거나 그보다 우수한 장벽 특성을 갖는 동시에 ALD에 의해 증착된 막의 등각 특성을 나타내는, 적어도 부분적으로 비정질일 수 있는 TiSiN 및/또는 TiAlN을 포함하는 박막, 및 이러한 박막을 형성시키는 원자층 증착(ALD) 방법일 수 있는 순환 기상 증착 방법이 본원에 개시된다. TiSiN 및/또는 TiAlN을 포함하는 박막은 등각성 확산 장벽의 역할을 할 수 있다. 박막은 노출된 표면적이 평면 기판 표면적을 적어도 2배 초과하도록 하는 면적 밀도로 토포그래피[예: 종횡비가 높은(예컨대, >1) 비아 및 트렌치일 수 있는 트렌치 또는 비아와 같은 유전체의 개구부]가 존재함으로 인해 비교적 큰 표면적을 갖는 기판에 적합한 방법에 의해 형성된다. 본 방법은 반도체 기판을 비교적 높은 압력(예를 들어, >1토르)에서 1회 이상의 기상 증착 사이클에 노출시킴을 포함하며, 이 때 기상 증착 사이클은 티타늄(Ti) 전구체에 대한 노출, 질소(N) 전구체에 대한 노출, 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 모두에 대한 노출을 포함한다. 본원에 개시된 방법에 따라 증착된 TiSiN 및/또는 TiAlN을 포함하는 박막은 유리하게는 우수한 등각성, 단차 높이 커버리지 및 낮은 표면 조도를 가지면서 우수한 확산 장벽 특성을 갖는다. 박막의 이들 및 다른 특성은 공정 조건을 조정하여 다양한 정도의 결정화도 및/또는 균질성을 갖도록 나노규모에서 박막의 형태를 제어함으로써 유리하게 조정될 수 있다.
본원에 기재된 바와 같이, 특정 화학량론적 비 없이 구성 원소에 의해 언급된 화합물은 명시적으로 제한되지 않는 한 각 원소의 0이 아닌 모든 가능한 농도를 포괄하는 것으로 이해되어야 한다. 예를 들어, 티타늄 나이트라이드(TiN)는 TiN, Ti3N4, Ti4N3, Ti6N5, Ti2N 및 TiN2를 비롯한 일반식 TixN(여기에서, x>0)으로 표현될 수 있는 티타늄 나이트라이드의 모든 가능한 화학량론적 및 비화학량론적 조성뿐만 아니라 Ti 및 N의 다른 비-화학량론적 조성을 포괄하는 것으로 이해되어야 한다. 유사하게, 실리콘 나이트라이드(SiN)는 Si3N4를 포함하는 일반식 SiyN(여기에서, y>0)으로 표현될 수 있는 실리콘 나이트라이드의 모든 가능한 화학량론적 및 비화학량론적 조성을 포괄하는 것으로 이해되어야 하며; 알루미늄 나이트라이드(AlN)는 AlN을 비롯한 일반식 AlyN(여기에서, y>0)으로 표현될 수 있는 알루미늄 나이트라이드의 모든 가능한 화학량론적 및 비화학량론적 조성을 포괄하는 것으로 이해되어야 하며; 티타늄 실리콘 나이트라이드(TiSiN)는 일반식 TixSiyN(여기에서, x>0 및 y>0)으로 표현될 수 있는 티타늄 실리콘 나이트라이드의 모든 가능한 화학량론적 및 비화학량론적 조성을 포괄하는 것으로 이해되어야 하며; 티타늄 알루미늄 나이트라이드(TiAlN)는 일반식 TixAlyN(여기에서, x>0 및 y>0)으로 표현될 수 있는 티타늄 알루미늄 나이트라이드의 모든 가능한 화학량론적 및 비화학량론적 조성을 포괄하는 것으로 이해되어야 한다.
전술한 바와 같이, 티타늄 나이트라이드-계 박막은 집적 회로(IC) 제조에서 중요한 역할을 한다. 물리적 기상 증착(PVD) 및 화학적 기상 증착(CVD)과 같은 기술이 IC 산업에서 TiN을 증착시키는 데 이용되었지만, TiN-계 막, 예를 들어 Ti, N 및 Si 및/또는 Al을 포함하는 하나 이상의 추가 금속을 포함하고 전기적 및/또는 물리적 특성의 상당한 손상 없이 높은 등각성을 갖는 3원 또는 4원 합금을 형성시키기 위한 증착 방법의 필요성이 증가하고 있다.
또한, 플라즈마 강화 원자층 증착(PE-ALD)과 같은 플라즈마-강화 공정은 비교적 낮은 종횡비를 갖는 표면에 등각성 막을 형성시키는 데 효과적일 수 있지만, 이러한 공정은 비교적 높은 종횡비를 갖는 비아 및 캐비티(cavity) 내부에 막을 증착시키는 데에는 효과적이지 않을 수 있다. 이론에 제한되지 않고, 이것의 한 가지 가능한 이유는, 플라즈마가 일부 상황에서 종횡비가 높은 비아의 더 깊은 부분에 도달할 수 없기 때문이다. 이러한 상황에서, 비아의 서로 다른 부분은 서로 다른 양의 플라즈마에 노출되어, 더 깊은 부분에 비해 비아의 개구부 부근에 더 두꺼운 막이 형성되는[때때로 커스핑(cusping) 또는 키홀(keyhole) 형성이라고 불림] 것과 같은 불균일한 증착으로부터 발생되는 바람직하지 못한 구조적 효과를 야기할 수 있다. 이러한 이유로, 열 ALD 같은 열 순환 기상 증착은 증착되는 표면 부분에 도달하는 플라즈마의 능력에 의존하지 않기 때문에, 이러한 열 공정이 더 유리할 수 있다.
그러나, 열 ALD 기술이 토포그래피, 특히 비교적 높은 종횡비(예를 들어, 1:1 초과)를 갖는 토포그래피 상에 비교적 등각성인 TiN-계 박막을 형성시키는 데 적합할 수는 있지만, 본 발명자들은 열 ALD에 의해 형성된 TiN-계 박막이 PVD 또는 CVD에 의해 형성된 TiN-계 박막보다 막 조도 및 전기 저항률과 같은 일부 측면에서 열등할 수 있음을 인식하였다. 이와 관련하여, 본 발명자들은 ALD-성장된 TiN-계 막의 일부 전기적 특성 및/또는 물리적 특성이 성장 모드에 의해 영향을 받을 수 있음을 발견하였다. 구체적으로, 본 발명자들은 ALD에서 2차원 층별 성장 모드로 TiN-계 막을 성장시키는 것이 바람직할 수 있지만, 이러한 층별 성장 모드가 일부 상황에서는 쉽게 달성되지 않을 수 있음을 발견하였다. 본 발명자들은 또한 층별 성장 모드에서 ALD에 의해 TiN-계 박막을 성장시키는 것이 비-금속 표면, 특히 옥사이드 및 나이트라이드 표면과 같은 절연 표면 또는 도핑된 실리콘 표면 및 도핑되지 않은 실리콘 표면 같은 반도체 표면 상에 TiN-계 박막을 형성시키는 IC 제조에서 특별한 문제를 제기한다는 것을 발견하였다. 본 발명자들은, 도 1a 내지 도 1d를 참조하여 임의의 특정 이론에 얽매이지 않고 본원에 기재된 바와 같이, TiN-계 박막이 층별 성장 모드에서 성장될 수 있는 정도가 표면 유형 및 결정화도에 따라 달라지는 초기 성장 모드에 의존할 수 있음을 인식하였다.
도 1a는 TiN-계 층의 핵형성을 개략적으로 도시하고, 도 1b 내지 도 1d는 상이한 표면 상의 TiN-계 층의 상이한 성장 모드를 도시한다. 도 1a를 참조하면, 전구체 분자(104)가 기판(100)의 표면에 도달하면, 이들은 그 위에 물리적으로 흡착된다. 흡착된 분자(104) 중 일부는 화학 흡착되기에 에너지적으로 유리한 위치에 도달할 때까지 기판(100)의 표면을 따라 확산될 수 있다. 표면 확산은 무엇보다도 특히 기판 온도, 기판 물질 및 흡착된 분자의 운동 에너지에 의해 좌우된다. 화학 흡착된 분자에 의해 형성된 핵의 크기가 부피 자유 에너지와 표면 에너지 사이의 균형에 의해 결정되는 특정 크기(때로는 "임계 크기"라고도 함)를 초과하면, 핵은 에너지적으로 안정되고 크기가 커지기 시작할 수 있다. 이와 같이 형성된 안정한 핵의 층(108)은 추가적인 전구체 분자(104)를 통합함으로써 계속 성장한다. 도 1b 내지 도 1d에 개략적으로 도시된 바와 같이, 후속 막 성장은 상이한 성장 모드에 따라 분류될 수 있다.
도 1b는 3차원 아일랜드(island)의 층(112)을 형성시키는, 3차원 아일랜드 성장 모드[때로는 볼머-베버(Volmer-Weber) 성장 모드로 지칭됨]를 개략적으로 도시한다. 어떤 이론에도 구속되지 않고, 아일랜드 성장 모드는 3차원 아일랜드와 관련된 순 표면 자유 에너지가 양일 때 우세할 수 있으며, 이는 증착된 원자가 기판보다 서로 더 강하게 결합되어 있음을 나타낸다. TiN-계 층의 ALD 성장의 에너지는 예를 들어 금속성 TiN-계 층이 일부 반도체 및/또는 절연 물질 표면에 증착되는 경우 아일랜드 성장 모드를 장려할 수 있다는 것을 이해할 것이다.
도 1c는 비교적 평활한 2차원 층(116)의 형성을 초래하는, 층별 성장 모드[때때로 프랭크-반 데어 메르비(Frank-van der Merwe) 성장 모드로 지칭됨]를 도시한다. 어떤 이론에도 구속되지 않고, 안정된 2차원 층(116)이 에너지적으로 선호되도록 증착된 원자가 서로보다 기판에 더 강하게 결합될 때 층별 성장 모드가 우세할 수 있다. 층별 성장 모드는 층 간의 결합 에너지가 제 1 단일층에서 TiN-계 층의 벌크-결정 값까지 지속적으로 감소할 때 유지될 수 있다.
도 1b 및 도 1c는 TiN-계 박막의 두 가지 가능한 성장 모드이지만, 일부 상황에서는 층별 성장 모드와 3차원 성장 모드 사이의 중간 성장 모드가 가능하다는 것을 알 수 있다. 도 1d는 스트란스키-크라스타노프(Stranski-Krastanov; SK) 성장 모드로 알려진 중간 성장 모드의 예를 도시한다. 어떠한 이론에 얽매이지 않고, SK 성장은 층별 모드로 시작되는 박막 성장에서 발생할 수 있다. 하나 이상의 단일층의 형성 후에 층별 성장이 바람직하지 않게 되면, 아일랜드 성장 모드가 층별 성장 모드보다 우세해지기 시작하여, 2차원 초기 층 위에 3차원 아일랜드가 형성되는 박막 구조(120)가 생성된다. SK 성장 모드는 변형 완화 메커니즘(변형-유도 조면화)으로 발생할 수 있다.
증착된 물질과 기판 사이의 상호작용에 추가하여, 기판 온도, 압력 및 증착 속도와 같은 다른 요인이 핵형성 및 초기 성장 공정에 상당한 영향을 미칠 수 있으며, 이는 결과적으로 생성되는 박막의 최종 나노구조 또는 미소구조에 영향을 끼친다. 예를 들어, 비교적 높은 기판 온도 및/또는 낮은 증착 속도에서의 증착은 비교적 큰 입자의 성장을 촉진할 수 있는 반면, 비교적 낮은 기판 온도 및 높은 증착 속도는 더 작은 입자의 형성에 유리할 수 있다.
TiN-계 박막이 유전체 및 반도체 표면과 같은 IC 제조에서 관심있는 다양한 표면에서 ALD에 의해 성장될 때, ALD 성장은 3차원 아일랜드 성장 모드 또는 SK 성장 모드로 개시될 수 있다. 예를 들어, 일부 상황에서, 도핑 및 도핑되지 않은 Si, SiO2, Si3N4 및 기타 높은 K 또는 낮은 K 물질을 포함하는 기판 표면 상에서 TiN-계 박막의 ALD 성장은 아일랜드 성장 모드 또는 SK 성장 모드로 진행될 수 있다. 본 발명자들은 도 2에 도시된 바와 같이 부분적으로는 아일랜드 또는 SK 성장 모드의 초기 성장 모드로 인해, ALD에 의한 TiN-계 층의 후속 성장이 종종 종횡비가 높은 구조물의 초박형 등각성 확산 장벽의 다양한 도포에 바람직하지 않은 막 형태를 초래한다는 것을 발견하였다.
도 2는 유전체(Si3N4) 표면을 포함하는 토포그래피 상에서 열 ALD에 의해 성장된 TiN 층의 단면 투과 전자 현미경 사진이다. 3차원 아일랜드 또는 SK 성장 모드에서 초기 막을 성장시킨 후, TiN의 ALD 성장은 종종 다른 배향을 가진 인접 결정의 경쟁적인 성장을 특징으로 하며, 결과적으로 어떤 상황에서는 핵 형성 층에 가깝고 더 높은 막 두께에서 칼럼 형태로 마무리되는 V-형 입자를 형성시킨다. 도 2에 도시된 바와 같이, 결과적인 막 형태는 상당한 표면 조도를 발생시키는 패싯(facetted) 칼럼 상부 및 입자에 비해 더 낮은 밀도를 갖는 칼럼 경계를 포함한다. 칼럼 경계는 입자 자체에 비해 상당히 더 나쁜 확산 장벽 특성을 가질 수 있고, TiN 층을 통한 바람직하지 않은 오염물의 수송에 대해 저항이 가장 적은 경로로 작용할 수 있음이 이해될 것이다. 또한, 칼럼 형태로 인해, 충분한 확산 장벽 특성을 보기 위해서는 비교적 더 두꺼운 TiN 층이 증착될 필요가 있을 수 있다. 따라서, 효과적인 TiN 장벽은 허용 가능한 전체 접속부 또는 라인 전도성에 대해 너무 두꺼워, W 또는 Cu와 같은 저항률이 더 낮은 충전제 물질을 위한 공간을 거의 남기지 않을 수 있다.
본 발명자들은, 적어도 부분적으로 비정질일 수 있는 TiSiN 및/또는 TiAlN을 포함하는 박막이 비-금속 표면 상에, 예를 들어 열 ALD와 같은 열 순환 기상 증착 공정에 의해 형성될 때, 3차원 또는 SK 성장 모드가 실질적으로 억제될 수 있고 층별 성장 모드가 촉진될 수 있음을 발견하였다. 다른 이유 중에서도, 이는 TiN-계 박막이 합금 원소로서 첨가된 Si 또는 Al을 갖는 경우 및/또는 비정질 상이 그에 존재하는 경우, 핵이 비교적 낮은 접촉각으로 비-금속 표면을 습윤시킬 수 있기 때문일 수 있다. 상기 기재된 바와 같이 TiN-계 박막이 통상적으로 ALD에서 3차원 아일랜드 또는 SK 성장 모드로 장려되는 기판 표면 상에서 박막의 성장이 층별 성장 모드로 더욱 바람직하게 진행되는 경향이 있기 때문에, 생성된 박막은 비-금속 표면의 비교적 큰 구역을 덮는다(아일랜드 형성은 감소됨). 따라서, 전술한 바와 같이 칼럼형 성장을 선호하는 경향이 있는 일부 비-금속 표면 상에서 직접 ALD에 의해 성장된 TiN 층과 달리, 실시양태에 따라 비-금속 표면 상에 형성된 적어도 부분적으로 비정질인 TiSiN 및/또는 TiAlN을 포함하는 박막은 층별 성장 모드를 선호하는 경향이 있으며, 이는 보다 높은 등각성과 표면 평활도를 야기한다. 또한, 비정질 상의 존재는 입자 경계를 감소시켜, Cu 또는 W와 같은 일부 원소에 대한 신속-확산 경로를 억제한다. 비정질 상의 존재, 더 높은 등각성 및/또는 표면 평활도는 또한 확산 장벽의 두께 감소를 가능하게 할 수 있다. 높은 종횡비의 비아 또는 트렌치를 라이닝하도록 형성될 때, 더 작은 두께는 또한 비아 또는 트렌치를 금속으로 후속 충전하여 접촉 비아를 형성하고/하거나 접촉 저항을 감소시키기 위해 비교적 더 큰 개구부를 허용할 수 있다.
도 3은 본원에 개시된 다양한 실시양태에 따른 방법을 이용하여 형성될 수 있는 TiSiN 및/또는 TiAlN을 포함하는 박막(320)을 포함하는 반도체 구조물(300)의 단면도를 개략적으로 도시한다. 반도체 박막 구조물(300)은 기판(310), 예를 들어 반도체 기판을 포함한다. 기판(310)은 비-금속 표면, 예를 들어 유전체 및/또는 반도체 표면을 포함할 수 있고, 본원에 기재된 방법에 따라 적어도 부분적으로 비정질인 TiSiN 및/또는 TiAlN을 포함하는 박막(320)이 그 위에 형성된다. 박막(320)은 우수한 등각성, 단차 커버리지 및 낮은 표면 조도를 가지면서 우수한 확산 장벽 특성을 갖는다. 박막의 이들 및 기타 특성은 나노 규모에서 박막의 결정화도 및/또는 균질성을 제어함으로써(이는 또한 본원에 기재된 다양한 공정 조건을 조정함으로써 조정될 수 있음) 유리하게 조정될 수 있다.
TiSiN 및/또는 TiAlN을 포함하는 박막이 도 3에서 간결성을 위해 평면 기판 상에 형성되는 것으로 도시되었지만, 실시양태는 이것으로 한정되지 않는다. TiSiN 및/또는 TiAlN을 포함하는 박막의 이점은, ALD와 같은 순환 기상 증착 동안 전구체에 노출되는 표면적이 비교적 크도록(예컨대, 평면 기판 표면적을 2배 초과하는 표면적) 토포그래피를 갖는 기판, 예를 들어 높은(예를 들어, >1) 종횡비의 비아 및 트렌치를 갖고/있거나 비교적 높은 특징부 밀도를 갖는 기판 상에 형성될 때 특히 높을 수 있다.
종횡비가 높은 구조물과 관련하여 등각성의 한 척도는 본원에서 그리고 산업계에서 스텝 커버리지로 지칭된다. 종횡비가 높은 구조물은 예를 들어 비아, 홀, 트렌치, 홀, 캐비티 또는 유사한 구조물일 수 있다. 예시적인 예로서, 도 4는 종횡비가 높은 구조물 상에 형성된 박막의 등각성을 정의 및/또는 측정하는 일부 예시적인 메트릭(metric)을 도시하기 위해, 내부에 형성된 예시적인 종횡비가 높은 구조물(416)을 갖는 반도체 구조물(400)을 개략적으로 도시한다. 도시된 종횡비가 높은 구조물(416)은 박막(412), 예를 들어 상이한 부분에서 상이한 두께를 갖는 TiSiN 및/또는 TiAlN을 포함하는 박막으로 라이닝된 내부 표면을 갖는다. 본원에 기재된 바와 같이, 종횡비가 높은 구조물은 종횡비, 예를 들어 종횡비가 높은 구조물(416)의 개구 영역에서 깊이 또는 높이(H)를 폭(W)으로 나눈 비가 1을 초과한다. 도시된 예에서, 종횡비가 높은 구조물(416)은 유전체 층(408), 예를 들어 반도체 물질(404) 상에 형성된 층간 유전체(ILD) 층을 통해 형성된 비아이다. 도시된 예에서, 종횡비가 높은 구조물(416)의 하부 표면은 밑에 있는 반도체 기판(404)을 노출시킨다. 박막(412)은 종횡비가 높은 구조물(416)의 상이한 표면을 상이한 두께로 코팅할 수 있다. 본원에 기술된 바와 같이, 단차 커버리지는 종횡비가 높은 구조물의 하부 또는 바닥 영역에서의 박막의 두께와 종횡비가 높은 구조물의 상부 또는 꼭대기 영역에서의 박막의 두께 사이의 비로 정의될 수 있다. 상부 또는 꼭대기 영역은 예를 들어 개구부의 상부로부터 측정된 H의 0 내지 10% 또는 0 내지 25%의 비교적 작은 깊이에 있는 종횡비가 높은 구조물의 영역일 수 있다. 하부 또는 바닥 영역은 예를 들어 개구부의 상부로부터 측정된 H의 90 내지 100% 또는 75 내지 100%의 비교적 큰 깊이에 있는 종횡비가 높은 구조물의 영역일 수 있다. 일부 종횡비가 높은 구조물에서, 단차 커버리지는 종횡비가 높은 구조물의 바닥 표면에 형성된 박막(412A)의 두께 대 상부 또는 꼭대기 측벽 표면에 형성된 박막(412C)의 두께의 비에 의해 정의되거나 측정될 수 있다. 그러나, 일부 종횡비가 높은 구조물은 잘-한정된 바닥 표면 또는 작은 곡률 반경을 갖는 바닥 표면을 갖지 않을 수 있음을 이해할 것이다. 이러한 구조물에서, 단차 커버리지는 종횡비가 높은 구조물의 하부 또는 바닥 측벽 표면에 형성된 박막(412B)의 두께 대 상부 또는 꼭대기 측벽 표면에 형성된 박막(412C)의 두께의 비에 의해 더욱 일관되게 정의 또는 측정될 수 있다.
TiSiN 및/또는 TiAlN을 포함하는 박막의 순환 기상 증착
도 5a는 실시양태에 따른 TiSiN 및/또는 TiAlN을 포함하는 박막을 형성시키는 방법(500)의 흐름도를 도시한다. 방법(500)은 기판을 제공하는 단계(510)를 포함한다. 기판은 평면 반도체 기판, 또는 본원에 기재된 바와 같이 1회 이상의 기상 증착 사이클에 노출된 반도체 기판의 표면적 대 패턴화되지 않은 반도체 기판의 표면적의 비가 2를 초과하도록 하는 표면 토포그래피를 포함하는 반도체 기판일 수 있다. 비교적 큰 표면적을 발생시키는 표면 토포그래피는 본원에 설명된 바와 같이 기판 상에 형성된 트렌치 또는 비아와 같은 복수개의 개구부일 수 있다. 개구부는 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함할 수 있다.
방법(500)은 티타늄 실리콘 나이트라이드(TiSiN) 또는 티타늄 알루미늄 나이트라이드(TiAlN)를 포함하는, 확산 장벽의 역할을 할 수 있는 박막을 형성시키는 단계(520)를 추가로 포함한다. 박막은 1토르보다 큰 반응 챔버의 압력에서 반도체 기판을 복수회의 기상 증착 사이클에 노출시킴으로써 형성되며, 이 때 기상 증착 사이클은 티타늄(Ti) 전구체에 대한 노출, 질소(N) 전구체에 대한 노출, 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 모두에 대한 노출을 포함한다.
본원 및 명세서 전체에 걸쳐 기재된 바와 같이, TiSiN 및/또는 TiAlN을 포함하는 박막, 예를 들어 확산 장벽이 형성되는 반도체 기판은 IV족 원소 물질(예: Si, Ge, C 또는 Sn) 또는 IV족 물질로 이루어진 합금(예: SiGe, SiGeC, SiC, SiSn, SiSnC, GeSn 등); III 내지 V족 화합물 반도체 물질(예: GaAs, GaN, InAs 등) 또는 III 내지 V족 물질로 형성된 합금; II 내지 VI족 반도체 물질(CdSe, CdS, ZnSe 등) 또는 II 내지 VI족 물질로 형성된 합금으로 이루어질 수 있는 도핑된 반도체 기판을 포함하지만 이들로 한정되지는 않는 다양한 기판에서 실행될 수 있음을 알게 될 것이다.
특정 실시양태에 따르면, 기판은 또한 절연체 상의 실리콘(silicon on insulator; SOI) 기판과 같은 절연체 상의 반도체로서 실행될 수 있다. SOI 기판은 일반적으로 상기 기재된 다양한 구조물이 매립된 SiO2 층(BOX)과 같은 절연체 층을 사용하여 지지 기판으로부터 단리된 실리콘-절연체-실리콘 구조물을 포함한다. 또한, 본원에 기재된 다양한 구조물은 표면 영역에 또는 표면 영역 근처에 형성된 에피택셜(epitaxial) 층에 적어도 부분적으로 형성될 수 있다는 것을 알게 될 것이다.
여전히 도 5a를 참조하면, 방법(500)은 FEOL(front-end-of-line)을 통해 처리된 기판에 대해 수행될 수 있고 다양한 장치, 예를 들어 트랜지스터를 포함할 수 있다는 것을 이해할 것이다. 또한, 반도체 기판은 그 위에 미리 형성된 다양한 구조물, 예를 들어 일부를 언급하자면 확산 영역, 격리 영역, 전극, 및 접속부 및 금속화 라인과 같은 금속화 구조물 중 하나 이상을 포함할 수 있고, 이 위에서 방법(500)이 수행될 수 있다. 따라서, TiSiN 및/또는 TiAlN을 포함하는 확산 장벽은 비아, 캐비티, 홀 또는 트렌치를 비롯한 다양한 토포그래피 구조물 상에 형성될 수 있다. 실시양태에 따른 TiSiN 및/또는 TiAlN을 포함하는 확산 장벽이 형성될 수 있는 표면은 몇 가지 언급하자면 금속 표면, 예를 들어 금속화 구조물의 표면; 반도체 표면, 예를 들어 도핑되거나 도핑되지 않은 Si 표면; 및/또는 유전체 표면, 예를 들어, 층간 유전체(ILD) 표면, 마스크 또는 하드 마스크 표면 또는 게이트 유전체 표면을 포함한다.
일부 실시양태에서, 확산 장벽으로서 형성될 때, TiSiN 및/또는 TiAlN을 포함하는 박막은 유전체 층, 예를 들어 층간 유전체(예를 들어, 도 4의 (408))와 비아 또는 트렌치(예: 도 4의 (416))를 채움으로써 형성되는 금속화 구조물 사이에 및/또는 반도체 기판(404)과 비아 또는 트렌치를 채움으로써 형성되는 금속화 구조물 사이에 개재될 수 있으며, 이에 의해 전기적 접촉 같은 다른 기능 중에서도 그들 사이의 확산 장벽 역할을 할 수 있다. 이들 실시양태에서, 유전성 물질은 집적 회로 제조에 사용되는 임의의 유전성 물질, 예를 들어 몇몇은 언급하자면 실리콘 옥사이드, 실리콘 나이트라이드, 높은 K 유전체 또는 낮은 K 유전체일 수 있다. 금속화 구조물은 금속화 라인, 접촉 구조물, 또는 예를 들어 아래에 놓인 반도체 물질(404)(예컨대, 확산 영역)을 제조되는 집적 회로 장치의 다른 부분에 전기적으로 연결하기 위한 금속 또는 금속 물질로 형성된 다른 전도성 구조물을 포함할 수 있다. 금속화 구조물은 예를 들어 Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta 및 W를 포함하는 금속; TiN, TaN, WN 및 TaCN을 포함하는 전도성 금속 나이트라이드; 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드를 비롯한 전도성 금속 실리사이드; 및 RuO2를 비롯한 전도성 금속 옥사이드를 포함하는 임의의 적합한 금속 또는 금속성 물질로 이루어질 수 있다.
여전히 도 5를 참조하면, 박막, 예를 들어 확산 장벽을 형성시키는 방법(500)은 반응기 챔버 내의 반도체 기판을 복수회의 기상 증착 사이클[원자층 증착(ALD) 사이클일 수 있음]에 노출시킴으로써 TiSiN 및/또는 TiAlN을 포함하는 박막을 형성시키는 단계(520)를 더 포함하며, 이 때 기상 증착 사이클은 티타늄(Ti) 전구체에 대한 1회 이상의 노출, 질소(N) 전구체에 대한 1회 이상의 노출, 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체에 대한 1회 이상의 노출을 포함한다. 기상 증착 사이클 중 적어도 1회는 약 1토르보다 큰 압력에서 반응 챔버에서 수행될 수 있다.
본원 및 명세서 전반에 걸쳐 기재된 바와 같이, 반응기 챔버는 원자층 증착(ALD)일 수 있는 순환 기상 증착, 예컨대 열 순환 기상 증착 또는 ALD에 적합하게 구성된 단일 웨이퍼 프로세싱 반응 챔버 또는 배치 웨이퍼 프로세싱 반응 챔버를 비롯한 임의의 반응 챔버를 지칭한다. 열 순환 증착 반응기 또는 ALD 반응기에서, 기판은 서셉터(susceptor) 또는 캐리어 보트(carrier boat)와 같은 적절한 기재 상에 배치될 수 있다. 기판은 가열된 서셉터를 통한 전도에 의해 직접 가열되거나, 또는 램프와 같은 방사선 공급원으로부터의 복사에 의해 또는 가열된 챔버 벽을 통한 대류에 의해 간접적으로 가열될 수 있다.
일반적으로 순환 기상 증착 또는 ALD 공정에서, 반응물 또는 전구체, 예를 들어 산화 및 환원 반응물은 기판이 내부에 배치된 반응 챔버 내로 교대로 도입된다. 하나 이상의 반응물 또는 전구체의 도입은 또한 반응 챔버로부터 과량의 반응물 또는 전구체를 제거하기 위한 퍼지(purge) 및/또는 펌프 아웃(pump out) 공정과 교대될 수 있다. 반응물은 확산 장벽이 증착될 표면이 반응물에 노출되도록 하기에 적합한 시간 동안 조건 하에 반응 챔버 내로 도입될 수 있으며, 이에 의해 기판의 표면은 전구체 또는 반응물 및/또는 반응물의 반응 생성물로 적어도 부분적으로 포화될 수 있다. 이어, 과량의 또는 잔류 전구체 또는 반응물은 반응 챔버 밖으로 퍼지 및/또는 펌프 아웃될 수 있다. 펌프 아웃 공정은 적절한 진공 펌핑 공정에 의해 수행될 수 있고, 퍼지 단계는 반응 챔버 내로 비-반응성 또는 불활성 가스, 예를 들어 질소 또는 희가스를 도입함으로써 수행될 수 있다. 상호 반응성 반응물이 기상에서 혼합되는 것을 방지하기 위한 다른 기술도 존재한다.
도 5b는 흐름도이고, 도 5c 및 도 5d는 실시양태에 따른 TiSiN 및/또는 TiAlN을 포함하는 확산 장벽을 형성시키는 방법을 도시하는 도표이다. 도 5c는 전구체에 대한 노출을 포함하는 증착 단계, 및 증착 단계에 대한 노출을 포함하는 사이클을 도시한다. 도 5d는 다중 사이클의 일부로서 순환 증착 단계의 순서를 도시한다. 도 5b 내지 도 5d를 참조하면, 다양한 실시양태에 따라, 반도체 기판을 ALD 사이클일 수 있는 1회 이상의 기상 증착 사이클에 노출시키는 단계(520)(도 5a)는 기판을 1회 이상의 제 1 기상 증착 단계("제 1 증착 단계")에 노출시킴(525)을 포함하며, 이 때 제 1 증착 단계 중 적어도 1회는 Ti 전구체에 대한 노출 및 N 전구체에 대한 노출을 포함한다. ALD 사이클일 수 있는 1회 이상의 기상 증착 사이클에 반도체 기판을 노출시키는 단계(520)(도 5a)는 기판을 1회 이상의 제 2 기상 증착 단계("제 2 증착 단계")에 노출시킴(530)을 추가로 포함하며, 여기에서 제 2 증착 단계 중 적어도 1회는 Si 및/또는 Al 전구체에 대한 노출 또는 Si 및/또는 Al 전구체에 대한 노출과 N 전구체에 대한 추가 노출의 조합을 포함한다. 1회 이상의 제 1 증착 단계 및 1회 이상의 제 2 증착 단계가 조합되어 1회의 사이클을 형성할 수 있고, 이는 다시 복수회 또는 사이클 반복될 수 있다. 상이한 사이클은 동일하거나 상이한 수의 제 1 및 제 2 증착 단계를 가질 수 있다. 기판을 1회 이상의 제 1 증착 단계에 노출시키는(525) 것과 1회 이상의 제 2 증착 단계에 노출시키는(530) 것을 조합하면 TiSiN 및/또는 TiAlN 층 또는 영역을 포함하는 확산 장벽 층을 생성시킨다. 아래에 기재되는 바와 같이, 1회 이상의 제 1 증착 단계에 기판을 노출시키는(525) 것과 1회 이상의 제 2 증착 단계에 기판을 노출시키는(530) 것은 각각 또한 펄스에서와 같이 각각의 전구체에 대한 1회 이상의 노출을 포함할 수 있다.
여전히 도 5b 내지 도 5d를 참조하면, 다양한 실시양태에서, 기판을 1회 이상의 제 1 증착 단계 각각에 노출시키는(525) 것은 Ti 전구체에 대한 1회 이상의 노출 및 N 전구체에 대한 1회 이상의 노출을 기판에 적용하는 것을 포함한다. Ti 전구체에 대한 각각의 노출은 확산 장벽이 증착될 기판의 표면이 Ti 전구체에 노출되도록 하고, 이에 의해 표면이 Ti 전구체로 실질적으로 또는 부분적으로 포화될 수 있도록 한다. 기판을 Ti 전구체에 노출시킨 후, 기판 표면에 흡착되거나 화학 흡착된 상태로 남아 있지 않은 과량의 또는 잔류 Ti 전구체 또는 이의 반응 생성물은, 예를 들어 공정 챔버를 펌핑하거나 퍼징함으로써 기판 표면으로부터 제거될 수 있다. 유사하게, N 전구체에 대한 각각의 노출은 확산 장벽이 증착될 기판이 N 전구체에 노출되도록 하고, 이에 의해 표면이 N 전구체로 실질적으로 또는 부분적으로 포화될 수 있도록 한다. 기판을 N 전구체에 노출시킨 후, 흡착 또는 화학 흡착된 상태로 남아 있지 않거나 기판 표면과 반응하지 않은 과량의 또는 잔류 N 전구체 또는 이의 반응 생성물은 예를 들어 공정 챔버를 펌핑하거나 퍼징시킴으로써 기판 표면으로부터 제거될 수 있다. Ti 전구체에 대한 1회 이상의 노출 및 N 전구체에 대한 1회 이상의 노출을 각각 포함하는 1회 이상의 제 1 증착 단계에 기판을 적용하는 것은 증착된 그대로의 TiN으로 실질적으로 형성된 하나 이상의 단일층 또는 영역을 국부적으로 형성할 수 있다.
일부 실시양태에서, 주어진 제 1 증착 단계에서 Ti 전구체에 대한 노출은 복수회 연속적으로 수행될 수 있다. 유사하게, 주어진 제 1 증착 단계에서 N 전구체에 대한 노출은 복수회 연속적으로 수행될 수 있다. 유리하게는, 일부 상황에서 Ti 및/또는 N 전구체에 기판을 1회보다 많이 노출시키면, 예를 들어 상당한 입체 장애 효과가 존재할 때 각각의 전구체 흡착 또는 반응을 위한 반응성 부위를 더 많이 노출시킴으로써 더 높은 수준의 표면 포화를 야기할 수 있다.
여전히 도 5b 내지 도 5d를 참조하면, 다양한 실시양태에서, 기판을 1회 이상의 제 2 증착 단계 각각에 노출시키는(530) 것은 Si 전구체 또는 Al 전구체에 대한 1회 이상의 노출을 기판에 적용하는 것을 포함한다. Si 및/또는 Al 전구체에 대한 각각의 노출은 확산 장벽이 증착될 기판의 표면이 Si 및/또는 Al 전구체에 노출되도록 하고, 이에 의해 표면이 Si 및/또는 Al 전구체로 실질적으로 또는 부분적으로 포화될 수 있도록 한다. 기판을 Si 및/또는 Al 전구체에 노출시킨 후, 기판 표면에 흡착되거나 화학 흡착된 상태로 남아 있지 않은 과량의 또는 잔류 Si 및/또는 Al 전구체 또는 이의 반응 생성물은, 예를 들어 공정 챔버를 펌핑하거나 퍼징함으로써 기판 표면으로부터 제거될 수 있다. Si 및/또는 Al 전구체에 대한 1회 이상의 노출을 각각 포함하는 1회 이상의 제 2 증착 단계에 기판을 적용하는 것은 증착된 그대로의 Si 또는 Al로 실질적으로 형성된 하나 이상의 단일층 또는 영역을 국부적으로 형성할 수 있다.
일부 실시양태에서, 주어진 제 2 증착 단계에서 Si 및/또는 Al 전구체에 대한 노출은 복수회 연속적으로 수행될 수 있다. 유리하게는, 일부 상황에서 Si 및/또는 Al 전구체에 기판을 1회보다 많이 노출시키면, 예를 들어 상당한 입체 장애 효과가 존재할 때 각각의 전구체 흡착 또는 반응을 위한 반응성 부위를 더 많이 노출시킴으로써 더 높은 수준의 표면 포화를 야기할 수 있다.
여전히 도 5b 내지 도 5d를 참조하면, 일부 실시양태에서, 기판을 1회 이상의 제 2 증착 단계 각각에 노출시키는(530) 것은, Si 및/또는 Al 전구체에 대한 1회 이상의 노출을 기판에 적용하고, 제 1 증착 단계의 N 전구체와 동일하거나 상이할 수 있는 N 전구체에 대한 1회 이상의 노출을 기판에 추가로 적용하는 것을 포함한다. Si 및/또는 Al 전구체에 대한 각각의 노출은 확산 장벽이 증착될 기판의 표면이 Si 및/또는 Al 전구체에 노출되도록 하고, 이에 의해 표면이 Si 및/또는 Al 전구체로 실질적으로 또는 부분적으로 포화될 수 있도록 한다. 기판을 Si 및/또는 Al 전구체에 노출시킨 후, 기판 표면에 흡착되거나 화학 흡착된 상태로 남아 있지 않은 과량의 또는 잔류 Si 및/또는 Al 전구체 또는 이의 반응 생성물은, 예를 들어 공정 챔버를 펌핑하거나 퍼징함으로써 기판 표면으로부터 제거될 수 있다. N 전구체에 대한 각각의 노출은 확산 장벽이 증착될 기판의 표면이 N 전구체에 노출되도록 하고, 이에 의해 표면이 N 전구체로 실질적으로 또는 부분적으로 포화될 수 있도록 한다. N 전구체에 1회 이상 노출시킨 후, 기판 표면과 반응하지 않은 과량의 또는 잔류 N 전구체 또는 이의 반응 생성물은 예를 들어 공정 챔버를 펌핑하거나 퍼징시킴으로써 기판 표면으로부터 제거될 수 있다. Si 전구체에 대한 1회 이상의 노출 및 N 전구체에 대한 1회 이상의 노출을 각각 포함하는 1회 이상의 제 2 증착 단계에 기판을 적용하는 것은 증착된 그대로의 SiN 또는 AlN으로 실질적으로 형성된 하나 이상의 단일층 또는 영역을 국부적으로 형성할 수 있다.
일부 실시양태에서, 주어진 제 2 증착 단계에서 Si 전구체에 대한 노출은 복수회 연속적으로 수행될 수 있다. 유사하게, N 전구체에 대한 추가 노출은 복수회 연속적으로 수행될 수 있다. 유리하게는, 일부 상황에서 본원에 논의된 바와 같이 Si 및/또는 Al 및/또는 N 전구체에 기판을 1회보다 많이 노출시키면, 예를 들어 상당한 입체 장애 효과가 존재할 때 각각의 전구체 흡착을 위한 반응성 부위를 더 많이 노출시킴으로써 더 높은 수준의 표면 포화를 야기할 수 있다.
다양한 실시양태에서, 본원에 기재된 제 1 및 제 2 증착 단계 중 하나 또는 둘 모두를 각각 포함하는 사이클의 횟수, 제 1 증착 단계의 반복 빈도 및 횟수, 및 제 2 증착 단계의 반복 빈도 및 횟수, 제 1 증착 단계 동안 Ti 전구체 및 N 전구체에 대한 기판의 노출의 반복 빈도 및 횟수, 및 제 2 증착 단계 동안 Si 및/또는 Al 전구체 또는 Si 및/또는 Al 전구체 및 N 전구체에 대한 기판의 노출의 반복 빈도 및 횟수를 변경함으로써, 전구체의 입체 장애 효과에 대한 민감성을 비롯한 다양한 고려사항에 기초하여, TiSiN 및/또는 TiAlN을 포함하는 생성된 확산 장벽 층에서 본원에 기재된 원하는 두께, 화학량론 및 기타 특성을 얻을 수 있음을 이해할 것이다.
여전히 도 5b 내지 도 5d를 참조하면, 상황 또는 추구되는 막 특성에 따라, 제 1 증착 단계 또는 제 2 증착 단계에 대한 기판의 노출 중 하나 또는 다른 하나로 TiSiN 및/또는 TiAlN을 포함하는 확산 장벽의 증착을 개시하는 것이 유리할 수 있다. 예를 들어, 본 발명자들은 기판을 1회 이상의 제 2 증착 단계(Si 및/또는 Al 전구체 또는 N 전구체)에 먼저 노출시킨(530) 후, 1회 이상의 제 1 증착 단계(Ti 전구체 또는 N 전구체)에 기판을 노출시키는(525) 것이, 예를 들어 기판 표면이 비금속 표면, 예컨대 층간 유전체(ILD) 층에 형성된 트렌치 또는 비아의 측벽과 같은 절연 표면, 또는 Si 확산 영역과 같은 반도체 표면을 포함하는 경우, 확산 장벽 층의 층별 성장 모드를 향상시켜 등각성을 증가시키고 표면 조도를 감소시키는 데 특히 유리할 수 있음을 발견하였다.
그러나, 실시양태는 그런 식으로 제한되는 것은 아니며, 다른 실시양태에서는 먼저 기판을 1회 이상의 제 1 증착 단계(Ti 전구체 또는 N 전구체)에 노출시킨(525) 다음, 기판을 1회 이상의 제 2 증착 단계(Si 및/또는 Al 전구체 또는 N 전구체)에 노출시키는(530) 것이, 예를 들어 기판 표면이 금속 표면(예: W, Al 또는 Cu 금속 금속화)을 포함하는 경우, 양호한 등각성 및 표면 조도를 유지하면서 접촉 저항을 감소시키는데 더욱 유리할 수 있다.
도 5d를 참조하면, 일부 상황에서, 제 1 및 제 2 증착 단계의 순서는 상기 기재된 순서에 따라 TiN 및 Si 및/또는 Al 또는 SiN 및/또는 AlN이 검출가능하게 풍부한 영역 또는 층을 갖는 박막을 생성시킬 수 있다. 그러나, 다른 상황에서는, 제 1 및 제 2 증착 단계에 대한 다른 노출 순서에도 불구하고, 생성된 박막은 하기에 추가로 설명되는 바와 같이 실질적으로 균질한 TiSiN 및/또는 TiAlN 박막일 수 있다.
다양한 실시양태에 따르면, 박막, 예컨대 확산 장벽 층 또는 영역을 형성하기 위한 Ti 전구체의 비제한적인 예는 티타늄 테트라클로라이드(TiCl4), 테트라키스(디메틸아미노)티타늄(TDMAT) 또는 테트라키스(디에틸아미노)티타늄(TDEAT)을 포함한다.
다양한 실시양태에 따르면, 박막, 예를 들어 확산 장벽 층 또는 영역을 형성하기 위한 N 전구체의 비제한적인 예는 암모니아(NH3), 히드라진(N2H4) 또는 모노메틸히드라진(CH3(NH)NH2, "MMH")을 포함한다. 상기 언급된 바와 같이, 상이한 N 전구체가 제 1 및 제 2 증착 단계에 대해 사용될 수 있고, 실제로 상이한 전구체가 동일한 단계의 상이한 사이클에 사용될 수 있다.
다양한 실시양태에 따르면, 퍼징을 위한 불활성 가스의 비제한적인 예는 질소 N2 또는 Ar과 같은 희가스를 포함한다.
일부 실시양태에 따르면, 확산 장벽 층을 형성하기 위한 Si 전구체는 하이드라이드 전구체일 수 있다. 하이드라이드 전구체의 예는 실란(SiH4) 및 디실란(Si2H6)을 포함한다. 일부 다른 실시양태에 따르면, 확산 장벽 층을 형성하기 위한 Si 전구체는 실리콘 클로라이드 또는 클로로실란 같은 염소-함유 전구체일 수 있다. 예로는 실리콘 테트라클로라이드(SiCl4), 모노클로로실란(SiH3Cl, "MCS"), 디클로로실란(SiH2Cl2, "DCS"), 트리클로로실란(SiHCl3), 헥사클로로디실란(Si2Cl6, "HCDS") 및 옥타클로로트리실란(Si3Cl8, "OCTS")이 있다. 본 발명자들은, 유기 실리콘 전구체에 대한 감소된 입체 장애 때문에 다양한 조건하에서 전구체에 의한 더 높은 수준의 표면 포화가 요구될 때, 실리콘 및 염소-함유 Si 전구체를 사용하여 TiSiN을 포함하는 확산 장벽 층을 바람직하게 형성시킬 수 있음을 발견하였다.
일부 실시양태에 따르면, 확산 장벽 층을 형성시키기 위한 Al 전구체는 유기 금속 전구체일 수 있다. 유기 금속 전구체의 예는 트리-메틸 알루미늄("TMA"), 트리-이소-부틸-알루미늄 및 트리스(디메틸아미도) 알루미늄을 포함한다. 일부 다른 실시양태에 따르면, 확산 장벽 층을 형성시키기 위한 Al 전구체는 염소-함유 Al 전구체, 예를 들어 AlCl3일 수 있다.
어떠한 이론에도 구속되지 않고, 본 발명자들은 이들 Si 및 Al 전구체가 제 1 비-질소 전구체로서 도입될 때 다른 Si 또는 Al 전구체와 비교하여 TiSiN 층 또는 TiAlN 층의 층별 성장 모드를 촉진시키는 데 특히 유리할 수 있음을 발견하였다. 층별 성장 모드는 성장 초기 단계에서 TiSiN 층 또는 TiAlN 층의 핵에 의한 기판 표면의 개선된 습윤화(이는 핵과 기판 표면 사이의 작은 접촉각을 특징으로 할 수 있음)를 통해 달성된다. 층별 성장 모드의 결과로서, 개선된 등각성 및 감소된 표면 조도가 달성될 수 있으며, 이는 작은 치수에서 높은 종횡비로 증착함으로써 확산 장벽을 형성시키는 데 특히 유리할 수 있다. 또한, 어떠한 이론에도 구속되지 않고, 염소-함유 Si 및/또는 Al 전구체는 흡착을 억제하거나 자가-제한함으로써 성장 방향에서의 조성의 보다 정확한 제어를 가능하게 할 수 있다.
본원에 개시된 다양한 이점을 실현하기 위해, 예를 들어 효과적인 확산 장벽으로서 작용하기 위해, TiSiN 및/또는 TiAlN을 포함하는 박막은 실시양태에 따라 약 25nm, 20nm, 15nm, 10nm, 7nm, 4nm, 2nm, 1nm를 초과하지 않는 두께를 가질 수 있거나, 또는 이들 값 중 임의의 값에 의해 한정된 범위 내의 값 또는 이들 값 외부의 값을 갖는다. 이러한 두께는 확산 장벽으로서 유사한 효과를 갖는 TiN 장벽에 비해 실질적으로 더 낮을 수 있다.
본원에 개시된 다양한 이점을 실현하기 위하여, 예를 들어 확산 장벽으로서 작용하기 위하여, TiSiN 및/또는 TiAlN을 포함하는 박막은 실시양태에 따라 250℃ 내지 300℃, 300℃ 내지 400℃, 350℃ 내지 400℃, 400℃ 내지 450℃, 450℃ 내지 500℃, 500℃ 내지 550℃, 550℃ 내지 600℃, 600℃ 내지 650℃, 또는 이들 값 중 임의의 값에 의해 한정된 범위의 온도(예를 들어, 약 400℃)의 기판 온도에서 형성될 수 있다.
본원에 개시된 다양한 이점을 실현하기 위해, 예를 들어 효과적인 확산 장벽으로 작용하기 위해, 다양한 전구체의 노출 시간 또는 펄스 지속 시간은 실시양태에 따라 약 0.1 내지 5초, 5 내지 10초, 10 내지 20초, 20 내지 30초, 30 내지 40초, 40 내지 50초, 50 내지 60초, 또는 이들 값 중 임의의 값 또는 그 이상의 값에 의해 한정된 범위의 지속 시간이다.
요약하면, TiSiN 및/또는 TiAlN을 포함하는 박막, 예를 들어 확산 장벽을 형성시키는 것은 각각 1회 이상의 제 1 증착 단계 및/또는 1회 이상의 제 2 증착 단계를 포함하는 1회 이상의 사이클에 기판을 노출시킴을 포함한다. 제 1 증착 단계는 각각 또한 N 전구체에 대한 1회 이상의 노출과 교대하는 Ti 전구체에 대한 1회 이상의 노출을 포함한다. 일부 실시양태에 따르면, 제 2 증착 단계는 각각 또한 Si 또는 Al 전구체에 대한 1회 이상의 노출을 포함한다. 일부 다른 실시양태에 따르면, 제 2 증착 단계 각각은 N 전구체에 대한 1회 이상의 노출과 교대하는 Si 전구체 및/또는 Al 전구체에 대한 1회 이상의 노출을 포함한다. 생성된 확산 장벽 층은 TiSiN 층 또는 영역 또는 TiAlN 층 또는 영역을 포함한다. 다양한 실시양태에 따르면, Ti 전구체, N 전구체 및 Si 및/또는 Al 전구체 각각에 대한 기판의 노출 빈도 및 횟수, 및 사이클, 제 1 증착 단계 및 제 2 증착 단계 각각에 대한 기판의 노출 빈도 및 횟수뿐만 아니라 노출의 순서는 본원에 기재된 바와 같이 원하는 화학량론, 두께 및 결정화도를 얻도록 조정될 수 있다.
높은 표면적 및/또는 높은 종횡비의 구조물을 갖는 기판 상에서의 증착
본 발명자들은 기판이 예를 들어 종횡비가 높은 구조물의 비교적 높은 면적 밀도로 인해 야기되는 비교적 높은 표면적을 가질 때, 평면 또는 패턴화되지 않은 기판 또는 비교적 표면적이 낮거나 또는 종횡비가 높은 구조물의 면적 밀도가 낮은 기판 상에 형성된 박막의 특성화에 기초하여 개발된 ALD 공정 기법을 이용하여, 박막으로 노출된 표면을 코팅하면, 노출된 표면의 상이한 부분에서 상이한 특성을 갖는 박막을 생성시킬 수 있다. 예를 들어, 전술한 바와 같은 등각성 또는 단차 커버리지는 비교적 높은 면적 밀도를 갖는 기판의 종횡비가 높은 구조물에서 상당히 더 나쁠 수 있다. 노출된 표면의 상이한 부분에서 상이할 수 있는 다른 특성에는 막 화학량론, 표면 조도, 전기 저항률 및 막 밀도 등이 포함된다. 어떤 이론에도 얽매이지 않고, 특성의 균일성이 낮은 한 가지 이유는, 평면 기판에 비해 기판의 노출된 표면적이 상당히 증가하기 때문일 수 있다. 증가된 노출된 표면적 때문에, 노출된 표면의 상이한 부분은 상이한 양의 전구체가 노출된 표면의 상이한 부분 상에 흡착될 수 있도록 상이한 크기의 전구체 플럭스를 수용할 수 있다. 단순화된 예로서, 300mm 반도체 기판에 각각 1×1010 이상 정도의 트랜지스터를 갖는 수백 개의 다이가 형성되고, 각 트랜지스터가 10 내지 100nm의 직경 및 1 내지 100의 종횡비를 갖는 하나 이상의 비아를 갖는 경우, 박막의 증착 동안 전구체에 노출되는 표면적은 상응하는 패턴화되지 않은 기판의 표면적을 10, 100, 1000배 이상 초과할 수 있다. 또한, 노출된 표면의 상이한 부분에서의 국부 증착 조건이 상이할 수 있다. 예를 들어, 깊은 트렌치 또는 비아 내부의 국부 압력은 깊은 트렌치 또는 비아 외부의 영역과 비교하여 상이할 수 있다(예를 들어, 더 낮을 수 있다). 또한, 진공 상태에서 가스 분자는 트렌치 또는 비아의 측벽과 더 많이 충돌하기 때문에, 깊은 트렌치 또는 비아의 상부는 더 높은 플럭스에 노출되어 더 많은 양의 전구체 분자를 흡착할 수 있다.
본원에 기재된 다양한 실시양태에 따르면, 본 발명자들은 본원에 기재된 증착 방법이 TiSiN 및/또는 TiAlN을 포함하는 박막을 노출된 표면의 상이한 부분에 등각성, 단차 커버리지, 막 화학량론, 표면 조도, 전기 저항률 및 막 밀도 등을 비롯한 다양한 물리적 특성과 관련하여 더 높은 균일성으로 형성시키는데 특히 유리하다는 것을 발견하였다. 따라서, 본원에 개시된 증착 방법에 따라 형성된 TiSiN 및/또는 TiAlN을 포함하는 박막은 이들 물리적 특성중 하나 이상에 대해 국부적인(예를 들어, 트렌치 또는 비아 내) 또한 전체적인(예컨대, 웨이퍼 내) 수준 모두에서 더 높은 균일성을 갖는다. 따라서, 실시양태에 따른 증착 방법은 1회 이상의 기상 증착 사이클에 노출된 반도체 기판의 표면적 대 상응하는 패턴화되지 않은 반도체 기판의 표면적의 비가 2, 5, 10, 20, 50, 100, 200, 500, 1000을 초과하거나 이들 값 중 임의의 값에 의해 한정된 범위의 비 또는 그 이상을 갖도록, 표면 토포그래피를 포함하는 기판 상에 TiSiN 및/또는 TiAlN을 포함하는 박막을 형성시키는 데 특히 유리하다.
다르게는 또는 추가적으로, 실시양태에 따른 증착 방법은 1마이크론, 500nm, 200nm, 100nm, 50nm, 20nm 또는 이들 값중 임의의 값에 의해 한정된 범위의 값 미만의 개구부 폭, 5, 10, 20, 50, 100, 200 또는 이러한 값 중 임의의 값에 의해 한정된 범위의 값을 초과하는 종횡비, 및 상기 기재된 바와 같이 표면적이 평면 기판의 표면적보다 더 크도록 하는 면적 밀도를 갖는 높은 종횡비의 구조물을 포함하는 기판 상에 박막을 형성시키는데 특히 유리하다. 이러한 토포그래피를 갖는 기판은 50%, 60%, 70%, 80%, 90%, 95%를 초과하거나 이들 값 중 임의의 값에 의해 한정된 범위의 값 이상을 갖는 상기 정의된 단차 커버리지를 갖는 실시양태에 따른 TiSiN 및/또는 TiAlN을 포함하는 박막으로 등각성으로 코팅될 수 있다. 상기 논의된 바와 같이, 본 발명자들은 종횡비가 높은 구조물의 비교적 높은 면적 밀도를 갖는 기판을 등각성으로 코팅하기 위한 공정 조건이 이러한 결과를 달성하기 위해 실시양태에 따라 최적화될 수 있음을 발견하였다. 본 발명자들은 무엇보다도 기판의 노출 동안 반응 챔버 압력 또는 전구체의 분압, 증착 속도, 반응 챔버 내로 도입되는 전구체의 온도 또는 압력, 전구체의 유속 및 노출 시간을 제어함으로써 이러한 결과를 달성할 수 있음을 발견하였다.
본 발명자들은 비교적 높은 전체 압력 또는 분압이, 실시양태에 따라 종횡비가 높은 구조물의 비교적 높은 면적 밀도를 갖는 기판을 코팅할 때, 등각성 및 단차 커버리지의 개선을 초래할 수 있음을 발견하였다. 어떠한 이론에도 구속되지 않고, 이러한 개선은 무엇보다도 높은 종횡비의 비아 또는 트렌치 내부의 전구체의 국부적으로 감소된 분압의 효과를 줄이는 것과 관련될 수 있다. 따라서, 실시양태에 따라, 다시 도 5b 및 도 5c를 참조하면, 기판을 1회 이상의 제 1 증착 단계(Ti 전구체 및/또는 N 전구체)에 노출시키는(525) 동안, 및/또는 1회 이상의 제 2 증착 단계(Si 및/또는 Al 전구체 및/또는 N 전구체)에 기판을 노출시키는 동안(530), 개별 전구체 중 임의의 전구체의 전체 압력 또는 분압은 1.0 내지 3.0토르, 3.0 내지 5.0토르, 5.0 내지 7.0토르, 7.0 내지 9.0토르, 9.0 내지 11.0토르, 11.0 내지 13.0토르, 13.0 내지 15.0토르, 또는 이러한 값중 임의의 값에 의해 한정된 범위의 압력일 수 있다. Ti 전구체, N 전구체 및/또는 Si 및/또는 Al 전구체에 대한 각각의 노출에서, 각각의 전구체는 반응 챔버에 있는 가스 분자의 총량의 1 내지 2%, 2 내지 5%, 5 내지 10%, 10 내지 20%, 20 내지 50%, 50 내지 100%, 또는 이들 값중 어느 값에 의해 한정된 범위의 백분율을 구성할 수 있다. 본 발명자들은 일부 상황에서 전체 압력 또는 분압이 이러한 값을 벗어날 때, 무엇보다도 단차 커버리지가 열화되기 시작할 수 있음을 발견하였다.
개별적인 전구체 및 불활성 가스의 유속, 및 반응 챔버의 펌핑 강도와 함께, 1회 이상의 제 1 증착 단계(Ti 전구체 및/또는 N 전구체)에 기판을 노출시키는(525) 동안, 및/또는 1회 이상의 제 2 증착 단계(Si 및/또는 Al 전구체 및/또는 N 전구체)에 기판을 노출시키는(530) 동안, 비교적 높은 전체 압력 또는 분압은, 증착 속도가 실시양태에 따라 제 1 및/또는 제 2 증착 단계당 0.20 내지 0.30Å/증착 단계, 0.30 내지 0.40Å/증착 단계, 0.40 내지 0.50Å/증착 단계, 0.50 내지 0.60Å/증착 단계, 0.60 내지 0.70Å/증착 단계, 0.60 내지 0.70Å/증착 단계, 0.70 내지 0.80Å/증착 단계, 또는 이들 값 중 임의의 값에 의해 한정된 범위의 값에서 비교적 높도록 제어된다.
본 발명자들은, 부분적으로 비교적 높은 처리량을 가능하게 하면서 비교적 높은 전체 압력 또는 분압에서 증착용 반응 챔버에 비교적 많은 양의 전구체를 전달하기 위해, 반응 챔버로의 전구체의 유속이, 평면 기판 및/또는 낮은(예: <1) 종횡비의 구조물을 갖는 기판에 박막을 형성시키기 위한 공정 조건에서 이용되는 것보다 상당히 더 높아야 함을 발견하였다. 높은 유속은 또한 반응 챔버에 도입하기 전에 전구체의 온도 또는 압력 중 하나 또는 둘 다를 증가시킴으로써 달성될 수 있다. 예를 들어, 제조 조건 하에서 액체 형태의 전구체의 경우, 전구체 병은 실온보다 높은 온도, 예를 들어 30 내지 60℃, 60 내지 80℃, 80 내지 100℃, 100 내지 120℃, 120 내지 150℃, 또는 이들 값 중 임의의 값에 의해 한정된 범위의 온도로 가열되어, 증기 발생 속도를 높일 수 있다. 이들 범위에서 낮은 병 온도 및 높은 병 온도는 부분적으로 각각 전구체의 증기압 및 전구체의 분해 온도에 기초하여 결정될 수 있다. 예로서, TiCl4는 약 60 내지 80℃로 가열될 수 있다. 다른 한편으로, 제조 조건 하에서 가스 형태의 전구체의 경우에는, 가스 라인 압력을 증가시켜, 비교적 낮은 표면적 또는 평면 기판 및/또는 낮은(예: <1) 종횡비의 구조물을 갖는 기판 상에 박막을 형성시키는데 사용되는 가스 라인 압력에 비해 훨씬 더 높은 값으로 전달 압력을 증가시킴으로써, 높은 유속을 달성할 수 있다. 본원에 기재된 다양한 이점을 달성하기 위한 비교적 높은 유속은 무엇보다도 펌핑 속도, 노출 시간, 및 반응기의 부피에 따라 달라질 수 있음을 알게 될 것이다. 높은 표면적 및/또는 높은 종횡비의 구조물을 갖는 기판 상에 박막을 증착시키기에 적합한 유속을 달성하기 위해, 다른 매개변수 중에서도 특히 전구체의 온도 및/또는 압력은 Ti, N, Si 및 Al 전구체 각각의 유속이 예를 들어 100 내지 1000 표준 입방 센티미터/분(sccm), 1000 내지 2000sccm, 2000 내지 5000sccm, 5000 내지 10,000sccm, 10,000 내지 15,000sccm, 15,000 내지 20,000sccm, 또는 이들 값중 임의의 값에 의해 한정된 범위의 값 이상일 수 있도록 조정될 수 있다. 적절한 유속은 무엇보다도 반응기의 부피에 의존할 수 있고, 이러한 유속의 일부는 약 1 내지 2리터의 부피를 갖는 단일 웨이퍼 반응기에 적합할 수 있음이 이해될 것이다.
도 6a 내지 도 6c는 본원에 기재된 증착 기술에 따라 형성된 종횡비가 높은 비아를 라이닝하는 등각성 TiSiN 막의 실험적인 투과 전자 현미경(TEM) 이미지를 도시한다. 높은 종횡비의 비아에는 증착된 실리콘 옥사이드 표면이 있다. 도 6a, 도 6b 및 도 6c는 종횡비가 약 40인 비아에 형성된 TiSiN 박막의 상부, 중간부 및 하부에서 각각 촬영한 TEM 이미지이다. 도 6a 내지 도 6c 각각에서, 좌측 이미지는 종횡비가 높은 비아의 각 부분의 명시야 이미지이고, 우측 이미지는 TiSiN 박막의 두께에 필적하는 스폿 크기를 갖는 전자빔을 사용하여 종횡비가 높은 비아의 각 부분 상에 형성된 박막으로부터 수득한 선택 영역 회절(selective area diffraction, SAD) 패턴을 나타낸다. 도 2에 도시된 칼럼형 성장으로 인해 거친 표면을 갖는 다결정질 TiN과 달리, 도 6a 내지 도 6c의 명시야 TEM 이미지는 증착된 TiSiN이 훨씬 더 평활하고 등각성임을 보여준다. 본 발명자들은 이러한 개선 및 다른 개선이 부분적으로 SAD 패턴에 의해 표시된 바와 같이 TiSiN의 일부 나노결정질 상과 함께 존재할 수 있는 TiSiN의 적어도 일부 비정질 상의 존재에 기인할 수 있음을 발견하였다. TiSiN 박막은 비아 깊이 전체에 걸쳐 실질적으로 비정질이고 실질적으로 등각성이며 단차 높이 커버리지가 우수하다(약 60%).
나노 규모에서 박막 형태의 제어
유리하게는, 본원에 기재된 다양한 공정 매개변수를 사용하여 전구체의 흡착을 단일층 미만 수준(sub-monolayer level)에서 제어하는 능력으로 인해, ALD 공정일 수 있는 본원에 개시된 순환 기상 증착 공정의 다양한 실시양태는 나노 규모에서 TiSiN 및/또는 TiAlN을 포함하는 박막의 막 형태 및 구조의 제어 및 개선을 가능케 한다. 제어된 형태 및 구조에는 결정화도, 균질성 및 표면 조도가 포함된다. 특히, 본 발명자들은 본원에 기재된 바와 같이 노출 사이클의 다양한 매개변수를 제어함으로써, 나노 규모에서의 결정화도 및/또는 균질성이 TiSiN 및/또는 TiAlN을 포함하는 박막에서 유리하게 제어될 수 있음을 발견하였다.
다양한 실시양태에 따르면, TiSiN 및/또는 TiAlN을 포함하는 박막, 예를 들어 확산 장벽 층을 형성할 때, 상기 기재된 다양한 매개변수에 더하여, 제 1 증착 단계(Ti 전구체 및 N 전구체에 대한 노출의 조합 포함)에 대한 기판의 노출 횟수 대 제 2 증착 단계(Si 및/또는 Al 전구체에 대한 노출 또는 Si 및/또는 Al 전구체 및 N 전구체에 대한 노출의 조합 포함)에 대한 기판의 노출 횟수의 특정 비를 사용하여, 막 형태를 제어할 수 있다. 이 비는 약 1:30 내지 1:15, 1:15 내지 1:6, 1:6 내지 1:3, 1:3 내지 1:2, 1:2 내지 2:3, 2:3 내지 5:6, 5:6 내지 1:1, 1:1 내지 6:5, 6:5 내지 3:2, 3:2 내지 2:1, 2:1 내지 3:1, 3:1 내지 6:1, 6:1 내지 15:1, 15:1 내지 30:1 또는 이들 값중 임의의 값에 의해 한정된 범위의 비일 수 있다. 예를 들어, 비는 2:3, 3:2, 5:4, 7:3, 7:5, 7:1, 10:1 및 15:1 중 하나일 수 있다. 다르게는, Ti 전구체 및 Si 및/또는 Al 전구체에 대한 노출은 이러한 비를 가질 수 있다. TiSiN 및/또는 TiAlN을 포함하는 확산 장벽을 형성시키기 위해 본원에 기재된 공정 조건의 조합 하에, 제 1 증착 단계에 대한 노출 대 제 2 증착 단계에 대한 노출의 비는, Si 또는 Al이 확산 장벽의 총 원자 수를 기준으로 하여 약 3%, 10%, 20%, 30%, 40%, 50%, 60%, 70%, 80%, 90% 또는 이들 값 중 어느 하나에 의해 한정된 범위의 값을 초과하는 평균 농도로 확산 확산 장벽에 존재하도록 하는 것이다.
본 발명자들은 제 1 증착 단계(또는 Ti 전구체)에 대한 기판의 노출 횟수 대 제 2 증착 단계(또는 Si 또는 Al 전구체)에 대한 기판의 노출 횟수의 비을 제어함으로써, TiSiN 및/또는 TiAlN을 포함하는 생성된 박막의 결정화도를 도 7a 내지 도 7c에 도시된 바와 같이 연속적으로 조정할 수 있음을 발견하였다. 도 7a 내지 도 7c는 도 6a 내지 도 6c에 도시된 것과 유사한 높은 종횡비의 비아의 측벽 상에 증착된 TiSiN을 포함하는 등각성 박막(결정화도가 변화됨)으로부터 획득된 선택 영역 회절(SAD) 패턴을 도시한다. 도 7a 내지 도 7c는 각각 실질적으로 완전히 비정질인 TiSiN 박막의 SAD 패턴, 부분적으로 비정질이고 부분적으로 결정질 또는 나노결정질인 TiSiN 박막의 SAD 패턴 및 실질적으로 다결정질 또는 나노결정질인 TiSiN 박막의 SAD 패턴을 나타낸다. 나노결정질 또는 다결정질 도메인의 존재 및 정성적인 결정화도는 도 7c에 표시된 바와 같이 결정질 TiSiN의 (111), (200) 및 (220) 결정면으로 인덱싱될 수 있는 회절 반점 및/또는 고리의 상대적 선명도 및 위치로부터 결정될 수 있음이 이해될 것이다. 예를 들어, 주로 확산 고리를 갖는 SAD 패턴은 실질적으로 비정질인 TiSiN과 연관될 수 있는 반면, 주로 반점을 갖는 SAD 패턴은 SAD 패턴을 획득하기 위해 사용된 선택 영역에 필적하는 도메인 크기를 갖는 실질적으로 다결정질인 TiSiN과 연관될 수 있다. TiSiN의 나노결정질 및 비정질 상을 갖는 SAD 패턴은 확산 고리와 반점 둘 다의 혼합을 가질 수 있다. 본 발명자들은 무엇보다도 비정질 상의 증가하는 분율이 TiSiN 박막의 평활도, 등각성 및 단차 커버리지의 증가에 기여할 수 있다는 것을 발견하였다.
도 8은 실시양태에 따른, 실질적으로 완전히 비정질인 Si 기판 상에 형성된 블랭킷(blanket) TiSiN 층의 스침 입사 X-선 회절 패턴이다. 측정된 TiSiN 층은 도 7a 및 도 6a 내지 도 6c의 SAD 패턴에 대해 이미징된 TiSiN 층과 유사하다. TiSiN 층의 결정질 상으로 인한 뚜렷한 결정학적 피크가 없다는 것은 TiSiN 층의 실질적으로 완전한 비정질 특성을 나타낸다.
본원에 기재된 바와 같이, TiSiN 및/또는 TiAlN을 포함하는 박막의 상대적 결정화도를 조정하여, 다양한 물질 특성, 예를 들어 확산 장벽 특성을 최적화할 수 있다. 어떤 상황에서는, 예를 들어 입자 경계를 줄이기 위해 더 낮은 결정화도가 바람직할 수 있다. 감소된 입자 경계는 박막을 통한 특정 원소의 확산을 억제하고 평활도를 향상시킬 수 있다. 그러나, 다른 상황하에서는, 예를 들어 박막의 전기 저항률을 감소시키기 위해 더 높은 정도의 결정화도가 바람직할 수 있다. 도 9는 실시양태에 따른 TiSiN을 포함하는 박막에 있어서 실리콘 함량의 함수로서 실험적으로 측정된 저항률의 그래프이다. 그래프는 TiSiN 박막의 저항률이 박막의 상대적인 Si 함량(원자%)을 조정함으로써 광범위한 값에 걸쳐 조정될 수 있음을 보여주며, 박막의 상대적인 Si 함량은 또한 순환 기상 증착 또는 ALD 사이클에서 Si 전구체에 대한 노출 횟수를 조정함으로써 조정될 수 있다. 본 발명자들은 TiSiN 층의 저항률이 비교적 낮은 Si 함량에서 Si 함량의 함수로서 비교적 느리게 증가하는 반면, 저항률이 비교적 높은 Si 함량에서 Si 함량의 함수로서 비교적 빠르게 증가한다는 것을 발견하였다. 본 발명자들은 상기 기재된 투과 전자 현미경법에 의해 실험적으로 검증된 바와 같이 Si 함량의 함수로서 저항률의 비교적 빠른 증가가 일반적으로 TiSiN의 비정질 상의 출현 개시(910)와 일치한다는 것을 발견하였다. 개시(910) 및 전기 저항률이 무엇보다도 증착 온도 및 사용된 전구체에 의존할 수 있음을 알게 될 것이다. 상기 논의된 바와 같이, 적어도 부분적으로 비정질인 TiSiN 층을 형성시키기 위해, 약 10%보다 높은 Si가 바람직할 수 있다. 그 결과 저항률이 증가할 수 있지만, 전체 두께는 TiN 층과 같은 완전 결정질 층에 비해 감소될 수 있다.
따라서, 비교적 높은 확산 장벽 성능 및/또는 비교적 낮은 표면 조도를 갖는 박막을 갖는 것이 유리한 상황에서, 전극 층의 조성은 유리하게는 TiSiN 및/또는 TiAlN을 포함하는 박막이 적어도 부분적으로 비정질이도록 조정될 수 있다. 이러한 실행에서, 박막은 실질적으로 완전히 비정질일 수 있거나, 또는 비정질 매트릭스에 의해 둘러싸인 나노결정질 영역을 포함할 수 있다. 예를 들어, 전극은 Ti, Al/Si 및 N을 포함하는 비정질 매트릭스에 TiSi/TiAl, TiN 및 TiAlN/TiSiN 나노결정 중 하나 이상을 포함할 수 있다. 예시된 실행에서, 약 1600μΩ-cm에서의 개시(910)는 약 10%의 Si의 평균 원자 농도에 상응한다. 그러나, 다른 실행에서, 개시는 증착 조건 및 사용되는 전구체에 따라 약 10%, 15%, 20% 또는 25%, 또는 이들 값 중 임의의 값에 의해 한정된 범위의 값의 평균 Si 농도에 상응할 수 있다. 다르게는, 개시(910)는, 1:1 내지 2:1, 2:1 내지 3:1, 3:1 내지 6:1, 6:1 내지 15:1, 15:1 내지 30:1 또는 이들 값중 어느 값에 의해 한정된 범위의 비의, 1회 이상의 제 1 증착 단계(각각 Si 및/또는 Al 전구체에 대한 노출 없이, Ti 전구체 및 N 전구체에 대한 노출의 조합을 포함함)에 대한 기판의 노출 횟수 대 1회 이상의 제 2 증착 단계(각각 Si 및/또는 Al 전구체에 대한 노출 또는 Si 및/또는 Al 전구체 및 N 전구체에 대한 노출의 조합을 포함함)에 대한 기판의 노출 횟수의 비에 상응한다. 다르게는, 이들 비는 Ti 전구체에 대한 노출 횟수 대 N 전구체에 대한 노출 횟수의 비를 나타낼 수 있다.
TiSiN 및/또는 TiAlN을 포함하는 박막의 조성은 <1000μΩ-cm, 1000 내지 2000μΩ-cm, 2000 내지 3000μΩ-cm, 3000 내지 4000μΩ-cm, 4000 내지 5000μΩ-cm, 5000 내지 6000μΩ-cm, 6000 내지 7000μΩ-cm, 7000 내지 8000μΩ-cm, 8000 내지 9000μΩ-cm, 9000 내지 10000μΩ-cm, 또는 10000μΩ-cm보다 크거나 이러한 값들 중 임의의 값에 의해 한정된 범위의 값의 전기 저항률을 갖도록 조정될 수 있다.
결정화도에 추가하여, 본 발명자들은 또한 제 1 증착 단계에 대한 노출 횟수 및/또는 제 2 증착 단계에 대한 노출 횟수를 제어함으로써 나노규모에서의 균질성 정도를 제어할 수 있음을 발견하였다. 일부 상황에서, 제 1 및 제 2 증착 단계의 순서는 TiN 및 Si 및/또는 Al 또는 SiN 및/또는 AlN이 풍부한 영역 또는 층을 갖는 박막, 예를 들어 Si-풍부 및/또는 Al-풍부 영역 또는 층 또는 SiN/AlN-풍부 영역 또는 층과 교대하는 TiN-풍부 영역 또는 층을 포함하는 나노라미네이트를 형성하도록 제어될 수 있다. 몇몇 다른 상황하에서는, 제 1 및 제 2 증착 단계에 노출되는 경우 다른 순서에도 불구하고, 생성된 박막은 하기에 더 상세히 기재되는 바와 같이 실질적으로 균질한 TiSiN 및/또는 TiAlN 박막일 수 있다. 예시적인 실행이 도 10a 및 도 10b와 관련하여 도시된다. 도 10a는 실질적으로 균질한 TiSiN 층의 TEM 이미지를 도시한 반면, 도 10b는 SiN-풍부 영역 또는 층과 교대하는 TiN-풍부 영역 또는 층을 포함하는 나노라미네이트 형태인 TiSiN 층의 TEM 이미지를 도시한다.
다양한 실시양태에 따르면, 도 10a에 도시된 바와 같이 실질적으로 균질한 층을 형성하기 위하여 박막, 예를 들어 TiSiN 및/또는 TiAlN을 포함하는 확산 장벽 층을 형성할 때, 제 1 증착 단계 및/또는 제 2 증착 단계의 연속(back-to-back) 수행의 횟수는 박막이 위에 개시된 온도에서 증착될 때 약 50, 30, 25, 20, 15, 10, 5 미만, 또는 이들 값 중 임의의 값에 의해 한정된 범위의 값 미만일 수 있다. 제 1 증착 단계 및/또는 제 2 증착 단계의 연속 수행의 횟수가 이들 값을 초과할 때, 박막은 나노라미네이트 구조를 포함할 수 있다. 실질적으로 균질한 구조 또는 나노라미네이트 구조를 형성시키기 위한 연속 수행 제 1 및/또는 제 2 증착 단계의 횟수는 온도, 압력 및 사용되는 전구체를 포함하는 다양한 인자에 의존할 수 있다는 것이 이해될 것이다. 예를 들어, 비교적 높은 온도에서는 원자의 더 높은 확산 혼합이 균질한 조성을 장려할 수 있는 반면, 비교적 낮은 온도에서는 원자의 더 낮은 확산 혼합이 나노라미네이트 형성을 장려할 수 있다.
본 발명자들은 유리하게는 TiSiN 및/또는 TiAlN을 포함하는 박막이 본원에 개시된 실시양태에 따라 형성될 때, 표면 조도가 다른 확산 장벽 물질, 예를 들어 다른 기술(예컨대, CVD 또는 PVD)을 이용하여 형성된 TiN 또는 TiSiN과 비교하여 감소될 수 있다는 것을 발견하였다. 감소된 표면 조도는, 확산 장벽이 증착되는 표면이 비금속 표면, 예를 들어 비아 또는 트렌치와 같은 개구부에 의해 노출된 유전체 표면 및/또는 반도체 표면을 포함할 때, 다른 물질 또는 기술에 비해 특히 유리하다. 증착된 상태에서, 상기 표시된 두께를 갖는 확산 장벽은 확산 장벽의 평균 두께에 기초하여 0.5%, 1%, 1.5%, 2%, 2.5%, 3%, 3.5%, 4%, 4.5% 및 5%, 또는 이들 값중 임의의 값에 의해 한정된 범위의 값 이하의 RMS(제곱 평균 제곱근) 표면 조도를 가질 수 있다. 다르게는, 증착된 상태에서, 상기 표시된 두께를 갖는 확산 장벽은 0.5nm, 0.4nm, 0.3nm, 0.2nm, 0.1nm 미만, 또는 이러한 값중 임의의 값에 의해 한정된 범위의 값 이하의 제곱 평균 제곱근(RMS) 표면 조도를 가질 수 있다. 감소된 RMS 조도는 또한 확산 장벽 층의 등각성을 개선할 수 있다.
용도
본원에 개시된 다양한 실시양태에 따른 다양한 공정 매개변수를 사용하여 형성된 TiSiN 또는 TiAlN을 포함하는 박막은, 특히 기판이 본원에 개시된 다양한 유리한 특성으로부터 이익을 얻을 수 있는 비교적 높은 표면적, 비교적 높은 종횡비의 구조물 및/또는 비-금속 표면을 갖는 토포그래피를 포함하는 경우, 다양한 용도에 사용될 수 있다. 예시적인 용도는 1, 2, 5, 10, 20, 50, 100, 200 또는 이러한 값중 임의의 값에 의해 한정된 범위의 값을 초과하는 종횡비(예컨대, 상부 폭으로 나눈 깊이로서 정의되는 비)를 갖는 비아, 홀, 트렌치, 캐비티 또는 유사한 구조물을 라이닝하기 위한 증착을 포함한다.
도 11은 고농도로 도핑될 수 있는 활성 반도체 기판 영역 상에 형성된 접촉 구조물(예컨대, 소스 또는 드레인 접속부)용의 확산 장벽을 형성시키는 것과 관련하여 하나의 예시적인 용도를 도시한다. 유전체 층(1108), 예를 들어 실리콘 옥사이드 또는 실리콘 나이트라이드 같은 유전성 물질을 포함하는 층간 유전체(ILD) 층이 형성되는 물질(1104)을 포함하는 반도체 장치(1100)의 부분이 도시된다. 다양한 도핑된 영역, 예를 들어 소스 및 드레인 영역을 포함하는 기판(1104)의 다양한 영역에 대한 접속부를 형성시키기 위해, 유전체 층(1108)을 통해 비아 또는 트렌치가 형성될 수 있다. 비아 또는 트렌치는 다양한 비-금속 표면, 예를 들어 기판 표면(예를 들어, 실리콘 기판 표면)을 포함하는 노출된 바닥 표면뿐만 아니라 비아의 유전체 측벽을 노출시킬 수 있다. 그 후, 비아의 바닥 표면 및 측면은 도 6a 내지 도 6c에 도시된 것과 유사한 방식으로 본원에 기재된 다양한 실시양태에 따른 TiSiN 및/또는 TiAlN을 포함하는 박막으로 등각성으로 코팅될 수 있다. 그 후, 라이닝된 비아는 더 전도성 물질, 특히 금속 또는 금속 합금, 예를 들어 W, Al 또는 Cu로 채워져서, 접속 플러그(1116)를 형성시킬 수 있다. 예를 들어, 비아는 예컨대 WF6를 사용하는 CVD에 의해 텅스텐으로 채워질 수 있다.
실시양태에 따라 형성된 장벽 층(1112)은 상기 기재된 다양한 이유로 유리할 수 있다. 또한, 장벽 층(1112)의 등각성으로 인해, 후속 금속 충전 공정 동안 핀칭 오프(pinching off) 경향이 실질적으로 감소될 수 있다. 또한, 상기 기재된 바와 같이, 장벽 층(1112)은 그를 가로지르는 물질 수송, 예를 들어 기판(1104)으로부터의 도펀트(B, P) 외부 확산 뿐만 아니라 접속 플러그 형성 공정으로부터의 반응물, 에칭제 및 금속(예를 들어, F, Cl, W 또는 Cu)의 내부 확산을 효과적으로 방지할 수 있다. 장벽 효과는 감소된 표면 조도, 증가된 단차 커버리지, 부분적으로 비정질인 형태(이는 부분적으로 나노결정질일 수 있음) 및/또는 균질한/나노라미네이트 형태에 의해 향상될 수 있다. 이러한 유리한 효과는 TiN 박막에 비해 더 낮은 두께에서 달성될 수 있다. 또한, 전술한 바와 같이, 층별 성장 모드는 장벽 층(1112)의 전체적인 접촉 저항을 감소시킬 수 있다.
본원에 개시된 다양한 실시양태에 따라 형성된 TiSiN 및/또는 TiAlN을 포함하는 박막의 다른 용도는 함몰된 기판(예를 들어, 매립 전극 또는 라인), 전극(예를 들어, DRAM 커패시터 전극 또는 게이트 전극), 더 높은 금속 수준을 위한 금속화 장벽(예: Cu 접속부/라인을 위한 비아/트렌치의 장벽), 높은 종횡비의 수직 막대 전극 또는 3차원 메모리용 비아 및 TSV(through-silicon via; 실리콘 관통 비아)에 형성된 다양한 전도성 구조물을 포함한다.
본 발명이 본원에서 특정 실시양태를 참조하여 기재되었지만, 이들 실시양태는 본 발명을 제한하는 역할을 하지 않으며 예시의 목적으로 제시된다. 본 발명의 사상 및 범위를 벗어나지 않으면서 수정 및 개선이 이루어질 수 있음은 당업자에게 명백할 것이다.
본원에 개시된 다양한 실시양태의 이러한 간단한 수정 및 개선은 개시된 기술의 범위 내에 있으며, 개시된 기술의 구체적인 범위는 첨부된 특허청구범위에 의해 추가로 한정될 것이다.
전술한 내용에서, 실시양태 중 어느 하나의 임의의 특징은 실시양태 중 임의의 다른 하나의 임의의 다른 특징과 조합되거나 대체될 수 있음을 알게 될 것이다.
문맥이 명백하게 달리 요구하지 않는 한, 상세한 설명 및 청구범위 전체에 걸쳐, "포함하다", "포함하는" 등의 단어는 배타적이거나 모든 항목을 다 기술하는(exhaustive) 의미가 아니라 포괄적인 의미로, 즉 "포함하지만 이들로 국한되지는 않는"의 의미로 간주되어야 한다. 본원에서 일반적으로 사용되는 "결합된(coupled)"이라는 단어는 직접 연결되거나 하나 이상의 중간 요소를 통해 연결될 수 있는 둘 이상의 요소를 지칭한다. 마찬가지로, 본원에서 일반적으로 사용되는 "연결된"이라는 단어는 직접 연결되거나 하나 이상의 중간 요소를 통해 연결될 수 있는 둘 이상의 요소를 지칭한다. 또한, "본원에", "상기", "아래에", 및 유사한 의미를 지닌 단어는 본원에서 사용될 때 본원의 특정 부분이 아니라 본원 전체를 가리킨다. 문맥이 허용하는 경우, 단수 또는 복수를 사용하는 상기 상세한 설명의 단어는 각각 복수 또는 단수를 포함할 수 있다. 두 개 이상의 항목의 목록과 관련하여 "또는"이라는 단어는 다음과 같은 단어 해석을 모두 포함한다: 목록의 임의의 항목, 목록의 모든 항목 및 목록의 항목의 임의의 조합.
더욱이, 본원에서 사용된 조건부 언어, 예를 들어 "할 수 있다", "할 수 있는", "예컨대", "예를 들어", "~와 같은" 등은 다르게 구체적으로 언급되거나 사용된 문맥 내에서 달리 이해되지 않는 한 일반적으로 특정 실시양태가 특정 특징부, 요소 및/또는 상태를 포함하는 반면 다른 실시양태는 이들을 포함하지 않는다는 의미를 전달하도록 의도된다. 따라서, 이러한 조건부 언어는 일반적으로 특징부, 요소 및/또는 상태가 하나 이상의 실시양태에 어떤 방식으로든 필요하다는 것을 의미하거나 또는 이러한 특징부, 요소 및/또는 상태가 임의의 특정 실시양태에 포함되거나 수행되어야 하는지의 여부를 의미하고자 의도하지 않는다.
특정 실시양태가 기재되었지만, 이들 실시양태는 단지 예로서 제시되었으며, 본 개시내용의 범위를 제한하도록 의도되지 않는다. 실제로, 본원에 기재된 신규 장치, 방법 및 시스템은 다양한 다른 형태로 실행될 수 있으며; 또한, 본 개시내용의 취지를 벗어나지 않고 본원에 기재된 방법 및 시스템의 형태에서 다양한 생략, 대체 및 변경이 이루어질 수 있다. 예를 들어, 특징부는 주어진 배열로 제시되지만, 다른 실시양태는 상이한 구성요소 및/또는 센서 토폴로지로 유사한 기능을 수행할 수 있고, 일부 특징부는 삭제, 이동, 추가, 세분화, 결합 및/또는 수정될 수 있다. 이러한 특징부 각각은 여러가지 상이한 방식으로 실행될 수 있다. 전술한 다양한 실시양태의 요소 및 행위의 임의의 적절한 조합은 추가 실시양태를 제공하기 위해 결합될 수 있다. 상기 기재된 다양한 특징부 및 공정은 서로 독립적으로 실행될 수 있거나, 또는 다양한 방식으로 결합될 수 있다. 본 개시내용의 특징부의 모든 가능한 조합 및 하위 조합은 본 개시내용의 범위 내에 속하는 것으로 의도된다.

Claims (60)

1토르보다 큰 반응 챔버의 압력에서 반도체 기판을 복수회의 기상 증착 사이클에 노출시킴으로써 TiSiN 또는 TiAlN 중 하나 또는 둘 모두를 포함하는 박막을 형성시키는 단계를 포함하는, 확산 장벽을 형성시키는 방법으로서,
상기 기상 증착 사이클이 티타늄(Ti) 전구체에 대한 노출, 질소(N) 전구체에 대한 노출 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 모두에 대한 노출을 포함하고,
상기 반도체 기판이, 1회 이상의 기상 증착 사이클에 노출된 반도체 기판의 표면적 대 상응하는 패턴화되지 않은 반도체 기판의 표면적의 비가 2를 초과하도록 하는 표면 토포그래피(topography)를 포함하는 방법.
제 1 항에 있어서,
표면 토포그래피가 5를 초과하는 종횡비를 갖는 복수개의 트렌치 또는 비아를 포함하는 방법.
제 2 항에 있어서,
트렌치 또는 비아의 수 및 치수가, 표면적의 비가 20을 초과하도록 하는 방법.
제 1 항에 있어서,
박막을 형성시키는 단계가 3 내지 10토르의 반응 챔버 압력에서 반도체 기판을 1회 이상의 기상 증착 사이클에 노출시킴을 포함하는 방법.
제 1 항에 있어서,
Ti 전구체, N 전구체 및 Si 또는 Al 전구체 중 하나 이상이 실온 및 대기압에서 액체인 방법.
제 1 항에 있어서,
반도체 기판을 1회 이상의 기상 증착 사이클에 노출시키는 것이, 상기 반도체 기판을 복수회의 제 1 증착 단계에 노출시키고, 상기 반도체 기판을 복수회의 제 2 증착 단계에 노출시킴을 포함하고,
상기 제 1 증착 단계 각각이 Ti 전구체에 대한 노출 및 N 전구체에 대한 노출을 포함하고,
상기 제 2 증착 단계 각각이 Si 전구체 또는 Al 전구체 중 하나 또는 둘 모두에 대한 노출을 포함하는 방법.
제 6 항에 있어서,
제 2 증착 단계 중 적어도 1회가 N 전구체에 대한 추가 노출을 추가로 포함하는 방법.
제 6 항에 있어서,
제 1 증착 단계의 수 대 제 2 증착 단계의 수의 비가, 박막이 적어도 부분적으로 비정질이 되도록 하는 방법.
제 8 항에 있어서,
제 1 증착 단계의 수 대 제 2 증착 단계의 수의 비가 15:1 이하인 방법.
제 8 항에 있어서,
박막이 약 10원자%를 초과하는 실리콘 농도를 갖는 TiSiN을 포함하는 방법.
제 6 항에 있어서,
제 1 증착 단계의 수 및 제 2 증착 단계의 수가, 박막이 층 깊이 방향에서 실질적으로 균질하도록 하는 방법.
제 11 항에 있어서,
제 1 증착 단계의 수 또는 제 2 증착 단계의 수가 약 50 사이클을 초과하지 않는 방법.
제 1 항에 있어서,
박막이 TiSiN을 포함하고,
Si 전구체가 SiH4, Si2H6, SiH2Cl2, SiH3Cl, Si2Cl6 및 Si3Cl8로 이루어진 군으로부터 선택되는 화합물인 방법.
제 1 항에 있어서,
박막이 TiAlN을 포함하고,
Al 전구체가 트리-메틸 알루미늄, 트리-이소-부틸-알루미늄 및 트리스(디메틸아미도)알루미늄으로 이루어진 군으로부터 선택되는 화합물인 방법.
제 1 항에 있어서,
반도체 기판을 기상 증착 사이클에 노출시키는 것이 450℃ 내지 650℃의 기판 온도에서 수행되는 방법.
복수개의 개구부가 형성된 반도체 기판을 제공하는 단계; 및
복수회의 기상 증착 사이클에 반도체 기판을 노출시킴으로써, 적어도 부분적으로 비정질인 TiSiN 또는 TiAlN 중 하나 또는 둘 모두를 포함하는 확산 장벽 층으로 개구부의 표면을 라이닝하는 단계
를 포함하는, 확산 장벽을 형성시키는 방법으로서,
상기 개구부가 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함하고,
상기 기상 증착 사이클이 티타늄(Ti) 전구체에 대한 노출, 질소(N) 전구체에 대한 노출 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 모두에 대한 노출을 포함하는 방법.
제 16 항에 있어서,
개구부의 종횡비가 5를 초과하는 방법.
제 17 항에 있어서,
개구부의 라이닝 표면이, 개구부 높이의 하부 25% 및 개구부 높이의 상부 25% 상에 형성된 확산 장벽 층의 두께 비가 0.6을 초과하도록 등각성인 라이닝을 포함하는 방법.
제 16 항에 있어서,
개구부의 수 및 치수가, 1회 이상의 기상 증착 사이클에 노출된 반도체 기판의 표면적 대 상응하는 패턴화되지 않은 반도체 기판의 표면적의 비가 2를 초과하도록 하는 방법.
제 16 항에 있어서,
개구부의 표면을 라이닝하는 단계가 3 내지 10토르의 반응 챔버 내의 압력에서 기상 증착 사이클에 반도체 기판을 노출시킴을 포함하는 방법.
제 16 항에 있어서,
개구부가 노출된 반도체 바닥 표면을 추가로 포함하는 방법.
제 16 항에 있어서,
반도체 기판을 기상 증착 사이클에 노출시키는 단계가, 상기 반도체 기판을 복수회의 제 1 증착 단계에 노출시키고, 상기 반도체 기판을 복수회의 제 2 증착 단계에 노출시킴을 포함하고,
상기 제 1 증착 단계가 Ti 전구체에 대한 노출 및 N 전구체에 대한 노출을 포함하고,
상기 제 2 증착 단계가 Si 전구체 또는 Al 전구체 중 하나 또는 둘 모두에 대한 노출을 포함하는 방법.
제 22 항에 있어서,
제 2 증착 단계가 N 전구체에 대한 추가 노출을 추가로 포함하는 방법.
제 22 항에 있어서,
제 1 증착 단계의 수 대 제 2 증착 단계의 수의 비가, 확산 장벽 층이 적어도 부분적으로 비정질이도록 하는 방법.
제 24 항에 있어서,
제 1 증착 단계의 수 대 제 2 증착 단계의 수의 비가 2:3, 3:2, 5:4, 7:3, 7:5, 7:1, 10:1 또는 15:1인 방법.
제 22 항에 있어서,
제 1 증착 단계의 수 및 제 2 증착 단계의 수가, 확산 장벽 층이 층 깊이 방향에서 실질적으로 균질하도록 하는 방법.
제 26 항에 있어서,
제 1 증착 단계의 수 또는 제 2 증착 단계의 수가 약 50 사이클을 초과하지 않는 방법.
제 22 항에 있어서,
제 1 증착 단계의 수 및 제 2 증착 단계의 수가, 확산 장벽 층이 나노라미네이트(nanolaminate) 구조를 갖도록 하는 방법.
제 16 항에 있어서,
확산 장벽 층의 제곱 평균 제곱근 표면 조도가 확산 장벽 층의 평균 두께를 기준으로 하여 약 5% 미만인 방법.
제 16 항에 있어서,
확산 장벽 층이 TiSiN을 포함하고,
Si 전구체가 SiH4, Si2H6, SiH2Cl2, SiH3Cl, Si2Cl6 및 Si3Cl8로 이루어진 군으로부터 선택되는 화합물인 방법.
제 16 항에 있어서,
확산 장벽 층이 TiAlN을 포함하고,
Al 전구체가 트리-메틸 알루미늄, 트리-이소-부틸-알루미늄 및 트리스(디메틸아미도)알루미늄으로 이루어진 군으로부터 선택되는 화합물인 방법.
제 16 항에 있어서,
반도체 기판을 기상 증착 사이클에 노출시키는 것이 450℃ 내지 650℃의 기판 온도에서 수행되는 방법.
5토르보다 큰 반응 챔버의 압력에서 반도체 기판을 복수회의 기상 증착 사이클에 노출시킴으로써 TiSiN 또는 TiAlN 중 하나 또는 둘 모두를 포함하는 박막을 형성시키는 단계를 포함하는, 박막을 형성시키는 방법으로서,
상기 기상 증착 사이클이 티타늄(Ti) 전구체에 대한 노출, 질소(N) 전구체에 대한 노출 및 실리콘(Si) 전구체 또는 알루미늄(Al) 전구체 중 하나 또는 둘 모두에 대한 노출을 포함하는 방법.
제 33 항에 있어서,
반응 챔버의 압력이 10토르 미만인 방법.
제 33 항에 있어서,
반도체 기판이, 1회 이상의 기상 증착 사이클에 노출된 반도체 기판의 표면적 대 상응하는 패턴화되지 않은 반도체 기판의 표면적의 비가 2를 초과하도록 하는 표면 토포그래피를 포함하는 방법.
제 35 항에 있어서,
반도체 기판이 그 위에 형성된 복수개의 트렌치 또는 비아를 포함하고,
상기 트렌치 또는 비아가 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함하는 방법.
제 33 항에 있어서,
반도체 기판을 1회 이상의 기상 증착 사이클에 노출시키는 단계가, 상기 반도체 기판을 복수회의 제 1 증착 단계에 노출시키고, 상기 반도체 기판을 복수회의 제 2 증착 단계에 노출시킴을 포함하고,
상기 제 1 증착 단계가 Ti 전구체에 대한 노출 및 N 전구체에 대한 노출을 포함하고,
상기 제 2 증착 단계가 Si 전구체 또는 Al 전구체 중 하나 또는 둘 모두에 대한 노출을 포함하는 방법.
제 37 항에 있어서,
제 2 증착 단계가 N 전구체에 대한 추가 노출을 추가로 포함하는 방법.
제 37 항에 있어서,
제 1 증착 단계의 수 대 제 2 증착 단계의 수의 비가, 박막이 적어도 부분적으로 비정질이도록 하는 방법.
제 39 항에 있어서,
제 1 증착 단계의 수 대 제 2 증착 단계의 수의 비가 15:1 이하인 방법.
제 37 항에 있어서,
제 1 증착 단계의 수 및 제 2 증착 단계의 수가, 박막이 층 깊이 방향에서 실질적으로 균질하도록 하는 방법.
제 41 항에 있어서,
제 1 증착 단계의 수 및 제 2 증착 단계의 수가 약 50 사이클을 초과하지 않는 방법.
제 33 항에 있어서,
박막이 TiSiN을 포함하고,
Si 전구체가 SiH4, Si2H6, SiH2Cl2, SiH3Cl, Si2Cl6 및 Si3Cl8로 이루어진 군으로부터 선택되는 화합물인 방법.
제 33 항에 있어서,
박막이 TiAlN을 포함하고,
Al 전구체가 트리-메틸 알루미늄, 트리-이소-부틸-알루미늄 및 트리스(디메틸아미도)알루미늄으로 이루어진 군으로부터 선택되는 화합물인 방법.
제 33 항에 있어서,
반도체 기판을 기상 증착 사이클에 노출시키는 단계가 450℃ 내지 650℃의 기판 온도에서 수행되는 방법.
복수개의 트렌치 또는 비아가 형성된 반도체 기판; 및
트렌치 또는 비아의 표면을 등각성으로 라이닝하는 TiSiN 또는 TiAlN 중 하나 또는 둘 모두를 포함하는 확산 장벽 층
을 포함하는 반도체 구조물로서,
상기 트렌치 또는 비아가 유전체 측벽 표면 및 5를 초과하는 종횡비를 포함하고,
상기 확산 장벽 층이 적어도 부분적으로 비정질인 반도체 구조물.
제 46 항에 있어서,
트렌치 또는 비아의 종횡비가 5를 초과하는 반도체 구조물.
제 47 항에 있어서,
상기 표면을 등각성으로 라이닝하는 확산 장벽 층이, 트렌치 또는 비아 높이의 하부 25% 상에 형성된 확산 장벽 층의 두께와 트렌치 또는 비아 높이의 상부 25%에 형성된 확산 장벽 층의 두께의 비가 0.6을 초과하도록 하는 반도체 구조물.
제 46 항에 있어서,
트렌치 또는 비아의 면적 밀도가, 확산 장벽 층이 형성되는 표면적 대 상응하는 패턴화되지 않은 반도체 기판의 표면적의 비가 2를 초과하도록 하는 반도체 구조물.
제 49 항에 있어서,
표면적의 비가 100을 초과하는 반도체 구조물.
제 46 항에 있어서,
확산 장벽이 실질적으로 완전히 비정질인 반도체 구조물.
제 46 항에 있어서,
확산 장벽 층이 층 깊이 방향에서 실질적으로 균질한 반도체 구조물.
제 46 항에 있어서,
확산 장벽 층이 나노라미네이트 구조를 갖는 반도체 구조물.
제 46 항에 있어서,
확산 장벽 층의 제곱 평균 제곱근 표면 조도가 확산 장벽 층의 평균 두께를 기준으로 하여 약 5% 미만인 반도체 구조물.
제 46 항에 있어서,
확산 장벽 층이 약 10원자%를 초과하는 실리콘 농도를 갖는 TiSiN을 포함하는 반도체 구조물.
제 46 항에 있어서,
트렌치 또는 비아가 반도체 바닥 표면을 추가로 포함하는 반도체 구조물.
제 46 항에 있어서,
트렌치 또는 비아가 텅스텐 또는 구리로 채워지는 반도체 구조물.
제 46 항에 있어서,
확산 장벽이 약 1 내지 10nm의 두께를 갖는 반도체 구조물.
제 46 항에 있어서,
트렌치 또는 비아가 약 10 내지 1000nm의 폭을 갖는 반도체 구조물.
제 23 항에 있어서,
확산 장벽 층이 약 1600μΩ-cm 미만의 전기 저항률을 갖는 반도체 구조물.
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