KR20220076861A - Display Device And Image Quality Compensation Method Of The Same - Google Patents

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KR20220076861A
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Abstract

본 명세서에 따른 표시장치는 픽셀과, 전류 적분기를 포함한 센싱 회로와, 아날로그-디지털 변환회로와, 픽셀의 구동 특성에 관한 센싱 결과를 기반으로 전류 적분기에 인가될 기준전압을 조정하는 전원 회로를 포함하고, 조정된 기준전압은 아날로그-디지털 변환회로의 옵셋을 검출하기 위한 옵셋 검출용 전압인 것을 특징으로 한다.A display device according to the present specification includes a pixel, a sensing circuit including a current integrator, an analog-to-digital conversion circuit, and a power circuit for adjusting a reference voltage to be applied to the current integrator based on a sensing result related to driving characteristics of the pixel And, the adjusted reference voltage is characterized in that the offset detection voltage for detecting the offset of the analog-to-digital conversion circuit.

Description

표시장치와 그의 화질 보상방법{Display Device And Image Quality Compensation Method Of The Same}Display Device And Image Quality Compensation Method Of The Same

본 명세서는 표시장치와 그의 화질 보상방법에 관한 것이다.The present specification relates to a display device and a method for compensating for image quality thereof.

표시장치에 포함된 픽셀 회로 소자들은 구동 시간이 경과함에 따라 열화되므로, 픽셀들 간에 구동 특성 편차가 생길 수 있다. 이러한 구동 특성 편차는 휘도 차이를 초래하므로, 이를 보상하지 않으면 원하는 영상을 구현하기 어렵다.Since the pixel circuit elements included in the display device deteriorate with the lapse of driving time, a deviation in driving characteristics may occur between pixels. Since this driving characteristic deviation causes a difference in luminance, it is difficult to realize a desired image without compensating for it.

픽셀 열화를 센싱하고, 그 센싱 결과를 기초로 영상 데이터를 보상하는 기술이 알려져 있으나, 아날로그 센싱값을 디지털 처리하는 과정에서 생기는 옵셋 편차 등으로 인해 센싱 및 보상의 정확성이 낮다.Although a technique for sensing pixel deterioration and compensating for image data based on the sensing result is known, the accuracy of sensing and compensation is low due to offset deviation generated in the process of digitally processing an analog sensing value.

따라서, 본 명세서는 센싱 및 보상의 정확성을 높일 수 있도록 한 표시장치와 그의 화질 보상방법을 제공한다.Accordingly, the present specification provides a display device capable of increasing the accuracy of sensing and compensation and a method for compensating for image quality thereof.

상기 목적을 달성하기 위하여, 본 명세서의 실시예에 따른 표시장치는 픽셀(P)이 구비된 표시패널(10); 상기 픽셀에 연결된 전류 적분기(CI)와 샘플링 회로(SH)를 포함한 센싱 회로(SU); 제1 센싱 구간에서 상기 센싱 회로의 제1차 샘플링 출력(Vsen1)을 제1 디지털 센싱값(SD1)으로 변환하고, 제2 센싱 구간에서 상기 센싱 회로의 제2 샘플링 출력(Vsen2)을 제2 디지털 센싱값(SD2)으로 변환하는 아날로그-디지털 변환회로(ADC); 상기 제1 센싱 구간에서 상기 전류 적분기로 디폴트 기준전압을 공급하고, 상기 제2 센싱 구간에서 상기 전류 적분기로 제1 디지털 센싱값(SD1)에 대응되는 조정 기준전압을 공급하는 전원 회로(20); 및 보상 구간에서 상기 제1 디지털 센싱값과 상기 제2 디지털 센싱값에 기반한 보상값으로 상기 픽셀에 기입될 영상 데이터(DATA)를 보정하는 데이터 보정회로(11)를 포함하고, 상기 조정 기준전압은 상기 아날로그-디지털 변환회로의 옵셋을 검출하기 위한 옵셋 검출용 전압이다. In order to achieve the above object, a display device according to an embodiment of the present specification includes a display panel 10 having a pixel (P); a sensing circuit SU including a current integrator CI and a sampling circuit SH connected to the pixel; In the first sensing period, the first sampling output Vsen1 of the sensing circuit is converted into a first digital sensing value SD1, and in the second sensing period, the second sampling output Vsen2 of the sensing circuit is converted to a second digital value. an analog-to-digital conversion circuit (ADC) for converting the sensed value (SD2); a power circuit 20 for supplying a default reference voltage to the current integrator in the first sensing period and an adjustment reference voltage corresponding to the first digital sensed value SD1 to the current integrator in the second sensing period; and a data correction circuit 11 for correcting the image data DATA to be written in the pixel with a compensation value based on the first digital sensed value and the second digital sensed value in a compensation section, wherein the adjustment reference voltage is It is an offset detection voltage for detecting the offset of the analog-to-digital conversion circuit.

본 명세서의 실시예에 따른 표시장치의 화질 보상방법은 제1 센싱 구간 동안, 픽셀 전류에 대한 제1차 샘플링 출력을 생성하고, 상기 제1차 샘플링 출력을 제1 디지털 센싱값으로 변환하는 단계; 제2 센싱 구간 동안, 상기 제1 디지털 센싱값을 기반으로 아날로그-디지털 변환의 옵셋을 검출하기 위한 옵셋 검출용 전압을 생성하고, 상기 옵셋 검출용 전압에 대한 제2차 샘플링 출력을 생성하고, 상기 제2차 샘플링 출력을 제2 디지털 센싱값으로 변환하는 단계; 및 보상 구간 동안, 상기 제1 디지털 센싱값과 상기 제2 디지털 센싱값에 기반한 보상값으로 상기 픽셀에 기입될 영상 데이터를 보정하는 단계를 포함한다.According to an exemplary embodiment of the present specification, a method for compensating for image quality of a display device includes generating a first sampling output with respect to a pixel current during a first sensing period, and converting the first sampling output into a first digital sensing value; During a second sensing period, generating a voltage for detecting an offset for detecting an offset of analog-to-digital conversion based on the first digital sensed value, generating a second sampling output for the voltage for detecting the offset, and converting the second sampling output into a second digital sensed value; and correcting the image data to be written in the pixel with a compensation value based on the first digital sensed value and the second digital sensed value during the compensation period.

본 명세서의 실시예에 따르면, 영상 표시 중에 실시간으로 픽셀의 구동 특성 편차와 ADC의 옵셋 편차가 모두 센싱 및 보상될 수 있다. 이에 따라, 편차 보정에 대한 업데이트 주기가 짧고 상기 제1 및 제2 구동 특성 변화에 대응하여 즉각적인 화질 보정이 가능하다.According to the embodiment of the present specification, both the pixel driving characteristic deviation and the ADC offset deviation can be sensed and compensated for in real time during image display. Accordingly, the update period for the deviation correction is short, and the image quality can be corrected immediately in response to the changes in the first and second driving characteristics.

본 명세서의 실시예에 따르면, 픽셀의 구동 특성에 대한 센싱 결과를 기반으로 옵셋 검출용 전압을 조정하고 이를 기반으로 ADC 옵셋을 검출하기 때문에, 구동 시간 경과에 따라 변할 수 있는 ADC의 옵셋을 정확히 센싱할 수 있다.According to the embodiment of the present specification, since the offset detection voltage is adjusted based on the sensing result of the driving characteristics of the pixel and the ADC offset is detected based on this, the offset of the ADC, which may change over the driving time, is accurately sensed. can do.

본 명세서의 실시예에 따르면, 픽셀의 구동 특성에 대한 센싱 결과를 기반으로 적분기 기준전압을 조정한 후에 조정된 기준전압을 옵셋 검출용 전압으로서 샘플링하기 때문에, ADC의 옵셋을 센싱하기 위한 별도의 추가 회로를 필요로 하지 않는다. 즉, 픽셀의 구동 특성을 센싱할 수 있는 전류 적분기의 기준 전압이 조정됨으로써, ADC의 옵셋까지 센싱될 수 있는 것이다. 따라서, 본 명세서의 실시예는 센싱 회로의 사이즈를 감소시키기에 유리하다.According to the embodiment of the present specification, since the adjusted reference voltage is sampled as the offset detection voltage after the integrator reference voltage is adjusted based on the sensing result of the driving characteristic of the pixel, a separate addition for sensing the offset of the ADC No circuit required. That is, by adjusting the reference voltage of the current integrator capable of sensing the driving characteristics of the pixel, the offset of the ADC can be sensed. Therefore, the embodiment of the present specification is advantageous for reducing the size of the sensing circuit.

본 명세서의 실시예에 따르면, 픽셀의 구동 특성과 ADC의 옵셋이 각각 복수회씩 센싱되고, 이를 기반으로 보상값이 결정되기 때문에, 센싱 및 보상의 정확도가 더욱 향상될 수 있다.According to the embodiment of the present specification, since the driving characteristic of the pixel and the offset of the ADC are each sensed a plurality of times, and a compensation value is determined based on this, the accuracy of sensing and compensation may be further improved.

본 명세서의 실시예에 따르면, 수직 블랭크 구간에서 픽셀의 구동 특성이 센싱될 때, 픽셀에 인가되는 저전위 픽셀전압은 수직 액티브 구간에 비해 더 높게 조정됨으로써, 센싱 중에 픽셀의 비 정상 발광이 방지됨과 아울러 센싱의 정확도가 더 향상될 수 있다.According to the embodiment of the present specification, when the driving characteristic of the pixel is sensed in the vertical blank section, the low-potential pixel voltage applied to the pixel is adjusted to be higher than that in the vertical active section, thereby preventing abnormal light emission of the pixel during sensing. In addition, the sensing accuracy may be further improved.

도 1은 본 명세서의 실시예에 따른 표시장치를 보여주는 도면이다.
도 2는 표시패널과 데이터 구동회로의 연결 구성을 보여주는 도면이다.
도 3은 픽셀 어레이를 구성하는 픽셀들의 연결 구성을 보여주는 도면이다.
도 4는 픽셀과 센싱 유닛의 연결 구성을 보여주는 도면이다.
도 5는 1 프레임 기간 내에 포함된 수직 액티브 구간과 수직 블랭크 구간을 보여주는 도면이다.
도 6은 제1 수직 블랭크 구간과 제2 수직 블랭크 구간에 대응되는 표시장치의 구동 파형을 보여주는 도면이다.
도 7은 제1 수직 블랭크 구간에서 표시장치의 동작을 보여주는 도면이다.
도 8은 제2 수직 블랭크 구간에서 표시장치의 동작을 보여주는 도면이다.
도 9는 제1 센싱 구간, 제2 센싱 구간 및 보상 구간의 할당 예를 보여주는 도면이다.
도 10은 본 명세서의 실시예에 따른 표시장치의 화질 보상방법을 보여주는 도면이다.1 is a view showing a display device according to an embodiment of the present specification.
2 is a diagram illustrating a connection configuration between a display panel and a data driving circuit.
3 is a diagram illustrating a connection configuration of pixels constituting a pixel array.
4 is a diagram illustrating a connection configuration between a pixel and a sensing unit.
5 is a diagram illustrating a vertical active period and a vertical blank period included in one frame period.
6 is a diagram illustrating driving waveforms of a display device corresponding to a first vertical blank section and a second vertical blank section.
7 is a diagram illustrating an operation of a display device in a first vertical blank section.
8 is a diagram illustrating an operation of a display device in a second vertical blank section.
9 is a diagram illustrating an example of allocation of a first sensing section, a second sensing section, and a compensation section.
10 is a diagram illustrating a method of compensating for image quality of a display device according to an exemplary embodiment of the present specification.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present specification, and a method for achieving them, will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present specification is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only these embodiments allow the disclosure of the present specification to be complete, and common knowledge in the technical field to which this specification belongs It is provided to fully inform those who have the scope of the invention, and the present specification is only defined by the scope of the claims.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present specification are exemplary, and thus the present specification is not limited to the illustrated matters. Like reference numerals refer to like elements throughout. When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, cases including the plural are included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is construed as including an error range even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of the positional relationship, for example, when the positional relationship of two parts is described as 'on', 'on', 'on', 'next to', etc., 'right' Alternatively, one or more other parts may be positioned between two parts unless 'directly' is used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. may be used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present specification.

명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.Like reference numerals refer to substantially identical elements throughout.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기 발광 소자를 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 명세서의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기 발광 소자를 포함한 무기발광 표시장치에도 적용될 수 있음을 주의하여야 한다.Hereinafter, embodiments of the present specification will be described in detail with reference to the accompanying drawings. In the following embodiments, the display device will be mainly described with respect to an organic light emitting diode display including an organic light emitting device. However, it should be noted that the technical idea of the present specification is not limited to the organic light emitting display device, and may be applied to an inorganic light emitting display device including an inorganic light emitting device.

이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. In the following description, when it is determined that a detailed description of a known function or configuration related to the present specification may unnecessarily obscure the subject matter of the present specification, the detailed description thereof will be omitted.

도 1은 본 명세서의 실시예에 따른 표시장치를 보여주는 도면이다. 도 2는 표시패널과 데이터 구동회로의 연결 구성을 보여주는 도면이다. 그리고, 도 3은 픽셀 어레이를 구성하는 픽셀들의 연결 구성을 보여주는 도면이다.1 is a view showing a display device according to an embodiment of the present specification. 2 is a diagram illustrating a connection configuration between a display panel and a data driving circuit. 3 is a diagram illustrating a connection configuration of pixels constituting a pixel array.

도 1 내지 도 3을 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(10), 콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13), 및 전원 회로(20)를 포함할 수 있다. 1 to 3 , the display device according to the exemplary embodiment of the present specification includes a display panel 10 , a controller 11 , a data driving circuit 12 , a gate driving circuit 13 , and a power circuit 20 . may include

표시패널(10)에는 다수의 데이터라인들(14) 및 리드 아웃 라인들(16)과, 다수의 게이트라인들(15)이 교차되고, 이 교차 영역마다 픽셀들(P)이 매트릭스 형태로 배치되어 픽셀 어레이를 구성한다.In the display panel 10 , a plurality of data lines 14 , lead-out lines 16 , and a plurality of gate lines 15 cross each other, and pixels P are arranged in a matrix form at each intersection area. to form a pixel array.

각 픽셀(P)은 데이터라인들(14) 중 어느 하나에, 리드 아웃 라인들(16) 중 어느 하나에, 게이트라인들(15) 중 어느 하나에 접속될 수 있다. 픽셀 어레이를 구성하는 픽셀들(P)은 적색을 표시하기 위한 적색 픽셀, 녹색을 표시하기 위한 녹색 픽셀, 청색을 표시하기 위한 청색 픽셀, 및 백색을 표시하기 위한 백색 픽셀을 포함할 수 있다. 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀을 포함한 4개의 픽셀들이 하나의 픽셀 유닛(UPXL)을 구성할 수 있다. 다만 픽셀 유닛(UPXL)의 구성은 이에 한정되지 않는다. 동일한 픽셀 유닛(UPXL)을 구성하는 복수의 픽셀들(P)은 하나의 리드 아웃 라인(16)을 공유할 수 있다. 다만, 도면에 도시되어 있지 않지만 동일한 픽셀 유닛(UPXL)을 구성하는 복수의 픽셀들(P)이 서로 다른 리드 아웃 라인들에 독립적으로 연결될 수도 있다. 픽셀(P) 각각은 전원 회로(20)로부터 고전위 픽셀전압(EVDD)과 저전위 픽셀전압(EVSS)을 공급받는다.Each pixel P may be connected to any one of the data lines 14 , any one of the read-out lines 16 , and to any one of the gate lines 15 . Pixels P constituting the pixel array may include a red pixel for displaying red, a green pixel for displaying green, a blue pixel for displaying blue, and a white pixel for displaying white. Four pixels including a red pixel, a green pixel, a blue pixel, and a white pixel may constitute one pixel unit UPXL. However, the configuration of the pixel unit UPXL is not limited thereto. A plurality of pixels P constituting the same pixel unit UPXL may share one readout line 16 . However, although not shown in the drawings, a plurality of pixels P constituting the same pixel unit UPXL may be independently connected to different lead-out lines. Each of the pixels P receives a high-potential pixel voltage EVDD and a low-potential pixel voltage EVSS from the power circuit 20 .

이러한 픽셀 어레이를 갖는 유기발광 표시장치는 외부 보상 기술을 채용한다. 외부 보상 기술은 픽셀들에 구비된 유기발광다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함) 및/또는 구동 TFT(Thin Film Transistor)의 구동 특성을 센싱하고 그 센싱값에 따라 입력 영상 데이터를 보정하는 기술이다. OLED의 구동 특성은 OLED의 동작점 전압을 의미한다. 구동 TFT의 구동 특성은 구동 TFT의 문턱전압과 구동 TFT의 전자 이동도를 의미한다.An organic light emitting diode display having such a pixel array employs an external compensation technology. The external compensation technology senses the driving characteristics of an organic light emitting diode (hereinafter, referred to as “OLED”) and/or a driving TFT (Thin Film Transistor) provided in the pixels, and input image data according to the sensing value is a technique for correcting The driving characteristics of the OLED mean the operating point voltage of the OLED. The driving characteristics of the driving TFT mean the threshold voltage of the driving TFT and electron mobility of the driving TFT.

본 발명의 유기발광 표시장치는 영상 표시 동작과 외부 보상 동작을 수행한다. 외부 보상 동작은 영상 표시 동작 중의 수직 블랭크 기간에서 수행되거나, 또는 영상 표시가 시작되기 전의 파워 온 시퀀스 기간에서 수행되거나, 또는 영상 표시가 끝난 후의 파워 오프 시퀀스 기간에서 수행될 수 있다. 수직 블랭크 기간은 영상 데이터가 기입되지 않는 기간으로서, 1 프레임분의 영상 데이터가 기입되는 수직 액티브 구간들 사이마다 배치된다. 파워 온 시퀀스 기간은 구동 전원이 온 된 후부터 영상이 표시될 때까지의 기간을 의미한다. 파워 오프 시퀀스 기간은 영상 표시가 끝난 후부터 구동 전원이 오프 될 때까지의 기간을 의미한다.The organic light emitting display device of the present invention performs an image display operation and an external compensation operation. The external compensation operation may be performed in the vertical blank period during the image display operation, in the power-on sequence period before the image display starts, or in the power-off sequence period after the image display is finished. The vertical blank period is a period in which image data is not written, and is disposed between vertical active periods in which image data for one frame is written. The power-on sequence period refers to a period from when the driving power is turned on until an image is displayed. The power-off sequence period refers to a period from when the image display is finished until the driving power is turned off.

콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성한다. The controller 11 controls the operation timing of the data driving circuit 12 based on timing signals such as the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, the dot clock signal DCLK, and the data enable signal DE. A data control signal DDC for controlling , and a gate control signal GDC for controlling an operation timing of the gate driving circuit 13 are generated.

게이트 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 스캔 제어신호를 발생하는 게이트 스테이지에 인가되어 첫 번째 스캔 제어신호가 발생되도록 그 게이트 스테이지를 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스테이지들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. The gate control signal GDC includes a gate start pulse (GSP), a gate shift clock (GSC), and the like. The gate start pulse GSP is applied to the gate stage that generates the first scan control signal to control the gate stage so that the first scan control signal is generated. The gate shift clock GSC is a clock signal commonly input to the gate stages and is a clock signal for shifting the gate start pulse GSP.

데이터 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(12)의 출력 타이밍을 제어한다. 데이터 제어신호(DDC)는 데이터 구동회로(12)에 포함된 전류 센싱 회로(122)의 동작을 제어하기 위한 제반 신호들을 포함한다. The data control signal DDC includes a source start pulse (SSP), a source sampling clock (SSC), and a source output enable signal (SOE). The source start pulse SSP controls the data sampling start timing of the data driving circuit 12 . The source sampling clock SSC is a clock signal that controls sampling timing of data in each of the source drive ICs based on a rising or falling edge. The source output enable signal SOE controls the output timing of the data driving circuit 12 . The data control signal DDC includes various signals for controlling the operation of the current sensing circuit 122 included in the data driving circuit 12 .

콘트롤러(11)는 데이터 제어신호(DDC)와 게이트 제어신호(GDC)를 기반으로, 제1 센싱 구간, 제2 센싱 구간, 보상 구간, 및 영상 기입 구간을 시간적으로 분리할 수 있다. 제1 센싱 구간은 픽셀(P)의 구동 특성(이하, 제1 구동 특성이라 함)과 아날로그-디지털 변환회로(ADC)의 구동 특성(이하, 제2 구동 특성이라 함)이 모두 반영된 제1 디지털 센싱값(SD1)이 얻어지는 구간이고, 제2 센싱 구간은 제2 구동 특성이 반영된 제2 디지털 센싱값(SD2)이 얻어지는 구간이며, 보상 구간은 제1 구동 특성 편차와 제2 구동 특성 편차가 모두 보상될 수 있는 보상값으로 입력 영상 데이터(DATA)가 보정되는 구간이다. 영상 기입 구간은 보정 영상 데이터(CDATA)에 대응되는 데이터전압이 표시패널(10)로 공급되는 구간이다.The controller 11 may temporally separate the first sensing period, the second sensing period, the compensation period, and the image writing period based on the data control signal DDC and the gate control signal GDC. In the first sensing section, both the driving characteristics of the pixel P (hereinafter, referred to as first driving characteristics) and the driving characteristics of the analog-to-digital conversion circuit (ADC) (hereinafter referred to as second driving characteristics) are reflected. The sensed value SD1 is a section obtained, the second sensing section is a section where the second digital sensed value SD2 reflecting the second driving characteristic is obtained, and in the compensation section, both the first driving characteristic deviation and the second driving characteristic deviation are obtained. This is a section in which the input image data DATA is corrected with a compensation value that can be compensated. The image writing period is a period in which a data voltage corresponding to the corrected image data CDATA is supplied to the display panel 10 .

콘트롤러(11)는 메모리와 데이터 보정회로를 포함할 수 있다. 메모리는 제1 센싱 구간에서 데이터 구동회로(12)로부터 전송되는 제1 디지털 센싱값(SD1)과, 제2 센싱 구간에서 데이터 구동회로(12)로부터 전송되는 제2 디지털 센싱값(SD2)을 저장한다. 데이터 보정회로는 보상 구간에서 메모리로부터 제1 디지털 센싱값(SD1)과 제2 디지털 센싱값(SD2)을 읽어 낸다. 데이터 보정회로는 제1 디지털 센싱값(SD1)과 제2 디지털 센싱값(SD2) 간의 제1 차값을 기반으로 제2 보상값을 도출하고, 제1 디지털 센싱값(SD1)과 제1 차값 간의 제2 차값을 기반으로 제1 보상값을 도출하며, 상기 제1 및 제2 보상값들을 기초로 입력 영상 데이터(DATA)를 보정하고, 보정 영상 데이터(CDATA)를 데이터 구동회로(12)에 공급한다.The controller 11 may include a memory and a data correction circuit. The memory stores the first digital sensing value SD1 transmitted from the data driving circuit 12 in the first sensing period and the second digital sensing value SD2 transmitted from the data driving circuit 12 in the second sensing period. do. The data correction circuit reads the first digital sensed value SD1 and the second digital sensed value SD2 from the memory in the compensation section. The data correction circuit derives a second compensation value based on a first difference value between the first digital sensed value SD1 and the second digital sensed value SD2, and a second compensation value between the first digital sensed value SD1 and the first difference value. A first compensation value is derived based on the secondary value, the input image data DATA is corrected based on the first and second compensation values, and the corrected image data CDATA is supplied to the data driving circuit 12 . .

데이터 구동회로(12)는 복수의 소스 드라이버 IC(Intergrated Circuit)를 포함한다. 각 소스 드라이버 IC는 래치 어레이(미도시)와, 각 데이터라인(14)에 연결된 다수의 디지털-아날로그 컨버터들(121) (이하, DAC)과, 센싱 채널을 통해 각 리드 아웃 라인(16)에 연결된 전류 센싱 회로(122)와, 전류 센싱 회로(122)의 샘플링 출력을 디지털 값으로 변환하는 아날로그-디지털 변환회로(ADC)를 구비한다. The data driving circuit 12 includes a plurality of source driver integrated circuits (ICs). Each source driver IC includes a latch array (not shown), a plurality of digital-analog converters 121 (hereinafter referred to as DAC) connected to each data line 14, and each readout line 16 through a sensing channel. It includes a connected current sensing circuit 122 and an analog-to-digital conversion circuit (ADC) for converting the sampling output of the current sensing circuit 122 into a digital value.

복수의 소스 드라이버 IC들에 포함된 복수의 아날로그-디지털 변환회로들(ADC) 간에 특성 편차가 있을 수 있다. 이러한 제2 구동 특성 편차는 아날로그-디지털 변환회로들(ADC) 간에 생기는 옵셋 편차일 수 있다. 옵셋 편차를 검출하기 위해 제1 디지털 센싱값(SD1)과 동일한 옵셋 검출용 전압이 전류 센싱 회로(122)에 인가될 수 있다.There may be a characteristic deviation between the plurality of analog-to-digital conversion circuits (ADC) included in the plurality of source driver ICs. The second driving characteristic deviation may be an offset deviation occurring between the analog-to-digital conversion circuits (ADC). In order to detect the offset deviation, the same offset detection voltage as the first digital sensing value SD1 may be applied to the current sensing circuit 122 .

래치 어레이는 데이터 제어신호(DDC)를 기반으로 콘트롤러(11)로부터 입력되는 보정 영상 데이터(CDATA)를 래치하여 DAC(121)에 공급한다. DAC(121)는 보정 영상 데이터(CDATA)를 영상 표시용 데이터전압으로 변환하여 데이터라인들(14)에 공급할 수 있다. DAC(121)는 픽셀 센싱을 위해 일정 레벨의 센싱용 데이터전압을 더 생성하여 데이터라인들(14)에 공급할 수 있다. The latch array latches the corrected image data CDATA input from the controller 11 based on the data control signal DDC and supplies it to the DAC 121 . The DAC 121 may convert the corrected image data CDATA into a data voltage for image display and supply it to the data lines 14 . The DAC 121 may further generate a sensing data voltage of a predetermined level for pixel sensing and supply it to the data lines 14 .

전류 센싱 회로(122)는 복수의 센싱 유닛들(SU)을 포함한다. 각 센싱 유닛(SU)은 전류 적분기와 샘플링 회로를 포함하며, 리드 아웃 라인(16)을 통해 입력되는 픽셀 전류를 누적 및 샘플링하는 역할을 한다. 각 센싱 유닛(SU)은 제1 센싱 구간에서 픽셀 전류와 관련된 제1차 샘플링 출력을 생성하고, 제2 센싱 구간에서 옵셋 검출용 전압과 관련된 제2차 샘플링 출력을 생성한다. 옵셋 검출용 전압은 아날로그-디지털 변환회로(ADC)의 옵셋 특성을 알아내기 위한 것이다. 상기 옵셋 특성에 대한 정확한 센싱을 위해, 옵셋 검출용 전압은 제1 디지털 센싱값(SD1)을 기반으로 조정된 적분기 기준전압일 수 있다. 각 센싱 유닛(SU)은 먹스 회로(미도시)를 통해 아날로그-디지털 변환회로(ADC)에 선택적으로 연결될 수 있다. The current sensing circuit 122 includes a plurality of sensing units SU. Each sensing unit SU includes a current integrator and a sampling circuit, and serves to accumulate and sample a pixel current input through the readout line 16 . Each sensing unit SU generates a first sampling output related to a pixel current in a first sensing section and generates a second sampling output related to an offset detection voltage in a second sensing section. The voltage for offset detection is for finding out the offset characteristics of the analog-to-digital conversion circuit (ADC). For accurate sensing of the offset characteristic, the offset detection voltage may be an integrator reference voltage adjusted based on the first digital sensing value SD1 . Each sensing unit SU may be selectively connected to an analog-to-digital conversion circuit ADC through a mux circuit (not shown).

아날로그-디지털 변환회로(ADC)는 제1 센싱 구간에서 제1차 샘플링 출력에 대응되는 제1 디지털 센싱값(SD1)을 출력하고, 제2 센싱 구간에서 제2차 샘플링 출력에 대응되는 제2 디지털 센싱값(SD2)을 출력한다.The analog-to-digital conversion circuit (ADC) outputs a first digital sensed value SD1 corresponding to the first sampling output in the first sensing section, and a second digital corresponding to the second sampling output in the second sensing section. The sensed value SD2 is output.

게이트 구동회로(13)는 게이트 제어신호(GDC)를 기반으로 스캔 제어신호(SCAN)를 생성하여 게이트라인들(15)에 공급한다. 스캔 제어신호(SCAN)는 영상 표시용 데이터전압 또는 센싱용 데이터전압이 공급될 특정 픽셀 라인을 선택한다.The gate driving circuit 13 generates a scan control signal SCAN based on the gate control signal GDC and supplies it to the gate lines 15 . The scan control signal SCAN selects a specific pixel line to which a data voltage for image display or a data voltage for sensing is supplied.

전원 회로(20)는 픽셀(P) 구동에 필요한 고전위 픽셀 전압(EVDD)과 저전위 픽셀 전압(EVSS)을 생성한다. 센싱 픽셀의 비 정상적인 발광이 방지될 수 있도록, 전원 회로(20)는 제1 센싱 구간에서 픽셀에 인가되는 저전위 픽셀 전압(EVSS)을 영상 기입을 위한 수직 액티브 구간에 비해 더 높일 수 있다. The power circuit 20 generates a high-potential pixel voltage EVDD and a low-potential pixel voltage EVSS necessary for driving the pixel P. To prevent abnormal light emission of the sensing pixel, the power circuit 20 may increase the low-potential pixel voltage EVSS applied to the pixel in the first sensing period higher than in the vertical active period for writing an image.

전원 회로(20)는 전류 적분기에 인가될 기준전압(VREF)을 생성한다. 전원 회로(20)는 제1 센싱 구간에서 기준전압(VREF)을 디폴트된 고정값으로 생성할 수 있다. 전원 회로(20)는 제2 센싱 구간에서 콘트롤러(11)로부터 입력되는 제1 디지털 센싱값(SD1)을 기반으로 기준전압(VREF)을 조정하되, 기준전압(VREF)을 제1 디지털 센싱값(SD1)과 동일한 아날로그 전압값으로 조정할 수 있다.The power circuit 20 generates a reference voltage VREF to be applied to the current integrator. The power circuit 20 may generate the reference voltage VREF as a default fixed value in the first sensing period. The power supply circuit 20 adjusts the reference voltage VREF based on the first digital sensed value SD1 input from the controller 11 in the second sensing section, and adjusts the reference voltage VREF to the first digital sensed value ( It can be adjusted with the same analog voltage value as SD1).

도 4는 픽셀(P)과 센싱 유닛(SU)의 연결 구성을 보여주는 도면이다.4 is a diagram illustrating a connection configuration between the pixel P and the sensing unit SU.

도 4를 참조하면, 픽셀(P)은 OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 구비할 수 있으나, 이에 한정되지 않는다. TFT들은 P 타입으로 구현되거나 또는, N 타입으로 구현되거나 또는, P 타입과 N 타입이 혼용된 하이브리드 타입으로 구현될 수 있다. 또한, TFT의 반도체층은, 아몰포스 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다.Referring to FIG. 4 , the pixel P may include an OLED, a driving TFT DT, a storage capacitor Cst, a first switch TFT ST1, and a second switch TFT ST2, but is not limited thereto. does not The TFTs may be implemented as P-type, N-type, or a hybrid type in which P-type and N-type are mixed. In addition, the semiconductor layer of the TFT may include amorphous silicon, polysilicon, or oxide.

OLED는 발광소자이다. OLED는 소스노드(Ns)에 접속된 애노드전극과, 저전위 픽셀전압(EVSS)의 입력단에 접속된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 유기화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있다. OLED is a light emitting device. The OLED includes an anode electrode connected to a source node Ns, a cathode electrode connected to an input terminal of the low-potential pixel voltage EVSS, and an organic compound layer positioned between the anode electrode and the cathode electrode. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL) and an electron injection layer (Electron Injection layer, EIL) may be included.

구동 TFT(DT)는 게이트-소스 간 전압(이하, Vgs라 함)에 따라 OLED에 입력되는 구동 TFT(DT)의 소스-드레인 간 전류(이하, Ids라 함)의 크기를 제어하는 구동소자이다. 구동 TFT(DT)는 게이트노드(Ng)에 접속된 게이트전극, 고전위 픽셀전압(EVDD)의 입력단에 접속된 드레인전극, 및 소스노드(Ns)에 접속된 소스전극을 구비한다. 스토리지 커패시터(Cst)는 게이트노드(Ng)와 소스노드(Ns) 사이에 접속되어 구동 TFT(DT)의 Vgs를 일정 기간 동안 유지시킨다. 제1 스위치 TFT(ST1)는 스캔 제어신호(SCAN)에 따라 데이터라인(14)과 게이트노드(Ng) 간의 전기적 접속을 스위칭한다. 제1 스위치 TFT(ST1)는 게이트라인(15)에 접속된 게이트전극, 데이터라인(14)에 접속된 제1 전극, 및 게이트노드(Ng)에 접속된 제2 전극을 구비한다. 제2 스위치 TFT(ST2)는 스캔 제어신호(SCAN)에 따라 소스노드(Ns)와 리드 아웃 라인(16) 간의 전기적 접속을 스위칭한다. 제2 스위치 TFT(ST2)는 게이트라인(15)에 접속된 게이트전극, 리드 아웃 라인(16)에 접속된 제1 전극, 및 소스노드(Ns)에 접속된 제2 전극을 구비한다.The driving TFT (DT) is a driving device that controls the size of the source-drain current (hereinafter, referred to as Ids) of the driving TFT (DT) input to the OLED according to the gate-source voltage (hereinafter, referred to as Vgs). . The driving TFT DT has a gate electrode connected to the gate node Ng, a drain electrode connected to the input terminal of the high potential pixel voltage EVDD, and a source electrode connected to the source node Ns. The storage capacitor Cst is connected between the gate node Ng and the source node Ns to maintain the Vgs of the driving TFT DT for a predetermined period of time. The first switch TFT ST1 switches an electrical connection between the data line 14 and the gate node Ng according to the scan control signal SCAN. The first switch TFT ST1 includes a gate electrode connected to the gate line 15 , a first electrode connected to the data line 14 , and a second electrode connected to the gate node Ng. The second switch TFT ST2 switches an electrical connection between the source node Ns and the read-out line 16 according to the scan control signal SCAN. The second switch TFT ST2 includes a gate electrode connected to the gate line 15 , a first electrode connected to the lead-out line 16 , and a second electrode connected to the source node Ns.

센싱용 데이터전압(Vdata)에 의해 픽셀(P)에는 픽셀 전류(Ids)가 흐른다. 이러한 픽셀 전류(Ids)는 리드 아웃 라인(16)을 통해 센싱 유닛(SU)의 전류 적분기(CI)로 공급된다.A pixel current Ids flows through the pixel P by the sensing data voltage Vdata. This pixel current Ids is supplied to the current integrator CI of the sensing unit SU through the read-out line 16 .

전류 적분기(CI)는, 리드 아웃 라인(16)에 연결된 반전 입력단자(-)와, 기준전압(VREF)이 입력되는 비 반전 입력단자(+)와, 샘플링 회로(SH)에 연결된 출력단자를 갖는 앰프(AMP)를 포함한다. 전류 적분기(CI)는 앰프(AMP)의 반전 입력단자(-)와 출력단자 사이에 병렬로 연결된 피드백 커패시터(Cfb)와 리셋 스위치(SW)를 더 포함한다. 리셋 스위치(SW)가 온 될 때, 앰프(AMP)의 반전 입력단자(-)와 출력단자가 쇼트되고, 피드백 커패시터(Cfb)가 리셋 된다. 앰프(AMP)의 반전 입력단자(-)와 출력단자가 쇼트되면, 전류 적분기(CI)의 출력(Vout)은 기준전압(VREF)이 된다. 리셋 스위치(SW)가 오프 될 때, 피드백 커패시터(Cfb)에 픽셀 전류(Ids)가 누적된다. 피드백 커패시터(Cfb)의 양단에서의 전하 평행 원리에 의해, 픽셀 전류(Ids)의 유입에 대응하여 전류 적분기(CI)의 출력(Vout)이 적분기 기준전압(VREF)로부터 변하게 된다(즉, 낮아지게 된다).The current integrator CI includes an inverting input terminal (-) connected to the readout line 16, a non-inverting input terminal (+) to which the reference voltage VREF is input, and an output terminal connected to the sampling circuit SH. It includes an amplifier (AMP) with The current integrator CI further includes a feedback capacitor Cfb and a reset switch SW connected in parallel between an inverting input terminal (-) and an output terminal of the amplifier AMP. When the reset switch SW is turned on, the inverting input terminal (-) and the output terminal of the amplifier AMP are short-circuited, and the feedback capacitor Cfb is reset. When the inverting input terminal (-) of the amplifier AMP and the output terminal are short-circuited, the output Vout of the current integrator CI becomes the reference voltage VREF. When the reset switch SW is turned off, the pixel current Ids is accumulated in the feedback capacitor Cfb. Due to the charge parallelism principle at both ends of the feedback capacitor Cfb, the output Vout of the current integrator CI is changed from the integrator reference voltage VREF in response to the inflow of the pixel current Ids (that is, it becomes lower). do).

샘플링 회로(SH)는 샘플링 신호(SAM)에 따라 전류 적분기(CI)의 출력(Vout)을 샘플링하여, 샘플링 출력(Vsen)을 생성한다. 샘플링 출력(Vsen)은 아날로그-디지털 변환회로(ADC)를 통해 디지털 센싱값으로 변환된다.The sampling circuit SH samples the output Vout of the current integrator CI according to the sampling signal SAM to generate the sampling output Vsen. The sampling output Vsen is converted into a digital sensed value through an analog-to-digital conversion circuit (ADC).

도 5는 1 프레임 기간 내에 포함된 수직 액티브 구간과 수직 블랭크 구간을 보여주는 도면이다.5 is a diagram illustrating a vertical active period and a vertical blank period included in one frame period.

도 5를 참조하면, 1 프레임 기간은 수직 액티브 구간(Vactive)과 수직 블랭크 구간(Vblank)으로 이루어진다. 수직 액티브 구간(Vactive)과 수직 블랭크 구간(Vblank)은 데이터 인에이블 신호(DE)를 기준으로 정해진다. 데이터 인에이블 신호(DE)는 1 수평 기간(1H)을 주기로 로직 하이(LH)에서 로직 로우(LL), 혹은 그 반대로 트랜지션(transition)을 반복한다. 데이터 인에이블 신호(DE)의 1 트랜지션 주기는 영상 표시용 1 데이터전압의 기입 타이밍에 동기된다. Referring to FIG. 5 , one frame period includes a vertical active period Vactive and a vertical blank period Vblank. The vertical active period Vactive and the vertical blank period Vblank are determined based on the data enable signal DE. The data enable signal DE repeats a transition from a logic high (LH) to a logic low (LL) or vice versa with a period of one horizontal period (1H). One transition period of the data enable signal DE is synchronized with the writing timing of one data voltage for image display.

수직 액티브 구간은 데이터 인에이블 신호(DE)의 트랜지션 구간에 대응된다. 그리고, 수직 블랭크 구간은 데이터 인에이블 신호(DE)의 넌 트랜지션(non-transition) 구간에 대응되며 영상 표시용 데이터전압의 기입이 중지되는 기간이다. 수직 블랭크 구간 동안에는 데이터 인에이블 신호(DE)가 트랜지션 없이 로직 로우(LL) 상태를 유지한다.The vertical active period corresponds to the transition period of the data enable signal DE. In addition, the vertical blank period corresponds to a non-transition period of the data enable signal DE and is a period in which writing of the data voltage for image display is stopped. During the vertical blank period, the data enable signal DE maintains the logic low state LL without a transition.

전술한 제1 센싱 구간, 제2 센싱 구간, 및 보상 구간은 수직 블랭크 구간 내에 위치하기 때문에, 영상 표시 중에 실시간으로 센싱 및 보상이 가능해진다. 실시간 센싱 및 보상에 따르면, 편차 보정에 대한 업데이트 주기가 짧고 상기 제1 및 제2 구동 특성 변화에 대응하여 즉각적인 화질 보정이 가능하다.Since the first sensing section, the second sensing section, and the compensation section are located in the vertical blank section, sensing and compensation are possible in real time while displaying an image. According to the real-time sensing and compensation, the update cycle for the deviation correction is short, and the image quality can be corrected immediately in response to the change in the first and second driving characteristics.

센싱 및 보상의 정확도 향상을 위해, 제1 센싱 구간, 제2 센싱 구간, 및 보상 구간은 서로 다른 수직 블랭크 구간 내에 위치할 수 있다. 예컨대, 제1 센싱 구간은 제1 수직 블랭크 구간 내에 위치하고, 제2 센싱 구간은 제2 수직 블랭크 구간 내에 위치하며, 보상 구간은 제3 수직 블랭크 구간 내에 위치하며, 제1 수직 블랭크 구간과 제2 수직 블랭크 구간과 제3 수직 블랭크 구간이 서로 다를 수 있다. 또한, 제1 내지 제3 수직 블랭크 구간들은 각각 복수 개일 수 있다.In order to improve the accuracy of sensing and compensation, the first sensing section, the second sensing section, and the compensation section may be located in different vertical blank sections. For example, the first sensing section is located in the first vertical blank section, the second sensing section is located in the second vertical blank section, the compensation section is located in the third vertical blank section, the first vertical blank section and the second vertical blank section The blank section and the third vertical blank section may be different from each other. Also, each of the first to third vertical blank sections may be plural.

도 6은 제1 수직 블랭크 구간과 제2 수직 블랭크 구간에 대응되는 표시장치의 구동 파형을 보여주는 도면이다. 도 7은 제1 수직 블랭크 구간에서 표시장치의 동작을 보여주는 도면이다. 그리고, 도 8은 제2 수직 블랭크 구간에서 표시장치의 동작을 보여주는 도면이다.6 is a diagram illustrating driving waveforms of a display device corresponding to a first vertical blank section and a second vertical blank section. 7 is a diagram illustrating an operation of a display device in a first vertical blank section. And, FIG. 8 is a view showing the operation of the display device in the second vertical blank section.

도 6 및 도 7을 참조하여 제1 수직 블랭크 구간 내에서 이뤄지는 화질 보상 장치의 제1 센싱 구간 동작을 설명하면 다음과 같다. 여기서, 화질 보상 장치는 도 1의 콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13), 및 전원 회로(20) 등을 포함한다.An operation of the first sensing period of the image quality compensating apparatus performed within the first vertical blank period will be described with reference to FIGS. 6 and 7 . Here, the image quality compensation apparatus includes the controller 11 , the data driving circuit 12 , the gate driving circuit 13 , and the power supply circuit 20 of FIG. 1 .

제1 수직 블랭크 구간 내에 속하는 제1 센싱 구간에서 제1 구동 특성과 제2 구동 특성이 모두 반영된 제1 디지털 센싱값(SD1)이 얻어진다. In the first sensing section belonging to the first vertical blank section, a first digital sensing value SD1 in which both the first driving characteristic and the second driving characteristic are reflected is obtained.

이를 위해, 화질 보상 장치는 스캔 제어신호(SCAN)에 의해 선택된 특정 픽셀 라인의 센싱 픽셀(P)로 센싱용 데이터전압(Vdata)과 디폴트 기준전압(VREF)을 공급하여 구동 TFT(DT)의 게이트-소스 간 전압을 설정하고, 센싱 픽셀(P)로 인가되는 저전위 픽셀전압(EVSS)을 수직 액티브 구간에 비해 더 높인다. 저전위 픽셀전압(EVSS)은 수직 액티브 구간 동안 OLED의 문턱전압보다 낮은 로우 전압으로 인가되고 제1 수직 블랭크 구간 동안 OLED의 문턱전압보다 높은 하이 전압(HIGH)으로 인가됨으로써, 제1 센싱 구간 동안의 비 정상적인 OLED 발광을 방지할 수 있다.To this end, the image quality compensator supplies the sensing data voltage Vdata and the default reference voltage VREF to the sensing pixel P of a specific pixel line selected by the scan control signal SCAN to the gate of the driving TFT DT. - The voltage between the sources is set, and the low-potential pixel voltage EVSS applied to the sensing pixel P is higher than that of the vertical active period. The low-potential pixel voltage EVSS is applied as a low voltage lower than the threshold voltage of the OLED during the vertical active period and as a high voltage HIGH higher than the threshold voltage of the OLED during the first vertical blank period. Abnormal OLED light emission can be prevented.

상기 설정된 게이트-소스 간 전압에 의해 구동 TFT(DT)에는 픽셀 전류(Ids)가 흐른다. 픽셀 전류(Ids)는 하이 전압(HIGH)의 저전위 픽셀전압(EVSS)에 의해 OLED로 인가되지 않고, 리드 아웃 라인(16)을 통해 전류 적분기의 피드백 커패시터(Cfb)로 인가됨으로써, 센싱의 정확도가 향상될 수 있다.A pixel current Ids flows through the driving TFT DT by the set gate-source voltage. The pixel current Ids is not applied to the OLED by the low-potential pixel voltage EVSS of the high voltage HIGH, but is applied to the feedback capacitor Cfb of the current integrator through the readout line 16, so that the accuracy of sensing can be improved.

전류 적분기는 픽셀 전류(Ids)를 적분하기에 앞서 피드백 커패시터(Cfb)를 리셋 시킨다. 리셋 과정은 리셋 스위친(SW)가 온 되는 동안 이뤄지며, 리셋 과정을 통해 전류 적분기의 제1 출력(Vout1)은 디폴트 기준전압(VREF)이 된다.The current integrator resets the feedback capacitor Cfb before integrating the pixel current Ids. The reset process is performed while the reset switch SW is turned on, and through the reset process, the first output Vout1 of the current integrator becomes the default reference voltage VREF.

리셋 스위치(SW)가 오프 될 때, 피드백 커패시터(Cfb)로 픽셀 전류(Ids)가 유입되는 것에 대응하여 전류 적분기의 제1 출력(Vout1)은 디폴트 기준전압(VREF)으로부터 낮아진다. 버츄얼 그라운드(Virtual Ground) 원리에 의해, 앰프(AMP)의 반전 입력 단자(-) 전압은 비 반전 입력 단자(+)와 동일한 디폴트 기준전압(VREF)으로 고정되는데, 이로 인해 앰프(AMP)의 출력 단자 전압이 유입된 전하량만큼 낮아진다. 전류 적분기의 제1 출력(Vout1)에 대한 하강 기울기는 픽셀 전류(Ids)의 크기에 비례한다. When the reset switch SW is turned off, the first output Vout1 of the current integrator decreases from the default reference voltage VREF in response to the pixel current Ids flowing into the feedback capacitor Cfb. By the Virtual Ground principle, the voltage of the inverting input terminal (-) of the amplifier (AMP) is fixed to the default reference voltage (VREF), which is the same as the non-inverting input terminal (+), which results in the output of the amplifier (AMP). The terminal voltage is lowered by the amount of the introduced charge. A falling slope of the first output Vout1 of the current integrator is proportional to the magnitude of the pixel current Ids.

전류 적분기의 제1 출력(Vout1)은 온 레벨의 샘플링 신호(SAM)에 따라 샘플링 회로(SH)에서 샘플링되어 제1차 샘플링 출력(Vsen1)으로 생성된다. 그리고, 제1차 샘플링 출력(Vsen1)은 아날로그-디지털 변환회로(ADC)를 통해 제1 디지털 센싱값(SD1)으로 변환된다. The first output Vout1 of the current integrator is sampled by the sampling circuit SH according to the on-level sampling signal SAM and is generated as the first sampling output Vsen1. In addition, the first sampling output Vsen1 is converted into a first digital sensed value SD1 through the analog-to-digital conversion circuit ADC.

이러한 제1 센싱 구간 동작은 복수의 제1 수직 블랭크 구간을 통해 복수회 수행될 수 있다. 픽셀 전류(Ids)를 통해 센싱하고자 하는 픽셀의 구동 특성은 구동 TFT(DT)의 문턱전압, 구동 TFT(DT)의 전자 이동도 등을 포함하기 때문이다. 복수의 제1 센싱 구간들에서 각각 다른 픽셀 전류(Ids)가 센싱될 수 있도록 구동 TFT(DT)의 게이트-소스 간 전압이 서로 다르게 설정될 수 있다. 다시 말해, 복수의 제1 센싱 구간들에서 센싱용 데이터전압(Vdata)이 가변될 수 있다. This first sensing period operation may be performed a plurality of times through a plurality of first vertical blank periods. This is because the driving characteristics of the pixel to be sensed through the pixel current Ids include the threshold voltage of the driving TFT DT and the electron mobility of the driving TFT DT. A gate-source voltage of the driving TFT DT may be set differently so that different pixel currents Ids may be sensed in each of the plurality of first sensing periods. In other words, the data voltage Vdata for sensing may be varied in the plurality of first sensing sections.

도 6 및 도 8을 참조하여 제2 수직 블랭크 구간 내에서 이뤄지는 화질 보상 장치의 제2 센싱 구간 동작을 설명하면 다음과 같다.An operation of the second sensing section of the image quality compensation apparatus performed within the second vertical blank section with reference to FIGS. 6 and 8 will be described as follows.

제2 수직 블랭크 구간 내에 속하는 제2 센싱 구간에서 제2 구동 특성이 반영된 제2 디지털 센싱값(SD2)이 얻어진다.In the second sensing section belonging to the second vertical blank section, the second digital sensing value SD2 to which the second driving characteristic is reflected is obtained.

이를 위해, 화질 보상 장치는 전류 적분기에 인가될 기준 전압(VREF)을 제1 디지털 센싱값(SD1)을 기반으로 조정한다. 즉, 화질 보상 장치는 제1 디지털 센싱값(SD1)과 동일한 아날로그 전압값으로 기준 전압(VREF)을 조정한다. 그리고, 화질 보상 장치는 전류 적분기에 포함된 리셋 스위치(SW)를 온 시킨 상태에서 조정된 기준 전압(VREF)을 옵셋 검출용 전압으로서 전류 적분기에 인가한다. 그러면, 조정된 기준 전압(VREF)은 전류 적분기를 경유한 후에 전류 적분기의 제2 출력(Vout2)이 된다.To this end, the image quality compensator adjusts the reference voltage VREF to be applied to the current integrator based on the first digital sensed value SD1. That is, the image quality compensator adjusts the reference voltage VREF to the same analog voltage value as the first digital sensed value SD1 . In addition, the image quality compensator applies the adjusted reference voltage VREF to the current integrator as an offset detection voltage while the reset switch SW included in the current integrator is turned on. Then, the adjusted reference voltage VREF becomes the second output Vout2 of the current integrator after passing through the current integrator.

전류 적분기의 제2 출력(Vout2)은 온 레벨의 샘플링 신호(SAM)에 따라 샘플링 회로(SH)에서 샘플링되어 제2차 샘플링 출력(Vsen2)으로 생성된다. 그리고, 제2차 샘플링 출력(Vsen2)은 아날로그-디지털 변환회로(ADC)를 통해 제2 디지털 센싱값(SD2)으로 변환된다. The second output Vout2 of the current integrator is sampled by the sampling circuit SH according to the on-level sampling signal SAM and is generated as the second sampling output Vsen2. In addition, the second sampling output Vsen2 is converted into the second digital sensed value SD2 through the analog-to-digital conversion circuit ADC.

화질 보상 장치는 제1 디지털 센싱값(SD1)과 제2 디지털 센싱값(SD2)를 기반으로 제1 구동 특성 편차를 보상할 수 있는 제1 보상값과, 제2 구동 특성 편차를 보상할 수 있는 제2 보상값을 도출할 수 있다.The image quality compensation apparatus includes a first compensation value capable of compensating for a first driving characteristic deviation based on the first digital sensing value SD1 and a second digital sensing value SD2, and a first compensation value capable of compensating for the second driving characteristic deviation. A second compensation value may be derived.

화질 보상 장치는 제1 디지털 센싱값(SD1)과 제2 디지털 센싱값(SD2) 간의 제1 차값으로 ADC 옵셋값을 도출하고, 도출된 ADC 옵셋값에 따라 제2 보상값을 결정할 수 있다. 그리고, 화질 보상 장치는 제1 디지털 센싱값(SD1)과 ADC 옵셋값 간의 제2 차값으로 픽셀 구동 특성값을 도출하고, 도출된 픽셀 구동 특성값에 따라 제1 보상값을 결정할 수 있다.The image quality compensation apparatus may derive an ADC offset value as a first difference value between the first digital sensed value SD1 and the second digital sensed value SD2 , and may determine a second compensation value according to the derived ADC offset value. In addition, the image quality compensation apparatus may derive a pixel driving characteristic value as a second difference value between the first digital sensing value SD1 and the ADC offset value, and determine the first compensation value according to the derived pixel driving characteristic value.

예를 들어, 제1 디지털 센싱값(SD1)과 조정된 기준 전압(VREF)이 4V이고, 제2 디지털 센싱값(SD2)이 4.1V 인 경우, ADC 옵셋값은 0.1V가 되고, 픽셀 구동 특성값은 3.9V가 된다. 이 경우, 제1 보상값은 3.9V에 따라 결정되고, 제2 보상값은 0.1V에 따라 결정될 수 있다.For example, when the first digital sensed value SD1 and the adjusted reference voltage VREF are 4V and the second digital sensed value SD2 is 4.1V, the ADC offset value is 0.1V, and pixel driving characteristics The value will be 3.9V. In this case, the first compensation value may be determined according to 3.9V, and the second compensation value may be determined according to 0.1V.

도 9는 제1 센싱 구간, 제2 센싱 구간 및 보상 구간의 할당 예를 보여주는 도면이다.9 is a diagram illustrating an example of allocation of a first sensing section, a second sensing section, and a compensation section.

도 9를 참조하면, 전술한 제1 센싱 구간은 X(X는 2 이상의 자연수) 개의 제1 군 프레임들에 포함된 X 개의 제1 수직 블랭크 구간들에 각각 위치하고, 제2 센싱 구간은 Z(Z는 2 이상의 자연수)개의 제2 군 프레임들에 포함된 Z 개의 제2 수직 블랭크 구간들에 각각 위치할 수 있다. 그리고, 보상 구간은 Y(Y는 2 이상의 자연수) 개의 제3 군 프레임들에 포함된 Y 개의 제3 수직 블랭크 구간들에 각각 위치할 수 있다. X와 Z는 서로 같을 수도 있고, 서로 다를 수도 있다. 또한, X,Y, Z는 서로 같을 수도 있고, 서로 다를 수도 있다.Referring to FIG. 9 , the aforementioned first sensing section is located in X first vertical blank sections included in X (where X is a natural number greater than or equal to 2) first group frames, respectively, and the second sensing section is Z (Z may be respectively located in Z second vertical blank sections included in 2 or more natural number) second group frames. In addition, the compensation section may be respectively located in Y third vertical blank sections included in Y (Y is a natural number greater than or equal to 2) third group frames. X and Z may be the same as or different from each other. In addition, X, Y, and Z may be the same as or different from each other.

X 개의 제1 수직 블랭크 구간들 중 어느 하나에 위치한 제1 센싱 구간을 통해 제1 디지털 센싱값(SD1)이 획득되면, Z 개의 제2 수직 블랭크 구간들 중 어느 하나에 위치한 제2 센싱 구간에서 제1 디지털 센싱값(SD1)과 동일하게 조정된 기준 전압(VREF)을 대해 제2 디지털 센싱값(SD2)이 획득된다. 그리고, Y 개의 제3 수직 블랭크 구간들 중 어느 하나에 위치한 제3 센싱 구간에서 보상값이 도출된다.When the first digital sensing value SD1 is obtained through the first sensing section located in any one of the X first vertical blank sections, the second sensing section located in any one of the Z second vertical blank sections The second digital sensed value SD2 is obtained with respect to the reference voltage VREF adjusted to be equal to the first digital sensed value SD1. Then, a compensation value is derived from the third sensing section located in any one of the Y third vertical blank sections.

이러한 시분할 센싱 및 보상 동작이 X 개의 제1 수직 블랭크 구간들, Z 개의 제2 수직 블랭크 구간들, Y 개의 제3 수직 블랭크 구간들을 통해 복수회 반복될 수 있으며, 이를 통해 센싱 및 보상의 정확도가 향상될 수 있다.This time division sensing and compensation operation may be repeated a plurality of times through X first vertical blank sections, Z second vertical blank sections, and Y third vertical blank sections, thereby improving the accuracy of sensing and compensation. can be

도 10은 본 명세서의 실시예에 따른 표시장치의 화질 보상방법을 보여주는 도면이다.10 is a diagram illustrating a method of compensating for image quality of a display device according to an exemplary embodiment of the present specification.

도 10을 참조하면, 이 표시장치의 화질 보상방법은 제1 센싱 구간 동안, 픽셀 전류에 대한 제1차 샘플링 출력을 생성하고, 상기 제1차 샘플링 출력을 아날로그-디지털 변환하여 제1 디지털 센싱값을 획득한다(S1).Referring to FIG. 10 , in the method of compensating for image quality of the display device, a first sampling output for pixel current is generated during a first sensing period, and analog-digital conversion of the first sampling output is performed to obtain a first digital sensed value. to obtain (S1).

이어서, 이 표시장치의 화질 보상방법은 제2 센싱 구간 동안, 제1 디지털 센싱값을 기반으로 옵셋 검출용 전압을 생성하고, 상기 옵셋 검출용 전압에 대한 제2차 샘플링 출력을 생성하고, 상기 제2차 샘플링 출력을 아날로그-디지털 변환하여 제2 디지털 센싱값을 획득한다(S2,S3).Subsequently, the method of compensating for image quality of the display device generates an offset detection voltage based on a first digital sensed value during a second sensing period, generates a second sampling output for the offset detection voltage, and A second digital sensed value is obtained by analog-digital conversion of the secondary sampling output (S2, S3).

이어서, 이 표시장치의 화질 보상방법은 보상 구간 동안, 제1 디지털 센싱값과 제2 디지털 센싱값을 기반으로 보상값을 도출하고, 상기 보상값을 기반으로 픽셀에 기입될 영상 데이터를 보정한다(S4,S5).Then, in the image quality compensation method of the display device, a compensation value is derived based on the first digital sensed value and the second digital sensed value during the compensation period, and the image data to be written in the pixel is corrected based on the compensation value ( S4,S5).

이러한 표시장치의 화질 보상방법에 대한 작용 효과는 도 1 내지 도 9에서 설명한 것과 실질적으로 동일하다.Effects of the display device on the image quality compensation method are substantially the same as those described with reference to FIGS. 1 to 9 .

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art from the above description will be able to see that various changes and modifications are possible without departing from the technical spirit of the present invention. Accordingly, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10 : 표시패널 11 : 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
20: 전원 회로10: display panel 11: controller
12: data driving circuit 13: gate driving circuit
20: power circuit

Claims (14)

픽셀(P)이 구비된 표시패널(10);
상기 픽셀에 연결된 전류 적분기(CI)와 샘플링 회로(SH)를 포함한 센싱 회로(SU);
제1 센싱 구간에서 상기 센싱 회로의 제1차 샘플링 출력(Vsen1)을 제1 디지털 센싱값(SD1)으로 변환하고, 제2 센싱 구간에서 상기 센싱 회로의 제2 샘플링 출력(Vsen2)을 제2 디지털 센싱값(SD2)으로 변환하는 아날로그-디지털 변환회로(ADC);
상기 제1 센싱 구간에서 상기 전류 적분기로 디폴트 기준전압을 공급하고, 상기 제2 센싱 구간에서 상기 전류 적분기로 제1 디지털 센싱값(SD1)에 대응되는 조정 기준전압을 공급하는 전원 회로(20); 및
보상 구간에서 상기 제1 디지털 센싱값과 상기 제2 디지털 센싱값에 기반한 보상값으로 상기 픽셀에 기입될 영상 데이터(DATA)를 보정하는 데이터 보정회로(11)를 포함하고,
상기 조정 기준전압은 상기 아날로그-디지털 변환회로의 옵셋을 검출하기 위한 옵셋 검출용 전압인 표시장치.a display panel 10 provided with pixels P;
a sensing circuit SU including a current integrator CI and a sampling circuit SH connected to the pixel;
In the first sensing period, the first sampling output Vsen1 of the sensing circuit is converted into a first digital sensing value SD1, and in the second sensing period, the second sampling output Vsen2 of the sensing circuit is converted to a second digital value. an analog-to-digital conversion circuit (ADC) for converting the sensed value (SD2);
a power supply circuit 20 for supplying a default reference voltage to the current integrator in the first sensing period and an adjustment reference voltage corresponding to the first digital sensed value SD1 to the current integrator in the second sensing period; and
a data correction circuit 11 for correcting the image data DATA to be written in the pixel with a compensation value based on the first digital sensed value and the second digital sensed value in a compensation section;
The adjustment reference voltage is an offset detection voltage for detecting an offset of the analog-to-digital conversion circuit. 제 1 항에 있어서,
상기 제2 샘플링 출력은 상기 조정 기준전압에 대한 상기 샘플링 회로의 출력인 표시장치.The method of claim 1,
The second sampling output is an output of the sampling circuit with respect to the adjustment reference voltage. 제 1 항에 있어서,
상기 보상값은, 상기 픽셀의 구동 특성 편차를 보상하기 위한 제1 보상값과, 상기 아날로그-디지털 변환회로의 구동 특성 편차를 보상하기 위한 제2 보상값을 포함하고,
상기 제2 보상값은 상기 제1 디지털 센싱값과 상기 제2 디지털 센싱값 간의 제1 차값에 따라 결정되고,
상기 제1 보상값은 상기 제1 디지털 센싱값과 상기 제1 차값 간의 제2 차값에 따라 결정되는 표시장치.The method of claim 1,
The compensation value includes a first compensation value for compensating for a driving characteristic deviation of the pixel and a second compensation value for compensating for a driving characteristic deviation of the analog-to-digital conversion circuit,
The second compensation value is determined according to a first difference value between the first digital sensed value and the second digital sensed value;
The first compensation value is determined according to a second difference value between the first digital sensed value and the first difference value. 제 1 항에 있어서,
상기 제1 센싱 구간과 상기 제2 센싱 구간과 상기 보상 구간은, 상기 표시패널로 상기 영상 데이터가 기입되지 않는 수직 블랭크 구간(Vblank) 내에 위치하는 표시장치.The method of claim 1,
The first sensing section, the second sensing section, and the compensation section are positioned in a vertical blank section (Vblank) in which the image data is not written to the display panel. 제 1 항에 있어서,
상기 제1 센싱 구간은 상기 표시패널로 상기 영상 데이터가 기입되지 않는 제1 수직 블랭크 구간 내에 위치하고,
상기 제2 센싱 구간은 상기 표시패널로 상기 영상 데이터가 기입되지 않는 제2 수직 블랭크 구간 내에 위치하며,
상기 보상 구간은 상기 표시패널로 상기 영상 데이터가 기입되지 않는 제3 수직 블랭크 구간 내에 위치하며,
상기 제1 수직 블랭크 구간과 상기 제2 수직 블랭크 구간과 상기 제3 수직 블랭크 구간이 서로 다른 표시장치.The method of claim 1,
The first sensing section is located in a first vertical blank section in which the image data is not written to the display panel;
The second sensing section is located in a second vertical blank section in which the image data is not written to the display panel,
The compensation section is located in a third vertical blank section in which the image data is not written to the display panel,
The first vertical blank section, the second vertical blank section, and the third vertical blank section are different from each other. 제 5 항에 있어서,
상기 제1 센싱 구간은 복수 개의 제1군 프레임들에 포함된 제1 수직 블랭크 구간들에 각각 위치하고,
상기 제2 센싱 구간은 복수 개의 제2군 프레임들에 포함된 제2 수직 블랭크 구간들에 각각 위치하는 표시장치.6. The method of claim 5,
The first sensing section is located in first vertical blank sections included in the plurality of first group frames, respectively,
The second sensing section is respectively located in second vertical blank sections included in the plurality of second group frames. 제 1 항에 있어서,
상기 전류 적분기는,
상기 픽셀로부터 픽셀 전류가 입력되는 제1 입력단(-)과, 상기 디폴트 기준전압과 상기 조정 기준전압이 선택적으로 인가되는 제2 입력단(+)과, 상기 샘플링 회로에 연결된 출력단을 갖는 앰프(AMP)와,
상기 제1 입력단과 상기 출력단 사이에 병렬로 연결된 리셋 스위치(SW)와 피드백 커패시터(Cfb)를 포함하고,
상기 제2 센싱 구간에서 상기 리셋 스위치는 온 상태를 유지하고, 상기 조정 기준전압이 상기 리셋 스위치를 통해 상기 샘플링 회로에 입력되어 상기 제2 샘플링 출력으로 생성되는 표시장치.The method of claim 1,
The current integrator is
An amplifier (AMP) having a first input terminal (-) to which a pixel current is input from the pixel, a second input terminal (+) to which the default reference voltage and the adjustment reference voltage are selectively applied, and an output terminal connected to the sampling circuit Wow,
a reset switch (SW) and a feedback capacitor (Cfb) connected in parallel between the first input terminal and the output terminal;
In the second sensing period, the reset switch maintains an on state, and the adjustment reference voltage is input to the sampling circuit through the reset switch to generate the second sampling output. 제 7 항에 있어서,
상기 픽셀 전류는 서로 다른 크기의 제1 픽셀 전류와 제2 픽셀 전류를 포함하고,
상기 제1 픽셀 전류는 제1 크기의 제1 센싱용 데이터전압과 상기 디폴트 기준전압 간의 차에 대응되고,
상기 제2 픽셀 전류는 상기 제1 크기와 다른 제2 크기의 제1 센싱용 데이터전압과 상기 디폴트 기준전압 간의 차에 대응되는 표시장치.8. The method of claim 7,
The pixel current includes a first pixel current and a second pixel current of different sizes,
the first pixel current corresponds to a difference between a first sensing data voltage of a first magnitude and the default reference voltage;
The second pixel current corresponds to a difference between a first sensing data voltage having a second magnitude different from the first magnitude and the default reference voltage. 제 1 항에 있어서,
상기 영상 데이터는 수직 액티브 구간에서 상기 표시패널로 기입되고,
상기 픽셀에 인가되는 저전위 픽셀전압(EVSS)은,
상기 수직 액티브 구간에 비해 상기 제1 센싱 구간이 위치하는 수직 블랭크 구간에서 더 높은 표시장치.The method of claim 1,
The image data is written to the display panel in a vertical active period,
The low potential pixel voltage EVSS applied to the pixel is
The display device is higher in a vertical blank section in which the first sensing section is located than in the vertical active section. 제1 센싱 구간 동안, 픽셀 전류에 대한 제1차 샘플링 출력을 생성하고, 상기 제1차 샘플링 출력을 제1 디지털 센싱값으로 변환하는 단계;
제2 센싱 구간 동안, 상기 제1 디지털 센싱값을 기반으로 아날로그-디지털 변환의 옵셋을 검출하기 위한 옵셋 검출용 전압을 생성하고, 상기 옵셋 검출용 전압에 대한 제2차 샘플링 출력을 생성하고, 상기 제2차 샘플링 출력을 제2 디지털 센싱값으로 변환하는 단계; 및
보상 구간 동안, 상기 제1 디지털 센싱값과 상기 제2 디지털 센싱값에 기반한 보상값으로 상기 픽셀에 기입될 영상 데이터를 보정하는 단계를 포함한 표시장치의 화질 보상방법.generating a first sampling output with respect to the pixel current during a first sensing period, and converting the first sampling output into a first digital sensing value;
During a second sensing period, generating a voltage for detecting an offset for detecting an offset of analog-to-digital conversion based on the first digital sensed value, generating a second sampling output for the voltage for detecting the offset, and converting the second sampling output into a second digital sensed value; and
and correcting the image data to be written in the pixel with a compensation value based on the first digital sensed value and the second digital sensed value during a compensation period. 제 10 항에 있어서,
상기 보상값은, 픽셀의 구동 특성 편차를 보상하기 위한 제1 보상값과, 아날로그-디지털 변환회로의 구동 특성 편차를 보상하기 위한 제2 보상값을 포함하고,
상기 제2 보상값은 상기 제1 디지털 센싱값과 상기 제2 디지털 센싱값 간의 제1 차값에 따라 결정되고,
상기 제1 보상값은 상기 제1 디지털 센싱값과 상기 제1 차값 간의 제2 차값에 따라 결정되는 표시장치의 화질 보상방법.11. The method of claim 10,
The compensation value includes a first compensation value for compensating for a driving characteristic deviation of a pixel and a second compensation value for compensating for a driving characteristic deviation of an analog-to-digital conversion circuit,
The second compensation value is determined according to a first difference value between the first digital sensed value and the second digital sensed value;
The first compensation value is determined according to a second difference value between the first digital sensed value and the first difference value. 제 10 항에 있어서,
상기 옵셋 검출용 전압은 상기 픽셀 전류를 센싱하기 위한 전류 적분기를 경유한 후에 상기 제2차 샘플링 출력으로 샘플링되는 표시장치의 화질 보상방법.11. The method of claim 10,
The offset detection voltage is sampled as the second sampling output after passing through a current integrator for sensing the pixel current. 제 10 항에 있어서,
상기 제1 센싱 구간은 상기 표시패널로 상기 영상 데이터가 기입되지 않는 제1 수직 블랭크 구간 내에 위치하고,
상기 제2 센싱 구간은 상기 표시패널로 상기 영상 데이터가 기입되지 않는 제2 수직 블랭크 구간 내에 위치하며,
상기 보상 구간은 상기 표시패널로 상기 영상 데이터가 기입되지 않는 제3 수직 블랭크 구간 내에 위치하며,
상기 제1 수직 블랭크 구간과 상기 제2 수직 블랭크 구간과 상기 제3 수직 블랭크 구간이 서로 다른 표시장치의 화질 보상방법.11. The method of claim 10,
The first sensing section is located in a first vertical blank section in which the image data is not written to the display panel;
The second sensing section is located in a second vertical blank section in which the image data is not written to the display panel,
The compensation section is located in a third vertical blank section in which the image data is not written to the display panel,
The first vertical blank section, the second vertical blank section, and the third vertical blank section are different from each other. 제 13 항에 있어서,
상기 제1 센싱 구간은 복수 개의 제1군 프레임들에 포함된 제1 수직 블랭크 구간들에 각각 위치하고,
상기 제2 센싱 구간은 복수 개의 제2군 프레임들에 포함된 제2 수직 블랭크 구간들에 각각 위치하는 표시장치의 화질 보상방법.14. The method of claim 13,
The first sensing section is located in first vertical blank sections included in the plurality of first group frames, respectively,
The second sensing section is positioned in second vertical blank sections included in the plurality of second group frames, respectively.
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