KR20220076516A - 전도 채널에 근접한 계단형 필드 플레이트들 및 관련 제조 방법들 - Google Patents

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파비안 라둘레스쿠
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울프스피드, 인크.
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Abstract

트랜지스터는 반도체 층 구조체(24), 반도체 층 구조체 상의 소스 전극(30) 및 드레인 전극(30), 소스 전극과 드레인 전극 사이의 반도체 층 구조체의 표면 상의 게이트(32), 및 필드 플레이트(33)를 포함한다. 필드 플레이트는 게이트에 인접한 제1 부분(33a) 및 소스 또는 드레인 전극에 인접한 제2 부분(33b)을 포함한다. 필드 플레이트의 제2 부분은 필드 플레이트의 제1 부분보다 반도체 층 구조체의 표면으로부터 더 멀고, 게이트의 연장된 부분(32a)보다 반도체 층 구조체의 표면에 더 가깝다. 관련 디바이스들 및 제조 방법들이 또한 논의된다.

Description

전도 채널에 근접한 계단형 필드 플레이트들 및 관련 제조 방법들
본 출원은 미국 특허청에 2019년 10월 14일자로 출원된 미국 특허 출원 번호 16/600,825로부터 우선권의 이익을 주장하며, 그 개시내용은 그 전체가 본원에 참조로 포함된다.
본 발명은 반도체 디바이스들에 관한 것으로, 더 특히, 필드 플레이트들을 포함하는 트랜지스터들 및 관련 제조 방법들에 관한 것이다.
재료들, 예컨대, 규소(Si) 및 비화갈륨(GaAs)은 저전력 및, Si의 경우에, 저주파수 응용들을 위한 반도체 디바이스들에서 폭넓은 응용을 발견했다. 그러나, 이러한 재료들은, 예를 들어, 그들의 비교적 작은 밴드갭들(실온에서 Si에 대해 1.12 eV 및 GaAs에 대해 1.42) 및 비교적 작은 파괴 전압들로 인해, 고전력 및/또는 고주파수 응용들에 적합하지 않을 수 있다.
고전력, 고온 및/또는 고주파수 응용들 및 디바이스들에 대해, 넓은 밴드갭 반도체 재료들, 예컨대, 탄화규소(SiC)(예를 들어, 실온에서 알파 SiC에 대해 약 2.996 eV의 밴드갭을 가짐) 및 III족 질화물들(예를 들어, 실온에서 질화갈륨(GaN)에 대해 약 3.36 eV의 밴드갭을 가짐)이 사용될 수 있다. 이러한 재료들은 전형적으로, GaAs 및 Si에 비해 더 높은 전계 파괴 강도들 및 더 높은 전자 포화 속도들을 가질 수 있다.
고전력 및/또는 고주파수 응용들에 특히 관심 있는 디바이스는 고 전자 이동도 트랜지스터(HEMT)이고, 변조 도핑된 전계 효과 트랜지스터(MODFET)로 또한 알려져 있다. HEMT 디바이스에서, 2차원 전자 가스(2DEG)는 상이한 밴드갭 에너지들을 갖는 2개의 반도체 재료들의 이종접합에 형성될 수 있다. 더 작은 밴드갭 재료는 더 넓은 밴드갭 재료보다 더 높은 전자 친화도를 가질 수 있다. 2DEG는 도핑되지 않은 더 작은 밴드갭 재료의 축적 층이고, 예를 들어, 1013 캐리어/㎠를 초과하는, 비교적 높은 시트 전자 농도를 포함할 수 있다. 추가적으로, 더 넓은 밴드갭 반도체에서 유래하는 전자들은 2DEG로 전달될 수 있고, 감소된 이온화된 불순물 산란으로 인해 비교적 높은 전자 이동도를 허용한다. 비교적 높은 캐리어 농도와 캐리어 이동도의 이러한 조합은 HEMT에 비교적 큰 트랜스컨덕턴스를 제공할 수 있고, 고주파수 응용들에 대해 금속 반도체 전계 효과 트랜지스터들(MESFET들)에 비해 성능 이점들을 제공할 수 있다.
질화갈륨/질화 알루미늄 갈륨(GaN/AlGaN) 재료 시스템에서 제조된 HEMT들은 비교적 높은 파괴장들, 비교적 넓은 밴드갭들, 비교적 큰 전도대 오프셋, 및/또는 비교적 높은 포화 전자 드리프트 속도와 같은 재료 특성들의 조합으로 인해 많은 양의 무선 주파수(RF) 전력을 생성할 수 있다. GaN/AlGaN 시스템에서의 상이한 유형들의 HEMT들이 입증되었다. 예를 들어, 미국 특허 번호 5,192,987 및 5,296,395는 AlGaN/GaN HEMT 구조체들 및 제조 방법들을 설명한다. 추가적으로, 쉐파드(Sheppard) 등의 미국 특허 번호 6,316,793은 반절연 탄화규소 기판, 기판 상의 AlN 버퍼 층, 버퍼 층 상의 절연 GaN 층, GaN 층 상의 AlGaN 장벽 층, 및 AlGaN 활성 구조체 상의 패시베이션 층을 갖는 HEMT 디바이스를 설명한다. 또한, 쉐파드 등의 미국 특허 번호 7,045,404는 디바이스의 옴 접촉들의 어닐링 동안 발생할 수 있는 트랜지스터의 게이트 영역에서의 반도체에 대한 손상을 감소시킬 수 있는 보호 층 및/또는 낮은 손상 리세스 제조 기법을 포함하는 HEMT 디바이스를 설명한다.
DC 및 RF 특성들 사이의 전자 트래핑 및 결과적인 차이들은 이러한 디바이스들의 성능에서의 제한 인자일 수 있다. 질화규소(SiN) 패시베이션은 이러한 트래핑 문제를 완화하여 10 GHz에서 10 W/mm 초과의 전력 밀도들을 갖는 고성능 디바이스들을 초래하기 위해 채용되었다. 예를 들어, 우(Wu) 등의 미국 특허 번호 6,586,781은 GaN 기반 트랜지스터들에서의 트래핑 효과를 감소시키기 위한 방법들 및 구조체들을 설명한다. 그러나, 이러한 구조체들에 존재하는 높은 전계들로 인해, 전하 트래핑은 여전히 관심사일 수 있다.
필드 플레이트들은 마이크로파 주파수들의 GaN 기재의 HEMT들의 성능을 향상시키기 위해 사용되었고, 필드 플레이트가 없는 디바이스들에 비해 성능 개선을 나타냈다. 일부 필드 플레이트 접근법들은 필드 플레이트를 트랜지스터의 게이트에 연결하는 것을 수반할 수 있는데, 필드 플레이트는 채널의 드레인 측의 최상부 상에 있다. 이 구성은 트랜지스터의 게이트-대-드레인 측 상의 전계의 감소를 초래할 수 있고, 이에 의해, 파괴 전압을 증가시키고 고 필드 트래핑 효과를 감소시킨다. 그러나, 게이트-대-드레인 필드 플레이트들을 갖는 트랜지스터들은, 특히 게이트의 소스 측 상의 전계가 상당해지는 클래스 C(또는 더 높은 클래스) 작동에서, 비교적 열악한 신뢰성 성능을 나타낼 수 있다.
일부 실시예들에 따르면, 트랜지스터는 반도체 층 구조체, 반도체 층 구조체 상의 소스 전극 및 드레인 전극, 소스 전극과 드레인 전극 사이의 반도체 층 구조체의 표면 상의 게이트, 및 필드 플레이트를 포함한다. 필드 플레이트는 게이트에 인접한 제1 부분 및 소스 또는 드레인 전극에 인접한 제2 부분을 포함한다. 필드 플레이트의 제2 부분은 필드 플레이트의 제1 부분보다 반도체 층 구조체의 표면으로부터 더 멀고, 반도체 층 구조체의 표면에 인접한, 게이트의 연장된 부분보다 반도체 층 구조체의 표면에 더 가깝다.
일부 실시예들에서, 필드 플레이트의 제2 부분은 드레인 전극에 인접할 수 있다.
일부 실시예들에서, 트랜지스터는, 각각, 필드 플레이트의 제1 부분, 필드 플레이트의 제2 부분, 및 게이트의 연장된 부분을 반도체 층 구조체의 표면으로부터 분리하는 제1, 제2, 및 제3 두께들을 한정하기 위해 반도체 층의 표면 상에 적층되는 복수의 스페이서 층들을 포함하는 스페이서 절연체 층을 더 포함할 수 있다.
일부 실시예들에서, 복수의 스페이서 층들에 의해 한정되는 제3 두께는 게이트의 대향 측들에서 실질적으로 균일할 수 있다. 일부 실시예들에서, 복수의 스페이서 층들은 게이트의 대향 측들에 실질적으로 공면인 표면들을 한정할 수 있고, 게이트의 연장된 부분은 필드 플레이트의 제1 부분을 향해 실질적으로 공면인 표면들 중 하나를 따라 측방향으로 연장될 수 있다.
일부 실시예들에서, 복수의 스페이서 층들은 그 표면에 리세스를 갖는 제1 스페이서 층, 리세스에 제1 부분 및 리세스 밖의 제1 스페이서 층의 표면 상에 제2 부분을 포함하는 제2 스페이서 층, 및 필드 플레이트가 사이에 있는, 제2 스페이서 층 상의 실질적으로 공면인 표면들을 갖는 제3 스페이서 층을 포함할 수 있다. 제2 스페이서 층의 제1 및 제2 부분들은, 각각, 필드 플레이트의 제1 및 제2 부분들과 반도체 층 구조체의 표면 사이에 있을 수 있다.
일부 실시예들에서, 필드 플레이트의 제1 부분 및 제2 스페이서 층의 제2 부분의 각각의 상부 표면들은 실질적으로 공면일 수 있다.
일부 실시예들에서, 필드 플레이트의 제1 및 제2 부분들은 제3 스페이서 층의 실질적으로 공면인 표면들 아래에 국한될 수 있다.
일부 실시예들에서, 게이트의 연장된 부분은 게이트의 대향 측들에서 실질적으로 공면인 표면들을 따라 직접 측방향으로 연장되는 사이드로브 부분들을 포함할 수 있다. 일부 실시예들에서, 게이트의 대향 사이드로브 부분들은 실질적으로 대칭일 수 있다.
일부 실시예들에서, 측벽 스페이서들은 게이트를 그의 대향 측들에서 복수의 스페이서 층들 중 하나 이상으로부터 분리할 수 있다. 필드 플레이트의 제1 부분은 게이트 쪽으로 측방향으로 연장될 수 있고 측벽 스페이서들 중 하나에 의해 그로부터 분리될 수 있다.
일부 실시예들에서, 필드 플레이트는 제1 필드 플레이트일 수 있고, 제2 필드 플레이트는 스페이서 절연체 층의 표면 상에 제공될 수 있고 제1 필드 플레이트와 접촉하도록 스페이서 절연체 층의 부분을 통해 연장될 수 있다. 일부 실시예들에서, 제2 필드 플레이트는 제1 필드 플레이트의 제2 부분을 넘어 드레인 전극을 향해 측방향으로 연장될 수 있다.
일부 실시예들에서, 필드 플레이트의 제1 부분 및 게이트의 연장된 부분은 서로를 향해 측방향으로 연장될 수 있고, 반도체 층 구조체의 표면에 수직인 방향으로 중첩되지 않을 수 있다.
일부 실시예들에서, 반도체 층 구조체는 버퍼 층 및 장벽 층을 포함할 수 있고 이 층들은 적층되고, 그 사이의 이종접합에 2차원 전자 가스(2DEG) 채널 층을 한정하도록 구성된다.
일부 실시예들에 따르면, 트랜지스터는 반도체 층 구조체, 반도체 층 구조체 상의 소스 전극 및 드레인 전극, 소스 전극과 드레인 전극 사이의 반도체 층 구조체의 표면 상의 게이트, 및 게이트와 소스 또는 드레인 전극 사이의 필드 플레이트를 포함한다. 필드 플레이트는 게이트의 측방향으로 연장된 부분보다 반도체 층 구조체의 표면에 더 가깝고, 게이트의 측방향으로 연장된 부분은 필드 플레이트와 중첩되지 않는다.
일부 실시예들에서, 필드 플레이트는 게이트에 인접한 제1 부분 및 소스 또는 드레인 전극에 인접한 제2 부분을 포함할 수 있다. 제2 부분은 제1 부분보다 반도체 층 구조체의 표면으로부터 더 멀 수 있다.
일부 실시예들에서, 스페이서 절연체 층은, 각각, 필드 플레이트의 제1 부분, 필드 플레이트의 제2 부분, 및 게이트의 측방향으로 연장된 부분을 반도체 층 구조체의 표면으로부터 분리하는 제1, 제2, 및 제3 두께들을 한정하기 위해 반도체 층의 표면 상에 적층되는 복수의 스페이서 층들을 포함할 수 있다.
일부 실시예들에서, 복수의 스페이서 층들은 게이트의 대향 측들에 실질적으로 공면인 표면들을 한정할 수 있고, 게이트의 측방향으로 연장되는 부분은 게이트의 대향 측들에서 실질적으로 공면인 표면들을 따라 직접 측방향으로 연장되는 사이드로브 부분들을 포함할 수 있다.
일부 실시예들에서, 복수의 스페이서 층들은 그 표면에 리세스를 갖는 제1 스페이서 층, 리세스에 제1 부분 및 리세스 밖의 제1 스페이서 층의 표면 상에 제2 부분을 포함하는 제2 스페이서 층, 및 필드 플레이트가 사이에 있는, 제2 스페이서 층 상의 실질적으로 공면인 표면들을 갖는 제3 스페이서 층을 포함할 수 있다. 제2 스페이서 층의 제1 및 제2 부분들은, 각각, 필드 플레이트의 제1 및 제2 부분들과 반도체 층 구조체의 표면 사이에 있을 수 있다.
일부 실시예들에서, 필드 플레이트는 제1 필드 플레이트일 수 있고, 제2 필드 플레이트는 스페이서 절연체 층의 표면 상에 제공될 수 있고 제1 필드 플레이트와 접촉하도록 스페이서 절연체 층의 부분을 통해 연장될 수 있다. 일부 실시예들에서, 제2 필드 플레이트는 제1 필드 플레이트의 제2 부분을 넘어 드레인 전극을 향해 측방향으로 연장될 수 있다.
일부 실시예들에 따르면, 트랜지스터는 이종접합을 그들 사이에 한정하는 채널 층 및 장벽 층, 장벽 층 상의 소스 전극 및 드레인 전극, 장벽 층 상에 있고, 각각, 게이트의 대향 측들로부터 소스 전극 및 드레인 전극을 향해 측방향으로 연장되는 사이드로브 부분들을 포함하는 게이트, 게이트와 드레인 전극 사이의 장벽 층 상의 필드 플레이트, 및 필드 플레이트가 사이에 있는 복수의 스페이서 층들을 포함하는 스페이서 절연체 층을 포함한다. 스페이서 층들은 게이트의 대향 측들에서 장벽 층 상에 적층되고 게이트의 사이드로브 부분들을 장벽 층으로부터 분리한다.
일부 실시예들에서, 복수의 스페이서 층들은 게이트의 대향 측들에 실질적으로 공면인 표면들을 한정할 수 있고, 게이트의 사이드로브 부분들은 직접 그 위에서 측방향으로 연장된다.
일부 실시예들에서, 스페이서 층들은 게이트의 대향 측들에서 실질적으로 균일한 두께를 가질 수 있다.
일부 실시예들에서, 필드 플레이트는 게이트에 인접한 제1 부분 및 드레인 전극에 인접한 제2 부분을 포함할 수 있고, 제2 부분은 제1 부분보다 장벽 층의 표면으로부터 더 멀 수 있다. 일부 실시예들에서, 필드 플레이트의 제2 부분은 게이트의 사이드로브 부분들보다 장벽 층의 표면에 더 가까울 수 있다.
일부 실시예들에서, 복수의 스페이서 층들은, 각각, 필드 플레이트의 제1 부분, 필드 플레이트의 제2 부분, 및 게이트의 사이드로브 부분들을 장벽 층의 표면으로부터 분리하는 제1, 제2, 및 제3 두께들을 한정하도록 적층될 수 있다.
일부 실시예들에서, 필드 플레이트의 제1 부분 및 게이트의 사이드로브 부분들 중 하나는 서로를 향해 측방향으로 연장될 수 있고, 장벽 층의 표면에 수직인 방향으로 중첩되지 않을 수 있다.
일부 실시예들에서, 측벽 스페이서들은 게이트를 그의 대향 측들에서 복수의 스페이서 층들로부터 분리할 수 있다. 필드 플레이트의 제1 부분은 게이트 쪽으로 측방향으로 연장될 수 있고 측벽 스페이서들 중 하나에 의해 그로부터 분리될 수 있다.
일부 실시예들에 따르면, 트랜지스터를 제조하는 방법은 채널 층과 장벽 층 사이에 이종접합을 한정하는 채널 층 및 장벽 층을 형성하는 단계, 장벽 층 상에 소스 전극, 드레인 전극, 및 게이트를 형성하는 단계 - 게이트는, 각각, 게이트의 대향 측들로부터 소스 전극 및 드레인 전극을 향해 측방향으로 연장되는 사이드로브 부분들을 포함함 -, 및 장벽 층 상에 스페이서 절연체 층 및 필드 플레이트를 형성하는 단계를 포함한다. 스페이서 절연체 층은 복수의 스페이서 층들을 포함하고 스페이서 층들 사이에 필드 플레이트가 있다. 스페이서 층들은 게이트의 대향 측들에서 장벽 층 상에 적층되고 게이트의 사이드로브 부분들을 장벽 층으로부터 분리한다.
일부 실시예들에서, 복수의 스페이서 층들은 게이트의 대향 측들에 실질적으로 공면인 표면들을 한정하도록 형성될 수 있고, 게이트의 사이드로브 부분들은 직접 그 위에서 측방향으로 연장된다.
일부 실시예들에서, 필드 플레이트는 게이트에 인접한 제1 부분 및 드레인 전극에 인접한 제2 부분을 포함하도록 형성될 수 있고, 제2 부분은 제1 부분보다 장벽 층의 표면으로부터 더 멀 수 있다.
일부 실시예들에서, 스페이서 절연체 층 및 필드 플레이트를 형성하는 단계는 그 표면에 리세스를 포함하는 제1 스페이서 층을 형성하는 단계, 리세스에 제1 부분 및 리세스 밖의 제1 스페이서 층의 표면 상에 제2 부분을 포함하는 제2 스페이서 층을 형성하는 단계, 각각, 필드 플레이트의 제1 및 제2 부분들을 제2 스페이서 층의 제1 및 제2 부분들 상에 형성하는 단계, 및 필드 플레이트의 제1 및 제2 부분들 및 제2 스페이서 층 상에 제3 스페이서 층을 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 필드 플레이트는 제1 필드 플레이트일 수 있다. 방법은, 제1 필드 플레이트의 제1 부분 또는 제2 부분 중 적어도 하나를 노출시키기 위해 제3 스페이서 층을 통해 연장되는 개구부를 형성하는 단계, 및 제3 스페이서 층 상에 있고 제1 필드 플레이트와 접촉하기 위해 개구부 내로 연장되는 제2 필드 플레이트를 형성하는 단계를 더 포함할 수 있다.
일부 실시예들에 따른 다른 디바이스들 및 방법들은 다음의 도면들 및 상세한 설명의 검토 시에 본 기술분야의 통상의 기술자에게 명백해질 것이다. 상기 실시예들의 임의의 및 모든 조합들에 더하여, 모든 그러한 추가적인 실시예들은 이 설명 내에 포함되고, 본 발명의 범위 내에 있고, 첨부된 청구항들에 의해 보호되는 것으로 의도된다.
도 1은 본 발명의 일부 실시예들에 따른 매립 필드 플레이트를 포함하는 트랜지스터 디바이스의 단위 셀의 개략적인 단면도이다.
도 2-12는 본 발명의 일부 실시예들에 따른 트랜지스터 디바이스들을 제조하기 위한 방법들에서의 예시적인 중간 제조 단계들을 예시하는 개략적인 단면도들이다.
도 13은 본 발명의 추가의 실시예들에 따른 매립 필드 플레이트를 포함하는 트랜지스터 디바이스의 단위 셀의 개략적인 단면도이다.
도 14는 본 발명의 더 추가의 실시예들에 따른 매립 필드 플레이트를 포함하는 트랜지스터 디바이스의 단위 셀의 개략적인 단면도이다.
도 15는 본 발명의 또 추가의 실시예들에 따른 매립 필드 플레이트를 포함하는 트랜지스터 디바이스의 단위 셀의 개략적인 단면도이다.
필드 플레이트들은 디바이스들의 작동 특성들(예를 들어, 파괴 전압, 이득, 최대 작동 주파수)을 개선하기 위해 트랜지스터 디바이스들의 채널 영역에서의 전계 분포를 변경시키도록 구성될 수 있는 전도성 구조체들이다. 예를 들어, HEMT들 또는 다른 반도체 기반 전계 효과 트랜지스터(FET) 디바이스들에서, 큰 전계들은 게이트 드레인 영역에서의 정상 작동 동안 발생할 수 있다. 필드 플레이트들은 주어진 바이어스 전압에 대해 디바이스 활성 영역에서의 피크 전계를 감소시키도록 구성될 수 있다. 그러한 필드 플레이트들은 필드 분포를 관리할 수 있을 뿐만 아니라, 드레인-대-소스 및 게이트-대-드레인 커패시턴스들(Cds, Cgd) 양쪽 모두에 영향을 미칠 수 있다. 게이트와 드레인 사이에(게이트 드레인 영역으로 또한 지칭됨) 위치된 필드 플레이트들은 또한, 디바이스 활성 영역을 변조하도록 구성될 수 있고, 큰 무선 주파수(RF) 신호들 하에서 적절한 디바이스 작동에 영향을 미칠 수 있는 표면 트래핑 효과들의 감소를 초래한다. 더 일반적으로, 필드 플레이트들은 디바이스가 높은 전계에서 작동될 때 발생할 수 있는 해로운 효과들(낮은 파괴 전압, 전하 트래핑 현상, 열악한 신뢰성)을 완화시키도록 기능할 수 있다.
본 발명의 실시예들은 커패시턴스, 트래핑 효과들, 및/또는 피크 전계 분포를 감소시킬 수 있는 필드 플레이트 구조체들에 대한 특정 구성들 및 제조 방법들을 제공한다. 특히, 본 발명의 실시예들은 계단형 또는 경사형 필드 플레이트 구조체들의 제조를 허용하고, 그에 의해 전도 채널과 필드 플레이트 사이의 간격 또는 분리가 감소된다. 일부 실시예들에서, 필드 플레이트는 게이트와 드레인 사이에 제공될 수 있고, 그에 의해, 게이트-대-드레인 커패시턴스(Cgd) 및 피크 전계를 드레인 공급 전압에 근접하여 감소시킨다.
예를 들어, 매립 필드 플레이트는 제1 거리 또는 간격만큼 (전도 채널이 유도되거나 다른 방식으로 한정되는) 반도체 층 구조체의 표면으로부터 분리되는 게이트에 인접한 제1 부분, 및 제1 거리 또는 간격보다 더 큰 제2 거리 또는 간격만큼 반도체 층의 표면으로부터 분리되는 드레인 전극에 인접한 제2 부분을 포함할 수 있다. 게이트에 인접한 스페이서 층의 리세스는 매립 필드 플레이트의 제1 및 제2 부분들을 계단형 기하형상(제1 및 제2 계단 부분들은 반도체 층 표면으로부터 상이한 거리들 또는 간격들에 있음) 및/또는 경사형 기하형상(계단 부분들 중 하나로부터 연장되거나 계단 부분들을 연결하는 경사형 부분을 가짐)으로 한정하는 데 사용될 수 있다. 일부 실시예들에서, 게이트와 필드 플레이트 사이의 측방향 간격을 제어하기 위해 추가적인 측벽 스페이서가 포함될 수 있다. 본원에서 사용되는 바와 같이, "측방향"이라는 용어는 반도체 층 구조체의 주 표면에 대해 실질적으로 평행한 방향을 지칭한다. 또한, 일부 실시예들은 매립 필드 플레이트와 접촉하기 위해 하나 이상의 스페이서 층을 통해 연장되는 제2 또는 추가적인 필드 플레이트를 포함할 수 있고, 그에 의해 계단형 또는 경사형 필드 플레이트 구조체에 제2 "계단"을 한정할 수 있다. 게이트 및/또는 전도 채널에 더 근접한 매립 필드 플레이트를 제공하는 것은 Cgd 및 트래핑 효과들의 감소를 향상시키거나 개선할 수 있다. 계단형 또는 경사형 필드 플레이트 구조체는 또한, 드레인 공급 전압에 근접한 피크 전계를 감소시킬 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 매립 필드 플레이트를 포함하는 트랜지스터 구조체의 단위 셀의 개략적인 단면도이다. 특히, 도 1은 본원에 설명된 바와 같이 계단형 또는 경사형 구조체를 갖는 매립 필드 플레이트를 포함하는 HEMT의 예를 예시한다.
HEMT는 채널 층 및 채널 층 상의 장벽 층을 포함한다. 소스 및 드레인 전극들은 장벽 층과의 옴 접촉들로서 형성될 수 있다. 게이트는 소스 및 드레인 전극들 사이의 장벽 층의 표면 상에 형성되고, 스페이서 절연체 층은 장벽 층 위에 형성된다. 구성에 따라, 스페이서 절연체 층은 게이트의 형성 전 또는 후에 형성될 수 있다. 스페이서 절연체 층은 유전체 층, 도핑되지 않거나 공핍된 AlxGa1-xN(0≤x≤1) 재료의 층, 또는 이들의 조합일 수 있다. 전도성 필드 플레이트는 스페이서 절연체 층에 형성되고 게이트로부터 소스 또는 드레인 전극을 향해 거리(Lf)만큼 연장된다. 필드 플레이트는 소스 전극에 전기적으로 연결될 수 있다. 필드 플레이트와 소스 전극 사이의 전기적 연결은 일부 경우들에서 디바이스의 활성 영역 외부에 있을 수 있다. 필드 플레이트는 디바이스의 피크 전계를 감소시킬 수 있고, 증가된 파괴 전압 및 감소된 전하 트래핑을 초래한다. 전계의 감소는 또한, 감소된 누설 전류들 및 향상된 신뢰성과 같은 다른 이점들을 산출할 수 있다.
HEMT는 III족 질화물 기재의 반도체 층 구조체를 포함할 수 있지만, 다른 재료 시스템들이 또한 사용될 수 있다. HEMT의 제조를 참조하여 주로 본원에 설명되지만, 본원에 설명되는 실시예들의 요소들 및 개념들은 금속 반도체 전계 효과 트랜지스터들(MESFET들) 및 금속 산화물 반도체 이종구조 전계 효과 트랜지스터들(MOSHFET들)을 포함하지만 이에 제한되지 않는 많은 상이한 유형들의 트랜지스터 구조체들에 적용될 수 있다는 점을 주목해야 한다.
이제 도 1을 참조하면, HEMT(100)는 기판(10) 상에 GaN 기재의 또는 다른 III족 질화물 기재의 반도체 층 구조체(24)를 포함한다. III족 질화물들은 2원(예를 들어, GaN), 3원(예를 들어, AlGaN, AlInN) 및 4원(예를 들어, AlInGaN) 화합물들을 형성하기 위해 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In)과 같이 주기율표의 III족의 원소들과 질소 사이에 형성되는 반도체 화합물들을 지칭할 수 있다. 이에 따라, AlxGa1-xN(여기서, 0≤x≤1)과 같은 화학식들이 이러한 화합물들을 설명하기 위해 사용될 수 있다. 기판(10)은 탄화규소, 규소, 사파이어, 스피넬, 산화아연, 규소, 비화갈륨, 산화아연, 또는 III족 질화물 재료들의 성장을 지원할 수 있는 임의의 다른 재료를 포함할 수 있다. 탄화규소는 사파이어보다 III족에 더 가까운 결정 격자 정합을 가질 수 있고, 그 위에 더 높은 품질의 III족 질화물 막들의 형성을 허용할 수 있다. 탄화규소는 또한, 매우 높은 열 전도성을 가져서, 탄화규소 상의 III족 질화물 디바이스들의 총 출력 전력은 (사파이어 상에 형성되는 일부 디바이스들의 경우에서와 같이) 기판의 열 소산에 의해 제한되지 않을 수 있다.
선택적인 버퍼, 핵형성 및/또는 전이 층들이 또한, 기판(10) 상에 형성될 수 있다. 예를 들어, 핵형성 층(15)은 기판(10)과 반도체 층 구조체(24)의 다음 층 사이의 격자 부정합을 감소시키기 위해 기판(10) 상에 형성될 수 있다. 핵형성 층(15)의 형성 및 조성은 기판(10)에 사용되는 재료에 의존할 수 있다. 예를 들어, AlzGa1-zN(0≤z≤1) 핵형성 층(15)은 에피택셜 성장 방법들, 예컨대, MOCVD(금속 유기 화학적 기상 증착), HVPE(수소화물 기상 에피택시) 또는 MBE(분자 빔 에피택시)를 통해 기판(10) 상에 성장될 수 있다. 다양한 기판들 상에 핵형성 층(15)을 형성하는 방법은 나카무라(Nakamura)의 미국 특허 번호 5,290,393 및 모스타카스(Moustakas)의 미국 특허 번호 5,686,738에 설명된다. 탄화규소 기판들 상에 핵형성 층들을 형성하는 방법들은 에드몬드(Edmond) 등의 미국 특허 번호 5,393,993, 에드몬드 등의 미국 특허 번호 5,523,589 및 에드몬드 등의 미국 특허 번호 5,739,554에 설명된다.
HEMT(100)의 반도체 층 구조체(24)는 채널 층(20) 및 장벽 층(22)을 포함한다. 채널 층(20)은 핵형성 층(15) 상에 형성될 수 있다. 장벽 층(22)은 핵형성 층(15) 및 기판(10)에 대향하는 채널 층(20) 상에 형성될 수 있다. 채널 층(20) 및 장벽 층(22) 중 하나 또는 둘 다는, 단계적으로 또는 연속적으로 경사질 수 있는 재료 조성들을 포함하는, III족-질화물 재료들의 도핑되거나 도핑되지 않은(즉, "비의도적으로 도핑된") 층들을 포함하는 서브 층들을 포함할 수 있다. 일부 실시예들에서, 채널 층(20)은 AlxGayIn(1-x-y)N의 하나 이상의 층을 포함할 수 있고, 여기서, 0≤x≤1, 0≤y≤1, 및 x+y≤1이다. 예를 들어, 채널 층(20)은 GaN 층일 수 있다. 일부 실시예들에서, 장벽 층(22)은 AlxGa1-xN 또는 AlxInyGa1-x-yN의 하나 이상의 층을 포함할 수 있고, 여기서, 0≤x≤1, 0≤y≤1, 및 x+y≤1이다. 반도체 층 구조체(24)는 에피택셜 성장 방법들을 통해 기판(10) 상에 형성되는 이들 및/또는 다른 층들을 포함하는 에피택셜 구조체일 수 있다. 예를 들어, 채널 및 장벽 층들(20, 22)은 핵형성 층(15)을 성장시키는 데 사용되는 동일하거나 유사한 방법들을 사용하여 형성될 수 있다. 디바이스들 사이의 전기적 격리는 HEMT(100)의 활성 영역 외부의 메사 식각 또는 이온 구현을 통해 달성될 수 있다.
HEMT 디바이스(100)에서, 채널 층(20) 및 장벽 층(22)은 상이한 밴드갭들을 갖는 재료들로 형성될 수 있어서, 채널 층(20)과 장벽 층(22) 사이의 계면에 이종접합이 한정된다. 특히, 채널 층(20) 및 장벽 층(22) 둘 다가 III족 질화물 층들로 형성되는 경우, 채널 층(20)은 GaN 층일 수 있고, 장벽 층(22)은 AlGaN 층일 수 있다. 2DEG 전도 채널(40)은 채널 층(20)과 장벽 층(22) 사이의 이종계면에서 유도될 수 있고, 채널 층(20), 2DEG 전도 채널(40) 및 장벽 층(22)은 일반적으로, HEMT(100)의 활성 영역을 형성할 수 있다.
다른 실시예들에서, 채널 층(20) 및 장벽 층(22)은 상이한 격자 상수들을 가질 수 있다. 예를 들어, 장벽 층(22)은 채널 층(20)보다 더 작은 격자 상수를 갖는 비교적 얇은 층일 수 있어서, 장벽 층(22)은 둘 사이의 계면에서 "신장"된다. 이에 따라, 부정형 HEMT(pHEMT) 디바이스가 제공될 수 있다. 예시적인 HEMT 구조체들은 쉐파드 등의 미국 특허 번호 6,316,793, 우(Wu) 등의 미국 특허 번호 6,586,781, 스미스(Smith)의 미국 특허 번호 6,548,333 및 프라산트(Prashant) 등의 미국 특허 출원 공개 번호 2002/0167023, 및 파리크(Parikh) 등의 미국 특허 출원 공개 번호 2003/0020092에 예시된다. 다른 질화물 기재의 HEMT 구조체들은 칸(Kahn) 등의 미국 특허 번호 5,192,987 및 칸 등의 미국 특허 번호 5,296,395에 예시된다.
소스 및 드레인 전극들(30)은 장벽 층(22)과의 옴 접촉들을 한정하기 위해 반도체 층 구조체(24) 상에 형성된다. 게이트(32)는 소스 및 드레인 전극들(30) 사이의 장벽 층(22)의 표면 상에 형성된다. 전류는 게이트(32)가 적절한 레벨로 바이어싱될 때 채널 층(20)과 장벽 층(22)에 의해 한정된 이종계면에서 2DEG 전도 채널(40)을 통해 소스 및 드레인 전극들(30) 사이에 흐를 수 있다.
게이트(32)의 형성은 유전체 또는 다른 스페이서 절연체 층(25)을 증착시키는 단계, 마스크 및/또는 다른 희생 층을 사용하여 스페이서 절연체 층(25)을 통해 식각하는 단계, 및 스페이서 절연체 층(25)의 식각된 부분 내로 게이트를 증착시키는 단계를 포함할 수 있다. 위에서 언급된 특허들 및 공보들에서 예로서 설명된 바와 같이, 소스 및 드레인 전극들(30)의 형성이 마찬가지로 수행될 수 있다. 일부 실시예들에서, 게이트(32)는 스페이서 절연체 층(25)의 부분들 상으로 측방향으로 연장되는 하나 이상의 연장된 부분, 예를 들어, T자 형상을 한정하는 대향하는 사이드로브 부분들(32a, 32b)(본원에서 "T-게이트"로 또한 지칭됨)을 포함할 수 있다. 게이트(32) 및 사이드로브 부분들(32a, 32b)은 다수의 상이한 길이들(LG1 및 LG2)을 한정할 수 있다. 일부 실시예들에서, 사이드로브 부분들(32a, 32b)은 게이트(32)의 대향 측들에서 스페이서 절연체 층(25) 상으로 실질적으로 대칭으로 연장될 수 있다.
도 1에 도시된 바와 같이, 스페이서 절연체 층(25)은 반도체 층 구조체(24)의 표면(24s) 상에 순차적으로 적층되는 다수의 스페이서 층들(26, 27, 28)을 포함한다. 스페이서 절연체 층(25)은 또한, 게이트(32)의 일 측에서 스페이서 층들(26, 27, 28) 사이에 매립 필드 플레이트(33)를 포함한다. 매립 필드 플레이트(33)는 금속 또는 다른 전도성 재료들, 예를 들어, 구리, 금, 및/또는 복합 금속을 포함한다. 일부 실시예들에서, 매립 필드 플레이트(33)는 피크를 감소시키거나 전계를 다른 방식으로 재분배하고, 게이트-대-드레인 커패시턴스(Cgd)를 감소시키고/시키거나 HEMT(100)의 드레인 측에 대한 트래핑 효과들을 감소시키도록 게이트(32)와 드레인 전극(30) 사이에 위치될 수 있다. 일부 실시예들에서, 유사한 계단형 구조체(도시되지 않음)를 갖는 매립 필드 플레이트는 게이트(32)와 소스 전극(30) 사이에 추가적으로 또는 대안적으로 위치될 수 있다.
매립 필드 플레이트(33)는, 게이트(32)에 인접한 제1 계단 부분(33a) 및 드레인 전극(30)에 인접한 제2 계단 부분(33b)을 참조하여 본원에서 예로서 예시된, 2개 이상의 부분들을 포함하는 계단형(stair-step) 프로파일을 갖는다. 필드 플레이트(33)의 계단 부분들(33a, 33b)은 연속적인 층에 의해, 또는 불연속적인 층들의 적층체에 의해 한정될 수 있다. 즉, 필드 플레이트(33)의 계단 부분들(33a, 33b)은 단일 층에 의해 또는 다수의 층들에 의해 한정될 수 있다. 일부 실시예들에서, 계단 부분들(33a, 33b)은 그 사이에 불연속부를 포함할 수 있다. 필드 플레이트(33)의 각각의 계단 부분(33a, 33b)은 표면(24s)(및 따라서, 아래 놓인 전도 채널(40))으로부터 상이한 거리 또는 간격에 위치된다. 전도 채널(40)로부터 더 가깝고 더 먼 거리들 또는 간격들에 있는 제1 및 제2 계단 부분들(33a 및 33b)을 포함하는 필드 플레이트(33)는 Cgd 및 트래핑 효과들의 감소는 물론, 드레인 전극(30)에 근접한 피크 전계의 감소를 허용할 수 있다.
특히, 도 1에 도시된 바와 같이, 스페이서 층들(26, 27)은 상이한 간격들(S1, S2)을 제공하기 위해 매립 필드 플레이트(33)의 제1 및 제2 부분들(33a, 33b)과 표면(24s) 사이에 상이한 두께들을 한정하도록 순차적으로 적층될 수 있다. 예를 들어, 스페이서 층(26)은 스페이서 층(27) 및 매립 필드 플레이트(33)가 스페이서 층(26) 상에 그리고 리세스에 순차적으로 형성될 때, 필드 플레이트(33)의 부분(33a)이 부분(33b)보다 표면(24s)에 더 가깝도록 리세스를 스페이서 층에 포함할 수 있다.
추가적으로, 스페이서 층들(26, 27, 28)은 게이트(32)의 대향 측들에서 표면(24s)으로부터 사이드로브 부분들(32a, 32b)을 분리할 수 있다. 예를 들어, 스페이서 층들(26, 27, 28)은, 게이트(32)의 사이드로브 부분들(32a, 32b)이 연장되는, 게이트(32)의 대향 측들에 실질적으로 균일한 두께 또는 간격(S3) 및/또는 공면 표면들을 한정할 수 있다. 일부 실시예들에서, 게이트(32)의 사이드로브 부분(32a)과 필드 플레이트(33)의 계단 부분(33a)은 제3 스페이서 층(28)의 부분들에 의해 중첩되고 분리될 수 있다. 일부 실시예들에서, 게이트(32)의 사이드로브 부분(32a)과 필드 플레이트(33)의 계단 부분(33a)은 표면(24s)에 수직인 방향으로 중첩되지 않을 수 있다.
스페이서 층들(26, 27, 28)은 매립 필드 플레이트(33)의 제2 계단 부분(33b)을 제1 계단 부분(33a)보다 반도체 층 구조체(24)의 표면(24s)(및 따라서 전도 채널(40))으로부터 더 멀리, 그리고 게이트(32)의 사이드로브 부분들(32a, 32b)보다 반도체 층 구조체(24)의 표면(24s)에 더 가깝게 위치시키도록 형성될 수 있다. 더 일반적으로, 스페이서 절연체 층(25)은 게이트 사이드로브 부분들(32a, 32b)과 표면(24s) 사이의 거리 또는 간격, 필드 플레이트 계단 부분들(33a, 33b)과 표면(24s) 사이의 거리 또는 간격, 및/또는 게이트 사이드로브 부분들(32a, 32b)과 필드 플레이트 계단 부분들(33a, 33b) 사이의 거리 또는 간격을 제어하도록 형성될 수 있는 각각의 두께들을 갖는 층들(26, 27, 28)을 갖는 다층 적층체일 수 있다.
HEMT(100)는 또한, 매립 필드 플레이트(33)의 제1 및/또는 제2 계단 부분들(33a, 33b)과 접촉하기 위해 상부 스페이서 층(29)을 통해 연장되는 추가적인 또는 제2 필드 플레이트(34)를 포함할 수 있다. 제2 필드 플레이트(34)는 또한, 계단형 또는 경사형 구조체를 가질 수 있고, 제1 부분(34a)은 제2 부분(34b)보다 반도체 층 구조체(24)의 표면(24s)에 더 가깝다. 제2 필드 플레이트(34)의 제1 부분(34a)은 또한, 드레인 전극(30)에 더 가까울 수 있고, 드레인 전극(30)에 근접한 피크 전계, 트래핑 효과들, 및/또는 Cgd의 추가 제어를 허용할 수 있다.
도 1에는 장벽 층(22)의 표면(24s) 상에 소스 및 드레인 전극들(30) 및 게이트(32)를 갖는 평면 HEMT 구성으로 예시되지만, 본 발명의 실시예들에 따른 계단형 또는 경사형 필드 구조체들을 갖는 매립 필드 플레이트들(33)은 다른 HEMT 구성들, 예컨대, 리세스된 게이트 HEMT들(소스 및 드레인 전극들(30)이 표면(24s) 상의 게이트(32)에 대해 상승되는 경우) 및 리세스된 소스/드레인 HEMT들(소스 및 드레인 전극들(30)이 표면(24s)을 넘어 채널 층(20)을 향해 연장되는 경우)에서 사용될 수 있다는 것을 이해할 것이다.
도 2-12는 본 발명의 일부 실시예들에 따른 트랜지스터 디바이스들을 제조하기 위한 방법들에서의 예시적인 중간 제조 단계들을 예시하는 개략적인 단면도들이다. 도 2-12의 예들은 트랜지스터 디바이스의 게이트와 드레인 전극 사이에 계단형 또는 경사형 구조체를 갖는 매립 필드 플레이트의 제조를 예시하지만; 일부 실시예들에서, 게이트와 소스 전극 사이에 필드 플레이트(도시되지 않음)를 제조하기 위해 유사한 제조 단계들이 추가적으로 또는 대안적으로 사용될 수 있다는 것을 이해할 것이다.
도 2에 도시된 바와 같이, 제1 스페이서 층(26)은 아래 놓인 채널 층(20)과의 이종접합을 한정하는 장벽 층(22)을 포함하는 반도체 층 구조체(24)의 표면(24s) 상에 형성된다. 위에 논의된 바와 같이, 채널 층(20) 및 장벽 층(22)은 에피택셜 성장 방법들을 통해 형성된 에피택셜 구조체(예를 들어, III족 질화물 재료들을 포함함)일 수 있다. 핵형성 층(15)은 기판(10)(예를 들어, SiC 기판) 상에 형성되어 기판(10)과의 격자 부정합을 감소시킬 수 있다. 제1 스페이서 층(26)은 장벽 층(22) 상에 형성된 블랭킷인 유전체 또는 다른 절연체 층일 수 있다. 예를 들어, 제1 스페이서 층(26)은 고품질 스퍼터링 및/또는 기상 증착 방법들에 의해 형성된 질화규소 또는 산화규소 층일 수 있다.
도 3에서, 애퍼쳐 또는 리세스(26r)가 제1 스페이서 층(26)에 한정된다. 예를 들어, 리세스(26r)는 스페이서 층(26)의 부분을 노출시키는 마스크를 사용하여 광학적으로 한정되고 개방될 수 있다. 리세스(26r)의 측방향 위치 및/또는 폭은 후속 단계에서 형성될 게이트 및 드레인 전극으로부터 원하는 거리들에 매립 필드 플레이트(33)의 계단 부분들(33a, 33b)을 제공하도록 선택될 수 있다. 일부 실시예들에서, 리세스(26r)는 반도체 층 구조체(24)의 표면(24s)을 노출시키기 위해 스페이서 층(26)을 통해 연장될 수 있다.
도 4에서, 제2 스페이서 층(27)이 제1 스페이서 층(26) 상에 형성된다. 제2 스페이서 층(27)은, 리세스(26r) 내부 및 외부의 그 부분들 사이의 계단 차이를 한정하기 위해, 제1 스페이서 층(26)의 표면을 따라 그리고 리세스(26r)의 바닥 표면 및 측벽들을 따라 리세스(26r) 내로 등각으로 연장될 수 있다. 제2 스페이서 층(27)은 마찬가지로 유전체 또는 다른 절연체 층(예를 들어, 질화규소 또는 산화규소 층)일 수 있고, 제1 스페이서 층(26)과 유사하거나 상이한 방법들에 의해 형성될 수 있다.
도 5는 제2 스페이서 층(27) 상의 필드 플레이트(33)의 형성을 예시한다. 예를 들어, 마스킹 및/또는 패터닝 프로세스를 사용하여 제2 스페이서 층(27)의 부분들 상에 금속 또는 다른 전도성 층이 형성될 수 있다. 제1 스페이서 층(26)의 리세스(26r) 내부 및 외부의 제2 스페이서 층(27)의 부분들에 의해 한정되는 계단 차이는, 제1 및 제2 부분들(33a, 33b)을 계단형 구성으로 포함하는 필드 플레이트(33)를 초래한다. 경사형 부분은 계단 부분들(33a, 33b)을 연결할 수 있다. 리세스(26r)의 제2 스페이서 층(27)의 두께는 매립 필드 플레이트(33)의 제1 부분(33a)을 표면(24s)으로부터 분리하는 제1 거리 또는 간격(S1)을 한정하는 반면, 리세스(26r) 외부의 그의 표면 상의 제1 스페이서 층(26) 및 제2 스페이서(27)의 조합된 두께들은 매립 필드 플레이트(33)의 제2 부분(33b)을 표면(24s)으로부터 분리하는 제2 거리 또는 간격(S2)을 한정한다.
필드 플레이트(33)의 제1 부분(33a)은 디바이스의 일 측(예를 들어, 소스 측)을 향해 거리(Lfs)만큼 제2 스페이서 층(27) 상에서 측방향으로 연장될 수 있다. 필드 플레이트(33)의 제2 부분(33b)은 디바이스의 다른 측(예를 들어, 드레인 측)을 향해 거리(Lfd)만큼 제2 스페이서 층(27) 상에서 측방향으로 연장될 수 있다. Lfs 및 Lfd는 동일하거나 상이한 거리들일 수 있다. 일부 실시예들에서, 표면(24s)으로부터 상이한 간격들(S1, S2)에 있는 필드 플레이트(33)의 부분들(33a, 33b)은 연속적이지 않을 수 있다. 예를 들어, 제1 부분(33a)은 리세스(26r)의 제2 스페이서 층(27)의 부분 상에 형성될 수 있고, 제2 부분(33b)은 리세스 외부의 제2 스페이서 층(27)의 표면 상에 개별적으로 형성될 수 있거나, 제1 부분(33a)과의 불연속부를 다른 방식으로 포함할 수 있다. 즉, 필드 플레이트(33)의 제1 및 제2 부분들(33a, 33b)은 단일의 연속 층에 의해 또는 다수의 적층된 층들에 의해 한정될 수 있다.
도 3에서 리세스(26r)를 형성하고, 도 4에서 리세스(26r)에 제2 스페이서 층(27)을 형성하고, 도 5에서 리세스(26r)에 매립 필드 플레이트(33)의 제1 부분(33a)을 형성함으로써, 필드 플레이트(33)의 제1 부분(33a)은 필드 플레이트(33)의 제2 부분(33b)보다 표면(24s)에 더 가깝다. 필드 플레이트(33)의 부분(33a)과 표면(24s) 사이의 유전체 또는 다른 스페이서 절연체 층(25)의 감소된 두께(S1)는 (예를 들어, 표면(24s)으로부터 균일한 간격(S2)을 갖는 평면 필드 플레이트에 비해) 게이트와 드레인 전극 사이에 필드 플레이트(33)를 제공하는 것으로부터 기인하여 커패시턴스를 감소시킬 수 있다.
도 6에서, 제3 스페이서 층(28)은 제2 스페이서 층(27) 상에 그리고 필드 플레이트(33) 상에 형성된다. 제3 스페이서 층(28)은 매립 필드 플레이트 구성을 한정하기 위해 제2 스페이서 층(27)의 표면 및 필드 플레이트(33)의 계단형 부분들(33a, 33b)을 따라 등각으로 연장될 수 있다. 제3 스페이서 층(28)은 마찬가지로 유전체 또는 다른 절연체 층(예를 들어, 질화규소 또는 산화규소 층)일 수 있고, 제1 및/또는 제2 스페이서 층들(26 및/또는 27)과 유사하거나 상이한 방법들에 의해 형성될 수 있다. 제1, 제2 및 제3 스페이서 층들(26, 27, 28)은 본원에 설명된 바와 같이 스페이서 절연체 층(25)을 집합적으로 한정할 수 있다.
본원에 설명된 스페이서 절연체 층(25)의 스페이서 층들(26, 27, 28)은 유전체 재료, 예컨대, 질화규소, 질화알루미늄, 이산화규소 및/또는 다른 적합한 재료일 수 있다. 다른 재료들이 또한, 스페이서 절연체 층(25)의 층들(26, 27, 28)을 위해 활용될 수 있다. 예를 들어, 스페이서 층들(26, 27, 28)은 또한, 산화마그네슘, 산화스칸듐, 산화알루미늄 및/또는 산질화알루미늄을 포함할 수 있다. 스페이서 층들(26, 27, 28)은 동일하거나 상이한 두께들을 가질 수 있다. 일부 실시예들에서, 제1 스페이서 층(26)은 제2 스페이서 층(27)보다 작은 두께를 가질 수 있고/있거나, 제2 스페이서 층(27)은 제3 스페이서 층(28)보다 작은 두께를 가질 수 있다. 스페이서 절연체 층(25)은 반도체 층 구조체(24)의 표면(24s)에 대해 실질적으로 균일한 두께 또는 간격(S3)을 갖는 부분(P), 및 불균일한 두께 또는 간격(S4)을 갖는 부분을 포함할 수 있다.
위에 언급된 바와 같이, 2개의 계단 부분들(33a, 33b)을 포함하는 필드 플레이트(33)를 참조하여 예시되어 있지만, 본 발명의 실시예들에 따른 계단형 또는 경사형 필드 플레이트들은 추가적인 계단 부분들을 포함할 수 있다. 예를 들어, 여전히 도 6을 참조하면, 필드 플레이트의 제2 부분(33b)의 적어도 일부를 노출시키기 위해 추가적인 애퍼쳐 또는 리세스(도시되지 않음)가 제3 스페이서 층(28)에 형성될 수 있고, 필드 플레이트(33)의 추가적인 계단 부분들(도시되지 않음)이, 추가적인 리세스에 의해 노출된 필드 플레이트(33)의 제2 부분(33b) 상에 그리고 추가적인 리세스 밖의 제3 스페이서 층(28)의 표면 상에 형성될 수 있다. 더 일반적으로, 3개의 스페이서 층들(26, 27, 28)을 포함하는 스페이서 절연체 층(25) 및 2개의 계단 부분들(33a, 33b)을 포함하는 필드 플레이트(33)의 제조를 참조하여 예시되었지만, 3개 초과의 스페이서 층들을 갖는 스페이서 절연체 층들(25) 및 2개 초과의 계단 부분들을 갖는 필드 플레이트들(33)이 본원에 설명된 실시예들에 따라 제조될 수 있다는 것을 이해할 것이다.
도 7은 스페이서 절연체 층(25)의 부분(P)의 애퍼쳐 또는 개구부(25o)의 형성을 예시하고, 여기서 게이트는 후속 단계에서 형성될 수 있다. 예를 들어, 개구부(25o)는 제3 스페이서 층(28)의 부분을 노출시키는 마스크를 사용하여 광학적으로 한정되고 개방될 수 있다. 도 7에 도시된 바와 같이, 개구부(25o)는 반도체 층 구조체(24)의 표면(24s)의 일부(즉, 장벽 층(22)의 표면)를 노출시키기 위해 스페이서 층들(28, 27, 26)을 통해 연장된다. 개구부(25o)는 패터닝된 마스크 및 저손상 식각을 장벽 층(22)에 대해 활용하여 형성될 수 있다. 개구부(25o)는, 개구부(25o) 및 이어서 게이트가 드레인 전극보다 소스 전극에 더 가까울 수 있도록 소스와 드레인 사이에 오프셋될 수 있다. 또한, 폭이 균일한 것으로 예시되지만, 개구부(25o)는 스페이서 절연체 층(25)의 다수의 층들(26, 27, 28)에 대한 식각의 등방성으로 인해, 일부 부분들에서 더 넓을 수 있다는 것을 이해할 것이다.
도 8에 도시된 바와 같이, 측벽 스페이서들(25s)은 스페이서 절연체 층(25)의 개구부(25o)의 대향 측벽들에 형성된다. 예를 들어, 측벽 스페이서들(25s)은, 특히, 위에서 언급된 바와 같이 게이트 개구부(25o)가 폭이 불균일한 실시예들에서, 후속 단계에서 형성될 원하는 제1 게이트 길이(LG1)를 한정하도록 형성될 수 있다. 일부 실시예들에서, 측벽 스페이서들(25s)은 스페이서 절연체 수축 프로세스를 사용하여 형성될 수 있다. 측벽 스페이서들(25s)은 마찬가지로 유전체 또는 다른 절연체 층(예를 들어, 질화규소 또는 산화규소 층)일 수 있으며, 매립 필드 플레이트(33)의 제1 부분(33a)의 측방향 연장부가 게이트(32)와 접촉하는 것으로부터 분리할 수 있다.
도 9는 스페이서 절연체 층(25)의 개구부(25o)의 게이트(32)의 형성을 예시한다. 게이트(32)는 장벽 층(22)의 노출된 부분과 접촉하기 위해 스페이서 절연체 층(25)을 통해 연장된다. 게이트(32)는 스페이서 절연체 층(25)의 대향 측벽들에서 직접 측벽 스페이서들(25s) 상에 개구부(25o)에서의 금속화 프로세스를 통해 형성될 수 있어서, 둘 사이에 갭들이 형성되지 않을 수 있다. 적합한 게이트 재료들은 장벽 층(22)의 조성에 의존할 수 있다. 그러나, 특정 실시예들에서, Ni, Pt, NiSix, Cu, Pd, Cr, TaN, W 및/또는 WSiN과 같은, 질화물 기재의 반도체 재료에 쇼트키 접촉을 할 수 있는 재료들이 게이트(32)에 사용될 수 있다.
게이트(32)는 제2 게이트 길이(LG2)를 한정하기 위해 개구부(25o) 외부의 스페이서 절연체 층(25)의 표면 부분들 상에서 측방향으로 연장되는 하나 이상의 연장된 부분(대향하는 사이드로브 부분들(32a, 32b)로 예시됨)을 포함한다. 사이드로브 부분들(32a, 32b)은 게이트(32)와 일체일 수 있다. 게이트(32)의 대향 측들에서 사이드로브 부분들(32a, 32b)이 스페이서 절연체 층(25) 상으로 연장되는 길이는 제조 프로세스에서 제어될 수 있다. 일부 실시예들에서, 사이드로브 부분(32a)은 사이드로브 부분(32b)보다 더 길 수 있거나(따라서, 제2 게이트 길이(LG2)의 더 큰 부분을 한정함), 그 반대의 경우도 마찬가지이다. 다른 실시예들에서, 사이드로브 부분들(32a 및 32b)은 게이트(32)의 대향 측들에서 실질적으로 동일한 길이만큼 제3 스페이서 층(28)의 표면을 따라 측방향으로 연장될 수 있다. 사이드로브 부분들(32a, 32b)과 반도체 층 구조체(24) 사이의 스페이서 절연체 층(25)의 부분들의 개재로 인한 것일 수 있는, 트랜지스터 디바이스의 게이트-대-드레인 커패시턴스(Cgd) 및/또는 게이트-대-소스 커패시턴스(Cgs)는 아래에 설명되는 바와 같이 더 제어될 수 있다.
도 9에 도시된 바와 같이, 게이트(32)는 사이드로브 부분(32a, 32b)이 게이트(32)의 대향 측들에서 실질적으로 균일한 거리 또는 간격(S3)만큼 반도체 층 구조체(24s)의 표면(24s)(따라서, 장벽 층(22)과 채널 층(20) 사이의 이종접합에 한정된 전도 채널)으로부터 분리되도록 형성된다. 본원에 설명된 실시예들에서, 계단형 형상을 갖는 매립 필드 플레이트(33)는 게이트(32)의 사이드로브 부분들(32a 및 32b)이 연장되는 제3 스페이서 층(28)의 평탄도를 증가시키도록 구성될 수 있어서, 스페이서 절연체 층(25)은 게이트(32)의 대향 측들에서 실질적으로 공면인 표면들을 포함하고, 필드 플레이트(33)의 제1 및 제2 부분들(33a, 33b)은 그 아래에 국한된다.
특히, 도 3에서 형성된 제1 스페이서 층(26)의 리세스(26r)로 인해, 매립 필드 플레이트(33)의 제1 부분(33a)의 상부 표면은 제3 스페이서 층(28)이 형성되는 제2 스페이서 층(27)의 상부 표면과 실질적으로 공면일 수 있다. 이로써, 제3 스페이서 층(28)이 도 6에서 필드 플레이트(33) 및 제2 스페이서 층(27) 상에 형성될 때, 게이트 개구부(25o)가 형성되는 스페이서 절연체 층(25)의 부분(P)의 표면은 실질적으로 평면일 수 있어서, 게이트(32)의 대향 측들에서 그 위에 형성된 사이드로브 부분들(32a 및 32b)이, 실질적으로 공면인 표면들 상에 형성될 수 있고 간격(S3)만큼 반도체 층 구조체(24)의 표면(24s)으로부터 균일하게 이격될 수 있다. 대조적으로, 리세스(26r) 외부에 있는, 필드 플레이트(33)의 제2 계단 부분(33b) 상에 형성된 제3 스페이서 층(28)의 부분들은 불균일한 두께(간격(S4)으로 도시됨)를 가질 수 있다. 매립 필드 플레이트(33)의 계단형 또는 경사형 구조체는 제3 스페이서 층(28)의 불균일한 두께(S4)와 게이트(32)가 형성되는 부분(P) 사이의 거리를 증가시켜서, 사이드로브들 또는 윙들(32a 및 32b)이 균일한 간격(S3)만큼 표면(24s)으로부터 이격된다. 일부 실시예들에서, 게이트(32)는 게이트(32)의 대향 측들 상에서 실질적으로 대칭으로 연장되는 사이드로브들 또는 윙들(32a 및 32b)로 형성될 수 있다.
도 10에서, 제4 스페이서 층(29)은 게이트(32) 및 제3 스페이서 층(28) 상에 형성된다. 제4 스페이서 층(29)은 사이드로브들(32a, 32b) 및 게이트(32)의 상부 표면을 따라, 그리고 제3 스페이서 층(28)의 표면을 따라 등각으로 연장될 수 있다. 제4 스페이서 층(29)은 마찬가지로 유전체 또는 다른 절연체 층(예를 들어, 질화규소 또는 산화규소 층)일 수 있고, 제1, 제2 및/또는 제3 스페이서 층들(26, 27, 28)과 유사하거나 상이한 방법들에 의해 형성될 수 있다. 일부 실시예들에서, 제4 스페이서 층(29)은 제1, 제2 및/또는 제3 스페이서 층들(26, 27, 28)보다 낮은 온도들에서 형성되는 패시베이션 층일 수 있는데, 이는 게이트 금속화가 일단 증착되면 그러한 더 높은 온도들이 실현가능하지 않을 수 있기 때문이다.
도 11에서, 애퍼쳐 또는 개구부(29o)는 필드 플레이트(33)의 일부를 노출시키기 위해 제4 스페이서 층(29)에 형성된다. 예를 들어, 개구부(29o)는 필드 플레이트(33) 위에 놓인 제4 스페이서 층(29)의 일부를 노출시키는 마스크를 사용하여 광학적으로 한정되고 개방될 수 있다. 도 11에 도시된 바와 같이, 개구부(29o)는 매립 필드 플레이트(33)의 제2 부분(33b)의 표면을 노출시키기 위해 스페이서 층들(29, 28)을 통해 연장된다. 개구부(29o)는 추가적으로 또는 대안적으로, 매립 필드 플레이트(33)의 제1 부분(33a)의 표면을 노출시킬 수 있다.
도 12는 매립 필드 플레이트(33)와 접촉하기 위한 개구부(29o)의 추가적인 또는 제2 필드 플레이트(34)의 형성을 예시한다. 제2 필드 플레이트(34)는 매립 필드 플레이트의 제1 및/또는 제2 부분들(33a, 33b)과 접촉하기 위해 스페이서 층들(29, 28)을 통해 연장되는 전도성 구조체이다. 제2 필드 플레이트(34)는 또한, 계단형 또는 경사형 구조체를 가질 수 있고, 제1 부분(34a)은 제2 부분(34b)보다 반도체 층 구조체(24)의 표면(24s)에 더 가깝다. 제2 필드 플레이트(34)의 제1 및 제2 부분들(34a 및 34b)의 표면들 사이의 계단 차이는 매립 필드 플레이트(33)의 제1 및 제2 부분들(33a 및 33b)의 표면들 사이의 계단 차이와 동일하거나 상이할 수 있다. 소스 또는 드레인(S/D)을 향한 제2 필드 플레이트(34)의 제1 부분(34a)의 측방향 연장부는 파괴 전압을 임계값을 넘어서 실질적으로 감소시키지 않고 피크를 더 감소시키거나 전계를 다른 방식으로 재분배하도록 제어될 수 있다. 예시되지 않았지만, 소스 및 드레인 전극들은 도 1의 디바이스(100)에 도달하기 위해 (예를 들어, 아래 놓인 장벽 층(22)을 노출시키기 위해 스페이서 절연체 층(25) 내로 개구부들을 식각하고 그 위에 옴 접촉들을 증착시킴으로써) 장벽 층(22) 상에 형성될 수 있다.
도 13-15는 본 발명의 추가의 실시예들에 따른 다양한 계단형 또는 경사형 구조체들을 갖는 매립 필드 플레이트들을 포함하는 트랜지스터 구조체의 단위 셀의 개략적인 단면도들이다. 특히, 도 13-15는, 각각, 계단형 또는 경사형 매립 필드 플레이트 구조체들(33', 33", 33"')을 포함하는 HEMT들(100', 100", 100"')의 예들을 예시한다. HEMT들(100', 100", 100"')의 일부 요소들 또는 층들은 도 1의 HEMT(100)의 것들과 유사할 수 있고, 그의 반복된 설명은 생략된다.
예를 들어, 도 13은 도 1에 도시된 바와 같이 단일 연속 층이 아니라, 각각의 층들에 의해 한정되는 제1 및 제2 계단 부분들(33a' 및 33b')을 갖는 매립 필드 플레이트(33')를 예시한다. 필드 플레이트(33')의 계단 부분들(33a' 및 33b')은 반도체 층 구조체의 표면(24s)(따라서, 아래 놓인 전도 채널(40))으로부터, 각각, 상이한 거리들 또는 간격들(S1 및 S2)에 위치된다. 필드 플레이트(33a')의 제1 부분 및 제2 스페이서 층(27)의 각각의 상부 표면들은 실질적으로 공면일 수 있다. 일부 실시예들에서, 계단 부분들(33a' 및 33b')은 그 사이에 불연속부를 포함할 수 있다.
본원에 설명된 실시예들에서, 매립 필드 플레이트(33)의 제1 부분(33a)은 게이트(32)를 향해 길이(Lfs)만큼 측방향으로 연장되고, 게이트(32)의 사이드로브 부분(32a)은 게이트 길이(LG2)의 부분만큼 매립 필드 플레이트(33)를 향해 측방향으로 연장된다. 도 1 내지 13의 실시예들에서, 측방향 간격 또는 분리가 매립 필드 플레이트(33)의 제1 부분(33a)과 게이트(32)의 사이드로브 부분(32a) 사이에 유지되어, 게이트(32)의 측방향으로 연장되는 사이드로브 부분(32a)은 필드 플레이트(33)와 중첩되지 않는다. 즉, 필드 플레이트(33)의 제1 부분(33a)은 사이드로브 부분(32a)의 에지 또는 경계 외부에 국한되고 사이드로브 부분(32a)과 반도체 층 구조체(24)의 표면(24s) 사이에 연장되지 않아, 매립 필드 플레이트(33)의 제1 부분(33a)과 게이트(32)의 사이드로브 부분(32a)은 표면(24s)에 수직인 방향으로 중첩(본원에서 수직 중첩으로 또한 지칭됨)되지 않는다. 그러나, 일부 실시예들에서, 본 발명의 실시예들은 측방향으로 연장되는 사이드로브 부분들(32a, 32b)과 중첩될 수 있는 매립 필드 플레이트(33)의 제1 부분(33a)의 임의의 특정 길이로 제한되지 않는다.
도 14는 매립 필드 플레이트(33")의 제1 부분(33a")이 사이드로브 부분(32a)의 에지를 넘어 게이트(32)를 향해 측방향으로 연장되는 매립 필드 플레이트(33")를 포함하는 트랜지스터 구조체의 단위 셀의 개략적인 단면도이다. 매립 필드 플레이트(33")의 제1 부분(33a")은 게이트(32)의 사이드로브 부분(32a)과 수직으로 중첩되고, 사이드로브 부분(32a)의 에지로부터 측벽 스페이서(25s)까지의 거리만큼 더 연장될 수 있다. 본원에 설명된 다른 실시예들에서, 게이트(32)의 사이드로브 부분(32a)과 중첩되는 필드 플레이트(33")의 제1 부분(33a") 사이의 전기적 격리는 그 사이의 스페이서 절연체 층(25)의 부분들에 의해, 특히, 제3 스페이서 층(28)에 의해 제공된다. 또한, 측벽 스페이서들(25s) 중 하나는 매립 필드 플레이트(33")의 제1 부분(33a")의 측방향 연장부와 게이트(32) 사이의 전기적 격리를 제공한다.
도 14의 예에서, 제1 부분(33a")은, 게이트(32)와 필드 플레이트(33") 사이의 표면(24s)의 부분의 전체를 따라 측방향으로 연장되고, 측벽 스페이서(25s)와 접촉한다. 그러나, 매립 필드 플레이트(33")의 제1 부분(33a")과 게이트(32)의 사이드로브 부분(32a)의 중첩의 양 및 제1 부분(33a")이 게이트 드레인 영역 상에서 연장되는 길이(Lfs)는 변경될 수 있다.
도 15는 매립 필드 플레이트(33"')를 포함하는 트랜지스터 구조체의 단위 셀의 개략적인 단면도이고, 여기서 매립 필드 플레이트(33"')의 제1 부분(33a"')은 또한, 게이트(32)를 향해 사이드로브 부분(32a)의 에지를 넘어, 그러나 게이트(32)와 필드 플레이트(33") 사이의 표면(24s)의 부분의 전체 미만을 따라 측방향으로 연장된다. 즉, 매립 필드 플레이트(33"')의 제1 부분(33a"')은 게이트(32)의 사이드로브 부분(32a)과 수직으로 중첩하지만, 측벽 스페이서(25s)와 접촉하지 않는다. 이로써, 필드 플레이트(33)의 제1 부분(33a"')은 측벽 스페이서(25s)의 두께 이상만큼 게이트(32)의 측벽으로부터 측방향으로 분리될 수 있다. 도 15에서, 제1 및 제2 계단 부분들(33a"' 및 33b"')은 단일 연속 층보다는 각각의 층에 의해 한정된다. 제1 및 제2 계단 부분들(33a"' 및 33b"')은 수직으로 중첩될 수 있다. 필드 플레이트(33"')의 제1 부분(33a"') 및 제2 스페이서 층(27)의 각각의 상부 표면들은 실질적으로 공면일 수 있다. 필드 플레이트(33"')의 제1 부분(33a"')은 제3 스페이서 층(28)의 실질적으로 공면인 표면들 중 하나와 표면(24s) 사이에 연장된다. 게이트(32)의 사이드로브 부분(32a)과 중첩되는 필드 플레이트(33"')의 제1 부분(33a"') 사이의 전기적 격리는 그 사이의 제3 스페이서 층(28)의 부분들에 의해 제공된다.
본 발명의 실시예들에 따르면, 필드 플레이트 계단 부분들(33a, 33b) 및 게이트 사이드로브 부분(32a)을 반도체 층 구조체(24)의 표면(24s)으로부터 분리하는 가변 두께들(S1, S2 및 S3)을 갖는 스페이서 절연체 층(25)을 형성함으로써, 게이트(32)와 소스 또는 드레인 전극들(30) 사이의 커패시턴스는 (예를 들어, 균일한 두께를 갖는 스페이서 절연체 층에 의해 표면(24s)으로부터 분리된 평면 필드 플레이트에 비해) 감소될 수 있다. 커패시턴스는 본원에 설명된 실시예들에 따라 필드 플레이트 부분(33a)과 게이트 사이드로브 부분(32a) 사이의 수직 중첩을 회피하고/거나 제어함으로써 더 감소되고/거나 조정될 수 있다.
일부 실시예들에서, 매립 필드 플레이트의 계단형 구성은 드레인에 근접한 피크 전계의 감소에 기여할 수 있다. 특히, 매립 필드 플레이트(33)의 제2 부분(33b)과 반도체 층 구조체(24)의 표면(24s) 사이에 더 큰 두께(S2)를 갖는(그리고 따라서, 장벽 층(22)과 채널 층(20) 사이의 이종접합에 한정된 전도 채널(40)에 더 가까운) 스페이서 절연 층(25)을 형성함으로써 계단형 구조체(33a, 33b)를 갖는 매립 필드 플레이트(33)를 형성함으로써, 드레인에 인접한 피크 전계가 감소될 수 있고, 이는 또한, 전하 트래핑 효과들을 감소시킬 수 있다.
따라서, 본 발명의 실시예들은 일반적으로, 매립 필드 플레이트가 상이한 거리들 또는 간격들만큼 장벽 층으로부터 분리되는 트랜지스터 구조체들에 관한 것이다. 일부 실시예들에서, 필드 플레이트는 하나 이상의 더 얇은 스페이서 층에 의해 반도체 층 구조체들로부터 분리될 수 있는 반면, 하나 이상의 더 두꺼운 스페이서 층은 필드 플레이트와 게이트의 측방향으로 연장된 부분들을 분리할 수 있다. 다른 실시예들에서, 스페이서 절연체 층은 가변 두께를 가질 수 있는데, 필드 플레이트와 반도체 층 구조체 사이에는 비교적 얇은 두께를 그리고 필드 플레이트와 게이트의 측방향으로 연장된 부분들 사이에는 더 두꺼운 두께를 갖는다. 일부 실시예들에서, 필드 플레이트는 필드 플레이트와 반도체 층 구조체 사이의 거리 또는 간격을 감소시키기 위해 스페이서 층 내의 리세스에 제공될 수 있다.
본 발명의 실시예들이 특정 HEMT 구조체들을 참조하여 본원에서 설명되었지만, 본 발명은 그러한 구조체들로 한정되는 것으로 해석되어서는 안 되고, (GaAs/AlGaAs pHEMT들을 포함하는) pHEMT들 및/또는 GaN MESFET들과 같은 많은 상이한 트랜지스터 구조체들에서의 게이트 전극들의 형성에 적용될 수 있다.
또한, 본 발명의 교시로부터 여전히 이익을 얻으면서 트랜지스터 디바이스들에 추가적인 층들이 포함될 수 있다. 그러한 추가적인 층들은, 예를 들어, 스미스의 미국 특허 번호 6,548,333에 설명된 바와 같이, GaN 캡 층들을 포함할 수 있다. 일부 실시예들에서, SiNx와 같은 절연 층들, 또는 비교적 고품질의 AlN이 MISHEMT의 제조 및/또는 표면의 패시베이션을 위해 증착될 수 있다. 추가적인 층들은 또한, 조성적으로 경사진 전이 층 또는 층들을 포함할 수 있다. 추가적으로, 위에서 설명된 장벽 층(22) 및/또는 채널 층(20)은 다수의 층들을 포함할 수 있다. 따라서, 본 발명의 실시예들은 이러한 층들을 단일 층으로 제한하는 것으로 해석되어서는 안 되고, 예를 들어, GaN, AlGaN 및/또는 AlN 층들의 조합들을 갖는 장벽 층들을 포함할 수 있다.
본 발명은 본 발명의 실시예들이 도시된 첨부 도면들을 참조하여 설명된다. 그러나, 본 발명은 본원에 제시된 실시예들로 한정되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하도록 제공되고, 본 기술분야의 통상의 기술자에게 본 발명의 범위를 완전히 전달할 것이다. 도면들에서, 영역들 및 층들의 두께는 명료성을 위해 과장된다. 전체에 걸쳐서 유사한 번호들은 유사한 요소들을 지칭한다.
한 요소, 예컨대, 층, 영역 또는 기판이 다른 요소 "상에" 있거나 다른 요소 "상으로" 연장되는 것으로 언급될 때, 한 요소가 다른 요소 상에 직접 있거나 다른 요소 상으로 직접 연장될 수 있거나 개재 요소들이 또한 존재할 수 있다는 것이 이해될 것이다. 반대로, 한 요소가 다른 요소 "상에 직접" 있거나 다른 요소 "상으로 직접" 연장되는 것으로 언급될 때, 개재 요소들이 존재하지 않는다. 또한, 요소가 다른 요소에 "연결" 또는 "결합"되는 것으로서 언급될 때, 요소가 다른 요소에 직접적으로 연결 또는 결합될 수 있거나, 개재 요소들이 존재할 수 있다는 것을 이해할 것이다. 반대로, 한 요소가 다른 요소에 "직접 연결" 또는 "직접 결합"되는 것으로 언급될 때, 개재 요소들이 존재하지 않는다.
또한, 다양한 요소들을 설명하기 위해 제1, 제2 등의 용어들이 본원에서 사용될 수 있지만, 이러한 요소들은 이러한 용어들에 의해 제한되어서는 안 된다는 점이 이해될 것이다. 이러한 용어들은 하나의 요소를 다른 요소와 구별하는 데만 사용된다. 예를 들어, 본 발명의 범위로부터 벗어나지 않고, 제1 요소는 제2 요소로 명명될 수 있고, 유사하게, 제2 요소는 제1 요소로 명명될 수 있다.
또한, 상대적인 용어들, 예컨대, "하부" 또는 "바닥" 및 "상부" 또는 "최상부"는, 본원에서, 도면들에 예시된 바와 같이 하나의 요소의, 다른 요소에 대한 관계를 설명하기 위해 사용될 수 있다. 상대적인 용어들은 도면들에 도시된 배향 외에 디바이스의 상이한 배향들을 포함하도록 의도된다는 것이 이해될 것이다. 예를 들어, 도면들 중 하나에서의 디바이스가 뒤집히면, 다른 요소들의 "하부" 측 상에 있는 것으로서 설명된 요소들은 다른 요소들의 "상부" 측들 상으로 배향될 것이다. 그러므로, "하부"라는 예시적인 용어는 도면의 특정 배향에 따라 "하부" 및 "상부"의 배향을 모두 포함할 수 있다. 유사하게, 도면들 중 하나에서의 디바이스가 뒤집히면, 다른 요소들의 "아래" 또는 "밑"으로서 설명된 요소들이 다른 요소들의 "위"로 배향될 것이다. 그러므로, "아래" 또는 "밑"이라는 예시적인 용어들은 위 및 아래의 배향을 모두 포함할 수 있다.
본원에서 본 발명의 설명에 사용된 용어는 단지 특정 실시예들을 설명하기 위한 것이며, 본 발명을 제한하려는 의도는 아니다. 본 발명의 설명 및 첨부된 청구항들에 사용된 단수 형태들은, 맥락이 명백하게 달리 지시하지 않는 한, 복수 형태들도 포함하는 것으로 의도된다. 또한, 본원에 사용되는 바와 같은 "및/또는"이라는 용어가, 연관된 열거된 항목들 중 하나 이상의 것의 임의의 그리고 모든 가능한 조합들을 지칭하고 포괄한다는 것을 이해할 것이다. "포함한다" 및/또는 "포함하는"이라는 용어들은, 본 명세서에서 사용될 때, 언급된 특징들, 정수들, 단계들, 작동들, 요소들 및/또는 구성요소들의 존재를 특정하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다는 것을 더 이해할 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조체들)의 개략도들인 단면도들을 참조하여 본원에 설명된다. 이로써, 예를 들어, 제조 기법들 및/또는 공차들의 결과로서 도면들의 형상들로부터의 변형들이 예상되어야 한다. 따라서, 본 발명의 실시예들은 본원에 예시된 영역들의 특정 형상들로 제한되는 것으로 해석되어서는 안 되고, 예를 들어, 제조로부터 초래되는 형상들의 편차들을 포함해야 한다. 예를 들어, 직사각형으로서 예시된 주입된 영역은, 전형적으로, 주입된 영역으로부터 주입되지 않은 영역으로의 이분법적 변화가 아니라 영역의 에지들에서 주입 농도의 구배 및/또는 둥근 또는 만곡된 특징들을 가질 것이다. 마찬가지로, 주입에 의해 형성된 매립 영역은 매립 영역과 주입이 발생하는 표면 사이의 영역에 일부 주입을 초래할 수 있다. 따라서, 도면들에 예시된 영역들은 본질적으로 개략적이고 그들의 형상들은 디바이스의 영역의 실제 형상을 예시하도록 의도되지 않으며, 본 발명의 범위를 제한하도록 의도되지 않는다.
달리 정의되지 않는 한, 기술적 및 과학적 용어들을 포함하는, 본 발명의 실시예들을 개시하는 데 사용된 모든 용어들은 본 발명이 속하는 본 기술분야의 통상의 기술자에 의해 공통적으로 이해되는 바와 같은 의미를 갖고, 본 발명이 설명되는 때에 알려진 특정한 정의들로 반드시 제한되는 것은 아니다. 이에 따라, 이러한 용어들은 그러한 시간 후에 생성되는 등가의 용어들을 포함할 수 있다. 일반적으로 사용되는 사전들에서 정의되는 용어들과 같은 용어들은 본 명세서 및 관련 기술의 맥락에서의 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본원에서 명시적으로 그렇게 정의되지 않는 한 이상화되거나 지나치게 형식적인 의미로 해석되지 않을 것이라는 점을 더 이해할 것이다. 본원에서 언급되는 모든 공보들, 특허 출원들, 특허들, 및 다른 참조 문헌들은 그 전체가 참조로 포함된다.
도면들 및 명세서에서, 본 발명의 전형적인 실시예들이 개시되었으며, 특정 용어들이 채용되었지만, 이들은 제한의 목적이 아니라 일반적이고 설명적인 의미로만 사용되었다.

Claims (25)

  1. 트랜지스터로서,
    반도체 층 구조체;
    상기 반도체 층 구조체 상의 소스 전극 및 드레인 전극;
    상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체 층 구조체의 표면 상의 게이트; 및
    상기 게이트에 인접한 제1 부분 및 상기 소스 또는 드레인 전극에 인접한 제2 부분을 포함하는 필드 플레이트 - 상기 제2 부분은 상기 제1 부분보다 상기 반도체 층 구조체의 표면으로부터 더 멀고 상기 게이트의 연장된 부분보다 상기 반도체 층 구조체의 표면에 더 가까움 -
    를 포함하는, 트랜지스터.
  2. 제1항에 있어서,
    각각, 상기 필드 플레이트의 상기 제1 부분, 상기 필드 플레이트의 상기 제2 부분, 및 상기 게이트의 상기 연장된 부분을 상기 반도체 층 구조체의 표면으로부터 분리하는 제1, 제2, 및 제3 두께들을 한정하기 위해 상기 반도체 층의 표면 상에 적층되는 복수의 스페이서 층들을 포함하는 스페이서 절연체 층을 더 포함하는, 트랜지스터.
  3. 제2항에 있어서,
    상기 복수의 스페이서 층들은 상기 게이트의 대향 측들에 실질적으로 공면인 표면들을 한정하고, 상기 게이트의 상기 연장된 부분은 상기 필드 플레이트의 상기 제1 부분을 향해 상기 실질적으로 공면인 표면들 중 하나를 따라 측방향으로 연장되는, 트랜지스터.
  4. 제3항에 있어서,
    상기 복수의 스페이서 층들은:
    표면에 리세스를 포함하는 제1 스페이서 층;
    상기 리세스에 제1 부분 및 상기 리세스 밖의 상기 제1 스페이서 층의 상기 표면 상에 제2 부분을 포함하는 제2 스페이서 층 - 상기 제2 스페이서 층의 상기 제1 및 제2 부분들은, 각각, 상기 필드 플레이트의 상기 제1 및 제2 부분들과 상기 반도체 층 구조체의 상기 표면 사이에 있음 -; 및
    상기 필드 플레이트가 사이에 있는, 상기 제2 스페이서 층 상의 상기 실질적으로 공면인 표면들을 포함하는 제3 스페이서 층을 포함하는, 트랜지스터.
  5. 제3항 또는 제4항에 있어서,
    상기 게이트의 상기 연장된 부분은 상기 게이트의 상기 대향 측들에서 상기 실질적으로 공면인 표면들을 따라 직접 측방향으로 연장되는 사이드로브 부분들을 포함하는, 트랜지스터.
  6. 제5항에 있어서,
    상기 게이트를 그의 대향 측들에서 상기 복수의 스페이서 층들 중 하나 이상으로부터 분리하는 측벽 스페이서들 - 상기 필드 플레이트의 상기 제1 부분은 상기 게이트를 향해 측방향으로 연장되고 상기 측벽 스페이서들 중 하나에 의해 상기 게이트로부터 분리됨 - 을 더 포함하는, 트랜지스터.
  7. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 필드 플레이트는 제1 필드 플레이트이고,
    상기 스페이서 절연체 층의 표면 상에 있고 상기 제1 필드 플레이트와 접촉하도록 상기 스페이서 절연체 층의 부분을 통해 연장되는 제2 필드 플레이트를 더 포함하는, 트랜지스터.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 필드 플레이트의 상기 제1 부분 및 상기 게이트의 상기 연장된 부분은 서로를 향해 측방향으로 연장되고 상기 반도체 층 구조체의 상기 표면에 수직인 방향으로 중첩되지 않는, 트랜지스터.
  9. 트랜지스터로서,
    반도체 층 구조체;
    상기 반도체 층 구조체 상의 소스 전극 및 드레인 전극;
    상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체 층 구조체의 표면 상의 게이트; 및
    상기 게이트와 상기 소스 또는 드레인 전극 사이의 필드 플레이트 - 상기 필드 플레이트는 상기 게이트의 측방향으로 연장된 부분보다 상기 반도체 층 구조체의 표면에 더 가깝고, 상기 게이트의 측방향으로 연장된 부분은 상기 필드 플레이트와 중첩되지 않음 -
    를 포함하는, 트랜지스터.
  10. 제9항에 있어서,
    상기 필드 플레이트는 상기 게이트에 인접한 제1 부분 및 상기 소스 또는 드레인 전극에 인접한 제2 부분을 포함하고, 상기 제2 부분은 상기 제1 부분보다 상기 반도체 층 구조체의 표면으로부터 더 먼, 트랜지스터.
  11. 제10항에 있어서,
    각각, 상기 필드 플레이트의 상기 제1 부분, 상기 필드 플레이트의 상기 제2 부분, 및 상기 게이트의 상기 측방향으로 연장된 부분을 상기 반도체 층 구조체의 표면으로부터 분리하는 제1, 제2, 및 제3 두께들을 한정하기 위해 상기 반도체 층의 표면 상에 적층되는 복수의 스페이서 층들을 포함하는 스페이서 절연체 층을 더 포함하는, 트랜지스터.
  12. 제11항에 있어서,
    상기 복수의 스페이서 층들은 상기 게이트의 대향 측들에 실질적으로 공면인 표면들을 한정하고, 상기 게이트의 상기 측방향으로 연장되는 부분은 상기 게이트의 상기 대향 측들에서 상기 실질적으로 공면인 표면들을 따라 직접 측방향으로 연장되는 사이드로브 부분들을 포함하는, 트랜지스터.
  13. 제12항에 있어서,
    상기 복수의 스페이서 층들은:
    표면에 리세스를 포함하는 제1 스페이서 층;
    상기 리세스에 제1 부분 및 상기 리세스 밖의 상기 제1 스페이서 층의 상기 표면 상에 제2 부분을 포함하는 제2 스페이서 층 - 상기 제2 스페이서 층의 상기 제1 및 제2 부분들은, 각각, 상기 필드 플레이트의 상기 제1 및 제2 부분들과 상기 반도체 층 구조체의 상기 표면 사이에 있음 -; 및
    상기 필드 플레이트가 사이에 있는, 상기 제2 스페이서 층 상의 상기 실질적으로 공면인 표면들을 포함하는 제3 스페이서 층을 포함하는, 트랜지스터.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 필드 플레이트는 제1 필드 플레이트이고,
    상기 스페이서 절연체 층의 표면 상에 있고 상기 제1 필드 플레이트와 접촉하도록 상기 스페이서 절연체 층의 부분을 통해 연장되는 제2 필드 플레이트를 더 포함하는, 트랜지스터.
  15. 트랜지스터로서,
    채널 층과 장벽 층 사이에 이종접합을 한정하는 채널 층과 장벽 층;
    상기 장벽 층 상의 소스 전극 및 드레인 전극;
    상기 장벽 층 상에 있고, 각각, 게이트의 대향 측들로부터 상기 소스 전극 및 상기 드레인 전극을 향해 측방향으로 연장되는 사이드로브 부분들을 포함하는 게이트;
    상기 게이트와 상기 드레인 전극 사이의 상기 장벽 층 상의 필드 플레이트; 및
    상기 필드 플레이트가 사이에 있는 복수의 스페이서 층들을 포함하는 스페이서 절연체 층 - 상기 스페이서 층들은 상기 게이트의 상기 대향 측들에서 상기 장벽 층 상에 적층되고 상기 게이트의 상기 사이드로브 부분들을 상기 장벽 층으로부터 분리함 -
    을 포함하는, 트랜지스터.
  16. 제15항에 있어서,
    상기 복수의 스페이서 층들은 상기 게이트의 상기 대향 측들에 실질적으로 공면인 표면들을 한정하고, 상기 게이트의 상기 사이드로브 부분들은 직접 그 위에서 측방향으로 연장되는, 트랜지스터.
  17. 제15항 또는 제16항에 있어서,
    상기 스페이서 층들은 상기 게이트의 상기 대향 측들에서 실질적으로 균일한 두께를 갖는, 트랜지스터.
  18. 제15항 또는 제16항에 있어서,
    상기 필드 플레이트는 상기 게이트에 인접한 제1 부분 및 상기 드레인 전극에 인접한 제2 부분을 포함하고, 상기 제2 부분은 상기 제1 부분보다 상기 장벽 층의 표면으로부터 더 먼, 트랜지스터.
  19. 제18항에 있어서,
    상기 필드 플레이트의 상기 제1 부분 및 상기 게이트의 상기 사이드로브 부분들 중 하나는 서로를 향해 측방향으로 연장되고 상기 장벽 층의 상기 표면에 수직인 방향으로 중첩되지 않는, 트랜지스터.
  20. 제18항에 있어서,
    상기 게이트를 그의 대향 측들에서 상기 복수의 스페이서 층들로부터 분리하는 측벽 스페이서들 - 상기 필드 플레이트의 상기 제1 부분은 상기 게이트를 향해 측방향으로 연장되고 상기 측벽 스페이서들 중 하나에 의해 상기 게이트로부터 분리됨 - 을 더 포함하는, 트랜지스터.
  21. 트랜지스터를 제조하는 방법으로서,
    채널 층과 장벽 층 사이에 이종접합을 한정하는 채널 층과 장벽 층을 형성하는 단계;
    상기 장벽 층 상에 소스 전극, 드레인 전극, 및 게이트를 형성하는 단계 - 상기 게이트는, 각각, 상기 게이트의 대향 측들로부터 상기 소스 전극 및 상기 드레인 전극을 향해 측방향으로 연장되는 사이드로브 부분들을 포함함 -; 및
    상기 장벽 층 상에 스페이서 절연체 층 및 필드 플레이트를 형성하는 단계 - 상기 스페이서 절연체 층은 상기 필드 플레이트가 사이에 있는 복수의 스페이서 층들을 포함하고, 상기 스페이서 층들은 상기 게이트의 상기 대향 측들에서 상기 장벽 층 상에 적층되고 상기 게이트의 상기 사이드로브 부분들을 상기 장벽 층으로부터 분리함 -
    를 포함하는, 트랜지스터를 제조하는 방법.
  22. 제21항에 있어서,
    상기 복수의 스페이서 층들은 실질적으로 공면인 표면들을 한정하고, 상기 게이트의 상기 사이드로브 부분들은 직접 그 위에서 측방향으로 연장되는, 트랜지스터를 제조하는 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 필드 플레이트는 상기 게이트에 인접한 제1 부분 및 상기 소스 또는 드레인 전극에 인접한 제2 부분을 포함하고, 상기 제2 부분은 상기 제1 부분보다 상기 장벽 층의 표면으로부터 더 먼, 트랜지스터를 제조하는 방법.
  24. 제23항에 있어서,
    상기 스페이서 절연체 층 및 상기 필드 플레이트를 형성하는 단계는:
    표면에 리세스를 포함하는 제1 스페이서 층을 형성하는 단계;
    상기 리세스에 제1 부분 및 상기 리세스 외부의 상기 제1 스페이서 층의 상기 표면 상에 제2 부분을 포함하는 제2 스페이서 층을 형성하는 단계;
    각각, 상기 제2 스페이서 층의 상기 제1 및 제2 부분들 상에 상기 필드 플레이트의 상기 제1 및 제2 부분들을 형성하는 단계; 및
    상기 제2 스페이서 층 및 상기 필드 플레이트의 상기 제1 및 제2 부분들 상에 제3 스페이서 층을 형성하는 단계를 포함하는, 트랜지스터를 제조하는 방법.
  25. 제24항에 있어서,
    상기 필드 플레이트는 제1 필드 플레이트이고,
    상기 제1 필드 플레이트의 상기 제1 또는 제2 부분들 중 적어도 하나를 노출시키기 위해 상기 제3 스페이서 층을 통해 연장되는 개구부를 형성하는 단계; 및
    상기 제3 스페이서 층 상에 있고 상기 제1 필드 플레이트와 접촉하기 위해 상기 개구부 내로 연장되는 제2 필드 플레이트를 형성하는 단계를 더 포함하는, 트랜지스터를 제조하는 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092123A (zh) * 2019-12-10 2020-05-01 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
JP7450446B2 (ja) * 2020-04-13 2024-03-15 株式会社アドバンテスト 半導体装置、半導体装置の製造方法、および試験装置
US11152474B1 (en) * 2020-04-21 2021-10-19 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
CN114582970A (zh) 2020-12-01 2022-06-03 联华电子股份有限公司 半导体装置及其制作方法
US11923424B2 (en) * 2020-12-31 2024-03-05 Nxp B.V. Semiconductor device with conductive elements formed over dielectric layers and method of fabrication therefor
US12027616B1 (en) * 2021-02-03 2024-07-02 Global Communication Semiconductors, Llc Embedded non-overlapping source field design for improved GaN HEMT microwave performance
WO2022174400A1 (en) * 2021-02-19 2022-08-25 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20220376105A1 (en) * 2021-05-20 2022-11-24 Wolfspeed, Inc. Field effect transistor with selective channel layer doping
US12009417B2 (en) 2021-05-20 2024-06-11 Macom Technology Solutions Holdings, Inc. High electron mobility transistors having improved performance
US12015075B2 (en) * 2021-05-20 2024-06-18 Macom Technology Solutions Holdings, Inc. Methods of manufacturing high electron mobility transistors having a modified interface region
CN113594035A (zh) * 2021-06-15 2021-11-02 乂馆信息科技(上海)有限公司 一种hemt器件及其制备方法
CN113823557A (zh) * 2021-08-05 2021-12-21 乂馆信息科技(上海)有限公司 一种hemt器件及其制备方法
US20230197798A1 (en) * 2021-12-22 2023-06-22 Globalfoundries U.S. Inc. Field effect transistors with dual field plates
US20230361183A1 (en) * 2022-05-03 2023-11-09 Nxp Usa, Inc. Transistor with dielectric spacers and field plate and method of fabrication therefor
US20230361198A1 (en) * 2022-05-03 2023-11-09 Nxp Usa, Inc. Transistor with dielectric spacers and method of fabrication therefor
WO2023239666A1 (en) * 2022-06-07 2023-12-14 Wolfspeed, Inc. Field effect transistor with multiple stepped field plate
US20240128328A1 (en) * 2022-10-12 2024-04-18 Globalfoundries U.S. Inc. Device with field plates
US20240194680A1 (en) * 2022-12-09 2024-06-13 Globalfoundries U.S. Inc. Bidirectional device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290393A (en) 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
DE69229265T2 (de) 1991-03-18 1999-09-23 Trustees Of Boston University, Boston Verfahren zur herstellung und dotierung hochisolierender dünner schichten aus monokristallinem galliumnitrid
US5192987A (en) 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
US5393993A (en) 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
US5523589A (en) 1994-09-20 1996-06-04 Cree Research, Inc. Vertical geometry light emitting diode with group III nitride active layer and extended lifetime
US5739554A (en) 1995-05-08 1998-04-14 Cree Research, Inc. Double heterojunction light emitting diode with gallium nitride active layer
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
JP3111985B2 (ja) * 1998-06-16 2000-11-27 日本電気株式会社 電界効果型トランジスタ
US6586781B2 (en) 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
US6548333B2 (en) 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
JP2005527102A (ja) 2001-07-24 2005-09-08 クリー　インコーポレイテッド 高電子移動度トランジスタ及びその製造方法
US7045404B2 (en) 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7229903B2 (en) * 2004-08-25 2007-06-12 Freescale Semiconductor, Inc. Recessed semiconductor device
EP1921669B1 (en) 2006-11-13 2015-09-02 Cree, Inc. GaN based HEMTs with buried field plates
US7800132B2 (en) * 2007-10-25 2010-09-21 Northrop Grumman Systems Corporation High electron mobility transistor semiconductor device having field mitigating plate and fabrication method thereof
US8878154B2 (en) 2011-11-21 2014-11-04 Sensor Electronic Technology, Inc. Semiconductor device with multiple space-charge control electrodes
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
JP2015170821A (ja) 2014-03-10 2015-09-28 古河電気工業株式会社 窒化物半導体装置、電界効果トランジスタおよびカスコード接続回路
US10229978B2 (en) 2014-06-06 2019-03-12 Delta Electronics, Inc. Semiconductor device and manufacturing method thereof
JP6496149B2 (ja) 2015-01-22 2019-04-03 ローム株式会社 半導体装置および半導体装置の製造方法
US9741840B1 (en) 2016-06-14 2017-08-22 Semiconductor Components Industries, Llc Electronic device including a multiple channel HEMT and an insulated gate electrode
JP7161915B2 (ja) 2017-11-02 2022-10-27 ローム株式会社 半導体装置
US10700188B2 (en) * 2017-11-02 2020-06-30 Rohm Co., Ltd. Group III nitride semiconductor device with first and second conductive layers
CN110071173B (zh) 2019-04-30 2023-04-18 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法

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Publication number Publication date
JP2022551725A (ja) 2022-12-13
EP4046203A2 (en) 2022-08-24
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