KR20220068560A - 전계 발광 표시 장치 - Google Patents

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Abstract

본 발명은 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 구비한 기판; 상기 기판 상에서 상기 제1 내지 제3 서브 화소에 각각 구비된 구동 박막 트랜지스터를 포함하는 회로 소자층; 상기 회로 소자층 상에서 상기 제1 내지 제3 서브 화소에 각각 구비된 제1 전극; 상기 제1 전극 상에 구비된 발광층; 및 상기 발광층 상에 구비된 제2 전극을 포함하여 이루어지고, 상기 제1 서브 화소의 제1 전극은 제1 하부 전극 및 제1 상부 전극을 포함하여 이루어지고, 상기 제2 서브 화소의 제1 전극은 제2 하부 전극 및 제2 상부 전극을 포함하여 이루어지고, 상기 제1 서브 화소에는 상기 제1 하부 전극과 상기 제1 상부 전극 사이에 구비된 제1 콘택 전극을 추가로 포함하고, 상기 제2 서브 화소에는 상기 제2 하부 전극 아래에 구비된 제2 콘택 전극을 추가로 포함하고, 상기 제1 하부 전극의 패턴은 상기 제1 상부 전극의 패턴과 동일하고, 상기 제2 콘택 전극의 패턴은 상기 제2 상부 전극의 패턴과 동일한 전계 발광 표시 장치를 제공한다.

Description

전계 발광 표시 장치{Electroluminescent Display Device}
본 발명은 전계 발광 표시 장치에 관한 것이다.
전계 발광 표시 장치는 애노드 전극과 캐소드 전극 사이에 발광층이 형성된 구조로 이루어져, 상기 두 개의 전극 사이의 전계에 의해 상기 발광층이 발광함으로써 화상을 표시하는 장치이다.
상기 발광층은 전자와 정공의 결합에 의해 엑시톤(exciton)이 생성되고 생성된 엑시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광을 하는 유기물로 이루어질 수도 있고, 퀀텀 도트(Quantum dot)와 같은 무기물로 이루어질 수도 있다.
상기 발광층은 서브 화소 별로 상이한 색상, 예로서, 적색, 녹색, 및 청색의 광을 발광하도록 이루어질 수도 있고, 서브 화소 별로 동일한 색상, 예로서, 백색의 광을 발광하도록 이루어질 수도 있다.
종래에는 서브 화소 별로 마이크로 캐버티를 구현하여 광효율을 향상시키는 방안이 제안되었다.
그러나, 서브 화소 별로 마이크로 캐버티를 구현하기 위해서 애노드 전극의 두께를 서브 화소 별로 상이하게 하거나 또는 발광층의 두께를 서브 화소 별로 상이하게 함으로써, 공정 조절이 어려운 단점이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 마이크로 캐버티를 구현하여 광효율을 향상시키면서도 공정 조절이 용이한 전계 발광 표시 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명은 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 구비한 기판; 상기 기판 상에서 상기 제1 내지 제3 서브 화소에 각각 구비된 구동 박막 트랜지스터를 포함하는 회로 소자층; 상기 회로 소자층 상에서 상기 제1 내지 제3 서브 화소에 각각 구비된 제1 전극; 상기 제1 전극 상에 구비된 발광층; 및 상기 발광층 상에 구비된 제2 전극을 포함하여 이루어지고, 상기 제1 서브 화소의 제1 전극은 제1 하부 전극 및 제1 상부 전극을 포함하여 이루어지고, 상기 제2 서브 화소의 제1 전극은 제2 하부 전극 및 제2 상부 전극을 포함하여 이루어지고, 상기 제1 서브 화소에는 상기 제1 하부 전극과 상기 제1 상부 전극 사이에 구비된 제1 콘택 전극을 추가로 포함하고, 상기 제2 서브 화소에는 상기 제2 하부 전극 아래에 구비된 제2 콘택 전극을 추가로 포함하고, 상기 제1 하부 전극의 패턴은 상기 제1 상부 전극의 패턴과 동일하고, 상기 제2 콘택 전극의 패턴은 상기 제2 상부 전극의 패턴과 동일한 전계 발광 표시 장치를 제공한다.
본 발명은 또한, 콘택 영역 및 발광 영역을 각각 구비한 제1 내지 제3 서브 화소; 상기 제1 서브 화소에 구비된 제1 하부 전극과 제1 상부 전극; 상기 제2 서브 화소에 구비된 제2 하부 전극과 제2 상부 전극; 상기 제3 서브 화소에 구비된 제3 하부 전극과 제3 상부 전극; 상기 제1 서브 화소에 구비되며, 상기 제1 하부 전극과 상기 제1 상부 전극 사이에 구비된 제1 콘택 전극; 상기 제2 서브 화소에 구비되며, 상기 제2 하부 전극 아래에 구비된 제2 콘택 전극; 및 상기 제3 서브 화소에 구비되며, 상기 제3 하부 전극 아래에 구비된 제3 콘택 전극을 포함하여 이루어지고, 상기 제1 하부 전극, 상기 제1 콘택 전극 및 상기 제2 콘택 전극은 서로 동일한 층에서 동일한 물질로 이루어지고, 상기 제1 상부 전극, 상기 제2 상부 전극 및 상기 제3 상부 전극은 서로 동일한 층에서 동일한 물질로 이루어지고, 상기 제1 하부 전극, 상기 제1 콘택 전극 및 상기 제2 콘택 전극의 전체 패턴은, 상기 제1 상부 전극, 상기 제2 상부 전극 및 상기 제3 상부 전극의 전체 패턴과 동일한 전계 발광 표시 장치를 제공한다.
본 발명의 일 실시예에 따르면, 제1 서브 화소에 제1 콘택 전극이 구비되고, 제2 서브 화소에 제2 콘택 전극이 구비되고, 제3 서브 화소에 제3 콘택 전극이 구비됨으로써, 상기 제1 내지 제3 콘택 전극을 이용하여 서브 화소 별로 마이크로 캐버티를 구현하기 때문에 공정 조절이 용이한 장점이 있다.
본 발명의 일 실시예에 따르면, 제1 서브 화소의 제1 하부 전극과 제1 상부 전극이 동일한 패턴으로 이루어지고, 제2 서브 화소의 제2 하부 콘택 전극과 제2 상부 전극이 동일한 패턴으로 이루어지고, 제3 서브 화소의 제3 하부 콘택 전극과 제3 상부 전극이 동일한 패턴으로 이루어지기 때문에, 제1 서브 화소의 제1 하부 전극, 제2 서브 화소의 제2 하부 콘택 전극, 및 제3 서브 화소의 제3 하부 콘택 전극을 패턴 형성하기 위한 마스크를 이용하여, 제1 서브 화소의 제1 상부 전극, 제2 서브 화소의 제2 상부 전극 및 제3 서브 화소의 제3 상부 전극을 패턴 형성할 수 있게 되어, 마스크 수를 줄일 수 있다.
본 발명의 일 실시예에 따르면, 서로 동일한 층에 구비된 제1 서브 화소의 제1 하부 전극, 제2 서브 화소의 제2 하부 콘택 전극, 및 제3 서브 화소의 제3 하부 콘택 전극의 전체 패턴은, 서로 동일한 층에 구비된 제1 서브 화소의 제1 상부 전극, 제2 서브 화소의 제2 상부 전극, 및 제3 서브 화소의 제3 상부 전극의 전체 패턴과 동일할 수 있으며, 그에 따라, 하나의 마스크를 이용하여 상기 제1 하부 전극, 상기 제2 하부 콘택 전극, 및 상기 제3 하부 콘택 전극의 전체 패턴을 형성함과 더불어 상기 제1 상부 전극, 상기 제2 상부 전극, 및 상기 제3 상부 전극의 전체 패턴을 형성할 수 있어서, 마스크 수를 감소시킬 수 있다.
본 발명의 일 실시예에 따르면, 스캔 라인, 데이터 라인, 센스 라인, 및 고전원 라인(VDD)이 모두 상이한 층에 형성되어 있으며, 그에 따라, 복수의 서브 화소의 크기를 줄일 수 있어, 고해상도 디스플레이를 구현할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 서브 화소의 제1 하부 전극 또는 제2/제3 서브 화소의 제2/제3 하부 콘택 전극 아래에 별도의 링크 전극을 형성하지 않고, 그 대신에 커패시터의 제1 커패시터 전극을 상기 제1 하부 전극 또는 제2/제3 하부 콘택 전극과 연결시킴으로써, 별도의 링크 전극을 형성하는 경우에 비하여 박막 적층 공정 및 마스크를 이용한 패터닝 공정 수를 줄일 수 있는 장점이 있다.
본 발명의 또 다른 실시예에 따르면, 제1 서브 화소의 제1 하부 전극 또는 제2/제3 서브 화소의 제2/제3 하부 콘택 전극을 커패시터의 제1 커패시터 전극으로 기능하도록 구성함으로써, 박막 적층 공정 및 마스크를 이용한 패터닝 공정 수를 줄일 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 전계 발광 표시장치의 회로 구성도이다.
도 2는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도 로서, 이는 도 2의 A-B라인의 단면에 해당한다.
도 4a 내지 도 4c는 본 발명의 다양한 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제1 서브 화소의 회로 소자층의 구성을 구체적으로 도시한 것이다.
도 5a 내지 도 5c는 본 발명의 다양한 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제2 서브 화소의 회로 소자층의 구성을 구체적으로 도시한 것이다.
도 6a 내지 도 6c는 본 발명의 다양한 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제3 서브 화소의 회로 소자층의 구성을 구체적으로 도시한 것이다.
도 7은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도이다.
도 8은 도 7의 A-B라인의 단면도이다.
도 9a 내지 도 9c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전계 발광 표시장치의 회로 구성도이다.
도 1에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시장치는 스캔 라인(SCAN), 고전원 라인(VDD), 저전원 라인(VSS), 데이터 라인(DATA), 센스 라인(SENSE), 구동 박막 트랜지스터(T1), 센싱 박막 트랜지스터(T2), 스위칭 박막 트랜지스터(T3), 커패시터(C), 및 유기 발광 소자(OLED)를 포함하여 이루어진다.
상기 스캔 라인(SCAN)은 상기 센싱 박막 트랜지스터(T2)의 게이트 전극(G2) 및 스위칭 박막 트랜지스터(T3)의 게이트 전극(G3)에 게이트 신호를 공급한다.
상기 고전원 라인(VDD)은 상기 구동 박막 트랜지스터(T1)의 드레인 전극(D1)에 고전원을 공급한다.
상기 저전원 라인(VSS)은 상기 유기 발광 소자(OLED)의 제2 전극, 예로서 음극에 저전원을 공급한다.
상기 데이터 라인(DATA)은 상기 스위칭 박막 트랜지스터(T3)의 소스 전극(S3)에 데이터 신호를 공급한다.
상기 센스 라인(SENSE)은 상기 센싱 박막 트랜지스터(T2)의 소스 전극(S2)에 연결되어 있다.
상기 구동 박막 트랜지스터(T1)는 상기 스위칭 박막 트랜지스터(T3)로부터 공급되는 데이터 전압에 따라 스위칭되어 상기 고전원 라인(VDD)에서 공급되는 고전원으로부터 데이터 전류를 생성하여 상기 유기 발광 소자(OLED)에 공급한다.
상기 센싱 박막 트랜지스터(T2)는 화질 저하의 원인이 되는 상기 구동 박막 트랜지스터(T1)의 문턱 전압 편차를 센싱하기 위한 것이다. 이와 같은 문턱 전압 편차의 센싱은 센싱 모드에서 수행할 수 있다. 상기 센싱 박막 트랜지스터(T2)는 상기 스캔(SCAN)에서 공급되는 게이트 신호에 응답하여 상기 구동 박막 트랜지스터(T1)의 전압을 상기 센스 라인(SENSE)으로 공급한다.
상기 스위칭 박막 트랜지스터(T3)는 상기 스캔 라인(SCAN)에 공급되는 게이트 신호에 따라 스위칭되어 상기 데이터 라인(DATA)으로부터 공급되는 데이터 전압을 상기 구동 박막 트랜지스터(T1)에 공급한다. 도면에는 센싱 박막 트랜지스터(T2)와 스위칭 박막 트랜지스터(T3)가 동일한 스캔 라인(SCAN)에 연결된 모습을 도시하였지만, 반드시 그에 한정되는 것은 아니고, 센싱 박막 트랜지스터(T2)와 스위칭 박막 트랜지스터(T3)가 서로 상이한 스캔 라인(SCAN)에 연결될 수도 있다.
상기 커패시터(C)는 상기 구동 박막 트랜지스터(T1)에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 것이다. 상기 커패시터(C)는 상기 구동 박막 트랜지스터(T1)의 소스 전극(S1)에 전기적으로 연결된 제1 커패시터 전극(C1) 및 상기 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전기적으로 연결된 제2 커패시터 전극(C2)을 포함하여 이루어진다. 경우에 따라서, 상기 제1 커패시터 전극(C1)이 상기 구동 박막 트랜지스터(T1)의 드레인 전극(D1)에 전기적으로 연결될 수도 있으며, 이는 이하의 모든 실시예에서 동일하게 적용될 수 있다.
상기 유기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(T1)에서 공급되는 데이터 전류에 따라 소정의 광을 발광한다. 상기 유기 발광 소자(OLED)는 양극과 음극, 및 상기 양극과 음극 사이에 구비된 발광층을 포함하여 이루어진다. 상기 유기 발광 소자(OLED)의 양극은 상기 구동 박막 트랜지스터(T1)의 소스 전극(S1)에 연결되고, 상기 유기 발광 소자(OLED)의 음극은 상기 저전원 라인(VSS)에 연결된다.
도 2는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도이다. 도 2에는 3개의 서브 화소만을 도시하였다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 기판(100), 제1 전극(310, 320, 330), 콘택 전극(410, 420, 430), 및 뱅크(600)를 포함하여 이루어진다.
상기 기판(100) 상에는 복수의 서브 화소(P1, P2, P3)가 형성되어 있다.
상기 복수의 서브 화소(P1, P2, P3)에는 복수의 발광 영역(EA1, EA2, EA3) 및 복수의 콘택 영역(CA1, CA2, CA3)이 구비되어 있다.
구체적으로, 제1 서브 화소(P1)에 제1 발광 영역(E1) 및 제1 콘택 영역(CA1)이 구비되어 있고, 제2 서브 화소(P2)에 제2 발광 영역(E2) 및 제2 콘택 영역(CA2)이 구비되어 있고, 제3 서브 화소(P3)에 제3 발광 영역(E3) 및 제3 콘택 영역(CA3)이 구비되어 있다.
상기 복수의 발광 영역(EA1, EA2, EA3)은 상기 뱅크(600)에 의해 정의된다. 구체적으로, 상기 뱅크(600)에 의해 가려지지 않고 노출된 영역이 상기 복수의 발광 영역(EA1, EA2, EA3)이 된다. 상기 제1 발광 영역(E1)은 적색 발광 영역으로 이루어지고, 상기 제2 발광 영역(E2)은 녹색 발광 영역으로 이루어지고, 상기 제3 발광 영역(E3)은 청색 발광 영역으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 복수의 콘택 영역(CA1, CA2, CA3)은 상기 뱅크(600)에 의해 가려진 영역에 구비될 수 있다. 그에 따라, 상기 복수의 콘택 영역(CA1, CA2, CA3)은 상기 복수의 발광 영역(EA1, EA2, EA3)의 일측 외곽에 위치할 수 있다. 예로서, 제1 발광 영역(EA1)의 상측 외곽에 제1 콘택 영역(CA1)이 구비되고, 제2 발광 영역(EA2)의 상측 외곽에 제2 콘택 영역(CA2)이 구비되고, 제3 발광 영역(EA3)의 상측 외곽에 제3 콘택 영역(CA3)이 구비될 수 있지만, 반드시 그에 한정되는 것은 아니고, 상기 콘택 영역(CA1, CA2, CA3)의 위치는 다양하게 변경될 수 있다.
상기 복수의 콘택 영역(CA1, CA2, CA3)에는 복수의 콘택홀(CH11~CH12, CH21~CH22, CH31~CH32)이 형성되어 있고, 그로 인해서 단차가 발생하게 된다. 따라서, 상기 복수의 콘택 영역(CA1, CA2, CA3)의 적어도 일부를 상기 뱅크(600)로 가리지 않고 노출시켜 상기 복수의 콘택 영역(CA1, CA2, CA3)의 적어도 일부를 상기 복수의 발광 영역(EA1, EA2, EA3)과 중첩시킬 경우, 상기 단차로 인해서 발광 영역(EA1, EA2, EA3)에서 발광이 균일하지 못하는 문제가 발생할 수 있다. 따라서, 본 발명의 일 실시예에서는 상기 복수의 콘택 영역(CA1, CA2, CA3)을 상기 뱅크(600)로 가림으로써 상기 복수의 콘택 영역(CA1, CA2, CA3)을 상기 복수의 발광 영역(EA1, EA2, EA3)과 중첩되지 않도록 형성할 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 복수의 콘택 영역(CA1, CA2, CA3)의 적어도 일부를 상기 뱅크(600)로 가리지 않음으로써 상기 복수의 콘택 영역(CA1, CA2, CA3)의 적어도 일부를 상기 복수의 발광 영역(EA1, EA2, EA3)과 중첩되도록 형성하는 것도 가능하다.
상기 제1 전극(310, 320, 330)은 개별 서브 화소(P1, P2, P3) 별로 패턴 형성되어 있다. 즉, 제1 서브 화소(P1)에 하나의 제1 전극(310)이 형성되어 있고, 제2 서브 화소(P2)에 다른 하나의 제1 전극(320)이 형성되어 있고, 제3 서브 화소(P3)에 또 다른 하나의 제1 전극(330)이 형성되어 있다. 상기 제1 전극(310, 320, 330)은 전계 발광 표시 장치의 양극으로 기능할 수 있다.
상기 제1 서브 화소(P1)의 제1 전극(310)은 제1 발광 영역(EA1)에서부터 제1 콘택 영역(CA1)까지 연장되어 있고, 상기 뱅크(600)에 의해 가려지지 않고 노출된 상기 제1 전극(310)의 노출 부분이 상기 제1 발광 영역(EA1)이 된다. 상기 제1 서브 화소(P1)의 제1 전극(310)은 제1 콘택 영역(CA1)에서 제1 콘택 전극(410)과 연결되어 있다.
상기 제2 서브 화소(P2)의 제1 전극(320)은 제2 발광 영역(EA2)에서부터 제2 콘택 영역(CA2)까지 연장되어 있고, 상기 뱅크(600)에 의해 가려지지 않고 노출된 상기 제1 전극(320)의 노출 부분이 상기 제2 발광 영역(EA2)이 된다. 상기 제2 서브 화소(P2)의 제1 전극(320)은 제2 콘택 영역(CA2)에서 제2 콘택 전극(420)과 연결되어 있다.
상기 제3 서브 화소(P3)의 제1 전극(330)은 제3 발광 영역(EA3)에서부터 제3 콘택 영역(CA3)까지 연장되어 있고, 상기 뱅크(600)에 의해 가려지지 않고 노출된 상기 제1 전극(330)의 노출 부분이 상기 제3 발광 영역(EA3)이 된다. 상기 제3 서브 화소(P3)의 제1 전극(330)은 제3 콘택 영역(CA3)에서 제3 콘택 전극(430)과 연결되어 있다.
상기 콘택 전극(410, 420, 430)은 상기 콘택 영역(CA1, CA2, CA3)에 구비되어 있다. 구체적으로, 제1 콘택 전극(410)은 제1 콘택 영역(CA1)에 구비되어 있고, 제2 콘택 전극(420)은 제2 콘택 영역(CA2)에 구비되어 있고, 제3 콘택 전극(430)은 제3 콘택 영역(CA3)에 구비되어 있다.
상기 제1 콘택 전극(410)은 상기 제1 콘택 영역(CA1)에서 상기 제1 서브 화소(P1)의 제1 전극(310)과 중첩되면서 상기 제1 전극(310)과 연결되어 있다. 도면에는 상기 제1 콘택 전극(410)의 좌우 폭이 상기 제1 전극(310)의 좌우 폭보다 크게 도시되었지만, 반드시 그에 한정되는 것은 아니고, 상기 제1 콘택 전극(410)의 좌우 폭이 상기 제1 전극(310)의 좌우 폭과 같거나 그보다 작을 수도 있다.
상기 제2 콘택 전극(420)은 상기 제2 콘택 영역(CA2)에서 상기 제2 서브 화소(P2)의 제1 전극(320)과 중첩되면서 상기 제1 전극(320)과 연결되어 있다. 도면에는 상기 제2 콘택 전극(420)의 좌우 폭이 상기 제1 전극(320)의 좌우 폭보다 크게 도시되었지만, 반드시 그에 한정되는 것은 아니고, 상기 제2 콘택 전극(420)의 좌우 폭이 상기 제1 전극(320)의 좌우 폭과 같거나 그보다 작을 수도 있다.
상기 제3 콘택 전극(430)은 상기 제3 콘택 영역(CA3)에서 상기 제3 서브 화소(P3)의 제1 전극(330)과 중첩되면서 상기 제1 전극(330)과 연결되어 있다. 도면에는 상기 제3 콘택 전극(430)의 좌우 폭이 상기 제1 전극(330)의 좌우 폭보다 크게 도시되었지만, 반드시 그에 한정되는 것은 아니고, 상기 제3 콘택 전극(430)의 좌우 폭이 상기 제1 전극(330)의 좌우 폭과 같거나 그보다 작을 수도 있다.
도 3은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 도 2의 A-B라인의 단면에 해당한다.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 기판(100), 회로 소자층(200), 제1 전극(310, 320, 330), 콘택 전극(410, 420, 430), 층간 절연층(510, 520), 뱅크(600), 발광층(700), 제2 전극(800), 봉지층(850), 컬러 필터층(900)을 포함하여 이루어진다.
상기 기판(100)은 유리 또는 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘 웨이퍼와 같은 반도체 물질로 이루어질 수도 있다. 상기 기판(100)은 투명한 재료로 이루어질 수도 있고 불투명한 재료로 이루어질 수도 있다. 상기 기판(100) 상에는 제1 서브 화소(P1), 제2 서브 화소(P2), 및 제3 서브 화소(P3)가 구비되어 있다. 상기 제1 서브 화소(P1)는 적색 광을 방출하고, 상기 제2 서브 화소(P2)는 녹색 광을 방출하고, 상기 제3 서브 화소(P3)는 청색 광을 방출하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니고, 예를 들어 각각의 서브 화소(P1, P2, P3)들의 배열 순서는 다양하게 변경될 수 있다.
본 발명의 일 실시예에 따른 전계 발광 표시 장치는 발광된 광이 상부쪽으로 방출되는 소위 상부 발광(Top emisison) 방식으로 이루어지고, 따라서, 상기 기판(100)의 재료로는 투명한 재료뿐만 아니라 불투명한 재료가 이용될 수 있다.
상기 회로 소자층(200)은 상기 기판(100) 상에 형성되어 있다.
상기 회로 소자층(200)에는 전술한 도 1에서 설명한 스캔 라인(SCAN), 고전원 라인(VDD), 저전원 라인(VSS), 데이터 라인(DATA), 센스 라인(SENSE), 구동 박막 트랜지스터(T1), 센싱 박막 트랜지스터(T2), 스위칭 박막 트랜지스터(T3), 및 커패시터(C)를 포함하는 회로 소자가 서브 화소(P1, P2, P3) 별로 구비되어 있다.
상기 제1 전극(310, 320, 330)과 상기 콘택 전극(410, 420, 430)은 상기 회로 소자층(200) 상에서 서브 화소(P1, P2, P3) 별로 패턴 형성되어 있다. 제1 서브 화소(P1)에 하나의 제1 전극(310)과 제1 콘택 전극(410)이 형성되고, 제2 서브 화소(P2)에 다른 하나의 제1 전극(320)과 제2 콘택 전극(420)이 형성되고, 제3 서브 화소(P3)에 또 다른 하나의 제1 전극(330)과 제3 콘택 전극(430)이 형성된다.
상기 제1 서브 화소(P1)에 구비된 제1 전극(310)은 제1 하부 전극(311) 및 제1 상부 전극(312)을 포함하여 이루어지고, 상기 제1 서브 화소(P1)에 구비된 제1 콘택 전극(410)은 제1 하부 콘택 전극(411) 및 제1 상부 콘택 전극(412)을 포함하여 이루어진다.
상기 제1 하부 전극(311) 및 제1 상부 전극(312)은 제1 발광 영역(EA1)에서 제1 콘택 영역(CA1)까지 연장되어 있고, 상기 제1 하부 콘택 전극(411) 및 제1 상부 콘택 전극(412)은 제1 콘택 영역(CA1)에 형성되어 있다.
상기 제1 하부 전극(311)은 상기 회로 소자층(200) 상에 구비되며, 제1 서브 화소(P1) 영역에 구비된 구동 박막 트랜지스터(T1)에 전기적으로 연결되어 있다.
상기 제1 하부 콘택 전극(411)은 제1 층간 절연층(510) 상에 구비되며, 제1 서브 화소(P1) 영역에 구비된 제1 층간 절연층(510)의 제1 콘택홀(CH11)을 통해서 상기 제1 하부 전극(311)에 연결된다.
상기 제1 상부 콘택 전극(412)은 제2 층간 절연층(520) 상에 구비되며, 제1 서브 화소(P1) 영역에 구비된 제2 층간 절연층(520)의 제2 콘택홀(CH12)을 통해서 상기 제1 하부 콘택 전극(411)에 연결된다.
상기 제1 상부 전극(312)은 상기 제2 층간 절연층(520) 및 상기 제1 상부 콘택 전극(412) 상에 구비되어 있다. 도시하지는 않았지만, 상기 제1 상부 전극(312)이 별도의 층간 절연층에 구비된 콘택홀을 통해서 상기 제1 상부 콘택 전극(412)과 연결되는 것도 가능하다.
상기 제1 서브 화소(P1)에 있어서, 제1 상부 전극(312)은 상기 제1 하부 콘택 전극(411) 및 제1 상부 콘택 전극(412)을 통해서 상기 제1 하부 전극(311)에 연결되어 있다. 따라서, 제1 서브 화소(P1)의 제1 발광 영역(EA1)에서는 상기 제1 하부 전극(311)과 제1 상부 전극(312) 사이에 제1 층간 절연층(510) 및 제2 층간 절연층(520)이 구비되어 있다.
상기 제2 서브 화소(P2)에 구비된 제1 전극(320)은 제2 하부 전극(321) 및 제2 상부 전극(322)을 포함하여 이루어지고, 상기 제2 서브 화소(P2)에 구비된 제2 콘택 전극(420)은 제2 하부 콘택 전극(421) 및 제2 상부 콘택 전극(422)을 포함하여 이루어진다.
상기 제2 하부 전극(321) 및 제2 상부 전극(322)은 제2 발광 영역(EA2)에서 제2 콘택 영역(CA2)까지 연장되어 있다. 상기 제2 하부 콘택 전극(421)은 제2 콘택 영역(CA2)에서 제2 발광 영역(EA2)까지 연장되어 있고, 상기 제2 상부 콘택 전극(422)은 제2 콘택 영역(CA2)에 형성되어 있다.
상기 제2 하부 콘택 전극(421)은 상기 회로 소자층(200) 상에 구비되며, 제2 서브 화소(P2) 영역에 구비된 구동 박막 트랜지스터(T1)에 전기적으로 연결되어 있다.
상기 제2 하부 전극(321)은 제1 층간 절연층(510) 상에 구비되며, 제2 서브 화소(P2) 영역에 구비된 제1 층간 절연층(510)의 제1 콘택홀(CH21)을 통해서 상기 제2 하부 콘택 전극(421)에 연결된다.
상기 제2 상부 콘택 전극(422)은 제2 층간 절연층(520) 상에 구비되며, 제2 서브 화소(P2) 영역에 구비된 제2 층간 절연층(520)의 제2 콘택홀(CH22)을 통해서 상기 제2 하부 전극(321)에 연결된다.
상기 제2 상부 전극(322)은 상기 제2 층간 절연층(520) 및 상기 제2 상부 콘택 전극(422) 상에 구비되어 있다. 도시하지는 않았지만, 상기 제2 상부 전극(322)이 별도의 층간 절연층에 구비된 콘택홀을 통해서 상기 제2 상부 콘택 전극(422)과 연결되는 것도 가능하다.
상기 제2 서브 화소(P2)에 있어서, 제2 상부 전극(322)은 상기 제2 상부 콘택 전극(422)을 통해서 상기 제2 하부 전극(321)에 연결되어 있다. 따라서, 제2 서브 화소(P2)의 제2 발광 영역(EA2)에서는 상기 제2 하부 전극(321)과 제2 상부 전극(322) 사이에 제2 층간 절연층(520)이 구비되어 있다.
상기 제3 서브 화소(P3)에 구비된 제1 전극(330)은 제3 하부 전극(331) 및 제3 상부 전극(332)을 포함하여 이루어지고, 상기 제3 서브 화소(P3)에 구비된 제3 콘택 전극(430)은 제3 하부 콘택 전극(431) 및 제3 상부 콘택 전극(432)을 포함하여 이루어진다.
상기 제3 하부 전극(331) 및 제3 상부 전극(332)은 제3 발광 영역(EA3)에서 제3 콘택 영역(CA3)까지 연장되어 있다. 상기 제3 하부 콘택 전극(431)은 제3 콘택 영역(CA3)에서 제3 발광 영역(EA3)까지 연장되어 있고, 상기 제3 상부 콘택 전극(432)은 제3 콘택 영역(CA3)에 형성되어 있다.
상기 제3 하부 콘택 전극(431)은 상기 회로 소자층(200) 상에 구비되며, 제3 서브 화소(P3) 영역에 구비된 구동 박막 트랜지스터(T1)에 전기적으로 연결되어 있다.
상기 제3 상부 콘택 전극(432)은 제1 층간 절연층(510) 상에 구비되며, 제3 서브 화소(P3) 영역에 구비된 제1 층간 절연층(510)의 제1 콘택홀(CH31)을 통해서 상기 제3 하부 콘택 전극(431)에 연결된다.
상기 제3 하부 전극(331)은 제2 층간 절연층(520) 상에 구비되며, 제3 서브 화소(P3) 영역에 구비된 제2 층간 절연층(520)의 제2 콘택홀(CH32)을 통해서 상기 제3 상부 콘택 전극(432)에 연결된다.
상기 제3 상부 전극(332)은 상기 제3 하부 전극(331) 상에 구비되어 있다. 도시하지는 않았지만, 상기 제3 상부 전극(332)이 별도의 층간 절연층에 구비된 콘택홀을 통해서 상기 제3 하부 전극(331)과 연결되는 것도 가능하다.
상기 제3 서브 화소(P3)에 있어서, 제3 상부 전극(332)은 상기 제3 하부 전극(331)의 상면에 형성되어 있다. 따라서, 제3 서브 화소(P3)의 제3 발광 영역(EA3)에서는 상기 제3 하부 전극(331)과 제3 상부 전극(332) 사이에 층간 절연층이 구비되어 있지 않다.
이와 같이, 본 발명의 일 실시예에 따르면, 제1 서브 화소(P1)에서의 상기 제1 하부 전극(311)과 제1 상부 전극(312) 사이의 거리, 제2 서브 화소(P2)에서의 상기 제2 하부 전극(321)과 제2 상부 전극(322) 사이의 거리, 및 제3 서브 화소(P3)에서의 상기 제3 하부 전극(331)과 제3 상부 전극(332) 사이의 거리가 모두 상이하게 구성되어 마이크로 캐버티 특성을 얻을 수 있다.
본 발명의 일 실시예에 따른 전계 발광 표시 장치는 상부 발광 방식으로 이루어지며, 따라서, 상기 제1 전극(310, 320, 330)은 상기 발광층(700)에서 발광된 광을 상부쪽으로 반사시키도록 구비된다. 이를 위해서, 2층 구조로 이루어진 상기 제1 전극(310, 320, 330)의 아래쪽에 위치하는 제1 내지 제3 하부 전극(311, 321, 331)은 반사전극으로 이루어지고, 상기 제1 전극(310, 320, 330)의 위쪽에 위치하는 제1 내지 제3 상부 전극(312, 322, 332)은 투명전극 또는 반투명전극으로 이루어진다. 이때, 상기 제1 내지 제3 상부 전극(312, 322, 332)은 제1 내지 제3 서브 화소(P1, P2, P3)의 양극(Anode)으로 기능할 수 있다.
본 명세서 전체에서, 반사 전극은 입사되는 광을 반사시키는 전극이고, 투명 전극은 입사되는 광을 투과시키는 전극이고, 반투명 전극은 입사되는 광의 일부는 투과시키고 나머지는 반사시키는 전극으로서, 투명도 측면에서는 반사 전극, 반투명 전극, 및 투명 전극 순서로 투명도가 우수하고, 반사도 측면에서는 투명 전극, 반투명 전극, 및 반사 전극 순서로 반사도가 우수하게 된다.
상기 제1 서브 화소(P1)의 제1 하부 전극(311)과 동일한 층에 위치하는 상기 제2 서브 화소(P2)의 제2 하부 콘택 전극(421) 및 상기 제3 서브 화소(P3)의 제3 하부 콘택 전극(431)은 상기 제1 하부 전극(311)과 동일한 물질로 동일한 공정을 통해 패턴 형성된다.
또한, 상기 제2 서브 화소(P2)의 제2 하부 전극(321)과 동일한 층에 위치하는 상기 제1 서브 화소(P1)의 제1 하부 콘택 전극(411) 및 상기 제3 서브 화소(P3)의 제3 상부 콘택 전극(432)은 상기 제2 하부 전극(321)과 동일한 물질로 동일한 공정을 통해 패턴 형성된다.
또한, 상기 제3 서브 화소(P3)의 제3 하부 전극(331)과 동일한 층에 위치하는 상기 제1 서브 화소(P1)의 제1 상부 콘택 전극(412) 및 상기 제2 서브 화소(P2)의 제2 상부 콘택 전극(422)은 상기 제3 하부 전극(331)과 동일한 물질로 동일한 공정을 통해 패턴 형성된다.
또한, 서로 동일한 층에 위치하는 상기 제1 서브 화소(P1)의 제1 상부 전극(312), 상기 제2 서브 화소(P2)의 제2 상부 전극(322), 및 상기 제3 서브 화소(P3)의 제3 상부 전극(332)은 서로 동일한 물질로 동일한 공정을 통해 패턴 형성된다.
본 명세서 전체에서 동일한 층에 구비되는 복수의 구성요소들은 서로 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있다.
이때, 서로 동일한 층에 구비된 상기 제1 하부 전극(311), 상기 제2 하부 콘택 전극(421), 및 상기 제3 하부 콘택 전극(431)의 전체 패턴은, 서로 동일한 층에 구비된 상기 제1 상부 전극(312), 상기 제2 상부 전극(322), 및 상기 제3 상부 전극(332)의 전체 패턴과 동일할 수 있다.
즉, 상기 제1 하부 전극(311)의 패턴은 상기 제1 상부 전극(312)의 패턴과 동일하고, 상기 제2 하부 콘택 전극(421)의 패턴은 상기 제2 상부 전극(322)의 패턴과 동일하고, 상기 제3 하부 콘택 전극(431)의 패턴은 상기 제3 상부 전극(332)의 패턴과 동일하다. 또한, 상기 제1 하부 전극(311), 상기 제2 하부 콘택 전극(421), 및 상기 제3 하부 콘택 전극(431)들 사이의 간격은 상기 제1 상부 전극(312), 상기 제2 상부 전극(322), 및 상기 제3 상부 전극(332)들 사이의 간격과 동일하다. 그에 따라, 하나의 마스크를 이용하여 상기 제1 하부 전극(311), 상기 제2 하부 콘택 전극(421), 및 상기 제3 하부 콘택 전극(431)의 전체 패턴을 형성함과 더불어 상기 제1 상부 전극(312), 상기 제2 상부 전극(322), 및 상기 제3 상부 전극(332)의 전체 패턴을 형성할 수 있어서, 마스크 수를 감소시킬 수 있다.
한편, 제2 서브 화소(P2)의 경우에는, 상기 제2 하부 콘택 전극(421), 상기 제2 하부 전극(321), 및 상기 제2 상부 전극(322)이 모두 동일한 패턴으로 이루어질 수 있다.
상기 뱅크(600)는 제2 층간 절연층(520) 상에서 상기 제1 전극(310, 320, 330)의 제1 내지 제3 상부 전극(312, 322, 332)의 끝단을 덮도록 형성되며, 그에 따라 상기 제1 내지 제3 상부 전극(312, 322, 332)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 방지될 수 있다.
상기 뱅크(600)는 복수의 서브 화소(P1, P2, P3) 사이의 경계에 매트릭스 구조로 형성되면서 복수의 서브 화소(P1, P2, P3) 각각에 발광 영역(EA1, EA2, EA3)을 정의한다. 즉, 각각의 서브 화소(P1, P2, P3)에서 상기 뱅크(600)가 형성되지 않고 노출된 상기 제1 내지 제3 상부 전극(312, 322, 332)의 노출 영역이 발광 영역(EA1, EA2, EA3)이 된다.
이때, 상기 뱅크(600)는 상기 콘택 전극(410, 420, 430)이 형성된 콘택 영역(CA1, CA2, CA3)과 오버랩되도록 형성될 수 있으며, 그에 따라, 단차진 상기 콘택 영역(CA1, CA2, CA3)은 상기 발광 영역(EA1, EA2, EA3)과 오버랩되지 않게 될 수 있다.
상기 뱅크(600)는 상대적으로 얇은 두께의 무기 절연막으로 이루어질 수 있지만, 상대적으로 두꺼운 두께의 유기 절연막으로 이루어질 수도 있다.
상기 발광층(700)은 상기 제1 전극(310, 320, 330)의 제1 내지 제3 상부 전극(312, 322, 332) 상에 형성된다. 상기 발광층(700)은 상기 뱅크(600) 상에도 형성될 수 있다. 즉, 상기 발광층(700)은 각각의 서브 화소(P1, P2, P3) 및 그들 사이의 경계 영역에도 형성된다.
상기 발광층(700)은 백색(W) 광을 발광하도록 구비될 수 있다. 이를 위해서, 상기 발광층(700)은 서로 상이한 색상의 광을 발광하는 복수의 스택(stack)을 포함하여 이루어질 수 있다. 예를 들어, 상기 발광층(700)은 청색의 광을 발광하는 제1 스택, 황녹색의 광의 발광하는 제2 스택, 및 상기 제1 스택과 제2 스택 사이에 구비된 전하생성층(Charge generation layer; CGL)을 포함하여 이루어질 수도 있고, 청색의 광을 발광하는 제1 스택, 녹색의 광의 발광하는 제2 스택, 적색의 광을 발광하는 제3 스택, 상기 제1 스택과 상기 제2 스택 사이에 구비된 제1 전하생성층 및 상기 제2 스택과 상기 제3 스택 사이에 구비된 제2 전하생성층을 포함하여 이루어질 수도 있다. 상기 각각의 스택은 차례로 적층된 정공수송층, 유기발광층 및 전자수송층을 포함하여 이루어질 수 있다. 이와 같은 발광층(700)의 구성은 당업계에 공지된 다양한 형태로 변경될 수 있다.
상기 제2 전극(800)은 상기 발광층(700) 상에 형성되어 있다. 상기 제2 전극(800)은 전계 발광 표시 장치의 음극(Cathode)으로 기능할 수 있다. 상기 제2 전극(800)은 상기 발광층(700)과 마찬가지로 각각의 서브 화소(P1, P2, P3) 및 그들 사이의 경계 영역에도 형성된다. 즉, 상기 제2 전극(800)은 상기 뱅크(600)의 위쪽 상에도 형성될 수 있다.
상기 제2 전극(800)은 반투명 전극으로 이루어질 수 있으며 그에 따라 서브 화소(P1, P2, P3) 별로 마이크로 캐버티(Micro Cavity) 효과를 얻을 수 있다. 즉, 반투명 전극인 상기 제2 전극(800)과 반사 전극인 상기 제1 전극(310, 320, 330)의 제1 내지 제3 하부 전극(311, 321, 331) 사이에서 광의 반사와 재반사가 반복되면서 마이크로 캐버티 효과를 얻을 수 있다.
상기 봉지층(850)은 상기 제2 전극(800) 상에 형성되어 상기 발광층(700)으로 외부의 수분이 침투하는 것을 방지하는 역할을 한다. 이와 같은 봉지층(850)은 무기절연물로 이루어질 수도 있고 무기절연물과 유기절연물이 교대로 적층된 구조로 이루어질 수도 있지만, 반드시 그에 한정되는 것은 아니다.
상기 컬러 필터층(900)은 상기 봉지층(850) 상에 형성된다. 상기 컬러 필터층(900)은 개별 서브 화소(P1, P2, P3) 내의 발광 영역(EA1, EA2, EA3)과 마주하도록 형성된다. 상기 컬러 필터층(900)은 제1 서브 화소(P1)에 구비된 적색 컬러 필터, 제2 서브 화소(P2)에 구비된 녹색 컬러 필터, 및 제3 서브 화소(P3)에 구비된 청색 컬러 필터를 포함하여 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. 한편, 도시하지는 않았지만, 상기 컬러 필터층(900) 사이의 경계에 블랙 매트릭스가 추가로 형성되어 발광 영역(EA1, EA2, EA3) 이외의 영역으로 광이 누설되는 것을 방지할 수 있다.
도 4a는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제1 서브 화소(P1)의 회로 소자층(200)의 구성을 구체적으로 도시한 것이다.
도 4a에서 알 수 있듯이, 기판(100) 상에 회로 소자층(200)이 구비되어 있고, 상기 회로 소자층(200) 상에 제1 하부 전극(311) 및 제1 상부 전극(312)을 포함한 제1 전극(310), 제1 하부 콘택 전극(411) 및 제1 상부 콘택 전극(412)을 포함한 제1 콘택 전극(410), 및 층간 절연층(510, 520)이 구비되어 있다.
상기 기판(100)은 반도체 물질로 이루어질 수 있다.
상기 제1 전극(310), 제1 콘택 전극(410) 및 층간 절연층(510, 520)의 구성은 전술한 도 2 및 도 3과 동일하므로 반복 설명은 생략하기로 한다. 상기 제1 하부 전극(311)은 제1 콘택 영역(CA1)에서 제1 발광 영역(EA1)으로 연장되면서, 커패시터(C)의 제1 커패시터 전극(C1) 및 제2 커패시터 전극(C2)과 각각 중첩될 수 있다.
상기 회로 소자층(200)은 구동 박막 트랜지스터(T1), 센싱 박막 트랜지스터(T2), 스캔 라인(SCAN), 데이터 라인(DATA), 센스 라인(SENSE), 고전원 라인(VDD), 및 커패시터(C)를 포함하여 이루어진다.
상기 구동 박막 트랜지스터(T1)는 소스 전극(S1), 드레인 전극(D1), 및 게이트 전극(G1)을 포함하여 이루어진다. 상기 소스 전극(S1)과 드레인 전극(D1)은 반도체 물질로 이루어진 상기 기판(100) 내에 구비되어 있고, 상기 게이트 전극(G1)은 제1 절연층(210)을 사이에 두고 상기 소스 전극(S1) 및 드레인 전극(D1)과 이격되어 있다.
상기 센싱 박막 트랜지스터(T2)는 소스 전극(S2), 드레인 전극(D2), 및 게이트 전극(G2)을 포함하여 이루어진다. 상기 소스 전극(S2)과 드레인 전극(D2)은 반도체 물질로 이루어진 상기 기판(100) 내에 구비되어 있고, 상기 게이트 전극(G2)은 제1 절연층(210)을 사이에 두고 상기 소스 전극(S2) 및 드레인 전극(D2)과 이격되어 있다.
도시하지는 않았지만, 상기 구동 박막 트랜지스터(T1) 및 상기 센싱 박막 트랜지스터(T2)와 동일한 구조로 스위칭 박막 트랜지스터가 구비될 수 있다.
상기 제1 절연층(210)과 상기 게이트 전극(G1, G2) 상에는 제2 절연층(220)이 형성되어 있고, 상기 제2 절연층(220) 상에는 상기 스캔 라인(SCAN) 및 복수의 제1 연결층(M11, M12, M13, M14)이 형성되어 있다. 또한, 상기 제2 절연층(220) 또는 상기 제1 절연층(210)과 제2 절연층(220)에는 복수의 제1 비아(V11, V12, V13, V14, V15, V16)가 형성되어 있다.
구체적으로 설명하면, 하나의 제1 연결층(M11)은 상기 제1 절연층(210)과 제2 절연층(220)을 관통하는 제1 비아(V11)를 통해서 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결되고, 다른 하나의 제1 연결층(M12)은 상기 제2 절연층(220)을 관통하는 제1 비아(V12)를 통해서 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 전기적으로 연결된다. 또 다른 하나의 제1 연결층(M13)은 상기 제1 절연층(210)과 제2 절연층(220)을 관통하는 제1 비아(V13, V14)를 통해서 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다. 상기 스캔 라인(SCAN)은 상기 제2 절연층(220)을 관통하는 제1 비아(V15)를 통해서 상기 센싱 박막 트랜지스터(T2)의 게이트 전극(G2)과 전기적으로 연결된다. 또 다른 하나의 제1 연결층(M14)은 상기 제1 절연층(210)과 제2 절연층(220)을 관통하는 제1 비아(V16)를 통해서 센싱 박막 트랜지스터(T2)의 소스 전극(S2)과 전기적으로 연결된다.
상기 제2 절연층(220), 상기 스캔 라인(SCAN) 및 상기 복수의 제1 연결층(M11, M12, M13, M14) 상에는 제3 절연층(230)이 형성되어 있고, 상기 제3 절연층(230) 상에는 상기 데이터 라인(DATA) 및 복수의 제2 연결층(M21, M22, M23, M24)이 형성되어 있다. 또한, 상기 제3 절연층(230)에는 복수의 제2 비아(V21, V22, V23, V24, V25)가 형성되어 있다.
구체적으로 설명하면, 하나의 제2 연결층(M21)은 상기 제3 절연층(230)을 관통하는 제2 비아(V21)를 통해서 상기 하나의 제1 연결층(M11)과 전기적으로 연결되고, 다른 하나의 제2 연결층(M22)은 상기 제3 절연층(230)을 관통하는 제2 비아(V22)를 통해서 상기 다른 하나의 제1 연결층(M12)과 전기적으로 연결되고, 또 다른 하나의 제2 연결층(M23)은 상기 제3 절연층(230)을 관통하는 제2 비아(V23, 24)를 통해서 상기 또 다른 하나의 제1 연결층(M13)과 전기적으로 연결된다. 상기 데이터 라인(DATA)은 도시하지 않은 제1 비아, 제1 연결층, 및 제2 비아를 통해서 스위칭 박막 트랜지스터의 소스 전극과 전기적으로 연결된다. 또 다른 하나의 제2 연결층(M24)은 상기 제3 절연층(230)을 관통하는 제2 비아(V25)를 통해서 상기 또 다른 하나의 제1 연결층(M14)과 전기적으로 연결된다.
상기 제3 절연층(230), 상기 데이터 라인(DATA) 및 상기 복수의 제2 연결층(M21, M22, M23, M24) 상에는 제4 절연층(240)이 형성되어 있고, 상기 제4 절연층(240) 상에는 상기 센스 라인(SENSE) 및 복수의 제3 연결층(M31, M32, M33)이 형성되어 있다. 또한, 상기 제4 절연층(240)에는 복수의 제3 비아(V31, V32, V33, V34, V35)가 형성되어 있다.
구체적으로 설명하면, 하나의 제3 연결층(M31)은 상기 제4 절연층(240)을 관통하는 제3 비아(V31)를 통해서 상기 하나의 제2 연결층(M21)과 전기적으로 연결되고, 다른 하나의 제3 연결층(M32)은 상기 제4 절연층(240)을 관통하는 제3 비아(V32)를 통해서 상기 다른 하나의 제2 연결층(M22)과 전기적으로 연결되고, 또 다른 하나의 제3 연결층(M33)은 상기 제4 절연층(240)을 관통하는 제3 비아(V33, 34)를 통해서 상기 또 다른 하나의 제2연결층(M23)과 전기적으로 연결된다. 상기 센스 라인(SENSE)은 상기 제4 절연층(240)을 관통하는 제3 비아(V35)를 통해서 상기 또 다른 하나의 제2 연결층(M24)과 전기적으로 연결된다.
상기 제4 절연층(240), 상기 센스 라인(SENSE) 및 상기 복수의 제3 연결층(M31, M32, M33) 상에는 제5 절연층(250)이 형성되어 있고, 상기 제5 절연층(250) 상에는 상기 커패시터(C)의 제2 커패시터 전극(C2) 및 복수의 제4 연결층(M41, M42)이 형성되어 있다. 또한, 상기 제5 절연층(250)에는 복수의 제4 비아(V41, V42, V43)가 형성되어 있다.
구체적으로 설명하면, 하나의 제4 연결층(M41)은 상기 제5 절연층(250)을 관통하는 제4 비아(V41)를 통해서 상기 하나의 제3 연결층(M31)과 전기적으로 연결된다. 상기 제2 커패시터 전극(C2)은 상기 제5 절연층(250)을 관통하는 제4 비아(V42)를 통해서 상기 다른 하나의 제3 연결층(M32)과 전기적으로 연결된다. 다른 하나의 제4 연결층(M42)은 상기 제5 절연층(250)을 관통하는 제4 비아(V43)를 통해서 상기 또 다른 하나의 제3 연결층(M33)과 전기적으로 연결된다.
상기 제5 절연층(250), 상기 제2 커패시터 전극(C2) 및 상기 복수의 제4 연결층(M41, M42) 상에는 제6 절연층(260)이 형성되어 있고, 상기 제6 절연층(260) 상에는 상기 커패시터(C)의 제1 커패시터 전극(C1)이 형성되어 있다. 상기 제1 커패시터 전극(C1)은 상기 제6 절연층(260)을 사이에 두고 상기 제2 커패시터 전극(C2)과 마주하고 있다. 상기 커패시터(C)의 용량을 증가시키기 위해서 상기 제6 절연층(260)의 두께가 얇은 것이 바람직하다. 따라서, 상기 제6 절연층(260)의 두께는 다른 절연층(210, 220, 230, 240, 250, 270, 280)의 두께보다 얇게 형성될 수 있다.
상기 제6 절연층(260), 및 상기 제1 커패시터 전극(C1) 상에는 제7 절연층(270)이 형성되어 있고, 상기 제7 절연층(270) 상에는 상기 고전원 라인(VDD) 및 링크 전극(LE)이 형성되어 있다. 또한, 상기 제7 절연층(270) 또는 상기 제6 절연층(260)과 상기 제7 절연층(270)에는 복수의 제5 비아(V51, V52, V53)가 형성되어 있다.
구체적으로 설명하면, 상기 고전원 라인(VDD)은 상기 제6 절연층(260)과 상기 제7 절연층(270)을 관통하는 제5 비아(V51)를 통해서 상기 하나의 제4 연결층(M41)과 전기적으로 연결된다. 상기 링크 전극(LE)은 상기 제7 절연층(270)을 관통하는 제5 비아(V52)를 통해서 상기 제1 커패시터 전극(C1)과 전기적으로 연결된다. 또한, 상기 링크 전극(LE)은 상기 제6 절연층(260)과 상기 제7 절연층(270)을 관통하는 제5 비아(V53)를 통해서 상기 다른 하나의 제4 연결층(M42)과 전기적으로 연결된다.
상기 제7 절연층(270), 상기 고전원 라인(VDD) 및 상기 링크 전극(LE) 상에는 제8 절연층(280)이 형성되어 있고, 상기 제8 절연층(280) 상에는 제1 하부 전극(311)형성되어 있다. 상기 제1 하부 전극(311)은 상기 제8 절연층(280)을 관통하는 제6 비아(V6)를 통해서 상기 링크 전극(LE)과 전기적으로 연결되어 있다.
따라서, 상기 제1 하부 전극(311)은 그 아래에 위치하는 상기 링크 전극(LE), 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다.
또한, 상기 제1 커패시터 전극(C1)은 그 위에 위치하는 상기 링크 전극(LE)을 경유하고, 이어서 그 아래에 위치하는 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다.
또한, 상기 제2 커패시터 전극(C2)은 그 아래에 위치하는 제3 연결층(M32), 제2 연결층(M22), 및 제1 연결층(M12)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 전기적으로 연결된다.
또한, 상기 고전원 라인(VDD)은 그 아래에 위치하는 제4 연결층(M41), 제3 연결층(M31), 제2 연결층(M21), 및 제1 연결층(M11)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결된다.
또한, 상기 센스 라인(SENSE)은 그 아래에 위치하는 제2 연결층(M24) 및 제1 연결층(M14)을 차례로 경유하여 센싱 박막 트랜지스터(T2)의 소스 전극(S2)과 전기적으로 연결된다.
본 발명의 일 실시예에 따르면, 스캔 라인(SCAN), 데이터 라인(DATA), 센스 라인(SENSE), 및 고전원 라인(VDD)이 모두 상이한 층에 형성되어 있으며, 그에 따라, 복수의 서브 화소(P1, P2, P3)의 크기를 줄일 수 있어, 고해상도 디스플레이를 구현할 수 있다. 특히, 상기 데이터 라인(DATA)이 상기 스캔 라인(SCAN)보다 위층에 구비되고, 상기 센스 라인(SENSE)이 상기 데이터 라인(DATA)보다 위층에 구비되고, 상기 고전원 라인(VDD)이 상기 센스 라인(SENSE) 보다 위층에 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다.
또한, 상기 제1 커패시터 전극(C1)과 제2 커패시터 전극(C2)이 상기 스캔 라인(SCAN), 데이터 라인(DATA), 센스 라인(SENSE), 및 고전원 라인(VDD)과 상이한 층에 형성될 수 있다. 다만, 경우에 따라서, 스캔 라인(SCAN), 데이터 라인(DATA), 센스 라인(SENSE), 제1 커패시터 전극(C1), 제2 커패시터 전극(C2), 및 고전원 라인(VDD) 중 적어도 2개가 서로 동일한 층에 형성되는 것도 가능하다.
도 4b는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제1 서브 화소(P1)의 회로 소자층(200)의 구성을 구체적으로 도시한 것이다. 도 4b는 링크 전극(LE)과 제8 절연층(280)이 생략된 점에서 전술한 도 4a와 상이하며, 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 4a에 따르면, 제7 절연층(270) 상에 고전원 라인(VDD), 링크 전극(LE)이 형성되어 있고, 상기 고전원 라인(VDD)과 링크 전극(LE) 상에 제8 절연층(280)이 형성되어 있고, 상기 제8 절연층(280) 상에 제1 하부 전극(311)이 형성되어 있다.
그에 반하여, 도 4b에 따르면, 제7 절연층(270) 상에 제1 하부 전극(311)이 형성되어 있다. 그에 따라, 상기 제1 하부 전극(311)은 그 아래에 위치하는 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다. 또한, 제1 커패시터 전극(C1)은 그 위에 위치하는 상기 제1 하부 전극(311)을 경유하고, 이어서 그 아래에 위치하는 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다.
따라서, 상기 제1 커패시터 전극(C1)의 상면은 제7 절연층(270)에 구비된 제5 비아(V52)의 하면과 접하고, 제1 하부 전극(311)의 하면은 제7 절연층(270)에 구비된 제5 비아(V52)의 상면과 접한다.
또한, 도 4b에 따르면, 고전원 라인(VDD)이 제5 절연층(250)의 상면에서 제2 커패시터 전극(C2)과 동일한 층에 구비되고, 그에 따라, 상기 고전원 라인(VDD)이 그 아래에 위치하는 제3 연결층(M31), 제2 연결층(M21), 및 제1 연결층(M11)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결된다.
이와 같이, 도 4b에 따른 실시예는 링크 전극(LE)과 제8 절연층(280)이 생략되었기 때문에, 도 4a에 따른 실시예에 비하여 박막 적층 공정 및 마스크를 이용한 패터닝 공정 수가 줄어드는 장점이 있다.
도 4c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제1 서브 화소(P1)의 회로 소자층(200)의 구성을 구체적으로 도시한 것이다. 도 4c는 별도의 제1 커패시터 전극(C1) 및 제7 절연층(270)이 생략된 점에서 전술한 도 4b와 상이하며, 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 4b에 따르면, 제6 절연층(260) 상에 제1 커패시터 전극(C1)이 형성되고, 상기 제1 커패시터 전극(C1) 상에 제7 절연층(270)이 형성되고, 상기 제7 절연층(270) 상에 제1 하부 전극(311)이 형성되어 있다.
그에 반하여, 도 4c에 따르면, 제6 절연층(260) 상에 제1 하부 전극(311)이 형성되어 있고, 상기 제1 하부 전극(311)이 상기 제6 절연층(260)을 사이에 두고 제2 커패시터 전극(C2)과 마주하고 있다. 따라서, 상기 제1 하부 전극(311)이 제1 커패시터 전극(C1)으로 기능하고 있다. 이와 같이, 제1 커패시터 전극(C1)으로 기능하는 제1 하부 전극(311)은 그 아래에 위치하는 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다.
이와 같이, 도 4c에 따른 실시예는 별도의 제1 커패시터 전극(C1) 및 제7 절연층(270)이 생략되었기 때문에, 도 4b에 따른 실시예에 비하여 박막 적층 공정 및 마스크를 이용한 패터닝 공정 수가 줄어드는 장점이 있다.
도 5a는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제2 서브 화소(P2)의 회로 소자층(200)의 구성을 구체적으로 도시한 것이다.
도 5a에서 알 수 있듯이, 기판(100) 상에 회로 소자층(200)이 구비되어 있고, 상기 회로 소자층(200) 상에 제2 하부 전극(321) 및 제2 상부 전극(322)을 포함한 제1 전극(320), 제2 하부 콘택 전극(421) 및 제2 상부 콘택 전극(422)을 포함한 제2 콘택 전극(420), 및 층간 절연층(510, 520)이 구비되어 있다.
상기 제1 전극(320), 제2 콘택 전극(420) 및 층간 절연층(510, 520)의 구성은 전술한 도 2 및 도 3과 동일하다.
상기 기판(100)과 회로 소자층(200)의 구성은 전술한 도 4a와 동일하다. 다만, 제8 절연층(280)의 상면에 제2 하부 콘택 전극(421)이 구비되어 있기 때문에, 상기 제2 하부 콘택 전극(421)이 그 아래에 위치하는 링크 전극(LE), 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다.
또한, 상기 제2 하부 콘택 전극(421)은 커패시터(C)의 제1 커패시터 전극(C1) 및 제2 커패시터 전극(C2)과 각각 중첩될 수 있다.
도 5b는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제2 서브 화소(P2)의 회로 소자층(200)의 구성을 구체적으로 도시한 것이다. 도 5b는 링크 전극(LE)과 제8 절연층(280)이 생략된 점에서 전술한 도 5a와 상이하며, 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 5a에 따르면, 제7 절연층(270) 상에 고전원 라인(VDD), 링크 전극(LE)이 형성되어 있고, 상기 고전원 라인(VDD)과 링크 전극(LE) 상에 제8 절연층(280)이 형성되어 있고, 상기 제8 절연층(280) 상에 제2 하부 콘택 전극(421)이 형성되어 있다.
그에 반하여, 도 5b에 따르면, 제7 절연층(270) 상에 제2 하부 콘택 전극(421)이 형성되어 있다. 그에 따라, 상기 제2 하부 콘택 전극(421)은 그 아래에 위치하는 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다. 또한, 제1 커패시터 전극(C1)은 그 위에 위치하는 상기 제2 하부 콘택 전극(421)을 경유하고, 이어서 그 아래에 위치하는 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다.
따라서, 상기 제1 커패시터 전극(C1)의 상면은 제7 절연층(270)에 구비된 제5 비아(V52)의 하면과 접하고, 제2 하부 콘택 전극(421)의 하면은 제7 절연층(270)에 구비된 제5 비아(V52)의 상면과 접한다.
또한, 도 5b에 따르면, 고전원 라인(VDD)이 제5 절연층(250)의 상면에서 제2 커패시터 전극(C2)과 동일한 층에 구비되고, 그에 따라, 상기 고전원 라인(VDD)이 그 아래에 위치하는 제3 연결층(M31), 제2 연결층(M21), 및 제1 연결층(M11)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결된다.
도 5c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제2 서브 화소(P2)의 회로 소자층(200)의 구성을 구체적으로 도시한 것이다. 도 5c는 별도의 제1 커패시터 전극(C1) 및 제7 절연층(270)이 생략된 점에서 전술한 도 5b와 상이하며, 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 5b에 따르면, 제6 절연층(260) 상에 제1 커패시터 전극(C1)이 형성되고, 상기 제1 커패시터 전극(C1) 상에 제7 절연층(270)이 형성되고, 상기 제7 절연층(270) 상에 제2 하부 콘택 전극(421)이 형성되어 있다.
그에 반하여, 도 5c에 따르면, 제6 절연층(270) 상에 제2 하부 콘택 전극(421)이 형성되어 있고, 상기 제2 하부 콘택 전극(421)이 상기 제6 절연층(260)을 사이에 두고 제2 커패시터 전극(C2)과 마주하고 있다. 따라서, 상기 제2 하부 콘택 전극(421)이 제1 커패시터 전극(C1)으로 기능하고 있다. 이와 같이, 제1 커패시터 전극(C1)으로 기능하는 제2 하부 콘택 전극(421)은 그 아래에 위치하는 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다.
도 6a는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제3 서브 화소(P3)의 회로 소자층(200)의 구성을 구체적으로 도시한 것이다.
도 6a에서 알 수 있듯이, 기판(100) 상에 회로 소자층(200)이 구비되어 있고, 상기 회로 소자층(200) 상에 제2 하부 전극(321) 및 제2 상부 전극(322)을 포함한 제1 전극(320), 제2 하부 콘택 전극(421) 및 제2 상부 콘택 전극(422)을 포함한 제2 콘택 전극(420), 및 층간 절연층(510, 520)이 구비되어 있다.
상기 제1 전극(320), 제2 콘택 전극(420) 및 층간 절연층(510, 520)의 구성은 전술한 도 2 및 도 3과 동일하다.
상기 기판(100)과 회로 소자층(200)의 구성은 전술한 도 4a와 동일하다. 다만, 제8 절연층(280)의 상면에 제3 하부 콘택 전극(431)이 구비되어 있기 때문에, 상기 제3 하부 콘택 전극(431)이 그 아래에 위치하는 링크 전극(LE), 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다.
또한, 상기 제3 하부 콘택 전극(431)은 커패시터(C)의 제1 커패시터 전극(C1) 및 제2 커패시터 전극(C2)과 각각 중첩될 수 있다.
도 6b는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제3 서브 화소(P3)의 회로 소자층(200)의 구성을 구체적으로 도시한 것이다. 도 6b는 링크 전극(LE)과 제8 절연층(280)이 생략된 점에서 전술한 도 6a와 상이하며, 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 6a에 따르면, 제7 절연층(270) 상에 고전원 라인(VDD), 링크 전극(LE)이 형성되어 있고, 상기 고전원 라인(VDD)과 링크 전극(LE) 상에 제8 절연층(280)이 형성되어 있고, 상기 제8 절연층(280) 상에 제3 하부 콘택 전극(431)이 형성되어 있다.
그에 반하여, 도 6b에 따르면, 제7 절연층(270) 상에 제3 하부 콘택 전극(431)이 형성되어 있다. 그에 따라, 상기 제3 하부 콘택 전극(431)은 그 아래에 위치하는 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다. 또한, 제1 커패시터 전극(C1)은 그 위에 위치하는 상기 제3 하부 콘택 전극(431)을 경유하고, 이어서 그 아래에 위치하는 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다.
따라서, 상기 제1 커패시터 전극(C1)의 상면은 제7 절연층(270)에 구비된 제5 비아(V52)의 하면과 접하고, 제3 하부 콘택 전극(431)의 하면은 제7 절연층(270)에 구비된 제5 비아(V52)의 상면과 접한다.
또한, 도 6b에 따르면, 고전원 라인(VDD)이 제5 절연층(250)의 상면에서 제2 커패시터 전극(C2)과 동일한 층에 구비되고, 그에 따라, 상기 고전원 라인(VDD)이 그 아래에 위치하는 제3 연결층(M31), 제2 연결층(M21), 및 제1 연결층(M11)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결된다.
도 6c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도로서, 이는 제3 서브 화소(P3)의 회로 소자층(200)의 구성을 구체적으로 도시한 것이다. 도 6c는 별도의 제1 커패시터 전극(C1) 및 제7 절연층(270)이 생략된 점에서 전술한 도 6b와 상이하며, 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 6b에 따르면, 제6 절연층(260) 상에 제1 커패시터 전극(C1)이 형성되고, 상기 제1 커패시터 전극(C1) 상에 제7 절연층(270)이 형성되고, 상기 제7 절연층(270) 상에 제3 하부 콘택 전극(431)이 형성되어 있다.
그에 반하여, 도 6c에 따르면, 제6 절연층(270) 상에 제3 하부 콘택 전극(431)이 형성되어 있고, 상기 제3 하부 콘택 전극(431)이 상기 제6 절연층(260)을 사이에 두고 제2 커패시터 전극(C2)과 마주하고 있다. 따라서, 상기 제3 하부 콘택 전극(431)이 제1 커패시터 전극(C1)으로 기능하고 있다. 이와 같이, 제1 커패시터 전극(C1)으로 기능하는 제3 하부 콘택 전극(431)은 그 아래에 위치하는 제4 연결층(M42), 제3 연결층(M33), 제2 연결층(M23), 및 제1 연결층(M13)을 차례로 경유하여 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 센싱 박막 트랜지스터(T2)의 드레인 전극(D2)과 각각 전기적으로 연결된다.
도 7은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도로서, 이는 복수의 서브 화소(P1, P2, P3) 사이의 경계에 트렌치(T)가 추가로 구비된 점에서 전술한 도 2에 따른 전계 발광 표시 장치와 상이하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 7에서 알 수 있듯이, 복수의 서브 화소(P1, P2, P3) 사이의 경계 영역에 트렌치(T)가 형성되어 있다. 이와 같이, 본 발명의 다른 실시예에 따르면, 상기 트렌치(T)가 구비됨으로써, 인접하는 서브 화소(P1, P2, P3) 사이에 전류 패스가 길게 형성되어, 인접하는 서브 화소(P1, P2, P3) 사이에 누설전류가 발생하는 것이 줄어들 수 있는데, 이에 대해서는 단면 구조를 통해서 보다 구체적으로 설명하기로 한다.
도 8은 도 7의 A-B라인의 단면도이다. 도 8은 뱅크(600) 및 그 아래의 제2 층간 절연층(520)에 트렌치(T)가 추가로 구비된 점에서 전술한 도 3과 상이하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 8에서 알 수 있듯이, 서브 화소(P1, P2, P3) 사이의 경계 영역에서 뱅크(600) 및 제2 층간 절연층(520)에 트렌치(T)가 형성되어 있다.
이와 같이, 본 발명의 다른 실시예에 따르면, 상기 뱅크(600) 및 제2 층간 절연층(520) 내에 트렌치(T)가 형성되어 있기 때문에, 발광층(700)이 상기 트렌치(T) 내에 형성될 수 있다. 따라서, 인접하는 서브 화소(P1, P2, P3) 사이에 전류 패스가 길게 형성되어, 인접하는 서브 화소(P1, P2, P3) 사이에 누설전류가 발생하는 것을 줄일 수 있다. 즉, 고해상도를 구현하기 위해서 서브 화소(P1, P2, P3) 사이의 간격이 조밀하게 구성된 경우에 있어서, 어느 하나의 서브 화소(P1, P2, P3) 내의 발광층(700)에서 발광이 이루어진 경우 그 발광층(700) 내의 전하가 인접하는 다른 서브 화소(P1, P2, P3) 내의 발광층(700)으로 이동하여 누설전류가 발생할 가능성이 있다.
따라서, 본 발명의 다른 실시예에서는 서브 화소(P1, P2, P3) 사이의 경계에 트렌치(T)를 형성하고 상기 발광층(700)을 상기 트렌치(T)내에 형성함으로써, 인접하는 서브 화소(P1, P2, P3) 사이의 전류 패스를 길게 형성하여 저항을 증가시킴으로써 누설전류 발생을 줄일 수 있도록 한 것이다.
한편, 상기 트렌치(T)는 상기 뱅크(600)에만 형성될 수도 있다. 또는, 상기 트렌치(T)는 상기 뱅크(600) 및 제2 층간 절연층(520) 뿐만 아니라 그 아래의 제1 층간 절연층(510)의 내부, 또는 회로 소자층(200)의 내부까지 연장될 수도 있다.
도 8의 확대도를 참조하면, 상기 발광층(700)은 제1 색상의 광을 발광하는 제1 스택(710), 제2 색상의 광을 발광하는 제2 스택(730), 및 상기 제1 스택(710)과 제2 스택(730) 사이에 구비된 전하생성층(720)을 포함하여 이루어질 수 있다.
상기 제1 스택(710)은 상기 트렌치(T) 내부의 측면에 형성되며 상기 트렌치(T) 내부의 하면에도 형성될 수 있다. 이때, 상기 트렌치(T) 내부의 측면에 형성된 제1 스택(710)의 일 부분과 상기 트렌치(T) 내부의 하면에 형성된 제1 스택(710)의 일 부분은 서로 연결되지 않고 단절되어 있다. 따라서, 상기 트렌치(T) 내부의 일 측면, 예로서 좌측 측면에 형성된 제1 스택(710)의 일 부분과 상기 트렌치(T) 내부의 다른 측면, 예로서 우측 측면에 형성된 제1 스택(710)의 일 부분은 서로 연결되지 않고 단절되어 있다. 이에 따라, 상기 트렌치(T)를 사이에 두고 인접하게 배치된 서브 화소(P1, P2, P3) 사이에서는 상기 제1 스택(710)을 통해 전하가 이동할 수는 없다.
또한, 상기 전하 생성층(720)은 상기 트렌치(T) 내부의 측면에서 상기 제1 스택(710) 상에 형성될 수 있다. 이때, 상기 트렌치(T) 내부의 일 측면, 예로서 좌측 측면에 형성된 전하 생성층(720)의 일 부분과 상기 트렌치(T) 내부의 다른 측면, 예로서 우측 측면에 형성된 전하 생성층(720)의 일 부분은 서로 연결되지 않고 단절되어 있다. 이에 따라, 상기 트렌치(T)를 사이에 두고 인접하게 배치된 서브 화소(P1, P2, P3) 사이에서는 상기 전하 생성층(720)을 통해 전하가 이동할 수는 없다.
또한, 상기 제2 스택(730)은 상기 전하 생성층(720) 상에서 상기 트렌치(T)를 사이에 두고 인접하게 배치된 서브 화소(P1, P2, P3) 사이에서 단절되지 않고 서로 연결될 수 있다. 따라서, 상기 트렌치(T)를 사이에 두고 인접하게 배치된 서브 화소(P1, P2, P3) 사이에서는 상기 제2 스택(730)을 통해 전하가 이동할 수는 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 트렌치(T)의 형상 및 발광층(700)의 증착 공정을 적절히 조절함으로써, 상기 제2 스택(730)도 상기 트렌치(T)를 사이에 두고 인접하게 배치된 서브 화소(P1, P2, P3) 사이에서 단절되도록 구성할 수도 있다. 특히, 상기 전하 생성층(720)과 인접하는 상기 제2 스택(730)의 하부 일 부분만이 서브 화소(P1, P2, P3) 사이 영역에서 단절될 수 있다.
상기 전하 생성층(720)은 상기 제1 스택(710) 및 상기 제2 스택(730)에 비하여 도전성이 크다. 특히, 상기 전하 생성층(720)을 구성하는 N형 전하 생성층은 금속 물질을 포함하여 이루어질 수 있기 때문에, 상기 제1 스택(710) 및 상기 제2 스택(730)에 비하여 도전성이 크다. 따라서, 서로 인접하게 배치된 서브 화소(P1, P2, P3) 사이에서의 전하의 이동은 주로 전하 생성층(720)을 통해 이루어지고, 상기 제2 스택(730)을 통해서 이루어지는 전하의 이동량은 미미하다.
본 발명의 다른 실시예에서는, 상기 발광층(700)이 상기 트렌치(T) 내에 형성될 때 상기 트렌치(T) 내에서 상기 발광층(700)의 일부가 단절되도록 구성함으로써, 특히, 상기 제1 스택(710)과 상기 전하생성층(720)이 단절되도록 구성함으로써 인접 하는 서브 화소(P1, P2, P3) 사이에 누설전류가 발생하는 것을 방지할 수 있다.
도 9a내지 도 9c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다. 도 9a는 개략적인 사시도이고, 도 9b는 VR(Virtual Reality) 구조의 개략적인 평면도이고, 도 9c는 AR(Augmented Reality) 구조의 개략적인 단면도이다.
도 9a에서 알 수 있듯이, 본 발명에 따른 헤드 장착형 표시 장치는 수납 케이스(10), 및 헤드 장착 밴드(30)를 포함하여 이루어진다.
상기 수납 케이스(10)는 그 내부에 표시 장치, 렌즈 어레이, 및 접안 렌즈 등의 구성을 수납하고 있다.
상기 헤드 장착 밴드(30)는 상기 수납 케이스(10)에 고정된다. 상기 헤드 장착밴드(30)는 사용자의 머리 상면과 양 측면들을 둘러쌀 수 있도록 형성된 것을 예시하였으나, 이에 한정되지 않는다. 상기 헤드 장착 밴드(30)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태의 구조물로 대체될 수 있다.
도 9b에서 알 수 있듯이, 본 발명에 따른 VR(Virtual Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12)와 우안용 표시 장치(11), 렌즈 어레이(13), 및 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)를 포함하여 이루어진다.
상기 좌안용 표시 장치(12)와 우안용 표시 장치(11), 상기 렌즈 어레이(13), 및 상기 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)는 전술한 수납 케이스(10)에 수납된다.
상기 좌안용 표시 장치(12)와 우안용 표시 장치(11)는 동일한 영상을 표시할 수 있으며, 이 경우 사용자는 2D 영상을 시청할 수 있다. 또는, 상기 좌안용 표시 장치(12)는 좌안 영상을 표시하고 상기 우안용 표시장치(11)는 우안 영상을 표시할 수 있으며, 이 경우 사용자는 입체 영상을 시청할 수 있다. 상기 좌안용 표시 장치(12)와 상기 우안용 표시 장치(11) 각각은 전술한 다양한 실시예에 따른 전계 발광 표시 장치로 이루어질 수 있다. 이때, 전술한 다양한 실시예에 따른 전계 발광 표시 장치에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러 필터층(900)이 상기 렌즈 어레이(13)와 마주하게 된다.
상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)와 상기 좌안용 표시 장치(12) 각각과 이격되면서 상기 좌안 접안 렌즈(20a)와 상기 좌안용 표시 장치(12) 사이에 구비될 수 있다. 즉, 상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)의 전방 및 상기 좌안용 표시 장치(12)의 후방에 위치할 수 있다. 또한, 상기 렌즈 어레이(13)는 상기 우안 접안 렌즈(20b)와 상기 우안용 표시 장치(11) 각각과 이격되면서 상기 우안 접안 렌즈(20b)와 상기 우안용 표시 장치(11) 사이에 구비될 수 있다. 즉, 상기 렌즈 어레이(13)는 상기 우안 접안 렌즈(20b)의 전방 및 상기 우안용 표시 장치(11)의 후방에 위치할 수 있다.
상기 렌즈 어레이(13)는 마이크로 렌즈 어레이(Micro Lens Array)일 수 있다. 상기 렌즈 어레이(13)는 핀홀 어레이(Pin Hole Array)로 대체될 수 있다. 상기 렌즈 어레이(13)로 인해 좌안용 표시장치(12) 또는 우안용 표시장치(11)에 표시되는 영상은 사용자에게 확대되어 보일 수 있다.
상기 좌안 접안 렌즈(20a)에는 사용자의 좌안(LE)이 위치하고, 상기 우안 접안 렌즈(20b)에는 사용자의 우안(RE)이 위치할 수 있다.
도 9c에서 알 수 있듯이, 본 발명에 따른 AR(Augmented Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)을 포함하여 이루어진다. 도 9c에는 편의상 좌안쪽 구성만을 도시하였으며, 우안쪽 구성도 좌안쪽 구성과 동일하다.
상기 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)은 전술한 수납 케이스(10)에 수납된다.
상기 좌안용 표시 장치(12)는 상기 투과창(15)을 가리지 않으면서 상기 투과 반사부(14)의 일측, 예로서 상측에 배치될 수 있다. 이에 따라서, 상기 좌안용 표시 장치(12)가 상기 투과창(15)을 통해 보이는 외부 배경을 가리지 않으면서 상기 투과 반사부(14)에 영상을 제공할 수 있다.
상기 좌안용 표시 장치(12)는 전술한 다양한 실시예에 따른 전계 발광 표시 장치로 이루어질 수 있다. 이때, 전술한 다양한 실시예에 따른 전계 발광 표시 장치에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러 필터층(900)이 상기 투과 반사부(14)와 마주하게 된다.
상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)와 상기 투과반사부(14) 사이에 구비될 수 있다.
상기 좌안 접안 렌즈(20a)에는 사용자의 좌안이 위치한다.
상기 투과 반사부(14)는 상기 렌즈 어레이(13)와 상기 투과창(15) 사이에 배치된다. 상기 투과 반사부(14)는 광의 일부를 투과시키고, 광의 다른 일부를 반사시키는 반사면(14a)을 포함할 수 있다. 상기 반사면(14a)은 상기 좌안용 표시 장치(12)에 표시된 영상이 상기 렌즈 어레이(13)로 진행하도록 형성된다. 따라서, 사용자는 상기 투과층(15)을 통해서 외부의 배경과 상기 좌안용 표시 장치(12)에 의해 표시되는 영상을 모두 볼 수 있다. 즉, 사용자는 현실의 배경과 가상의 영상을 겹쳐 하나의 영상으로 볼수 있으므로, 증강현실(Augmented Reality, AR)이 구현될 수 있다.
상기 투과층(15)은 상기 투과 반사부(14)의 전방에 배치되어 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 200: 회로 소자층
210, 220, 230, 240, 250, 260, 270, 280: 제1 내지 제8 절연층
310, 320, 330: 제1 전극
410, 420, 430: 제1 내지 제3 콘택 전극
510, 520, 530: 제1 내지 제3 층간 절연층
600: 뱅크 700: 발광층
800: 제2 전극 850: 봉지층
900: 컬러 필터층

Claims (20)

  1. 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 구비한 기판;
    상기 기판 상에서 상기 제1 내지 제3 서브 화소에 각각 구비된 구동 박막 트랜지스터를 포함하는 회로 소자층;
    상기 회로 소자층 상에서 상기 제1 내지 제3 서브 화소에 각각 구비된 제1 전극;
    상기 제1 전극 상에 구비된 발광층; 및
    상기 발광층 상에 구비된 제2 전극을 포함하여 이루어지고,
    상기 제1 서브 화소의 제1 전극은 제1 하부 전극 및 제1 상부 전극을 포함하여 이루어지고, 상기 제2 서브 화소의 제1 전극은 제2 하부 전극 및 제2 상부 전극을 포함하여 이루어지고,
    상기 제1 서브 화소에는 상기 제1 하부 전극과 상기 제1 상부 전극 사이에 구비된 제1 콘택 전극을 추가로 포함하고, 상기 제2 서브 화소에는 상기 제2 하부 전극 아래에 구비된 제2 콘택 전극을 추가로 포함하고,
    상기 제1 하부 전극의 패턴은 상기 제1 상부 전극의 패턴과 동일하고, 상기 제2 콘택 전극의 패턴은 상기 제2 상부 전극의 패턴과 동일한 전계 발광 표시 장치.
  2. 제1항에 있어서,
    상기 제1 하부 전극과 상기 제2 콘택 전극 사이의 간격은 상기 제1 상부 전극과 상기 제2 상부 전극 사이의 간격과 동일한 전계 발광 표시 장치.
  3. 제1항에 있어서,
    상기 회로 소자층은 상기 제1 내지 제3 서브 화소에 각각 구비된 제1 커패시터 전극 및 제2 커패시터 전극을 포함한 커패시터를 포함하고,
    상기 제1 하부 전극은 상기 제1 서브 화소의 제1 커패시터 전극과 전기적으로 연결되면서 상기 제1 서브 화소의 제1 커패시터 전극과 중첩되고,
    상기 제2 콘택 전극은 상기 제2 서브 화소의 제1 커패시터 전극과 전기적으로 연결되면서 상기 제2 서브 화소의 제1 커패시터 전극과 중첩되는 전계 발광 표시 장치.
  4. 제3항에 있어서,
    상기 제1 하부 전극과 상기 제1 서브 화소의 제1 커패시터 전극 사이에는 제1 절연층, 링크 전극, 및 제2 절연층이 차례로 구비되어 있고,
    상기 링크 전극은 상기 제1 절연층에 구비된 제1 비아를 통해서 상기 제1 서브 화소의 제1 커패시터 전극과 전기적으로 연결되고 상기 제2 절연층에 구비된 제2 비아를 통해서 상기 제1 하부 전극과 전기적으로 연결된 전계 발광 표시 장치.
  5. 제4항에 있어서,
    상기 구동 박막 트랜지스터의 드레인 전극과 전기적으로 연결된 고전원 라인을 추가로 포함하고,
    상기 고전원 라인은 상기 링크 전극과 동일한 층에 구비되어 있는 전계 발광 표시 장치.
  6. 제3항에 있어서,
    상기 제1 하부 전극과 상기 제1 서브 화소의 제1 커패시터 전극 사이에는 제1 절연층이 구비되어 있고, 상기 제1 하부 전극의 하면은 상기 제1 절연층에 구비된 비아의 상면과 접하고, 상기 제1 커패시터 전극의 상면은 상기 제1 절연층에 구비된 상기 비아의 하면과 접하는 전계 발광 표시 장치.
  7. 제3항에 있어서,
    상기 제1 하부 전극은 상기 제1 서브 화소의 제1 커패시터 전극을 구성하는 전계 발광 표시 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 구동 박막 트랜지스터의 드레인 전극과 전기적으로 연결된 고전원 라인을 추가로 포함하고,
    상기 고전원 라인은 상기 제1 서브 화소의 제2 커패시터 전극과 동일한 층에 구비되어 있는 전계 발광 표시 장치.
  9. 제3항에 있어서,
    상기 제2 콘택 전극과 상기 제2 서브 화소의 제1 커패시터 전극 사이에는 제1 절연층, 링크 전극, 및 제2 절연층이 차례로 구비되어 있고,
    상기 링크 전극은 상기 제1 절연층에 구비된 제1 비아를 통해서 상기 제2 서브 화소의 제1 커패시터 전극과 전기적으로 연결되고 상기 제2 절연층에 구비된 제2 비아를 통해서 상기 제2 콘택 전극과 전기적으로 연결된 전계 발광 표시 장치.
  10. 제3항에 있어서,
    상기 제2 콘택 전극과 상기 제2 서브 화소의 제1 커패시터 전극 사이에는 제1 절연층이 구비되어 있고, 상기 제2 콘택 전극의 하면은 상기 제1 절연층에 구비된 비아의 상면과 접하고, 상기 제1 커패시터 전극의 상면은 상기 제1 절연층에 구비된 상기 비아의 하면과 접하는 전계 발광 표시 장치.
  11. 제3항에 있어서,
    상기 제2 콘택 전극은 상기 제2 서브 화소의 제1 커패시터 전극을 구성하는 전계 발광 표시 장치.
  12. 제1항에 있어서,
    상기 제2 하부 전극의 패턴은 상기 제2 콘택 전극의 패턴과 동일한 전계 발광 표시 장치.
  13. 제1항에 있어서,
    상기 회로 소자층은 스위칭 박막 트랜지스터, 센싱 박막 트랜지스터, 상기 스위칭 박막 트랜지스터의 소스 전극에 전기적으로 연결된 데이터 라인, 상기 센싱 박막 트랜지스터의 게이트 전극에 전기적으로 연결된 스캔 라인, 상기 센싱 박막 트랜지스터의 소스 전극에 전기적으로 연결된 센스 라인, 및 상기 구동 박막 트랜지스터의 드레인 전극에 전기적으로 연결된 고전원 라인을 추가로 포함하여 이루어지고,
    상기 데이터 라인, 상기 스캔 라인, 상기 센스 라인, 및 상기 고전원 라인은 서로 상이한 층에 구비되어 있는 전계 발광 표시 장치.
  14. 제1항에 있어서,
    상기 제1 하부 전극 및 제2 콘택 전극은 동일한 반사 물질로 이루어진 전계 발광 표시 장치.
  15. 콘택 영역 및 발광 영역을 각각 구비한 제1 내지 제3 서브 화소;
    상기 제1 서브 화소에 구비된 제1 하부 전극과 제1 상부 전극;
    상기 제2 서브 화소에 구비된 제2 하부 전극과 제2 상부 전극;
    상기 제3 서브 화소에 구비된 제3 하부 전극과 제3 상부 전극;
    상기 제1 서브 화소에 구비되며, 상기 제1 하부 전극과 상기 제1 상부 전극 사이에 구비된 제1 콘택 전극;
    상기 제2 서브 화소에 구비되며, 상기 제2 하부 전극 아래에 구비된 제2 콘택 전극; 및
    상기 제3 서브 화소에 구비되며, 상기 제3 하부 전극 아래에 구비된 제3 콘택 전극을 포함하여 이루어지고,
    상기 제1 하부 전극, 상기 제1 콘택 전극 및 상기 제2 콘택 전극은 서로 동일한 층에서 동일한 물질로 이루어지고,
    상기 제1 상부 전극, 상기 제2 상부 전극 및 상기 제3 상부 전극은 서로 동일한 층에서 동일한 물질로 이루어지고,
    상기 제1 하부 전극, 상기 제1 콘택 전극 및 상기 제2 콘택 전극의 전체 패턴은, 상기 제1 상부 전극, 상기 제2 상부 전극 및 상기 제3 상부 전극의 전체 패턴과 동일한 전계 발광 표시 장치.
  16. 제15항에 있어서,
    상기 제1 하부 전극 및 상기 제1 상부 전극은 상기 제1 서브 화소의 콘택 영역에서 발광 영역까지 연장되어 있고,
    상기 제2 콘택 전극, 상기 제2 하부 전극 및 상기 제2 상부 전극은 상기 제2 서브 화소의 콘택 영역에서 발광 영역까지 연장되어 있고,
    상기 제3 콘택 전극, 상기 제3 하부 전극 및 상기 제3 상부 전극은 상기 제3 서브 화소의 콘택 영역에서 발광 영역까지 연장되어 있는 전계 발광 표시 장치.
  17. 제16항에 있어서,
    상기 제1 콘택 전극은 상기 제1 서브 화소의 콘택 영역에 구비되고 상기 제1 서브 화소의 발광 영역까지 연장되지 않고,
    상기 제2 서브 화소에는 상기 제2 하부 전극과 상기 제2 상부 전극 사이에 제2 상부 콘택 전극이 추가로 포함되고, 상기 제2 상부 콘택 전극은 상기 제2 서브 화소의 콘택 영역에 구비되고 상기 제2 서브 화소의 발광 영역까지 연장되지 않고,
    상기 제3 서브 화소에는 상기 제3 콘택 전극과 상기 제3 하부 전극 사이에 제3 상부 콘택 전극이 추가로 포함되고, 상기 제3 상부 콘택 전극은 상기 제3 서브 화소의 콘택 영역에 구비되고 상기 제3 서브 화소의 발광 영역까지 연장되지 않는 전계 발광 표시 장치.
  18. 제15항에 있어서,
    상기 제1 하부 전극과 제1 상부 전극 사이의 간격, 상기 제2 하부 전극과 제2 상부 전극 사이의 간격, 및 상기 제3 하부 전극과 제3 상부 전극 사이의 간격은 모두 상이한 전계 발광 표시 장치.
  19. 제1항 또는 제15항에 있어서,
    상기 제1 전극의 끝단을 가리는 뱅크를 추가로 포함하여 이루어지고,
    상기 뱅크는 상기 제1 내지 제3 서브 화소 사이의 경계 영역에 트렌치가 구비되어 있고,
    상기 발광층의 적어도 일부는 상기 트렌치 내에서 단절되어 있는 전계 발광 표시 장치.
  20. 제1항 또는 제15항에 있어서,
    상기 기판과 이격되는 렌즈 어레이, 및 상기 기판과 상기 렌즈 어레이를 수납하는 수납 케이스를 추가로 포함하여 이루어진 전계 발광 표시 장치.
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